インクジェットヘッドの駆動回路及びインクジェットヘッド
【課題】高電圧出力とデータ伝送の高速化とを両立することの出来るインクジェットヘッドの駆動回路及びインクジェットヘッドを提供する。
【解決手段】共通電位又はＫ個の電位の中から選択された電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を備え、所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、駆動部は、複数の半導体チップが積層されて構成され、複数の半導体チップのうち少なくとも１枚における最小の配線幅は、他の半導体チップにおける最小の配線幅より狭く、当該最小の配線幅が狭い第１の半導体チップは、入力データに基づき、一の駆動電圧波形当たりＫ個の駆動電圧選択信号を並列的に出力する選択信号出力部を備え、他の半導体チップは、駆動電圧選択信号が入力されると、駆動電圧波形を生成する駆動電圧波形生成部を備える。
【解決手段】共通電位又はＫ個の電位の中から選択された電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を備え、所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、駆動部は、複数の半導体チップが積層されて構成され、複数の半導体チップのうち少なくとも１枚における最小の配線幅は、他の半導体チップにおける最小の配線幅より狭く、当該最小の配線幅が狭い第１の半導体チップは、入力データに基づき、一の駆動電圧波形当たりＫ個の駆動電圧選択信号を並列的に出力する選択信号出力部を備え、他の半導体チップは、駆動電圧選択信号が入力されると、駆動電圧波形を生成する駆動電圧波形生成部を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、インクジェットヘッドの駆動回路及びインクジェットヘッドに関する。
【背景技術】
【０００２】
従来、インクを貯留する圧力室の壁面に設けられた圧電素子に電圧を印加して圧力室内の圧力を変化させることで、圧力室に連通するノズルからインクを吐出させて、印刷面に画像を形成するインクジェットヘッドを備えたインクジェットプリンターがある。
【０００３】
近年、インクジェットプリンターの高性能化に伴って、インクジェットヘッドの精度向上が求められている。特許文献１には、複数の電圧印加パターンを設けることで階調再現性を高める技術が開示されている。また、特許文献２には、インクジェットヘッドの圧力室部分と、圧力室を駆動する駆動回路との間で高さ方向に積層されたコネクターによる配線を行うことでワイヤボンディングを不要とし、精度良く高集積化させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４００４８号公報
【特許文献２】特開２００６−２７９０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、インクジェットプリンターの表示画素数を増加させるには、単位面積当たりのノズル数や圧力室の数を増加させる必要が生じる。このような高集積化を行うには、個々の圧力室を小型化するとともに、配線を微細化する必要がある。しかしながら、小型の圧力室からインクを吐出させるには、従来と比較して高電圧を印加しなくてはならない。すると、高電圧を供給するための耐高電圧性能を備える駆動回路の配線が必要となり、駆動回路が大型化したり、より多くのデータを高速に伝送することが困難になったりするという問題がある。これらの相反する要求により、従来のインクジェットヘッドを駆動する駆動回路では、集積度を上げるのが困難であるという課題があった。
【０００６】
この発明の目的は、高電圧出力とデータ伝送の高速化とを両立して高集積化することの出来るインクジェットヘッドの駆動回路、及び、インクジェットヘッドを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、請求項１に記載の発明は、
共通電位又はＫ（Ｋ≧１）個の電位の中から選択された電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、
前記駆動部は、複数の半導体チップが積層されて構成され、
当該複数の半導体チップのうち少なくとも一枚に形成された配線における最小の配線幅は、他の前記半導体チップに形成された配線における最小の配線幅より狭く、
当該最小の配線幅が狭い第１の半導体チップは、入力データに基づき、一の前記駆動電圧波形当たりＫ個の駆動電圧選択信号を並列的に出力する選択信号出力部を備え、
前記複数の半導体チップのうち、前記第１の半導体チップを除く第２の半導体チップは、前記駆動電圧選択信号が入力されると、前記駆動電圧波形を生成する駆動電圧波形生成部を備える
ことを特徴としている。
【０００８】
請求項２に記載の発明は、請求項１に記載のインクジェットヘッドの駆動回路において、
前記所定数の負荷に対して各々印加される電位の選択可能な数Ｋは、２以上である
ことを特徴としている。
【０００９】
請求項３に記載の発明は、請求項２に記載のインクジェットヘッドの駆動回路において、
前記駆動電圧波形生成部は、前記所定数の負荷に対して各々印加される電位として選択可能な電位毎に別個の前記第２の半導体チップに設けられる
ことを特徴としている。
【００１０】
請求項４に記載の発明は、請求項１〜３の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップ、及び、前記第２の半導体チップは、各々供給される電圧範囲に基づいて設定された配線幅で配線されている
ことを特徴としている。
【００１１】
請求項５に記載の発明は、請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記第２の半導体チップは、前記第１の半導体チップよりも上部に積層され、
前記第２の半導体チップへの信号の入出力は、前記第１の半導体チップを介して行われる
ことを特徴としている。
【００１２】
請求項６に記載の発明は、請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップは、全ての前記第２の半導体チップよりも上部に積層され、
前記第１の半導体チップへの信号の入出力は、前記第２の半導体チップを介して入行われる
ことを特徴としている。
【００１３】
請求項７に記載の発明は、請求項６に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップで利用される電源電圧のみが前記第２の半導体チップから当該第１の半導体チップへ供給される
ことを特徴としている。
【００１４】
請求項８に記載の発明は、請求項１〜７の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップに設けられた前記駆動電圧選択信号の出力端子、及び、前記第２の半導体チップに設けられた前記駆動電圧選択信号の入力端子は、それぞれ、千鳥配置されている
ことを特徴としている。
【００１５】
請求項９に記載の発明は、請求項１〜８の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記選択信号出力部は、
入力データを順番に記憶させるシフトレジスターと、
当該シフトレジスターに記憶されて、並列に出力された前記入力データを保持し、指定されたタイミングで出力するラッチ回路と、
前記ラッチ回路から出力された前記入力データの各々に対して前記駆動電圧選択信号を生成して出力する波形選択部と
を備える
ことを特徴としている。
【００１６】
請求項１０に記載の発明は、請求項５に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップは、基板上に実装されている
ことを特徴としている。
【００１７】
請求項１１に記載の発明は、
請求項１〜１０の何れか一項に記載のインクジェットヘッドの駆動回路と、
当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、
を備えることを特徴とするインクジェットヘッドである。
【発明の効果】
【００１８】
本発明に従うと、インクジェットヘッドの駆動回路において、高電圧出力と高速データ伝送とを両立させることが出来るという効果がある。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態のインクジェットヘッドの全体構造を示す断面図である。
【図２】インクジェットヘッドにおける信号の流れを説明する図である。
【図３】インクジェットヘッドにおける信号の流れを説明する図である。
【図４】駆動回路の内部構成を説明するブロック図である。
【図５】第１実施形態の駆動回路の構造を示す側面図である。
【図６】第１実施形態の駆動回路における各ＩＣチップの構造を示す平面図である。
【図７】駆動回路における駆動電圧波形の生成回路を説明する図である。
【図８】アナログ部から出力される駆動電圧波形を示す図である。
【図９】第２実施形態の駆動回路の構造を示す側面図である。
【図１０】第２実施形態の駆動回路における各ＩＣチップの構造を示す平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態のインクジェットヘッドの全体構造を示す断面図である。
【００２２】
第１実施形態のインクジェットヘッド１は、ヘッド基板１０と配線基板２０とが接着樹脂層３０によって接着されたインク吐出部１００と、インク吐出部１００からインク滴を吐出させるための駆動を行う駆動回路２００とを備えている。また、インク吐出部１００の上部には、インクを内部に貯留するインク室４０が設けられている。配線基板２０には、ＦＰＣ（フレキシブルプリント回路基板）５０が設けられ、駆動回路２００は、このＦＰＣ５０上に設けられている。
【００２３】
インク吐出部１００は、インクの流路として、配線基板２０を貫通してインク室４０内のインクを下方へ搬送する孔部２１と、孔部２１と連通されてインクを貯留する圧力室１２と、圧力室１２の下面と連通されて当該圧力室１２内のインクをインク滴として吐出するノズル１１と、を備えている。また、インクジェットヘッド１は、インク吐出動作を行わせる構成として、圧力室１２の上面を覆う振動板１３と、振動板１３の上部に配設された負荷としての圧電素子１６と、圧電素子１６の下面に位置する共通電極１４と、圧電素子１６の上面に位置する個別電極１５と、個別電極１５を配線基板２０の配線と接続するバンプ１７、２２と、配線基板２０におけるＦＰＣ５０とバンプ２２との間の信号経路である上部配線２５、金属端子２４、及び、下部配線２３などを備えている。
これらの圧力室１２、振動板１３、共通電極１４、個別電極１５、圧電素子１６、バンプ１７、２２、下部配線２３、金属端子２４、上部配線２５、及び、孔部２１は、各々一のノズル１１に対して１個ずつ設けられて、一組のノズル機構を構成している。
【００２４】
圧力室１２は、上面が振動板１３に覆われ、且つ、下面においてノズル１１と連接されている。圧力室１２は、振動板１３の振動に応じて内部に貯留されたインクに圧力を付与して、インクをノズル１１へと押し出す。振動板１３は、圧電素子１６（電極１４）と圧力室１２との間に配設されている。この振動板１３は、圧電素子１６の変形に応じて振動し、圧力室１２内の圧力を変化させる。
圧電素子１６としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛、ピエゾ）が用いられる。圧電素子１６は、その上下に配設された共通電極１４及び個別電極１５に挟まれて設けられ、共通電極１４と個別電極１５との間の電位差に応じて変形して振動板１３を振動させることで圧力室１２内の圧力を変化させるアクチュエーターである。
個別電極１５から駆動回路２００までの間には、各々回路が設けられている。駆動回路２００から出力された駆動電圧波形は、個別電極１５のそれぞれに供給される。一方、共通電極１４は、各々共通電位に接続されたコモン電極である。本実施形態のインクジェットヘッド１では、共通電位として接地電位ＶＨ０が印加されている。
ノズル１１は、圧力室１２から押し出されたインクを各々インク滴として吐出する。
【００２５】
ここでは、本実施形態のインクジェットヘッド１として、２５６個配列されたノズル機構の列が４列で合計１０２４個設けられ、第１ノズル列〜第４ノズル列１１０ａ〜１１０ｄとして（図２参照）配置されている場合について説明する。例えば、ノズル列１１０ａ〜１１０ｄは、ノズル列方向に各々３００ｄｐｉ（dot per inch）の解像度で配列されている。そして、並列に配列されたこれら４列のノズル列１１０ａ〜１１０ｄにおける各ノズルは、それぞれ互いに隙間を補完するように配置されて、インクジェットヘッド１は、全体として１２００ｄｐｉの解像度で出力可能となっている。１２００ｄｐｉの解像度の場合、ノズル間の間隔（ノズルピッチ）は、約２１．２μｍとなる。また、１０２４個の各ノズルに対する１ビット画像データを直列に入力して５０ｋＨｚの吐出周波数でインクを吐出させる場合には、約５０ＭＨｚでのデータ入力が必要になる。
なお、配列されるノズル機構の数は、これに限られない。また、複数の色について、それぞれ同様のインクジェットヘッド１を配置することができる。
【００２６】
図２、及び、図３は、インクジェットヘッドにおける信号の流れを説明する図である。
【００２７】
図２に示すように、インク吐出部１００のノズル列１１０ａ〜１１０ｄに対応して、駆動回路２００には、４個の駆動部２１０ａ〜２１０ｄが各々設けられている。
これらの４個の駆動部２１０ａ〜２１０ｄへは、それぞれ画像データ、制御信号、及び、駆動信号が入力されて駆動電圧波形に変換される。そして、この駆動電圧波形がノズル列１１０ａ〜１１０ｄの各ノズル機構の圧電素子１６に供給されて、ノズル１１からインクを吐出させる。
これらの入力信号及びデータについては、後に詳述する。
【００２８】
図３に示すように、駆動部２１０ａ〜２１０ｄの各々は、第１の駆動ＩＣ（Integrated Circuit）２１１、及び、第２の駆動ＩＣ２１２で構成されている。第１の駆動ＩＣ２１１と第２の駆動ＩＣ２１２とは、カスケード接続されて、第１の駆動ＩＣ２１１に直列に入力された画像データのうち半分が更に第２の駆動ＩＣ２１２へ送られて入力される。そして、所定の吐出周波数（例えば、５０ｋＨｚ）で各ノズル機構にインクを吐出させるための駆動電圧波形を出力する。
このとき、第１の駆動ＩＣ２１１からは、１２８個のノズル機構における圧力室１２の壁面に設けられた圧電素子１６の各々へ供給する駆動電圧波形出力ｏｕｔ１〜ｏｕｔ１２８が生成、出力される。また、第２の駆動ＩＣ２１２からは、他の１２８個のノズル機構における圧力室１２の壁面に設けられた圧電素子１６の各々へ供給する駆動電圧波形出力ｏｕｔ１２９〜ｏｕｔ２５６が生成されて、出力される。
【００２９】
なお、各駆動部２１０ａ〜２１０ｄによるデータ転送のタイミングや、各ノズル列１１０ａ〜１１０ｄにおけるインクの吐出タイミングは、各々独立に、或いは、連動して制御される。
【００３０】
次に、駆動回路の内部構成について説明する。
図４は、駆動回路の内部構成を説明する図である。
ここで、駆動回路２００における各駆動部２１０ａ〜２１０ｄの構成は同一であり、また、第１の駆動ＩＣ２１１及び第２の駆動ＩＣ２１２の構成も同一であるので、以下では、駆動部２１０ａにおける第１の駆動ＩＣ２１１について説明する。
【００３１】
本実施形態の第１の駆動ＩＣ２１１は、シフトレジスター２２１と、ラッチ回路２２２と、波形選択部（グレイスケールコントローラー）２２３と、バッファーアンプ２３１と、を備えている。この第１の駆動ＩＣ２１１は、デジタル回路による論理演算を行うロジック部２２０（選択信号出力部）と、アナログ処理を行うアナログ部２３０（駆動電圧波形生成部）とで異なるＩＣチップ上に形成されており、ＩＣチップ間で信号のやり取りが行われる。
【００３２】
ロジック部２２０には、シフトレジスター２２１と、ラッチ回路２２２と、波形選択部２２３などが設けられている。
シフトレジスター２２１には、インクジェットヘッド１の外部、例えば、インクジェットプリンターの制御回路から画像データとして１画素１表示色当たり２ビットのデータＳｉｎ０、Ｓｉｎ１が転送クロック信号ＤＣＬＫに同期して入力される。画像データＳｉｎ０、Ｓｉｎ１は、各ビットのデータ毎にシフトレジスター２２１に入力された順番に１２８個ずつ記憶され、ラッチ回路２２２にパラレルデータとして一括して出力される。また、第１の駆動ＩＣ２１１のシフトレジスター２２１には、各ビットにつき２５６個ずつの画像データが入力され、先に入力された１２８個ずつの画像データは、第１の駆動ＩＣ２１１のシフトレジスター２２１からＳｏｕｔ０、Ｓｏｕｔ１として出力された後、カスケード接続された第２の駆動ＩＣ２１２に入力データＳｉｎ０、Ｓｉｎ１として入力される。従って、第１の駆動ＩＣ２１１及び第２の駆動ＩＣ２１２のシフトレジスター２２１からは、合計２５６個のデータが並列に出力される。
【００３３】
ラッチ回路２２２は、シフトレジスター２２１から出力された各データをラッチ信号ＬＡＴにより指定されたタイミングまで保持して、波形選択部２２３へ出力する。
【００３４】
波形選択部２２３は、ラッチ回路２２２から入力された画像データ信号に基づいて、アナログ部２３０で所望の駆動電圧波形を生成するための選択信号（駆動電圧選択信号）を同期クロック信号ＧＳＣＬＫに同期してアナログ部２３０のバッファーアンプ２３１へ出力する。波形選択部２２３は、１個の駆動電圧波形を生成するための２個の選択信号を２本の出力バスＤＡ１、ＤＡ２から並列に出力する。即ち、波形選択部２２３には、１２８組２５６本の出力バスが設けられている。
【００３５】
一方、アナログ部２３０には、バッファーアンプ２３１が含まれている。ロジック部２２０の出力バスＤＡ１、ＤＡ２から出力された２本の選択信号は、アナログ部２３０の入力バスＤＢ１、ＤＢ２を介してバッファーアンプ２３１に入力される。バッファーアンプ２３１では、これらの選択信号及びバッファーアンプ２３１に入力された電源電圧ＶＨ１、ＶＨ２に基づいて１２８チャンネル分の駆動電圧波形を生成し、ノズル列１１０ａの各ノズル機構に出力する。
【００３６】
次に、駆動回路における各構成要素の配置について説明する。
【００３７】
図５は、ＦＰＣ上に設けられた駆動回路の構造を示す側面図である。
【００３８】
図５に示すように、本実施形態の駆動回路２００において、ロジック部２２０を搭載したロジックＩＣチップ２１１ａ（第１の半導体チップ）と、アナログ部２３０を搭載したアナログＩＣチップ２１１ｂ（第２の半導体チップ）とは、ＦＰＣ５０上に積層配置されている。この第１実施形態の駆動回路２００では、ロジックＩＣチップ２１１ａがＦＰＣ５０の上部に配置され、アナログＩＣチップ２１１ｂは、このロジックＩＣチップ２１１ａの上部に配置される。積層されたＦＰＣ５０、ロジックＩＣチップ２１１ａ、及び、アナログＩＣチップ２１１ｂのそれぞれの間には、後に詳述するようにバンプが設けられることで、ＦＰＣ５０、ロジックＩＣチップ２１１ａ、及び、アナログＩＣチップ２１１ｂの対向する面に配置されたパッド（金属電極）同士を接続し、互いに信号や電力がやり取りされる。このように駆動回路を複数枚のチップに分割して配置することで、各チップの上面及び下面にそれぞれ回路を設けることが可能になる。
【００３９】
図６は、ロジック部を搭載したロジックＩＣチップの平面図、及び、アナログ部を搭載したアナログＩＣチップの平面図である。
図６（ａ）は、ロジックＩＣチップの下面（ＦＰＣ側）、図６（ｂ）は、ロジックＩＣチップの上面（アナログＩＣチップ側）、図６（ｃ）は、アナログＩＣチップの下面（ロジックＩＣチップ側）の平面図をそれぞれ示している。
【００４０】
ロジックＩＣチップ２１１ａの下面には、図５、図６（ａ）に示すように、ＦＰＣ５０の電源パッド２１０１からバンプ２１７１を介して供給された電力を受け取る電源パッド２１１１と、電源パッド２１１１の各々に接続され、ロジックＩＣチップ２１１ａを貫通して電力をロジックＩＣチップ２１１ａの上面へ送る金属端子２１１２と、ＦＰＣ５０から送信される信号を受ける信号パッド２１１３と、論理演算処理を行うロジック部２２０と、ロジック部２２０が出力した選択信号をロジックＩＣチップ２１１ａの上面へ送る金属端子２１１５と、駆動電圧パッド２１１７に接続され、ロジックＩＣチップ２１１ａの上面から送られた駆動電圧波形を駆動電圧パッド２１１７に送る金属端子２１１８と、金属端子２１１８から受け取った駆動電圧波形をＦＰＣ５０へ送る駆動電圧パッド２１１７などが設けられている。
【００４１】
信号パッド２１１３がＦＰＣ５０の信号パッド２１０３からバンプ２１７３を介して受け取る信号には、２ビット画像データＳｉｎ０、Ｓｉｎ１、転送クロック信号ＤＣＬＫ、ラッチ信号ＬＡＴ、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２、同期クロック信号ＧＳＣＬＫが含まれる。また、信号パッド２１１３により、ロジック部２２０のシフトレジスター２２１から出力された画像データＳｏｕｔ０、Ｓｏｕｔ１がＦＰＣ５０へ送られる。
【００４２】
信号パッド２１１３によりロジックＩＣチップ２１１ａがＦＰＣ５０から受け取った各種の信号は、ロジック部２２０に送られて処理が行われ、２５６個の選択信号が出力される。２５６本の選択信号を出力する２５６本の信号線は、それぞれ金属端子２１１５に接続されてロジックＩＣチップ２１１ａの上面に送られる。この金属端子２１１５は、例えば、ＴＳＶ（Through Silicon Via）であり、ロジックＩＣチップ２１１ａを上下に貫通して設けられている。
【００４３】
図６（ｂ）に示すように、ロジックＩＣチップ２１１ａの上面には、下面から貫通して設けられている金属端子２１１２と、金属端子２１１２に各々接続された電源パッド２１２１と、下面から貫通して設けられている金属端子２１１５と、金属端子２１１５に各々接続された選択信号パッド（ＦＥＴ駆動パッド）２１２６と、下面から貫通して設けられている金属端子２１１８と、金属端子２１１８に各々接続された駆動電圧パッド２１２７などが配置されている。
【００４４】
また、図６（ｃ）に示すように、アナログＩＣチップ２１１ｂの下面には、電源パッド２１３１、選択信号パッド２１３６、駆動電圧パッド２１３７、及び、アナログ部２３０が配置されている。
【００４５】
ロジックＩＣチップ２１１ａの上面に配置された電源パッド２１２１とアナログＩＣチップ２１１ｂの下面に配置された電源パッド２１３１とは、図５に示したバンプ２１８１により接続され、ＦＰＣ５０から供給された電力は、電源パッド２１３１に到達する。１列に配置された複数個（本実施形態では３個）の電源パッド２１３１は、それぞれ、異なる電源電圧ＶＨ１、ＶＨ２、及び、接地電圧ＶＨ０の入出力に対応している。また、同一の電圧は、複数の電源パッドを用いて並列的に供給されている。電源パッドは、電力を必要とする場所に分散されて配置され、例えば、図６に示すように、ロジック部２２０やアナログ部２３０の内部（間隙）に埋め込まれるように配置される。
ここで、ロジックＩＣチップ２１１ａにおいては、電源電圧ＶＨ２は用いられない。従って、ＦＰＣ５０上の電源パッド２１０１から電源電圧ＶＨ２を受け取った電源パッド２１１１は、ロジックＩＣチップ２１１ａの上面における電源パッド２１２１からアナログＩＣチップ２１１ｂにのみ送られている。一方、電源電圧ＶＨ１、及び、接地電圧ＶＨ０は、ロジックＩＣチップ２１１ａ及びアナログＩＣチップ２１１ｂの何れにおいても利用される。従って、電源パッド２１１１から電源電圧ＶＨ１及び接地電圧ＶＨ０がロジックＩＣチップ２１１ａの各部に供給され、また、この電源電圧ＶＨ１及び接地電圧ＶＨ０は、ロジックＩＣチップ２１１ａの上面における電源パッド２１２１からアナログＩＣチップ２１１ｂへ送られる。
なお、本実施形態のインクジェットヘッド１では、ロジックＩＣチップ２１１ａを駆動する電圧として、アナログＩＣチップ２１１ｂを駆動するのに用いられる電圧ＶＨ１と等しい電圧を用いることとしたが、この電圧ＶＨ１と異なる専用のロジック回路駆動用電圧（但し、電源電圧ＶＨ２よりも低電圧）を供給することとしてもよい。
【００４６】
このように、必要な電圧ごとにＩＣチップを分けることで、特徴の異なるロジックＩＣチップ２１１ａとアナログＩＣチップ２１１ｂとを個別に製造することが可能になる。一般にロジック部２２０では、多数の論理回路が必要となるので、配線幅を細くして集積度を高めると共に、信号レベルの高速変化に対する応答性能を高めることが望まれる。一方で、アナログ部２３０では、入出力される駆動電圧に対する耐高電圧性能を備える必要があるので、配線幅を太く、且つ、配線ピッチ（配線間の間隔）を広くすることが望ましい。
具体的には、ロジック部２２０を搭載するロジックＩＣチップ２１１ａでは、電源電圧ＶＨ１にのみ耐電圧可能な細い配線として、例えば、ロジックＩＣチップ２１１ａに形成される配線の中で最も幅の狭い配線の幅（最小の配線幅）を３００ｎｍに設定して回路が形成されている。なお、ロジックＩＣチップ２１１ａにおいて、ロジック部２２０以外の部分、例えば、アナログ部２３０に供給する駆動電圧を伝える電源パッド２１１１、２１２１と金属端子２１１２とを接続する配線や、駆動電圧パッド２１１７、２１２７と金属端子２１１８とを接続する配線などには、高電圧が印加されるので、部分的に上記設定の配線幅より太く配線ピッチの広い配線を形成する必要がある。
一方、アナログ部２３０を搭載するアナログＩＣチップ２１１ｂでは、アナログ部２３０、電源パッド２１３１からアナログ部２３０へ電源電圧ＶＨ２を供給する配線、及び、アナログ部２３０から駆動電圧パッド２１３７までの配線については、電源電圧ＶＨ２が印加され得る。そこで、このアナログＩＣチップ２１１ｂでは、電源電圧ＶＨ２を印加することが可能な幅の広い配線として、例えば、配線幅（最小の配線幅）と配線ピッチとをそれぞれ１μｍに設定して回路が形成されている。
これらの配線幅は、電源電圧ＶＨ１、ＶＨ２の値に合わせて適宜上下させることが可能である。
【００４７】
ロジックＩＣチップ２１１ａの上面に配置された選択信号パッド２１２６とアナログＩＣチップ２１１ｂの下面に配置された選択信号パッド２１３６とは、図５に示したバンプ２１８６により接続されている。ロジックＩＣチップ２１１ａに配置されたロジック部２２０から出力された２５６本の選択信号は、ロジックＩＣチップ２１１ａの上面において、金属端子２１１５から２列に千鳥配置された選択信号パッド２１２６、及び、アナログＩＣチップ２１１ｂ上に同様の配置がなされた選択信号パッド２１３６に送られることで、金属端子２１１５と比較して面積が大きいパッドによる幅の拡張を抑えることが出来るとともに、平面上での回路の複雑化を防ぐことが出来る。そして、この選択信号パッド２１３６からアナログ部２３０へ選択信号を入力させる。
【００４８】
一方、アナログＩＣチップ２１１ｂの下面において、アナログ部２３０から出力された駆動電圧波形の信号は、駆動電圧パッド２１３７に送られ、更に、バンプ２１８７、駆動電圧パッド２１２７、金属端子２１１８、駆動電圧パッド２１１７、バンプ２１７７、ＦＰＣ５０上の駆動電圧パッド２１０７を順番に介して駆動回路から出力され、各ノズル機構の圧電素子１６に送られる。このように、容易且つ単純な積層構造により、多数の駆動電圧を各ノズル機構の圧電素子１６に出力することが出来る。
【００４９】
なお、本実施形態の駆動回路では、選択信号パッドが２列、駆動電圧パッドが１列に配列されたが、これらに限られない。駆動電圧パッドを２列に配列させて配置することとしてもよい。一般的に、ＩＣチップではＦＰＣよりも精密に回路を形成することが出来るので、パッドの配列による横幅を抑えながら、更に回路を集積化することが出来る。
【００５０】
次に、駆動回路において、駆動電圧波形を生成する具体的な構成及び手順について説明する。
【００５１】
図７は、選択信号から駆動電圧波形を生成して出力する部分の回路構成を示す図である。具体的には、ロジック部２２０の波形選択部２２３及びアナログ部２３０のバッファーアンプ２３１において、１個の圧電素子への駆動電圧波形を生成して出力する回路の構成が示されている。
【００５２】
圧力室１２の壁面に設けられた圧電素子１６の各々に対する駆動電圧波形を生成するための選択信号を出力する選択回路２２３０は、一のノズル機構の圧電素子１６に対して各々論理演算部２２３１と、セレクター２２３２とを備える。本実施形態の波形選択部２２３では、論理演算部２２３１において画像データの値を波形パターンに変換するための駆動波形パターンデータが設定され、当該駆動波形パターンデータに基づいてセレクター２２３２で画像データの１ビット当たり１個の駆動電圧波形が生成、出力され、入力された２ビット画像データにより２個の駆動電圧波形が組み合わされた形の選択信号を同期クロック信号ＧＳＣＬＫに同期してアナログ部２３０に出力する構成となっている。
【００５３】
論理演算部２２３１では、ラッチ回路２２２から入力されたｎ番目の圧力室１２の圧電素子１６に対する画像データ信号を２つの選択信号に変換するための駆動波形パターンデータが設定される。また、論理演算部２２３１には、同期クロック信号ＧＳＣＬＫや、駆動波形パターンデータの設定に必要な設定値が入力される。そして、論理演算部２２３１からは、設定された駆動波形パターンデータがセレクター２２３２へ出力される。
【００５４】
セレクター２２３２には、３種類の駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２が同期クロック信号ＧＳＣＬＫと同期して入力される。選択信号は、波形選択部２２３に入力されるこれら３種類の駆動信号に基づいて生成される。３種類の駆動信号（Pulse Timing信号）は、非吐出信号ＰＬＳＴＩＭ０、第１吐出信号ＰＬＳＴＩＭ１、及び、第２吐出信号ＰＬＳＴＩＭ２である。これら３種類の駆動信号は、ハイレベル及びローレベルの二値の間での時間変化を示すデジタルデータである。論理演算部２２３１から入力された駆動波形パターンデータに基づいて、これら３種類の駆動信号の中から何れかが選択されて、セレクター２２３２から２本の選択信号Ｄ１、Ｄ２が出力される。
【００５５】
具体的には、選択信号Ｄ１は、第１吐出駆動期間（ハイレベル）を示す信号であって、第１吐出信号ＰＬＳＴＩＭ１、又は、非吐出信号ＰＬＳＴＩＭ０の何れかが選択されて出力される。また、選択信号Ｄ２は、第２吐出駆動期間（ハイレベル）を示す信号であって、第２吐出信号ＰＬＳＴＩＭ２、又は、非吐出信号ＰＬＳＴＩＭ０のいずれかが選択されて出力される。
【００５６】
一方、バッファーアンプ２３１における駆動電圧波形の生成回路２３１０は、ｎ番目のノズル機構の圧電素子１６に対し、それぞれ、第１のトランジスターＴＲ１と、第２のトランジスターＴＲ２と、第３のトランジスターＴＲ３と、インバーターＩ１、Ｉ２と、ＮＯＲ回路Ｎ１と、３つのレベルシフターＬ１〜Ｌ３と、を含んで構成される。また、この駆動電圧波形の生成回路２３１０には、第１の電源から電圧ＶＨ１が入力され、第２の電源から電圧ＶＨ１より高い電圧ＶＨ２が入力され、共通電源から所定の共通電位ＶＨ０（本実施形態では、接地電圧）が入力されている。レベルシフターＬ１〜Ｌ３には、第２の電源から電圧ＶＨ２が入力されて、入力信号電圧を電源電圧ＶＨ２のレベルにまで昇圧することが可能となっている。そして、生成回路２３１０は、選択信号Ｄ１、Ｄ２に基づいて、電圧ＶＨ１、ＶＨ２、共通電位ＶＨ０の何れかを出力電圧として出力端子Ｏｕｔｎから出力することで、ノズル機構の圧電素子１６を駆動し、圧力室１２を変形させてインク滴を吐出させる。
【００５７】
第１のトランジスターＴＲ１は、ドレイン端子に電圧ＶＨ１が接続されたＰ型ＦＥＴ（電界効果トランジスター）である。また、第１のトランジスターＴＲ１のゲート端子には、選択信号Ｄ１がインバーターＩ１及びレベルシフターＬ１を介して入力される。
インバーターＩ１は、選択信号Ｄ１がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第１のトランジスターＴＲ１がオンとなって電圧ＶＨ１が出力される。選択信号Ｄ１がローレベルの場合には、インバーターＩ１によりハイレベルに反転された信号は、レベルシフターＬ１によりドレイン電圧より高い電圧に昇圧されてゲート端子に入力され、第１のトランジスターＴＲ１がオフとなる。従って、第１のトランジスターＴＲ１から電圧ＶＨ１は出力されない。
【００５８】
第２のトランジスターＴＲ２は、ドレイン端子に電圧ＶＨ２が接続されたＰ型ＦＥＴである。また、第２のトランジスターＴＲ２のゲート端子には、選択信号Ｄ２がインバーターＩ２及びレベルシフターＬ２を介して入力される。インバーターＩ２は、選択信号Ｄ２がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第２のトランジスターＴＲ２がオンとなって電圧ＶＨ２が出力される。選択信号Ｄ２がローレベルの場合には、インバーターＩ２によりハイレベルに反転された信号は、レベルシフターＬ２によりドレイン電圧レベルに昇圧されてゲート端子に入力され、第２のトランジスターＴＲ２がオフとなる。従って、第２のトランジスターＴＲ２から電圧ＶＨ２が出力されない。
【００５９】
第３のトランジスターＴＲ３は、ソース端子が接地されているＮ型ＦＥＴである。また、第３のトランジスターＴＲ３のゲート端子には、ＮＯＲ回路Ｎ１の出力信号がレベルシフターＬ３を介して入力されている。
ＮＯＲ回路Ｎ１は、選択信号Ｄ１、Ｄ２の２つの入力値に対するＮＯＲ値を出力する。選択信号Ｄ１、Ｄ２が何れもローレベルの場合には、ハイレベル信号が出力されて、レベルシフターＬ３を介してハイレベル信号が第３のトランジスターＴＲ３のゲート端子に入力され、第３のトランジスターＴＲ３がオンとなり、ドレイン‐ソース間が導通して接地電圧レベルＶＨ０が出力される。選択信号Ｄ１、Ｄ２の少なくとも一方がハイレベルの場合には、レベルシフターＬ３からローレベル信号が出力され、第３のトランジスターＴＲ３がオフとなってドレイン‐ソース間が導通せず、接地電圧レベルＶＨ０が出力されない。
【００６０】
第１のトランジスターＴＲ１のソース端子、第２のトランジスターＴＲ２のソース端子、及び、第３のトランジスターＴＲ３のドレイン端子は、出力端子Ｏｕｔｎと接続されている。
ここで、第１吐出信号ＰＬＳＴＩＭ１に基づく選択信号Ｄ１のハイレベル出力の区間と、第２吐出信号ＰＬＳＴＩＭ２に基づく選択信号Ｄ２のハイレベル出力の区間とは、後述するように（図８参照）重複しないので、選択信号Ｄ１及び選択信号Ｄ２が同時にハイレベルとなることはない。従って、第１のトランジスターＴＲ１、第２のトランジスターＴＲ２、及び、第３のトランジスターＴＲ３のうち２つ以上が同時にオンとなることはない。即ち、出力端子Ｏｕｔｎへの接続は、ワイヤードＯＲ接続となって、第１のトランジスターＴＲ１から出力される電圧ＶＨ１、第２のトランジスターＴＲ２から出力される電圧ＶＨ２、或いは、第３のトランジスターＴＲ３から出力される接地電圧レベルＶＨ０のうち、何れか１つの出力電圧レベルが出力端子Ｏｕｔｎから選択的に出力される。
【００６１】
図８は、バッファーアンプ２３１から出力される４種類の駆動電圧波形を示す図である。
【００６２】
図８（ａ）〜（ｃ）に示すように、本実施形態のインクジェットヘッド１では、インク滴を吐出させるための吐出電圧波形としては、３種類の駆動電圧波形が用いられる。先ず、２ビット画像データが「１、０」の場合には、図８（ａ）に示すように、電源電圧ＶＨ２が第２吐出信号ＰＬＳＴＩＭ２のハイレベルタイミングに対応する波形周期の前半に印加される中液滴吐出電圧波形が出力される。次に、２ビット画像データが「０、１」の場合には、図８（ｂ）に示すように、電源電圧ＶＨ１が第１吐出信号ＰＬＳＴＩＭ１のハイレベル期間に対応する波形周期の後半に印加される小液滴吐出電圧波形が出力される。また、２ビット画像データが「１、１」の場合には、図８（ｃ）に示すように、出力電圧波形のうちの前半には、第２吐出信号ＰＬＳＴＩＭ２に基づき第２吐出駆動電圧ＶＨ２が出力され、出力電圧波形のうちの後半には、第１吐出信号ＰＬＳＴＩＭ１に基づき第１吐出駆動電圧ＶＨ１が出力される大液滴動電圧信号が出力される。そして、２ビット画像データが「０、０」の場合には、図８（ｄ）に示すように、インク滴を吐出させないための非吐出電圧波形として、非吐出信号ＰＬＳＴＩＭ０に基づき波形周期に亘って接地電圧レベルＶＨ０が出力される。
【００６３】
このように、１個の２ビット画像データ信号の入力に対して選択回路２２３０から出力される２個の選択信号Ｄ１、Ｄ２における第１吐出信号ＰＬＳＴＩＭ１、第２吐出信号ＰＬＳＴＩＭ２、及び、非吐出信号ＰＬＳＴＩＭ０の組み合わせにより、一度に吐出されるインクの量が決定され、即ち、当該画像データが示す画素部分における当該インクの色濃度が制御される。
【００６４】
上記のように、第１実施形態のインクジェットヘッド１によれば、駆動回路をロジック部２２０とアナログ部２３０とで異なるＩＣチップ２１１ａ、２１１ｂ上に配置形成して、ＦＰＣ５０上にロジックＩＣチップ２１１ａを配置し、このロジックＩＣチップ２１１ａ上に更にアナログＩＣチップ２１１ｂを積層配置する。このような構造とすることで、アナログ部２３０に必要な電圧に対応した太い配線幅の回路と、ロジック部２２０に必要な電圧のみに対応した細い配線幅の回路とを別個のＩＣチップに形成することができるので、一枚のチップ上に設けられる回路の配線幅を複雑な工程で制御しながら形成する必要がなく、製造工程を容易にすることができる。また、多くの論理回路を形成することで配線数が必要となるロジック部と、高電圧に耐える必要性により配線幅の必要なアナログ部と、それぞれについて各々無駄のない回路を形成することが出来る。また、２枚のＩＣチップを積層することで、ロジック部とアナログ部との間での配線の接続を簡便に行うことが出来る。
【００６５】
また、ロジック部２２０の配線幅を狭くできることで、伝送する信号の質や応答特性を改善することが出来、従って、ロジック演算の速度を高速化することが出来る。
【００６６】
また、特に、シフトレジスター２２１を配線幅の狭いチップ上に形成することで入力画像データの応答特性が向上するので、画像データの高速伝送を可能とすることができる。
【００６７】
また、ロジックＩＣチップ２１１ａとアナログＩＣチップ２１１ｂとを積層することで選択信号が上下方向に伝送されるので、ノズル部への駆動電圧波形の出力より多い選択信号の出力線を容易にアナログ部２３０へ送ることが出来る。
【００６８】
また、ロジックＩＣチップ２１１ａからアナログＩＣチップ２１１ｂへ選択信号を伝送する際に、選択信号パッドを千鳥配置することが可能となり、ＩＣチップ２１１ａ、２１１ｂの横幅を広げずに多くの選択信号線を出入力することが出来る。
【００６９】
［第２実施形態］
第２実施形態のインクジェットヘッドの構成は、第１実施形態のインクジェットヘッドの構成と同一であり、同一の符号を付して説明を省略する。
第２実施形態のインクジェットヘッドでは、第１実施形態のインクジェットヘッドにおけるロジックＩＣチップ２１１ａとアナログＩＣチップ２１１ｂとの積層の順番が反対とされている。
【００７０】
図９は、第２実施形態のインクジェットヘッドの駆動回路の構造を示す側面図である。
【００７１】
図９に示すように、第２実施形態の駆動回路２００では、アナログＩＣチップ２１１ｃがＦＰＣ５０の上部に配置され、ロジックＩＣチップ２１１ｄは、アナログＩＣチップ２１１ｃの上部に配置される。積層されたＦＰＣ５０、アナログＩＣチップ２１１ｃ、及び、ロジックＩＣチップ２１１ｄの間には、バンプが設けられることで、ＦＰＣ５０、アナログＩＣチップ２１１ｃ、及び、ロジックＩＣチップ２１１ｄ上に配置されたパッド（金属電極）同士を接続し、互いに信号や電力がやり取りされる。
【００７２】
図１０は、第２実施形態のインクジェットヘッドにおける駆動部を構成するアナログ部を搭載したアナログＩＣチップ、及び、ロジック部を搭載したロジックＩＣチップの平面図である。
図１０（ａ）は、アナログＩＣチップの下面（ＦＰＣ側）、図１０（ｂ）は、アナログＩＣチップの上面（ロジックＩＣチップ側）、図１０（ｃ）は、ロジックＩＣチップの下面（アナログＩＣチップ側）の平面図をそれぞれ示している。
【００７３】
アナログＩＣチップ２１１ｃの下面には、図９、図１０（ａ）に示すように、ＦＰＣ５０から供給される電力を受け取る電源パッド２１４１と、電源パッド２１４１各々に接続され、アナログＩＣチップ２１１ｃを貫通して電力をアナログＩＣチップ２１１ｃの上面へ送る金属端子２１４２と、ＦＰＣ５０から送られる信号を受ける信号パッド２１４３と、信号パッド２１４３が受け取った信号をアナログＩＣチップ２１１ｃの上面へ送る金属端子２１４４と、アナログＩＣチップ２１１ｃを貫通し、上面から選択信号を伝達する金属端子２１４５と、アナログ部２３０と、駆動電圧波形をＦＰＣ５０へ送る駆動電圧パッド２１４７などが設けられている。
【００７４】
また、アナログＩＣチップ２１１ｃの下面では、ロジックＩＣチップ２１１ｄで生成され、アナログＩＣチップ２１１ｃの上面から金属端子２１４５を介して伝送された選択信号がアナログ部２３０に入力されて、駆動電圧波形が生成される。そして、この生成された駆動電圧波形は、それぞれ、図９に示したように、バンプ２１７７を介して駆動電圧パッド２１４７からＦＰＣ５０に設けられた駆動電圧パッド２１０７へ出力されて、更に、各ノズル機構の圧電素子１６へと送られる。
【００７５】
アナログＩＣチップ２１１ｃの上面には、図１０（ｂ）に示すように、下面から貫通している金属端子２１４２と、金属端子２１４２に各々接続された電源パッド２１５１と、下面から貫通して設けられている金属端子２１４５と、金属端子２１４５に各々接続された選択信号パッド（ＦＥＴ駆動パッド）２１５６と、下面から貫通して設けられている金属端子２１４４と、金属端子２１４４に各々接続された信号パッド２１５３などが配置されている。
【００７６】
また、図１０（ｃ）に示すように、ロジックＩＣチップ２１１ｄの下面には、電源パッド２１６１、信号パッド２１６３、選択信号パッド２１６６、及び、ロジック部２２０が配置されている。
【００７７】
アナログＩＣチップ２１１ｃの下面において、ＦＰＣ５０に設けられた電源パッド２１０１からバンプ２１７１を介して電源パッド２１４１に供給された電力は、アナログＩＣチップ２１１ｃの各部に供給されると共に、金属端子２１４２によってアナログＩＣチップ２１１ｃの上面に送られ、更に、バンプ２１９１を介して接続された電源パッド２１５１、２１６１により、ロジックＩＣチップ２１１ｄに供給される。１列に配置された複数個（本実施形態では３個）の電源パッド２１４１は、それぞれ、異なる電源電圧ＶＨ１、ＶＨ２、及び、接地電圧ＶＨ０の供給に対応している。ここで、ＦＰＣ５０から供給される電源電圧の電圧レベルのうち、高い方の電圧ＶＨ２は、アナログＩＣチップ２１１ｃでのみ用いられる。従って、この電圧ＶＨ２をロジックＩＣチップ２１１ｄには供給しない構成とすることができる。この場合には、代わりにアナログＩＣチップ２１１ｃの下面から接地電圧ＶＨ０を２系統で送ることとしても良いし、電圧ＶＨ２をアナログＩＣチップ２１１ｃの上面へ伝える金属端子２１４２や電源パッド２１５１を設けないこととしても良い。
【００７８】
アナログＩＣチップ２１１ｃの下面において信号パッド２１４３がＦＰＣ５０に設けられた信号パッド２１０３からバンプ２１７３を介して受け取る信号には、画像データＳｉｎ０、Ｓｉｎ１、転送クロック信号ＤＣＬＫ、ラッチ信号ＬＡＴ、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２、同期クロック信号ＧＳＣＬＫが含まれる。また、信号パッド２１４３により、ロジック部２２０のシフトレジスター２２１から出力された画像データＳｏｕｔ０、Ｓｏｕｔ１がＦＰＣ５０へ送られる。一方、上述のように、ロジックＩＣチップ２１１ｄで用いられるこれらの信号は、そのまま金属端子２１４４を介してアナログＩＣチップ２１１ｃの上面に伝送され、更に、バンプ２１９３を介して信号パッド２１５３からロジックＩＣチップ２１１ｄの信号パッド２１６３へと送られる。
【００７９】
ロジックＩＣチップ２１１ｄの下面において、ＦＰＣ５０から送られてロジックＩＣチップ２１１ｄの信号パッド２１６３にまで伝送された信号は、ロジック部２２０に入力される。そして、ロジック部２２０において、１２８のノズル機構に対する選択信号が２５６本生成されて、それぞれ選択信号パッド２１６６に出力される。選択信号パッド２１６６は、ロジックＩＣチップ２１１ｄの下面に２列に千鳥配置されている。そして、アナログＩＣチップ２１１ｃの上面に同様に配置された選択信号パッド２１５６とバンプ２１９６を介して接続されることで、選択信号がアナログＩＣチップ２１１ｃに伝送される。アナログＩＣチップ２１１ｃでは、これらの選択信号が更に金属端子２１４５により上面から下面に送られた後、アナログ部２３０に入力される。
【００８０】
なお、第２実施形態の駆動回路においても、選択信号パッドや駆動電圧パッドの配列パターンは、上述したものに限られない。駆動電圧パッドを２列に配列させて配置したり、選択信号パッドを３列に配列させて配置したりすることで、ＩＣチップの横幅を更に短くすることとしてもよい。
【００８１】
上記のように、第２実施形態の駆動回路の構造によれば、駆動回路をアナログ部とロジック部で異なるＩＣチップ上に配置形成し、ＦＰＣ５０上にアナログＩＣチップ２１１ｃを配置し、このアナログＩＣチップ２１１ｃ上に更にロジックＩＣチップ２１１ｄを積層する。このような構造とすることでも、ロジック部２２０から出力する多くの選択信号線を容易にアナログ部２３０へ送ることが出来る。また、アナログ部２３０に必要な電圧に対応した太い配線幅（例えば、最も細い配線の幅及び配線ピッチが１μｍ）の回路と、ロジック部２２０に必要な電圧のみに対応し、信号のレベル変化に対する応答特性の良い細い配線幅（例えば、最も細い配線の幅及び配線ピッチが３００ｎｍ）の回路とを独立に形成することができるので、容易に適切なサイズの駆動回路を得ることができる。
【００８２】
なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。
例えば、上記実施の形態では、２種類の電源電圧に対して１個のアナログＩＣチップをロジックＩＣチップと独立に設けることとしたが、例えば、３種類の電源電圧に対して１個のロジックＩＣチップと２個のアナログＩＣチップとを設けて、アナログ部への供給電圧毎に異なるＩＣチップを積層することとしても良い。この場合には、ロジック部とアナログ部とを接続する選択信号線の本数は、ノズルの本数に電源電圧の数を乗じた数となり、積層構造により、配線の容易性に係る効果がより顕著になる。
【００８３】
また、３種類以上の電源電圧を用いる場合であっても、ロジック部とアナログ部とで異なるＩＣチップに分割して構成することにより、シフトレジスターや多くの論理回路を必要とするロジック部を細い配線幅で容易に形成すると共に、アナログ部についてのみ太い配線幅で形成して用いる最高の電圧レベルに対応させることとしても良い。
【００８４】
また、上記実施の形態では、ピエゾを用いたインク室上壁の薄膜振動（たわみ式）によるインク吐出機構を備えたインクジェットヘッドについて説明したが、インク吐出機構の形態は、これに限られない。例えば、インク室の側壁を変形させるせん断式（シェアモード）のものであっても良いし、又は、サーマル式のインクジェットヘッドに用いることとしても良い。
【００８５】
また、上記実施の形態では、１２８ビット対応の駆動ＩＣを複数個カスケード接続させたが、他のビット数のものであっても良いし、１枚の駆動ＩＣのみであっても良い。その他、入力画像データのビット数、ラッチ回路の数、駆動電圧波形の形状や出力回路などの上記実施の形態で示した具体的な構成や配置については、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【符号の説明】
【００８６】
１ インクジェットヘッド
１０ ヘッド基板
１１ ノズル
１２ 圧力室
１３ 振動板
１４ 共通電極
１５ 個別電極
１６ 圧電素子
１７ バンプ
２０ 配線基板
２１ 孔部
２２ バンプ
２３ 下部配線
２４ 金属端子
２５ 上部配線
３０ 接着樹脂層
４０ インク室
５０ ＦＰＣ
１００ インク吐出部
１１０ａ-１１０ｄ ノズル列
２００ 駆動回路
２１０ａ-２１０ｄ 駆動部
２１１、２１２ 駆動ＩＣ
２１１ａ、２１１ｄ ロジックＩＣチップ
２１１ｂ、２１１ｃ アナログＩＣチップ
２２０ ロジック部
２２１ シフトレジスター
２２２ ラッチ回路
２２３ 波形選択部
２２３０ 選択回路
２２３１ 論理演算部
２２３２ セレクター
２３０ アナログ部
２３１ バッファーアンプ
２３１０ 生成回路
ＴＲ１〜ＴＲ３ トランジスター
Ｉ１、Ｉ２ インバーター
Ｌ１〜Ｌ３ レベルシフター
Ｎ１ ＮＯＲ回路
２１０１、２１１１、２１２１、２１３１、２１４１、２１５１、２１６１ 電源パッド
２１１２、２１１５、２１１８、２１４２、２１４４、２１４５ 金属端子
２１１３、２１４３、２１５３、２１６３ 信号パッド
２１０７、２１１７、２１２７、２１３７、２１４７ 駆動電圧パッド
２１２６、２１３６、２１５６、２１６６ 選択信号パッド
２１７１、２１７３、２１７７、２１８１、２１８６、２１８７、２１９１、２１９３、２１９６ バンプ
ＤＡ１、ＤＡ２ 出力バス
ＤＢ１、ＤＢ２ 入力バス
Ｏｕｔｎ 出力端子
【技術分野】
【０００１】
この発明は、インクジェットヘッドの駆動回路及びインクジェットヘッドに関する。
【背景技術】
【０００２】
従来、インクを貯留する圧力室の壁面に設けられた圧電素子に電圧を印加して圧力室内の圧力を変化させることで、圧力室に連通するノズルからインクを吐出させて、印刷面に画像を形成するインクジェットヘッドを備えたインクジェットプリンターがある。
【０００３】
近年、インクジェットプリンターの高性能化に伴って、インクジェットヘッドの精度向上が求められている。特許文献１には、複数の電圧印加パターンを設けることで階調再現性を高める技術が開示されている。また、特許文献２には、インクジェットヘッドの圧力室部分と、圧力室を駆動する駆動回路との間で高さ方向に積層されたコネクターによる配線を行うことでワイヤボンディングを不要とし、精度良く高集積化させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４００４８号公報
【特許文献２】特開２００６−２７９０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、インクジェットプリンターの表示画素数を増加させるには、単位面積当たりのノズル数や圧力室の数を増加させる必要が生じる。このような高集積化を行うには、個々の圧力室を小型化するとともに、配線を微細化する必要がある。しかしながら、小型の圧力室からインクを吐出させるには、従来と比較して高電圧を印加しなくてはならない。すると、高電圧を供給するための耐高電圧性能を備える駆動回路の配線が必要となり、駆動回路が大型化したり、より多くのデータを高速に伝送することが困難になったりするという問題がある。これらの相反する要求により、従来のインクジェットヘッドを駆動する駆動回路では、集積度を上げるのが困難であるという課題があった。
【０００６】
この発明の目的は、高電圧出力とデータ伝送の高速化とを両立して高集積化することの出来るインクジェットヘッドの駆動回路、及び、インクジェットヘッドを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、請求項１に記載の発明は、
共通電位又はＫ（Ｋ≧１）個の電位の中から選択された電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、
前記駆動部は、複数の半導体チップが積層されて構成され、
当該複数の半導体チップのうち少なくとも一枚に形成された配線における最小の配線幅は、他の前記半導体チップに形成された配線における最小の配線幅より狭く、
当該最小の配線幅が狭い第１の半導体チップは、入力データに基づき、一の前記駆動電圧波形当たりＫ個の駆動電圧選択信号を並列的に出力する選択信号出力部を備え、
前記複数の半導体チップのうち、前記第１の半導体チップを除く第２の半導体チップは、前記駆動電圧選択信号が入力されると、前記駆動電圧波形を生成する駆動電圧波形生成部を備える
ことを特徴としている。
【０００８】
請求項２に記載の発明は、請求項１に記載のインクジェットヘッドの駆動回路において、
前記所定数の負荷に対して各々印加される電位の選択可能な数Ｋは、２以上である
ことを特徴としている。
【０００９】
請求項３に記載の発明は、請求項２に記載のインクジェットヘッドの駆動回路において、
前記駆動電圧波形生成部は、前記所定数の負荷に対して各々印加される電位として選択可能な電位毎に別個の前記第２の半導体チップに設けられる
ことを特徴としている。
【００１０】
請求項４に記載の発明は、請求項１〜３の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップ、及び、前記第２の半導体チップは、各々供給される電圧範囲に基づいて設定された配線幅で配線されている
ことを特徴としている。
【００１１】
請求項５に記載の発明は、請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記第２の半導体チップは、前記第１の半導体チップよりも上部に積層され、
前記第２の半導体チップへの信号の入出力は、前記第１の半導体チップを介して行われる
ことを特徴としている。
【００１２】
請求項６に記載の発明は、請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップは、全ての前記第２の半導体チップよりも上部に積層され、
前記第１の半導体チップへの信号の入出力は、前記第２の半導体チップを介して入行われる
ことを特徴としている。
【００１３】
請求項７に記載の発明は、請求項６に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップで利用される電源電圧のみが前記第２の半導体チップから当該第１の半導体チップへ供給される
ことを特徴としている。
【００１４】
請求項８に記載の発明は、請求項１〜７の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップに設けられた前記駆動電圧選択信号の出力端子、及び、前記第２の半導体チップに設けられた前記駆動電圧選択信号の入力端子は、それぞれ、千鳥配置されている
ことを特徴としている。
【００１５】
請求項９に記載の発明は、請求項１〜８の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記選択信号出力部は、
入力データを順番に記憶させるシフトレジスターと、
当該シフトレジスターに記憶されて、並列に出力された前記入力データを保持し、指定されたタイミングで出力するラッチ回路と、
前記ラッチ回路から出力された前記入力データの各々に対して前記駆動電圧選択信号を生成して出力する波形選択部と
を備える
ことを特徴としている。
【００１６】
請求項１０に記載の発明は、請求項５に記載のインクジェットヘッドの駆動回路において、
前記第１の半導体チップは、基板上に実装されている
ことを特徴としている。
【００１７】
請求項１１に記載の発明は、
請求項１〜１０の何れか一項に記載のインクジェットヘッドの駆動回路と、
当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、
を備えることを特徴とするインクジェットヘッドである。
【発明の効果】
【００１８】
本発明に従うと、インクジェットヘッドの駆動回路において、高電圧出力と高速データ伝送とを両立させることが出来るという効果がある。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態のインクジェットヘッドの全体構造を示す断面図である。
【図２】インクジェットヘッドにおける信号の流れを説明する図である。
【図３】インクジェットヘッドにおける信号の流れを説明する図である。
【図４】駆動回路の内部構成を説明するブロック図である。
【図５】第１実施形態の駆動回路の構造を示す側面図である。
【図６】第１実施形態の駆動回路における各ＩＣチップの構造を示す平面図である。
【図７】駆動回路における駆動電圧波形の生成回路を説明する図である。
【図８】アナログ部から出力される駆動電圧波形を示す図である。
【図９】第２実施形態の駆動回路の構造を示す側面図である。
【図１０】第２実施形態の駆動回路における各ＩＣチップの構造を示す平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態のインクジェットヘッドの全体構造を示す断面図である。
【００２２】
第１実施形態のインクジェットヘッド１は、ヘッド基板１０と配線基板２０とが接着樹脂層３０によって接着されたインク吐出部１００と、インク吐出部１００からインク滴を吐出させるための駆動を行う駆動回路２００とを備えている。また、インク吐出部１００の上部には、インクを内部に貯留するインク室４０が設けられている。配線基板２０には、ＦＰＣ（フレキシブルプリント回路基板）５０が設けられ、駆動回路２００は、このＦＰＣ５０上に設けられている。
【００２３】
インク吐出部１００は、インクの流路として、配線基板２０を貫通してインク室４０内のインクを下方へ搬送する孔部２１と、孔部２１と連通されてインクを貯留する圧力室１２と、圧力室１２の下面と連通されて当該圧力室１２内のインクをインク滴として吐出するノズル１１と、を備えている。また、インクジェットヘッド１は、インク吐出動作を行わせる構成として、圧力室１２の上面を覆う振動板１３と、振動板１３の上部に配設された負荷としての圧電素子１６と、圧電素子１６の下面に位置する共通電極１４と、圧電素子１６の上面に位置する個別電極１５と、個別電極１５を配線基板２０の配線と接続するバンプ１７、２２と、配線基板２０におけるＦＰＣ５０とバンプ２２との間の信号経路である上部配線２５、金属端子２４、及び、下部配線２３などを備えている。
これらの圧力室１２、振動板１３、共通電極１４、個別電極１５、圧電素子１６、バンプ１７、２２、下部配線２３、金属端子２４、上部配線２５、及び、孔部２１は、各々一のノズル１１に対して１個ずつ設けられて、一組のノズル機構を構成している。
【００２４】
圧力室１２は、上面が振動板１３に覆われ、且つ、下面においてノズル１１と連接されている。圧力室１２は、振動板１３の振動に応じて内部に貯留されたインクに圧力を付与して、インクをノズル１１へと押し出す。振動板１３は、圧電素子１６（電極１４）と圧力室１２との間に配設されている。この振動板１３は、圧電素子１６の変形に応じて振動し、圧力室１２内の圧力を変化させる。
圧電素子１６としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛、ピエゾ）が用いられる。圧電素子１６は、その上下に配設された共通電極１４及び個別電極１５に挟まれて設けられ、共通電極１４と個別電極１５との間の電位差に応じて変形して振動板１３を振動させることで圧力室１２内の圧力を変化させるアクチュエーターである。
個別電極１５から駆動回路２００までの間には、各々回路が設けられている。駆動回路２００から出力された駆動電圧波形は、個別電極１５のそれぞれに供給される。一方、共通電極１４は、各々共通電位に接続されたコモン電極である。本実施形態のインクジェットヘッド１では、共通電位として接地電位ＶＨ０が印加されている。
ノズル１１は、圧力室１２から押し出されたインクを各々インク滴として吐出する。
【００２５】
ここでは、本実施形態のインクジェットヘッド１として、２５６個配列されたノズル機構の列が４列で合計１０２４個設けられ、第１ノズル列〜第４ノズル列１１０ａ〜１１０ｄとして（図２参照）配置されている場合について説明する。例えば、ノズル列１１０ａ〜１１０ｄは、ノズル列方向に各々３００ｄｐｉ（dot per inch）の解像度で配列されている。そして、並列に配列されたこれら４列のノズル列１１０ａ〜１１０ｄにおける各ノズルは、それぞれ互いに隙間を補完するように配置されて、インクジェットヘッド１は、全体として１２００ｄｐｉの解像度で出力可能となっている。１２００ｄｐｉの解像度の場合、ノズル間の間隔（ノズルピッチ）は、約２１．２μｍとなる。また、１０２４個の各ノズルに対する１ビット画像データを直列に入力して５０ｋＨｚの吐出周波数でインクを吐出させる場合には、約５０ＭＨｚでのデータ入力が必要になる。
なお、配列されるノズル機構の数は、これに限られない。また、複数の色について、それぞれ同様のインクジェットヘッド１を配置することができる。
【００２６】
図２、及び、図３は、インクジェットヘッドにおける信号の流れを説明する図である。
【００２７】
図２に示すように、インク吐出部１００のノズル列１１０ａ〜１１０ｄに対応して、駆動回路２００には、４個の駆動部２１０ａ〜２１０ｄが各々設けられている。
これらの４個の駆動部２１０ａ〜２１０ｄへは、それぞれ画像データ、制御信号、及び、駆動信号が入力されて駆動電圧波形に変換される。そして、この駆動電圧波形がノズル列１１０ａ〜１１０ｄの各ノズル機構の圧電素子１６に供給されて、ノズル１１からインクを吐出させる。
これらの入力信号及びデータについては、後に詳述する。
【００２８】
図３に示すように、駆動部２１０ａ〜２１０ｄの各々は、第１の駆動ＩＣ（Integrated Circuit）２１１、及び、第２の駆動ＩＣ２１２で構成されている。第１の駆動ＩＣ２１１と第２の駆動ＩＣ２１２とは、カスケード接続されて、第１の駆動ＩＣ２１１に直列に入力された画像データのうち半分が更に第２の駆動ＩＣ２１２へ送られて入力される。そして、所定の吐出周波数（例えば、５０ｋＨｚ）で各ノズル機構にインクを吐出させるための駆動電圧波形を出力する。
このとき、第１の駆動ＩＣ２１１からは、１２８個のノズル機構における圧力室１２の壁面に設けられた圧電素子１６の各々へ供給する駆動電圧波形出力ｏｕｔ１〜ｏｕｔ１２８が生成、出力される。また、第２の駆動ＩＣ２１２からは、他の１２８個のノズル機構における圧力室１２の壁面に設けられた圧電素子１６の各々へ供給する駆動電圧波形出力ｏｕｔ１２９〜ｏｕｔ２５６が生成されて、出力される。
【００２９】
なお、各駆動部２１０ａ〜２１０ｄによるデータ転送のタイミングや、各ノズル列１１０ａ〜１１０ｄにおけるインクの吐出タイミングは、各々独立に、或いは、連動して制御される。
【００３０】
次に、駆動回路の内部構成について説明する。
図４は、駆動回路の内部構成を説明する図である。
ここで、駆動回路２００における各駆動部２１０ａ〜２１０ｄの構成は同一であり、また、第１の駆動ＩＣ２１１及び第２の駆動ＩＣ２１２の構成も同一であるので、以下では、駆動部２１０ａにおける第１の駆動ＩＣ２１１について説明する。
【００３１】
本実施形態の第１の駆動ＩＣ２１１は、シフトレジスター２２１と、ラッチ回路２２２と、波形選択部（グレイスケールコントローラー）２２３と、バッファーアンプ２３１と、を備えている。この第１の駆動ＩＣ２１１は、デジタル回路による論理演算を行うロジック部２２０（選択信号出力部）と、アナログ処理を行うアナログ部２３０（駆動電圧波形生成部）とで異なるＩＣチップ上に形成されており、ＩＣチップ間で信号のやり取りが行われる。
【００３２】
ロジック部２２０には、シフトレジスター２２１と、ラッチ回路２２２と、波形選択部２２３などが設けられている。
シフトレジスター２２１には、インクジェットヘッド１の外部、例えば、インクジェットプリンターの制御回路から画像データとして１画素１表示色当たり２ビットのデータＳｉｎ０、Ｓｉｎ１が転送クロック信号ＤＣＬＫに同期して入力される。画像データＳｉｎ０、Ｓｉｎ１は、各ビットのデータ毎にシフトレジスター２２１に入力された順番に１２８個ずつ記憶され、ラッチ回路２２２にパラレルデータとして一括して出力される。また、第１の駆動ＩＣ２１１のシフトレジスター２２１には、各ビットにつき２５６個ずつの画像データが入力され、先に入力された１２８個ずつの画像データは、第１の駆動ＩＣ２１１のシフトレジスター２２１からＳｏｕｔ０、Ｓｏｕｔ１として出力された後、カスケード接続された第２の駆動ＩＣ２１２に入力データＳｉｎ０、Ｓｉｎ１として入力される。従って、第１の駆動ＩＣ２１１及び第２の駆動ＩＣ２１２のシフトレジスター２２１からは、合計２５６個のデータが並列に出力される。
【００３３】
ラッチ回路２２２は、シフトレジスター２２１から出力された各データをラッチ信号ＬＡＴにより指定されたタイミングまで保持して、波形選択部２２３へ出力する。
【００３４】
波形選択部２２３は、ラッチ回路２２２から入力された画像データ信号に基づいて、アナログ部２３０で所望の駆動電圧波形を生成するための選択信号（駆動電圧選択信号）を同期クロック信号ＧＳＣＬＫに同期してアナログ部２３０のバッファーアンプ２３１へ出力する。波形選択部２２３は、１個の駆動電圧波形を生成するための２個の選択信号を２本の出力バスＤＡ１、ＤＡ２から並列に出力する。即ち、波形選択部２２３には、１２８組２５６本の出力バスが設けられている。
【００３５】
一方、アナログ部２３０には、バッファーアンプ２３１が含まれている。ロジック部２２０の出力バスＤＡ１、ＤＡ２から出力された２本の選択信号は、アナログ部２３０の入力バスＤＢ１、ＤＢ２を介してバッファーアンプ２３１に入力される。バッファーアンプ２３１では、これらの選択信号及びバッファーアンプ２３１に入力された電源電圧ＶＨ１、ＶＨ２に基づいて１２８チャンネル分の駆動電圧波形を生成し、ノズル列１１０ａの各ノズル機構に出力する。
【００３６】
次に、駆動回路における各構成要素の配置について説明する。
【００３７】
図５は、ＦＰＣ上に設けられた駆動回路の構造を示す側面図である。
【００３８】
図５に示すように、本実施形態の駆動回路２００において、ロジック部２２０を搭載したロジックＩＣチップ２１１ａ（第１の半導体チップ）と、アナログ部２３０を搭載したアナログＩＣチップ２１１ｂ（第２の半導体チップ）とは、ＦＰＣ５０上に積層配置されている。この第１実施形態の駆動回路２００では、ロジックＩＣチップ２１１ａがＦＰＣ５０の上部に配置され、アナログＩＣチップ２１１ｂは、このロジックＩＣチップ２１１ａの上部に配置される。積層されたＦＰＣ５０、ロジックＩＣチップ２１１ａ、及び、アナログＩＣチップ２１１ｂのそれぞれの間には、後に詳述するようにバンプが設けられることで、ＦＰＣ５０、ロジックＩＣチップ２１１ａ、及び、アナログＩＣチップ２１１ｂの対向する面に配置されたパッド（金属電極）同士を接続し、互いに信号や電力がやり取りされる。このように駆動回路を複数枚のチップに分割して配置することで、各チップの上面及び下面にそれぞれ回路を設けることが可能になる。
【００３９】
図６は、ロジック部を搭載したロジックＩＣチップの平面図、及び、アナログ部を搭載したアナログＩＣチップの平面図である。
図６（ａ）は、ロジックＩＣチップの下面（ＦＰＣ側）、図６（ｂ）は、ロジックＩＣチップの上面（アナログＩＣチップ側）、図６（ｃ）は、アナログＩＣチップの下面（ロジックＩＣチップ側）の平面図をそれぞれ示している。
【００４０】
ロジックＩＣチップ２１１ａの下面には、図５、図６（ａ）に示すように、ＦＰＣ５０の電源パッド２１０１からバンプ２１７１を介して供給された電力を受け取る電源パッド２１１１と、電源パッド２１１１の各々に接続され、ロジックＩＣチップ２１１ａを貫通して電力をロジックＩＣチップ２１１ａの上面へ送る金属端子２１１２と、ＦＰＣ５０から送信される信号を受ける信号パッド２１１３と、論理演算処理を行うロジック部２２０と、ロジック部２２０が出力した選択信号をロジックＩＣチップ２１１ａの上面へ送る金属端子２１１５と、駆動電圧パッド２１１７に接続され、ロジックＩＣチップ２１１ａの上面から送られた駆動電圧波形を駆動電圧パッド２１１７に送る金属端子２１１８と、金属端子２１１８から受け取った駆動電圧波形をＦＰＣ５０へ送る駆動電圧パッド２１１７などが設けられている。
【００４１】
信号パッド２１１３がＦＰＣ５０の信号パッド２１０３からバンプ２１７３を介して受け取る信号には、２ビット画像データＳｉｎ０、Ｓｉｎ１、転送クロック信号ＤＣＬＫ、ラッチ信号ＬＡＴ、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２、同期クロック信号ＧＳＣＬＫが含まれる。また、信号パッド２１１３により、ロジック部２２０のシフトレジスター２２１から出力された画像データＳｏｕｔ０、Ｓｏｕｔ１がＦＰＣ５０へ送られる。
【００４２】
信号パッド２１１３によりロジックＩＣチップ２１１ａがＦＰＣ５０から受け取った各種の信号は、ロジック部２２０に送られて処理が行われ、２５６個の選択信号が出力される。２５６本の選択信号を出力する２５６本の信号線は、それぞれ金属端子２１１５に接続されてロジックＩＣチップ２１１ａの上面に送られる。この金属端子２１１５は、例えば、ＴＳＶ（Through Silicon Via）であり、ロジックＩＣチップ２１１ａを上下に貫通して設けられている。
【００４３】
図６（ｂ）に示すように、ロジックＩＣチップ２１１ａの上面には、下面から貫通して設けられている金属端子２１１２と、金属端子２１１２に各々接続された電源パッド２１２１と、下面から貫通して設けられている金属端子２１１５と、金属端子２１１５に各々接続された選択信号パッド（ＦＥＴ駆動パッド）２１２６と、下面から貫通して設けられている金属端子２１１８と、金属端子２１１８に各々接続された駆動電圧パッド２１２７などが配置されている。
【００４４】
また、図６（ｃ）に示すように、アナログＩＣチップ２１１ｂの下面には、電源パッド２１３１、選択信号パッド２１３６、駆動電圧パッド２１３７、及び、アナログ部２３０が配置されている。
【００４５】
ロジックＩＣチップ２１１ａの上面に配置された電源パッド２１２１とアナログＩＣチップ２１１ｂの下面に配置された電源パッド２１３１とは、図５に示したバンプ２１８１により接続され、ＦＰＣ５０から供給された電力は、電源パッド２１３１に到達する。１列に配置された複数個（本実施形態では３個）の電源パッド２１３１は、それぞれ、異なる電源電圧ＶＨ１、ＶＨ２、及び、接地電圧ＶＨ０の入出力に対応している。また、同一の電圧は、複数の電源パッドを用いて並列的に供給されている。電源パッドは、電力を必要とする場所に分散されて配置され、例えば、図６に示すように、ロジック部２２０やアナログ部２３０の内部（間隙）に埋め込まれるように配置される。
ここで、ロジックＩＣチップ２１１ａにおいては、電源電圧ＶＨ２は用いられない。従って、ＦＰＣ５０上の電源パッド２１０１から電源電圧ＶＨ２を受け取った電源パッド２１１１は、ロジックＩＣチップ２１１ａの上面における電源パッド２１２１からアナログＩＣチップ２１１ｂにのみ送られている。一方、電源電圧ＶＨ１、及び、接地電圧ＶＨ０は、ロジックＩＣチップ２１１ａ及びアナログＩＣチップ２１１ｂの何れにおいても利用される。従って、電源パッド２１１１から電源電圧ＶＨ１及び接地電圧ＶＨ０がロジックＩＣチップ２１１ａの各部に供給され、また、この電源電圧ＶＨ１及び接地電圧ＶＨ０は、ロジックＩＣチップ２１１ａの上面における電源パッド２１２１からアナログＩＣチップ２１１ｂへ送られる。
なお、本実施形態のインクジェットヘッド１では、ロジックＩＣチップ２１１ａを駆動する電圧として、アナログＩＣチップ２１１ｂを駆動するのに用いられる電圧ＶＨ１と等しい電圧を用いることとしたが、この電圧ＶＨ１と異なる専用のロジック回路駆動用電圧（但し、電源電圧ＶＨ２よりも低電圧）を供給することとしてもよい。
【００４６】
このように、必要な電圧ごとにＩＣチップを分けることで、特徴の異なるロジックＩＣチップ２１１ａとアナログＩＣチップ２１１ｂとを個別に製造することが可能になる。一般にロジック部２２０では、多数の論理回路が必要となるので、配線幅を細くして集積度を高めると共に、信号レベルの高速変化に対する応答性能を高めることが望まれる。一方で、アナログ部２３０では、入出力される駆動電圧に対する耐高電圧性能を備える必要があるので、配線幅を太く、且つ、配線ピッチ（配線間の間隔）を広くすることが望ましい。
具体的には、ロジック部２２０を搭載するロジックＩＣチップ２１１ａでは、電源電圧ＶＨ１にのみ耐電圧可能な細い配線として、例えば、ロジックＩＣチップ２１１ａに形成される配線の中で最も幅の狭い配線の幅（最小の配線幅）を３００ｎｍに設定して回路が形成されている。なお、ロジックＩＣチップ２１１ａにおいて、ロジック部２２０以外の部分、例えば、アナログ部２３０に供給する駆動電圧を伝える電源パッド２１１１、２１２１と金属端子２１１２とを接続する配線や、駆動電圧パッド２１１７、２１２７と金属端子２１１８とを接続する配線などには、高電圧が印加されるので、部分的に上記設定の配線幅より太く配線ピッチの広い配線を形成する必要がある。
一方、アナログ部２３０を搭載するアナログＩＣチップ２１１ｂでは、アナログ部２３０、電源パッド２１３１からアナログ部２３０へ電源電圧ＶＨ２を供給する配線、及び、アナログ部２３０から駆動電圧パッド２１３７までの配線については、電源電圧ＶＨ２が印加され得る。そこで、このアナログＩＣチップ２１１ｂでは、電源電圧ＶＨ２を印加することが可能な幅の広い配線として、例えば、配線幅（最小の配線幅）と配線ピッチとをそれぞれ１μｍに設定して回路が形成されている。
これらの配線幅は、電源電圧ＶＨ１、ＶＨ２の値に合わせて適宜上下させることが可能である。
【００４７】
ロジックＩＣチップ２１１ａの上面に配置された選択信号パッド２１２６とアナログＩＣチップ２１１ｂの下面に配置された選択信号パッド２１３６とは、図５に示したバンプ２１８６により接続されている。ロジックＩＣチップ２１１ａに配置されたロジック部２２０から出力された２５６本の選択信号は、ロジックＩＣチップ２１１ａの上面において、金属端子２１１５から２列に千鳥配置された選択信号パッド２１２６、及び、アナログＩＣチップ２１１ｂ上に同様の配置がなされた選択信号パッド２１３６に送られることで、金属端子２１１５と比較して面積が大きいパッドによる幅の拡張を抑えることが出来るとともに、平面上での回路の複雑化を防ぐことが出来る。そして、この選択信号パッド２１３６からアナログ部２３０へ選択信号を入力させる。
【００４８】
一方、アナログＩＣチップ２１１ｂの下面において、アナログ部２３０から出力された駆動電圧波形の信号は、駆動電圧パッド２１３７に送られ、更に、バンプ２１８７、駆動電圧パッド２１２７、金属端子２１１８、駆動電圧パッド２１１７、バンプ２１７７、ＦＰＣ５０上の駆動電圧パッド２１０７を順番に介して駆動回路から出力され、各ノズル機構の圧電素子１６に送られる。このように、容易且つ単純な積層構造により、多数の駆動電圧を各ノズル機構の圧電素子１６に出力することが出来る。
【００４９】
なお、本実施形態の駆動回路では、選択信号パッドが２列、駆動電圧パッドが１列に配列されたが、これらに限られない。駆動電圧パッドを２列に配列させて配置することとしてもよい。一般的に、ＩＣチップではＦＰＣよりも精密に回路を形成することが出来るので、パッドの配列による横幅を抑えながら、更に回路を集積化することが出来る。
【００５０】
次に、駆動回路において、駆動電圧波形を生成する具体的な構成及び手順について説明する。
【００５１】
図７は、選択信号から駆動電圧波形を生成して出力する部分の回路構成を示す図である。具体的には、ロジック部２２０の波形選択部２２３及びアナログ部２３０のバッファーアンプ２３１において、１個の圧電素子への駆動電圧波形を生成して出力する回路の構成が示されている。
【００５２】
圧力室１２の壁面に設けられた圧電素子１６の各々に対する駆動電圧波形を生成するための選択信号を出力する選択回路２２３０は、一のノズル機構の圧電素子１６に対して各々論理演算部２２３１と、セレクター２２３２とを備える。本実施形態の波形選択部２２３では、論理演算部２２３１において画像データの値を波形パターンに変換するための駆動波形パターンデータが設定され、当該駆動波形パターンデータに基づいてセレクター２２３２で画像データの１ビット当たり１個の駆動電圧波形が生成、出力され、入力された２ビット画像データにより２個の駆動電圧波形が組み合わされた形の選択信号を同期クロック信号ＧＳＣＬＫに同期してアナログ部２３０に出力する構成となっている。
【００５３】
論理演算部２２３１では、ラッチ回路２２２から入力されたｎ番目の圧力室１２の圧電素子１６に対する画像データ信号を２つの選択信号に変換するための駆動波形パターンデータが設定される。また、論理演算部２２３１には、同期クロック信号ＧＳＣＬＫや、駆動波形パターンデータの設定に必要な設定値が入力される。そして、論理演算部２２３１からは、設定された駆動波形パターンデータがセレクター２２３２へ出力される。
【００５４】
セレクター２２３２には、３種類の駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２が同期クロック信号ＧＳＣＬＫと同期して入力される。選択信号は、波形選択部２２３に入力されるこれら３種類の駆動信号に基づいて生成される。３種類の駆動信号（Pulse Timing信号）は、非吐出信号ＰＬＳＴＩＭ０、第１吐出信号ＰＬＳＴＩＭ１、及び、第２吐出信号ＰＬＳＴＩＭ２である。これら３種類の駆動信号は、ハイレベル及びローレベルの二値の間での時間変化を示すデジタルデータである。論理演算部２２３１から入力された駆動波形パターンデータに基づいて、これら３種類の駆動信号の中から何れかが選択されて、セレクター２２３２から２本の選択信号Ｄ１、Ｄ２が出力される。
【００５５】
具体的には、選択信号Ｄ１は、第１吐出駆動期間（ハイレベル）を示す信号であって、第１吐出信号ＰＬＳＴＩＭ１、又は、非吐出信号ＰＬＳＴＩＭ０の何れかが選択されて出力される。また、選択信号Ｄ２は、第２吐出駆動期間（ハイレベル）を示す信号であって、第２吐出信号ＰＬＳＴＩＭ２、又は、非吐出信号ＰＬＳＴＩＭ０のいずれかが選択されて出力される。
【００５６】
一方、バッファーアンプ２３１における駆動電圧波形の生成回路２３１０は、ｎ番目のノズル機構の圧電素子１６に対し、それぞれ、第１のトランジスターＴＲ１と、第２のトランジスターＴＲ２と、第３のトランジスターＴＲ３と、インバーターＩ１、Ｉ２と、ＮＯＲ回路Ｎ１と、３つのレベルシフターＬ１〜Ｌ３と、を含んで構成される。また、この駆動電圧波形の生成回路２３１０には、第１の電源から電圧ＶＨ１が入力され、第２の電源から電圧ＶＨ１より高い電圧ＶＨ２が入力され、共通電源から所定の共通電位ＶＨ０（本実施形態では、接地電圧）が入力されている。レベルシフターＬ１〜Ｌ３には、第２の電源から電圧ＶＨ２が入力されて、入力信号電圧を電源電圧ＶＨ２のレベルにまで昇圧することが可能となっている。そして、生成回路２３１０は、選択信号Ｄ１、Ｄ２に基づいて、電圧ＶＨ１、ＶＨ２、共通電位ＶＨ０の何れかを出力電圧として出力端子Ｏｕｔｎから出力することで、ノズル機構の圧電素子１６を駆動し、圧力室１２を変形させてインク滴を吐出させる。
【００５７】
第１のトランジスターＴＲ１は、ドレイン端子に電圧ＶＨ１が接続されたＰ型ＦＥＴ（電界効果トランジスター）である。また、第１のトランジスターＴＲ１のゲート端子には、選択信号Ｄ１がインバーターＩ１及びレベルシフターＬ１を介して入力される。
インバーターＩ１は、選択信号Ｄ１がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第１のトランジスターＴＲ１がオンとなって電圧ＶＨ１が出力される。選択信号Ｄ１がローレベルの場合には、インバーターＩ１によりハイレベルに反転された信号は、レベルシフターＬ１によりドレイン電圧より高い電圧に昇圧されてゲート端子に入力され、第１のトランジスターＴＲ１がオフとなる。従って、第１のトランジスターＴＲ１から電圧ＶＨ１は出力されない。
【００５８】
第２のトランジスターＴＲ２は、ドレイン端子に電圧ＶＨ２が接続されたＰ型ＦＥＴである。また、第２のトランジスターＴＲ２のゲート端子には、選択信号Ｄ２がインバーターＩ２及びレベルシフターＬ２を介して入力される。インバーターＩ２は、選択信号Ｄ２がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第２のトランジスターＴＲ２がオンとなって電圧ＶＨ２が出力される。選択信号Ｄ２がローレベルの場合には、インバーターＩ２によりハイレベルに反転された信号は、レベルシフターＬ２によりドレイン電圧レベルに昇圧されてゲート端子に入力され、第２のトランジスターＴＲ２がオフとなる。従って、第２のトランジスターＴＲ２から電圧ＶＨ２が出力されない。
【００５９】
第３のトランジスターＴＲ３は、ソース端子が接地されているＮ型ＦＥＴである。また、第３のトランジスターＴＲ３のゲート端子には、ＮＯＲ回路Ｎ１の出力信号がレベルシフターＬ３を介して入力されている。
ＮＯＲ回路Ｎ１は、選択信号Ｄ１、Ｄ２の２つの入力値に対するＮＯＲ値を出力する。選択信号Ｄ１、Ｄ２が何れもローレベルの場合には、ハイレベル信号が出力されて、レベルシフターＬ３を介してハイレベル信号が第３のトランジスターＴＲ３のゲート端子に入力され、第３のトランジスターＴＲ３がオンとなり、ドレイン‐ソース間が導通して接地電圧レベルＶＨ０が出力される。選択信号Ｄ１、Ｄ２の少なくとも一方がハイレベルの場合には、レベルシフターＬ３からローレベル信号が出力され、第３のトランジスターＴＲ３がオフとなってドレイン‐ソース間が導通せず、接地電圧レベルＶＨ０が出力されない。
【００６０】
第１のトランジスターＴＲ１のソース端子、第２のトランジスターＴＲ２のソース端子、及び、第３のトランジスターＴＲ３のドレイン端子は、出力端子Ｏｕｔｎと接続されている。
ここで、第１吐出信号ＰＬＳＴＩＭ１に基づく選択信号Ｄ１のハイレベル出力の区間と、第２吐出信号ＰＬＳＴＩＭ２に基づく選択信号Ｄ２のハイレベル出力の区間とは、後述するように（図８参照）重複しないので、選択信号Ｄ１及び選択信号Ｄ２が同時にハイレベルとなることはない。従って、第１のトランジスターＴＲ１、第２のトランジスターＴＲ２、及び、第３のトランジスターＴＲ３のうち２つ以上が同時にオンとなることはない。即ち、出力端子Ｏｕｔｎへの接続は、ワイヤードＯＲ接続となって、第１のトランジスターＴＲ１から出力される電圧ＶＨ１、第２のトランジスターＴＲ２から出力される電圧ＶＨ２、或いは、第３のトランジスターＴＲ３から出力される接地電圧レベルＶＨ０のうち、何れか１つの出力電圧レベルが出力端子Ｏｕｔｎから選択的に出力される。
【００６１】
図８は、バッファーアンプ２３１から出力される４種類の駆動電圧波形を示す図である。
【００６２】
図８（ａ）〜（ｃ）に示すように、本実施形態のインクジェットヘッド１では、インク滴を吐出させるための吐出電圧波形としては、３種類の駆動電圧波形が用いられる。先ず、２ビット画像データが「１、０」の場合には、図８（ａ）に示すように、電源電圧ＶＨ２が第２吐出信号ＰＬＳＴＩＭ２のハイレベルタイミングに対応する波形周期の前半に印加される中液滴吐出電圧波形が出力される。次に、２ビット画像データが「０、１」の場合には、図８（ｂ）に示すように、電源電圧ＶＨ１が第１吐出信号ＰＬＳＴＩＭ１のハイレベル期間に対応する波形周期の後半に印加される小液滴吐出電圧波形が出力される。また、２ビット画像データが「１、１」の場合には、図８（ｃ）に示すように、出力電圧波形のうちの前半には、第２吐出信号ＰＬＳＴＩＭ２に基づき第２吐出駆動電圧ＶＨ２が出力され、出力電圧波形のうちの後半には、第１吐出信号ＰＬＳＴＩＭ１に基づき第１吐出駆動電圧ＶＨ１が出力される大液滴動電圧信号が出力される。そして、２ビット画像データが「０、０」の場合には、図８（ｄ）に示すように、インク滴を吐出させないための非吐出電圧波形として、非吐出信号ＰＬＳＴＩＭ０に基づき波形周期に亘って接地電圧レベルＶＨ０が出力される。
【００６３】
このように、１個の２ビット画像データ信号の入力に対して選択回路２２３０から出力される２個の選択信号Ｄ１、Ｄ２における第１吐出信号ＰＬＳＴＩＭ１、第２吐出信号ＰＬＳＴＩＭ２、及び、非吐出信号ＰＬＳＴＩＭ０の組み合わせにより、一度に吐出されるインクの量が決定され、即ち、当該画像データが示す画素部分における当該インクの色濃度が制御される。
【００６４】
上記のように、第１実施形態のインクジェットヘッド１によれば、駆動回路をロジック部２２０とアナログ部２３０とで異なるＩＣチップ２１１ａ、２１１ｂ上に配置形成して、ＦＰＣ５０上にロジックＩＣチップ２１１ａを配置し、このロジックＩＣチップ２１１ａ上に更にアナログＩＣチップ２１１ｂを積層配置する。このような構造とすることで、アナログ部２３０に必要な電圧に対応した太い配線幅の回路と、ロジック部２２０に必要な電圧のみに対応した細い配線幅の回路とを別個のＩＣチップに形成することができるので、一枚のチップ上に設けられる回路の配線幅を複雑な工程で制御しながら形成する必要がなく、製造工程を容易にすることができる。また、多くの論理回路を形成することで配線数が必要となるロジック部と、高電圧に耐える必要性により配線幅の必要なアナログ部と、それぞれについて各々無駄のない回路を形成することが出来る。また、２枚のＩＣチップを積層することで、ロジック部とアナログ部との間での配線の接続を簡便に行うことが出来る。
【００６５】
また、ロジック部２２０の配線幅を狭くできることで、伝送する信号の質や応答特性を改善することが出来、従って、ロジック演算の速度を高速化することが出来る。
【００６６】
また、特に、シフトレジスター２２１を配線幅の狭いチップ上に形成することで入力画像データの応答特性が向上するので、画像データの高速伝送を可能とすることができる。
【００６７】
また、ロジックＩＣチップ２１１ａとアナログＩＣチップ２１１ｂとを積層することで選択信号が上下方向に伝送されるので、ノズル部への駆動電圧波形の出力より多い選択信号の出力線を容易にアナログ部２３０へ送ることが出来る。
【００６８】
また、ロジックＩＣチップ２１１ａからアナログＩＣチップ２１１ｂへ選択信号を伝送する際に、選択信号パッドを千鳥配置することが可能となり、ＩＣチップ２１１ａ、２１１ｂの横幅を広げずに多くの選択信号線を出入力することが出来る。
【００６９】
［第２実施形態］
第２実施形態のインクジェットヘッドの構成は、第１実施形態のインクジェットヘッドの構成と同一であり、同一の符号を付して説明を省略する。
第２実施形態のインクジェットヘッドでは、第１実施形態のインクジェットヘッドにおけるロジックＩＣチップ２１１ａとアナログＩＣチップ２１１ｂとの積層の順番が反対とされている。
【００７０】
図９は、第２実施形態のインクジェットヘッドの駆動回路の構造を示す側面図である。
【００７１】
図９に示すように、第２実施形態の駆動回路２００では、アナログＩＣチップ２１１ｃがＦＰＣ５０の上部に配置され、ロジックＩＣチップ２１１ｄは、アナログＩＣチップ２１１ｃの上部に配置される。積層されたＦＰＣ５０、アナログＩＣチップ２１１ｃ、及び、ロジックＩＣチップ２１１ｄの間には、バンプが設けられることで、ＦＰＣ５０、アナログＩＣチップ２１１ｃ、及び、ロジックＩＣチップ２１１ｄ上に配置されたパッド（金属電極）同士を接続し、互いに信号や電力がやり取りされる。
【００７２】
図１０は、第２実施形態のインクジェットヘッドにおける駆動部を構成するアナログ部を搭載したアナログＩＣチップ、及び、ロジック部を搭載したロジックＩＣチップの平面図である。
図１０（ａ）は、アナログＩＣチップの下面（ＦＰＣ側）、図１０（ｂ）は、アナログＩＣチップの上面（ロジックＩＣチップ側）、図１０（ｃ）は、ロジックＩＣチップの下面（アナログＩＣチップ側）の平面図をそれぞれ示している。
【００７３】
アナログＩＣチップ２１１ｃの下面には、図９、図１０（ａ）に示すように、ＦＰＣ５０から供給される電力を受け取る電源パッド２１４１と、電源パッド２１４１各々に接続され、アナログＩＣチップ２１１ｃを貫通して電力をアナログＩＣチップ２１１ｃの上面へ送る金属端子２１４２と、ＦＰＣ５０から送られる信号を受ける信号パッド２１４３と、信号パッド２１４３が受け取った信号をアナログＩＣチップ２１１ｃの上面へ送る金属端子２１４４と、アナログＩＣチップ２１１ｃを貫通し、上面から選択信号を伝達する金属端子２１４５と、アナログ部２３０と、駆動電圧波形をＦＰＣ５０へ送る駆動電圧パッド２１４７などが設けられている。
【００７４】
また、アナログＩＣチップ２１１ｃの下面では、ロジックＩＣチップ２１１ｄで生成され、アナログＩＣチップ２１１ｃの上面から金属端子２１４５を介して伝送された選択信号がアナログ部２３０に入力されて、駆動電圧波形が生成される。そして、この生成された駆動電圧波形は、それぞれ、図９に示したように、バンプ２１７７を介して駆動電圧パッド２１４７からＦＰＣ５０に設けられた駆動電圧パッド２１０７へ出力されて、更に、各ノズル機構の圧電素子１６へと送られる。
【００７５】
アナログＩＣチップ２１１ｃの上面には、図１０（ｂ）に示すように、下面から貫通している金属端子２１４２と、金属端子２１４２に各々接続された電源パッド２１５１と、下面から貫通して設けられている金属端子２１４５と、金属端子２１４５に各々接続された選択信号パッド（ＦＥＴ駆動パッド）２１５６と、下面から貫通して設けられている金属端子２１４４と、金属端子２１４４に各々接続された信号パッド２１５３などが配置されている。
【００７６】
また、図１０（ｃ）に示すように、ロジックＩＣチップ２１１ｄの下面には、電源パッド２１６１、信号パッド２１６３、選択信号パッド２１６６、及び、ロジック部２２０が配置されている。
【００７７】
アナログＩＣチップ２１１ｃの下面において、ＦＰＣ５０に設けられた電源パッド２１０１からバンプ２１７１を介して電源パッド２１４１に供給された電力は、アナログＩＣチップ２１１ｃの各部に供給されると共に、金属端子２１４２によってアナログＩＣチップ２１１ｃの上面に送られ、更に、バンプ２１９１を介して接続された電源パッド２１５１、２１６１により、ロジックＩＣチップ２１１ｄに供給される。１列に配置された複数個（本実施形態では３個）の電源パッド２１４１は、それぞれ、異なる電源電圧ＶＨ１、ＶＨ２、及び、接地電圧ＶＨ０の供給に対応している。ここで、ＦＰＣ５０から供給される電源電圧の電圧レベルのうち、高い方の電圧ＶＨ２は、アナログＩＣチップ２１１ｃでのみ用いられる。従って、この電圧ＶＨ２をロジックＩＣチップ２１１ｄには供給しない構成とすることができる。この場合には、代わりにアナログＩＣチップ２１１ｃの下面から接地電圧ＶＨ０を２系統で送ることとしても良いし、電圧ＶＨ２をアナログＩＣチップ２１１ｃの上面へ伝える金属端子２１４２や電源パッド２１５１を設けないこととしても良い。
【００７８】
アナログＩＣチップ２１１ｃの下面において信号パッド２１４３がＦＰＣ５０に設けられた信号パッド２１０３からバンプ２１７３を介して受け取る信号には、画像データＳｉｎ０、Ｓｉｎ１、転送クロック信号ＤＣＬＫ、ラッチ信号ＬＡＴ、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２、同期クロック信号ＧＳＣＬＫが含まれる。また、信号パッド２１４３により、ロジック部２２０のシフトレジスター２２１から出力された画像データＳｏｕｔ０、Ｓｏｕｔ１がＦＰＣ５０へ送られる。一方、上述のように、ロジックＩＣチップ２１１ｄで用いられるこれらの信号は、そのまま金属端子２１４４を介してアナログＩＣチップ２１１ｃの上面に伝送され、更に、バンプ２１９３を介して信号パッド２１５３からロジックＩＣチップ２１１ｄの信号パッド２１６３へと送られる。
【００７９】
ロジックＩＣチップ２１１ｄの下面において、ＦＰＣ５０から送られてロジックＩＣチップ２１１ｄの信号パッド２１６３にまで伝送された信号は、ロジック部２２０に入力される。そして、ロジック部２２０において、１２８のノズル機構に対する選択信号が２５６本生成されて、それぞれ選択信号パッド２１６６に出力される。選択信号パッド２１６６は、ロジックＩＣチップ２１１ｄの下面に２列に千鳥配置されている。そして、アナログＩＣチップ２１１ｃの上面に同様に配置された選択信号パッド２１５６とバンプ２１９６を介して接続されることで、選択信号がアナログＩＣチップ２１１ｃに伝送される。アナログＩＣチップ２１１ｃでは、これらの選択信号が更に金属端子２１４５により上面から下面に送られた後、アナログ部２３０に入力される。
【００８０】
なお、第２実施形態の駆動回路においても、選択信号パッドや駆動電圧パッドの配列パターンは、上述したものに限られない。駆動電圧パッドを２列に配列させて配置したり、選択信号パッドを３列に配列させて配置したりすることで、ＩＣチップの横幅を更に短くすることとしてもよい。
【００８１】
上記のように、第２実施形態の駆動回路の構造によれば、駆動回路をアナログ部とロジック部で異なるＩＣチップ上に配置形成し、ＦＰＣ５０上にアナログＩＣチップ２１１ｃを配置し、このアナログＩＣチップ２１１ｃ上に更にロジックＩＣチップ２１１ｄを積層する。このような構造とすることでも、ロジック部２２０から出力する多くの選択信号線を容易にアナログ部２３０へ送ることが出来る。また、アナログ部２３０に必要な電圧に対応した太い配線幅（例えば、最も細い配線の幅及び配線ピッチが１μｍ）の回路と、ロジック部２２０に必要な電圧のみに対応し、信号のレベル変化に対する応答特性の良い細い配線幅（例えば、最も細い配線の幅及び配線ピッチが３００ｎｍ）の回路とを独立に形成することができるので、容易に適切なサイズの駆動回路を得ることができる。
【００８２】
なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。
例えば、上記実施の形態では、２種類の電源電圧に対して１個のアナログＩＣチップをロジックＩＣチップと独立に設けることとしたが、例えば、３種類の電源電圧に対して１個のロジックＩＣチップと２個のアナログＩＣチップとを設けて、アナログ部への供給電圧毎に異なるＩＣチップを積層することとしても良い。この場合には、ロジック部とアナログ部とを接続する選択信号線の本数は、ノズルの本数に電源電圧の数を乗じた数となり、積層構造により、配線の容易性に係る効果がより顕著になる。
【００８３】
また、３種類以上の電源電圧を用いる場合であっても、ロジック部とアナログ部とで異なるＩＣチップに分割して構成することにより、シフトレジスターや多くの論理回路を必要とするロジック部を細い配線幅で容易に形成すると共に、アナログ部についてのみ太い配線幅で形成して用いる最高の電圧レベルに対応させることとしても良い。
【００８４】
また、上記実施の形態では、ピエゾを用いたインク室上壁の薄膜振動（たわみ式）によるインク吐出機構を備えたインクジェットヘッドについて説明したが、インク吐出機構の形態は、これに限られない。例えば、インク室の側壁を変形させるせん断式（シェアモード）のものであっても良いし、又は、サーマル式のインクジェットヘッドに用いることとしても良い。
【００８５】
また、上記実施の形態では、１２８ビット対応の駆動ＩＣを複数個カスケード接続させたが、他のビット数のものであっても良いし、１枚の駆動ＩＣのみであっても良い。その他、入力画像データのビット数、ラッチ回路の数、駆動電圧波形の形状や出力回路などの上記実施の形態で示した具体的な構成や配置については、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【符号の説明】
【００８６】
１ インクジェットヘッド
１０ ヘッド基板
１１ ノズル
１２ 圧力室
１３ 振動板
１４ 共通電極
１５ 個別電極
１６ 圧電素子
１７ バンプ
２０ 配線基板
２１ 孔部
２２ バンプ
２３ 下部配線
２４ 金属端子
２５ 上部配線
３０ 接着樹脂層
４０ インク室
５０ ＦＰＣ
１００ インク吐出部
１１０ａ-１１０ｄ ノズル列
２００ 駆動回路
２１０ａ-２１０ｄ 駆動部
２１１、２１２ 駆動ＩＣ
２１１ａ、２１１ｄ ロジックＩＣチップ
２１１ｂ、２１１ｃ アナログＩＣチップ
２２０ ロジック部
２２１ シフトレジスター
２２２ ラッチ回路
２２３ 波形選択部
２２３０ 選択回路
２２３１ 論理演算部
２２３２ セレクター
２３０ アナログ部
２３１ バッファーアンプ
２３１０ 生成回路
ＴＲ１〜ＴＲ３ トランジスター
Ｉ１、Ｉ２ インバーター
Ｌ１〜Ｌ３ レベルシフター
Ｎ１ ＮＯＲ回路
２１０１、２１１１、２１２１、２１３１、２１４１、２１５１、２１６１ 電源パッド
２１１２、２１１５、２１１８、２１４２、２１４４、２１４５ 金属端子
２１１３、２１４３、２１５３、２１６３ 信号パッド
２１０７、２１１７、２１２７、２１３７、２１４７ 駆動電圧パッド
２１２６、２１３６、２１５６、２１６６ 選択信号パッド
２１７１、２１７３、２１７７、２１８１、２１８６、２１８７、２１９１、２１９３、２１９６ バンプ
ＤＡ１、ＤＡ２ 出力バス
ＤＢ１、ＤＢ２ 入力バス
Ｏｕｔｎ 出力端子
【特許請求の範囲】
【請求項１】
共通電位又はＫ（Ｋ≧１）個の電位の中から選択された電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、
前記駆動部は、複数の半導体チップが積層されて構成され、
当該複数の半導体チップのうち少なくとも一枚に形成された配線における最小の配線幅は、他の前記半導体チップに形成された配線における最小の配線幅より狭く、
当該最小の配線幅が狭い第１の半導体チップは、入力データに基づき、一の前記駆動電圧波形当たりＫ個の駆動電圧選択信号を並列的に出力する選択信号出力部を備え、
前記複数の半導体チップのうち、前記第１の半導体チップを除く第２の半導体チップは、前記駆動電圧選択信号が入力されると、前記駆動電圧波形を生成する駆動電圧波形生成部を備える
ことを特徴とするインクジェットヘッドの駆動回路。
【請求項２】
前記所定数の負荷に対して各々印加される電位の選択可能な数Ｋは、２以上である
ことを特徴とする請求項１に記載のインクジェットヘッドの駆動回路。
【請求項３】
前記駆動電圧波形生成部は、前記所定数の負荷に対して各々印加される電位として選択可能な電位毎に別個の前記第２の半導体チップに設けられる
ことを特徴とする請求項２に記載のインクジェットヘッドの駆動回路。
【請求項４】
前記第１の半導体チップ、及び、前記第２の半導体チップは、各々供給される電圧範囲に基づいて設定された配線幅で配線されている
ことを特徴とする請求項１〜３の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項５】
前記第２の半導体チップは、前記第１の半導体チップよりも上部に積層され、
前記第２の半導体チップへの信号の入出力は、前記第１の半導体チップを介して行われる
ことを特徴とする請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項６】
前記第１の半導体チップは、全ての前記第２の半導体チップよりも上部に積層され、
前記第１の半導体チップへの信号の入出力は、前記第２の半導体チップを介して入行われる
ことを特徴とする請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項７】
前記第１の半導体チップで利用される電源電圧のみが前記第２の半導体チップから当該第１の半導体チップへ供給される
ことを特徴とする請求項６に記載のインクジェットヘッドの駆動回路。
【請求項８】
前記第１の半導体チップに設けられた前記駆動電圧選択信号の出力端子、及び、前記第２の半導体チップに設けられた前記駆動電圧選択信号の入力端子は、それぞれ、千鳥配置されている
ことを特徴とする請求項１〜７の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項９】
前記選択信号出力部は、
入力データを順番に記憶させるシフトレジスターと、
当該シフトレジスターに記憶されて、並列に出力された前記入力データを保持し、指定されたタイミングで出力するラッチ回路と、
前記ラッチ回路から出力された前記入力データの各々に対して前記駆動電圧選択信号を生成して出力する波形選択部と
を備える
ことを特徴とする請求項１〜８の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項１０】
前記第１の半導体チップは、基板上に実装されている
ことを特徴とする請求項５に記載のインクジェットヘッドの駆動回路。
【請求項１１】
請求項１〜１０の何れか一項に記載のインクジェットヘッドの駆動回路と、
当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、
を備えることを特徴とするインクジェットヘッド。
【請求項１】
共通電位又はＫ（Ｋ≧１）個の電位の中から選択された電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、
前記駆動部は、複数の半導体チップが積層されて構成され、
当該複数の半導体チップのうち少なくとも一枚に形成された配線における最小の配線幅は、他の前記半導体チップに形成された配線における最小の配線幅より狭く、
当該最小の配線幅が狭い第１の半導体チップは、入力データに基づき、一の前記駆動電圧波形当たりＫ個の駆動電圧選択信号を並列的に出力する選択信号出力部を備え、
前記複数の半導体チップのうち、前記第１の半導体チップを除く第２の半導体チップは、前記駆動電圧選択信号が入力されると、前記駆動電圧波形を生成する駆動電圧波形生成部を備える
ことを特徴とするインクジェットヘッドの駆動回路。
【請求項２】
前記所定数の負荷に対して各々印加される電位の選択可能な数Ｋは、２以上である
ことを特徴とする請求項１に記載のインクジェットヘッドの駆動回路。
【請求項３】
前記駆動電圧波形生成部は、前記所定数の負荷に対して各々印加される電位として選択可能な電位毎に別個の前記第２の半導体チップに設けられる
ことを特徴とする請求項２に記載のインクジェットヘッドの駆動回路。
【請求項４】
前記第１の半導体チップ、及び、前記第２の半導体チップは、各々供給される電圧範囲に基づいて設定された配線幅で配線されている
ことを特徴とする請求項１〜３の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項５】
前記第２の半導体チップは、前記第１の半導体チップよりも上部に積層され、
前記第２の半導体チップへの信号の入出力は、前記第１の半導体チップを介して行われる
ことを特徴とする請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項６】
前記第１の半導体チップは、全ての前記第２の半導体チップよりも上部に積層され、
前記第１の半導体チップへの信号の入出力は、前記第２の半導体チップを介して入行われる
ことを特徴とする請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項７】
前記第１の半導体チップで利用される電源電圧のみが前記第２の半導体チップから当該第１の半導体チップへ供給される
ことを特徴とする請求項６に記載のインクジェットヘッドの駆動回路。
【請求項８】
前記第１の半導体チップに設けられた前記駆動電圧選択信号の出力端子、及び、前記第２の半導体チップに設けられた前記駆動電圧選択信号の入力端子は、それぞれ、千鳥配置されている
ことを特徴とする請求項１〜７の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項９】
前記選択信号出力部は、
入力データを順番に記憶させるシフトレジスターと、
当該シフトレジスターに記憶されて、並列に出力された前記入力データを保持し、指定されたタイミングで出力するラッチ回路と、
前記ラッチ回路から出力された前記入力データの各々に対して前記駆動電圧選択信号を生成して出力する波形選択部と
を備える
ことを特徴とする請求項１〜８の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項１０】
前記第１の半導体チップは、基板上に実装されている
ことを特徴とする請求項５に記載のインクジェットヘッドの駆動回路。
【請求項１１】
請求項１〜１０の何れか一項に記載のインクジェットヘッドの駆動回路と、
当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、
を備えることを特徴とするインクジェットヘッド。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−１０２２６（Ｐ２０１３−１０２２６Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４３６５２（Ｐ２０１１−１４３６５２）
【出願日】平成２３年６月２９日（２０１１．６．２９）
【出願人】（３０５００２３９４）コニカミノルタＩＪ株式会社 (317)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月２９日（２０１１．６．２９）
【出願人】（３０５００２３９４）コニカミノルタＩＪ株式会社 (317)
【Ｆターム（参考）】
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