オーバーレイエラーを測定するための半導体デバイス、オーバーレイエラーを測定するための方法、リソグラフィ装置、およびデバイス製造方法
【課題】高い精度での電気的測定によるオーバーレイの決定を含むデバイスを製造するための方法を提供する。
【解決手段】半導体基板上のオーバーレイエラーを決定するための半導体デバイスは第１および第２のトランジスタを含む。各トランジスタはゲートと関連する２つの拡散領域を含み、各トランジスタの拡散領域は第１の方向に配置されている。第２のトランジスタは第１の方向に垂直な第２の方向において第１のトランジスタに隣接して配置されている。第１および第２のゲートはそれぞれ不同形状を有し、そして、第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で第１のゲートの向きに対して配向されている。
【解決手段】半導体基板上のオーバーレイエラーを決定するための半導体デバイスは第１および第２のトランジスタを含む。各トランジスタはゲートと関連する２つの拡散領域を含み、各トランジスタの拡散領域は第１の方向に配置されている。第２のトランジスタは第１の方向に垂直な第２の方向において第１のトランジスタに隣接して配置されている。第１および第２のゲートはそれぞれ不同形状を有し、そして、第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で第１のゲートの向きに対して配向されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバーレイエラーを測定するための半導体デバイス、オーバーレイエラーを測定するための方法、リソグラフィ装置、およびデバイスを製造するための方法に関する。
【背景技術】
【０００２】
リソグラフィ装置は基板上、通常は基板のターゲット部分上に所望のパターンを照射する機械である。リソグラフィ装置は、例えば集積回路（ＩＣ）の製造において使用することができる。この事例では、代わりにマスクまたはレチクルとも呼ばれるパターニングデバイスを、ＩＣの個々の層上に形成されるべき回路パターンを生成するために使用することができる。このパターンは基板（例えば、シリコンウェーハ）上の（例えば、ダイの一部、１つのダイ、または、いくつかのダイを含む）ターゲット部分上に転写することができる。パターンの転写は、典型的に、基板上に設けられた放射感応性材料（レジスト）層上へのイメージングを介する。一般に、単一の基板は、連続してパターニングされる隣接したターゲット部分のネットワークを含む。知られているリソグラフィ装置は、一度にターゲット部分上にパターン全体を露光することにより各ターゲット部分が照射される所謂ステッパ、および、特定の方向（「スキャン」方向）において放射ビームを介してパターンがスキャンされる一方、これと同期して、この方向と平行または逆平行に基板をスキャンすることにより各ターゲット部分が照射される所謂スキャナを含む。基板にパターンをインプリントすることによりパターニングデバイスから基板にパターンを転写することも可能である。
【０００３】
集積回路は、上記に説明したように、各々が自身の固有のパターンに従ってパターニングされている複数の個別の層から形成されている。パターン形成された各層は、設計に従った集積回路が形成できることを確実にするために、各層が上に所在している以前のパターニング済みの層との特定の位置合わせまたはオーバーレイを有さなければならない。この理由のために、リソグラフィプロセスは、全てのパターンが互いに関して位置合わせされることを必要とする。位置合わせの正確さのための目安は、連続するパターン間の所謂オーバーレイ、すなわち、先行する作成されたパターン上に重ねられた１つのパターンである。オーバーレイの不整合は一般にオーバーレイエラーと呼ばれる。
【０００４】
オーバーレイは、第１のパターニング工程中に第１の層に作成された１つの部分と、後続のパターニング工程中に後続の層に作成された他の部分とを含むオーバーレイマーカーの手段により光学的に測定することができる。この２つの部分の相対位置はオーバーレイのための目安として使用される。この手順は、集積回路の生産段階中に必要な回数だけ繰り返すことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
また、オーバーレイは、集積回路の生産段階の完了後に、生産高をオーバーレイに基本的に相関付ける電気的測定値の手段により測定することができる。このような電気的測定値は、単純なブール型結果(Boolean results)、すなわち２つの層の間に短絡が存在するか否か、を典型的に提供する。典型的に、従来技術は、特定のオーバーレイエラーに達した際に短絡または断線を作り出す様々な既知変位を伴った構造アレイに対する電気的測定値を適用する。全ての構造は測定されており、かつ、動作中／非動作中の境目がオーバーレイを決定している。オーバーレイエラーは、組み込まれた変位よりも小さな精度では決定できない。この動作方法の短所は、きめ細かい測定が多数の構造と測定値を必要とすることである。
【課題を解決するための手段】
【０００６】
従来技術の方法と比較して相対的に高い精度での電気的測定によるオーバーレイの決定を含むデバイスを製造するための方法を持つことが望ましい。
【０００７】
一態様において、本発明は、半導体基板上のオーバーレイエラーを決定するための半導体デバイスであって、第１のトランジスタおよび第２のトランジスタを含み、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、
第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向されている、デバイスに関する。
【０００８】
有利に、本発明は、上述したようにオーバーレイエラーの離散値の決定のみを可能にする従来技術の方法とは対照的に、連続スケールでのオーバーレイエラーの測定を可能にする。
【０００９】
第２の態様において、本発明は、半導体基板上のオーバーレイエラーを決定するための半導体デバイスの製造の方法であって、
半導体基板上に第１のトランジスタおよび第２のトランジスタを設けること、
第１のトランジスタに、第１のゲートと関連する第１および第２の拡散領域を設けること、
第２のトランジスタに、第２のゲートと関連する第３および第４の拡散領域を設けること、を含み、
第１および第２のトランジスタをそれぞれ形成するための半導体基板の第１および第２の半導体表面領域を形成すること、
第１の半導体表面領域上に第１のゲート、および第２の半導体表面領域上に第２のゲートを作成すること、をさらに含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、
第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向されている、方法に関する。
【００１０】
第３の態様において、本発明は、半導体基板上のリソグラフィパターンのオーバーレイエラーを測定するための方法であって、リソグラフィパターンは、第１のトランジスタおよび第２のトランジスタを含み、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、
第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向されている少なくとも１つの半導体デバイスを含み、
方法は、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値を決定すること、
少なくとも１つの半導体デバイスの第２のトランジスタのデバイスパラメータの第２の値を決定すること、および、第１のトランジスタのデバイスパラメータの第１の値と第２のトランジスタのデバイスパラメータの第２の値との間のデバイスパラメータ差を決定する工こと、を含む、方法に関する。
【００１１】
第４の態様において、本発明は、リソグラフィ装置であって、放射ビームを調節する照射システムと、パターン付き放射ビームを形成するために放射ビームにその断面にてパターンを与えることができるパターニングデバイスを支持するパターニングデバイスサポートと、基板を保持する基板テーブルと、基板テーブルの位置を決定するための干渉計デバイスと、パターン付き放射ビームを基板のターゲット部分上に投影する投影システムと、を含み、
入力ポート、プロセッサ、メモリ、および、出力ポートをさらに含み、
プロセッサは、入力ポート、メモリ、および、出力ポートに接続され、
プロセッサは、入力ポートを介して少なくとも１つの半導体デバイスに電気的に接続するように構成され、
少なくとも１つの半導体デバイスは、第１のトランジスタと第２のトランジスタを含む半導体基板上のオーバーレイエラーを決定し、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、
第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向され、
プロセッサは、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値を含む第１の信号を受信し、
少なくとも１つの半導体デバイスの第２のトランジスタのデバイスパラメータの第２の値を含む第２の信号を受信し、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値と第２のトランジスタのデバイスパラメータの第２の値との間のデバイスパラメータ差を決定し、
デバイスパラメータ差からオーバーレイエラーの値を決定する、リソグラフィ装置に関する。
【００１２】
第５の態様において、本発明は、コンピュータによりロードされるコンピュータ読取可能媒体上のコンピュータプログラムであって、コンピュータは、プロセッサ、メモリ、入力ポート、および出力ポートを含み、メモリはプロセッサに接続され、入力ポートおよび出力ポートは各々がプロセッサに接続され、コンピュータはリソグラフィ装置の一部であり、リソグラフィ装置は、放射ビームを調節する照射システムと、パターン付き放射ビームを形成するために放射ビームにその断面にてパターンを与えることができるパターニングデバイスを支持するパターニングデバイスと、基板を保持する基板テーブルと、基板テーブルの位置を決定するための干渉計デバイスと、パターン付き放射ビームを基板のターゲット部分上に投影する投影システムと、を含み、
プロセッサは、入力ポートを介して少なくとも１つの半導体デバイスに接続され、
半導体基板上のオーバーレイエラーを決定するための少なくとも１つの半導体デバイスは、第１のトランジスタと第２のトランジスタを含み、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、第１および第２のゲートは、それぞれ不同形な形状を有し、第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向され、
ロードされた後のコンピュータプログラムは、プロセッサが、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値を含む第１の信号を受信すること、
少なくとも１つの半導体デバイスの第２のトランジスタのデバイスパラメータの第２の値を含む第２の信号を受信すること、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値と第２のトランジスタのデバイスパラメータの第２の値との間のデバイスパラメータ差を決定すること、を実行することを可能にする、コンピュータプログラムに関する。
【００１３】
第６の態様において、本発明は、デバイス製造方法であって、パターニングデバイスから基板上にリソグラフィパターンを転写することを含み、半導体基板上のリソグラフィパターンのオーバーレイエラーを測定することをさらに含み、リソグラフィパターンは、第１のトランジスタおよび第２のトランジスタを含む少なくとも１つの半導体デバイスの一部を含み、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向されており、
方法は、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータを決定すること、
少なくとも１つの半導体デバイスの第２のトランジスタのデバイスパラメータを決定すること、および
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値と第２のトランジスタのデバイスパラメータの第２の値との間のデバイスパラメータ差を決定すること、を含む、方法に関する。
【発明を実施するための最良の形態】
【００１４】
対応する参照記号が対応する部分を示す付属の該略図を参照して、一例のみとして、本発明の実施形態を説明する。
【００１５】
図１は本発明の一実施形態によるリソグラフィ装置の概略を示す図である。この装置は、
放射ビームＢ（例えば、紫外放射または極紫外放射）を調節するように構成された照射システム（イルミネータ）ＩＬと、
パターニングデバイス（例えば、マスク）ＭＡを支持するように構築され、かつ、特定のパラメータによりパターニングデバイスを正確に位置決めするように構成された第１のポジショナＰＭに接続されたサポート構造（例えば、マスクテーブル）ＭＴと、
基板（例えば、レジストコートされたウェーハ）Ｗを保持するように構築され、かつ、特定のパラメータにより基板を正確に位置決めするように構成された第２のポジショナＰＷに接続された基板テーブル（例えば、ウェーハテーブル）ＷＴと、
パターニングデバイスＭＡにより放射ビームＢに与えられたパターンを基板Ｗの（例えば、１つまたは複数のダイを含む）ターゲット部分Ｃ上に投影するように構成された投影システム（例えば、屈折型投影レンズシステム）を含む。
【００１６】
照射システムは、放射を誘導、整形、または制御するための屈折、反射、磁気、電磁気、静電気、もしくは、他のタイプの光コンポーネント、または、それらのあらゆる組合せなどの様々なタイプの光コンポーネントを含むことができる。
【００１７】
サポート構造はパターニングデバイスを支持、すなわち、同デバイスの重量を持ち応える。同構造は、パターニングデバイスの向き、リソグラフィ装置の設計、および、例えばパターニングデバイスが真空環境において保持されているか否かなどの他の条件に依存する方法でパターニングデバイスを保持する。サポート構造は、パターニングデバイスを保持するために、機械式、真空式、静電的、または、他のクランプ技術を使用することができる。サポート構造は、必要に応じて固定または可動とすることができる、例えばフレームまたはテーブルとすることができる。サポート構造は、パターニングデバイスが、例えば投影システムに関して、所望の位置にあることを確実にすることができる。本明細書における用語「レチクル」または「マスク」のいずれの使用も、より全般的な用語「パターニングデバイス」と同義であると考えることができる。
【００１８】
本明細書において使用されている用語「パターニングデバイス」は、基板のターゲット部分にパターンを作成するなどのために、放射ビームにその断面にてパターンを与えるために使用できるいずれのデバイスも指すと広く解釈されたい。例えば、パターンが位相シフトフィーチャまたは所謂アシストフィーチャを含む場合など、放射ビームに与えられたパターンが基板のターゲット部分において所望のパターンに正確には対応しない可能性があることにも注意されたい。一般に、放射ビームに与えられたパターンは、集積回路などのターゲット部分に作成されつつあるデバイスにおける特定の機能層に対応している。
【００１９】
パターニングデバイスは透過型または反射型とすることができる。パターニングデバイスの例は、マスク、プログラマブルミラーアレイ、および、プログラマブルＬＣＤパネルを含む。マスクは、リソグラフィにおいて周知であり、かつ、バイナリ、レベレンソン型(alternating)位相シフト、および、ハーフトーン型(attenuated)位相シフトなどのマスクタイプ、ならびに、様々な混合マスクタイプを含む。プログラマブルミラーアレイの例は、小型ミラーのマトリクス配列を採用しており、同ミラーの各々は、入来する放射ビームを異なった方向に反射するように個別に傾けることができる。傾けられたミラーは、ミラーマトリクスにより反射された放射ビーム内にパターンを与える。
【００２０】
本明細書において使用されている用語「投影システム」は、使用されている露光用放射に対して、または、液浸液の使用もしくは真空の使用などの他の要因に対して適切であるような屈折、反射、反射屈折、磁気、電磁気、および静電気の光学系、または、それらの何らかの組合せを含むいずれのタイプの投影システムも包含するとして広く解釈されたい。本明細書における用語「投影レンズ」のいずれの使用も、より全般的な用語「投影システム」と同義であると考えることができる。
【００２１】
本明細書に示されたように、装置は（例えば、透過型マスクを採用している）透過型のものである。代案として、装置は（例えば、上記に言及されたタイプのプログラマブルミラーアレイを採用したか、または、反射型マスクを採用した）反射型のものとすることができる。
【００２２】
リソグラフィ装置は、２つ（デュアルステージ）またはこれより多くの基板テーブル（および／または、２つ以上のマスクテーブル）を有するタイプのものとすることができる。このような「マルチステージ」機においては、追加のテーブルは並行して使用することができるか、または、１つまたは複数のテーブルが露光のために使用されている間に、予備工程を１つまたは複数の他のテーブル上で実行することができる。
【００２３】
リソグラフィ装置は、投影システムと基板との間の空間を満たすために、基板の少なくとも一部が比較的大きな屈折率を有する液体、例えば水により覆われることが可能なタイプのものとすることもできる。液浸液は、例えばマスクと投影システムの間などのリソグラフィ装置における他の空間にも適用することができる。液浸技術は投影システムの開口数を大きくするために当技術分野では周知である。本明細書において使用されている用語「液浸」は、基板などの構造体が液体中に沈下していなければならないことを意味するのではなく、むしろ、露光中に液体が投影システムと基板との間に所在することのみを意味している。
【００２４】
図１を参照すると、イルミネータＩＬは放射源ＳＯから放射ビームを受光する。例えば放射源がエキシマレーザであると、放射源およびリソグラフィ装置は別個の実体とすることができる。このような場合、放射源はリソグラフィ装置の一部を形成しているとは考えられず、かつ、放射ビームは、例えば適した誘導ミラーおよび／またはビームエキスパンダなどを含むビームデリバリシステムＢＤの支援を得て、放射源ＳＯからイルミネータＩＬに通過される。他の場合、放射源は、例えば放射源が水銀ランプであると、リソグラフィ装置の一体化された一部とすることができる。放射源ＳＯおよびイルミネータＩＬは、必要であればビームデリバリシステムＢＤとともに、放射システムと呼ぶことができる。
【００２５】
イルミネータＩＬは放射ビームの角強度分布を調整するためのアジャスタＡＤを含むことができる。一般的に、イルミネータの瞳面における強度分布の少なくとも（一般にそれぞれσ−ｏｕｔｅｒおよびσ−ｉｎｎｅｒと呼ばれる）外側および／または内側半径範囲は調整が可能である。加えて、イルミネータＩＬは、インテグレータＩＮおよびコンデンサＣＯなどの様々な他の構成部分を含むことができる。イルミネータは、放射ビームの断面において所望の均一度および強度分布を有するように、放射ビームを調節するために使用することができる。
【００２６】
放射ビームＢは、サポート構造（例えば、マスクテーブルＭＴ）上に保持されているパターニングデバイス（例えば、マスクＭＡ）に入射し、かつ、パターニングデバイスによりパターニングされる。マスクＭＡを横切ってから、放射ビームＢは、基板Ｗのターゲット部分Ｃ上にビームを合焦させる投影システムＰＳを通過する。第２のポジショナＰＷおよび位置センサＩＦ（例えば、干渉計デバイス、リニアエンコーダ、または、容量センサ）の支援を得て、基板テーブルＷＴは、例えば放射ビームＢの経路内に異なった各ターゲット部分Ｃを位置決めするように正確に移動させることができる。同様に、第１のポジショナＰＭおよび（図１には明示的に描かれていない）他の位置センサは、例えばマスクライブラリからの機械式取出しの後、または、スキャン中に、放射ビームＢの経路に関してマスクＭＡを正確に位置決めするために使用することができる。全般に、マスクテーブルＭＴの移動は、第１のポジショナＰＭの一部を形成するロングストロークモジュール（粗動位置決め）およびショートストロークモジュール（微動位置決め）の支援を得て実現することができる。同様に、基板テーブルＷＴの移動は、第２のポジショナＰＷの一部を形成するロングストロークモジュールおよびショートストロークモジュールを使用して実現することができる。（スキャナに対抗するものとしての）ステッパの場合、マスクテーブルＭＴはショートストロークアクチュエータのみに接続することができるか、または、固定することができる。マスクＭＡおよび基板ＷはマスクアライメントマークＭ１、Ｍ２および基板アライメントマークＰ１、Ｐ２を使用してアライメントすることができる。示されているような基板アライメントマークは専用のターゲット部分を占有しているが、これらのマークはターゲット部分間の各空間（これらの空間はスクライブレーンアライメントマークとして知られている）に所在することができる。同様に、２個以上のダイがマスクＭＡ上に設けられている状況では、マスクアライメントマークはダイ間に所在することができる。
【００２７】
示された装置は、以下のモードの少なくとも１つにおいて使用することができる。
【００２８】
１．ステップモードにおいて、マスクテーブルＭＴおよび基板テーブルＷＴは基本的に静止に保たれる一方、放射ビームに与えられたパターン全体が一度にターゲット部分Ｃ上に投影される（すなわち、単一静止露光）。続いて、基板テーブルＷＴは、異なったターゲット部分Ｃを露光することができるようにＸおよび／またはＹ方向に移動される。ステップモードにおいては、露光フィールドの最大サイズが単一静止露光においてイメージングされるターゲット部分Ｃのサイズを制限している。
【００２９】
２．スキャンモードにおいて、マスクテーブルＭＴおよび基板テーブルＷＴは同期してスキャンされる一方、放射ビームに与えられたパターンがターゲット部分Ｃ上に投影される（すなわち、単一動的露光）。マスクテーブルＭＴを基準とした基板テーブルＷＴの速度および方向は、投影システムＰＳの拡大（縮小）倍率およびイメージ反転特性により決定することができる。スキャンモードにおいては、露光フィールドの最大サイズが単一動的露光におけるターゲット部分の（非スキャン方向における）幅を制限しているのに対し、スキャン移動の長さはターゲット部分の（スキャン方向における）高さを決定している。
【００３０】
３．他のモードにおいて、マスクテーブルＭＴは基本的に静止に保たれ、プログラマブルパターニングデバイスを保持し、基板テーブルＷＴは移動されるか、または、スキャンされる一方、放射ビームに与えられたパターンがターゲット部分Ｃ上に投影される。このモードにおいて、全般に、パルス放射源が採用され、かつ、プログラマブルパターニングデバイスは、基板テーブルＷＴの各移動の後に、または、スキャン中の連続した放射パルス間に、必要に応じて更新される。この動作モードは、上記に言及したようなタイプのプログラマブルミラーアレイなどのプログラマブルパターニングデバイスを利用したマスクレスリソグラフィに直ちに適用することができる。
【００３１】
上記に説明した使用のモードまたは完全に異なった使用のモードの組合せおよび／またはそれらへの変形も採用することができる
【００３２】
図２は本発明の第１の実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【００３３】
半導体基板１００上において、オーバーレイを測定するための半導体デバイス１は２つの電界効果トランジスタＴ１およびＴ２を含んでいる。
【００３４】
第１の電界効果トランジスタＴ１は方向Ｙにおいて延在し、かつ、第１の拡散領域Ａ１、第２の拡散領域Ａ２、および、第１と第２の拡散領域Ａ１、Ａ２との間に所在する（図示されていない）第１のチャンネル領域Ｒ１を含んでいる。
【００３５】
第１のチャンネル領域Ｒ１の上方に、第１のゲート部分Ｇ１および第２のゲート部分Ｇ２を含む不同形ゲートＧ１、Ｇ２が所在する。第１のゲート部分Ｇ１および第２のゲート部分Ｇ２は、第１の拡散領域Ａ１と第２の拡散領域Ａ２との間に互いに平行に延在する。
【００３６】
ゲートＧ１、Ｇ２は、第１のゲート部分Ｇ１の（方向Ｙにおける）ゲート長が第２のゲート部分Ｇ２のゲート長とは異なることにおいて不同形である。すなわち、チャンネル領域Ｒ１上の不同形ゲートの第１のゲート部分Ｇ１は長さＬ１を、すなわち、第１の拡散領域Ａ１から第２の拡散領域Ａ２への方向において有する。第２のゲート部分Ｇ２は長さＬ２を有する。第１のゲート部分Ｇ１の長さＬ１は第２のゲート部分Ｇ２の長さＬ２に比較して小さい。
【００３７】
第２の電界効果トランジスタＴ２は、方向Ｙに垂直な第２の方向Ｘにおいて、第１の電界効果トランジスタＴ１に隣接している。
【００３８】
第１および第２のトランジスタは、例えばシャロートレンチアイソレーションＳＴＩ(shallow trench isolation)などの隔離領域により方向Ｘにおいて互いから分離されている。
【００３９】
この実施形態において、第２電界効果トランジスタＴ２は第１の電界効果トランジスタＴ１と実質的に同様のレイアウトを有する。第２のトランジスタＴ２のレイアウトは、方向Ｙにおいて延在しているミラー線Ｍに関して、第１の電界効果トランジスタＴ１の鏡像となっている。
【００４０】
第２のトランジスタＴ２は方向Ｙにおいて延在し、かつ、第３の拡散領域Ａ３、第４の拡散領域Ａ４、および、第３と第４の拡散領域Ａ３、Ａ４との間に所在する（図示されていない）第２のチャンネル領域Ｒ２を含んでいる。
【００４１】
第２のチャンネル領域Ｒ２の上方に、第３のゲート部分Ｇ３および第４のゲート部分Ｇ４を含む第２の不同形ゲートＧ３、Ｇ４が所在する。
【００４２】
第２の電界効果トランジスタＴ２の第３のゲート部分Ｇ３は、ミラー線Ｍに垂直な接続線ＣＧにより、隣接した第１の電界効果トランジスタＴ１の第２のゲート部分Ｇ２に接続されている。
【００４３】
第２の不同形ゲートの第３のゲート部分Ｇ３は、第２のゲート部分Ｇ２の第２のゲート長Ｌ２に実質的に等しい第３のゲート長Ｌ３を有する。
【００４４】
第４のゲート部分Ｇ４は第４のゲート長Ｌ４を有する。第４のゲート部分Ｇ４の第４のゲート長Ｌ４は、第３のゲート部分Ｇ３の第３のゲート長Ｌ３に比較して小さい。
【００４５】
ミラー線Ｍにおいて鏡像となっている通りの第１および第２のトランジスタＴ１、Ｔ２の対称的な設計により、第２のトランジスタＴ２の第４のゲート部分Ｇ４の第４のゲート長Ｌ４は、第１のトランジスタＴ１の第１のゲート部分Ｇ１の第１のゲート長Ｌ１と実質的に同一である。
【００４６】
同様に、拡散領域Ａ１、Ａ２、Ａ３、Ａ４およびチャンネル領域Ｒ１、Ｒ２の（方向Ｘにおける）サイズＷは実質的に同一である。
【００４７】
各トランジスタＴ１、Ｔ２は自身の拡散領域の一方Ａ１、Ａ３への第１の拡散コンタクトＣ１、Ｃ３、自身の拡散領域の他方Ａ２、Ａ４への第２の拡散コンタクトＣ２、Ｃ４、および、自身の不同形ゲートＧ１、Ｇ２；Ｇ３、Ｇ４へのゲートコンタクトを含んでいる。
【００４８】
第１および第２の電界効果トランジスタは平行な構造体として設計されており、第２の不同形ゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１の不同形ゲートの向きに対して配向されている。
【００４９】
この実施形態において、第２の電界効果トランジスタＴ２は第１の電界効果トランジスタＴ１と実質的に同一であり、かつ、第１および第２の電界効果トランジスタは実質的に対称的な鏡像レイアウトに設計されている。したがって、第１のトランジスタにおけるオーバーレイエラーの影響の第１の幅は、第２のトランジスタにおけるオーバーレイエラーの影響の第２の幅と実質的に等しくなるが、第１のトランジスタに対する影響は第２のトランジスタに対する影響の符号とは逆の符号を有する。
【００５０】
さらなる実施形態においては、ゲートレベル上に接続線Ｇ５を設ける代わりに、接続線を、例えば金属−１レベル(metal-1 level)におけるインターコネクトラインとしても実施できる。
【００５１】
上述の半導体デバイスは、（例えば、ＣＭＯＳ技術を使用した）標準的なリソグラフィ手順を使用して製造することができる。
【００５２】
半導体デバイスの製造は、以下の一連の工程を含むことができる（図２、４、および、５を参照）。
【００５３】
半導体基板上において、シャロートレンチアイソレーション領域ＳＴＩは、一連のリソグラフィ、エッチング、絶縁体（例えば、二酸化シリコン）の堆積、および、化学機械式研磨（ＣＭＰ chemical mechanical polishing）のシーケンスにより規定される。シャロートレンチアイソレーションＳＴＩは、第１および第２のトランジスタＴ１、Ｔ２が作成されることになる半導体の表面領域の境界を定める。
【００５４】
必要であれば、以下の工程においてウェルインプランテーション(well implantation)が行われる。次に、ゲート誘電体Ｇが基板の半導体表面上に堆積され、ゲート材料の堆積がこれに続く。続いて、第１および第２のトランジスタＴ１、Ｔ２の不同形ゲートＧ１、Ｇ２、Ｇ３、Ｇ４、ならびに、２つのゲートの間の接続線Ｇ５が、リソグラフィおよびエッチングにより規定される。場合により、追加のインプランテーションが（ゲートをマスクとして使用して）行われる。続く工程において、スペーサＳＰが作成される。続いて、高濃度ドープドレイン（ＨＤＤ heavily doped drain）プロファイルを得るために、ソース／ドレイン領域Ａ１、Ａ２、Ａ３、Ａ４にインプランテーションが行われる。その後、ソース／ドレイン領域およびゲートは珪化物で覆われうる。次の工程において、ソースドレイン領域への、および、不同形ゲートへのコンタクトが、コンタクト積層物の堆積、積層物のリソグラフィ、コンタクトホールのエッチング、（例えば、タングステンでの）コンタクトホールの充填、および、平坦化（ＣＭＰ）により形成される。
【００５５】
本発明によれば、ゲートの規定は不同形ゲートＧ１、Ｇ２、Ｇ３、Ｇ４の作成を含む。
【００５６】
上述の本発明による半導体デバイスの製造プロセスが説明のためのみのものであり、代案となる実施は当業者により知られている。
【００５７】
以下、第１および第２のトランジスタＴ１、Ｔ２の構造が図４および５を参照してより詳細に説明される。
【００５８】
図３は第１の実施形態によるオーバーレイを測定するための半導体デバイスの原理を示している。
【００５９】
図３において、第１の実施形態による２つの半導体デバイス１、１’が示されている。
【００６０】
半導体デバイス１、１’の手段によるオーバーレイの測定の原理は、１対のトランジスタを整合させるための測定技術に基づいている。実質的に同様である電界効果トランジスタＴ１、Ｔ２などのデバイスは、これらの電界効果トランジスタＴ１、Ｔ２が半導体基板上に比較的に緊密に一緒に間隔を空けられていると、実質的に同じ性能を有する。この状況において、電界効果トランジスタの性能は、トランジスタのオン電流(on-current)、オフ電流(off-current)、または、閾値電圧(threshold voltage)などのデバイスパラメータに関連することができる。
【００６１】
基本的電界効果トランジスタ（すなわち、各トランジスタが単一のゲートを有する）の１つまたは複数の性能パラメータを測定するための「整合」測定技術('matching' measurement technique)は、当技術分野においては知られている。このような基本的な電界効果トランジスタに対する測定は、測定されたパラメータ値の分布を備えた結果をもたらす。このような分布は、典型的に、１対の整合している電界効果トランジスタのゼロ差値の周囲に中心を持っている。
【００６２】
本発明においては、製造中にゲートの幅の方向において（すなわち、方向Ｘに沿って）オーバーレイエラーが全く発生しなければ、各電界効果トランジスタが現在この方向Ｘに沿って不同形のゲートを有するという事実により、整合しているトランジスタの対Ｔ１、Ｔ２の分布は中心を持つのみとなっている。
【００６３】
不同形ゲートは、各電界効果トランジスタＴ１、Ｔ２を、一方のゲート部分Ｇ１、Ｇ４に対する第１のトランジスタ部分Ｐ１、Ｐ４と、他方のゲート部分Ｇ２、Ｇ３に対する第２のトランジスタ部分Ｐ２、Ｐ３とに効果的に分割する。
【００６４】
そのため、例えば第１の電界効果トランジスタＴ１に対して測定されたデバイスパラメータＺは、第１のトランジスタ部分Ｐ１に関連した第１のデバイスパラメータ成分ＺＰ１および第２のトランジスタ部分Ｐ２に関連した第２のデバイスパラメータ成分ＺＰ２を含む。
【００６５】
トランジスタ部分Ｐ１、Ｐ２の各々の幅を考慮すると、
Ｚ≡ＺＰ１＊Ｗ１＋ＺＰ２＊Ｗ２ （１）
ここで、Ｗ１は第１のトランジスタ部分Ｐ１の幅に等しく、かつ、Ｗ２は第２のトランジスタ部分の幅に等しい。（第１のトランジスタ部分Ｐ１のチャンネル長Ｌ１が第２のトランジスタ部分Ｐ２のチャンネル長（Ｌ２）とは等しくないため、ＺＰ１はＺＰ２と等しくないことに注意されたい。）
【００６６】
図３の上部において、オーバーレイエラーが発生していない状態が示されている。この場合、第１のゲート部分の幅は第２のゲート部分の幅、すなわち、２で除されたチャンネル領域の幅、Ｗ／２（すなわち、Ｗ１＝Ｗ２＝Ｗ／２）に等しい。
【００６７】
線Ｍにおいて鏡像関係にあるにしても、第２の電界効果トランジスタＴ２は第１の電界効果トランジスタＴ１と同一であるため、第２のトランジスタＴ２のデバイスパラメータＺは、第１のトランジスタＴ１のものと実質的に同じとなる。
【００６８】
整合測定により、第１のトランジスタＴ１に対して測定されたデバイスパラメータ（例えば、オン電流、オフ電流、または、閾値電圧）と、第２のトランジスタＴ２に対する同じデバイスパラメータとの間の差を決定することができる。
【００６９】
上述のような実質的に等しいサイズの２つの部分への各トランジスタＴ１、Ｔ２のチャンネル領域の幅Ｗの分割は例に過ぎず、第２の鏡像になったトランジスタにも同じ分割が適用されることを条件として、トランジスタＴ１、Ｔ２の他の分割も適用できる。半導体デバイス１の代案実施形態が図７を参照して以下に示される。
【００７０】
トランジスタＴ１、Ｔ２が実質的に同一である（すなわち、第１のトランジスタの不同形ゲートが、オーバーレイエラーなしに第２のトランジスタの不同形ゲートに関して正確に鏡像となっている）という仮定に基づくと、測定されたデバイスパラメータの差は（理想的には）ゼロとなる。
【００７１】
図３の下部において、半導体デバイス１’が示されており、同デバイス１’において、方向Ｘ、すなわちチャンネル領域の幅に沿って延在するオーバーレイエラーΔが発生している。第１のトランジスタＴ１’および第２のトランジスタＴ２’の双方の上において、不同形ゲートは、オーバーレイエラーにより方向Ｘに沿って距離Δにわたり移動されている。
【００７２】
チャンネル領域に比較したゲートのオーバーレイエラーΔにより、第１のトランジスタＴ１’は幅Ｗ／２＋Δを持つ第１のゲート部分Ｇ１’および幅Ｗ／２−Δを持つ第２のゲート部分Ｇ２’を示し、ならびに、第２のトランジスタＴ２’は幅Ｗ／２＋Δを持つ第３のゲート部分Ｇ３’および幅Ｗ／２−Δを持つ第４のゲート部分Ｇ４’を示す。
【００７３】
ゲート部分Ｇ１’、Ｇ２’、Ｇ３’、Ｇ４’の異なったオーバーレイを除くと、トランジスタＴ１’、Ｔ２’はさらに実質的に同一であると仮定される。（この点に関しては、半導体デバイス１’において同じ参照番号を持つ実体は、半導体デバイス１の同じ実体を指す。）
【００７４】
結果によれば、第１のトランジスタＴ１’から測定されたデバイスパラメータＺ１は、（数式１への類推において）少なくともΔ＜＜Ｗに対して、以下に等しくすることができ、
Ｚ１≡ＺＰ１＊（Ｗ／２＋Δ）＋ＺＰ２＊（Ｗ／２−Δ） （２）
かつ、第１のトランジスタＴ２’から測定されたデバイスパラメータＺ２は、少なくともΔ＜＜Ｗに対して、以下に等しくすることができ、
Ｚ２≡ＺＰ１＊（Ｗ／２−Δ）＋ＺＰ２＊（Ｗ／２＋Δ） （３）
そして、
Ｚ１−Ｚ２≡（ＺＰ１−ＺＰ２）＊２Δ （４）
【００７５】
ＺＰ１がＺＰ２とは等しくないため、Ｚ１とＺ２との間の差はゼロに等しくはないが、オーバーレイエラーΔに比例する。
【００７６】
有利に、本発明による半導体デバイス１は、オーバーレイエラーΔの離散値の決定を可能にするのみである上述した通りの従来技術の方法とは対照的に、連続スケールでのオーバーレイエラーΔの測定を可能にする。
【００７７】
各々が固有のかつ既知の設計組み込みオーバーレイエラー(designed-in overlay error)εを持つ数個の半導体デバイス１のアレイを設けることにより、実際のオーバーレイエラーΔを決定するために線形回帰法を使用することができる。設計組み込みの固有のオーバーレイエラーε（に加えて、未知の実際のオーバーレイエラーΔ）の関数としてデバイスパラメータ（すなわち、Ｚ１−Ｚ２）の差が測定される。この差に対する結果は、（上記に提示された数式による）実質的に線形の曲線をもたらす設計組み込みオーバーレイエラーεの関数としてプロットされる。続いて、この曲線の線形回帰係数が決定される。決定された線形回帰係数から、実際のオーバーレイエラーΔを、測定されたデバイスパラメータ差がゼロとなるこの曲線とオーバーレイエラーεの軸との交点から算出することができる。
【００７８】
有利に、特定のデバイス世代またはノードについて、線形回帰法の感度はその特定のデバイス世代またはノードに対して、設計組み込みオーバーレイエラーεの一連の値を適合することにより調整することができる。なぜなら、可能なオーバーレイエラーの大きさがそのデバイス世代のクリティカルディメンション（すなわち、半導体デバイスの表面構造体の最小サイズ）に依存して異なることがあるからである。例えば、１３０ｎｍノードのデバイスにおけるオーバーレイエラーΔの３σ誤差は約２０ｎｍであるのに対して、６５ｎｍノードに対するオーバーレイエラーΔの３σは約８〜１０ｎｍである。
【００７９】
半導体デバイスの関連寸法は以下のようにすることができる。拡散領域およびチャンネル領域の幅Ｗ＝５００ｎｍ、第１（第４）のゲート長Ｌ１（Ｌ４）＝１５０ｎｍ、および、第２（第３）のゲート長Ｌ２（Ｌ３）＝２５０ｎｍ。
【００８０】
設計組み込みオーバーレイエラーεの値は、５ｎｍ刻みで一連の５〜３０ｎｍの範囲とすることができる。
【００８１】
半導体デバイス１は、その特定の方向におけるオーバーレイの測定のために様々な方向に位置合わせできる。例えば、半導体デバイスは、リソグラフィ装置のスキャン方向に沿って、または、垂直に（すなわち、それぞれスキャン方向および非スキャン方向に沿って）のいずれかに配置されている第１のゲート部分Ｇ１、第２のゲート部分Ｇ２、第３のゲート部分Ｇ３、および、第４のゲート部分Ｇ４を含む制御ゲート線と位置合わせすることができる。
【００８２】
加えて、本発明の半導体デバイス１が標準的なＣＭＯＳプロセスのシーケンスにより生産することができるため、半導体デバイス１（または、半導体デバイス１のアレイ）は大型デバイス構造における埋め込み構造として容易に使用することができる。
【００８３】
さらに、本発明による半導体１（のアレイ）は、マイクロ電子デバイスに含まれる補正電子デバイスとしても使用することができる。動作中に、このマイクロ電子デバイスは、例えば評価回路による半導体デバイス１の測定を可能にし、かつ、測定された結果からマイクロ電子デバイスの組立て中に発生するオーバーレイエラーを決定可能とすることができる。このことは、オーバーレイエラーに敏感である１つまたは複数の機能ブロックを含むマイクロ電子デバイスに対する内部補正として有用とすることができる。
【００８４】
上述の実施形態において、第１のトランジスタの第１のゲートの不同形形状は、鏡像ではあっても第２のトランジスタの第２のゲートの形状と同一である。本発明によれば、第１のトランジスタの第１のゲートの不同形形状は第２のトランジスタの第２のゲートの不同形形状と異なってもよい。トランジスタに対するオーバーレイエラーの影響の大きさは、そのトランジスタのゲートの形状に関連することができる。第１と第２のゲートの形状の差に起因して、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響とは異なる第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響を測定することにより、オーバーレイエラーをやはり決定することができる。当業者は、このことが較正手順および／または追加の数学的解決工程を必要とすることがあることを理解されよう。
【００８５】
図４は、図２の線ＩＶ−ＩＶに沿ってオーバーレイを測定するための半導体デバイスの第１の領域の断面図である。
【００８６】
半導体基板１００の表面において、第１および第２の拡散領域Ａ１、Ａ２には、Ａ１とＡ２の間に所在する第１のチャンネル領域Ｒ１が配置されている。
【００８７】
薄い誘電体層またはゲート酸化物Ｇがチャンネル領域Ｒ１を覆っている。
【００８８】
ゲート酸化物Ｇの頂部には、第１のゲート部分Ｇ１が配置されている。スペーサＳＰは側壁Ｓ１を覆っている。第１のゲート部分Ｇ１は方向Ｙにおいて長さＬ１を有する。
【００８９】
図５は、図２の線Ｖ−Ｖに沿ってオーバーレイを測定するための半導体デバイスの第２の領域の断面図である。
【００９０】
半導体基板１００の表面において、第１および第２の拡散領域Ａ１、Ａ２には、Ａ１とＡ２の間に所在する第１のチャンネル領域Ｒ１が配置されている。
【００９１】
薄い誘電体層またはゲート酸化物Ｇがチャンネル領域Ｒ１を覆っている。
【００９２】
ゲート酸化物Ｇの頂部には、第２のゲート部分Ｇ２が配置されている。側壁Ｓ１はスペーサＳＰにより覆われている。第１のゲート部分Ｇ２は方向Ｙにおいて長さＬ２を有する。
【００９３】
半導体デバイス１が装備された特定のマイクロ電子デバイスに対してリソグラフィプロセスにより発生されたオーバーレイエラーΔは、半導体デバイスが自身が電気的に測定可能な状態に達した後に半導体デバイス１のデバイスパラメータの測定により決定することができる。測定の結果は、特定のマイクロ電子デバイスの製造において使用されたリソグラフィ装置に対する補正係数を提供するために使用することができる。
【００９４】
図６は、既出の各図に示された半導体デバイスのさらなるレイアウトの平面図である。
【００９５】
図６において、同じ参照番号を持つ実体は既出の各図に示された同じ実体を指す。
【００９６】
第１および第２のトランジスタＴ１、Ｔ２は金属配線へのコンタクトを有する。当業者には知られているように、金属配線は、半導体基板１００の表面に形成されたトランジスタの上方のレベルに典型的に所在する。金属配線のレベルとトランジスタとの間には、この金属配線とトランジスタを電気的に分離している少なくとも１つの絶縁層がある。
【００９７】
第１のトランジスタＴ１は、第１の拡散領域Ａ１を第１の金属線Ｍ１に、および、第２の拡散領域Ａ２を第２の金属線Ｍ２にそれぞれ接続している複数の第１および第２のコンタクトＳ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃを含んでいる。
【００９８】
同様に、第２のトランジスタＴ２は、第３の拡散領域Ａ３を第３の金属線Ｍ３に、および、第４の拡散領域Ａ４を第４の金属線Ｍ４にそれぞれ接続している複数の第３および第４のコンタクトＳ３ａ、Ｓ３ｂ、Ｓ３ｃ、Ｓ４ａ、Ｓ４ｂ、Ｓ４ｃを含んでいる。
【００９９】
各拡散領域上の複数のコンタクトは、同コンタクトの位置が、個々の拡散領域に対応したトランジスタのデバイスパラメータの測定には実質的に影響を及ぼさない方法で構築されている。図６において、拡散領域当り３つの四角形のコンタクトが示されているが、拡散領域には異なった数（すなわち、少なくとも１つ）のコンタクトが使用できる。同様に、拡散領域上の１つまたは複数のコンタクトの形状が同図に示されたものとは異なって、例えば長方形でもよい。
【０１００】
図２に示された半導体デバイス１の実施形態において、第１と第２のトランジスタＴ１、Ｔ２の不同形ゲートＧ１、Ｇ２、Ｇ３、Ｇ４の間の接続線Ｇ５は、第５の金属線Ｍ５への単一共通コンタクトＣＣにより接続されている。
【０１０１】
第１、第２、第３、第４、および、第５の金属線Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は、第１のトランジスタＴ１および第２のトランジスタＴ２のデバイスパラメータをそれぞれ測定するために（図示されていない）回路への接続を提供するために、半導体基板上に配列されている。
【０１０２】
図７は、本発明のさらなる実施形態によるオーバーレイを測定するための半導体デバイス１０の上面図である。図７において、既出の各図において示された同じ参照番号を持つ実体は既出の各図における対応する実体を指す。
【０１０３】
既出の各図においては、第１のトランジスタＴ１の不同形ゲートＧ１、Ｇ２および第２のトランジスタＴ２の不同形ゲートＧ３、Ｇ４が、半導体デバイスの縦方向Ｙに関して対称である半導体デバイス１が説明された。
【０１０４】
図７に示された実施形態において、半導体デバイス１０は、個々の不同形ゲートが方向Ｙに沿って対称的な設計を有する不同形ゲートＧ１、Ｇ２を持つ第１のトランジスタＴ１および不同形ゲートＧ３、Ｇ４を持つ第２のトランジスタＴ２を含んでいる。第１のトランジスタＴ１の不同形ゲートの第１のゲート部分Ｇ１は、第１のトランジスタＴ１の第２のゲート部分Ｇ２の側壁１３と実質的に一致する縦方向Ｙにおいて延在する側壁１２を有する。
【０１０５】
同様に、第２のトランジスタＴ２の不同形ゲートの第４のゲート部分Ｇ４は、第２のトランジスタＴ２の第３のゲート部分Ｇ３の側壁１３と実質的に一致する縦方向Ｙにおいて延在する側壁１４を有する。
【０１０６】
この設計により、導電体Ｇ１、Ｇ２、Ｇ３、Ｇ４における不連続は低減される。このようにして、ゲート部分Ｇ１、Ｇ２、Ｇ３、Ｇ４を介したより均一な電流を、および、その結果としてデバイスのより線形な応答を得ることができる。
【０１０７】
図８は、本発明の他の実施形態によるオーバーレイを測定するための半導体デバイス２５の上面図である。
【０１０８】
図８において、既出の各図に示された同じ参照番号を持つ実体は既出の各図に示された対応する実体を指す。
【０１０９】
トランジスタの電子特性は、デバイスの有効面積、すなわちチャンネルの有効面積とともに変化するとして知られている。Ｐｅｌｇｒｏｍの法則(Pelgrom's law)は、標準的な変化が有効チャンネル面積の平方根に反比例すると述べている。この実施形態においては、チャンネル面積が比較的拡大されている半導体デバイスが提供されている。トランジスタの有効チャンネル面積を拡大することにより、半導体デバイス間での変化を低減することができる。有効チャンネル面積の拡大は、第１および第２のトランジスタＴ１、Ｔ２の複合体を使用することにより達成される。各複合トランジスタＴ１、Ｔ２はそれぞれグループのトランジスタＴＧ１、ＴＧ２を含んでいる。各グループにおいて、トランジスタは、各グループにおいて複数のトランジスタを直列に結合するための中間拡散領域を備えて、それぞれ第１と第２の拡散領域および第３と第４の拡散領域の間の直列接続に配置されている。
【０１１０】
第１のグループのトランジスタＴＧ１は複数の第１のトランジスタ、ここに示された実施例において３つのトランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃを含んでいる。第２のグループのトランジスタＴＧ２は、第１のグループに対する同じ数のトランジスタ、ここに示された実施例において３つのトランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃを含んでいる。半導体デバイスの電子特性の必要な正確度および許容されている変化に依存して、第１および第２のグループ内でいずれの数のトランジスタも使用することができる。
【０１１１】
各グループにおけるトランジスタは一列の直列接続に配置されている。第１のグループのトランジスタＴＧ１において、トランジスタＴ１ａは第１の中間拡散領域Ａ１ａによりトランジスタＴ１ｂに結合され、トランジスタＴ１ｂは第２の中間拡散領域Ａ２ａによりトランジスタＴ１ｃに結合されている。第２のグループのトランジスタＴＧ２において、トランジスタＴ２ａは第３の中間拡散領域Ａ３ａによりトランジスタＴ２ｂに結合され、トランジスタＴ２ｂは第４の中間拡散領域Ａ４ａによりトランジスタＴ２ｃに結合されている。直列接続は、図９を参照して以下に説明されるように、より詳細に説明される。
【０１１２】
上記に説明されたように、各グループのトランジスタＴＧ１、ＴＧ２において、各トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃは不同形ゲートＧ１ａ、Ｇ２ａ、Ｇ１ｂ、Ｇ２ｂ、Ｇ１ｃ、Ｇ２ｃ、Ｇ３ａ、Ｇ４ａ、Ｇ３ｂ、Ｇ４ｂ、Ｇ３ｃ、Ｇ４ｃを有する。各トランジスタのゲートＧ１ａ、Ｇ２ａ、Ｇ１ｂ、Ｇ２ｂ、Ｇ１ｃ、Ｇ２ｃ、Ｇ３ａ、Ｇ４ａ、Ｇ３ｂ、Ｇ４ｂ、Ｇ３ｃ、Ｇ４ｃは、ゲートが方向Ｙにおいて、第１のゲート部分の（方向Ｙにおける）ゲート長が第２のゲート部分のゲート長とは異なっている第１の部分Ｇ１ａ、Ｇ１ｂ、Ｇ１ｃ、Ｇ４ａ、Ｇ４ｂ、Ｇ４ｃと第２のゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃ、Ｇ３ａ、Ｇ３ｂ、Ｇ３ｃとに分割されていることにおいて不同形である。
【０１１３】
この実施形態において、ゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃ、Ｇ３ａ、Ｇ３ｂ、Ｇ３ｃは中央ゲート体ＣＧにより相互に接続されている。このようにして、使用中に、全てのトランジスタの全てのゲート部分に同一のゲート電圧をかけることができる。
【０１１４】
図９は、図８における線ＩＸ−ＩＸに沿って示された半導体デバイスの断面図である。半導体基板１００の表面において、拡散領域Ａ１、Ａ１ａ、Ａ２ａ、Ａ２は、拡散領域Ａ１とＡ１ａとの間に所在するトランジスタＴ１ａの第１のチャンネル領域Ｒ１ａ、拡散領域Ａ１ａとＡ２ａとの間のトランジスタＴ１ｂの次のチャンネル領域Ｒ１ｂ、ならびに、拡散領域Ａ２ａとＡ２との間のトランジスタＴ１ｃのさらなるチャンネル領域Ｒ１ｃを備えて配置されている。
【０１１５】
薄い誘電体層またはゲート酸化物Ｇは各チャンネル領域Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃを覆っている。
【０１１６】
ゲート酸化物Ｇの頂部上には、トランジスタＴ１ａのゲート部分Ｇ１ａがチャンネル領域Ｒ１ａを覆って配置され、トランジスタＴ１ｂのゲート部分Ｇ１ｂがチャンネル領域Ｒ１ｂを覆って配置され、かつ、トランジスタＴ１ｃのゲート部分Ｇ１ｃがチャンネル領域Ｒ１ｃを覆って配置されている。各チャンネル領域Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃはチャンネル長Ｌ１を有する。スペーサＳＰは各ゲート部分の側壁を覆っている。第１のコンタクトＣ１は拡散領域Ａ１上に配置され、かつ、第２のコンタクトＣ２は拡散領域Ａ２上に配置されている。
【０１１７】
当業者により理解されるように、第１のグループのトランジスタＴＧ１のゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃは、これらのゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃの各々の下方のチャンネル長Ｌ２がゲート部分Ｇ１ａ、Ｇ１ｂ、Ｇ１ｃの各々の下方のチャンネル長Ｌ１より長いことを除いて、図９に示されたものと同様の形で配置されている。同様に、第２のグループのトランジスタＴＧ２が第１のグループのトランジスタＴＧ１と同じレイアウトを有している。
【０１１８】
図１０は、本発明の他の実施形態によるオーバーレイを測定するための半導体デバイス３０の上面図である。
【０１１９】
図１０において、既出の各図に示されたものと同じ参照番号を持つ実体は既出の各図における対応する実体を指す。この実施形態において、半導体デバイスは図８および９に示されたものと同じ第１および第２のグループのトランジスタＴＧ１、ＴＧ２を含んでいる。ここに示された半導体デバイスの実施形態は、第１および第２のグループのトランジスタの第２のゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃ、Ｇ３ａ、Ｇ３ｂ、Ｇ３ｃがそれぞれ、拡散領域Ａ１、Ａ３と拡散領域Ａ２、Ａ４との間に延在する単一の第２のゲート部分Ｇ２、Ｇ３に結合されていることが、図８および９に示された実施形態と異なる。線ＸＩ−ＸＩに沿った第１のグループのトランジスタの断面図は、図１１に示されている。第２のグループのトランジスタＴＧ２が第１のトランジスタＴＧ１と同じレイアウトを有している。
【０１２０】
上述されたような実施形態における半導体デバイスは、デバイスの縦方向に沿った一次元オーバーレイ測定が可能である。ＸおよびＹ方向における基板上のオーバーレイを測定するために、上述されたような実施形態の１つによる構造体を、同構造体の縦方向がそれぞれＸおよびＹ方向に沿って基板上に定置する必要がある。以下、２つの直交する方向におけるオーバーレイの組合せ測定を可能にする本発明による組立て済み半導体デバイスの構造が説明される。
【０１２１】
図１２は、本発明の実施形態による組立て済み半導体デバイスの上面図を示している。
【０１２２】
このような組立て済み半導体デバイスは、第１および第２のトランジスタが第１の方向（例えば、方向Ｘ）に沿って位置合わせされている既出の各図に示された半導体デバイスの１つを取り上げ、かつ、その半導体デバイスを、その第１の半導体デバイスを基準として９０度にわたり回転された第２の同一の半導体デバイスと組み合わせること、すなわち、第２の半導体デバイスにおいて、個々の第１および第２のトランジスタが第１の方向に垂直な第２の方向に沿って位置合わせされている、により形成することができる。２つの半導体デバイスは、自身の個々の第１および第２のトランジスタの不同形ゲート間の導電体を共有している。
【０１２３】
組立て済み半導体デバイス４０は、不同形ゲートＧ１、Ｇ２を持つ第１のトランジスタＴ１、不同形ゲートＧ３、Ｇ４を持つ第２のトランジスタＴ２、不同形ゲートＧ５、Ｇ６を持つ第１の追加トランジスタＴ３、および、不同形ゲートＧ７、Ｇ８を持つ第２の追加トランジスタＴ４を含んでいる。
【０１２４】
４つのトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４は、全てのトランジスタの不同形ゲートを接続するために共通ゲート体ＣＧを共有している。
【０１２５】
各トランジスタは２つの拡散領域Ａ間に所在する不同形ゲートの下方のチャンネル領域を含んでいる。
【０１２６】
第１および第２のトランジスタＴ１、Ｔ２は、第１の方向Ｘに沿って位置合わせされ、第１および第２の追加トランジスタＴ３、Ｔ４は第１の方向Ｘに垂直な第２の方向Ｙに沿って位置合わせされている。
【０１２７】
第１および第２の追加トランジスタは、第１および第２のトランジスタと同じ形で機能する。
【０１２８】
図１３は、さらなる実施形態による組立て済み半導体デバイスの上面図を示している。
【０１２９】
図１２に示された組立て済み半導体デバイスは、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４を修正されたトランジスタＴ５、Ｔ６、Ｔ７、Ｔ８と直列に配置することによりさらに延長することができ、ここで、各トランジスタは、修正されたトランジスタと共通の拡散領域Ａを有する。修正されたトランジスタは、直列に配置されたトランジスタを基準として、設計組み込みオーバーレイエラーＥｘまたはＥｙを有する。設計組み込みオーバーレイエラーは、トランジスタおよび修正トランジスタの向きに依存して第１の方向Ｘまたは第２の方向Ｙのいずれかにおいて延長する。
【０１３０】
コンタクトＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８はトランジスタおよび修正トランジスタの各々の拡散領域Ａ、ＡＡ上に配置されている。トランジスタおよび付属の修正トランジスタの共通拡散領域上のコンタクトは、トランジスタおよび修正トランジスタにより共有されている。
【０１３１】
この実施形態において、組立て済み半導体デバイスの各角部の拡散領域ＡＡは、その角部のトランジスタにより共有されている。図１４は、本発明のさらなる実施形態によるオーバーレイを測定するための組立て済み半導体デバイスの上面図を示している。
【０１３２】
この実施形態において、図１３に示された組立て済み半導体デバイスのトランジスタおよび修正済みトランジスタは各々が、複合トランジスタＴ５１、Ｔ５２、Ｔ５３、Ｔ５４、Ｔ５５、Ｔ５６、Ｔ５７、Ｔ５８からなる。各複合トランジスタＴ５１、Ｔ５２、Ｔ５３、Ｔ５４、Ｔ５５、Ｔ５６、Ｔ５７、Ｔ５８は、トランジスタエレメントのグループＴ５１ａ、Ｔ５１ｂ、Ｔ５１ｃ；Ｔ５２ａ、Ｔ５２ｂ、Ｔ５２ｃ；Ｔ５３ａ、Ｔ５３ｂ、Ｔ５３ｃ；Ｔ５４ａ、Ｔ５４ｂ、Ｔ５４ｃ；Ｔ５５ａ、Ｔ５５ｂ、Ｔ５５ｃ；Ｔ５６ａ、Ｔ５６ｂ、Ｔ５６ｃ；Ｔ５７ａ、Ｔ５７ｂ、Ｔ５７ｃ；Ｔ５８ａ、Ｔ５８ｂ、Ｔ５８ｃにそれぞれ分割される。
【０１３３】
複合トランジスタは、水平方向および垂直方向に沿った実質的に直交の構造のエッジ部に沿って対（Ｔ５１、Ｔ５３；Ｔ５５、Ｔ５７；Ｔ５２、Ｔ５４；Ｔ５６、Ｔ５８）として配置されている。
【０１３４】
図９を参照して既に説明されたように、各複合トランジスタの各グループ内に、トランジスタエレメントが直列接続されている。この実施例において、各複合トランジスタは、２つの外側拡散領域ＡＡ間で、直列に接続された３つのトランジスタエレメントに分割され、隣接したトランジスタエレメントの各対間には中間拡散領域Ａがある。各複合トランジスタは、１つのトランジスタエレメントを含むいずれかの適した数の個別のトランジスタエレメントを含む。
【０１３５】
各グループにおける各トランジスタエレメントは、第１のゲート部分の下方のチャンネル長が第２のゲート部分の下方のチャンネル長とは異なっている形で配置された第１のゲート部分および第２のゲート部分を持つ不同形ゲートを有する。
【０１３６】
組立て済み半導体デバイス５０の全ての不同形ゲートは共通ゲート体ＣＧに接続されている。
【０１３７】
直交構造複合トランジスタＴ５１の一方の水平側面には、複合トランジスタＴ５３が直列に配置されている。直交構造複合トランジスタＴ５２の他方の水平側面には、複合トランジスタＴ５４が直列に配置されている。複合トランジスタＴ５１に直接に面した反対側の水平側面上の複合トランジスタＴ５２は、複合トランジスタＴ５１と実質的に同一に設計されている。同様に、複合トランジスタＴ５３に直接に面した反対側の水平側面上の複合トランジスタＴ５４は、複合トランジスタＴ５３と実質的に同一に設計されている。
【０１３８】
実質的に直交構造複合トランジスタＴ５５の一方の垂直側面には、複合トランジスタＴ５７が直列に配置されている。直交構造複合トランジスタＴ５６の他方の垂直側面には、複合トランジスタＴ５８が直列に配置されている。複合トランジスタＴ５６に直接に面した反対側の垂直側面上の複合トランジスタＴ５５は、複合トランジスタＴ５６と実質的に同一に設計されている。同様に、複合トランジスタＴ５８に直接に面した反対側の垂直側面上の複合トランジスタＴ５７は、複合トランジスタＴ５８と実質的に同一に設計されている。
【０１３９】
コンタクトＣ５１、Ｃ５２、Ｃ５３、Ｃ５４、Ｃ５５、Ｃ５６、Ｃ５７、および、Ｃ５８は、各２つの隣接した複合トランジスタの間に（共通の拡散領域上に）配置されている。複合トランジスタＴ５１はコンタクトＣ５１を複合トランジスタＴ５５と共有し、コンタクトＣ５２を複合トランジスタＴ５３と共有している。複合トランジスタＴ５３はコンタクトＣ５３を複合トランジスタＴ５６とさらに共有している。複合トランジスタＴ５６はコンタクトＣ５５を複合トランジスタＴ５８と共有している。複合トランジスタＴ５８はコンタクトＣ５８を複合トランジスタＴ５４とさらに共有している。さらに、複合トランジスタＴ５４はコンタクトＣ５７を複合トランジスタＴ５２と共有している。複合トランジスタＴ５２はコンタクトＣ５６をトランジスタＴ５７と共有し、かつ、複合トランジスタＴ５７はコンタクトＣ５４を複合トランジスタＴ５５と共有している。
【０１４０】
構造の各側面の中央に所在するコンタクトＣ５２、Ｃ５４、Ｃ５５、Ｃ５７は、（図示されていない）金属線によりインターコネクト、すなわち、相互に接続されている。
【０１４１】
共通ゲート体ＣＧには、１つまたは複数のゲートコンタクトＣＧ５０、ＣＧ５１、ＣＧ５２、ＣＧ５３が設けられている。
【０１４２】
ゲートコンタクトＣＧ５０、ＣＧ５１、ＣＧ５２、ＣＧ５３の数は、半導体デバイスの実際の特徴のサイズおよび各複合トランジスタ内のトランジスタエレメントの実際の数に依存して変化することができる。
【０１４３】
直交構造の同じ側面上の複合トランジスタ間には、設計組み込みオーバーレイエラーが配置されている。ダッシュ線により示されているように、設計組み込みオーバーレイエラーＥｙは複合トランジスタＴ５１と複合トランジスタＴ５３との間に存在する。同様に、同じ設計組み込みオーバーレイエラーＥｙが複合トランジスタＴ５２と複合トランジスタＴ５４との間の直交構造の反対側に存在する。
【０１４４】
同様に、点線により示されているように、設計組み込みオーバーレイエラーＥｘが複合トランジスタＴ５５と複合トランジスタＴ５７との間に存在する。同様に、同じ設計組み込みオーバーレイエラーＥｘが複合トランジスタＴ５６と複合トランジスタＴ５８との間の直交構造の反対側に存在する。
【０１４５】
上述の構造において、角部コンタクトＣ５１、Ｃ５３、Ｃ５６、Ｃ５８の各々から構造の各側面の中央に所在する相互に接続された中央コンタクトＣ５２、Ｃ５４、Ｃ５５、Ｃ５７への４つの電流を測定することができる。
【０１４６】
４つの電流から、複合トランジスタの第１のゲート部分における電流密度、複合トランジスタの第２のゲート部分における電流密度、および、水平および垂直の方向ＸおよびＹにおける実際のオーバーレイΔを計算することができる。
【０１４７】
代案実施形態において、複合トランジスタの不同形ゲートは図１１に示されたものと同じ形で配置され、ここで、各複合トランジスタのトランジスタエレメントの第２のゲート部分は単一の第２のゲート部分として結合されている。
【０１４８】
図１５は、本発明によるリソグラフィ装置の回路を示している。
【０１４９】
本発明の１つの態様において、リソグラフィ装置には、入力ポートＩ１、プロセッサＣＰＵ、および、メモリＭＥＭを含む回路Ｃ１が設けられている。入力Ｉ１は、半導体デバイス１により、または、そのような半導体デバイス１のアレイにより、測定され得た、または、上述のいずれかの方法で決定されたオーバーレイエラーΔに関連したオーバーレイエラー信号Ｏを受信するように構成されている。プロセッサＣＰＵはオーバーレイエラー信号Ｏを受信するために入力ポートＩ１に接続されている。同様に、プロセッサＣＰＵはメモリＭＥＭおよび出力ポートＯ１に接続されている。出力ポートＯ１はマスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦに（または、マスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦをそれぞれ制御するために（鎖線で示された）少なくとも１つの制御部ＣＵに）接続されている。
【０１５０】
プロセッサＣＰＵは、受信されたオーバーレイエラー信号ＯからオーバーレイエラーΔを決定するように、かつ、マスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦの少なくとも１つ（または、マスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦの少なくとも１つの制御部ＣＵ）にオーバーレイエラー補正信号ＯＣＳを供給するように、さらに構成されている。
【０１５１】
マスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦの少なくとも１つにオーバーレイエラー補正信号ＯＣＳを供給することにより、リソグラフィ装置は、例えば生産中に発生する可能性のある同装置の設定の変化またはドリフトを、補正することができる。
【０１５２】
プロセッサＣＰＵは１つのボックスとして示されているが、プロセッサＣＰＵは、当業者に知られているように、互いから離れて所在することができる並列に機能するか、または、１つのメインプロセッサにより制御されているいくつかの演算部を含むことができる。
【０１５３】
プロセッサＣＰＵの機能は、上述の機能を実行するためのハードウェアまたはソフトウェア構成部分のいずれかにおいて実施することができる。当業者は、本発明の機能がハードウェアおよびソフトウェア構成部分の組合せによっても達成できることを理解されよう。当業者により知られているように、アナログまたはデジタルのいずれかのハードウェア構成部分はプロセッサＣＰＵ内に存在することができるか、プロセッサＣＰＵとインターフェイスされている独立した回路として存在することができる。さらに、ソフトウェア構成部分がプロセッサＣＰＵに接続されたメモリ領域ＭＥＭ内に存在できることは、当業者により理解されよう。メモリＭＥＭも内蔵メモリとしてプロセッサＣＰＵと一体化することができる。
【０１５４】
本明細書では、ＩＣの製造におけるリソグラフィ装置の使用に対して特に言及しているかもしれないが、本明細書に説明されているリソグラフィ装置が、集積光学系、磁気ドメインメモリのためのパターンの誘導および検出、フラットパネルディスプレイ、液晶ディスプレイ（ＬＣＤ）、薄膜磁気ヘッドなどの製造などの他の実用例を有することができることを理解されたい。当業者は、そのような代案実用例の状況において、本明細書における用語「ウェーハ」または「ダイ」のいずれの使用もより一般的な用語「基板」または「ターゲット部分」とそれぞれ同義であると考えられることを理解されよう。本明細書において言及された基板は、例えば、トラック（典型的に、基板にレジストの層を塗布し、露光されたレジストを現像するツール）、メトロロジーツールおよび／またはインスペクションツールにおいて、露光の前または後にプロセスすることができる。適用される場合、本明細書における開示はこのような、および他の基板プロセスツールに適用することができる。さらに、基板は、例えば多層ＩＣを作成するために、２回以上プロセスすることができ、そのため、本明細書において使用されている用語「基板」はプロセス済みの多数の層を既に含む基板を指すこともできる。
【０１５５】
光リソグラフィにおける本発明の実施形態の使用に対する特定の言及が上で行われたかもしれないが、本発明が他の実用例、例えば、インプリントリソグラフィなどに使用でき、かつ、状況が許容する場合には光リソグラフィに限定されない。インプリントリソグラフィにおいて、パターニングデバイスにおける微細構造は基板上に作成されるパターンを規定する。パターニングデバイスの微細構造は、基板に供給されたレジストの層内に押圧することができ、その基板上でレジストは、電磁放射、熱、圧力、または、それらの組合せを与えることにより硬化される。パターニングデバイスはレジストから外され、レジストが硬化された後にレジスト内にパターンを残す。
【０１５６】
本明細書において使用されている用語「放射」および「ビーム」は、（例えば、３６５、３５５、２４８、１９３、１５７、または、１２６ｎｍの、または、その付近の波長を有する）紫外（ＵＶ）放射および（例えば、５から２０ｎｍの範囲の波長を有する）極端紫外（ＥＵＶ）放射、ならびに、イオンビームまたは電子ビームなどの粒子ビームを含めた全てのタイプの電磁放射を包含する。
【０１５７】
状況が許容すれば、用語「レンズ」は、屈折型、反射型、磁気型、電磁気型
、および、静電型の光コンポーネントを含めて様々なタイプの光コンポーネントのいずれか１つまたは組合せを指すことができる。
【０１５８】
本発明の特定の実施形態が上記に説明された一方、本発明が説明されたもの以外に実施できる。例えば、本発明は、上記に開示された方法を記述した機械読取可能な指令の１つまたは複数のシーケンスを含むコンピュータプログラム、または、内部にそのようなコンピュータプログラムを記憶したデータ記憶媒体（例えば、半導体メモリ、磁性または光学ディスク）の形態を取ることができる。
【０１５９】
上記の説明は限定的ではなく例示的であることを意図されている。したがって、当業者には、冒頭に述べられた特許請求の範囲から逸脱せずに、説明された如くの本発明に、修正を行えることが明らかであろう。
【図面の簡単な説明】
【０１６０】
【図１】本発明の実施形態によるリソグラフィ装置を示す図である。
【図２】本発明の実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図３】オーバーレイを測定するための半導体デバイスの原理を示す図である。
【図４】オーバーレイを測定するための半導体デバイスの第１の領域の断面図である。
【図５】オーバーレイを測定するための半導体デバイスの第２の領域の断面図である。
【図６】図２に示された半導体デバイスのレイアウトを示す図である。
【図７】本発明のさらなる実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図８】本発明の他の実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図９】図８に示された半導体デバイスの断面図である。
【図１０】本発明の他の実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図１１】図１０に示された半導体デバイスの断面図である。
【図１２】本発明の実施形態による組立て済み半導体デバイスの上面図である。
【図１３】さらなる実施形態による組立て済み半導体デバイスの上面図である。
【図１４】本発明のさらなる実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図１５】リソグラフィ装置の回路を示す図である。
【技術分野】
【０００１】
本発明は、オーバーレイエラーを測定するための半導体デバイス、オーバーレイエラーを測定するための方法、リソグラフィ装置、およびデバイスを製造するための方法に関する。
【背景技術】
【０００２】
リソグラフィ装置は基板上、通常は基板のターゲット部分上に所望のパターンを照射する機械である。リソグラフィ装置は、例えば集積回路（ＩＣ）の製造において使用することができる。この事例では、代わりにマスクまたはレチクルとも呼ばれるパターニングデバイスを、ＩＣの個々の層上に形成されるべき回路パターンを生成するために使用することができる。このパターンは基板（例えば、シリコンウェーハ）上の（例えば、ダイの一部、１つのダイ、または、いくつかのダイを含む）ターゲット部分上に転写することができる。パターンの転写は、典型的に、基板上に設けられた放射感応性材料（レジスト）層上へのイメージングを介する。一般に、単一の基板は、連続してパターニングされる隣接したターゲット部分のネットワークを含む。知られているリソグラフィ装置は、一度にターゲット部分上にパターン全体を露光することにより各ターゲット部分が照射される所謂ステッパ、および、特定の方向（「スキャン」方向）において放射ビームを介してパターンがスキャンされる一方、これと同期して、この方向と平行または逆平行に基板をスキャンすることにより各ターゲット部分が照射される所謂スキャナを含む。基板にパターンをインプリントすることによりパターニングデバイスから基板にパターンを転写することも可能である。
【０００３】
集積回路は、上記に説明したように、各々が自身の固有のパターンに従ってパターニングされている複数の個別の層から形成されている。パターン形成された各層は、設計に従った集積回路が形成できることを確実にするために、各層が上に所在している以前のパターニング済みの層との特定の位置合わせまたはオーバーレイを有さなければならない。この理由のために、リソグラフィプロセスは、全てのパターンが互いに関して位置合わせされることを必要とする。位置合わせの正確さのための目安は、連続するパターン間の所謂オーバーレイ、すなわち、先行する作成されたパターン上に重ねられた１つのパターンである。オーバーレイの不整合は一般にオーバーレイエラーと呼ばれる。
【０００４】
オーバーレイは、第１のパターニング工程中に第１の層に作成された１つの部分と、後続のパターニング工程中に後続の層に作成された他の部分とを含むオーバーレイマーカーの手段により光学的に測定することができる。この２つの部分の相対位置はオーバーレイのための目安として使用される。この手順は、集積回路の生産段階中に必要な回数だけ繰り返すことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
また、オーバーレイは、集積回路の生産段階の完了後に、生産高をオーバーレイに基本的に相関付ける電気的測定値の手段により測定することができる。このような電気的測定値は、単純なブール型結果(Boolean results)、すなわち２つの層の間に短絡が存在するか否か、を典型的に提供する。典型的に、従来技術は、特定のオーバーレイエラーに達した際に短絡または断線を作り出す様々な既知変位を伴った構造アレイに対する電気的測定値を適用する。全ての構造は測定されており、かつ、動作中／非動作中の境目がオーバーレイを決定している。オーバーレイエラーは、組み込まれた変位よりも小さな精度では決定できない。この動作方法の短所は、きめ細かい測定が多数の構造と測定値を必要とすることである。
【課題を解決するための手段】
【０００６】
従来技術の方法と比較して相対的に高い精度での電気的測定によるオーバーレイの決定を含むデバイスを製造するための方法を持つことが望ましい。
【０００７】
一態様において、本発明は、半導体基板上のオーバーレイエラーを決定するための半導体デバイスであって、第１のトランジスタおよび第２のトランジスタを含み、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、
第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向されている、デバイスに関する。
【０００８】
有利に、本発明は、上述したようにオーバーレイエラーの離散値の決定のみを可能にする従来技術の方法とは対照的に、連続スケールでのオーバーレイエラーの測定を可能にする。
【０００９】
第２の態様において、本発明は、半導体基板上のオーバーレイエラーを決定するための半導体デバイスの製造の方法であって、
半導体基板上に第１のトランジスタおよび第２のトランジスタを設けること、
第１のトランジスタに、第１のゲートと関連する第１および第２の拡散領域を設けること、
第２のトランジスタに、第２のゲートと関連する第３および第４の拡散領域を設けること、を含み、
第１および第２のトランジスタをそれぞれ形成するための半導体基板の第１および第２の半導体表面領域を形成すること、
第１の半導体表面領域上に第１のゲート、および第２の半導体表面領域上に第２のゲートを作成すること、をさらに含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、
第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向されている、方法に関する。
【００１０】
第３の態様において、本発明は、半導体基板上のリソグラフィパターンのオーバーレイエラーを測定するための方法であって、リソグラフィパターンは、第１のトランジスタおよび第２のトランジスタを含み、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、
第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向されている少なくとも１つの半導体デバイスを含み、
方法は、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値を決定すること、
少なくとも１つの半導体デバイスの第２のトランジスタのデバイスパラメータの第２の値を決定すること、および、第１のトランジスタのデバイスパラメータの第１の値と第２のトランジスタのデバイスパラメータの第２の値との間のデバイスパラメータ差を決定する工こと、を含む、方法に関する。
【００１１】
第４の態様において、本発明は、リソグラフィ装置であって、放射ビームを調節する照射システムと、パターン付き放射ビームを形成するために放射ビームにその断面にてパターンを与えることができるパターニングデバイスを支持するパターニングデバイスサポートと、基板を保持する基板テーブルと、基板テーブルの位置を決定するための干渉計デバイスと、パターン付き放射ビームを基板のターゲット部分上に投影する投影システムと、を含み、
入力ポート、プロセッサ、メモリ、および、出力ポートをさらに含み、
プロセッサは、入力ポート、メモリ、および、出力ポートに接続され、
プロセッサは、入力ポートを介して少なくとも１つの半導体デバイスに電気的に接続するように構成され、
少なくとも１つの半導体デバイスは、第１のトランジスタと第２のトランジスタを含む半導体基板上のオーバーレイエラーを決定し、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、
第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向され、
プロセッサは、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値を含む第１の信号を受信し、
少なくとも１つの半導体デバイスの第２のトランジスタのデバイスパラメータの第２の値を含む第２の信号を受信し、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値と第２のトランジスタのデバイスパラメータの第２の値との間のデバイスパラメータ差を決定し、
デバイスパラメータ差からオーバーレイエラーの値を決定する、リソグラフィ装置に関する。
【００１２】
第５の態様において、本発明は、コンピュータによりロードされるコンピュータ読取可能媒体上のコンピュータプログラムであって、コンピュータは、プロセッサ、メモリ、入力ポート、および出力ポートを含み、メモリはプロセッサに接続され、入力ポートおよび出力ポートは各々がプロセッサに接続され、コンピュータはリソグラフィ装置の一部であり、リソグラフィ装置は、放射ビームを調節する照射システムと、パターン付き放射ビームを形成するために放射ビームにその断面にてパターンを与えることができるパターニングデバイスを支持するパターニングデバイスと、基板を保持する基板テーブルと、基板テーブルの位置を決定するための干渉計デバイスと、パターン付き放射ビームを基板のターゲット部分上に投影する投影システムと、を含み、
プロセッサは、入力ポートを介して少なくとも１つの半導体デバイスに接続され、
半導体基板上のオーバーレイエラーを決定するための少なくとも１つの半導体デバイスは、第１のトランジスタと第２のトランジスタを含み、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、第１および第２のゲートは、それぞれ不同形な形状を有し、第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向され、
ロードされた後のコンピュータプログラムは、プロセッサが、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値を含む第１の信号を受信すること、
少なくとも１つの半導体デバイスの第２のトランジスタのデバイスパラメータの第２の値を含む第２の信号を受信すること、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値と第２のトランジスタのデバイスパラメータの第２の値との間のデバイスパラメータ差を決定すること、を実行することを可能にする、コンピュータプログラムに関する。
【００１３】
第６の態様において、本発明は、デバイス製造方法であって、パターニングデバイスから基板上にリソグラフィパターンを転写することを含み、半導体基板上のリソグラフィパターンのオーバーレイエラーを測定することをさらに含み、リソグラフィパターンは、第１のトランジスタおよび第２のトランジスタを含む少なくとも１つの半導体デバイスの一部を含み、第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
第１および第２のゲートは、それぞれ不同形な形状を有し、第２のゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１のゲートの向きに対して配向されており、
方法は、
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータを決定すること、
少なくとも１つの半導体デバイスの第２のトランジスタのデバイスパラメータを決定すること、および
少なくとも１つの半導体デバイスの第１のトランジスタのデバイスパラメータの第１の値と第２のトランジスタのデバイスパラメータの第２の値との間のデバイスパラメータ差を決定すること、を含む、方法に関する。
【発明を実施するための最良の形態】
【００１４】
対応する参照記号が対応する部分を示す付属の該略図を参照して、一例のみとして、本発明の実施形態を説明する。
【００１５】
図１は本発明の一実施形態によるリソグラフィ装置の概略を示す図である。この装置は、
放射ビームＢ（例えば、紫外放射または極紫外放射）を調節するように構成された照射システム（イルミネータ）ＩＬと、
パターニングデバイス（例えば、マスク）ＭＡを支持するように構築され、かつ、特定のパラメータによりパターニングデバイスを正確に位置決めするように構成された第１のポジショナＰＭに接続されたサポート構造（例えば、マスクテーブル）ＭＴと、
基板（例えば、レジストコートされたウェーハ）Ｗを保持するように構築され、かつ、特定のパラメータにより基板を正確に位置決めするように構成された第２のポジショナＰＷに接続された基板テーブル（例えば、ウェーハテーブル）ＷＴと、
パターニングデバイスＭＡにより放射ビームＢに与えられたパターンを基板Ｗの（例えば、１つまたは複数のダイを含む）ターゲット部分Ｃ上に投影するように構成された投影システム（例えば、屈折型投影レンズシステム）を含む。
【００１６】
照射システムは、放射を誘導、整形、または制御するための屈折、反射、磁気、電磁気、静電気、もしくは、他のタイプの光コンポーネント、または、それらのあらゆる組合せなどの様々なタイプの光コンポーネントを含むことができる。
【００１７】
サポート構造はパターニングデバイスを支持、すなわち、同デバイスの重量を持ち応える。同構造は、パターニングデバイスの向き、リソグラフィ装置の設計、および、例えばパターニングデバイスが真空環境において保持されているか否かなどの他の条件に依存する方法でパターニングデバイスを保持する。サポート構造は、パターニングデバイスを保持するために、機械式、真空式、静電的、または、他のクランプ技術を使用することができる。サポート構造は、必要に応じて固定または可動とすることができる、例えばフレームまたはテーブルとすることができる。サポート構造は、パターニングデバイスが、例えば投影システムに関して、所望の位置にあることを確実にすることができる。本明細書における用語「レチクル」または「マスク」のいずれの使用も、より全般的な用語「パターニングデバイス」と同義であると考えることができる。
【００１８】
本明細書において使用されている用語「パターニングデバイス」は、基板のターゲット部分にパターンを作成するなどのために、放射ビームにその断面にてパターンを与えるために使用できるいずれのデバイスも指すと広く解釈されたい。例えば、パターンが位相シフトフィーチャまたは所謂アシストフィーチャを含む場合など、放射ビームに与えられたパターンが基板のターゲット部分において所望のパターンに正確には対応しない可能性があることにも注意されたい。一般に、放射ビームに与えられたパターンは、集積回路などのターゲット部分に作成されつつあるデバイスにおける特定の機能層に対応している。
【００１９】
パターニングデバイスは透過型または反射型とすることができる。パターニングデバイスの例は、マスク、プログラマブルミラーアレイ、および、プログラマブルＬＣＤパネルを含む。マスクは、リソグラフィにおいて周知であり、かつ、バイナリ、レベレンソン型(alternating)位相シフト、および、ハーフトーン型(attenuated)位相シフトなどのマスクタイプ、ならびに、様々な混合マスクタイプを含む。プログラマブルミラーアレイの例は、小型ミラーのマトリクス配列を採用しており、同ミラーの各々は、入来する放射ビームを異なった方向に反射するように個別に傾けることができる。傾けられたミラーは、ミラーマトリクスにより反射された放射ビーム内にパターンを与える。
【００２０】
本明細書において使用されている用語「投影システム」は、使用されている露光用放射に対して、または、液浸液の使用もしくは真空の使用などの他の要因に対して適切であるような屈折、反射、反射屈折、磁気、電磁気、および静電気の光学系、または、それらの何らかの組合せを含むいずれのタイプの投影システムも包含するとして広く解釈されたい。本明細書における用語「投影レンズ」のいずれの使用も、より全般的な用語「投影システム」と同義であると考えることができる。
【００２１】
本明細書に示されたように、装置は（例えば、透過型マスクを採用している）透過型のものである。代案として、装置は（例えば、上記に言及されたタイプのプログラマブルミラーアレイを採用したか、または、反射型マスクを採用した）反射型のものとすることができる。
【００２２】
リソグラフィ装置は、２つ（デュアルステージ）またはこれより多くの基板テーブル（および／または、２つ以上のマスクテーブル）を有するタイプのものとすることができる。このような「マルチステージ」機においては、追加のテーブルは並行して使用することができるか、または、１つまたは複数のテーブルが露光のために使用されている間に、予備工程を１つまたは複数の他のテーブル上で実行することができる。
【００２３】
リソグラフィ装置は、投影システムと基板との間の空間を満たすために、基板の少なくとも一部が比較的大きな屈折率を有する液体、例えば水により覆われることが可能なタイプのものとすることもできる。液浸液は、例えばマスクと投影システムの間などのリソグラフィ装置における他の空間にも適用することができる。液浸技術は投影システムの開口数を大きくするために当技術分野では周知である。本明細書において使用されている用語「液浸」は、基板などの構造体が液体中に沈下していなければならないことを意味するのではなく、むしろ、露光中に液体が投影システムと基板との間に所在することのみを意味している。
【００２４】
図１を参照すると、イルミネータＩＬは放射源ＳＯから放射ビームを受光する。例えば放射源がエキシマレーザであると、放射源およびリソグラフィ装置は別個の実体とすることができる。このような場合、放射源はリソグラフィ装置の一部を形成しているとは考えられず、かつ、放射ビームは、例えば適した誘導ミラーおよび／またはビームエキスパンダなどを含むビームデリバリシステムＢＤの支援を得て、放射源ＳＯからイルミネータＩＬに通過される。他の場合、放射源は、例えば放射源が水銀ランプであると、リソグラフィ装置の一体化された一部とすることができる。放射源ＳＯおよびイルミネータＩＬは、必要であればビームデリバリシステムＢＤとともに、放射システムと呼ぶことができる。
【００２５】
イルミネータＩＬは放射ビームの角強度分布を調整するためのアジャスタＡＤを含むことができる。一般的に、イルミネータの瞳面における強度分布の少なくとも（一般にそれぞれσ−ｏｕｔｅｒおよびσ−ｉｎｎｅｒと呼ばれる）外側および／または内側半径範囲は調整が可能である。加えて、イルミネータＩＬは、インテグレータＩＮおよびコンデンサＣＯなどの様々な他の構成部分を含むことができる。イルミネータは、放射ビームの断面において所望の均一度および強度分布を有するように、放射ビームを調節するために使用することができる。
【００２６】
放射ビームＢは、サポート構造（例えば、マスクテーブルＭＴ）上に保持されているパターニングデバイス（例えば、マスクＭＡ）に入射し、かつ、パターニングデバイスによりパターニングされる。マスクＭＡを横切ってから、放射ビームＢは、基板Ｗのターゲット部分Ｃ上にビームを合焦させる投影システムＰＳを通過する。第２のポジショナＰＷおよび位置センサＩＦ（例えば、干渉計デバイス、リニアエンコーダ、または、容量センサ）の支援を得て、基板テーブルＷＴは、例えば放射ビームＢの経路内に異なった各ターゲット部分Ｃを位置決めするように正確に移動させることができる。同様に、第１のポジショナＰＭおよび（図１には明示的に描かれていない）他の位置センサは、例えばマスクライブラリからの機械式取出しの後、または、スキャン中に、放射ビームＢの経路に関してマスクＭＡを正確に位置決めするために使用することができる。全般に、マスクテーブルＭＴの移動は、第１のポジショナＰＭの一部を形成するロングストロークモジュール（粗動位置決め）およびショートストロークモジュール（微動位置決め）の支援を得て実現することができる。同様に、基板テーブルＷＴの移動は、第２のポジショナＰＷの一部を形成するロングストロークモジュールおよびショートストロークモジュールを使用して実現することができる。（スキャナに対抗するものとしての）ステッパの場合、マスクテーブルＭＴはショートストロークアクチュエータのみに接続することができるか、または、固定することができる。マスクＭＡおよび基板ＷはマスクアライメントマークＭ１、Ｍ２および基板アライメントマークＰ１、Ｐ２を使用してアライメントすることができる。示されているような基板アライメントマークは専用のターゲット部分を占有しているが、これらのマークはターゲット部分間の各空間（これらの空間はスクライブレーンアライメントマークとして知られている）に所在することができる。同様に、２個以上のダイがマスクＭＡ上に設けられている状況では、マスクアライメントマークはダイ間に所在することができる。
【００２７】
示された装置は、以下のモードの少なくとも１つにおいて使用することができる。
【００２８】
１．ステップモードにおいて、マスクテーブルＭＴおよび基板テーブルＷＴは基本的に静止に保たれる一方、放射ビームに与えられたパターン全体が一度にターゲット部分Ｃ上に投影される（すなわち、単一静止露光）。続いて、基板テーブルＷＴは、異なったターゲット部分Ｃを露光することができるようにＸおよび／またはＹ方向に移動される。ステップモードにおいては、露光フィールドの最大サイズが単一静止露光においてイメージングされるターゲット部分Ｃのサイズを制限している。
【００２９】
２．スキャンモードにおいて、マスクテーブルＭＴおよび基板テーブルＷＴは同期してスキャンされる一方、放射ビームに与えられたパターンがターゲット部分Ｃ上に投影される（すなわち、単一動的露光）。マスクテーブルＭＴを基準とした基板テーブルＷＴの速度および方向は、投影システムＰＳの拡大（縮小）倍率およびイメージ反転特性により決定することができる。スキャンモードにおいては、露光フィールドの最大サイズが単一動的露光におけるターゲット部分の（非スキャン方向における）幅を制限しているのに対し、スキャン移動の長さはターゲット部分の（スキャン方向における）高さを決定している。
【００３０】
３．他のモードにおいて、マスクテーブルＭＴは基本的に静止に保たれ、プログラマブルパターニングデバイスを保持し、基板テーブルＷＴは移動されるか、または、スキャンされる一方、放射ビームに与えられたパターンがターゲット部分Ｃ上に投影される。このモードにおいて、全般に、パルス放射源が採用され、かつ、プログラマブルパターニングデバイスは、基板テーブルＷＴの各移動の後に、または、スキャン中の連続した放射パルス間に、必要に応じて更新される。この動作モードは、上記に言及したようなタイプのプログラマブルミラーアレイなどのプログラマブルパターニングデバイスを利用したマスクレスリソグラフィに直ちに適用することができる。
【００３１】
上記に説明した使用のモードまたは完全に異なった使用のモードの組合せおよび／またはそれらへの変形も採用することができる
【００３２】
図２は本発明の第１の実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【００３３】
半導体基板１００上において、オーバーレイを測定するための半導体デバイス１は２つの電界効果トランジスタＴ１およびＴ２を含んでいる。
【００３４】
第１の電界効果トランジスタＴ１は方向Ｙにおいて延在し、かつ、第１の拡散領域Ａ１、第２の拡散領域Ａ２、および、第１と第２の拡散領域Ａ１、Ａ２との間に所在する（図示されていない）第１のチャンネル領域Ｒ１を含んでいる。
【００３５】
第１のチャンネル領域Ｒ１の上方に、第１のゲート部分Ｇ１および第２のゲート部分Ｇ２を含む不同形ゲートＧ１、Ｇ２が所在する。第１のゲート部分Ｇ１および第２のゲート部分Ｇ２は、第１の拡散領域Ａ１と第２の拡散領域Ａ２との間に互いに平行に延在する。
【００３６】
ゲートＧ１、Ｇ２は、第１のゲート部分Ｇ１の（方向Ｙにおける）ゲート長が第２のゲート部分Ｇ２のゲート長とは異なることにおいて不同形である。すなわち、チャンネル領域Ｒ１上の不同形ゲートの第１のゲート部分Ｇ１は長さＬ１を、すなわち、第１の拡散領域Ａ１から第２の拡散領域Ａ２への方向において有する。第２のゲート部分Ｇ２は長さＬ２を有する。第１のゲート部分Ｇ１の長さＬ１は第２のゲート部分Ｇ２の長さＬ２に比較して小さい。
【００３７】
第２の電界効果トランジスタＴ２は、方向Ｙに垂直な第２の方向Ｘにおいて、第１の電界効果トランジスタＴ１に隣接している。
【００３８】
第１および第２のトランジスタは、例えばシャロートレンチアイソレーションＳＴＩ(shallow trench isolation)などの隔離領域により方向Ｘにおいて互いから分離されている。
【００３９】
この実施形態において、第２電界効果トランジスタＴ２は第１の電界効果トランジスタＴ１と実質的に同様のレイアウトを有する。第２のトランジスタＴ２のレイアウトは、方向Ｙにおいて延在しているミラー線Ｍに関して、第１の電界効果トランジスタＴ１の鏡像となっている。
【００４０】
第２のトランジスタＴ２は方向Ｙにおいて延在し、かつ、第３の拡散領域Ａ３、第４の拡散領域Ａ４、および、第３と第４の拡散領域Ａ３、Ａ４との間に所在する（図示されていない）第２のチャンネル領域Ｒ２を含んでいる。
【００４１】
第２のチャンネル領域Ｒ２の上方に、第３のゲート部分Ｇ３および第４のゲート部分Ｇ４を含む第２の不同形ゲートＧ３、Ｇ４が所在する。
【００４２】
第２の電界効果トランジスタＴ２の第３のゲート部分Ｇ３は、ミラー線Ｍに垂直な接続線ＣＧにより、隣接した第１の電界効果トランジスタＴ１の第２のゲート部分Ｇ２に接続されている。
【００４３】
第２の不同形ゲートの第３のゲート部分Ｇ３は、第２のゲート部分Ｇ２の第２のゲート長Ｌ２に実質的に等しい第３のゲート長Ｌ３を有する。
【００４４】
第４のゲート部分Ｇ４は第４のゲート長Ｌ４を有する。第４のゲート部分Ｇ４の第４のゲート長Ｌ４は、第３のゲート部分Ｇ３の第３のゲート長Ｌ３に比較して小さい。
【００４５】
ミラー線Ｍにおいて鏡像となっている通りの第１および第２のトランジスタＴ１、Ｔ２の対称的な設計により、第２のトランジスタＴ２の第４のゲート部分Ｇ４の第４のゲート長Ｌ４は、第１のトランジスタＴ１の第１のゲート部分Ｇ１の第１のゲート長Ｌ１と実質的に同一である。
【００４６】
同様に、拡散領域Ａ１、Ａ２、Ａ３、Ａ４およびチャンネル領域Ｒ１、Ｒ２の（方向Ｘにおける）サイズＷは実質的に同一である。
【００４７】
各トランジスタＴ１、Ｔ２は自身の拡散領域の一方Ａ１、Ａ３への第１の拡散コンタクトＣ１、Ｃ３、自身の拡散領域の他方Ａ２、Ａ４への第２の拡散コンタクトＣ２、Ｃ４、および、自身の不同形ゲートＧ１、Ｇ２；Ｇ３、Ｇ４へのゲートコンタクトを含んでいる。
【００４８】
第１および第２の電界効果トランジスタは平行な構造体として設計されており、第２の不同形ゲートは、第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、第１の不同形ゲートの向きに対して配向されている。
【００４９】
この実施形態において、第２の電界効果トランジスタＴ２は第１の電界効果トランジスタＴ１と実質的に同一であり、かつ、第１および第２の電界効果トランジスタは実質的に対称的な鏡像レイアウトに設計されている。したがって、第１のトランジスタにおけるオーバーレイエラーの影響の第１の幅は、第２のトランジスタにおけるオーバーレイエラーの影響の第２の幅と実質的に等しくなるが、第１のトランジスタに対する影響は第２のトランジスタに対する影響の符号とは逆の符号を有する。
【００５０】
さらなる実施形態においては、ゲートレベル上に接続線Ｇ５を設ける代わりに、接続線を、例えば金属−１レベル(metal-1 level)におけるインターコネクトラインとしても実施できる。
【００５１】
上述の半導体デバイスは、（例えば、ＣＭＯＳ技術を使用した）標準的なリソグラフィ手順を使用して製造することができる。
【００５２】
半導体デバイスの製造は、以下の一連の工程を含むことができる（図２、４、および、５を参照）。
【００５３】
半導体基板上において、シャロートレンチアイソレーション領域ＳＴＩは、一連のリソグラフィ、エッチング、絶縁体（例えば、二酸化シリコン）の堆積、および、化学機械式研磨（ＣＭＰ chemical mechanical polishing）のシーケンスにより規定される。シャロートレンチアイソレーションＳＴＩは、第１および第２のトランジスタＴ１、Ｔ２が作成されることになる半導体の表面領域の境界を定める。
【００５４】
必要であれば、以下の工程においてウェルインプランテーション(well implantation)が行われる。次に、ゲート誘電体Ｇが基板の半導体表面上に堆積され、ゲート材料の堆積がこれに続く。続いて、第１および第２のトランジスタＴ１、Ｔ２の不同形ゲートＧ１、Ｇ２、Ｇ３、Ｇ４、ならびに、２つのゲートの間の接続線Ｇ５が、リソグラフィおよびエッチングにより規定される。場合により、追加のインプランテーションが（ゲートをマスクとして使用して）行われる。続く工程において、スペーサＳＰが作成される。続いて、高濃度ドープドレイン（ＨＤＤ heavily doped drain）プロファイルを得るために、ソース／ドレイン領域Ａ１、Ａ２、Ａ３、Ａ４にインプランテーションが行われる。その後、ソース／ドレイン領域およびゲートは珪化物で覆われうる。次の工程において、ソースドレイン領域への、および、不同形ゲートへのコンタクトが、コンタクト積層物の堆積、積層物のリソグラフィ、コンタクトホールのエッチング、（例えば、タングステンでの）コンタクトホールの充填、および、平坦化（ＣＭＰ）により形成される。
【００５５】
本発明によれば、ゲートの規定は不同形ゲートＧ１、Ｇ２、Ｇ３、Ｇ４の作成を含む。
【００５６】
上述の本発明による半導体デバイスの製造プロセスが説明のためのみのものであり、代案となる実施は当業者により知られている。
【００５７】
以下、第１および第２のトランジスタＴ１、Ｔ２の構造が図４および５を参照してより詳細に説明される。
【００５８】
図３は第１の実施形態によるオーバーレイを測定するための半導体デバイスの原理を示している。
【００５９】
図３において、第１の実施形態による２つの半導体デバイス１、１’が示されている。
【００６０】
半導体デバイス１、１’の手段によるオーバーレイの測定の原理は、１対のトランジスタを整合させるための測定技術に基づいている。実質的に同様である電界効果トランジスタＴ１、Ｔ２などのデバイスは、これらの電界効果トランジスタＴ１、Ｔ２が半導体基板上に比較的に緊密に一緒に間隔を空けられていると、実質的に同じ性能を有する。この状況において、電界効果トランジスタの性能は、トランジスタのオン電流(on-current)、オフ電流(off-current)、または、閾値電圧(threshold voltage)などのデバイスパラメータに関連することができる。
【００６１】
基本的電界効果トランジスタ（すなわち、各トランジスタが単一のゲートを有する）の１つまたは複数の性能パラメータを測定するための「整合」測定技術('matching' measurement technique)は、当技術分野においては知られている。このような基本的な電界効果トランジスタに対する測定は、測定されたパラメータ値の分布を備えた結果をもたらす。このような分布は、典型的に、１対の整合している電界効果トランジスタのゼロ差値の周囲に中心を持っている。
【００６２】
本発明においては、製造中にゲートの幅の方向において（すなわち、方向Ｘに沿って）オーバーレイエラーが全く発生しなければ、各電界効果トランジスタが現在この方向Ｘに沿って不同形のゲートを有するという事実により、整合しているトランジスタの対Ｔ１、Ｔ２の分布は中心を持つのみとなっている。
【００６３】
不同形ゲートは、各電界効果トランジスタＴ１、Ｔ２を、一方のゲート部分Ｇ１、Ｇ４に対する第１のトランジスタ部分Ｐ１、Ｐ４と、他方のゲート部分Ｇ２、Ｇ３に対する第２のトランジスタ部分Ｐ２、Ｐ３とに効果的に分割する。
【００６４】
そのため、例えば第１の電界効果トランジスタＴ１に対して測定されたデバイスパラメータＺは、第１のトランジスタ部分Ｐ１に関連した第１のデバイスパラメータ成分ＺＰ１および第２のトランジスタ部分Ｐ２に関連した第２のデバイスパラメータ成分ＺＰ２を含む。
【００６５】
トランジスタ部分Ｐ１、Ｐ２の各々の幅を考慮すると、
Ｚ≡ＺＰ１＊Ｗ１＋ＺＰ２＊Ｗ２ （１）
ここで、Ｗ１は第１のトランジスタ部分Ｐ１の幅に等しく、かつ、Ｗ２は第２のトランジスタ部分の幅に等しい。（第１のトランジスタ部分Ｐ１のチャンネル長Ｌ１が第２のトランジスタ部分Ｐ２のチャンネル長（Ｌ２）とは等しくないため、ＺＰ１はＺＰ２と等しくないことに注意されたい。）
【００６６】
図３の上部において、オーバーレイエラーが発生していない状態が示されている。この場合、第１のゲート部分の幅は第２のゲート部分の幅、すなわち、２で除されたチャンネル領域の幅、Ｗ／２（すなわち、Ｗ１＝Ｗ２＝Ｗ／２）に等しい。
【００６７】
線Ｍにおいて鏡像関係にあるにしても、第２の電界効果トランジスタＴ２は第１の電界効果トランジスタＴ１と同一であるため、第２のトランジスタＴ２のデバイスパラメータＺは、第１のトランジスタＴ１のものと実質的に同じとなる。
【００６８】
整合測定により、第１のトランジスタＴ１に対して測定されたデバイスパラメータ（例えば、オン電流、オフ電流、または、閾値電圧）と、第２のトランジスタＴ２に対する同じデバイスパラメータとの間の差を決定することができる。
【００６９】
上述のような実質的に等しいサイズの２つの部分への各トランジスタＴ１、Ｔ２のチャンネル領域の幅Ｗの分割は例に過ぎず、第２の鏡像になったトランジスタにも同じ分割が適用されることを条件として、トランジスタＴ１、Ｔ２の他の分割も適用できる。半導体デバイス１の代案実施形態が図７を参照して以下に示される。
【００７０】
トランジスタＴ１、Ｔ２が実質的に同一である（すなわち、第１のトランジスタの不同形ゲートが、オーバーレイエラーなしに第２のトランジスタの不同形ゲートに関して正確に鏡像となっている）という仮定に基づくと、測定されたデバイスパラメータの差は（理想的には）ゼロとなる。
【００７１】
図３の下部において、半導体デバイス１’が示されており、同デバイス１’において、方向Ｘ、すなわちチャンネル領域の幅に沿って延在するオーバーレイエラーΔが発生している。第１のトランジスタＴ１’および第２のトランジスタＴ２’の双方の上において、不同形ゲートは、オーバーレイエラーにより方向Ｘに沿って距離Δにわたり移動されている。
【００７２】
チャンネル領域に比較したゲートのオーバーレイエラーΔにより、第１のトランジスタＴ１’は幅Ｗ／２＋Δを持つ第１のゲート部分Ｇ１’および幅Ｗ／２−Δを持つ第２のゲート部分Ｇ２’を示し、ならびに、第２のトランジスタＴ２’は幅Ｗ／２＋Δを持つ第３のゲート部分Ｇ３’および幅Ｗ／２−Δを持つ第４のゲート部分Ｇ４’を示す。
【００７３】
ゲート部分Ｇ１’、Ｇ２’、Ｇ３’、Ｇ４’の異なったオーバーレイを除くと、トランジスタＴ１’、Ｔ２’はさらに実質的に同一であると仮定される。（この点に関しては、半導体デバイス１’において同じ参照番号を持つ実体は、半導体デバイス１の同じ実体を指す。）
【００７４】
結果によれば、第１のトランジスタＴ１’から測定されたデバイスパラメータＺ１は、（数式１への類推において）少なくともΔ＜＜Ｗに対して、以下に等しくすることができ、
Ｚ１≡ＺＰ１＊（Ｗ／２＋Δ）＋ＺＰ２＊（Ｗ／２−Δ） （２）
かつ、第１のトランジスタＴ２’から測定されたデバイスパラメータＺ２は、少なくともΔ＜＜Ｗに対して、以下に等しくすることができ、
Ｚ２≡ＺＰ１＊（Ｗ／２−Δ）＋ＺＰ２＊（Ｗ／２＋Δ） （３）
そして、
Ｚ１−Ｚ２≡（ＺＰ１−ＺＰ２）＊２Δ （４）
【００７５】
ＺＰ１がＺＰ２とは等しくないため、Ｚ１とＺ２との間の差はゼロに等しくはないが、オーバーレイエラーΔに比例する。
【００７６】
有利に、本発明による半導体デバイス１は、オーバーレイエラーΔの離散値の決定を可能にするのみである上述した通りの従来技術の方法とは対照的に、連続スケールでのオーバーレイエラーΔの測定を可能にする。
【００７７】
各々が固有のかつ既知の設計組み込みオーバーレイエラー(designed-in overlay error)εを持つ数個の半導体デバイス１のアレイを設けることにより、実際のオーバーレイエラーΔを決定するために線形回帰法を使用することができる。設計組み込みの固有のオーバーレイエラーε（に加えて、未知の実際のオーバーレイエラーΔ）の関数としてデバイスパラメータ（すなわち、Ｚ１−Ｚ２）の差が測定される。この差に対する結果は、（上記に提示された数式による）実質的に線形の曲線をもたらす設計組み込みオーバーレイエラーεの関数としてプロットされる。続いて、この曲線の線形回帰係数が決定される。決定された線形回帰係数から、実際のオーバーレイエラーΔを、測定されたデバイスパラメータ差がゼロとなるこの曲線とオーバーレイエラーεの軸との交点から算出することができる。
【００７８】
有利に、特定のデバイス世代またはノードについて、線形回帰法の感度はその特定のデバイス世代またはノードに対して、設計組み込みオーバーレイエラーεの一連の値を適合することにより調整することができる。なぜなら、可能なオーバーレイエラーの大きさがそのデバイス世代のクリティカルディメンション（すなわち、半導体デバイスの表面構造体の最小サイズ）に依存して異なることがあるからである。例えば、１３０ｎｍノードのデバイスにおけるオーバーレイエラーΔの３σ誤差は約２０ｎｍであるのに対して、６５ｎｍノードに対するオーバーレイエラーΔの３σは約８〜１０ｎｍである。
【００７９】
半導体デバイスの関連寸法は以下のようにすることができる。拡散領域およびチャンネル領域の幅Ｗ＝５００ｎｍ、第１（第４）のゲート長Ｌ１（Ｌ４）＝１５０ｎｍ、および、第２（第３）のゲート長Ｌ２（Ｌ３）＝２５０ｎｍ。
【００８０】
設計組み込みオーバーレイエラーεの値は、５ｎｍ刻みで一連の５〜３０ｎｍの範囲とすることができる。
【００８１】
半導体デバイス１は、その特定の方向におけるオーバーレイの測定のために様々な方向に位置合わせできる。例えば、半導体デバイスは、リソグラフィ装置のスキャン方向に沿って、または、垂直に（すなわち、それぞれスキャン方向および非スキャン方向に沿って）のいずれかに配置されている第１のゲート部分Ｇ１、第２のゲート部分Ｇ２、第３のゲート部分Ｇ３、および、第４のゲート部分Ｇ４を含む制御ゲート線と位置合わせすることができる。
【００８２】
加えて、本発明の半導体デバイス１が標準的なＣＭＯＳプロセスのシーケンスにより生産することができるため、半導体デバイス１（または、半導体デバイス１のアレイ）は大型デバイス構造における埋め込み構造として容易に使用することができる。
【００８３】
さらに、本発明による半導体１（のアレイ）は、マイクロ電子デバイスに含まれる補正電子デバイスとしても使用することができる。動作中に、このマイクロ電子デバイスは、例えば評価回路による半導体デバイス１の測定を可能にし、かつ、測定された結果からマイクロ電子デバイスの組立て中に発生するオーバーレイエラーを決定可能とすることができる。このことは、オーバーレイエラーに敏感である１つまたは複数の機能ブロックを含むマイクロ電子デバイスに対する内部補正として有用とすることができる。
【００８４】
上述の実施形態において、第１のトランジスタの第１のゲートの不同形形状は、鏡像ではあっても第２のトランジスタの第２のゲートの形状と同一である。本発明によれば、第１のトランジスタの第１のゲートの不同形形状は第２のトランジスタの第２のゲートの不同形形状と異なってもよい。トランジスタに対するオーバーレイエラーの影響の大きさは、そのトランジスタのゲートの形状に関連することができる。第１と第２のゲートの形状の差に起因して、第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響とは異なる第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響を測定することにより、オーバーレイエラーをやはり決定することができる。当業者は、このことが較正手順および／または追加の数学的解決工程を必要とすることがあることを理解されよう。
【００８５】
図４は、図２の線ＩＶ−ＩＶに沿ってオーバーレイを測定するための半導体デバイスの第１の領域の断面図である。
【００８６】
半導体基板１００の表面において、第１および第２の拡散領域Ａ１、Ａ２には、Ａ１とＡ２の間に所在する第１のチャンネル領域Ｒ１が配置されている。
【００８７】
薄い誘電体層またはゲート酸化物Ｇがチャンネル領域Ｒ１を覆っている。
【００８８】
ゲート酸化物Ｇの頂部には、第１のゲート部分Ｇ１が配置されている。スペーサＳＰは側壁Ｓ１を覆っている。第１のゲート部分Ｇ１は方向Ｙにおいて長さＬ１を有する。
【００８９】
図５は、図２の線Ｖ−Ｖに沿ってオーバーレイを測定するための半導体デバイスの第２の領域の断面図である。
【００９０】
半導体基板１００の表面において、第１および第２の拡散領域Ａ１、Ａ２には、Ａ１とＡ２の間に所在する第１のチャンネル領域Ｒ１が配置されている。
【００９１】
薄い誘電体層またはゲート酸化物Ｇがチャンネル領域Ｒ１を覆っている。
【００９２】
ゲート酸化物Ｇの頂部には、第２のゲート部分Ｇ２が配置されている。側壁Ｓ１はスペーサＳＰにより覆われている。第１のゲート部分Ｇ２は方向Ｙにおいて長さＬ２を有する。
【００９３】
半導体デバイス１が装備された特定のマイクロ電子デバイスに対してリソグラフィプロセスにより発生されたオーバーレイエラーΔは、半導体デバイスが自身が電気的に測定可能な状態に達した後に半導体デバイス１のデバイスパラメータの測定により決定することができる。測定の結果は、特定のマイクロ電子デバイスの製造において使用されたリソグラフィ装置に対する補正係数を提供するために使用することができる。
【００９４】
図６は、既出の各図に示された半導体デバイスのさらなるレイアウトの平面図である。
【００９５】
図６において、同じ参照番号を持つ実体は既出の各図に示された同じ実体を指す。
【００９６】
第１および第２のトランジスタＴ１、Ｔ２は金属配線へのコンタクトを有する。当業者には知られているように、金属配線は、半導体基板１００の表面に形成されたトランジスタの上方のレベルに典型的に所在する。金属配線のレベルとトランジスタとの間には、この金属配線とトランジスタを電気的に分離している少なくとも１つの絶縁層がある。
【００９７】
第１のトランジスタＴ１は、第１の拡散領域Ａ１を第１の金属線Ｍ１に、および、第２の拡散領域Ａ２を第２の金属線Ｍ２にそれぞれ接続している複数の第１および第２のコンタクトＳ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃを含んでいる。
【００９８】
同様に、第２のトランジスタＴ２は、第３の拡散領域Ａ３を第３の金属線Ｍ３に、および、第４の拡散領域Ａ４を第４の金属線Ｍ４にそれぞれ接続している複数の第３および第４のコンタクトＳ３ａ、Ｓ３ｂ、Ｓ３ｃ、Ｓ４ａ、Ｓ４ｂ、Ｓ４ｃを含んでいる。
【００９９】
各拡散領域上の複数のコンタクトは、同コンタクトの位置が、個々の拡散領域に対応したトランジスタのデバイスパラメータの測定には実質的に影響を及ぼさない方法で構築されている。図６において、拡散領域当り３つの四角形のコンタクトが示されているが、拡散領域には異なった数（すなわち、少なくとも１つ）のコンタクトが使用できる。同様に、拡散領域上の１つまたは複数のコンタクトの形状が同図に示されたものとは異なって、例えば長方形でもよい。
【０１００】
図２に示された半導体デバイス１の実施形態において、第１と第２のトランジスタＴ１、Ｔ２の不同形ゲートＧ１、Ｇ２、Ｇ３、Ｇ４の間の接続線Ｇ５は、第５の金属線Ｍ５への単一共通コンタクトＣＣにより接続されている。
【０１０１】
第１、第２、第３、第４、および、第５の金属線Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は、第１のトランジスタＴ１および第２のトランジスタＴ２のデバイスパラメータをそれぞれ測定するために（図示されていない）回路への接続を提供するために、半導体基板上に配列されている。
【０１０２】
図７は、本発明のさらなる実施形態によるオーバーレイを測定するための半導体デバイス１０の上面図である。図７において、既出の各図において示された同じ参照番号を持つ実体は既出の各図における対応する実体を指す。
【０１０３】
既出の各図においては、第１のトランジスタＴ１の不同形ゲートＧ１、Ｇ２および第２のトランジスタＴ２の不同形ゲートＧ３、Ｇ４が、半導体デバイスの縦方向Ｙに関して対称である半導体デバイス１が説明された。
【０１０４】
図７に示された実施形態において、半導体デバイス１０は、個々の不同形ゲートが方向Ｙに沿って対称的な設計を有する不同形ゲートＧ１、Ｇ２を持つ第１のトランジスタＴ１および不同形ゲートＧ３、Ｇ４を持つ第２のトランジスタＴ２を含んでいる。第１のトランジスタＴ１の不同形ゲートの第１のゲート部分Ｇ１は、第１のトランジスタＴ１の第２のゲート部分Ｇ２の側壁１３と実質的に一致する縦方向Ｙにおいて延在する側壁１２を有する。
【０１０５】
同様に、第２のトランジスタＴ２の不同形ゲートの第４のゲート部分Ｇ４は、第２のトランジスタＴ２の第３のゲート部分Ｇ３の側壁１３と実質的に一致する縦方向Ｙにおいて延在する側壁１４を有する。
【０１０６】
この設計により、導電体Ｇ１、Ｇ２、Ｇ３、Ｇ４における不連続は低減される。このようにして、ゲート部分Ｇ１、Ｇ２、Ｇ３、Ｇ４を介したより均一な電流を、および、その結果としてデバイスのより線形な応答を得ることができる。
【０１０７】
図８は、本発明の他の実施形態によるオーバーレイを測定するための半導体デバイス２５の上面図である。
【０１０８】
図８において、既出の各図に示された同じ参照番号を持つ実体は既出の各図に示された対応する実体を指す。
【０１０９】
トランジスタの電子特性は、デバイスの有効面積、すなわちチャンネルの有効面積とともに変化するとして知られている。Ｐｅｌｇｒｏｍの法則(Pelgrom's law)は、標準的な変化が有効チャンネル面積の平方根に反比例すると述べている。この実施形態においては、チャンネル面積が比較的拡大されている半導体デバイスが提供されている。トランジスタの有効チャンネル面積を拡大することにより、半導体デバイス間での変化を低減することができる。有効チャンネル面積の拡大は、第１および第２のトランジスタＴ１、Ｔ２の複合体を使用することにより達成される。各複合トランジスタＴ１、Ｔ２はそれぞれグループのトランジスタＴＧ１、ＴＧ２を含んでいる。各グループにおいて、トランジスタは、各グループにおいて複数のトランジスタを直列に結合するための中間拡散領域を備えて、それぞれ第１と第２の拡散領域および第３と第４の拡散領域の間の直列接続に配置されている。
【０１１０】
第１のグループのトランジスタＴＧ１は複数の第１のトランジスタ、ここに示された実施例において３つのトランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃを含んでいる。第２のグループのトランジスタＴＧ２は、第１のグループに対する同じ数のトランジスタ、ここに示された実施例において３つのトランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃを含んでいる。半導体デバイスの電子特性の必要な正確度および許容されている変化に依存して、第１および第２のグループ内でいずれの数のトランジスタも使用することができる。
【０１１１】
各グループにおけるトランジスタは一列の直列接続に配置されている。第１のグループのトランジスタＴＧ１において、トランジスタＴ１ａは第１の中間拡散領域Ａ１ａによりトランジスタＴ１ｂに結合され、トランジスタＴ１ｂは第２の中間拡散領域Ａ２ａによりトランジスタＴ１ｃに結合されている。第２のグループのトランジスタＴＧ２において、トランジスタＴ２ａは第３の中間拡散領域Ａ３ａによりトランジスタＴ２ｂに結合され、トランジスタＴ２ｂは第４の中間拡散領域Ａ４ａによりトランジスタＴ２ｃに結合されている。直列接続は、図９を参照して以下に説明されるように、より詳細に説明される。
【０１１２】
上記に説明されたように、各グループのトランジスタＴＧ１、ＴＧ２において、各トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃは不同形ゲートＧ１ａ、Ｇ２ａ、Ｇ１ｂ、Ｇ２ｂ、Ｇ１ｃ、Ｇ２ｃ、Ｇ３ａ、Ｇ４ａ、Ｇ３ｂ、Ｇ４ｂ、Ｇ３ｃ、Ｇ４ｃを有する。各トランジスタのゲートＧ１ａ、Ｇ２ａ、Ｇ１ｂ、Ｇ２ｂ、Ｇ１ｃ、Ｇ２ｃ、Ｇ３ａ、Ｇ４ａ、Ｇ３ｂ、Ｇ４ｂ、Ｇ３ｃ、Ｇ４ｃは、ゲートが方向Ｙにおいて、第１のゲート部分の（方向Ｙにおける）ゲート長が第２のゲート部分のゲート長とは異なっている第１の部分Ｇ１ａ、Ｇ１ｂ、Ｇ１ｃ、Ｇ４ａ、Ｇ４ｂ、Ｇ４ｃと第２のゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃ、Ｇ３ａ、Ｇ３ｂ、Ｇ３ｃとに分割されていることにおいて不同形である。
【０１１３】
この実施形態において、ゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃ、Ｇ３ａ、Ｇ３ｂ、Ｇ３ｃは中央ゲート体ＣＧにより相互に接続されている。このようにして、使用中に、全てのトランジスタの全てのゲート部分に同一のゲート電圧をかけることができる。
【０１１４】
図９は、図８における線ＩＸ−ＩＸに沿って示された半導体デバイスの断面図である。半導体基板１００の表面において、拡散領域Ａ１、Ａ１ａ、Ａ２ａ、Ａ２は、拡散領域Ａ１とＡ１ａとの間に所在するトランジスタＴ１ａの第１のチャンネル領域Ｒ１ａ、拡散領域Ａ１ａとＡ２ａとの間のトランジスタＴ１ｂの次のチャンネル領域Ｒ１ｂ、ならびに、拡散領域Ａ２ａとＡ２との間のトランジスタＴ１ｃのさらなるチャンネル領域Ｒ１ｃを備えて配置されている。
【０１１５】
薄い誘電体層またはゲート酸化物Ｇは各チャンネル領域Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃを覆っている。
【０１１６】
ゲート酸化物Ｇの頂部上には、トランジスタＴ１ａのゲート部分Ｇ１ａがチャンネル領域Ｒ１ａを覆って配置され、トランジスタＴ１ｂのゲート部分Ｇ１ｂがチャンネル領域Ｒ１ｂを覆って配置され、かつ、トランジスタＴ１ｃのゲート部分Ｇ１ｃがチャンネル領域Ｒ１ｃを覆って配置されている。各チャンネル領域Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃはチャンネル長Ｌ１を有する。スペーサＳＰは各ゲート部分の側壁を覆っている。第１のコンタクトＣ１は拡散領域Ａ１上に配置され、かつ、第２のコンタクトＣ２は拡散領域Ａ２上に配置されている。
【０１１７】
当業者により理解されるように、第１のグループのトランジスタＴＧ１のゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃは、これらのゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃの各々の下方のチャンネル長Ｌ２がゲート部分Ｇ１ａ、Ｇ１ｂ、Ｇ１ｃの各々の下方のチャンネル長Ｌ１より長いことを除いて、図９に示されたものと同様の形で配置されている。同様に、第２のグループのトランジスタＴＧ２が第１のグループのトランジスタＴＧ１と同じレイアウトを有している。
【０１１８】
図１０は、本発明の他の実施形態によるオーバーレイを測定するための半導体デバイス３０の上面図である。
【０１１９】
図１０において、既出の各図に示されたものと同じ参照番号を持つ実体は既出の各図における対応する実体を指す。この実施形態において、半導体デバイスは図８および９に示されたものと同じ第１および第２のグループのトランジスタＴＧ１、ＴＧ２を含んでいる。ここに示された半導体デバイスの実施形態は、第１および第２のグループのトランジスタの第２のゲート部分Ｇ２ａ、Ｇ２ｂ、Ｇ２ｃ、Ｇ３ａ、Ｇ３ｂ、Ｇ３ｃがそれぞれ、拡散領域Ａ１、Ａ３と拡散領域Ａ２、Ａ４との間に延在する単一の第２のゲート部分Ｇ２、Ｇ３に結合されていることが、図８および９に示された実施形態と異なる。線ＸＩ−ＸＩに沿った第１のグループのトランジスタの断面図は、図１１に示されている。第２のグループのトランジスタＴＧ２が第１のトランジスタＴＧ１と同じレイアウトを有している。
【０１２０】
上述されたような実施形態における半導体デバイスは、デバイスの縦方向に沿った一次元オーバーレイ測定が可能である。ＸおよびＹ方向における基板上のオーバーレイを測定するために、上述されたような実施形態の１つによる構造体を、同構造体の縦方向がそれぞれＸおよびＹ方向に沿って基板上に定置する必要がある。以下、２つの直交する方向におけるオーバーレイの組合せ測定を可能にする本発明による組立て済み半導体デバイスの構造が説明される。
【０１２１】
図１２は、本発明の実施形態による組立て済み半導体デバイスの上面図を示している。
【０１２２】
このような組立て済み半導体デバイスは、第１および第２のトランジスタが第１の方向（例えば、方向Ｘ）に沿って位置合わせされている既出の各図に示された半導体デバイスの１つを取り上げ、かつ、その半導体デバイスを、その第１の半導体デバイスを基準として９０度にわたり回転された第２の同一の半導体デバイスと組み合わせること、すなわち、第２の半導体デバイスにおいて、個々の第１および第２のトランジスタが第１の方向に垂直な第２の方向に沿って位置合わせされている、により形成することができる。２つの半導体デバイスは、自身の個々の第１および第２のトランジスタの不同形ゲート間の導電体を共有している。
【０１２３】
組立て済み半導体デバイス４０は、不同形ゲートＧ１、Ｇ２を持つ第１のトランジスタＴ１、不同形ゲートＧ３、Ｇ４を持つ第２のトランジスタＴ２、不同形ゲートＧ５、Ｇ６を持つ第１の追加トランジスタＴ３、および、不同形ゲートＧ７、Ｇ８を持つ第２の追加トランジスタＴ４を含んでいる。
【０１２４】
４つのトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４は、全てのトランジスタの不同形ゲートを接続するために共通ゲート体ＣＧを共有している。
【０１２５】
各トランジスタは２つの拡散領域Ａ間に所在する不同形ゲートの下方のチャンネル領域を含んでいる。
【０１２６】
第１および第２のトランジスタＴ１、Ｔ２は、第１の方向Ｘに沿って位置合わせされ、第１および第２の追加トランジスタＴ３、Ｔ４は第１の方向Ｘに垂直な第２の方向Ｙに沿って位置合わせされている。
【０１２７】
第１および第２の追加トランジスタは、第１および第２のトランジスタと同じ形で機能する。
【０１２８】
図１３は、さらなる実施形態による組立て済み半導体デバイスの上面図を示している。
【０１２９】
図１２に示された組立て済み半導体デバイスは、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４を修正されたトランジスタＴ５、Ｔ６、Ｔ７、Ｔ８と直列に配置することによりさらに延長することができ、ここで、各トランジスタは、修正されたトランジスタと共通の拡散領域Ａを有する。修正されたトランジスタは、直列に配置されたトランジスタを基準として、設計組み込みオーバーレイエラーＥｘまたはＥｙを有する。設計組み込みオーバーレイエラーは、トランジスタおよび修正トランジスタの向きに依存して第１の方向Ｘまたは第２の方向Ｙのいずれかにおいて延長する。
【０１３０】
コンタクトＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８はトランジスタおよび修正トランジスタの各々の拡散領域Ａ、ＡＡ上に配置されている。トランジスタおよび付属の修正トランジスタの共通拡散領域上のコンタクトは、トランジスタおよび修正トランジスタにより共有されている。
【０１３１】
この実施形態において、組立て済み半導体デバイスの各角部の拡散領域ＡＡは、その角部のトランジスタにより共有されている。図１４は、本発明のさらなる実施形態によるオーバーレイを測定するための組立て済み半導体デバイスの上面図を示している。
【０１３２】
この実施形態において、図１３に示された組立て済み半導体デバイスのトランジスタおよび修正済みトランジスタは各々が、複合トランジスタＴ５１、Ｔ５２、Ｔ５３、Ｔ５４、Ｔ５５、Ｔ５６、Ｔ５７、Ｔ５８からなる。各複合トランジスタＴ５１、Ｔ５２、Ｔ５３、Ｔ５４、Ｔ５５、Ｔ５６、Ｔ５７、Ｔ５８は、トランジスタエレメントのグループＴ５１ａ、Ｔ５１ｂ、Ｔ５１ｃ；Ｔ５２ａ、Ｔ５２ｂ、Ｔ５２ｃ；Ｔ５３ａ、Ｔ５３ｂ、Ｔ５３ｃ；Ｔ５４ａ、Ｔ５４ｂ、Ｔ５４ｃ；Ｔ５５ａ、Ｔ５５ｂ、Ｔ５５ｃ；Ｔ５６ａ、Ｔ５６ｂ、Ｔ５６ｃ；Ｔ５７ａ、Ｔ５７ｂ、Ｔ５７ｃ；Ｔ５８ａ、Ｔ５８ｂ、Ｔ５８ｃにそれぞれ分割される。
【０１３３】
複合トランジスタは、水平方向および垂直方向に沿った実質的に直交の構造のエッジ部に沿って対（Ｔ５１、Ｔ５３；Ｔ５５、Ｔ５７；Ｔ５２、Ｔ５４；Ｔ５６、Ｔ５８）として配置されている。
【０１３４】
図９を参照して既に説明されたように、各複合トランジスタの各グループ内に、トランジスタエレメントが直列接続されている。この実施例において、各複合トランジスタは、２つの外側拡散領域ＡＡ間で、直列に接続された３つのトランジスタエレメントに分割され、隣接したトランジスタエレメントの各対間には中間拡散領域Ａがある。各複合トランジスタは、１つのトランジスタエレメントを含むいずれかの適した数の個別のトランジスタエレメントを含む。
【０１３５】
各グループにおける各トランジスタエレメントは、第１のゲート部分の下方のチャンネル長が第２のゲート部分の下方のチャンネル長とは異なっている形で配置された第１のゲート部分および第２のゲート部分を持つ不同形ゲートを有する。
【０１３６】
組立て済み半導体デバイス５０の全ての不同形ゲートは共通ゲート体ＣＧに接続されている。
【０１３７】
直交構造複合トランジスタＴ５１の一方の水平側面には、複合トランジスタＴ５３が直列に配置されている。直交構造複合トランジスタＴ５２の他方の水平側面には、複合トランジスタＴ５４が直列に配置されている。複合トランジスタＴ５１に直接に面した反対側の水平側面上の複合トランジスタＴ５２は、複合トランジスタＴ５１と実質的に同一に設計されている。同様に、複合トランジスタＴ５３に直接に面した反対側の水平側面上の複合トランジスタＴ５４は、複合トランジスタＴ５３と実質的に同一に設計されている。
【０１３８】
実質的に直交構造複合トランジスタＴ５５の一方の垂直側面には、複合トランジスタＴ５７が直列に配置されている。直交構造複合トランジスタＴ５６の他方の垂直側面には、複合トランジスタＴ５８が直列に配置されている。複合トランジスタＴ５６に直接に面した反対側の垂直側面上の複合トランジスタＴ５５は、複合トランジスタＴ５６と実質的に同一に設計されている。同様に、複合トランジスタＴ５８に直接に面した反対側の垂直側面上の複合トランジスタＴ５７は、複合トランジスタＴ５８と実質的に同一に設計されている。
【０１３９】
コンタクトＣ５１、Ｃ５２、Ｃ５３、Ｃ５４、Ｃ５５、Ｃ５６、Ｃ５７、および、Ｃ５８は、各２つの隣接した複合トランジスタの間に（共通の拡散領域上に）配置されている。複合トランジスタＴ５１はコンタクトＣ５１を複合トランジスタＴ５５と共有し、コンタクトＣ５２を複合トランジスタＴ５３と共有している。複合トランジスタＴ５３はコンタクトＣ５３を複合トランジスタＴ５６とさらに共有している。複合トランジスタＴ５６はコンタクトＣ５５を複合トランジスタＴ５８と共有している。複合トランジスタＴ５８はコンタクトＣ５８を複合トランジスタＴ５４とさらに共有している。さらに、複合トランジスタＴ５４はコンタクトＣ５７を複合トランジスタＴ５２と共有している。複合トランジスタＴ５２はコンタクトＣ５６をトランジスタＴ５７と共有し、かつ、複合トランジスタＴ５７はコンタクトＣ５４を複合トランジスタＴ５５と共有している。
【０１４０】
構造の各側面の中央に所在するコンタクトＣ５２、Ｃ５４、Ｃ５５、Ｃ５７は、（図示されていない）金属線によりインターコネクト、すなわち、相互に接続されている。
【０１４１】
共通ゲート体ＣＧには、１つまたは複数のゲートコンタクトＣＧ５０、ＣＧ５１、ＣＧ５２、ＣＧ５３が設けられている。
【０１４２】
ゲートコンタクトＣＧ５０、ＣＧ５１、ＣＧ５２、ＣＧ５３の数は、半導体デバイスの実際の特徴のサイズおよび各複合トランジスタ内のトランジスタエレメントの実際の数に依存して変化することができる。
【０１４３】
直交構造の同じ側面上の複合トランジスタ間には、設計組み込みオーバーレイエラーが配置されている。ダッシュ線により示されているように、設計組み込みオーバーレイエラーＥｙは複合トランジスタＴ５１と複合トランジスタＴ５３との間に存在する。同様に、同じ設計組み込みオーバーレイエラーＥｙが複合トランジスタＴ５２と複合トランジスタＴ５４との間の直交構造の反対側に存在する。
【０１４４】
同様に、点線により示されているように、設計組み込みオーバーレイエラーＥｘが複合トランジスタＴ５５と複合トランジスタＴ５７との間に存在する。同様に、同じ設計組み込みオーバーレイエラーＥｘが複合トランジスタＴ５６と複合トランジスタＴ５８との間の直交構造の反対側に存在する。
【０１４５】
上述の構造において、角部コンタクトＣ５１、Ｃ５３、Ｃ５６、Ｃ５８の各々から構造の各側面の中央に所在する相互に接続された中央コンタクトＣ５２、Ｃ５４、Ｃ５５、Ｃ５７への４つの電流を測定することができる。
【０１４６】
４つの電流から、複合トランジスタの第１のゲート部分における電流密度、複合トランジスタの第２のゲート部分における電流密度、および、水平および垂直の方向ＸおよびＹにおける実際のオーバーレイΔを計算することができる。
【０１４７】
代案実施形態において、複合トランジスタの不同形ゲートは図１１に示されたものと同じ形で配置され、ここで、各複合トランジスタのトランジスタエレメントの第２のゲート部分は単一の第２のゲート部分として結合されている。
【０１４８】
図１５は、本発明によるリソグラフィ装置の回路を示している。
【０１４９】
本発明の１つの態様において、リソグラフィ装置には、入力ポートＩ１、プロセッサＣＰＵ、および、メモリＭＥＭを含む回路Ｃ１が設けられている。入力Ｉ１は、半導体デバイス１により、または、そのような半導体デバイス１のアレイにより、測定され得た、または、上述のいずれかの方法で決定されたオーバーレイエラーΔに関連したオーバーレイエラー信号Ｏを受信するように構成されている。プロセッサＣＰＵはオーバーレイエラー信号Ｏを受信するために入力ポートＩ１に接続されている。同様に、プロセッサＣＰＵはメモリＭＥＭおよび出力ポートＯ１に接続されている。出力ポートＯ１はマスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦに（または、マスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦをそれぞれ制御するために（鎖線で示された）少なくとも１つの制御部ＣＵに）接続されている。
【０１５０】
プロセッサＣＰＵは、受信されたオーバーレイエラー信号ＯからオーバーレイエラーΔを決定するように、かつ、マスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦの少なくとも１つ（または、マスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦの少なくとも１つの制御部ＣＵ）にオーバーレイエラー補正信号ＯＣＳを供給するように、さらに構成されている。
【０１５１】
マスクテーブルＭＴ、ウェーハステージＷＴ、および、干渉計デバイスＩＦの少なくとも１つにオーバーレイエラー補正信号ＯＣＳを供給することにより、リソグラフィ装置は、例えば生産中に発生する可能性のある同装置の設定の変化またはドリフトを、補正することができる。
【０１５２】
プロセッサＣＰＵは１つのボックスとして示されているが、プロセッサＣＰＵは、当業者に知られているように、互いから離れて所在することができる並列に機能するか、または、１つのメインプロセッサにより制御されているいくつかの演算部を含むことができる。
【０１５３】
プロセッサＣＰＵの機能は、上述の機能を実行するためのハードウェアまたはソフトウェア構成部分のいずれかにおいて実施することができる。当業者は、本発明の機能がハードウェアおよびソフトウェア構成部分の組合せによっても達成できることを理解されよう。当業者により知られているように、アナログまたはデジタルのいずれかのハードウェア構成部分はプロセッサＣＰＵ内に存在することができるか、プロセッサＣＰＵとインターフェイスされている独立した回路として存在することができる。さらに、ソフトウェア構成部分がプロセッサＣＰＵに接続されたメモリ領域ＭＥＭ内に存在できることは、当業者により理解されよう。メモリＭＥＭも内蔵メモリとしてプロセッサＣＰＵと一体化することができる。
【０１５４】
本明細書では、ＩＣの製造におけるリソグラフィ装置の使用に対して特に言及しているかもしれないが、本明細書に説明されているリソグラフィ装置が、集積光学系、磁気ドメインメモリのためのパターンの誘導および検出、フラットパネルディスプレイ、液晶ディスプレイ（ＬＣＤ）、薄膜磁気ヘッドなどの製造などの他の実用例を有することができることを理解されたい。当業者は、そのような代案実用例の状況において、本明細書における用語「ウェーハ」または「ダイ」のいずれの使用もより一般的な用語「基板」または「ターゲット部分」とそれぞれ同義であると考えられることを理解されよう。本明細書において言及された基板は、例えば、トラック（典型的に、基板にレジストの層を塗布し、露光されたレジストを現像するツール）、メトロロジーツールおよび／またはインスペクションツールにおいて、露光の前または後にプロセスすることができる。適用される場合、本明細書における開示はこのような、および他の基板プロセスツールに適用することができる。さらに、基板は、例えば多層ＩＣを作成するために、２回以上プロセスすることができ、そのため、本明細書において使用されている用語「基板」はプロセス済みの多数の層を既に含む基板を指すこともできる。
【０１５５】
光リソグラフィにおける本発明の実施形態の使用に対する特定の言及が上で行われたかもしれないが、本発明が他の実用例、例えば、インプリントリソグラフィなどに使用でき、かつ、状況が許容する場合には光リソグラフィに限定されない。インプリントリソグラフィにおいて、パターニングデバイスにおける微細構造は基板上に作成されるパターンを規定する。パターニングデバイスの微細構造は、基板に供給されたレジストの層内に押圧することができ、その基板上でレジストは、電磁放射、熱、圧力、または、それらの組合せを与えることにより硬化される。パターニングデバイスはレジストから外され、レジストが硬化された後にレジスト内にパターンを残す。
【０１５６】
本明細書において使用されている用語「放射」および「ビーム」は、（例えば、３６５、３５５、２４８、１９３、１５７、または、１２６ｎｍの、または、その付近の波長を有する）紫外（ＵＶ）放射および（例えば、５から２０ｎｍの範囲の波長を有する）極端紫外（ＥＵＶ）放射、ならびに、イオンビームまたは電子ビームなどの粒子ビームを含めた全てのタイプの電磁放射を包含する。
【０１５７】
状況が許容すれば、用語「レンズ」は、屈折型、反射型、磁気型、電磁気型
、および、静電型の光コンポーネントを含めて様々なタイプの光コンポーネントのいずれか１つまたは組合せを指すことができる。
【０１５８】
本発明の特定の実施形態が上記に説明された一方、本発明が説明されたもの以外に実施できる。例えば、本発明は、上記に開示された方法を記述した機械読取可能な指令の１つまたは複数のシーケンスを含むコンピュータプログラム、または、内部にそのようなコンピュータプログラムを記憶したデータ記憶媒体（例えば、半導体メモリ、磁性または光学ディスク）の形態を取ることができる。
【０１５９】
上記の説明は限定的ではなく例示的であることを意図されている。したがって、当業者には、冒頭に述べられた特許請求の範囲から逸脱せずに、説明された如くの本発明に、修正を行えることが明らかであろう。
【図面の簡単な説明】
【０１６０】
【図１】本発明の実施形態によるリソグラフィ装置を示す図である。
【図２】本発明の実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図３】オーバーレイを測定するための半導体デバイスの原理を示す図である。
【図４】オーバーレイを測定するための半導体デバイスの第１の領域の断面図である。
【図５】オーバーレイを測定するための半導体デバイスの第２の領域の断面図である。
【図６】図２に示された半導体デバイスのレイアウトを示す図である。
【図７】本発明のさらなる実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図８】本発明の他の実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図９】図８に示された半導体デバイスの断面図である。
【図１０】本発明の他の実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図１１】図１０に示された半導体デバイスの断面図である。
【図１２】本発明の実施形態による組立て済み半導体デバイスの上面図である。
【図１３】さらなる実施形態による組立て済み半導体デバイスの上面図である。
【図１４】本発明のさらなる実施形態によるオーバーレイを測定するための半導体デバイスの上面図である。
【図１５】リソグラフィ装置の回路を示す図である。
【特許請求の範囲】
【請求項１】
半導体基板上のオーバーレイエラーを決定するための半導体デバイスであって、
第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、
前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されている、半導体デバイス。
【請求項２】
前記第１のゲートは、第１のゲート部分および第２のゲート部分を含み、前記第１のゲート部分および前記第２のゲート部分は、互いに平行に第１の方向に延在し、前記第１のゲート部分のゲート長は前記第２のゲート部分のゲート長とは異なっており、
前記第２のトランジスタは、前記第１の方向に垂直な第２の方向において前記第１のトランジスタに隣接して配置され、前記第２のゲートは、第３のゲート部分および第４のゲート部分を含み、前記第３のゲート部分および前記第４のゲート部分は、互いに平行に前記第１の方向に延在し、前記第３のゲート部分のゲート長は前記第４のゲート部分のゲート長とは異なっている、請求項１に記載の半導体デバイス。
【請求項３】
前記第２のゲートの前記第３のゲート部分および前記第４のゲート部分の配置は、前記第１のゲートの前記第１のゲート部分および前記第２のゲート部分の配置に関して鏡像レイアウトである、請求項２に記載の半導体デバイス。
【請求項４】
前記第１のゲートの前記第１のゲート部分は、前記第１のゲートの前記第２のゲート部分の側壁と実質的に一致する側壁を有し、前記第２のゲートの前記第３のゲート部分は、前記第２のゲートの前記第４のゲート部分の側壁と実質的に一致する側壁を有する、請求項２または３に記載の半導体デバイス。
【請求項５】
前記第１のトランジスタのデバイスパラメータの第１の値および前記第２のトランジスタのデバイスパラメータの第２の値を決定するための回路をさらに含む、請求項１から４のいずれか一項に記載の半導体デバイス。
【請求項６】
前記デバイスパラメータを測定するための前記回路は、前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定する、請求項５に記載の半導体デバイス。
【請求項７】
前記デバイスパラメータは、少なくともオン電流、オフ電流、および、閾値電圧を含むグループからの１つである、請求項５または６に記載の半導体デバイス。
【請求項８】
前記第１のトランジスタの前記第１のゲートと前記第２のトランジスタの前記第２のゲートは、接続され、かつ共通のゲートコンタクトを共有している、請求項１から７のいずれか一項に記載の半導体デバイス。
【請求項９】
前記第１および前記第２のトランジスタは、それぞれ第１および第２の複合トランジスタとして構成され、それぞれ複数の少なくとも２つのトランジスタエレメントからなる第１および第２のグループを含み、前記第１および前記第２のグループ内の前記複数の少なくとも２つのトランジスタエレメントは、それぞれ前記第１と前記第２の拡散領域との間に、および前記第３と前記第４の拡散領域との間に直列接続で配置され、それぞれのグループ内の前記複数の少なくとも２つのトランジスタエレメントを直列に結合するための中間拡散領域を備える、請求項１から８のいずれか一項に記載の半導体デバイス。
【請求項１０】
前記複合トランジスタの前記ゲートは、相互に接続され、かつ共通のゲートコンタクトを共有する、請求項９に記載の半導体デバイス。
【請求項１１】
前記第１のトランジスタエレメントグループの各トランジスタエレメントの前記第２のゲート部分は、前記第１と前記第２の拡散領域の間に延在する単一の第２のゲート部分にて接合され、
前記第２のトランジスタエレメントグループの各トランジスタエレメントの前記第３のゲート部分は、前記第３と前記第４の拡散領域の間に延在する単一の第３のゲート部分にて接合されている、請求項９または１０に記載の半導体デバイス。
【請求項１２】
第１の追加トランジスタおよび第２の追加トランジスタをさらに含み、前記第１の追加トランジスタは、第１の追加ゲートと関連する第１の追加の、および第２の追加の拡散領域を含み、
前記第２の追加トランジスタは、第２の追加ゲートと関連する第３の追加の、および第４の追加の拡散領域を含み、
前記第１および前記第２の追加ゲートは、それぞれ不同形な形状を有し、
前記第２の追加ゲートは、前記第２の追加のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１の追加トランジスタの前記デバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１の追加ゲートの向きに対して配向され、前記第１および前記第２の追加トランジスタの各々は、不同形ゲートを有し、
前記第１、前記第２、前記第１の追加、および前記第２の追加トランジスタは、各トランジスタの前記不同形ゲートを接続するための共通導電体を共有し、 前記第１および前記第２のトランジスタは、第１の方向に沿って位置合わせされ、前記第１の追加および前記第２の追加トランジスタは、前記第１の方向に垂直な第２の方向に沿って位置合わせされている、請求項１から１１のいずれか一項に記載の半導体デバイス。
【請求項１３】
前記第１、前記第２、前記第１の追加、および前記第２の追加トランジスタは、それぞれ第１、第２、第１の追加、および第２の追加複合トランジスタとして構成され、
それぞれ複数の少なくとも２つのトランジスタエレメントからなる第１、第２、第１の追加、および第２の追加グループを含み、前記第１、前記第２、前記第１の追加、および前記第２の追加グループ内の前記複数の少なくとも２つのトランジスタエレメントは、それぞれの複合トランジスタの２つの外側拡散領域間に直列接続に配置され、前記それぞれのグループ内の前記複数の少なくとも２つのトランジスタエレメントを直列に結合するための中間拡散領域を備える、請求項１２に記載の半導体デバイス。
【請求項１４】
各トランジスタは、修正トランジスタと直列に配置され、前記トランジスタと前記修正トランジスタとの間には共通拡散領域が配置され、前記修正トランジスタは、直列に配置された前記トランジスタに対する設計組み込みオーバーレイエラーを有する、請求項１から１３のいずれか一項に記載の半導体デバイス。
【請求項１５】
前記トランジスタと前記修正トランジスタとの間の前記共通拡散領域上にコンタクトが配置されている、請求項１４に記載の半導体デバイス。
【請求項１６】
各トランジスタと修正トランジスタとの間の前記共通拡散領域上のコンタクトは、相互にインターコネクトされている、請求項１５に記載の半導体デバイス。
【請求項１７】
半導体基板上のオーバーレイエラーを決定するための半導体デバイスの製造の方法であって、
前記半導体基板上に第１のトランジスタおよび第２のトランジスタを設けること、
前記第１のトランジスタに、第１のゲートと関連する第１および第２の拡散領域を与えること、
前記第２のトランジスタに、第２のゲートと関連する第３および第４の拡散領域を与えること、を含み、
前記第１および前記第２のトランジスタをそれぞれ形成するための半導体基板の第１および第２の半導体表面領域を形成すること、
前記第１の半導体表面領域上に前記第１のゲート、前記第２の半導体表面領域上に前記第２のゲートを作成すること、をさらに含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、
前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタのデバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されている、方法。
【請求項１８】
半導体基板上のリソグラフィパターンのオーバーレイエラーを測定するための方法であって、
前記リソグラフィパターンは、第１のトランジスタおよび第２のトランジスタを含む少なくとも１つの半導体デバイスを含み、
前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタのデバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されており、
前記方法は、
前記少なくとも１つの半導体デバイスの前記第１のトランジスタのデバイスパラメータの第１の値を決定すること、
前記少なくとも１つの半導体デバイスの前記第２のトランジスタの前記デバイスパラメータの第２の値を決定すること、および
前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定することを含む、方法。
【請求項１９】
前記方法は、
前記デバイスパラメータの前記デバイスパラメータ差からオーバーレイエラー値を決定することを含む、請求項１８に記載のオーバーレイエラーを測定するための方法。
【請求項２０】
前記リソグラフィパターンは複数の半導体デバイスを含み、前記半導体デバイスの各々は、接続ゲート線の方向に沿った不同形ゲートにおける設計組み込みオーバーレイエラーを有し、
前記方法は、
前記設計組み込みオーバーレイエラーとの関連で前記半導体デバイスの各々の前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間の前記デバイスパラメータ差を決定することを含み、
前記オーバーレイエラー値の前記決定は、前記設計組み込みオーバーレイエラーの関数としての前記デバイスパラメータ差の線形回帰計算を含む、請求項１９に記載のオーバーレイエラーを測定するための方法。
【請求項２１】
リソグラフィ装置であって、
放射ビームを調節する照射システムと、パターン付き放射ビームを形成するために前記放射ビームにその断面にてパターンを与えることができるパターニングデバイスを支持するパターニングデバイスサポートと、基板を保持する基板テーブルと、前記基板テーブルの位置を決定するための干渉計デバイスと、前記パターン付き放射ビームを前記基板のターゲット部分上に投影する投影システムと、を含み、
入力ポート、プロセッサ、メモリ、および出力ポートをさらに含み、
前記プロセッサは、前記入力ポート、前記メモリ、および前記出力ポートに接続され、
前記プロセッサは、前記入力ポートを介して少なくとも１つの半導体デバイスに電気的に接続するように構成され、
前記少なくとも１つの半導体デバイスは、第１のトランジスタと第２のトランジスタを含む半導体基板上のオーバーレイエラーを決定し、
前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、
前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタの前記デバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向され、
前記プロセッサは、
少なくとも１つの半導体デバイスの前記第１のトランジスタの前記デバイスパラメータの第１の値を含む第１の信号を受信し、
前記少なくとも１つの半導体デバイスの前記第２のトランジスタの前記デバイスパラメータの第２の値を含む第２の信号を受信し、
前記少なくとも１つの半導体デバイスの前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定し、
前記デバイスパラメータ差からオーバーレイエラーの値を決定する、リソグラフィ装置。
【請求項２２】
前記出力ポートは、前記パターニングデバイスサポートと前記基板テーブルの少なくとも１つに個々の制御信号を供給するために、前記パターニングデバイスサポートと前記基板テーブルの少なくとも１つに接続されており、
前記プロセッサは、前記パターニングデバイスサポート、前記基板テーブル、および前記干渉計デバイスの少なくとも１つにオーバーレイエラー補正信号を供給し、前記オーバーレイエラー補正信号は前記決定済みオーバーレイエラー値に基づいている、請求項２１に記載のリソグラフィ装置。
【請求項２３】
コンピュータによりロードされるコンピュータ読取可能媒体上のコンピュータプログラムであって、
前記コンピュータは、プロセッサ、メモリ、入力ポート、および出力ポートを含み、前記メモリは前記プロセッサに接続され、前記入力ポートおよび前記出力ポートはそれぞれ前記プロセッサに接続され、前記コンピュータはリソグラフィ装置の一部であり、前記リソグラフィ装置は、放射ビームを調節する照射システムと、パターン付き放射ビームを形成するために前記放射ビームにその断面にてパターンを与えることができるパターニングデバイスを支持するパターニングデバイスサポートと、基板を保持する基板テーブルと、前記基板テーブルの位置を決定するための干渉計デバイスと、前記パターン付き放射ビームを前記基板のターゲット部分上に投影する投影システムと、を含み、
前記プロセッサは、前記入力ポートを介して少なくとも１つの半導体デバイスに接続され、
半導体基板上のオーバーレイエラーを決定するための前記少なくとも１つの半導体デバイスは、第１のトランジスタと第２のトランジスタを含み、前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、そして、前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタのデバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向され、
ロードされた後の前記コンピュータプログラムは、前記プロセッサが、
少なくとも１つの半導体デバイスの前記第１のトランジスタのデバイスパラメータの第１の値を含む第１の信号を受信すること、
前記少なくとも１つの半導体デバイスの前記第２のトランジスタの前記デバイスパラメータの第２の値を含む第２の信号を受信すること、
前記少なくとも１つの半導体デバイスの前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定すること、
を実行することを可能にする、コンピュータプログラム。
【請求項２４】
前記コンピュータプログラムは、前記プロセッサが、
前記デバイスパラメータ差からオーバーレイエラー値を決定することを実行することをさらに可能にする、請求項２３に記載のコンピュータプログラム。
【請求項２５】
デバイス製造方法であって、
パターニングデバイスから基板上にリソグラフィパターンを転写することを含み、半導体基板上の前記リソグラフィパターンのオーバーレイエラーを測定することをさらに含み、前記リソグラフィパターンは、第１のトランジスタおよび第２のトランジスタを含む少なくとも１つの半導体デバイスの一部を含み、前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、そして、前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタの前記デバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されており、
前記方法は、
少なくとも１つの半導体デバイスの前記第１のトランジスタのデバイスパラメータを決定すること、
前記少なくとも１つの半導体デバイスの前記第２のトランジスタのデバイスパラメータを決定すること、および
前記少なくとも１つの半導体デバイスの前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定すること、を含む、方法。
【請求項２６】
マイクロ電子デバイスであって、
第１のトランジスタおよび第２のトランジスタを含む半導体基板上のオーバーレイエラーを決定するための半導体デバイスを含み、前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、そして、
前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタの前記デバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されている、マイクロ電子デバイス。
【請求項２７】
関数を実行するための機能ブロックをさらに含み、
前記半導体デバイスは、前記オーバーレイエラーに基づいた補正値を供給し、前記補正値は前記関数の補正のための前記機能ブロックにより使用される、請求項２６に記載のマイクロ電子デバイス。
【請求項１】
半導体基板上のオーバーレイエラーを決定するための半導体デバイスであって、
第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、
前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されている、半導体デバイス。
【請求項２】
前記第１のゲートは、第１のゲート部分および第２のゲート部分を含み、前記第１のゲート部分および前記第２のゲート部分は、互いに平行に第１の方向に延在し、前記第１のゲート部分のゲート長は前記第２のゲート部分のゲート長とは異なっており、
前記第２のトランジスタは、前記第１の方向に垂直な第２の方向において前記第１のトランジスタに隣接して配置され、前記第２のゲートは、第３のゲート部分および第４のゲート部分を含み、前記第３のゲート部分および前記第４のゲート部分は、互いに平行に前記第１の方向に延在し、前記第３のゲート部分のゲート長は前記第４のゲート部分のゲート長とは異なっている、請求項１に記載の半導体デバイス。
【請求項３】
前記第２のゲートの前記第３のゲート部分および前記第４のゲート部分の配置は、前記第１のゲートの前記第１のゲート部分および前記第２のゲート部分の配置に関して鏡像レイアウトである、請求項２に記載の半導体デバイス。
【請求項４】
前記第１のゲートの前記第１のゲート部分は、前記第１のゲートの前記第２のゲート部分の側壁と実質的に一致する側壁を有し、前記第２のゲートの前記第３のゲート部分は、前記第２のゲートの前記第４のゲート部分の側壁と実質的に一致する側壁を有する、請求項２または３に記載の半導体デバイス。
【請求項５】
前記第１のトランジスタのデバイスパラメータの第１の値および前記第２のトランジスタのデバイスパラメータの第２の値を決定するための回路をさらに含む、請求項１から４のいずれか一項に記載の半導体デバイス。
【請求項６】
前記デバイスパラメータを測定するための前記回路は、前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定する、請求項５に記載の半導体デバイス。
【請求項７】
前記デバイスパラメータは、少なくともオン電流、オフ電流、および、閾値電圧を含むグループからの１つである、請求項５または６に記載の半導体デバイス。
【請求項８】
前記第１のトランジスタの前記第１のゲートと前記第２のトランジスタの前記第２のゲートは、接続され、かつ共通のゲートコンタクトを共有している、請求項１から７のいずれか一項に記載の半導体デバイス。
【請求項９】
前記第１および前記第２のトランジスタは、それぞれ第１および第２の複合トランジスタとして構成され、それぞれ複数の少なくとも２つのトランジスタエレメントからなる第１および第２のグループを含み、前記第１および前記第２のグループ内の前記複数の少なくとも２つのトランジスタエレメントは、それぞれ前記第１と前記第２の拡散領域との間に、および前記第３と前記第４の拡散領域との間に直列接続で配置され、それぞれのグループ内の前記複数の少なくとも２つのトランジスタエレメントを直列に結合するための中間拡散領域を備える、請求項１から８のいずれか一項に記載の半導体デバイス。
【請求項１０】
前記複合トランジスタの前記ゲートは、相互に接続され、かつ共通のゲートコンタクトを共有する、請求項９に記載の半導体デバイス。
【請求項１１】
前記第１のトランジスタエレメントグループの各トランジスタエレメントの前記第２のゲート部分は、前記第１と前記第２の拡散領域の間に延在する単一の第２のゲート部分にて接合され、
前記第２のトランジスタエレメントグループの各トランジスタエレメントの前記第３のゲート部分は、前記第３と前記第４の拡散領域の間に延在する単一の第３のゲート部分にて接合されている、請求項９または１０に記載の半導体デバイス。
【請求項１２】
第１の追加トランジスタおよび第２の追加トランジスタをさらに含み、前記第１の追加トランジスタは、第１の追加ゲートと関連する第１の追加の、および第２の追加の拡散領域を含み、
前記第２の追加トランジスタは、第２の追加ゲートと関連する第３の追加の、および第４の追加の拡散領域を含み、
前記第１および前記第２の追加ゲートは、それぞれ不同形な形状を有し、
前記第２の追加ゲートは、前記第２の追加のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１の追加トランジスタの前記デバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１の追加ゲートの向きに対して配向され、前記第１および前記第２の追加トランジスタの各々は、不同形ゲートを有し、
前記第１、前記第２、前記第１の追加、および前記第２の追加トランジスタは、各トランジスタの前記不同形ゲートを接続するための共通導電体を共有し、 前記第１および前記第２のトランジスタは、第１の方向に沿って位置合わせされ、前記第１の追加および前記第２の追加トランジスタは、前記第１の方向に垂直な第２の方向に沿って位置合わせされている、請求項１から１１のいずれか一項に記載の半導体デバイス。
【請求項１３】
前記第１、前記第２、前記第１の追加、および前記第２の追加トランジスタは、それぞれ第１、第２、第１の追加、および第２の追加複合トランジスタとして構成され、
それぞれ複数の少なくとも２つのトランジスタエレメントからなる第１、第２、第１の追加、および第２の追加グループを含み、前記第１、前記第２、前記第１の追加、および前記第２の追加グループ内の前記複数の少なくとも２つのトランジスタエレメントは、それぞれの複合トランジスタの２つの外側拡散領域間に直列接続に配置され、前記それぞれのグループ内の前記複数の少なくとも２つのトランジスタエレメントを直列に結合するための中間拡散領域を備える、請求項１２に記載の半導体デバイス。
【請求項１４】
各トランジスタは、修正トランジスタと直列に配置され、前記トランジスタと前記修正トランジスタとの間には共通拡散領域が配置され、前記修正トランジスタは、直列に配置された前記トランジスタに対する設計組み込みオーバーレイエラーを有する、請求項１から１３のいずれか一項に記載の半導体デバイス。
【請求項１５】
前記トランジスタと前記修正トランジスタとの間の前記共通拡散領域上にコンタクトが配置されている、請求項１４に記載の半導体デバイス。
【請求項１６】
各トランジスタと修正トランジスタとの間の前記共通拡散領域上のコンタクトは、相互にインターコネクトされている、請求項１５に記載の半導体デバイス。
【請求項１７】
半導体基板上のオーバーレイエラーを決定するための半導体デバイスの製造の方法であって、
前記半導体基板上に第１のトランジスタおよび第２のトランジスタを設けること、
前記第１のトランジスタに、第１のゲートと関連する第１および第２の拡散領域を与えること、
前記第２のトランジスタに、第２のゲートと関連する第３および第４の拡散領域を与えること、を含み、
前記第１および前記第２のトランジスタをそれぞれ形成するための半導体基板の第１および第２の半導体表面領域を形成すること、
前記第１の半導体表面領域上に前記第１のゲート、前記第２の半導体表面領域上に前記第２のゲートを作成すること、をさらに含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、
前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタのデバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されている、方法。
【請求項１８】
半導体基板上のリソグラフィパターンのオーバーレイエラーを測定するための方法であって、
前記リソグラフィパターンは、第１のトランジスタおよび第２のトランジスタを含む少なくとも１つの半導体デバイスを含み、
前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタのデバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されており、
前記方法は、
前記少なくとも１つの半導体デバイスの前記第１のトランジスタのデバイスパラメータの第１の値を決定すること、
前記少なくとも１つの半導体デバイスの前記第２のトランジスタの前記デバイスパラメータの第２の値を決定すること、および
前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定することを含む、方法。
【請求項１９】
前記方法は、
前記デバイスパラメータの前記デバイスパラメータ差からオーバーレイエラー値を決定することを含む、請求項１８に記載のオーバーレイエラーを測定するための方法。
【請求項２０】
前記リソグラフィパターンは複数の半導体デバイスを含み、前記半導体デバイスの各々は、接続ゲート線の方向に沿った不同形ゲートにおける設計組み込みオーバーレイエラーを有し、
前記方法は、
前記設計組み込みオーバーレイエラーとの関連で前記半導体デバイスの各々の前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間の前記デバイスパラメータ差を決定することを含み、
前記オーバーレイエラー値の前記決定は、前記設計組み込みオーバーレイエラーの関数としての前記デバイスパラメータ差の線形回帰計算を含む、請求項１９に記載のオーバーレイエラーを測定するための方法。
【請求項２１】
リソグラフィ装置であって、
放射ビームを調節する照射システムと、パターン付き放射ビームを形成するために前記放射ビームにその断面にてパターンを与えることができるパターニングデバイスを支持するパターニングデバイスサポートと、基板を保持する基板テーブルと、前記基板テーブルの位置を決定するための干渉計デバイスと、前記パターン付き放射ビームを前記基板のターゲット部分上に投影する投影システムと、を含み、
入力ポート、プロセッサ、メモリ、および出力ポートをさらに含み、
前記プロセッサは、前記入力ポート、前記メモリ、および前記出力ポートに接続され、
前記プロセッサは、前記入力ポートを介して少なくとも１つの半導体デバイスに電気的に接続するように構成され、
前記少なくとも１つの半導体デバイスは、第１のトランジスタと第２のトランジスタを含む半導体基板上のオーバーレイエラーを決定し、
前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、
前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタの前記デバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向され、
前記プロセッサは、
少なくとも１つの半導体デバイスの前記第１のトランジスタの前記デバイスパラメータの第１の値を含む第１の信号を受信し、
前記少なくとも１つの半導体デバイスの前記第２のトランジスタの前記デバイスパラメータの第２の値を含む第２の信号を受信し、
前記少なくとも１つの半導体デバイスの前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定し、
前記デバイスパラメータ差からオーバーレイエラーの値を決定する、リソグラフィ装置。
【請求項２２】
前記出力ポートは、前記パターニングデバイスサポートと前記基板テーブルの少なくとも１つに個々の制御信号を供給するために、前記パターニングデバイスサポートと前記基板テーブルの少なくとも１つに接続されており、
前記プロセッサは、前記パターニングデバイスサポート、前記基板テーブル、および前記干渉計デバイスの少なくとも１つにオーバーレイエラー補正信号を供給し、前記オーバーレイエラー補正信号は前記決定済みオーバーレイエラー値に基づいている、請求項２１に記載のリソグラフィ装置。
【請求項２３】
コンピュータによりロードされるコンピュータ読取可能媒体上のコンピュータプログラムであって、
前記コンピュータは、プロセッサ、メモリ、入力ポート、および出力ポートを含み、前記メモリは前記プロセッサに接続され、前記入力ポートおよび前記出力ポートはそれぞれ前記プロセッサに接続され、前記コンピュータはリソグラフィ装置の一部であり、前記リソグラフィ装置は、放射ビームを調節する照射システムと、パターン付き放射ビームを形成するために前記放射ビームにその断面にてパターンを与えることができるパターニングデバイスを支持するパターニングデバイスサポートと、基板を保持する基板テーブルと、前記基板テーブルの位置を決定するための干渉計デバイスと、前記パターン付き放射ビームを前記基板のターゲット部分上に投影する投影システムと、を含み、
前記プロセッサは、前記入力ポートを介して少なくとも１つの半導体デバイスに接続され、
半導体基板上のオーバーレイエラーを決定するための前記少なくとも１つの半導体デバイスは、第１のトランジスタと第２のトランジスタを含み、前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、そして、前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタのデバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向され、
ロードされた後の前記コンピュータプログラムは、前記プロセッサが、
少なくとも１つの半導体デバイスの前記第１のトランジスタのデバイスパラメータの第１の値を含む第１の信号を受信すること、
前記少なくとも１つの半導体デバイスの前記第２のトランジスタの前記デバイスパラメータの第２の値を含む第２の信号を受信すること、
前記少なくとも１つの半導体デバイスの前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定すること、
を実行することを可能にする、コンピュータプログラム。
【請求項２４】
前記コンピュータプログラムは、前記プロセッサが、
前記デバイスパラメータ差からオーバーレイエラー値を決定することを実行することをさらに可能にする、請求項２３に記載のコンピュータプログラム。
【請求項２５】
デバイス製造方法であって、
パターニングデバイスから基板上にリソグラフィパターンを転写することを含み、半導体基板上の前記リソグラフィパターンのオーバーレイエラーを測定することをさらに含み、前記リソグラフィパターンは、第１のトランジスタおよび第２のトランジスタを含む少なくとも１つの半導体デバイスの一部を含み、前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、そして、前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタの前記デバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されており、
前記方法は、
少なくとも１つの半導体デバイスの前記第１のトランジスタのデバイスパラメータを決定すること、
前記少なくとも１つの半導体デバイスの前記第２のトランジスタのデバイスパラメータを決定すること、および
前記少なくとも１つの半導体デバイスの前記第１のトランジスタの前記デバイスパラメータの前記第１の値と前記第２のトランジスタの前記デバイスパラメータの前記第２の値との間のデバイスパラメータ差を決定すること、を含む、方法。
【請求項２６】
マイクロ電子デバイスであって、
第１のトランジスタおよび第２のトランジスタを含む半導体基板上のオーバーレイエラーを決定するための半導体デバイスを含み、前記第１のトランジスタは、第１のゲートと関連する第１および第２の拡散領域を含み、
前記第２のトランジスタは、第２のゲートと関連する第３および第４の拡散領域を含み、
前記第１および前記第２のゲートは、それぞれ不同形な形状を有し、そして、
前記第２のゲートは、前記第２のトランジスタのデバイスパラメータに対するオーバーレイエラーの影響が、前記第１のトランジスタの前記デバイスパラメータに対する前記オーバーレイエラーの影響に比較して逆の符号を有する形で、前記第１のゲートの向きに対して配向されている、マイクロ電子デバイス。
【請求項２７】
関数を実行するための機能ブロックをさらに含み、
前記半導体デバイスは、前記オーバーレイエラーに基づいた補正値を供給し、前記補正値は前記関数の補正のための前記機能ブロックにより使用される、請求項２６に記載のマイクロ電子デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００８−６６７２８（Ｐ２００８−６６７２８Ａ）
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−２２８８０１（Ｐ２００７−２２８８０１）
【出願日】平成１９年９月４日（２００７．９．４）
【出願人】（５０４１５１８０４）エーエスエムエル ネザーランズ ビー．ブイ． (1,856)
【Ｆターム（参考）】
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００７−２２８８０１（Ｐ２００７−２２８８０１）
【出願日】平成１９年９月４日（２００７．９．４）
【出願人】（５０４１５１８０４）エーエスエムエル ネザーランズ ビー．ブイ． (1,856)
【Ｆターム（参考）】
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