クロック分配回路、機能モジュール装置およびクロック分配方法
【課題】機能モジュールにクロック信号を分配するための信号線を削減可能にしたクロック分配回路を提供する。
【解決手段】基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、複数種クロック信号生成部から受信する複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、多重クロック信号および基準クロック信号を出力する多重クロック信号生成部と、を有する。
【解決手段】基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、複数種クロック信号生成部から受信する複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、多重クロック信号および基準クロック信号を出力する多重クロック信号生成部と、を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、クロック分配回路、機能モジュール装置およびクロック分配方法に関する。
【背景技術】
【0002】
クロック信号の分配方法の一例を説明する。図8はクロック信号の分配方法の一例を説明するための図である。
【0003】
図8に示す機能モジュール装置は、クロック信号を出力するクロックモジュール501と、クロックモジュール501から受信するクロック信号にしたがってそれぞれ所定の機能の処理を実行する複数の機能モジュール510a〜510cとを有する。
【0004】
クロックモジュール501は、7種のクロック信号を伝送するためのバス503、504、505a〜505cを介して複数の機能モジュール510a〜510cと接続されている。バス503、504、505a〜505cのそれぞれは、クロック信号の種類の数にしたがって7本の信号線からなる。このような構成では、機能モジュールの数が多くなるほど、クロック信号を伝送するための信号線の分岐が多くなり、かつ、信号線が長くなるので、波形歪が起き、深刻な問題となる場合があった。
【0005】
図9はクロック信号の分配方法として他の方法の例を説明するための図であり、図8に示す構成における問題を解決する方法に関する。図9に示すように、クロックモジュール601から機能モジュール610a〜610cのそれぞれに7本のクロック信号線605a〜605cが放射状に配線されている。
【0006】
しかし、機能モジュール610a〜610cの数が多くなると、クロックモジュール601から伸びるクロック信号線の数が膨大になり、クロックモジュール601の端子数が膨大になってしまうという問題があった。また、クロックモジュール601から各機能モジュールへの配線が複雑になり、配線をレイアウトするのが困難になる場合があった。
【0007】
図10はクロック信号の分配方法として図8および図9に示した方法のいずれとも異なる方法の一例を説明するための図である。図10に示す方法は、複数種のクロック信号を多重してクロック信号線の数を削減するものである(特許文献1参照)。
【0008】
図10に示すように、クロックモジュール701は、機能モジュール710a〜710cのそれぞれと、基準クロック信号線702、多重クロック信号線703および同期信号線704を介して接続されている。基準クロック信号線702は、複数種のクロック信号の基準となるクロック信号を伝送するための配線である。多重クロック信号線703は、複数種のクロック信号を多重した多重クロック信号を伝送するための配線である。同期信号線704は、同期信号を伝送するための配線である。同期信号は、多重クロック信号を機能モジュール側で分離するために、多重された部分の始めまたは終わりを見つけるための印となるものである。この構成であれば、クロックモジュール601と機能モジュールを結ぶ信号線は3本となる。
【0009】
図11は図10に示したクロックモジュールの出力波形を示すタイミングチャートである。タイミングチャートにおいて、基準クロック112は基準クロック信号を意味する。タイミング番号111は基準クロック信号に対して基準時からの番号を示し、図11では、16クロックを1周期とし、0番から15番までを示す。
【0010】
多重クロック113は多重クロック信号を意味する。図11に示す多重クロック113は、基準クロック112に同期して16種類のクロックを時分割にて多重したものである。多重されたクロック信号は、タイミング番号111の順番に多重クロック番号114として0番から15番までの16種類のクロック信号に区分される。多重クロック番号114は、クロック信号の種類を識別するための番号となる。同期信号115は、多重クロック番号114が0番の位置に、1の論理が設定されている。
【0011】
機能モジュール710a〜710cは、クロックモジュール701から多重クロック113を受信したとき、タイミング番号111の0番の位置を確定する必要がある。そのため、クロックモジュール701から機能モジュール710a〜710cのそれぞれに、図11に示すような同期信号115を送る必要があった。
【特許文献1】特開平06−96017号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
図8または図9で説明した方法で、クロックモジュールから複数の機能モジュールに複数種のクロック信号を分配する場合、クロックモジュールと機能モジュール間の配線は、クロック信号の種類に対応する本数が必要で、かつ、機能モジュールの数分必要となり、装置全体で配線数が膨大になるという問題があった。
【0013】
特許文献1に開示された方法では、図8および図9の方法に比べて、信号線の数は少なくなるが、装置としては「(機能モジュールの数)×3本」で算出される数の信号線が必要となり、機能モジュールの数が多くなると、さらに配線数を減らす必要がある。
【0014】
本発明は上述したような技術が有する問題点を解決するためになされたものであり、機能モジュールにクロック信号を分配するための信号線を削減可能にしたクロック分配回路、機能モジュール装置およびクロック信号分配方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
上記目的を達成するための本発明のクロック分配回路は、
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、
前記複数種クロック信号生成部から受信する前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、該多重クロック信号および前記基準クロック信号を出力する多重クロック信号生成部と、
を有する構成である。
【0016】
また、本発明の機能モジュール装置は、
上記本発明のクロック分配回路を含むクロックモジュールと、
前記基準クロック信号および前記多重クロック信号を受信すると、前記複数種のクロック信号が多重化されたパターンの周期を該多重クロック信号で前記同期信号を用いて識別し、該複数種のクロック信号を分離する多重クロック分離回路を含む機能モジュールと、
を有する構成である。
【0017】
さらに、本発明のクロック分配方法は、
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成し、
前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入した多重クロック信号を生成し、
前記多重クロック信号および前記基準クロック信号を出力するものである。
【発明の効果】
【0018】
本発明では、クロック分配回路から機能モジュールへの同期信号を伝送するための信号線を不要にしたので、クロック分配回路と機能モジュールとを接続する信号線の数を削減できる。
【発明を実施するための最良の形態】
【0019】
本実施形態のクロック分配回路を有するクロックモジュールについて説明する。
【0020】
図1は本実施形態の機能モジュール装置の一構成例を示すブロック図である。図1に示すように、本実施形態の機能モジュール装置は、クロックモジュール201と、複数の機能モジュール210a〜210cとを有する。クロックモジュール201は、機能モジュール210a〜210cのそれぞれと、基準クロック信号線203および多重クロック信号線204で接続されている。なお、本実施形態では、機能モジュールが3つの場合で説明するが、1つまたは2つであってもよく、4つ以上あってもよい。
【0021】
次に、図1に示すクロックモジュール201に含まれるクロック分配回路の構成を説明する。図2は本実施形態のクロック分配回路の一構成例を示すブロック図である。
【0022】
図2に示すように、クロック分配回路205は、基準クロック信号に基づいてn(nは2以上の整数)の周期のクロック信号を生成するn種クロック信号生成部206と、n種クロック信号生成部206で生成されたn種のクロック信号を多重化する多重クロック信号生成部207とを有する。n種クロック信号生成部206と多重クロック信号生成部207とはクロック信号の種類に対応してn本の信号線で接続されている。n種クロック信号生成部206は、本発明の複数種クロック信号生成部に相当する。
【0023】
n種クロック信号生成部206には、特許文献1に開示された方法を用いて、異なるn種類の周期が設定されている。n種類の周期の設定は、少なくともクロック分配回路205をFPGA(Field Programmable Gate Array)で作製することで、製品出荷後にユーザ側で行うことが可能となる。
【0024】
多重クロック信号生成部207は、基準クロック信号が入力され、n種のクロック信号がn種クロック信号生成部206から入力されると、n種のクロック信号を多重化してその前または後に同期信号を挿入した多重クロック信号を生成する。同期信号の挿入は多重化したn種のクロック信号の1周期毎に行う。そして、生成した多重クロック信号と基準クロック信号のそれぞれを多重クロック信号線204および基準クロック信号線203のそれぞれを介して、機能モジュール210a〜210cのそれぞれに送信する。
【0025】
また、多重クロック信号生成部207は、挿入する同期信号に1または0に固定した論理のビット列を含み、その固定論理を、n種のクロック信号を多重化したビット列の論理パターンである多重パターンに現れないビット列に設定している。
【0026】
なお、本実施形態では、基準クロック信号が外部からクロックモジュール201に入力される構成を示しているが、水晶発振器(不図示)をクロックモジュール201に設け、基準クロック信号を自モジュール内で生成してもよい。
【0027】
次に、本実施形態のクロック分配回路205によるクロック信号分配方法を説明する。図3は本実施形態のクロック信号分配方法の手順を示すフローチャートである。
【0028】
n種クロック信号生成部206は、基準クロック信号に基づいてn種のクロック信号を生成して出力する(ステップ1001)。多重クロック信号生成部207は、n種クロック信号生成部206からn種のクロック信号を受信すると、n種のクロック信号の論理をシリアル信号に多重化したパターンを生成し、そのパターンの前または後に同期信号を挿入した多重クロック信号を生成する(ステップ1002)。そして、多重クロック信号と基準クロック信号を機能モジュール210a〜210cのそれぞれに出力する(ステップ1003)。
【0029】
本実施形態では、多重クロック信号に同期信号も含めているので、クロックモジュールおよび機能モジュール間の接続配線を基準クロック信号線と多重クロック信号線の2本の信号線にすることができ、同期信号のための配線を設ける必要がない。
【0030】
また、同期信号は多重クロック信号の多重パターンには現れないパターンなので、多重クロック信号からの同期信号の検出を、容易に、かつ、確実に行うことができる。
【実施例1】
【0031】
本実施例のクロック信号分配方法を説明する。図4は本実施例のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。図4に示すタイミングチャートでは、16ビットの第1の周期を「周期1」と表記し、第2の周期を「周期2」と表記し、第3の周期を「周期3」と表記している。なお、以下において、タイミングチャートに使用されている用語の意味は、図11で説明したものと同様であり、その詳細な説明を省略し、異なる部分について説明を補充するものとする。
【0032】
図4を参照すると、本実施例のクロック多重の波形が示されている。ここでは、多重クロック番号104で示される0番、1番、2番、3番、4番および5番の6種類のクロック信号を多重している。そのため、本実施例では、nは6となる。多重化された6種のクロック信号のそれぞれのビット間に論理1のビットが挿入されている。そのため、多重クロック103の多重パターンには、多重化対象のクロック信号の論理とは無関係に、2ビット毎に論理1の1ビットが設定されていることとなる。
【0033】
図3に示したステップ1002で、多重クロック信号生成部207は、図4に示すように、多重クロック番号104が0番のクロック信号の論理を設定し、その後に論理1を1ビット挿入し、続いて、多重クロック番号104が1番のクロック信号の論理を設定し、その後に論理1を1ビット挿入する。これを、多重クロック番号104が5番のクロック信号まで繰り返し、その後に同期信号105を設定する。
【0034】
同期信号105は、論理0が3ビット連続した固定論理のビット列のパターンの前後にそれぞれ1ビットの論理1が設定されたものである。そのため、同期信号105は5ビットの論理10001となる。この5ビットの論理10001は、多重化対象の6種類のクロック信号のパターンがいかなる場合でも、多重パターンに絶対に現れないので、機能モジュール側では同期信号105を容易に、かつ、確実に検出できる。
【0035】
次に、図1に示した機能モジュール210a〜210cによる多重クロック信号の分離方法を説明する。図5は機能モジュールに含まれる多重クロック分離回路の一構成例を示すブロック図である。なお、機能モジュール210a〜210cの構成および動作はそれぞれ同様であるため、ここでは機能モジュール210aの場合で説明する。
【0036】
図5に示す多重クロック分離回路310は、基準クロック102および多重クロック103が入力されるシフトレジスタ301と、多重クロック信号の同期信号を検出するための照合回路303と、照合回路303の同期信号検出時に多重クロック信号をn種のクロック信号に分離するラッチ回路302とを有する。シフトレジスタ301は、多重クロック信号が16ビット周期のシリアル信号なので、16ビット対応のものである。照合回路303には、同期信号のビット列の論理の情報が予め記録されている。以下に、動作を簡単に説明する。
【0037】
図5を参照すると、シフトレジスタ301は、多重クロック103を基準クロック102にしたがって16ビット分取り込む。シフトレジスタ301に取り込まれた16ビットのうち最後に取り込まれた5ビットは、照合回路303にて論理10001と比較される。比較の結果、それらが一致するタイミングで、シフトレジスタ301のQ5、Q7、Q9、Q11、Q13およびQ15の出力がラッチ回路302でラッチされる。
【0038】
ラッチ回路302の6本の出力端子Q0、Q1、Q2、Q3、Q4およびQ5のそれぞれが、多重クロック番号の5番、4番、3番、2番、1番および0番のそれぞれのクロック信号となって分離される。このようにして、多重クロック信号の分離回路を簡単な回路で構成することができ、かつ、多重クロック信号を確実に分離することができる。
【0039】
続いて、図4に示したタイムチャートを参照し、多重クロック番号104が0番のクロック信号を一例として、機能モジュール210aによる信号分離方法をより詳細に説明する。
【0040】
照合回路303が多重クロック103において連続するシリアル信号にビット列10001のパターンを検出すると、同期信号を検出したことを通知するための検出信号をラッチ回路302に送信する。ラッチ回路302が検出信号を受け取ると、機能モジュール210aは、この5ビットを同期信号105とし、同期信号105をタイミング番号101における11番〜15番として、その情報に基づいて、タイミング番号101の0番から15番の位置を確定する。確定されたタイミング番号101の周期1の多重クロック番号104の0番のビットにおいて、多重クロック103の論理が1になっているので、分離された、多重クロック番号104が0番のクロック信号(以下では、「分離されたクロック0番」と称する)106の論理を1として、次の周期2の多重クロック番号104の0番のクロック信号を受け取るまで、1の論理を保持する。
【0041】
機能モジュール210aは、周期2の多重クロック信号を受け取ると、多重クロック番号104の0番における多重クロック103の論理が0なので、分離されたクロック0番106の論理は0に変化する。さらに、周期3において多重クロック番号104の0番のクロック信号は多重クロック103の論理が0なので、分離されたクロック0番106の論理は0のままになる。多重クロック番号104が1番、2番、3番、4番および5番のそれぞれクロック信号についても、0番と同様に分離する。
【0042】
分離されたクロック信号の変化位置はそれぞれの多重クロック番号104の0番、1番、2番、3番、4番および5番のそれぞれの位置になるので、ずれが生じることになる。このずれを補正するため、分離されたクロック信号をタイミング番号101の15番の位置で叩き直すことで、多重クロック番号104の0番、1番、2番、3番、4番および5番のそれぞれにおいて分離されたクロック信号の変化位置をそろえることができる。これにより、6種のクロック信号のそれぞれについて、発信元のクロックモジュール201と発信先の機能モジュール210aとの間でタイミングを一致させることができる。
【実施例2】
【0043】
本実施例は、多重化対象のクロック信号の種類を6から8に増やしたものである。
【0044】
図6は本実施例のクロック信号分配方法によるクロック信号のタイミングチャートである。
【0045】
図6に示すように、同期信号415は、実施例1の同期信号105と同様に、論理0が3ビット連続した固定論理のビット列のパターンの前後にそれぞれ1ビットの論理1が設定されている。また、本実施例では、多重化対象のクロック信号を連続する2ビットに設定し、多重化対象のクロック信号の間には論理1の1ビットを挿入している。
【0046】
図3に示したステップ1002で、多重クロック信号生成部207は、図6に示すように、多重クロック番号414が0番と1番のそれぞれのクロック信号の論理を、連続する2ビットのそれぞれに順に設定すると、次の1ビットには論理1のビットを設定する。このことを、多重クロック番号414が7番にまるまで繰り返して多重パターンを設定する。
【0047】
同期信号415は連続3ビットの論理0を含んでいるので、多重クロック413の多重クロック番号を2ビットずつ連続して当てはめることが可能となり、多重化するクロック信号の種類を8種類にすることができる。
【0048】
なお、実施例1および実施例2の同期信号では、同じ論理が連続するビット数を3としたが、多重化対象のクロック信号の種類が6よりも少なければ、4以上であってもよい。また、連続する3ビットの論理を0とし、その前後の論理を1としたが、連続する3ビットの論理を1とし、その前後の論理を0としてもよい。この場合、多重化対象のクロック信号の間に挿入するビットの論理を0とすればよい。
【実施例3】
【0049】
本実施例は、多重クロック信号の信号レベルの規格がLVDS(Low Voltage Differential Signaling)の場合である。
【0050】
クロック信号を機能モジュールに分配するための構成として、クロック遅延の最小化、および波形歪の最小化を図るため、信号レベルにLVDSを適用する場合がある。それぞれ別の基板に設けられたクロックモジュールと機能モジュールモジュールとの間でクロック分配のための配線がなされていると、信号レベルにLVDSを適用する場合、モジュール間の接続は、モジュール間の電位差を吸収するためAC結合が望ましい。AC結合とした場合、DCバランスが必要となる。DCバランスとはシリアル信号のパターンにおいて論理0の数と論理1の数が同等になって、偏らないようにすることである。
【0051】
図7は本実施例のクロック信号分配方法によるクロック信号のタイミングチャートである。
【0052】
本実施例では、多重化対象のクロック信号のそれぞれを、連続する2ビットの組に対応させ、クロック信号が表す論理を正論理の場合と負論理の場合をそれぞれ設定するものである。図7を参照して、以下に具体例を説明する。
【0053】
図3に示したステップ1002で、多重クロック信号生成部207は、多重クロック番号が0番のクロック信号の論理を多重クロック403に埋め込む際、その論理が1の場合、始めのビットを1とし、続くビットを0とする2ビットの組を設定する。続く2ビットの組に対して、多重クロック番号が1番のクロック信号の論理が0の場合、2ビットの始めのビットを0とし、続くビットを1に設定する。このようにして、多重クロック番号が2番のクロック信号まで設定する。このように設定することで、論理0と1の数が偏らないようにする。
【0054】
また、図7に示すように、本実施例の同期信号は、論理1が連続する3ビットの固定論理のビット列のパターンと論理0が連続する3ビットの固定論理のビット列のパターンをシリアルに接続した6ビットパターンの前に論理1と0が設定され、その6ビットパターンの後に論理1と0が設定された構成である。この構成により、同期信号も論理0の数と論理1の数が同じになる。
【0055】
本実施例では、多重化対象のクロック信号の種類は3となる。同期信号について、同じ論理が連続するビット数を3としたが、4であってもよい。この場合、多重化対象のクロック信号の種類は2となる。また、多重クロック信号を分離する機能モジュール側は、多重クロック信号に埋め込まれた組のそれぞれの始めのビットか、後のビットかいずれか一方に統一して、論理を読み出すようにすればよい。いずれのビットに統一するかは予めクロックモジュールとの間で決めておけばよい。
【0056】
本発明を、次のような通信装置に適用することで、その効果が発揮される。その通信装置とは、多数の機能モジュールで構成され、各機能モジュールは装置全体として同期して動作するため、装置内には1つのクロックモジュールが存在し、このクロックモジュールから各機能モジュールにクロック信号が分配され、分配されるクロック信号として複数の種類のクロック信号を必要とするものである。
【図面の簡単な説明】
【0057】
【図1】本実施形態の機能モジュール装置の一構成例を示すブロック図である。
【図2】本実施形態のクロック分配回路の一構成例を示すブロック図である。
【図3】本実施形態のクロック信号分配方法の手順を示すフローチャートである。
【図4】実施例1のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図5】図1に示した機能モジュールに含まれる多重クロック分離回路の一構成例を示すブロック図である。
【図6】実施例2のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図7】実施例3のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図8】クロック信号の分配方法の一例を説明するための図である。
【図9】クロック信号の分配方法として、図8に示す方法とは異なる方法の例を説明するための図である。
【図10】クロック信号の分配方法として図8および図9に示した方法のいずれとも異なる方法の一例を説明するための図である。
【図11】図10に示したクロックモジュールの出力波形を示すタイミングチャートである。
【符号の説明】
【0058】
201 クロックモジュール
203 基準クロック信号線
204 多重クロック信号線
205 クロック分配回路
206 n種クロック信号生成部
207 多重クロック信号生成部
210a〜210c 機能モジュール
301 シフトレジスタ
302 ラッチ回路
303 照合回路
310 多重クロック分離回路
【技術分野】
【0001】
本発明は、クロック分配回路、機能モジュール装置およびクロック分配方法に関する。
【背景技術】
【0002】
クロック信号の分配方法の一例を説明する。図8はクロック信号の分配方法の一例を説明するための図である。
【0003】
図8に示す機能モジュール装置は、クロック信号を出力するクロックモジュール501と、クロックモジュール501から受信するクロック信号にしたがってそれぞれ所定の機能の処理を実行する複数の機能モジュール510a〜510cとを有する。
【0004】
クロックモジュール501は、7種のクロック信号を伝送するためのバス503、504、505a〜505cを介して複数の機能モジュール510a〜510cと接続されている。バス503、504、505a〜505cのそれぞれは、クロック信号の種類の数にしたがって7本の信号線からなる。このような構成では、機能モジュールの数が多くなるほど、クロック信号を伝送するための信号線の分岐が多くなり、かつ、信号線が長くなるので、波形歪が起き、深刻な問題となる場合があった。
【0005】
図9はクロック信号の分配方法として他の方法の例を説明するための図であり、図8に示す構成における問題を解決する方法に関する。図9に示すように、クロックモジュール601から機能モジュール610a〜610cのそれぞれに7本のクロック信号線605a〜605cが放射状に配線されている。
【0006】
しかし、機能モジュール610a〜610cの数が多くなると、クロックモジュール601から伸びるクロック信号線の数が膨大になり、クロックモジュール601の端子数が膨大になってしまうという問題があった。また、クロックモジュール601から各機能モジュールへの配線が複雑になり、配線をレイアウトするのが困難になる場合があった。
【0007】
図10はクロック信号の分配方法として図8および図9に示した方法のいずれとも異なる方法の一例を説明するための図である。図10に示す方法は、複数種のクロック信号を多重してクロック信号線の数を削減するものである(特許文献1参照)。
【0008】
図10に示すように、クロックモジュール701は、機能モジュール710a〜710cのそれぞれと、基準クロック信号線702、多重クロック信号線703および同期信号線704を介して接続されている。基準クロック信号線702は、複数種のクロック信号の基準となるクロック信号を伝送するための配線である。多重クロック信号線703は、複数種のクロック信号を多重した多重クロック信号を伝送するための配線である。同期信号線704は、同期信号を伝送するための配線である。同期信号は、多重クロック信号を機能モジュール側で分離するために、多重された部分の始めまたは終わりを見つけるための印となるものである。この構成であれば、クロックモジュール601と機能モジュールを結ぶ信号線は3本となる。
【0009】
図11は図10に示したクロックモジュールの出力波形を示すタイミングチャートである。タイミングチャートにおいて、基準クロック112は基準クロック信号を意味する。タイミング番号111は基準クロック信号に対して基準時からの番号を示し、図11では、16クロックを1周期とし、0番から15番までを示す。
【0010】
多重クロック113は多重クロック信号を意味する。図11に示す多重クロック113は、基準クロック112に同期して16種類のクロックを時分割にて多重したものである。多重されたクロック信号は、タイミング番号111の順番に多重クロック番号114として0番から15番までの16種類のクロック信号に区分される。多重クロック番号114は、クロック信号の種類を識別するための番号となる。同期信号115は、多重クロック番号114が0番の位置に、1の論理が設定されている。
【0011】
機能モジュール710a〜710cは、クロックモジュール701から多重クロック113を受信したとき、タイミング番号111の0番の位置を確定する必要がある。そのため、クロックモジュール701から機能モジュール710a〜710cのそれぞれに、図11に示すような同期信号115を送る必要があった。
【特許文献1】特開平06−96017号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
図8または図9で説明した方法で、クロックモジュールから複数の機能モジュールに複数種のクロック信号を分配する場合、クロックモジュールと機能モジュール間の配線は、クロック信号の種類に対応する本数が必要で、かつ、機能モジュールの数分必要となり、装置全体で配線数が膨大になるという問題があった。
【0013】
特許文献1に開示された方法では、図8および図9の方法に比べて、信号線の数は少なくなるが、装置としては「(機能モジュールの数)×3本」で算出される数の信号線が必要となり、機能モジュールの数が多くなると、さらに配線数を減らす必要がある。
【0014】
本発明は上述したような技術が有する問題点を解決するためになされたものであり、機能モジュールにクロック信号を分配するための信号線を削減可能にしたクロック分配回路、機能モジュール装置およびクロック信号分配方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
上記目的を達成するための本発明のクロック分配回路は、
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、
前記複数種クロック信号生成部から受信する前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、該多重クロック信号および前記基準クロック信号を出力する多重クロック信号生成部と、
を有する構成である。
【0016】
また、本発明の機能モジュール装置は、
上記本発明のクロック分配回路を含むクロックモジュールと、
前記基準クロック信号および前記多重クロック信号を受信すると、前記複数種のクロック信号が多重化されたパターンの周期を該多重クロック信号で前記同期信号を用いて識別し、該複数種のクロック信号を分離する多重クロック分離回路を含む機能モジュールと、
を有する構成である。
【0017】
さらに、本発明のクロック分配方法は、
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成し、
前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入した多重クロック信号を生成し、
前記多重クロック信号および前記基準クロック信号を出力するものである。
【発明の効果】
【0018】
本発明では、クロック分配回路から機能モジュールへの同期信号を伝送するための信号線を不要にしたので、クロック分配回路と機能モジュールとを接続する信号線の数を削減できる。
【発明を実施するための最良の形態】
【0019】
本実施形態のクロック分配回路を有するクロックモジュールについて説明する。
【0020】
図1は本実施形態の機能モジュール装置の一構成例を示すブロック図である。図1に示すように、本実施形態の機能モジュール装置は、クロックモジュール201と、複数の機能モジュール210a〜210cとを有する。クロックモジュール201は、機能モジュール210a〜210cのそれぞれと、基準クロック信号線203および多重クロック信号線204で接続されている。なお、本実施形態では、機能モジュールが3つの場合で説明するが、1つまたは2つであってもよく、4つ以上あってもよい。
【0021】
次に、図1に示すクロックモジュール201に含まれるクロック分配回路の構成を説明する。図2は本実施形態のクロック分配回路の一構成例を示すブロック図である。
【0022】
図2に示すように、クロック分配回路205は、基準クロック信号に基づいてn(nは2以上の整数)の周期のクロック信号を生成するn種クロック信号生成部206と、n種クロック信号生成部206で生成されたn種のクロック信号を多重化する多重クロック信号生成部207とを有する。n種クロック信号生成部206と多重クロック信号生成部207とはクロック信号の種類に対応してn本の信号線で接続されている。n種クロック信号生成部206は、本発明の複数種クロック信号生成部に相当する。
【0023】
n種クロック信号生成部206には、特許文献1に開示された方法を用いて、異なるn種類の周期が設定されている。n種類の周期の設定は、少なくともクロック分配回路205をFPGA(Field Programmable Gate Array)で作製することで、製品出荷後にユーザ側で行うことが可能となる。
【0024】
多重クロック信号生成部207は、基準クロック信号が入力され、n種のクロック信号がn種クロック信号生成部206から入力されると、n種のクロック信号を多重化してその前または後に同期信号を挿入した多重クロック信号を生成する。同期信号の挿入は多重化したn種のクロック信号の1周期毎に行う。そして、生成した多重クロック信号と基準クロック信号のそれぞれを多重クロック信号線204および基準クロック信号線203のそれぞれを介して、機能モジュール210a〜210cのそれぞれに送信する。
【0025】
また、多重クロック信号生成部207は、挿入する同期信号に1または0に固定した論理のビット列を含み、その固定論理を、n種のクロック信号を多重化したビット列の論理パターンである多重パターンに現れないビット列に設定している。
【0026】
なお、本実施形態では、基準クロック信号が外部からクロックモジュール201に入力される構成を示しているが、水晶発振器(不図示)をクロックモジュール201に設け、基準クロック信号を自モジュール内で生成してもよい。
【0027】
次に、本実施形態のクロック分配回路205によるクロック信号分配方法を説明する。図3は本実施形態のクロック信号分配方法の手順を示すフローチャートである。
【0028】
n種クロック信号生成部206は、基準クロック信号に基づいてn種のクロック信号を生成して出力する(ステップ1001)。多重クロック信号生成部207は、n種クロック信号生成部206からn種のクロック信号を受信すると、n種のクロック信号の論理をシリアル信号に多重化したパターンを生成し、そのパターンの前または後に同期信号を挿入した多重クロック信号を生成する(ステップ1002)。そして、多重クロック信号と基準クロック信号を機能モジュール210a〜210cのそれぞれに出力する(ステップ1003)。
【0029】
本実施形態では、多重クロック信号に同期信号も含めているので、クロックモジュールおよび機能モジュール間の接続配線を基準クロック信号線と多重クロック信号線の2本の信号線にすることができ、同期信号のための配線を設ける必要がない。
【0030】
また、同期信号は多重クロック信号の多重パターンには現れないパターンなので、多重クロック信号からの同期信号の検出を、容易に、かつ、確実に行うことができる。
【実施例1】
【0031】
本実施例のクロック信号分配方法を説明する。図4は本実施例のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。図4に示すタイミングチャートでは、16ビットの第1の周期を「周期1」と表記し、第2の周期を「周期2」と表記し、第3の周期を「周期3」と表記している。なお、以下において、タイミングチャートに使用されている用語の意味は、図11で説明したものと同様であり、その詳細な説明を省略し、異なる部分について説明を補充するものとする。
【0032】
図4を参照すると、本実施例のクロック多重の波形が示されている。ここでは、多重クロック番号104で示される0番、1番、2番、3番、4番および5番の6種類のクロック信号を多重している。そのため、本実施例では、nは6となる。多重化された6種のクロック信号のそれぞれのビット間に論理1のビットが挿入されている。そのため、多重クロック103の多重パターンには、多重化対象のクロック信号の論理とは無関係に、2ビット毎に論理1の1ビットが設定されていることとなる。
【0033】
図3に示したステップ1002で、多重クロック信号生成部207は、図4に示すように、多重クロック番号104が0番のクロック信号の論理を設定し、その後に論理1を1ビット挿入し、続いて、多重クロック番号104が1番のクロック信号の論理を設定し、その後に論理1を1ビット挿入する。これを、多重クロック番号104が5番のクロック信号まで繰り返し、その後に同期信号105を設定する。
【0034】
同期信号105は、論理0が3ビット連続した固定論理のビット列のパターンの前後にそれぞれ1ビットの論理1が設定されたものである。そのため、同期信号105は5ビットの論理10001となる。この5ビットの論理10001は、多重化対象の6種類のクロック信号のパターンがいかなる場合でも、多重パターンに絶対に現れないので、機能モジュール側では同期信号105を容易に、かつ、確実に検出できる。
【0035】
次に、図1に示した機能モジュール210a〜210cによる多重クロック信号の分離方法を説明する。図5は機能モジュールに含まれる多重クロック分離回路の一構成例を示すブロック図である。なお、機能モジュール210a〜210cの構成および動作はそれぞれ同様であるため、ここでは機能モジュール210aの場合で説明する。
【0036】
図5に示す多重クロック分離回路310は、基準クロック102および多重クロック103が入力されるシフトレジスタ301と、多重クロック信号の同期信号を検出するための照合回路303と、照合回路303の同期信号検出時に多重クロック信号をn種のクロック信号に分離するラッチ回路302とを有する。シフトレジスタ301は、多重クロック信号が16ビット周期のシリアル信号なので、16ビット対応のものである。照合回路303には、同期信号のビット列の論理の情報が予め記録されている。以下に、動作を簡単に説明する。
【0037】
図5を参照すると、シフトレジスタ301は、多重クロック103を基準クロック102にしたがって16ビット分取り込む。シフトレジスタ301に取り込まれた16ビットのうち最後に取り込まれた5ビットは、照合回路303にて論理10001と比較される。比較の結果、それらが一致するタイミングで、シフトレジスタ301のQ5、Q7、Q9、Q11、Q13およびQ15の出力がラッチ回路302でラッチされる。
【0038】
ラッチ回路302の6本の出力端子Q0、Q1、Q2、Q3、Q4およびQ5のそれぞれが、多重クロック番号の5番、4番、3番、2番、1番および0番のそれぞれのクロック信号となって分離される。このようにして、多重クロック信号の分離回路を簡単な回路で構成することができ、かつ、多重クロック信号を確実に分離することができる。
【0039】
続いて、図4に示したタイムチャートを参照し、多重クロック番号104が0番のクロック信号を一例として、機能モジュール210aによる信号分離方法をより詳細に説明する。
【0040】
照合回路303が多重クロック103において連続するシリアル信号にビット列10001のパターンを検出すると、同期信号を検出したことを通知するための検出信号をラッチ回路302に送信する。ラッチ回路302が検出信号を受け取ると、機能モジュール210aは、この5ビットを同期信号105とし、同期信号105をタイミング番号101における11番〜15番として、その情報に基づいて、タイミング番号101の0番から15番の位置を確定する。確定されたタイミング番号101の周期1の多重クロック番号104の0番のビットにおいて、多重クロック103の論理が1になっているので、分離された、多重クロック番号104が0番のクロック信号(以下では、「分離されたクロック0番」と称する)106の論理を1として、次の周期2の多重クロック番号104の0番のクロック信号を受け取るまで、1の論理を保持する。
【0041】
機能モジュール210aは、周期2の多重クロック信号を受け取ると、多重クロック番号104の0番における多重クロック103の論理が0なので、分離されたクロック0番106の論理は0に変化する。さらに、周期3において多重クロック番号104の0番のクロック信号は多重クロック103の論理が0なので、分離されたクロック0番106の論理は0のままになる。多重クロック番号104が1番、2番、3番、4番および5番のそれぞれクロック信号についても、0番と同様に分離する。
【0042】
分離されたクロック信号の変化位置はそれぞれの多重クロック番号104の0番、1番、2番、3番、4番および5番のそれぞれの位置になるので、ずれが生じることになる。このずれを補正するため、分離されたクロック信号をタイミング番号101の15番の位置で叩き直すことで、多重クロック番号104の0番、1番、2番、3番、4番および5番のそれぞれにおいて分離されたクロック信号の変化位置をそろえることができる。これにより、6種のクロック信号のそれぞれについて、発信元のクロックモジュール201と発信先の機能モジュール210aとの間でタイミングを一致させることができる。
【実施例2】
【0043】
本実施例は、多重化対象のクロック信号の種類を6から8に増やしたものである。
【0044】
図6は本実施例のクロック信号分配方法によるクロック信号のタイミングチャートである。
【0045】
図6に示すように、同期信号415は、実施例1の同期信号105と同様に、論理0が3ビット連続した固定論理のビット列のパターンの前後にそれぞれ1ビットの論理1が設定されている。また、本実施例では、多重化対象のクロック信号を連続する2ビットに設定し、多重化対象のクロック信号の間には論理1の1ビットを挿入している。
【0046】
図3に示したステップ1002で、多重クロック信号生成部207は、図6に示すように、多重クロック番号414が0番と1番のそれぞれのクロック信号の論理を、連続する2ビットのそれぞれに順に設定すると、次の1ビットには論理1のビットを設定する。このことを、多重クロック番号414が7番にまるまで繰り返して多重パターンを設定する。
【0047】
同期信号415は連続3ビットの論理0を含んでいるので、多重クロック413の多重クロック番号を2ビットずつ連続して当てはめることが可能となり、多重化するクロック信号の種類を8種類にすることができる。
【0048】
なお、実施例1および実施例2の同期信号では、同じ論理が連続するビット数を3としたが、多重化対象のクロック信号の種類が6よりも少なければ、4以上であってもよい。また、連続する3ビットの論理を0とし、その前後の論理を1としたが、連続する3ビットの論理を1とし、その前後の論理を0としてもよい。この場合、多重化対象のクロック信号の間に挿入するビットの論理を0とすればよい。
【実施例3】
【0049】
本実施例は、多重クロック信号の信号レベルの規格がLVDS(Low Voltage Differential Signaling)の場合である。
【0050】
クロック信号を機能モジュールに分配するための構成として、クロック遅延の最小化、および波形歪の最小化を図るため、信号レベルにLVDSを適用する場合がある。それぞれ別の基板に設けられたクロックモジュールと機能モジュールモジュールとの間でクロック分配のための配線がなされていると、信号レベルにLVDSを適用する場合、モジュール間の接続は、モジュール間の電位差を吸収するためAC結合が望ましい。AC結合とした場合、DCバランスが必要となる。DCバランスとはシリアル信号のパターンにおいて論理0の数と論理1の数が同等になって、偏らないようにすることである。
【0051】
図7は本実施例のクロック信号分配方法によるクロック信号のタイミングチャートである。
【0052】
本実施例では、多重化対象のクロック信号のそれぞれを、連続する2ビットの組に対応させ、クロック信号が表す論理を正論理の場合と負論理の場合をそれぞれ設定するものである。図7を参照して、以下に具体例を説明する。
【0053】
図3に示したステップ1002で、多重クロック信号生成部207は、多重クロック番号が0番のクロック信号の論理を多重クロック403に埋め込む際、その論理が1の場合、始めのビットを1とし、続くビットを0とする2ビットの組を設定する。続く2ビットの組に対して、多重クロック番号が1番のクロック信号の論理が0の場合、2ビットの始めのビットを0とし、続くビットを1に設定する。このようにして、多重クロック番号が2番のクロック信号まで設定する。このように設定することで、論理0と1の数が偏らないようにする。
【0054】
また、図7に示すように、本実施例の同期信号は、論理1が連続する3ビットの固定論理のビット列のパターンと論理0が連続する3ビットの固定論理のビット列のパターンをシリアルに接続した6ビットパターンの前に論理1と0が設定され、その6ビットパターンの後に論理1と0が設定された構成である。この構成により、同期信号も論理0の数と論理1の数が同じになる。
【0055】
本実施例では、多重化対象のクロック信号の種類は3となる。同期信号について、同じ論理が連続するビット数を3としたが、4であってもよい。この場合、多重化対象のクロック信号の種類は2となる。また、多重クロック信号を分離する機能モジュール側は、多重クロック信号に埋め込まれた組のそれぞれの始めのビットか、後のビットかいずれか一方に統一して、論理を読み出すようにすればよい。いずれのビットに統一するかは予めクロックモジュールとの間で決めておけばよい。
【0056】
本発明を、次のような通信装置に適用することで、その効果が発揮される。その通信装置とは、多数の機能モジュールで構成され、各機能モジュールは装置全体として同期して動作するため、装置内には1つのクロックモジュールが存在し、このクロックモジュールから各機能モジュールにクロック信号が分配され、分配されるクロック信号として複数の種類のクロック信号を必要とするものである。
【図面の簡単な説明】
【0057】
【図1】本実施形態の機能モジュール装置の一構成例を示すブロック図である。
【図2】本実施形態のクロック分配回路の一構成例を示すブロック図である。
【図3】本実施形態のクロック信号分配方法の手順を示すフローチャートである。
【図4】実施例1のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図5】図1に示した機能モジュールに含まれる多重クロック分離回路の一構成例を示すブロック図である。
【図6】実施例2のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図7】実施例3のクロック信号分配方法による多重クロック信号の波形を示すタイミングチャートである。
【図8】クロック信号の分配方法の一例を説明するための図である。
【図9】クロック信号の分配方法として、図8に示す方法とは異なる方法の例を説明するための図である。
【図10】クロック信号の分配方法として図8および図9に示した方法のいずれとも異なる方法の一例を説明するための図である。
【図11】図10に示したクロックモジュールの出力波形を示すタイミングチャートである。
【符号の説明】
【0058】
201 クロックモジュール
203 基準クロック信号線
204 多重クロック信号線
205 クロック分配回路
206 n種クロック信号生成部
207 多重クロック信号生成部
210a〜210c 機能モジュール
301 シフトレジスタ
302 ラッチ回路
303 照合回路
310 多重クロック分離回路
【特許請求の範囲】
【請求項1】
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、
前記複数種クロック信号生成部から受信する前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、該多重クロック信号および前記基準クロック信号を出力する多重クロック信号生成部と、
を有するクロック分配回路。
【請求項2】
前記同期信号は固定論理のビット列を含み、前記多重クロック信号は該固定論理のビット列が現れないパターンである、請求項1記載のクロック分配回路。
【請求項3】
前記多重クロック信号生成部は、
1または0の同じ論理が3ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を順に1ビットおきに設定し、該複数種のクロック信号の論理間のビットには前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項2記載のクロック分配回路。
【請求項4】
前記多重クロック信号生成部は、
1または0の同じ論理が3ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する2ビット毎のそれぞれのビットに順に設定し、該複数種のクロック信号の論理が設定される2ビットと次に連続する2ビットの間に前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項2記載のクロック分配回路。
【請求項5】
前記多重クロック信号生成部は、
1の論理が3ビット以上連続する第1の固定論理列と0の論理が3ビット以上連続する第2の固定論理列とが1列につながった固定論理パターンを含み、該固定論理パターンの前後のビットのうち、該第1の固定論理列に隣接するビットに0の論理を設定し、該第2の固定論理列に隣接するビットに1の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する2ビットの組に順に対応させ、該組毎に対応するクロック信号の論理について正論理と負論理のそれぞれを設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項2記載のクロック分配回路。
【請求項6】
請求項1から5のいずれか1項記載のクロック分配回路を含むクロックモジュールと、
前記基準クロック信号および前記多重クロック信号を受信すると、前記複数種のクロック信号が多重化されたパターンの周期を該多重クロック信号で前記同期信号を用いて識別し、該複数種のクロック信号を分離する多重クロック分離回路を含む機能モジュールと、
を有する機能モジュール装置。
【請求項7】
前記多重クロック分離回路は、
前記多重クロック信号を受信すると、該多重クロック信号の前または後から前記同期信号のビット数に対応するビット列の情報である第1のビット列情報と該多重クロック信号から該第1のビット列情報を除いたビット列の情報である第2のビット列情報とを出力するシフトレジスタと、
前記シフトレジスタから受信する前記第1のビット列情報が前記同期信号と一致するか否かを調べ、それらが一致すると、同期信号を検出したことを通知するための検出信号を出力する照合回路と、
前記検出信号を前記照合回路から受信するとき、前記シフトレジスタから受信する前記第2のビット列情報を記憶するラッチ回路と、を有する請求項6記載の機能モジュール装置。
【請求項8】
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成し、
前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入した多重クロック信号を生成し、
前記多重クロック信号および前記基準クロック信号を出力する、クロック分配方法。
【請求項9】
前記同期信号は固定論理のビット列を含み、前記多重クロック信号は該固定論理のビット列が現れないパターンである、請求項8記載のクロック分配方法。
【請求項10】
前記多重クロック信号を生成する際、
1または0の同じ論理が3ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を順に1ビットおきに設定し、該複数種のクロック信号の論理間のビットには前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項9記載のクロック分配方法。
【請求項11】
前記多重クロック信号を生成する際、
1または0の同じ論理が3ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する2ビット毎のそれぞれのビットに順に設定し、該複数種のクロック信号の論理が設定される2ビットと次に連続する2ビットの間に前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項9記載のクロック分配方法。
【請求項12】
前記多重クロック信号を生成する際、
1の論理が3ビット以上連続する第1の固定論理列と0の論理が3ビット以上連続する第2の固定論理列とが1列につながった固定論理パターンを含み、該固定論理パターンの前後のビットのうち、該第1の固定論理列に隣接するビットに0の論理を設定し、該第2の固定論理列に隣接するビットに1の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する2ビットの組に順に対応させ、該組毎に対応するクロック信号の論理について正論理と負論理のそれぞれを設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項9記載のクロック分配方法。
【請求項1】
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、
前記複数種クロック信号生成部から受信する前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、該多重クロック信号および前記基準クロック信号を出力する多重クロック信号生成部と、
を有するクロック分配回路。
【請求項2】
前記同期信号は固定論理のビット列を含み、前記多重クロック信号は該固定論理のビット列が現れないパターンである、請求項1記載のクロック分配回路。
【請求項3】
前記多重クロック信号生成部は、
1または0の同じ論理が3ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を順に1ビットおきに設定し、該複数種のクロック信号の論理間のビットには前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項2記載のクロック分配回路。
【請求項4】
前記多重クロック信号生成部は、
1または0の同じ論理が3ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する2ビット毎のそれぞれのビットに順に設定し、該複数種のクロック信号の論理が設定される2ビットと次に連続する2ビットの間に前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項2記載のクロック分配回路。
【請求項5】
前記多重クロック信号生成部は、
1の論理が3ビット以上連続する第1の固定論理列と0の論理が3ビット以上連続する第2の固定論理列とが1列につながった固定論理パターンを含み、該固定論理パターンの前後のビットのうち、該第1の固定論理列に隣接するビットに0の論理を設定し、該第2の固定論理列に隣接するビットに1の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する2ビットの組に順に対応させ、該組毎に対応するクロック信号の論理について正論理と負論理のそれぞれを設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項2記載のクロック分配回路。
【請求項6】
請求項1から5のいずれか1項記載のクロック分配回路を含むクロックモジュールと、
前記基準クロック信号および前記多重クロック信号を受信すると、前記複数種のクロック信号が多重化されたパターンの周期を該多重クロック信号で前記同期信号を用いて識別し、該複数種のクロック信号を分離する多重クロック分離回路を含む機能モジュールと、
を有する機能モジュール装置。
【請求項7】
前記多重クロック分離回路は、
前記多重クロック信号を受信すると、該多重クロック信号の前または後から前記同期信号のビット数に対応するビット列の情報である第1のビット列情報と該多重クロック信号から該第1のビット列情報を除いたビット列の情報である第2のビット列情報とを出力するシフトレジスタと、
前記シフトレジスタから受信する前記第1のビット列情報が前記同期信号と一致するか否かを調べ、それらが一致すると、同期信号を検出したことを通知するための検出信号を出力する照合回路と、
前記検出信号を前記照合回路から受信するとき、前記シフトレジスタから受信する前記第2のビット列情報を記憶するラッチ回路と、を有する請求項6記載の機能モジュール装置。
【請求項8】
基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成し、
前記複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入した多重クロック信号を生成し、
前記多重クロック信号および前記基準クロック信号を出力する、クロック分配方法。
【請求項9】
前記同期信号は固定論理のビット列を含み、前記多重クロック信号は該固定論理のビット列が現れないパターンである、請求項8記載のクロック分配方法。
【請求項10】
前記多重クロック信号を生成する際、
1または0の同じ論理が3ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を順に1ビットおきに設定し、該複数種のクロック信号の論理間のビットには前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項9記載のクロック分配方法。
【請求項11】
前記多重クロック信号を生成する際、
1または0の同じ論理が3ビット以上連続する前記固定論理のビット列の前後の各ビットに該固定論理のビット列とは反対の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する2ビット毎のそれぞれのビットに順に設定し、該複数種のクロック信号の論理が設定される2ビットと次に連続する2ビットの間に前記反対の論理を設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項9記載のクロック分配方法。
【請求項12】
前記多重クロック信号を生成する際、
1の論理が3ビット以上連続する第1の固定論理列と0の論理が3ビット以上連続する第2の固定論理列とが1列につながった固定論理パターンを含み、該固定論理パターンの前後のビットのうち、該第1の固定論理列に隣接するビットに0の論理を設定し、該第2の固定論理列に隣接するビットに1の論理を設定した前記同期信号を生成し、
前記複数種のクロック信号の論理を連続する2ビットの組に順に対応させ、該組毎に対応するクロック信号の論理について正論理と負論理のそれぞれを設定したパターンを生成し、該パターンの前または後に前記同期信号を挿入して前記多重クロック信号を生成する、請求項9記載のクロック分配方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−147990(P2010−147990A)
【公開日】平成22年7月1日(2010.7.1)
【国際特許分類】
【出願番号】特願2008−325448(P2008−325448)
【出願日】平成20年12月22日(2008.12.22)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
【公開日】平成22年7月1日(2010.7.1)
【国際特許分類】
【出願日】平成20年12月22日(2008.12.22)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
[ Back to top ]