クロック回路のための方法及びシステム
【課題】半導体に与えるクロック信号の一部の周波数を低減出来る回路を提供すること。
【解決手段】１組の時間インターバルを有するカウンタ信号１２２を出力するように動作するカウンタ回路１２０と、出力クロック信号１１４を発生するように動作するゲート回路１１０とを具備し、前記出力クロック信号１１４は、第１の動作モードにおいては、入力クロック信号１１２と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号１１２に実質的に等しくされている。
【解決手段】１組の時間インターバルを有するカウンタ信号１２２を出力するように動作するカウンタ回路１２０と、出力クロック信号１１４を発生するように動作するゲート回路１１０とを具備し、前記出力クロック信号１１４は、第１の動作モードにおいては、入力クロック信号１１２と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号１１２に実質的に等しくされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に回路に関し、特に、クロック信号を提供するための回路のための、方法及びシステムに関する。
【背景技術】
【０００２】
コンピュータ時代の到来により、電子システムは、現代の生活の生活必需品になっている。この技術の広がりに関する本質的な部分は、これらの電子システムから、より多くの機能性を与えるように、更に推進していることである。この機能増加を追求する縮図は、種々の半導体装置のサイズと容量である。オリジナルアップルＩの８ビットマイクロプロセッサから、オリジナルＩＢＭ ＰＣ ＡＴの１６ビットマイクロプロセッサを経て今日まで、半導体の処理パワーは成長しているが、その一方でこれらの半導体のサイズは、一貫して減少している。実際に、ムーアの法則は、シリコンの所定のサイズの部片におけるトランジスタの数が、１８ヶ月毎に、倍になっていることを述べている。
【０００３】
半導体は、強力なコンピュータ技術アーキテクチャで利用されているこれらの複雑なシステムに含まれているので、ほぼ全般的に、これらの半導体装置が動作する周波数は増加している。これらの新しい高性能システムは、システムの処理速度を決定する、ターゲットのクロック周波数を有して、設計されている。
【０００４】
さらに高性能の半導体の性能を継続して追求すると、クロック周波数は、ギガヘルツ周波数範囲に突入し、クロック信号の周期の減少はナノ秒を下回る。進歩した半導体システムの動作周波数が、ギガヘルツ領域に入ったので、これらの高い周波数の半導体についての故障の試験はさらに困難になっている。
【０００５】
半導体の故障は、製造プロセスにおける突然の故障（グリッチ）によって生じ、したがって半導体のランダムな分配に影響を与える可能性がある。これらの半導体の適切な動作を確実にするために、これらの故障を検出して、故障を有する半導体を修理するか、廃棄しなければならない。結果として、半導体の製造後、顧客へ出荷される前の、ある時点で、半導体は試験プロセスを受けて、故障を有する半導体を分別することができる。
【０００６】
主として、半導体中に存在する欠陥には、２つのタイプがある。即ち、半導体の設計に関する構造的な欠陥と、半導体中のコンポーネントの動作に影響する機能的故障である。典型的に、機能的故障の試験は、システムの正確な動作を確認し、一方で、構造的故障の試験は製造の欠陥をターゲットとしている（例えば、非特許文献１参照）。
【非特許文献１】Satoshi Akui et. al、“Dynamic Voltage and Frequency Management for a Low-Power Embedded Microprocessor”、IEEE International Solid-State Circuits Conference、Digest Technical Papers、64〜65頁、２００４年２月
【発明の開示】
【発明が解決しようとする課題】
【０００７】
構造的故障は、一般的には２つの主要なタイプからなり、即ち、固着故障と、転移故障である。固着故障は、システムの論理的性質に影響し、一方で、転移故障は、システムのタイミング／一時的な性質に影響する。回路中の任意の点における転移故障の影響は、その点での転移がフリップフロップと、一次出力または、回路のターゲットクロック期間内の他の回路素子に到達しないことである。
【０００８】
典型的に、半導体中のこれらの転移故障を検出するために、ａｃ試験が実行される。このａｃ試験は、これらのクロック速度における半導体のゲートの応答を試験するために、試験を行う半導体のターゲットクロック周波数の付近、またはそれよりも上の周波数のクロックを、その半導体に対して与える。しかしながら、半導体装置の速度の増加と共に、このタイプの試験には問題が増加するようになる。
【０００９】
現在の産業界では、これらの半導体装置の試験には自動試験装置が使用されている。したがって、全速度のａｃ試験を実行するためには、試験装置は半導体のターゲット周波数付近、またはそれよりも上の周波数の、クロック信号を与えなければならない。これを行うには、通常、試験装置の価格と複雑さを増すことになり、パワーの供給が大きい程、調節装置および、さらに感度の高い測定装置が、この試験装置と共に使用される。さらに、これらの高い周波数のクロック信号を一定して発生し、多くの半導体を試験すると、温度の調節及びパワー消費の問題が、同様に生じる。
【００１０】
そのため、典型的に、高い周波数の半導体が、それらのターゲット周波数よりも低い周波数で試験される。しかしながら、これらの転移故障の多くは、半導体のターゲット周波数、またはそれに近い周波数でのみ、問題となるので、これは理想的な解決法ではない。
【００１１】
したがって、所望のクロック周波数のクロック信号の少なくとも一部を、半導体に与えながら、半導体に与えられる平均的なクロック周波数を減少させることのできる回路が必要とされている。
【課題を解決するための手段】
【００１２】
クロック信号の最大の周波数を維持しながら、クロック信号の平均周波数を減少することのできる回路のシステムおよび方法が開示される。これらのシステム及び方法の実施形態によって、回路は、クロック信号を受信し、受信されたクロック信号の周波数の平均的な、ある比率であるが、受信されたクロック信号の周波数に実質的に等しい最大の周波数を有する周波数で、クロック信号を出力することができる。１つの動作モードでは、これらの回路は受信されたクロック信号に対して、実質的に同一のクロック信号を出力し、一方、別の動作モードでは、これらの回路は、ある時間インターバル中にのみ、受信されたクロックに対して実質的に同一のクロック信号を出力することができる。結果として、出力クロック信号の平均周波数は、受信されたクロック信号の最大周波数を維持しながら、受信されたクロック信号に関して、減少される。
【００１３】
１実施形態では、ゲート回路は２つのモードで動作する。第１のモードでは、ゲート回路は、入力クロック信号に対して、実質的に同一の出力信号を発生する。第２の動作モードでは、ゲート回路は、１組の時間インターバルの期間中に、入力クロック信号に対して、実質的に同一の出力クロック信号を発生する。
【００１４】
別の実施形態では、時間インターバルは、入力クロック信号に基づいた、時間インターバルの継続期間及び周波数を決定するカウンタ回路によって生成されることができる。
【００１５】
さらに別の実施形態では、時間インターバルの継続期間は、入力クロック信号の２クロックサイクルとほぼ同じである。
【００１６】
本発明の実施形態は、入力クロック信号の最大周波数を有するが、入力クロック信号よりも小さい平均周波数を有する、クロック信号を発生する技術的利点を提供する。その結果として、本発明の実施形態は、ターゲット周波数のクロック信号を、常に一定して半導体へ提供する必要なく、ターゲットクロック周波数における半導体を試験するために、半導体の試験と共に使用されることができる。その結果として、ターゲット周波数における半導体の試験は、消費するパワーが少なく、発生する熱が少なく、通常、消費するリソースの数が少なく、廉価である。
【００１７】
本発明のこれらおよびその他の特徴は、以下の説明および添付図面と共に考察するとき、さらに良好に認識され、理解されるであろう。以下の説明は、本発明の種々の実施形態およびその多くの特別の詳細を示しているが、例示として与えられているものであり、限定ではない。多くの置換、変更、付加または再構成が本発明の技術的範囲内で行われることができ、本発明はこのような置換、変形、付加または再構成の全てを含んでいる。
【発明を実施するための最良の形態】
【００１８】
添付の、この明細書の一部を形成する図面は、本発明のある特徴を示すために含まれている。本発明、そのコンポーネント、本発明により行われるシステムの動作の明瞭な考察は、この図面に示されている例示的で、それ故限定ではない実施形態を参照にすることによって、更に容易に明白になるであろう。同じ参照符号は同じコンポーネントを示している。図面に示されている特徴は、必ずしも実寸大で描かれていないことに注意すべきである。
【００１９】
本発明およびその種々の特徴とその効果の詳細を、添付図面に示されている限定ではない実施形態によって更に十分に説明し、以下の説明で詳細に述べる。よく知られている出発物質、処理技術、コンポーネント及び装置の説明は、本発明の詳細を不必要に曖昧にしないために省略されている。しかしながら、当業者は、本発明の好ましい実施形態が開示されているが、詳細な説明及び特定の例が、本発明の技術的範囲を限定するためではなく単なる例示として与えられることを理解すべきである。基礎的な本発明の概念の技術的範囲内にある種々の置換、変形、付加、再構成はこの説明を読んだ後、当業者に明白にあるであろう。
【００２０】
添付図面に示されている、本発明の例示的な実施形態を、詳細に参照する。可能である場合は必ず、同一または類似の部品（素子）を示すために図面を通して同じ参照符号が使用されている。
【００２１】
クロック信号の最大周波数を維持しながら、クロック信号の平均周波数を減少させることのできる回路の、システム及び方法に注目すべきである。これらのシステム及び方法の実施形態によって、回路は、クロック信号を受信し、受信されたクロック信号の周波数において平均的な、ある比率であるが、受信されたクロック信号の周波数に実質的に等しい最大の周波数を有する周波数で、クロック信号を出力することができる。１動作モードでは、これらの回路は受信されたクロック信号に対して、実質的に同一のクロック信号を出力し、一方で、別の動作モードでは、これらの回路は、実質的にある時間インターバル中にのみ、受信されたクロックに対して実質的に同一のクロック信号を出力することができ、したがって、受信されたクロック信号の最大周波数を維持しながら、受信されたクロック信号に関して、出力クロック信号の平均周波数を減少させる。
【００２２】
これらの回路は、第１の動作モードにおいて、受信されたクロック信号と実質的に同一のクロック信号を出力し、第２の動作モードにおいて、カウンタ回路から受信されたゲーティング信号によって決定される時間インターバル中に、その受信されたクロック信号に実質的に同一のクロック信号を出力することができる。この時間インターバルの長さは、受信されたクロック信号の周波数の比であり、それによって、その受信されたクロック信号の上昇エッジまたは下降エッジだけが、その時間インターバル中に、ゲート回路により出力される。
【００２３】
結果的に、本発明のシステム及び方法によって与えられたタイプの回路の１実施形態は、位相ロックループ（ＰＬＬ）と共に、半導体で実行されることができる。半導体の通常の動作中、この回路はＰＬＬからクロック信号を受信し、実質的に同一のクロック信号を、半導体上のクロック分配システムに与える。しかしながら、半導体を試験するとき、この回路は、半導体の試験に使用されるクロックの平均周波数を減少しながら、ターゲットクロック周波数で、半導体を試験するために使用されることができる。
【００２４】
ターゲット周波数のクロック信号を、ＰＬＬからこの回路によって受信することができる。この回路はその後、ある時間インターバル中のみ、ターゲット周波数を有するクロック信号を、半導体のクロック分配機構へ提供できる。したがって、連続的な全速度のａｃ試験の利点は、半導体の試験に使用されるクロックの平均周波数を減少しながら、その時間インターバル中のターゲット周波数のクロック信号によって、半導体のゲートを試験して、このような全速度のａｃ試験に通常関連する、パワー消費と温度を相応して減少させることにより、実現される。
【００２５】
図１を参照すると、本発明のシステム及び方法による回路の１実施形態が示されている。回路100は、第１の動作モード中に、受信されたクロック信号に対して実質的に等しいクロック信号を提供し、また、第２の動作モード中にその受信されたクロック信号の周波数の、ある比率の周波数で生じる時間インターバル中に、受信されたクロック信号に対して実質的に等しい周波数のクロック信号へ提供するように構成されている。
【００２６】
回路100は、ゲート回路110と、カウンタ120とを具備している。ゲート回路110は、入力クロック信号112を受信し、またカウンタ出力信号122をカウンタ120から受信する。カウンタ120は、入力クロック信号112を受信し、選択ビット124に基づいてカウンタ出力信号122を発生する。ゲート回路110の出力クロック信号114は、選択ビット116の状態によって決定され、１実施形態では、選択ビット116は選択ビット124と同じである。
【００２７】
選択ビット116により決定された第１の動作モードでは、ゲート回路110の出力クロック信号114は実質的に、入力クロック信号112に等しい。しかしながら、第２の動作モードでは、ゲート回路110の出力クロック信号114は、カウンタ120のカウンタ出力信号122に基づいている。
【００２８】
カウンタ120は、実質的にカウンタ出力信号122に対する入力クロック信号112の周波数のある比である周波数で間隔を隔てられた時間インターバルを有する信号を発生する。この比は、選択ビット124により決定されることができる。１実施形態では、カウンタ120のカウンタ出力信号122における時間インターバルは、選択ビット124の状態にしたがって、ほぼ、入力クロック信号112の周波数の１／４、１／８、または１／１６の周波数で生じる。
【００２９】
選択ビット116により示されることができる第２の動作モード中、ゲート回路110は、カウンタ120のカウンタ出力信号122に存在する時間インターバルによって、ゲートされることができる。カウンタ出力信号122の時間インターバル中、ゲート回路110の出力信号114は実質的に、入力クロック信号112と等しい。しかしながら、これらの時間インターバルの間に、出力クロック信号114は実質的に一定に保持されることができる。
【００３０】
この機能を、図２で示されたタイミング図を参照してさらに明白に説明する。タイミングダイアグラム200は、図１に示されている回路の動作の１実施形態を表している。ライン210は、入力クロック信号112上の信号を表している。ライン212は、時間インターバル214がほぼ、クロック信号210のクロックサイクルの１／４の周波数で生じた場合における、カウンタ120のカウンタ出力信号122の信号を表しており（時間インターバル214はほぼ、入力クロック信号112の１／４のクロックサイクル毎に、開始することを意味している）、ライン222は、時間インターバル214がほぼ、クロック信号210のクロックサイクルの１／８の周波数で生じた場合における、カウンタ120のカウンタ出力信号122の信号を表しており、ライン232は、時間インターバル214がほぼ、クロック信号210のクロックサイクルの１／１６の周波数で生じた場合における、カウンタ120のカウンタ出力信号122の信号を表している。
【００３１】
第１の動作モードの期間では、出力信号114は実質的に、ライン210により表された入力クロック信号112と同一である。しかしながら、選択ビット116は、ゲート回路110がカウンタ120のカウンタ出力信号122によってゲートされる状態にあり、選択ビット124は、カウンタのカウンタ出力信号122が、ライン222の周波数である状態であると仮定する。この場合の時間インターバル214は、ライン210により表される入力クロック信号112のほぼ、１／８の周波数で生じる。この場合、時間インターバル214の期間中に、ライン242により表されているゲート回路110の出力クロック信号114は、ライン210により表されている入力クロック信号112と実質的に、同一の周波数を有するクロック信号である。しかしながら、時間インターバル214の間においては、出力信号114は実質的に、一定である。
【００３２】
１実施形態では、時間インターバル214は、ライン210により表されている入力クロック信号112の２サイクルに実質的に等しく、それによって、時間インターバル214の期間に、入力クロック信号112の２つの下降エッジと、２つの上昇エッジは、出力ライン114で出力される。したがって、この場合、時間インターバル214は、ほぼ、入力クロック信号112の１／８のクロックサイクル毎に生じ、各時間インターバルの期間は、入力クロック信号112のほぼ２クロックサイクルであるので、出力クロック信号114の平均クロック周波数は、実質的に、入力クロック信号112の１／８の周波数、またはそれよりも低い周波数である。しかしながら、出力クロック信号114の最大の周波数は、依然として、入力クロック信号112と、実質的には同一である。
【００３３】
同様に、選択ビット116は、ゲート回路110がカウンタ120のカウンタ出力信号122によってゲートされ、選択ビット124は、カウンタ120のカウンタ出力信号122が、ライン232の周波数である状態であると仮定する。この場合の時間インターバル214は、ほぼ、ライン210により表される入力クロック信号112の１／１６の周波数で生じる。それ故、時間インターバル214の期間中に、ライン244により表されているゲート回路110の出力信号114は、ライン210により表されている入力クロック信号112と実質的に、同一の周波数を有するクロック信号であるが、出力クロック信号114の平均クロック周波数は実質的に、入力クロック信号112の１／１６の周波数、またはそれよりも低い周波数である。
【００３４】
図３Ａ、図３Ｂ、及び図３Ｃを参照すると、本発明の実施形態において使用できるゲート回路の実施形態が示されている。ゲート回路110は、所望される結果的な回路の複雑性、通過するのに望ましい入力クロック信号の位相、入力クロック信号の周波数、入力クロック信号と、カウンタ120からの入力との間の非対称の考慮に対する所望性等に基づいて、選択されることができる。
【００３５】
図３Ａは、アンド型のゲート回路300のアンド型実施形態を示しており、これはインバータ304に結合しているナンドゲート302を具備している。図３Ｂは、オア型のゲート回路310を示しており、これはインバータ314に結合しているノアゲート312を具備している。図３Ｃは、セット−リセット（ＳＲ）型のゲート回路330を示しており、これはナンドゲート332、334と、インバータ336とを具備している。ＳＲゲート回路330では、ナンドゲート332の出力がナンドゲート334の入力に結合され、ナンドゲート334の出力がナンドゲート332の入力に結合されている。ナンドゲート332の出力は、インバータ336に結合され、そのインバータ336の出力は、ＳＲゲート回路330の出力である。
【００３６】
図４に移ると、本発明の実施形態と共に使用されることのできるカウンタ回路の１実施形態が示されている。カウンタ回路400は、入力クロック信号402を受信し、入力信号402の１／４、１／８または１／１６の周波数で生じる時間インターバルで、出力信号480を発生することができ、各時間インターバルは、入力クロック信号402の２クロックサイクルにほぼ等しい。入力クロック信号402は、フリップフロップ412、414、416、418に結合されている。フリップフロップ412の出力はインバータ422に結合され、その出力は、フリップフロップ412の入力に結合されている。
【００３７】
フリップフロップ412の出力はまた、ナンドゲート424の１入力にも結合され、ナンドゲート424の他方の入力はノード442に結合されている。ナンドゲート424の出力は、フリップフロップ414の入力に結合されている。フリップフロップ414の出力はノード442に結合されている。インバータ432はノード442から入力を受信し、出力信号452を発生する。
【００３８】
ノード442は、ナンドゲート426へ１入力を提供する。ナンドゲート426の他方の入力はノード444へ結合されている。ナンドゲート426の出力は、フリップフロップ416の入力へ、結合されている。フリップフロップ416の出力は、ノード444へ結合されている。ノアゲート434は、ノード442と444から入力を受信し、出力信号454を発生する。
【００３９】
ノード444はまた、ナンドゲート428の入力へも結合されている。ナンドゲート428の他方の入力はノード446へ結合されている。ナンドゲート428の出力は、フリップフロップ418の入力へ結合されている。フリップフロップ418の出力はノード446へ結合されている。ノアゲート436は、ノード442、ノード444、ノード446から入力を受信し、出力信号456を発生する。
【００４０】
動作中、カウンタ回路400は、入力クロック信号402として受信されるクロックの２サイクルに対して、継続期間中において実質的に等しい時間インターバルを発生することができる。出力信号452における、時間インターバルは、入力402で受信されたクロックの１／４の周波数を発生し、出力信号454における、時間インターバルは、入力402で受信されたクロック信号のほぼ１／８の周波数で、発生し、出力信号456における、時間インターバルは、入力402で受信されたクロック信号のほぼ１／１６の周波数で、発生することができる。出力信号452、454または456のうちの１つは、選択ビット490の状態に基づいて、出力信号480として選択されることができる。
【００４１】
回路400の機能は、図５に示されているタイミング図を参照にして、さらに明白に説明できる。タイミング図500は、図４に示されているカウンタ回路400の動作の１実施形態を表している。ライン510は、入力クロック信号402の信号を表し、ライン540は、ノード440の信号を表し、ライン542は、ノード442の信号を表し、ライン544は、ノード444の信号を表し、ライン546は、ノード446の信号を表し、ライン552は、出力信号452の信号を表し、ライン554は、出力信号454を表し、ライン556は、出力信号456を表している。
【００４２】
図から認められるように、ライン540により表されるノード440における信号は、ライン510により表される入力クロック信号402の周波数の半分である。ライン542により表されるノード442における信号は、ノード440の信号に基づいており、それによってノード442の信号は、入力クロック信号402の１／４の周波数である。ライン552により表される出力452は、インバータ432の出力であり、これはノード442から、その入力を受信する。したがって、出力452は、ノード442の信号の反転である。例えば、時間520で、ノード442の信号は低くなり、出力452は高くなる。反対に、ノード442の信号は、時間530で、再度高くなるとき、出力452は低くなる。時間520と530との間の時間インターバル514は、入力クロック信号402の２クロックサイクルにほぼ等しいことに注意すべきである。さらに、出力452は、入力クロック信号402の周波数の半分であるノード440の信号と、入力クロック信号402の１／４の周波数であるノード442の信号にしたがうので、時間インターバル514は、出力452において、入力クロック信号402のほぼ１／４のクロックサイクル毎に、発生することに注目すべきである。
【００４３】
同様に、ライン544により表されるノード444における信号は、ノード442に基づいており、ノード444の信号は、入力クロック信号402の１／８の周波数である。ライン554により表される出力454は、ノアゲート434の出力であり、このノアゲート434はノード442ノード444からその入力を受信する。したがって、ノード442とノード444における両信号が低いとき、出力信号454は高くなり、ノード442またはノード444の信号のいずれかが再度高くなるとき、出力信号454は低くなる。例えば、時間520で、ノード442とノード444の両出力は低くなり、一方、出力454は高くなる。反対に、ノード442の信号が、時間530で再度高くなるとき、出力454は低くなる。時間520と530との間の時間インターバル514は、入力クロック信号402の２クロックサイクルにほぼ等しいことに注目する必要がある。さらに、出力信号454は、入力クロック信号402の周波数の４分の１であるノード442の信号と、入力クロック信号402の８分の１の周波数であるノード444の信号とにしたがうので、時間インターバル514は、出力454において、入力クロック信号402のほぼ１／８のクロックサイクル毎に、発生することに注目すべきである。
【００４４】
再び、図５を参照すると、ライン546により表されるノード446の信号は、ノード444に基づいており、それによって、ノード446の信号は、入力クロック信号402の１６分の１の周波数である。ライン556により表される出力456は、ノアゲート436の出力であり、このノアゲート436はノード442、ノード444、ノード446から、その入力を受信する。したがって、ノード442、ノード444、ノード446の信号がいずれも低いとき、出力信号456は高くなり、ノード442、ノード444、ノード446の信号のいずれかが再度高くなるとき、出力信号456は低くなる。例えば、時間520において、ノード442、ノード444、ノード446の出力はいずれも低く、一方、出力456は高くなる。反対に、ノード442の信号が、時間530で、再度高くなるとき、出力456は低くなる。時間520と530との間の時間インターバル514は、入力クロック信号402の２クロックサイクルにほぼ等しいことに注意すべきである。さらに、出力信号456は、入力クロック信号402の周波数の４分の１であるノード442の信号と、入力クロック信号402の１６分の１の周波数であるノード446の信号とにしたがうので、時間インターバル514は、出力456において、入力クロック信号402のほぼ１６分の１のクロックサイクル毎に、発生することに注目すべきである。
【００４５】
特定の場合に使用するための本発明の特定の実施形態は、その場合の特性に従い、実施形態で使用することのできる半導体、実施形態で使用することのできるクロック信号の周波数、実施形態で使用することのできるシステムに与えられたパワー消費制約等の、要素を含むことができることは、当業者には明白であろう。使用される本発明の特定の実施形態は、当業者に明白であるように、これらのうち１以上の要素を含む経験的解析またはシミュレーションにしたがって、決定されることができる。
【００４６】
ゲート回路とカウンタ回路の任意の組合せが、本発明の実施形態を構成するために組合わされ、前述した以外の、他のゲート回路とカウンタ回路が、本発明の実施形態を構成するために使用されることができることもまた明白であろう。同様に、これらのゲート回路とカウンタ回路を使用する本発明の実施形態は、クロック信号に関して、実質的な任意の周波数において、実質的な任意の長さの時間インターバルを発生できることも明白であろう。
【００４７】
すなわち、上記実施形態に係る回路は、
（１）１組の時間インターバルを有するカウンタ信号を出力するように動作するカウンタ回路と、出力クロック信号を発生するように動作するゲート回路とを具備し、前記出力クロック信号は、第１の動作モードにおいては、入力クロック信号と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号に実質的に等しくされている。
（２）上記１において、前記出力クロック信号は、前記第２の動作モードの各前記時間インターバルの間においては実質的に一定である。
（３）上記２において、前記カウンタ信号は、前記入力クロック信号に基づいている。
（４）上記３において、各時間インターバルの期間は、前記入力クロック信号に基づいている。
（５）上記４において、前記各時間インターバルの期間は、前記入力クロック信号の２クロックサイクルに実質的に等しい。
（６）上記５において、前記時間インターバルの周波数は、前記入力クロック信号に基づいている。
（７）上記６において、前記時間インターバルは、前記入力クロック信号の周波数の実質的に、４分の１、８分の１、または１６分の１の周波数である。
（８）上記７において、前記カウンタ回路は、前記入力クロック信号によりクロックされ、入力及び出力を有する、第１のフリップフロップと、前記入力クロック信号によりクロックされ、入力及び出力を有する、第２のフリップフロップと、前記入力クロック信号によりクロックされ、入力及び出力を有する、第３のフリップフロップと、前記入力クロック信号によりクロックされ、入力及び出力を有する、第４のフリップフロップと、前記第１のフリップフロップの前記出力に結合された入力と、前記第１のフリップフロップの前記入力に結合された出力とを有する第１のインバータと、前記第１のフリップフロップの前記出力に結合された第１の入力と、前記第２のフリップフロップの前記出力に結合された第２の入力と、前記第２のフリップフロップの前記入力に結合された出力とを有する第１のナンドゲートと、前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第３のフリップフロップの前記出力に結合された第２の入力と、前記第３のフリップフロップの前記入力に結合された出力とを有する第２のナンドゲートと、前記第３のフリップフロップの前記出力に結合された第１の入力と、前記第４のフリップフロップの前記出力に結合された第２の入力と、前記第４のフリップフロップの前記入力に結合された出力とを有する第３のナンドゲートと、前記第２のフリップフロップの前記出力に結合された入力を有する第２のインバータと、前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第３のフリップフロップの前記出力に結合された第２の入力とを有する第１のノアゲートと、前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第４のフリップフロップの前記出力に結合された第２の入力とを有する第２のノアゲートとを具備している。
（９）上記８において、前記第２のインバータは、実質的に前記入力クロックの４分の１の周波数の時間インターバルで出力信号を供給するように動作し、前記第１のノアゲートは、実質的に前記入力クロック信号の８分の１の周波数の時間インターバルで出力信号を供給するように動作し、前記第２のノアゲートは、実質的に前記入力クロックの１６分の１の周波数の時間インターバルで出力信号を供給するように動作する。
（１０）上記９において、前記カウンタ回路は、前記第２のインバータの前記出力信号か、前記第１のノアゲートの前記出力信号か、または前記第２のノアゲートの前記出力信号かのいずれかを、前記カウンタ信号として選択するように動作する。
（１１）上記１０において、前記ゲート回路は、アンド型のゲート回路、オア型のゲート回路、またはセット／リセット（ＳＲ）型のゲート回路を備える。
また上記実施形態に係るクロック信号の提供方法は、
（１２）第１の動作モードにおいて、入力クロック信号と実質的に同一の出力クロック信号を発生することと、第２の動作モードにおいて、１組の時間インターバルのうちの実質的に少なくとも１つの期間中に、前記入力クロック信号に実質的に同一の出力クロック信号を発生することとを具備する。
（１３）上記１２において、第２の動作モードにおいて、各時間インターバルの間において、前記出力クロック信号を実質的に一定に維持することを更に備える。
（１４）上記１３において、前記入力クロック信号に基づいて、前記１組の時間インターバルを決定する。
（１５）上記１４において、前記入力クロック信号に基づいて、各時間インターバルの期間を決定する。
（１６）上記１５において、各時間インターバルの前記期間は、実質的に、前記入力クロック信号の２クロックサイクルに等しい。
（１７）上記１６において、前記入力クロック信号に基づいて、前記時間インターバルの周波数を決定することを更に備える。
（１８）上記１７において、前記時間インターバルの前記周波数を選択することを更に備える。
（１９）上記１８において、前記時間インターバルは、前記入力クロック信号の周波数の実質的に、４分の１、８分の１、または１６分の１の周波数である。
（２０）上記１９において、前記第１の動作モードまたは前記第２の動作モードを選択することを更に備える。
更に上記実施形態に係る回路は、
（２１）１組の時間インターバルを有するカウンタ信号を出力するように動作するカウンタ回路と、出力クロック信号を発生するように動作するゲート回路とを具備し、前記時間インターバルの前記周波数および期間は、入力クロック信号に基づいており、前記出力クロック信号は、第１の動作モードにおいては前記入力クロック信号に実質的に等しく、第２の動作モードにおいては、前記出力クロック信号は、前記１組の時間インターバルのうちの少なくとも１つの期間中は、前記入力クロック信号と実質的に同一であり、各時間インターバルの間においては実質的に一定である。
【００４８】
前述の説明では、本発明を特定の実施形態を参照して説明した。しかしながら、当業者は、種々の変形及び変更が特許請求の範囲に記載されている本発明の技術的範囲を逸脱することなく行われることができることを認識できるであろう。したがって、明細書及び図面は本発明を限定するためではなく、例示として考慮されるべきものであり、全てのこのような変形は本発明の技術的範囲内に含まれることを意図している。
【００４９】
効果、その他の利点、および問題に対する解決策について特定の特別な実施形態に関して前述した。しかしながら、効果、利点、問題に対する解決策、およびこのような任意の利点、効果または解決策を生じ、或いはより決定的にする任意のコンポーネントは、一部または全ての特許請求の範囲の臨界的な、必要とされる、または本質的な特徴或いはコンポーネントとして解釈されるべきではない。
【図面の簡単な説明】
【００５０】
【図１】本発明のシステム及び方法による、回路の１実施形態を示すブロック図。
【図２】タイミング図。
【図３Ａ】本発明の実施形態と共に使用するのに適した、ゲート回路の実施形態を示す図。
【図３Ｂ】本発明の実施形態と共に使用するのに適した、ゲート回路の実施形態を示す図。
【図３Ｃ】本発明の実施形態と共に使用するのに適した、ゲート回路の実施形態を示す図。
【図４】本発明の実施形態と共に使用するのに適した、カウンタ回路の１実施形態を示す図。
【図５】タイミング図。
【符号の説明】
【００５１】
１００…回路、１１０、３００、３１０、３３０…ゲート回路、１１２…入力クロック信号、１１４…出力クロック信号、１１６、１２４…選択ビット、１２０…カウンタ、１２２…カウンタ出力信号、２１４…時間インターバル、３０２、３３２、３３４、４２４、４２６、４２８…ナンドゲート、３０４、３１４、３３６、４２２、４３２…インバータ、３１２、４３４、４３６…ノアゲート、４１２、４１４、４１６、４１８…フリップフロップ
【技術分野】
【０００１】
本発明は、一般的に回路に関し、特に、クロック信号を提供するための回路のための、方法及びシステムに関する。
【背景技術】
【０００２】
コンピュータ時代の到来により、電子システムは、現代の生活の生活必需品になっている。この技術の広がりに関する本質的な部分は、これらの電子システムから、より多くの機能性を与えるように、更に推進していることである。この機能増加を追求する縮図は、種々の半導体装置のサイズと容量である。オリジナルアップルＩの８ビットマイクロプロセッサから、オリジナルＩＢＭ ＰＣ ＡＴの１６ビットマイクロプロセッサを経て今日まで、半導体の処理パワーは成長しているが、その一方でこれらの半導体のサイズは、一貫して減少している。実際に、ムーアの法則は、シリコンの所定のサイズの部片におけるトランジスタの数が、１８ヶ月毎に、倍になっていることを述べている。
【０００３】
半導体は、強力なコンピュータ技術アーキテクチャで利用されているこれらの複雑なシステムに含まれているので、ほぼ全般的に、これらの半導体装置が動作する周波数は増加している。これらの新しい高性能システムは、システムの処理速度を決定する、ターゲットのクロック周波数を有して、設計されている。
【０００４】
さらに高性能の半導体の性能を継続して追求すると、クロック周波数は、ギガヘルツ周波数範囲に突入し、クロック信号の周期の減少はナノ秒を下回る。進歩した半導体システムの動作周波数が、ギガヘルツ領域に入ったので、これらの高い周波数の半導体についての故障の試験はさらに困難になっている。
【０００５】
半導体の故障は、製造プロセスにおける突然の故障（グリッチ）によって生じ、したがって半導体のランダムな分配に影響を与える可能性がある。これらの半導体の適切な動作を確実にするために、これらの故障を検出して、故障を有する半導体を修理するか、廃棄しなければならない。結果として、半導体の製造後、顧客へ出荷される前の、ある時点で、半導体は試験プロセスを受けて、故障を有する半導体を分別することができる。
【０００６】
主として、半導体中に存在する欠陥には、２つのタイプがある。即ち、半導体の設計に関する構造的な欠陥と、半導体中のコンポーネントの動作に影響する機能的故障である。典型的に、機能的故障の試験は、システムの正確な動作を確認し、一方で、構造的故障の試験は製造の欠陥をターゲットとしている（例えば、非特許文献１参照）。
【非特許文献１】Satoshi Akui et. al、“Dynamic Voltage and Frequency Management for a Low-Power Embedded Microprocessor”、IEEE International Solid-State Circuits Conference、Digest Technical Papers、64〜65頁、２００４年２月
【発明の開示】
【発明が解決しようとする課題】
【０００７】
構造的故障は、一般的には２つの主要なタイプからなり、即ち、固着故障と、転移故障である。固着故障は、システムの論理的性質に影響し、一方で、転移故障は、システムのタイミング／一時的な性質に影響する。回路中の任意の点における転移故障の影響は、その点での転移がフリップフロップと、一次出力または、回路のターゲットクロック期間内の他の回路素子に到達しないことである。
【０００８】
典型的に、半導体中のこれらの転移故障を検出するために、ａｃ試験が実行される。このａｃ試験は、これらのクロック速度における半導体のゲートの応答を試験するために、試験を行う半導体のターゲットクロック周波数の付近、またはそれよりも上の周波数のクロックを、その半導体に対して与える。しかしながら、半導体装置の速度の増加と共に、このタイプの試験には問題が増加するようになる。
【０００９】
現在の産業界では、これらの半導体装置の試験には自動試験装置が使用されている。したがって、全速度のａｃ試験を実行するためには、試験装置は半導体のターゲット周波数付近、またはそれよりも上の周波数の、クロック信号を与えなければならない。これを行うには、通常、試験装置の価格と複雑さを増すことになり、パワーの供給が大きい程、調節装置および、さらに感度の高い測定装置が、この試験装置と共に使用される。さらに、これらの高い周波数のクロック信号を一定して発生し、多くの半導体を試験すると、温度の調節及びパワー消費の問題が、同様に生じる。
【００１０】
そのため、典型的に、高い周波数の半導体が、それらのターゲット周波数よりも低い周波数で試験される。しかしながら、これらの転移故障の多くは、半導体のターゲット周波数、またはそれに近い周波数でのみ、問題となるので、これは理想的な解決法ではない。
【００１１】
したがって、所望のクロック周波数のクロック信号の少なくとも一部を、半導体に与えながら、半導体に与えられる平均的なクロック周波数を減少させることのできる回路が必要とされている。
【課題を解決するための手段】
【００１２】
クロック信号の最大の周波数を維持しながら、クロック信号の平均周波数を減少することのできる回路のシステムおよび方法が開示される。これらのシステム及び方法の実施形態によって、回路は、クロック信号を受信し、受信されたクロック信号の周波数の平均的な、ある比率であるが、受信されたクロック信号の周波数に実質的に等しい最大の周波数を有する周波数で、クロック信号を出力することができる。１つの動作モードでは、これらの回路は受信されたクロック信号に対して、実質的に同一のクロック信号を出力し、一方、別の動作モードでは、これらの回路は、ある時間インターバル中にのみ、受信されたクロックに対して実質的に同一のクロック信号を出力することができる。結果として、出力クロック信号の平均周波数は、受信されたクロック信号の最大周波数を維持しながら、受信されたクロック信号に関して、減少される。
【００１３】
１実施形態では、ゲート回路は２つのモードで動作する。第１のモードでは、ゲート回路は、入力クロック信号に対して、実質的に同一の出力信号を発生する。第２の動作モードでは、ゲート回路は、１組の時間インターバルの期間中に、入力クロック信号に対して、実質的に同一の出力クロック信号を発生する。
【００１４】
別の実施形態では、時間インターバルは、入力クロック信号に基づいた、時間インターバルの継続期間及び周波数を決定するカウンタ回路によって生成されることができる。
【００１５】
さらに別の実施形態では、時間インターバルの継続期間は、入力クロック信号の２クロックサイクルとほぼ同じである。
【００１６】
本発明の実施形態は、入力クロック信号の最大周波数を有するが、入力クロック信号よりも小さい平均周波数を有する、クロック信号を発生する技術的利点を提供する。その結果として、本発明の実施形態は、ターゲット周波数のクロック信号を、常に一定して半導体へ提供する必要なく、ターゲットクロック周波数における半導体を試験するために、半導体の試験と共に使用されることができる。その結果として、ターゲット周波数における半導体の試験は、消費するパワーが少なく、発生する熱が少なく、通常、消費するリソースの数が少なく、廉価である。
【００１７】
本発明のこれらおよびその他の特徴は、以下の説明および添付図面と共に考察するとき、さらに良好に認識され、理解されるであろう。以下の説明は、本発明の種々の実施形態およびその多くの特別の詳細を示しているが、例示として与えられているものであり、限定ではない。多くの置換、変更、付加または再構成が本発明の技術的範囲内で行われることができ、本発明はこのような置換、変形、付加または再構成の全てを含んでいる。
【発明を実施するための最良の形態】
【００１８】
添付の、この明細書の一部を形成する図面は、本発明のある特徴を示すために含まれている。本発明、そのコンポーネント、本発明により行われるシステムの動作の明瞭な考察は、この図面に示されている例示的で、それ故限定ではない実施形態を参照にすることによって、更に容易に明白になるであろう。同じ参照符号は同じコンポーネントを示している。図面に示されている特徴は、必ずしも実寸大で描かれていないことに注意すべきである。
【００１９】
本発明およびその種々の特徴とその効果の詳細を、添付図面に示されている限定ではない実施形態によって更に十分に説明し、以下の説明で詳細に述べる。よく知られている出発物質、処理技術、コンポーネント及び装置の説明は、本発明の詳細を不必要に曖昧にしないために省略されている。しかしながら、当業者は、本発明の好ましい実施形態が開示されているが、詳細な説明及び特定の例が、本発明の技術的範囲を限定するためではなく単なる例示として与えられることを理解すべきである。基礎的な本発明の概念の技術的範囲内にある種々の置換、変形、付加、再構成はこの説明を読んだ後、当業者に明白にあるであろう。
【００２０】
添付図面に示されている、本発明の例示的な実施形態を、詳細に参照する。可能である場合は必ず、同一または類似の部品（素子）を示すために図面を通して同じ参照符号が使用されている。
【００２１】
クロック信号の最大周波数を維持しながら、クロック信号の平均周波数を減少させることのできる回路の、システム及び方法に注目すべきである。これらのシステム及び方法の実施形態によって、回路は、クロック信号を受信し、受信されたクロック信号の周波数において平均的な、ある比率であるが、受信されたクロック信号の周波数に実質的に等しい最大の周波数を有する周波数で、クロック信号を出力することができる。１動作モードでは、これらの回路は受信されたクロック信号に対して、実質的に同一のクロック信号を出力し、一方で、別の動作モードでは、これらの回路は、実質的にある時間インターバル中にのみ、受信されたクロックに対して実質的に同一のクロック信号を出力することができ、したがって、受信されたクロック信号の最大周波数を維持しながら、受信されたクロック信号に関して、出力クロック信号の平均周波数を減少させる。
【００２２】
これらの回路は、第１の動作モードにおいて、受信されたクロック信号と実質的に同一のクロック信号を出力し、第２の動作モードにおいて、カウンタ回路から受信されたゲーティング信号によって決定される時間インターバル中に、その受信されたクロック信号に実質的に同一のクロック信号を出力することができる。この時間インターバルの長さは、受信されたクロック信号の周波数の比であり、それによって、その受信されたクロック信号の上昇エッジまたは下降エッジだけが、その時間インターバル中に、ゲート回路により出力される。
【００２３】
結果的に、本発明のシステム及び方法によって与えられたタイプの回路の１実施形態は、位相ロックループ（ＰＬＬ）と共に、半導体で実行されることができる。半導体の通常の動作中、この回路はＰＬＬからクロック信号を受信し、実質的に同一のクロック信号を、半導体上のクロック分配システムに与える。しかしながら、半導体を試験するとき、この回路は、半導体の試験に使用されるクロックの平均周波数を減少しながら、ターゲットクロック周波数で、半導体を試験するために使用されることができる。
【００２４】
ターゲット周波数のクロック信号を、ＰＬＬからこの回路によって受信することができる。この回路はその後、ある時間インターバル中のみ、ターゲット周波数を有するクロック信号を、半導体のクロック分配機構へ提供できる。したがって、連続的な全速度のａｃ試験の利点は、半導体の試験に使用されるクロックの平均周波数を減少しながら、その時間インターバル中のターゲット周波数のクロック信号によって、半導体のゲートを試験して、このような全速度のａｃ試験に通常関連する、パワー消費と温度を相応して減少させることにより、実現される。
【００２５】
図１を参照すると、本発明のシステム及び方法による回路の１実施形態が示されている。回路100は、第１の動作モード中に、受信されたクロック信号に対して実質的に等しいクロック信号を提供し、また、第２の動作モード中にその受信されたクロック信号の周波数の、ある比率の周波数で生じる時間インターバル中に、受信されたクロック信号に対して実質的に等しい周波数のクロック信号へ提供するように構成されている。
【００２６】
回路100は、ゲート回路110と、カウンタ120とを具備している。ゲート回路110は、入力クロック信号112を受信し、またカウンタ出力信号122をカウンタ120から受信する。カウンタ120は、入力クロック信号112を受信し、選択ビット124に基づいてカウンタ出力信号122を発生する。ゲート回路110の出力クロック信号114は、選択ビット116の状態によって決定され、１実施形態では、選択ビット116は選択ビット124と同じである。
【００２７】
選択ビット116により決定された第１の動作モードでは、ゲート回路110の出力クロック信号114は実質的に、入力クロック信号112に等しい。しかしながら、第２の動作モードでは、ゲート回路110の出力クロック信号114は、カウンタ120のカウンタ出力信号122に基づいている。
【００２８】
カウンタ120は、実質的にカウンタ出力信号122に対する入力クロック信号112の周波数のある比である周波数で間隔を隔てられた時間インターバルを有する信号を発生する。この比は、選択ビット124により決定されることができる。１実施形態では、カウンタ120のカウンタ出力信号122における時間インターバルは、選択ビット124の状態にしたがって、ほぼ、入力クロック信号112の周波数の１／４、１／８、または１／１６の周波数で生じる。
【００２９】
選択ビット116により示されることができる第２の動作モード中、ゲート回路110は、カウンタ120のカウンタ出力信号122に存在する時間インターバルによって、ゲートされることができる。カウンタ出力信号122の時間インターバル中、ゲート回路110の出力信号114は実質的に、入力クロック信号112と等しい。しかしながら、これらの時間インターバルの間に、出力クロック信号114は実質的に一定に保持されることができる。
【００３０】
この機能を、図２で示されたタイミング図を参照してさらに明白に説明する。タイミングダイアグラム200は、図１に示されている回路の動作の１実施形態を表している。ライン210は、入力クロック信号112上の信号を表している。ライン212は、時間インターバル214がほぼ、クロック信号210のクロックサイクルの１／４の周波数で生じた場合における、カウンタ120のカウンタ出力信号122の信号を表しており（時間インターバル214はほぼ、入力クロック信号112の１／４のクロックサイクル毎に、開始することを意味している）、ライン222は、時間インターバル214がほぼ、クロック信号210のクロックサイクルの１／８の周波数で生じた場合における、カウンタ120のカウンタ出力信号122の信号を表しており、ライン232は、時間インターバル214がほぼ、クロック信号210のクロックサイクルの１／１６の周波数で生じた場合における、カウンタ120のカウンタ出力信号122の信号を表している。
【００３１】
第１の動作モードの期間では、出力信号114は実質的に、ライン210により表された入力クロック信号112と同一である。しかしながら、選択ビット116は、ゲート回路110がカウンタ120のカウンタ出力信号122によってゲートされる状態にあり、選択ビット124は、カウンタのカウンタ出力信号122が、ライン222の周波数である状態であると仮定する。この場合の時間インターバル214は、ライン210により表される入力クロック信号112のほぼ、１／８の周波数で生じる。この場合、時間インターバル214の期間中に、ライン242により表されているゲート回路110の出力クロック信号114は、ライン210により表されている入力クロック信号112と実質的に、同一の周波数を有するクロック信号である。しかしながら、時間インターバル214の間においては、出力信号114は実質的に、一定である。
【００３２】
１実施形態では、時間インターバル214は、ライン210により表されている入力クロック信号112の２サイクルに実質的に等しく、それによって、時間インターバル214の期間に、入力クロック信号112の２つの下降エッジと、２つの上昇エッジは、出力ライン114で出力される。したがって、この場合、時間インターバル214は、ほぼ、入力クロック信号112の１／８のクロックサイクル毎に生じ、各時間インターバルの期間は、入力クロック信号112のほぼ２クロックサイクルであるので、出力クロック信号114の平均クロック周波数は、実質的に、入力クロック信号112の１／８の周波数、またはそれよりも低い周波数である。しかしながら、出力クロック信号114の最大の周波数は、依然として、入力クロック信号112と、実質的には同一である。
【００３３】
同様に、選択ビット116は、ゲート回路110がカウンタ120のカウンタ出力信号122によってゲートされ、選択ビット124は、カウンタ120のカウンタ出力信号122が、ライン232の周波数である状態であると仮定する。この場合の時間インターバル214は、ほぼ、ライン210により表される入力クロック信号112の１／１６の周波数で生じる。それ故、時間インターバル214の期間中に、ライン244により表されているゲート回路110の出力信号114は、ライン210により表されている入力クロック信号112と実質的に、同一の周波数を有するクロック信号であるが、出力クロック信号114の平均クロック周波数は実質的に、入力クロック信号112の１／１６の周波数、またはそれよりも低い周波数である。
【００３４】
図３Ａ、図３Ｂ、及び図３Ｃを参照すると、本発明の実施形態において使用できるゲート回路の実施形態が示されている。ゲート回路110は、所望される結果的な回路の複雑性、通過するのに望ましい入力クロック信号の位相、入力クロック信号の周波数、入力クロック信号と、カウンタ120からの入力との間の非対称の考慮に対する所望性等に基づいて、選択されることができる。
【００３５】
図３Ａは、アンド型のゲート回路300のアンド型実施形態を示しており、これはインバータ304に結合しているナンドゲート302を具備している。図３Ｂは、オア型のゲート回路310を示しており、これはインバータ314に結合しているノアゲート312を具備している。図３Ｃは、セット−リセット（ＳＲ）型のゲート回路330を示しており、これはナンドゲート332、334と、インバータ336とを具備している。ＳＲゲート回路330では、ナンドゲート332の出力がナンドゲート334の入力に結合され、ナンドゲート334の出力がナンドゲート332の入力に結合されている。ナンドゲート332の出力は、インバータ336に結合され、そのインバータ336の出力は、ＳＲゲート回路330の出力である。
【００３６】
図４に移ると、本発明の実施形態と共に使用されることのできるカウンタ回路の１実施形態が示されている。カウンタ回路400は、入力クロック信号402を受信し、入力信号402の１／４、１／８または１／１６の周波数で生じる時間インターバルで、出力信号480を発生することができ、各時間インターバルは、入力クロック信号402の２クロックサイクルにほぼ等しい。入力クロック信号402は、フリップフロップ412、414、416、418に結合されている。フリップフロップ412の出力はインバータ422に結合され、その出力は、フリップフロップ412の入力に結合されている。
【００３７】
フリップフロップ412の出力はまた、ナンドゲート424の１入力にも結合され、ナンドゲート424の他方の入力はノード442に結合されている。ナンドゲート424の出力は、フリップフロップ414の入力に結合されている。フリップフロップ414の出力はノード442に結合されている。インバータ432はノード442から入力を受信し、出力信号452を発生する。
【００３８】
ノード442は、ナンドゲート426へ１入力を提供する。ナンドゲート426の他方の入力はノード444へ結合されている。ナンドゲート426の出力は、フリップフロップ416の入力へ、結合されている。フリップフロップ416の出力は、ノード444へ結合されている。ノアゲート434は、ノード442と444から入力を受信し、出力信号454を発生する。
【００３９】
ノード444はまた、ナンドゲート428の入力へも結合されている。ナンドゲート428の他方の入力はノード446へ結合されている。ナンドゲート428の出力は、フリップフロップ418の入力へ結合されている。フリップフロップ418の出力はノード446へ結合されている。ノアゲート436は、ノード442、ノード444、ノード446から入力を受信し、出力信号456を発生する。
【００４０】
動作中、カウンタ回路400は、入力クロック信号402として受信されるクロックの２サイクルに対して、継続期間中において実質的に等しい時間インターバルを発生することができる。出力信号452における、時間インターバルは、入力402で受信されたクロックの１／４の周波数を発生し、出力信号454における、時間インターバルは、入力402で受信されたクロック信号のほぼ１／８の周波数で、発生し、出力信号456における、時間インターバルは、入力402で受信されたクロック信号のほぼ１／１６の周波数で、発生することができる。出力信号452、454または456のうちの１つは、選択ビット490の状態に基づいて、出力信号480として選択されることができる。
【００４１】
回路400の機能は、図５に示されているタイミング図を参照にして、さらに明白に説明できる。タイミング図500は、図４に示されているカウンタ回路400の動作の１実施形態を表している。ライン510は、入力クロック信号402の信号を表し、ライン540は、ノード440の信号を表し、ライン542は、ノード442の信号を表し、ライン544は、ノード444の信号を表し、ライン546は、ノード446の信号を表し、ライン552は、出力信号452の信号を表し、ライン554は、出力信号454を表し、ライン556は、出力信号456を表している。
【００４２】
図から認められるように、ライン540により表されるノード440における信号は、ライン510により表される入力クロック信号402の周波数の半分である。ライン542により表されるノード442における信号は、ノード440の信号に基づいており、それによってノード442の信号は、入力クロック信号402の１／４の周波数である。ライン552により表される出力452は、インバータ432の出力であり、これはノード442から、その入力を受信する。したがって、出力452は、ノード442の信号の反転である。例えば、時間520で、ノード442の信号は低くなり、出力452は高くなる。反対に、ノード442の信号は、時間530で、再度高くなるとき、出力452は低くなる。時間520と530との間の時間インターバル514は、入力クロック信号402の２クロックサイクルにほぼ等しいことに注意すべきである。さらに、出力452は、入力クロック信号402の周波数の半分であるノード440の信号と、入力クロック信号402の１／４の周波数であるノード442の信号にしたがうので、時間インターバル514は、出力452において、入力クロック信号402のほぼ１／４のクロックサイクル毎に、発生することに注目すべきである。
【００４３】
同様に、ライン544により表されるノード444における信号は、ノード442に基づいており、ノード444の信号は、入力クロック信号402の１／８の周波数である。ライン554により表される出力454は、ノアゲート434の出力であり、このノアゲート434はノード442ノード444からその入力を受信する。したがって、ノード442とノード444における両信号が低いとき、出力信号454は高くなり、ノード442またはノード444の信号のいずれかが再度高くなるとき、出力信号454は低くなる。例えば、時間520で、ノード442とノード444の両出力は低くなり、一方、出力454は高くなる。反対に、ノード442の信号が、時間530で再度高くなるとき、出力454は低くなる。時間520と530との間の時間インターバル514は、入力クロック信号402の２クロックサイクルにほぼ等しいことに注目する必要がある。さらに、出力信号454は、入力クロック信号402の周波数の４分の１であるノード442の信号と、入力クロック信号402の８分の１の周波数であるノード444の信号とにしたがうので、時間インターバル514は、出力454において、入力クロック信号402のほぼ１／８のクロックサイクル毎に、発生することに注目すべきである。
【００４４】
再び、図５を参照すると、ライン546により表されるノード446の信号は、ノード444に基づいており、それによって、ノード446の信号は、入力クロック信号402の１６分の１の周波数である。ライン556により表される出力456は、ノアゲート436の出力であり、このノアゲート436はノード442、ノード444、ノード446から、その入力を受信する。したがって、ノード442、ノード444、ノード446の信号がいずれも低いとき、出力信号456は高くなり、ノード442、ノード444、ノード446の信号のいずれかが再度高くなるとき、出力信号456は低くなる。例えば、時間520において、ノード442、ノード444、ノード446の出力はいずれも低く、一方、出力456は高くなる。反対に、ノード442の信号が、時間530で、再度高くなるとき、出力456は低くなる。時間520と530との間の時間インターバル514は、入力クロック信号402の２クロックサイクルにほぼ等しいことに注意すべきである。さらに、出力信号456は、入力クロック信号402の周波数の４分の１であるノード442の信号と、入力クロック信号402の１６分の１の周波数であるノード446の信号とにしたがうので、時間インターバル514は、出力456において、入力クロック信号402のほぼ１６分の１のクロックサイクル毎に、発生することに注目すべきである。
【００４５】
特定の場合に使用するための本発明の特定の実施形態は、その場合の特性に従い、実施形態で使用することのできる半導体、実施形態で使用することのできるクロック信号の周波数、実施形態で使用することのできるシステムに与えられたパワー消費制約等の、要素を含むことができることは、当業者には明白であろう。使用される本発明の特定の実施形態は、当業者に明白であるように、これらのうち１以上の要素を含む経験的解析またはシミュレーションにしたがって、決定されることができる。
【００４６】
ゲート回路とカウンタ回路の任意の組合せが、本発明の実施形態を構成するために組合わされ、前述した以外の、他のゲート回路とカウンタ回路が、本発明の実施形態を構成するために使用されることができることもまた明白であろう。同様に、これらのゲート回路とカウンタ回路を使用する本発明の実施形態は、クロック信号に関して、実質的な任意の周波数において、実質的な任意の長さの時間インターバルを発生できることも明白であろう。
【００４７】
すなわち、上記実施形態に係る回路は、
（１）１組の時間インターバルを有するカウンタ信号を出力するように動作するカウンタ回路と、出力クロック信号を発生するように動作するゲート回路とを具備し、前記出力クロック信号は、第１の動作モードにおいては、入力クロック信号と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号に実質的に等しくされている。
（２）上記１において、前記出力クロック信号は、前記第２の動作モードの各前記時間インターバルの間においては実質的に一定である。
（３）上記２において、前記カウンタ信号は、前記入力クロック信号に基づいている。
（４）上記３において、各時間インターバルの期間は、前記入力クロック信号に基づいている。
（５）上記４において、前記各時間インターバルの期間は、前記入力クロック信号の２クロックサイクルに実質的に等しい。
（６）上記５において、前記時間インターバルの周波数は、前記入力クロック信号に基づいている。
（７）上記６において、前記時間インターバルは、前記入力クロック信号の周波数の実質的に、４分の１、８分の１、または１６分の１の周波数である。
（８）上記７において、前記カウンタ回路は、前記入力クロック信号によりクロックされ、入力及び出力を有する、第１のフリップフロップと、前記入力クロック信号によりクロックされ、入力及び出力を有する、第２のフリップフロップと、前記入力クロック信号によりクロックされ、入力及び出力を有する、第３のフリップフロップと、前記入力クロック信号によりクロックされ、入力及び出力を有する、第４のフリップフロップと、前記第１のフリップフロップの前記出力に結合された入力と、前記第１のフリップフロップの前記入力に結合された出力とを有する第１のインバータと、前記第１のフリップフロップの前記出力に結合された第１の入力と、前記第２のフリップフロップの前記出力に結合された第２の入力と、前記第２のフリップフロップの前記入力に結合された出力とを有する第１のナンドゲートと、前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第３のフリップフロップの前記出力に結合された第２の入力と、前記第３のフリップフロップの前記入力に結合された出力とを有する第２のナンドゲートと、前記第３のフリップフロップの前記出力に結合された第１の入力と、前記第４のフリップフロップの前記出力に結合された第２の入力と、前記第４のフリップフロップの前記入力に結合された出力とを有する第３のナンドゲートと、前記第２のフリップフロップの前記出力に結合された入力を有する第２のインバータと、前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第３のフリップフロップの前記出力に結合された第２の入力とを有する第１のノアゲートと、前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第４のフリップフロップの前記出力に結合された第２の入力とを有する第２のノアゲートとを具備している。
（９）上記８において、前記第２のインバータは、実質的に前記入力クロックの４分の１の周波数の時間インターバルで出力信号を供給するように動作し、前記第１のノアゲートは、実質的に前記入力クロック信号の８分の１の周波数の時間インターバルで出力信号を供給するように動作し、前記第２のノアゲートは、実質的に前記入力クロックの１６分の１の周波数の時間インターバルで出力信号を供給するように動作する。
（１０）上記９において、前記カウンタ回路は、前記第２のインバータの前記出力信号か、前記第１のノアゲートの前記出力信号か、または前記第２のノアゲートの前記出力信号かのいずれかを、前記カウンタ信号として選択するように動作する。
（１１）上記１０において、前記ゲート回路は、アンド型のゲート回路、オア型のゲート回路、またはセット／リセット（ＳＲ）型のゲート回路を備える。
また上記実施形態に係るクロック信号の提供方法は、
（１２）第１の動作モードにおいて、入力クロック信号と実質的に同一の出力クロック信号を発生することと、第２の動作モードにおいて、１組の時間インターバルのうちの実質的に少なくとも１つの期間中に、前記入力クロック信号に実質的に同一の出力クロック信号を発生することとを具備する。
（１３）上記１２において、第２の動作モードにおいて、各時間インターバルの間において、前記出力クロック信号を実質的に一定に維持することを更に備える。
（１４）上記１３において、前記入力クロック信号に基づいて、前記１組の時間インターバルを決定する。
（１５）上記１４において、前記入力クロック信号に基づいて、各時間インターバルの期間を決定する。
（１６）上記１５において、各時間インターバルの前記期間は、実質的に、前記入力クロック信号の２クロックサイクルに等しい。
（１７）上記１６において、前記入力クロック信号に基づいて、前記時間インターバルの周波数を決定することを更に備える。
（１８）上記１７において、前記時間インターバルの前記周波数を選択することを更に備える。
（１９）上記１８において、前記時間インターバルは、前記入力クロック信号の周波数の実質的に、４分の１、８分の１、または１６分の１の周波数である。
（２０）上記１９において、前記第１の動作モードまたは前記第２の動作モードを選択することを更に備える。
更に上記実施形態に係る回路は、
（２１）１組の時間インターバルを有するカウンタ信号を出力するように動作するカウンタ回路と、出力クロック信号を発生するように動作するゲート回路とを具備し、前記時間インターバルの前記周波数および期間は、入力クロック信号に基づいており、前記出力クロック信号は、第１の動作モードにおいては前記入力クロック信号に実質的に等しく、第２の動作モードにおいては、前記出力クロック信号は、前記１組の時間インターバルのうちの少なくとも１つの期間中は、前記入力クロック信号と実質的に同一であり、各時間インターバルの間においては実質的に一定である。
【００４８】
前述の説明では、本発明を特定の実施形態を参照して説明した。しかしながら、当業者は、種々の変形及び変更が特許請求の範囲に記載されている本発明の技術的範囲を逸脱することなく行われることができることを認識できるであろう。したがって、明細書及び図面は本発明を限定するためではなく、例示として考慮されるべきものであり、全てのこのような変形は本発明の技術的範囲内に含まれることを意図している。
【００４９】
効果、その他の利点、および問題に対する解決策について特定の特別な実施形態に関して前述した。しかしながら、効果、利点、問題に対する解決策、およびこのような任意の利点、効果または解決策を生じ、或いはより決定的にする任意のコンポーネントは、一部または全ての特許請求の範囲の臨界的な、必要とされる、または本質的な特徴或いはコンポーネントとして解釈されるべきではない。
【図面の簡単な説明】
【００５０】
【図１】本発明のシステム及び方法による、回路の１実施形態を示すブロック図。
【図２】タイミング図。
【図３Ａ】本発明の実施形態と共に使用するのに適した、ゲート回路の実施形態を示す図。
【図３Ｂ】本発明の実施形態と共に使用するのに適した、ゲート回路の実施形態を示す図。
【図３Ｃ】本発明の実施形態と共に使用するのに適した、ゲート回路の実施形態を示す図。
【図４】本発明の実施形態と共に使用するのに適した、カウンタ回路の１実施形態を示す図。
【図５】タイミング図。
【符号の説明】
【００５１】
１００…回路、１１０、３００、３１０、３３０…ゲート回路、１１２…入力クロック信号、１１４…出力クロック信号、１１６、１２４…選択ビット、１２０…カウンタ、１２２…カウンタ出力信号、２１４…時間インターバル、３０２、３３２、３３４、４２４、４２６、４２８…ナンドゲート、３０４、３１４、３３６、４２２、４３２…インバータ、３１２、４３４、４３６…ノアゲート、４１２、４１４、４１６、４１８…フリップフロップ
【特許請求の範囲】
【請求項１】
１組の時間インターバルを有するカウンタ信号を出力するように動作するカウンタ回路と、
出力クロック信号を発生するように動作するゲート回路と
を具備し、前記出力クロック信号は、第１の動作モードにおいては、入力クロック信号と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号に実質的に等しくされている回路。
【請求項２】
１組の時間インターバルを有するカウンタ信号を出力するように動作するカウンタ回路と、
出力クロック信号を発生するように動作するゲート回路と
を具備し、前記時間インターバルの前記周波数および期間は、入力クロック信号に基づいており、
前記出力クロック信号は、第１の動作モードにおいては前記入力クロック信号に実質的に等しく、第２の動作モードにおいては、前記出力クロック信号は、前記１組の時間インターバルのうちの少なくとも１つの期間中は、前記入力クロック信号と実質的に同一であり、各時間インターバルの間においては実質的に一定である回路。
【請求項３】
前記カウンタ回路は、
前記入力クロック信号によりクロックされ、入力及び出力を有する、第１のフリップフロップと、
前記入力クロック信号によりクロックされ、入力及び出力を有する、第２のフリップフロップと、
前記入力クロック信号によりクロックされ、入力及び出力を有する、第３のフリップフロップと、
前記入力クロック信号によりクロックされ、入力及び出力を有する、第４のフリップフロップと、
前記第１のフリップフロップの前記出力に結合された入力と、前記第１のフリップフロップの前記入力に結合された出力とを有する第１のインバータと、
前記第１のフリップフロップの前記出力に結合された第１の入力と、前記第２のフリップフロップの前記出力に結合された第２の入力と、前記第２のフリップフロップの前記入力に結合された出力とを有する第１のナンドゲートと、
前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第３のフリップフロップの前記出力に結合された第２の入力と、前記第３のフリップフロップの前記入力に結合された出力とを有する第２のナンドゲートと、
前記第３のフリップフロップの前記出力に結合された第１の入力と、前記第４のフリップフロップの前記出力に結合された第２の入力と、前記第４のフリップフロップの前記入力に結合された出力とを有する第３のナンドゲートと、
前記第２のフリップフロップの前記出力に結合された入力を有する第２のインバータと、
前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第３のフリップフロップの前記出力に結合された第２の入力とを有する第１のノアゲートと、
前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第４のフリップフロップの前記出力に結合された第２の入力とを有する第２のノアゲートとを具備している請求項１または２記載の回路。
【請求項４】
前記第２のインバータは、実質的に前記入力クロックの４分の１の周波数の時間インターバルで出力信号を供給するように動作し、前記第１のノアゲートは、実質的に前記入力クロック信号の８分の１の周波数の時間インターバルで出力信号を供給するように動作し、前記第２のノアゲートは、実質的に前記入力クロックの１６分の１の周波数の時間インターバルで出力信号を供給するように動作する請求項３記載の回路。
【請求項５】
第１の動作モードにおいて、入力クロック信号と実質的に同一の出力クロック信号を発生することと、
第２の動作モードにおいて、１組の時間インターバルのうちの実質的に少なくとも１つの期間中に、前記入力クロック信号に実質的に同一の出力クロック信号を発生することとを具備するクロック信号の提供方法。
【請求項１】
１組の時間インターバルを有するカウンタ信号を出力するように動作するカウンタ回路と、
出力クロック信号を発生するように動作するゲート回路と
を具備し、前記出力クロック信号は、第１の動作モードにおいては、入力クロック信号と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号に実質的に等しくされている回路。
【請求項２】
１組の時間インターバルを有するカウンタ信号を出力するように動作するカウンタ回路と、
出力クロック信号を発生するように動作するゲート回路と
を具備し、前記時間インターバルの前記周波数および期間は、入力クロック信号に基づいており、
前記出力クロック信号は、第１の動作モードにおいては前記入力クロック信号に実質的に等しく、第２の動作モードにおいては、前記出力クロック信号は、前記１組の時間インターバルのうちの少なくとも１つの期間中は、前記入力クロック信号と実質的に同一であり、各時間インターバルの間においては実質的に一定である回路。
【請求項３】
前記カウンタ回路は、
前記入力クロック信号によりクロックされ、入力及び出力を有する、第１のフリップフロップと、
前記入力クロック信号によりクロックされ、入力及び出力を有する、第２のフリップフロップと、
前記入力クロック信号によりクロックされ、入力及び出力を有する、第３のフリップフロップと、
前記入力クロック信号によりクロックされ、入力及び出力を有する、第４のフリップフロップと、
前記第１のフリップフロップの前記出力に結合された入力と、前記第１のフリップフロップの前記入力に結合された出力とを有する第１のインバータと、
前記第１のフリップフロップの前記出力に結合された第１の入力と、前記第２のフリップフロップの前記出力に結合された第２の入力と、前記第２のフリップフロップの前記入力に結合された出力とを有する第１のナンドゲートと、
前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第３のフリップフロップの前記出力に結合された第２の入力と、前記第３のフリップフロップの前記入力に結合された出力とを有する第２のナンドゲートと、
前記第３のフリップフロップの前記出力に結合された第１の入力と、前記第４のフリップフロップの前記出力に結合された第２の入力と、前記第４のフリップフロップの前記入力に結合された出力とを有する第３のナンドゲートと、
前記第２のフリップフロップの前記出力に結合された入力を有する第２のインバータと、
前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第３のフリップフロップの前記出力に結合された第２の入力とを有する第１のノアゲートと、
前記第２のフリップフロップの前記出力に結合された第１の入力と、前記第４のフリップフロップの前記出力に結合された第２の入力とを有する第２のノアゲートとを具備している請求項１または２記載の回路。
【請求項４】
前記第２のインバータは、実質的に前記入力クロックの４分の１の周波数の時間インターバルで出力信号を供給するように動作し、前記第１のノアゲートは、実質的に前記入力クロック信号の８分の１の周波数の時間インターバルで出力信号を供給するように動作し、前記第２のノアゲートは、実質的に前記入力クロックの１６分の１の周波数の時間インターバルで出力信号を供給するように動作する請求項３記載の回路。
【請求項５】
第１の動作モードにおいて、入力クロック信号と実質的に同一の出力クロック信号を発生することと、
第２の動作モードにおいて、１組の時間インターバルのうちの実質的に少なくとも１つの期間中に、前記入力クロック信号に実質的に同一の出力クロック信号を発生することとを具備するクロック信号の提供方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【公開番号】特開２００７−２６４４７（Ｐ２００７−２６４４７Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００６−１９４７５１（Ｐ２００６−１９４７５１）
【出願日】平成１８年７月１４日（２００６．７．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１８年７月１４日（２００６．７．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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