ゲート駆動回路及びこれを含む表示装置
【課題】画質の不良が生じないゲート駆動回路及び表示装置を提供する。
【解決手段】ゲート駆動回路及びこれを含む表示装置において、ゲート駆動回路は、従属的に接続された第１ステージ群及び第１ステージ群から出力された第１出力信号を受けて、第２出力信号を生成し、該当ゲートラインに伝送する第２ステージ群を含み、第１ステージ群は開始信号を各々伝送される第１バッファー部及び第２バッファー部を含み、第１バッファー部の大きさは第２バッファー部の大きさより小さい。
【解決手段】ゲート駆動回路及びこれを含む表示装置において、ゲート駆動回路は、従属的に接続された第１ステージ群及び第１ステージ群から出力された第１出力信号を受けて、第２出力信号を生成し、該当ゲートラインに伝送する第２ステージ群を含み、第１ステージ群は開始信号を各々伝送される第１バッファー部及び第２バッファー部を含み、第１バッファー部の大きさは第２バッファー部の大きさより小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路及びこれを含む表示装置に関し、より詳しくは、画質の不良を改善するゲート駆動回路及びこれを含む表示装置に関する。
【背景技術】
【０００２】
一般に、表示装置の１つである液晶表示装置は、下部基板、下部基板に対向する上部基板、下部基板と上部基板との間に形成された液晶層を利用して映像を表示する液晶表示パネルを備える。液晶表示パネルは、多数のゲートライン、多数のデータライン、多数のゲートラインと多数のデータラインに接続された多数の画素を備える。
【０００３】
液晶表示装置は、多数のゲートラインにゲートパルスを順に出力するためのゲート駆動回路及び多数のデータラインにピクセル電圧を出力するデータ駆動回路を備える。一般に、ゲート駆動回路及びデータ駆動回路はチップの形態からなり、フィルム又は液晶表示パネル上に実装される。
【０００４】
最近の液晶表示装置では、チップの数を減らすために薄膜工程を通じて下部基板上にゲート駆動回路を直接形成したアモルファスシリコンゲート（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｇａｔｅ）の構造を採択している。このとき、液晶表示装置において、ゲート駆動回路は従属的に接続された多数のステージからなる１つ以上のシフトレジスタを備える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】大韓民国特許出願公開第１０−２００８−０００７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明で解決しようとする技術的な課題は、画質の不良が生じないゲート駆動回路を提供することである。
【０００７】
本発明で解決しようとする他の技術的な課題は、画質の不良が生じないゲート駆動回路を含む表示装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の目的を達成するための実施形態によるゲート駆動回路は、従属的に接続された多数のステージからなるゲート駆動回路において、開始信号を入力されて第１出力信号を生成して該当ゲートラインに伝送する第１ステージ群と、前記第１ステージ群から出力された前記第１出力信号を受けて第２出力信号を生成して該当ゲートラインに伝送する第２ステージ群を含み、前記第１ステージ群は前記開始信号を各々伝送される第１バッファー部及び第２バッファー部を含み、前記第１バッファー部の大きさが前記第２バッファー部の大きさより小さいことを特徴とする。
【０００９】
本発明の目的を達成するための他の実施形態によるゲート駆動回路は、従属的に接続された多数のステージからなるゲート駆動回路において、開始信号を入力され、第１出力信号を生成するダミーステージ群と、前記ダミーステージ群から出力された前記第１出力信号を受けて第２出力信号を生成して該当ゲートラインに伝送するステージ群を含み、前記ダミーステージ群は３Ｈの時間の間に該当ゲートラインを駆動することを特徴とする。
【００１０】
本発明の目的を達成するためのさらに他の実施形態による表示装置は、行列の形態に配列されている複数の画素と、前記画素にゲート信号を伝送する複数のゲートラインと、前記画素にデータ信号を伝送する複数のデータラインと、前記ゲートラインに接続されると共に１つ以上のクロック信号に基ついて前記ゲート信号を生成するゲート駆動部と、前記データラインに接続されて前記データ信号を生成するデータ駆動部と、前記ゲート駆動部及びデータ駆動部の動作を制御する制御部を含み、前記ゲート駆動部は開始信号を入力され、第１出力信号を生成し、該当ゲートラインに伝送する第１ステージ群と、前記第１ステージ群から出力された前記第１出力信号を伝送され、第２出力信号を生成して該当ゲートラインに伝送する第２ステージ群を含み、前記第１ステージ群は前記開始信号を伝送される第１バッファー部及び第２バッファー部を含み、前記第１バッファー部の大きさが前記第２バッファー部の大きさより小さいことを特徴とする。
【００１１】
本発明の目的を達成するためのまた他の実施形態による表示装置は基板と、前記基板上に形成されてゲートオン／オフ電圧を印加されるゲート電極と、前記基板と前記第１電極の領域を絶縁する第１絶縁膜と、前記絶縁膜上に形成されてチャンネルを形成する半導体膜と、前記半導体膜上に形成されて入力される画像電圧を印加されるドレーン電極と、前記半導体膜上に形成されて前記ゲート電極に印加される電圧により前記画像電圧を印加されるソース電極と、前記ドレーン電極及びソース電極上に形成されて絶縁する第２絶縁膜と、前記絶縁膜上に形成されて前記ドレーン電極と前記ソース電極との間の領域に形成されて前記ゲートオフ電圧を印加される透明導電膜を含む。
【発明の効果】
【００１２】
本発明によると、ゲート駆動回路の特定のトランジスタの大きさを調整、又は特定のトランジスタにゲートオフ電圧を印加、又はダミーステージを追加することによって画質の不良を除去することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１実施形態による液晶表示装置の平面図である。
【図２Ａ】図２Ａは、図１に示す本発明の１つの実施形態によるゲート駆動回路のブロック図である。
【図２Ｂ】図２Ｂは、図１に示す本発明の１つの実施形態によるゲート駆動回路のブロック図である。
【図３】図３は、ゲート駆動回路の中で１つのステージをより詳しく説明するための回路図である。
【図４】図４は、ゲート駆動回路に印加されるクロック等及び各ステージのＱ−ノード電圧を示すタイミング図である。
【図５Ａ】図５Ａは、ゲート駆動回路に印加される開始信号及びクロック信号等を示すタイミング図である。
【図５Ｂ】図５Ｂは、ゲート駆動回路の初期駆動の時、各ステージのＱ−ノードの電圧を示すタイミング図である。
【図６】図６は、本発明の実施形態によるバッファートランジスタの大きさを調節した結果を示す説明図である。
【図７Ａ】図７Ａは、従来の第１乃至第３クロックを示すタイミング図である。
【図７Ｂ】図７Ｂは、バッファートランジスタの大きさによって調節された第１乃至第３クロックを示すタイミング図である。
【図７Ｃ】図７Ｃは、第１乃至第３ステージのバッファートランジスタのカッティング比率及びフリーチャージ時間を示す表である。
【図８】図８は、本発明の第２実施形態によるバッファートランジスタの構造を示す図面である。
【図９】図９は、図８のバッファートランジスタの切断線Ａ−Ａ’による断面図である。
【図１０Ａ】図１０Ａは、トップゲートに印加される電圧によるバッファートランジスタの電流変化を示すグラフである。
【図１０Ｂ】図１０Ｂは、トップゲートに印加される電圧によるバッファートランジスタの電流変化を示すグラフである。
【図１１】図１１は、本発明の第３実施形態によるゲート駆動回路を示す説明図である。
【発明を実施するための形態】
【００１４】
以下に、図面を参考にして本発明の実施形態等をより詳しく説明する。本発明は、様々に変更し、実施することができるので、特定の実施形態等を例示して詳しく説明する。ただし、実施例の記載は本発明を特定の形態に限定するものではなく、本発明の思想及び技術範囲に含まれる均等技術又は変形技術等を含む。各図面の説明において、類似な構成要素に対しては同じ符号を付与した。添付された図面において、構造物等の寸法は本発明の明確性のために実際より拡大して図示した。第１、第２等の用語は様々な構成要素等を説明するために用いているが、各構成要素等は用語等によって限定されるものではない。用語等は１つの構成要素を異なる構成要素から区別する目的で使われているだけである。例えば、本発明の権利範囲を外れない限り、第１構成要素は第２構成要素に、第２構成要素は第１構成要素に適用できる。また単数は文脈から明白に表現されていない限り、複数も含む。
【００１５】
以下に、本発明の実施形態をより詳しく説明する。
【００１６】
図１は本発明の第１実施形態による液晶表示装置の平面図である。
【００１７】
図１に示すように、液晶表示装置４００は、映像を表示する液晶表示パネル１００、液晶表示パネル１００にデータ電圧を出力する多数のデータ駆動部３２０及び液晶表示パネル１００にゲート電圧を出力するゲート駆動部２１０を含む。
【００１８】
液晶表示パネル１００は、下部基板１１０、下部基板１１０にお互いに向い合う上部基板１２０及び下部基板１１０と上部基板１２０との間に介在する液晶層（図示せず）からなる。液晶表示パネル１００は映像を表示する表示領域ＤＡ、表示領域ＤＡに隣接する周辺領域ＰＡからなる。
【００１９】
表示領域ＤＡには、多数のゲートラインＧＬ１〜ＧＬｎと絶縁されて交差する多数のデータラインＤＬ１〜ＤＬｍが形成される。表示領域ＤＡには、多数のゲートラインＧＬ１〜ＧＬｎ及び多数のデータラインＤＬ１〜ＤＬｍを通じて印加される駆動電圧によって画像を表示する多数の画素領域が形成される。この実施形態において、画素領域等は、実際に同じ構造及び機能を有するので、１つの画素領域（例えば、第１画素領域）を例にとって詳しく説明する。画素領域には薄膜トランジスタＴｒ、液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔからなる画素Ｐ１が設けられている。例えば、薄膜トランジスタＴｒのゲート電極は第１ゲートラインＧＬ１に電気的に接続され、ドレーン電極（図示せず）は第１データラインＤＬ１に電気的に接続され、ソース電極（図示せず）は液晶キャパシタＣｌｃの第１電極である画素電極（図示せず）に電気的に接続される。ストレージキャパシタＣｓｔは液晶キャパシタＣｌｃに並列接続される。
【００２０】
ゲート駆動回路２１０は、多数のゲートラインＧＬ１〜ＧＬｎの一端部に隣接する周辺領域ＰＡに形成される。ゲート駆動回路２１０は多数のゲートラインＧＬ１〜ＧＬｎの一端部に電気的に接続されてゲート電圧を多数のゲートラインＧＬ１〜ＧＬｎに順に印加する。ゲート駆動回路２１０は画素領域の薄膜トランジスタＴｒを製造する工程において同時に形成される。
【００２１】
多数のデータラインＤＬ１〜ＤＬｍの一端部に隣接する周辺領域ＰＡには、多数の駆動回路基板３１０が形成される。例えば、多数の駆動回路基板３１０はテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ：ＴＣＰ）又はチップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ：ＣＯＦ）が利用される。多数の駆動回路基板３１０上には、多数のデータ駆動チップ３２０が実装される。多数のデータ駆動チップ３２０は多数のデータラインＤＬ１〜ＤＬｍの一端部に電気的に接続されて多数のデータラインＤＬ１〜ＤＬｍにデータ電圧を出力する。
【００２２】
液晶表示装置４００は、ゲート駆動回路２１０と多数のデータ駆動チップ３２０の駆動を制御するためにコントロール印刷回路基板３３０をさらに備える。コントロール印刷回路基板３３０は多数のデータ駆動チップ３２０の駆動を制御するデータ制御信号と映像データを出力し、ゲート駆動回路２１０の駆動を制御するゲート制御信号を出力する。
【００２３】
コントロール印刷回路基板３３０は、外部から映像データが入力され、データ制御信号とゲート駆動制御信号を生成するタイミングコントローラ３３１及びゲート制御信号を生成するゲート制御回路３３２をさらに含む。本発明の他の実施形態として、コントロール印刷回路基板３３０はタイミングコントローラを含む他の印刷回路基板から制御信号を受信し、データ制御信号を生成して出力するデータ印刷回路基板を利用しても良い。
【００２４】
タイミングコントローラ３３１は、多数のデータ駆動チップ３２０とゲート駆動回路２１０の駆動を制御する。ゲート制御回路３３２は、ゲート駆動回路２１０の駆動のためのクロック信号、ゲート信号の開始を知らせる開始信号ＳＴＶ等を生成する。
【００２５】
コントロール印刷回路基板３３０は、データ制御信号と映像データを多数の駆動回路基板３１０を通じて多数のデータ駆動チップ３２０に印加する。また、コントロール印刷回路基板３３０はゲート制御信号をゲート駆動回路２１０に隣接する駆動回路基板３１０を通じてゲート駆動回路２１０に印加する。
【００２６】
本発明の他の実施形態として、多数のデータ駆動チップ３１０及びゲート駆動回路２１０は、少なくとも１つの集積回路チップの形態で液晶表示パネル１００上に直接装着することができ、また可撓性印刷回路膜（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（図示せず）上に装着して液晶表示パネル１００に付着することができ、さらには別の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（図示せず）上に装着することもできる。また、多数のデータ駆動チップ３１０及びゲート駆動回路２１０は、信号線ＧＬ１〜ＧＬｎ、ＤＬ１〜ＤＬｍ及び薄膜トランジスタＴｒと共に液晶表示パネル１００に集積することもできる。また、多数のデータ駆動チップ３１０及びゲート駆動回路２１０、タイミングコントローラ３３１及びゲート制御回路３３２は、単一チップに集積することもできる。この場合、これらのうちの少なくとも１つ又はこれらを構成する少なくとも１つの回路素子を単一チップの外に位置することができる。
【００２７】
続いて、図２Ａ乃至図４を参考にしてゲート駆動回路２１０を詳しく説明する。
【００２８】
図２Ａ及び図２Ｂは図１に図示される本発明の１つの実施形態によるゲート駆動回路のブロック図である。
【００２９】
図２Ａ及び図２Ｂに示すように、ゲート駆動回路２１０はＮ個（Ｎは２以上の自然数）のステージＡＳＧ−１〜ＡＳＧ−Ｎ及びダミー（ｄｕｍｍｙ）ステージＡＳＧ−Ｄを含むシフトレジスタ２１０ａからなる。Ｎ個のステージＡＳＧ−１〜ＡＳＧ−Ｎは、第１ステージ群（ｓｔａｇｅ ｇｒｏｕｐ）ＳＧ１及び第２ステージ群ＳＧ２に分割される。ゲート駆動回路２１０は、多数のゲートラインＧＬ１〜ＧＬｎの第２端部に設けられて、次のステージの中の何れか１つのステージから出力されたゲート電圧に応じて、現在のゲートラインをオフ電圧ＶＳＳに放電させる放電部２１０ｂをさらに含む。また、ゲート駆動回路２１０は、１番目のステージＡＳＧ−１を駆動するためのダミーステージ（図示せず）をさらに含む。
【００３０】
Ｎ個のステージＡＳＧ−１〜ＡＳＧ−Ｎは第１入力端子ＩＮ１、第１及び第２クロック端子ＣＫ１、ＣＫ２、第２入力端子ＩＮ２、電圧入力端子Ｖｉｎ、リセット端子ＲＥ、出力端子ＯＵＴ及びキャリ端子ＣＲを含む。
【００３１】
各ステージＡＳＧ−１〜ＡＳＧ−Ｎの第１入力端子ＩＮ１は、以前ステージ等の中で何れか１つのステージのキャリ端子ＣＲに電気的に接続されて、キャリ電圧が入力される。本実施形態において、各ステージＡＳＧ−１〜ＡＳＧ−Ｎは３段階前のステージからキャリ電圧を入力される。例えば、Ｎ番目のステージＡＳＧ−ＮはＮ−３番目のステージからキャリ電圧を印加される。また、多数のステージＡＳＧ−１〜ＡＳＧ−Ｎの中で１番目のステージＡＳＧ−１、２番目のステージＡＳＧ−２乃至３番目のステージＡＳＧ−３の第１入力端子ＩＮ１には、以前ステージのキャリ電圧の代わりにゲート駆動回路２１０の駆動を開始する開始信号ＳＴＶが提供される。開始信号ＳＴＶが印加される１番目乃至３番目のステージＡＳＧ−１〜ＡＳＧ−３が第１ステージ群ＳＧ１に含まれる。この場合、第２ステージ群ＳＧ２は残りのステージＡＳＧ−４〜ＡＳＧ−Ｎ及びダミーステージＡＳＧ−Ｄからなる。
【００３２】
各ステージＡＳＧ−１〜ＡＳＧ−Ｎの第２入力端子ＩＮ２は、次のステージ等の中で何れか１つのステージの出力端子ＯＵＴに電気的に接続されてゲート電圧が入力される。
【００３３】
但し、ダミーステージＡＳＧ−Ｄの第２入力端子ＩＮ２には開始信号ＳＴＶが提供される。ダミーステージＡＳＧ−Ｄは、多数のステージＡＳＧ−１〜ＡＳＧ−Ｎのゲート電圧をオフレベルにするためのステージである。
【００３４】
ダミーステージを除いた多数のステージＡＳＧ−１〜ＡＳＧ−Ｎは、第１乃至第３クロックＣＫＶ１〜ＣＫＶ３及び第１乃至第３クロックＣＫＶ１〜ＣＫＶ３と異なる位相を有する第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ１が選択的に提供される。例えば、多数のステージＡＳＧ−１〜ＡＳＧ−Ｎの中で６Ｎ−５番目のステージＡＳＧ−１、ＡＳＧ−７、…ＡＳＧ−６Ｎ−２（Ｎは自然数）の第１クロック端子ＣＫ１には第１クロックＣＫＶ１が提供され、第２クロック端子ＣＫ２には第４クロックＣＫＶＢ１が提供される。６Ｎ−４番目のステージＡＳＧ−２、ＡＳＧ−８、…ＡＳＧ−６Ｎ−４の第１クロック端子ＣＫ１には第２クロックＣＫＶ２が提供され、第２クロック端子ＣＫ２には第５クロックＣＫＶＢ２が提供される。６Ｎ−３番目のステージＡＳＧ−３、ＡＳＧ−９、…ＡＳＧ−６Ｎ−３（Ｎは自然数）の第１クロック端子ＣＫ１には第３クロックＣＫＶ３が提供され、第２クロック端子ＣＫ２には第６クロックＣＫＶＢ３が提供される。
【００３５】
また、６Ｎ−２番目のステージＡＳＧ−４、ＡＳＧ−１０、…ＡＳＧ−６Ｎ−２（Ｎは自然数）の第１クロック端子ＣＫ１には第４クロックＣＫＶＢ１が提供され、第２クロック端子ＣＫ２には第１クロックＣＫＶ１が提供される。６Ｎ−１番目のステージＡＳＧ−５、ＡＳＧ−１１、…ＡＳＧ−６Ｎ−１（Ｎは自然数）の第１クロック端子ＣＫ１には第５クロックＣＫＶＢ２が提供され、第２クロック端子ＣＫ２には第２クロックＣＫＶ２が提供される。６Ｎ番目のステージＡＳＧ−６、ＡＳＧ−１２、…ＡＳＧ−６Ｎ（Ｎは自然数）の第１クロック端子ＣＫ１には第６クロックＣＫＶＢ３が提供され、第２クロック端子ＣＫ２には第３クロックＣＫＶ３が提供される。第１乃至第３クロックＣＫＶ１〜ＣＫＶ３及び第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ３の位相は後述する。
【００３６】
多数のステージＡＳＧ−１〜ＡＳＧ−Ｎ及びダミーステージＡＳＧ−Ｄの電圧入力端子Ｖｉｎにはゲートラインをオフさせるオフ電圧ＶＳＳが提供される。また、ダミーステージＡＳＧ−Ｄの出力端子ＯＵＴは多数のステージＳＲＣ１〜ＳＲＣｎ＋１のリセット端子ＲＥに電気的に接続される。
【００３７】
多数のステージＡＳＧ−１〜ＡＳＧ−Ｎの出力端子ＯＵＴには多数のゲートラインＧＬ１、ＧＬ２、ＧＬ３、…ＧＬｎが電気的に接続される。従って、多数のステージＡＳＧ−１〜ＡＳＧ−Ｎは、出力端子等ＯＵＴを通じてゲート電圧を順に出力して多数のゲートラインＧＬ１〜ＧＬｎに印加する。この実施形態では、図２に示すように、シフトレジスタ２１０ａは多数のゲートラインＧＬ１〜ＧＬｎの第１端部に設けられる。このシフトレジスタ２１０ａは、第１端部と対称になる第２端部に形成することも可能であり、又は２つのステージグループに分割してゲートラインＧＬ１〜ＧＬｎの両端部に形成することも可能である。
【００３８】
放電部２１０ｂは、第１放電トランジスタＮＴ１５をさらに含んでいる。この第１放電トランジスタＮＴ１５は、多数のゲートラインＧＬ１、ＧＬ２、ＧＬ３、…ＧＬｎのうち現在のゲートラインからオフ電圧ＶＳＳに放電させる機能を備える。第１放電トランジスタＮＴ１５は、次のゲートラインに接続された制御電極、現在のステージのゲート電圧が入力される入力電極及びオフ電圧ＶＳＳが入力される出力電極からなる。
【００３９】
図３は、ゲート駆動回路の中で１つのステージをより詳しく説明するための回路図であり、図４は、図２に図示されるクロック信号等及び各ステージのノード電圧を示すタイミング図である。但し、ゲート駆動回路の各ステージはダミーステージＡＳＧ−Ｄを除いて同じ内部構造を有するので、図３では１つのステージを例示して説明する。
【００４０】
図３に示すように、各ステージは該当ゲートラインにゲート電圧を供給する電圧出力部２１１、電圧出力部２１１を駆動する出力駆動部２１２、該当ゲートラインを第１レベルの電圧にホールディングする第１ホールディング部２１３及び第２ホールディング部２１４を含む。
【００４１】
電圧出力部２１１は、プルアップトランジスタＴ０１及びプルダウントランジスタＴ０２を含む。プルアップトランジスタＴ０１は、出力駆動部２１２の出力端（Ｑ−ノード）ＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極及び出力端子ＯＵＴに接続された出力電極からなる。
【００４２】
図４に示すように、各ステージには、第１乃至第３クロックＣＫＶ１〜ＣＫＶ３及び第１乃至第３クロックＣＫＶ１〜ＣＫＶ３と異なる位相を有する第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ１が選択的に提供される。第１乃至第６クロックＣＫＶ１〜ＣＫＶＢ３は、ゲートオン／オフ電圧に対応するパルス幅を有する。例えば、第１乃至第６クロックＣＫＶ１〜ＣＫＶＢ３は、約３０Ｖ〜−８Ｖの範囲であり、ゲートを駆動する電圧の条件によって変更が可能である。第１乃至第３クロックＣＫＶ１〜ＣＫＶ３と第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ３は対を成す。例えば、６Ｎ−５番目及び６Ｎ−２番目のステージには、第１クロックＣＫＶ１と第４クロックＣＫＶＢ１が提供され、６Ｎ−４及び６Ｎ−１番目のステージには、第２クロックＣＫＶ２と第５クロックＣＫＶＢ２が提供され、６Ｎ−３及び６Ｎ番目のステージには第３クロックＣＫＶ３と第６クロックＣＫＶＢ３が提供される。
【００４３】
第１乃至第３クロックＣＫＶ１〜ＣＫＶ３と第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ３は互いに異なる位相を有する。例えば、第１クロックＣＫＶ１と第４クロックＣＫＶＢ１は１８０゜の位相差を有し、第２クロックＣＫＶ２と第５クロックＣＫＶＢ２は１８０゜の位相差を有し、第３クロックＣＫＶ３と第６クロックＣＫＶＢ３は１８０゜の位相差を有する。これら位相差は１８０゜以下に設定することも可能である。
【００４４】
また、第２クロックＣＫＶ２は、第１クロックＣＫＶ１より１Ｈだけ遅延され、第３クロックＣＫＶ３は、第２クロックＣＫＶ２より１Ｈだけ遅延される。
【００４５】
第１乃至第６クロックＣＫＶ１〜ＣＫＶＢ３は、ゲート駆動回路２１０の出力電圧によるキックバック（ｋｉｃｋ−ｂａｃｋ）を補償するために、一定の区間において駆動電圧が低くなるキックバック補償区間ＣＫ−Ｓをさらに含む。
【００４６】
以下に、第１クロックＣＫＶ１及び第４クロックＣＫＶＢ１を受信して動作する１つのステージＡＳＧ−ｉに関して説明する。
【００４７】
図３、図４に示すように、プルアップトランジスタＴ０１は、出力駆動部２１２から出力された制御電圧に応じて出力端子ＯＵＴに出力される現在のステージのゲート電圧を、第１クロック端子ＣＫ１を通じて提供される第１クロックＣＫＶ１だけプルアップさせる。プルアップトランジスタＴ０１は、１フレームのうち第１クロックＣＫＶ１がハイ区間である３Ｈの時間内にターンオンして、図４のように現在のステージのゲート電圧をハイ状態に維持する。
【００４８】
プルダウントランジスタＴ０２は、第２入力端子ＩＮ２に接続された制御電極、電圧入力端子Ｖｉｎに接続された出力電極及び出力端子ＯＵＴに接続された入力電極からなる。従って、プルダウントランジスタＴ０２は、次のステージのゲート電圧に応じて第１クロックＣＫＶ１だけプルアップされた現在のステージのゲート電圧を、電圧入力端子Ｖｉｎから供給されたオフ電圧ＶＳＳ（図２に図示）だけプルダウンさせる。即ち、プルダウントランジスタＴ０２は、３Ｈの時間後にターンオンして、現在のステージのゲート電圧をロー状態にダウンさせる。
【００４９】
出力駆動部２１２は、バッファートランジスタＴ０４、第１キャパシタＣ１、第２キャパシタＣ２、放電トランジスタＴ０９及びリセットトランジスタＴ０６を含む。
【００５０】
バッファートランジスタＴ０４は、第１入力端子ＩＮ１に共通に接続された入力電極と制御電極、及びＱ−ノードＱＮに接続された出力電極からなる。第１キャパシタＣ１は、Ｑ−ノードＱＮと出力端子ＯＵＴの間に接続され、第２キャパシタＣ２は、キャリトランジスタＴ１５の制御電極とキャリ端子ＣＲとの間に接続される。一方、放電トランジスタＴ０９はバッファートランジスタＴ０４の出力電極に接続された入力電極、第２入力端子ＩＮ２に接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
【００５１】
リセットトランジスタＴ０６は、リセット端子ＲＥに接続された制御電極、プルアップトランジスタＴ０１の制御電極に接続された入力電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。リセットトランジスタＴ０６は、リセット端子ＲＥを通じて入力された最終ステージＡＳＧ−Ｄから出力された最終キャリ電圧に応じて、第１入力端子ＩＮ１を通じて入力されたリップル電圧をオフ電圧ＶＳＳに放電する。従って、プルアップトランジスタＴ０１及びキャリトランジスタＴ１５は、ダミーステージＡＳＧ−Ｄのダミーキャリ電圧に応じてターンオフする。結果的に、ダミーキャリ電圧は、以前ステージとして配置されたＮ個のステージのリセット端子ＲＥに供給されて、Ｎ個のステージのプルアップトランジスタＴ０１及びキャリトランジスタＴ１５をターンオフさせて、Ｎ個のステージをリセットする。
【００５２】
バッファートランジスタＴ０４が、以前ステージのキャリ電圧に応じてターンオンすると、第１及び第２キャパシタＣ１、Ｃ２は、図４のＱ−ノードＱＮ電圧に対応して充電される。第１キャパシタＣ１にプルアップトランジスタＴ０１のスレッショルド電圧Ｖｔｈ以上の電荷が充電されると、Ｑ−ノードＱＮの電位がスレッショルド電圧以上に上昇して、プルアップトランジスタＴ０１及びキャリトランジスタＴ１５がターンオンする。このときは、第１クロックＣＫＶ１がロー状態なので、現在のステージのゲート電圧とキャリ電圧は、ロー区間（１Ｈ）の間にロー状態を維持する。続いて、第１クロックＣＫＶ１がハイ状態になると、第１クロックＣＫＶ１が出力端子ＯＵＴ及びキャリ端子ＣＲに出力されて、現在のステージのゲート電圧とキャリ電圧がハイ状態に転換する。即ち、現在のステージのゲート電圧とキャリ電圧は、第１クロックＣＫＶ１のハイ区間（１Ｈ）の間ハイ状態を維持する。
【００５３】
続いて、放電トランジスタＴ０９が次のステージのゲート電圧に応じてターンオンされると、第１キャパシタＣ１に充電された電荷は、放電トランジスタＴ０９を通じてオフ電圧ＶＳＳに放電される。従って、Ｑ−ノードＱＮの電位はオフ電圧ＶＳＳにダウンされる。その結果、プルアップトランジスタＴ０１及びキャリトランジスタＴ１５はターンオフする。即ち、放電トランジスタＴ０９は、３Ｈの時間後にターンオンしてプルアップトランジスタＴ０１及びキャリトランジスタＴ１５がターンオフすることによって、出力端子ＯＵＴ及びキャリ端子ＣＲにハイ状態の現在のステージのゲート電圧及びキャリ電圧が出力されないよう遮断する役割をする。
【００５４】
第１ホールディング部２１３は、第１乃至第５インバータトランジスタＴ１３、Ｔ０７、Ｔ１２、Ｔ０８、Ｔ０３、第３及び第４キャパシタＣ３、Ｃ４からなる。
【００５５】
第１インバータトランジスタＴ１３は、第１クロック端子ＣＫ１に共通で接続された入力電極と制御電極、第４キャパシタＣ４を通じて第２インバータトランジスタＴ０７の出力電極に接続された出力電極からなる。第２インバータトランジスタＴ０７は、第１クロック端子ＣＫ１に接続された入力電極、第３キャパシタＣ３を通じて入力電極と接続された制御電極及び第５インバータトランジスタＴ０３の制御電極に接続された出力電極からなる。第３インバータトランジスタＴ１２は、第１インバータトランジスタＴ１３の出力電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。第４インバータトランジスタＴ０８は、第５インバータトランジスタＴ０３の制御電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。第５インバータトランジスタＴ０３は、第２インバータトランジスタの出力電極に接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極及び出力端子ＯＵＴに接続された出力電極からなる。
【００５６】
第３及び第４インバータトランジスタＴ１２、Ｔ０８は、出力端子ＯＵＴに出力されるハイ状態の現在のステージのゲート電圧に応じてターンオンし、第１及び第２インバータトランジスタＴ１３、Ｔ０７から出力された第１クロックＣＫＶ１はオフ電圧ＶＳＳに放電される。
【００５７】
従って、第５インバータトランジスタＴ０３は、現在のステージのゲート電圧がハイ状態を維持する３Ｈの時間の間、ターンオフ状態を維持する。続いて、現在のステージのゲート電圧がロー状態に転換すると、第３及び第４インバータトランジスタＴ１２、Ｔ０８は、ターンオフする。従って、第１及び第２インバータトランジスタＴ１３、Ｔ０７から出力された第１クロックＣＫＶ１に応じて、第５インバータトランジスタＴ０３がターンオンする。結果的に、現在のステージのゲート電圧は、１フレーム内の３Ｈの時間を除いた残りの時間において、第１クロックＣＫＶ１のハイ区間が第５インバータトランジスタＴ０３によってオフ電圧ＶＳＳにホールディングされる。
【００５８】
第２ホールディング部２１４は、第１乃至第３リップル防止トランジスタＴ１０、Ｔ１１、Ｔ０５からなり、第１クロックＣＫＶ１又は第４クロックＣＫＶＢ２によって、Ｎ−３Ｈの時間内に現在のステージのゲート電圧及びキャリ電圧がリップルすることを防止する。
【００５９】
第１リップル防止トランジスタＴ１０は、第１クロック端子ＣＫ１に接続された制御電極、出力端子ＯＵＴに接続された入力電極及びＱ−ノードＱＮに接続された出力電極を含む。第２リップル防止トランジスタＴ１１は、第２クロック端子ＣＫ２に接続された制御電極、第１入力端子ＩＮ１に接続された入力電極及びＱ−ノードＱＮに接続された出力電極からなる。第３リップル防止トランジスタＴ０５は、第２クロック端子ＣＫ２に接続された制御電極、出力端子ＯＵＴに接続された入力電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
【００６０】
第１リップル防止トランジスタＴ１０は、第１クロックＣＫＶ１に応じて出力端子ＯＵＴから出力された現在のステージのゲート電圧（オフ電圧と同じ電圧レベルを有する）をＱ−ノードＱＮに提供する。従って、Ｎ−３Ｈの時間中に第１クロックＣＫＶのハイ区間で、Ｑ−ノードＱＮの電位はオフ電圧ＶＳＳに維持される。これによって、第１リップル防止トランジスタＴ１０は、Ｎ−３Ｈの時間中に第１クロックＣＫＶ１のハイ区間はプルアップトランジスタＴ０１及びキャリトランジスタＴ１５がターンオンされることを防止する。
【００６１】
第２リップル防止トランジスタＴ１１は、第２クロック端子ＣＫ２を通じて提供された図４の第４クロックＣＫＶＢ１に応じて、第１入力端子ＩＮ１を通じて入力される前ステージの出力電圧（オフ電圧と同じ電圧レベルを有する）をＱ−ノードＱＮに提供する。従って、Ｎ−３Ｈの時間中に第４クロックＣＫＶＢ１のハイ区間において、Ｑ−ノードＱＮの電位はオフ電圧ＶＳＳに維持される。これによって、第２リップル防止トランジスタＴ１１は、Ｎ−３Ｈの時間中に第４クロックＣＫＶＢ１のハイ区間はプルアップ及びキャリトランジスタＴ０１、Ｔ１５がターンオンしない。
【００６２】
第３リップル防止トランジスタＴ０５は、第４クロックＣＫＶＢ１に応じて現在のステージのゲート電圧をオフ電圧ＶＳＳに放電させる。従って、第３リップル防止トランジスタＴ０５は、Ｎ−３Ｈの時間中に第４クロックＣＫＶＢ１のハイ区間は現在のステージのゲート電圧をオフ電圧ＶＳＳに維持させる。
【００６３】
各ステージは、現在のステージの出力電圧を次のステージに伝達するキャリ部２１５をさらに含む。キャリ部２１５はＱ−ノードＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極及び出力端子ＯＵＴに接続された出力電極からなるキャリトランジスタＴ１５を含む。従って、キャリトランジスタＴ１５は、出力駆動部２１２から出力された制御電圧に応じてキャリ端子ＣＲに出力される現在のステージのキャリ電圧を第１クロックＣＫＶ１だけプルアップさせる。キャリトランジスタＴ１５は、１フレームの間に３Ｈの時間だけターンオンし、３Ｈの時間の間に現在のステージのキャリ電圧をハイ状態に維持する。
【００６４】
図５Ａは、ゲート駆動回路に印加される開始信号及びクロック信号等を示すタイミング図であり、図５Ｂは、ゲート駆動回路の初期駆動のとき各ステージのＱ−ノードを示すタイミング図である。
【００６５】
図５Ａ及び図５Ｂに示すように、ゲート駆動回路２１０の初期駆動のとき、図１のゲート制御回路３３２は、ゲート信号の開始を知らせる開始信号ＳＴＶと共に、第１乃至第３クロックＣＫＶ１〜ＣＫＶ３及び第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ３を生成して、各ステージの第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２に供給する。斯かるゲート駆動回路２１０は、長時間にわたって高温駆動するときに、２番目のゲートラインＧＬ２及び３番目のゲートラインＧＬ３が、他のゲートラインに比べて相対的に暗く見えるという視認性の問題が発生する。
【００６６】
高温駆動によって発生するこのような問題点は、出力駆動部２１２のバッファートランジスタＴ０４に接続された配線、例えば、開始信号ＳＴＶを印加する配線を通じて、Ｑ−ノードＱＮに貯蔵された電荷が放電され、漏れ電流が発生することである。この原因は、ゲート駆動回路２１０の初期駆動のときに、１番目のステージＡＳＧ−１乃至３番目のステージＡＳＧ−３に供給されるクロックのタイミングが異なることに起因する。従って、バッファートランジスタＴ０４を通じて漏れる電流量がそれぞれ異なり、これによってゲートラインの出力電圧が異なるようになる。結果的に、４番目のステージＡＳＧ−４以後のステージに接続された異なるゲートラインに比べて、１番目のステージＡＳＧ−１乃至３番目のステージＡＳＧ−３に接続されたゲートラインが暗く見える不良が発生する。特に、バッファートランジスタＴ０４からの漏れ電流量の増加は、Ｑ−ノードＱＮの電圧を低くする。これによって、各ステージのプルアップトランジスタＴ０１に印加される第１クロックＣＫＶ１において、オフ電圧が印加される初期区間での下降時間に遅延が生じる。この下降時間の遅延によって、キックバック補償区間ＣＫ−Ｓに当たるゲート電圧が低くなってキックバック電圧が増加する。一般に、キックバック電圧は下記の数式１による。
【００６７】
【数１】
【００６８】
（Ｖｋｂ：キックバック電圧、Ｃｇｓ：ゲート−ソースのキャパシタンス、Ｃｌｃ：液晶によるキャパシタンス、Ｃｓｔ：ストレージ配線によるキャパシタンス、Ｖｏｎ：ゲートオン電圧、Ｖｏｆｆ：ゲートオフ電圧）
数式１のように、Ｖｏｎ−Ｖｏｆｆ値が増加すると、キックバック電圧も増加して、Ｑ−ノードＱＮの偏差も大きくなる。また、ゲートオン電圧Ｖｏｎが高いほどキックバック電圧が増加して、キックバック電圧の偏差も増加する。このような偏差はゲート電圧の偏差を招き、これによって輝度の低下が生じて、４番目のステージＡＳＧ−４以後のステージに接続されたゲートラインに比べて、１番目のステージＡＳＧ−１乃至３番目のステージＡＳＧ−３に接続されたゲートラインが暗く見える可能性がある。
【００６９】
このような不良を解消するために、本発明の実施形態では、Ｑ−ノードＱＮに十分な電荷充電の時間が提供されるように、バッファートランジスタＴ０４の大きさを減らす。
【００７０】
図６は、本発明の実施形態によるバッファートランジスタの大きさを調節した結果を示すレイアウト図である。図７Ａは、従来の第１乃至第３クロックを示すタイミング図であり、図７Ｂは、バッファートランジスタの大きさによって調節された第１乃至第３クロックを示すタイミング図であり、図７Ｃは、第１乃至第３ステージのバッファートランジスタのカッティング比率及びフリーチャージ時間を示す表である。
【００７１】
図６のように、本発明の実施形態では、バッファートランジスタＴ０４の切開領域ＣＵＴ−Ａを除去して、バッファートランジスタＴ０４の大きさを減らした。好ましくは、本発明の実施形態によるバッファートランジスタＴ０４の大きさは従来のバッファートランジスタＴ０４の大きさに比べて約３５％程度を除去する。
【００７２】
図６は、バッファートランジスタＴ０４の切開領域をより効果的に表現するため、下部基板１１０の後面を示す。切開領域はマスクリペア（ｍａｓｋ ｒｅｐａｉｒ）方法を通じて形成できる。マスクリペア方法は、製造工程を通じて形成されたトランジスタの一部配線を、レーザーでカッティングしてトランジスタをフローティング（ｆｌｏａｔｉｎｇ）させることによって、チャンネル幅を減らす方法である。即ち、トランジスタのソースとドレーン配線の一部をカッティングして大きさを減らす。本発明の実施形態では、バッファートランジスタＴ０４の一部配線をレーザーでカッティングして除去する。本発明の実施形態で適用されるマスクリペア方法は、下部基板１１０の製造コストの面で有利であるのでバッファートランジスタＴ０４の大きさを減らす方法として利用されているが、配線設計のときにマスクの大きさを減らして、バッファートランジスタＴ０４を小さくすることもできる。バッファートランジスタＴ０４の大きさの減少比率は、駆動タイミングのセッティング状況によって異なるので、２番目のゲートラインＧＬ２及び３番目のゲートラインＧＬ３のＱ−ノードＱＮ電圧がオフ電圧に落ちる時点が、４番目以後のゲートラインと同一になるようバッファートランジスタＴ０４の大きさを減らす。
【００７３】
２番目のステージＡＳＧ−２のバッファートランジスタＴ０４の大きさを減らすと、Ｑ−ノードＱＮの充電時間が減るので、図７Ａ乃至図７Ｂのように、第２クロックＣＫＶ２のタイミングを所定の時間ｔ１だけ遅延して、開始信号ＳＴＶにより２番目のステージＡＳＧ−２のＱ−ノードＱＮに予め電荷を充電するフリーチャージ時間を１Ｈ以上に増加させる。図７Ｃのように、２番目のステージＡＳＧ−２及び３番目のステージＡＳＧ−３のバッファートランジスタＴ０４の大きさを、約３５％を減少し、第２クロックＣＫＶ２のフリーチャージ時間をＰ１（６．３μｓ）からＰ２（７．４５μｓ）に変更することによって、２番目のステージＡＳＧ−２のＱ−ノードＱＮのフリーチャージの能力を補償できる。
【００７４】
図８は、本発明の第２実施形態によるバッファートランジスタの構造を示す図面であり、図９は、図８のバッファートランジスタの切断線Ａ−Ａ’による断面図である。
【００７５】
以下に、本発明の第１実施形態と同じ構成要素には同じ符号を付与し、同一の説明は省略する。
【００７６】
図８及び図９のように、下部基板１１０は透明基板１１１上に金属層を全面に蒸着した後、金属層をパターニングしてゲート電極ライン１１２を形成する。図面上には、単一金属層をゲート電極ラインとすることを示しているが、多重の金属層でゲート電極ラインを構成しても良い。例えば、ゲート電極ライン１１２は、アルミニウム（Ａｌ）、アルミニウム合金、銅、銅合金、銀、銀合金、金、金合金等からなる導電膜を含む。このような導電膜に加えて、異なる物質、特に、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）又はＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）との物理的、化学的、電気的な接触特性が良いクロム（Ｃｒ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）及びこれらの合金、例えば、モリブデン−タングステン（ＭｏＷ）合金からなる導電膜を含む多層膜で構成しても良い。例えば、ゲート電極ライン１１２は、下部膜と上部膜を２重膜で構成しても良く、下部膜と上部膜の組み合わせの例としては、アルミニウム／モリブデン、又はアルミニウム合金／モリブデン、アルミニウム／チタニウム、チタニウム／銅、モリブデン／銅等がある。
【００７７】
続いて、ゲート電極ライン１１２が形成された透明基板１１１上に、酸化シリコン、又は窒化シリコンのような絶縁物質を全面に蒸着し、順に真性半導体物質と不純物が含まれた半導体物質を連続で蒸着する。
【００７８】
続いて、絶縁物質、真性半導体物質１１４及び不純物が添加された半導体物質１１５をエッチングしてゲート絶縁膜１１３、半導体層１１４及び不純物が添加された半導体層１１５を形成する。その結果、ゲート絶縁膜１１３はゲート電極ライン１１１の全体を覆って、半導体層１１４と不純物半導体層１１５はゲート絶縁膜１１３と同じ形態でゲート絶縁膜２１５上に形成される。
【００７９】
続いて、半導体層１１４と不純物半導体層１１５が形成された基板上に金属層を全面に蒸着する。金属層をパターニングしてゲート電極ライン上からドレーン電極ライン１１６−１とソース電極ライン１１６−２を形成する。例えば、ドレーン電極ライン１１６−１とソース電極ライン１１６−２は、アルミニウム、アルミニウム合金、銅、銅合金、銀、銀合金、金、金合金等からなる導電膜を含む。このような導電膜に加えて、異なる物質、特に、ＩＴＯ又はＩＺＯとの物理的、化学的、電気的な接触特性が良いクロム、チタニウム、タンタル、モリブデン及びこれらの合金、例えば、モリブデン−タングステン合金からなる導電膜を含む多層膜で構成しても良い。例えば、ドレーン電極ライン１１６−１及びソース電極ライン１１６−２は、下部膜と上部膜を２重膜で構成しても良く、下部膜と上部膜の組み合わせの例としては、アルミニウム／モリブデン又はアルミニウム合金／モリブデン、アルミニウム／チタニウム、チタニウム／銅、モリブデン／銅等がある。
【００８０】
続いて、ドレーン電極ライン１１６−１とソース電極ライン１１６−２等が形成された基板の全面に窒化シリコン又は酸化シリコンのような絶縁物質を蒸着して保護膜１１７を形成する。
【００８１】
続いて、保護膜１１７上に画素電極になる酸化インジウム亜鉛（ｉｎｄｉｕｍｚｉｎｃ ｏｘｉｄｅ、ＩＺＯ）又は酸化インジウム錫（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ、ＩＴＯ）等の透明導電膜１１８を全面に蒸着した後、画素電極を形成する際に同時にエッチングして、２番目のステージＡＳＧ−２及び３番目のステージＡＳＧ−３のバッファートランジスタＴ０４上に形成する。例えば、本発明の実施形態では、酸化インジウム亜鉛を透明導電膜に利用できる。このとき、透明導電膜１１８は、ドレーン電極ライン１１６−１とソース電極ライン１１６−２の間に形成されて、半導体層１１４と不純物半導体層１１５に所定の電圧、例えば、７．５Ｖのオフ電圧ＶＳＳが印加できるように形成する。本実施形態において、透明導電膜は４５０Å〜６００Åの厚さに形成される。このように、２番目のステージＡＳＧ−２及び３番目のステージＡＳＧ−３のバッファートランジスタＴ０４に、トップゲート（ｔｏｐ ｇａｔｅ）として透明導電膜１１８を形成して、所定の電圧Ｖｔｇを印加すると、バッファートランジスタＴ０４を通じて漏れる電流の量を減らすことができるので、視認性の不良が改善される。
【００８２】
図１０Ａ及び図１０Ｂは、トップゲートに印加される電圧によるバッファートランジスタの電流変化を示すグラフである。但し、図１０Ａにおいて、第１グラフＧ１は、バッファートランジスタＴ０４のトップゲートに、−６Ｖのトップゲート電圧Ｖｔｇが印加された場合の漏れ電流Ｉｄｓを示し、第２グラフＧ２はバッファートランジスタＴ０４のトップゲートに、−２Ｖのトップゲート電圧Ｖｔｇが印加された場合の漏れ電流Ｉｄｓを示し、第３グラフＧ３は、バッファートランジスタＴ０４のトップゲートに２Ｖのトップゲート電圧Ｖｔｇが印加された場合の漏れ電流Ｉｄｓを示し、第４グラフＧ４は、バッファートランジスタＴ０４のトップゲートに６Ｖのトップゲート電圧Ｖｔｇが印加された場合の漏れ電流Ｉｄｓを示す。また、第５グラフＧ５は、６０℃でトップゲートをフローティング状態に放置した場合の漏れ電流Ｉｄｓを示し、第６グラフＧ６は４０℃でトップゲートをフローティング状態に放置した場合の漏れ電流Ｉｄｓを示し、第７グラフＧ７は０℃でトップゲートをフローティング状態に放置した場合の漏れ電流Ｉｄｓを示す。また、図１０Ｂから第８グラフＧ８は、バッファートランジスタＴ０４のトップゲートに印加されるトップゲート電圧Ｖｔｇの大きさによる漏れ電流Ｉｄｓを示し、第９グラフＧ９は、トップゲートがフローティング状態のとき温度による漏れ電流Ｉｄｓの大きさを示すグラフである。
【００８３】
図１０Ａ及び図１０Ｂに示すように、バッファートランジスタＴ０４のソース／ドレーン電圧Ｖｄｓが３５Ｖであり、６０℃の環境でバッファートランジスタＴ０４の漏れ電流Ｉｄｓは、トップゲート１１８に印加されるトップゲート電圧Ｖｔｇが、陽電圧より負電圧である場合にさらに減少した。また、バッファートランジスタＴ０４のソース／ドレーン電圧Ｖｄｓが３５Ｖに設定され、ゲート−ソース間の電圧Ｖｇｓが０Ｖに設定され、同じ温度環境（例えば、６０℃）で、トップゲート１１８に負のトップゲート電圧Ｖｔｇが印加される場合、透明導電膜１１８をフローティング状態にして置いたときと比べて漏れ電流が減少した。
【００８４】
図１１は本発明の第３実施形態によるゲート駆動回路を示す図面である。
【００８５】
続いて、本発明の第１乃至第２実施形態と同じ構成要素は、同じ符号を付与し、同一の説明は省略する。
【００８６】
図１１のように、本発明の第３実施形態によるゲート駆動回路は第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３を含むダミーステージ群ＤＳＧ及び多数のステージＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄを含むステージ群ＡＳＧを含む。
【００８７】
第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３は、多数のステージの中で第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３の前端に形成される。第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３は、各ステージのキャリトランジスタＴ１５から出力されたキャリ電圧を、第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３の第１クロック端子ＣＫ１に印加する。第１クロック端子ＣＫ１に印加されたキャリ電圧は、バッファートランジスタＴ０４を通じて各ステージのＱ−ノードＱＮに印加される。各ステージの動作は既に詳述したので説明を省略する。
【００８８】
開始信号ＳＴＶが第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３に印加され、第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３が該当ゲートラインに３Ｈの間にゲート電圧を印加する。このことにより、各々の第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３は、第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３の出力電圧が供給されて動作する。
【００８９】
このように、第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３を第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３の前端に形成することによって、従来の開始信号ＳＴＶを直接供給されて動作するとき、第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３のＱ−ノードＱＮの漏れ電流により発生する不具合が、第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３では視認され、第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３では視認されないので、表示領域ＤＡでは視認されない。ダミーステージの数は駆動条件によって可変とすることができる。
【００９０】
本発明によると、第１ステージ群の所定のステージに形成されたバッファートランジスタの大きさを調整して不具合を改善することができる。また、バッファートランジスタ上に透明導電膜を形成して電圧を印加することによって不具合を改善する。また、第１ステージ群に出力電圧を印加するダミーステージグループを形成することによって不具合及び信頼性を改善する。
【００９１】
以上の実施形態等を参考にして本発明を説明したが、該技術分野の当業者らは本発明の特許請求範囲に記載されている技術思想及び領域から外れない範囲内で本発明を様々に修正、又は変形できる。
【符号の説明】
【００９２】
１００ 液晶表示パネル
１１０ 下部基板
１１１ 透明基板
１１２ ゲート電極ライン
１１３ ゲート絶縁膜
１１４ 真性半導体物質
１１５ 不純物が添加された半導体物質
１１６−１ ドレーン電極ライン
１１６−２ ソース電極ライン
１１７ 保護膜
１２０ 上部基板
２１０ ゲート駆動部
３１０ 駆動回路基板
３２０ データ駆動部
３３０ コントロール印刷回路基板
３３１ タイミングコントローラ
３３２ ゲート制御回路
４００ 液晶表示装置
【技術分野】
【０００１】
本発明は、ゲート駆動回路及びこれを含む表示装置に関し、より詳しくは、画質の不良を改善するゲート駆動回路及びこれを含む表示装置に関する。
【背景技術】
【０００２】
一般に、表示装置の１つである液晶表示装置は、下部基板、下部基板に対向する上部基板、下部基板と上部基板との間に形成された液晶層を利用して映像を表示する液晶表示パネルを備える。液晶表示パネルは、多数のゲートライン、多数のデータライン、多数のゲートラインと多数のデータラインに接続された多数の画素を備える。
【０００３】
液晶表示装置は、多数のゲートラインにゲートパルスを順に出力するためのゲート駆動回路及び多数のデータラインにピクセル電圧を出力するデータ駆動回路を備える。一般に、ゲート駆動回路及びデータ駆動回路はチップの形態からなり、フィルム又は液晶表示パネル上に実装される。
【０００４】
最近の液晶表示装置では、チップの数を減らすために薄膜工程を通じて下部基板上にゲート駆動回路を直接形成したアモルファスシリコンゲート（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｇａｔｅ）の構造を採択している。このとき、液晶表示装置において、ゲート駆動回路は従属的に接続された多数のステージからなる１つ以上のシフトレジスタを備える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】大韓民国特許出願公開第１０−２００８−０００７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明で解決しようとする技術的な課題は、画質の不良が生じないゲート駆動回路を提供することである。
【０００７】
本発明で解決しようとする他の技術的な課題は、画質の不良が生じないゲート駆動回路を含む表示装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の目的を達成するための実施形態によるゲート駆動回路は、従属的に接続された多数のステージからなるゲート駆動回路において、開始信号を入力されて第１出力信号を生成して該当ゲートラインに伝送する第１ステージ群と、前記第１ステージ群から出力された前記第１出力信号を受けて第２出力信号を生成して該当ゲートラインに伝送する第２ステージ群を含み、前記第１ステージ群は前記開始信号を各々伝送される第１バッファー部及び第２バッファー部を含み、前記第１バッファー部の大きさが前記第２バッファー部の大きさより小さいことを特徴とする。
【０００９】
本発明の目的を達成するための他の実施形態によるゲート駆動回路は、従属的に接続された多数のステージからなるゲート駆動回路において、開始信号を入力され、第１出力信号を生成するダミーステージ群と、前記ダミーステージ群から出力された前記第１出力信号を受けて第２出力信号を生成して該当ゲートラインに伝送するステージ群を含み、前記ダミーステージ群は３Ｈの時間の間に該当ゲートラインを駆動することを特徴とする。
【００１０】
本発明の目的を達成するためのさらに他の実施形態による表示装置は、行列の形態に配列されている複数の画素と、前記画素にゲート信号を伝送する複数のゲートラインと、前記画素にデータ信号を伝送する複数のデータラインと、前記ゲートラインに接続されると共に１つ以上のクロック信号に基ついて前記ゲート信号を生成するゲート駆動部と、前記データラインに接続されて前記データ信号を生成するデータ駆動部と、前記ゲート駆動部及びデータ駆動部の動作を制御する制御部を含み、前記ゲート駆動部は開始信号を入力され、第１出力信号を生成し、該当ゲートラインに伝送する第１ステージ群と、前記第１ステージ群から出力された前記第１出力信号を伝送され、第２出力信号を生成して該当ゲートラインに伝送する第２ステージ群を含み、前記第１ステージ群は前記開始信号を伝送される第１バッファー部及び第２バッファー部を含み、前記第１バッファー部の大きさが前記第２バッファー部の大きさより小さいことを特徴とする。
【００１１】
本発明の目的を達成するためのまた他の実施形態による表示装置は基板と、前記基板上に形成されてゲートオン／オフ電圧を印加されるゲート電極と、前記基板と前記第１電極の領域を絶縁する第１絶縁膜と、前記絶縁膜上に形成されてチャンネルを形成する半導体膜と、前記半導体膜上に形成されて入力される画像電圧を印加されるドレーン電極と、前記半導体膜上に形成されて前記ゲート電極に印加される電圧により前記画像電圧を印加されるソース電極と、前記ドレーン電極及びソース電極上に形成されて絶縁する第２絶縁膜と、前記絶縁膜上に形成されて前記ドレーン電極と前記ソース電極との間の領域に形成されて前記ゲートオフ電圧を印加される透明導電膜を含む。
【発明の効果】
【００１２】
本発明によると、ゲート駆動回路の特定のトランジスタの大きさを調整、又は特定のトランジスタにゲートオフ電圧を印加、又はダミーステージを追加することによって画質の不良を除去することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１実施形態による液晶表示装置の平面図である。
【図２Ａ】図２Ａは、図１に示す本発明の１つの実施形態によるゲート駆動回路のブロック図である。
【図２Ｂ】図２Ｂは、図１に示す本発明の１つの実施形態によるゲート駆動回路のブロック図である。
【図３】図３は、ゲート駆動回路の中で１つのステージをより詳しく説明するための回路図である。
【図４】図４は、ゲート駆動回路に印加されるクロック等及び各ステージのＱ−ノード電圧を示すタイミング図である。
【図５Ａ】図５Ａは、ゲート駆動回路に印加される開始信号及びクロック信号等を示すタイミング図である。
【図５Ｂ】図５Ｂは、ゲート駆動回路の初期駆動の時、各ステージのＱ−ノードの電圧を示すタイミング図である。
【図６】図６は、本発明の実施形態によるバッファートランジスタの大きさを調節した結果を示す説明図である。
【図７Ａ】図７Ａは、従来の第１乃至第３クロックを示すタイミング図である。
【図７Ｂ】図７Ｂは、バッファートランジスタの大きさによって調節された第１乃至第３クロックを示すタイミング図である。
【図７Ｃ】図７Ｃは、第１乃至第３ステージのバッファートランジスタのカッティング比率及びフリーチャージ時間を示す表である。
【図８】図８は、本発明の第２実施形態によるバッファートランジスタの構造を示す図面である。
【図９】図９は、図８のバッファートランジスタの切断線Ａ−Ａ’による断面図である。
【図１０Ａ】図１０Ａは、トップゲートに印加される電圧によるバッファートランジスタの電流変化を示すグラフである。
【図１０Ｂ】図１０Ｂは、トップゲートに印加される電圧によるバッファートランジスタの電流変化を示すグラフである。
【図１１】図１１は、本発明の第３実施形態によるゲート駆動回路を示す説明図である。
【発明を実施するための形態】
【００１４】
以下に、図面を参考にして本発明の実施形態等をより詳しく説明する。本発明は、様々に変更し、実施することができるので、特定の実施形態等を例示して詳しく説明する。ただし、実施例の記載は本発明を特定の形態に限定するものではなく、本発明の思想及び技術範囲に含まれる均等技術又は変形技術等を含む。各図面の説明において、類似な構成要素に対しては同じ符号を付与した。添付された図面において、構造物等の寸法は本発明の明確性のために実際より拡大して図示した。第１、第２等の用語は様々な構成要素等を説明するために用いているが、各構成要素等は用語等によって限定されるものではない。用語等は１つの構成要素を異なる構成要素から区別する目的で使われているだけである。例えば、本発明の権利範囲を外れない限り、第１構成要素は第２構成要素に、第２構成要素は第１構成要素に適用できる。また単数は文脈から明白に表現されていない限り、複数も含む。
【００１５】
以下に、本発明の実施形態をより詳しく説明する。
【００１６】
図１は本発明の第１実施形態による液晶表示装置の平面図である。
【００１７】
図１に示すように、液晶表示装置４００は、映像を表示する液晶表示パネル１００、液晶表示パネル１００にデータ電圧を出力する多数のデータ駆動部３２０及び液晶表示パネル１００にゲート電圧を出力するゲート駆動部２１０を含む。
【００１８】
液晶表示パネル１００は、下部基板１１０、下部基板１１０にお互いに向い合う上部基板１２０及び下部基板１１０と上部基板１２０との間に介在する液晶層（図示せず）からなる。液晶表示パネル１００は映像を表示する表示領域ＤＡ、表示領域ＤＡに隣接する周辺領域ＰＡからなる。
【００１９】
表示領域ＤＡには、多数のゲートラインＧＬ１〜ＧＬｎと絶縁されて交差する多数のデータラインＤＬ１〜ＤＬｍが形成される。表示領域ＤＡには、多数のゲートラインＧＬ１〜ＧＬｎ及び多数のデータラインＤＬ１〜ＤＬｍを通じて印加される駆動電圧によって画像を表示する多数の画素領域が形成される。この実施形態において、画素領域等は、実際に同じ構造及び機能を有するので、１つの画素領域（例えば、第１画素領域）を例にとって詳しく説明する。画素領域には薄膜トランジスタＴｒ、液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔからなる画素Ｐ１が設けられている。例えば、薄膜トランジスタＴｒのゲート電極は第１ゲートラインＧＬ１に電気的に接続され、ドレーン電極（図示せず）は第１データラインＤＬ１に電気的に接続され、ソース電極（図示せず）は液晶キャパシタＣｌｃの第１電極である画素電極（図示せず）に電気的に接続される。ストレージキャパシタＣｓｔは液晶キャパシタＣｌｃに並列接続される。
【００２０】
ゲート駆動回路２１０は、多数のゲートラインＧＬ１〜ＧＬｎの一端部に隣接する周辺領域ＰＡに形成される。ゲート駆動回路２１０は多数のゲートラインＧＬ１〜ＧＬｎの一端部に電気的に接続されてゲート電圧を多数のゲートラインＧＬ１〜ＧＬｎに順に印加する。ゲート駆動回路２１０は画素領域の薄膜トランジスタＴｒを製造する工程において同時に形成される。
【００２１】
多数のデータラインＤＬ１〜ＤＬｍの一端部に隣接する周辺領域ＰＡには、多数の駆動回路基板３１０が形成される。例えば、多数の駆動回路基板３１０はテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ：ＴＣＰ）又はチップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ：ＣＯＦ）が利用される。多数の駆動回路基板３１０上には、多数のデータ駆動チップ３２０が実装される。多数のデータ駆動チップ３２０は多数のデータラインＤＬ１〜ＤＬｍの一端部に電気的に接続されて多数のデータラインＤＬ１〜ＤＬｍにデータ電圧を出力する。
【００２２】
液晶表示装置４００は、ゲート駆動回路２１０と多数のデータ駆動チップ３２０の駆動を制御するためにコントロール印刷回路基板３３０をさらに備える。コントロール印刷回路基板３３０は多数のデータ駆動チップ３２０の駆動を制御するデータ制御信号と映像データを出力し、ゲート駆動回路２１０の駆動を制御するゲート制御信号を出力する。
【００２３】
コントロール印刷回路基板３３０は、外部から映像データが入力され、データ制御信号とゲート駆動制御信号を生成するタイミングコントローラ３３１及びゲート制御信号を生成するゲート制御回路３３２をさらに含む。本発明の他の実施形態として、コントロール印刷回路基板３３０はタイミングコントローラを含む他の印刷回路基板から制御信号を受信し、データ制御信号を生成して出力するデータ印刷回路基板を利用しても良い。
【００２４】
タイミングコントローラ３３１は、多数のデータ駆動チップ３２０とゲート駆動回路２１０の駆動を制御する。ゲート制御回路３３２は、ゲート駆動回路２１０の駆動のためのクロック信号、ゲート信号の開始を知らせる開始信号ＳＴＶ等を生成する。
【００２５】
コントロール印刷回路基板３３０は、データ制御信号と映像データを多数の駆動回路基板３１０を通じて多数のデータ駆動チップ３２０に印加する。また、コントロール印刷回路基板３３０はゲート制御信号をゲート駆動回路２１０に隣接する駆動回路基板３１０を通じてゲート駆動回路２１０に印加する。
【００２６】
本発明の他の実施形態として、多数のデータ駆動チップ３１０及びゲート駆動回路２１０は、少なくとも１つの集積回路チップの形態で液晶表示パネル１００上に直接装着することができ、また可撓性印刷回路膜（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（図示せず）上に装着して液晶表示パネル１００に付着することができ、さらには別の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（図示せず）上に装着することもできる。また、多数のデータ駆動チップ３１０及びゲート駆動回路２１０は、信号線ＧＬ１〜ＧＬｎ、ＤＬ１〜ＤＬｍ及び薄膜トランジスタＴｒと共に液晶表示パネル１００に集積することもできる。また、多数のデータ駆動チップ３１０及びゲート駆動回路２１０、タイミングコントローラ３３１及びゲート制御回路３３２は、単一チップに集積することもできる。この場合、これらのうちの少なくとも１つ又はこれらを構成する少なくとも１つの回路素子を単一チップの外に位置することができる。
【００２７】
続いて、図２Ａ乃至図４を参考にしてゲート駆動回路２１０を詳しく説明する。
【００２８】
図２Ａ及び図２Ｂは図１に図示される本発明の１つの実施形態によるゲート駆動回路のブロック図である。
【００２９】
図２Ａ及び図２Ｂに示すように、ゲート駆動回路２１０はＮ個（Ｎは２以上の自然数）のステージＡＳＧ−１〜ＡＳＧ−Ｎ及びダミー（ｄｕｍｍｙ）ステージＡＳＧ−Ｄを含むシフトレジスタ２１０ａからなる。Ｎ個のステージＡＳＧ−１〜ＡＳＧ−Ｎは、第１ステージ群（ｓｔａｇｅ ｇｒｏｕｐ）ＳＧ１及び第２ステージ群ＳＧ２に分割される。ゲート駆動回路２１０は、多数のゲートラインＧＬ１〜ＧＬｎの第２端部に設けられて、次のステージの中の何れか１つのステージから出力されたゲート電圧に応じて、現在のゲートラインをオフ電圧ＶＳＳに放電させる放電部２１０ｂをさらに含む。また、ゲート駆動回路２１０は、１番目のステージＡＳＧ−１を駆動するためのダミーステージ（図示せず）をさらに含む。
【００３０】
Ｎ個のステージＡＳＧ−１〜ＡＳＧ−Ｎは第１入力端子ＩＮ１、第１及び第２クロック端子ＣＫ１、ＣＫ２、第２入力端子ＩＮ２、電圧入力端子Ｖｉｎ、リセット端子ＲＥ、出力端子ＯＵＴ及びキャリ端子ＣＲを含む。
【００３１】
各ステージＡＳＧ−１〜ＡＳＧ−Ｎの第１入力端子ＩＮ１は、以前ステージ等の中で何れか１つのステージのキャリ端子ＣＲに電気的に接続されて、キャリ電圧が入力される。本実施形態において、各ステージＡＳＧ−１〜ＡＳＧ−Ｎは３段階前のステージからキャリ電圧を入力される。例えば、Ｎ番目のステージＡＳＧ−ＮはＮ−３番目のステージからキャリ電圧を印加される。また、多数のステージＡＳＧ−１〜ＡＳＧ−Ｎの中で１番目のステージＡＳＧ−１、２番目のステージＡＳＧ−２乃至３番目のステージＡＳＧ−３の第１入力端子ＩＮ１には、以前ステージのキャリ電圧の代わりにゲート駆動回路２１０の駆動を開始する開始信号ＳＴＶが提供される。開始信号ＳＴＶが印加される１番目乃至３番目のステージＡＳＧ−１〜ＡＳＧ−３が第１ステージ群ＳＧ１に含まれる。この場合、第２ステージ群ＳＧ２は残りのステージＡＳＧ−４〜ＡＳＧ−Ｎ及びダミーステージＡＳＧ−Ｄからなる。
【００３２】
各ステージＡＳＧ−１〜ＡＳＧ−Ｎの第２入力端子ＩＮ２は、次のステージ等の中で何れか１つのステージの出力端子ＯＵＴに電気的に接続されてゲート電圧が入力される。
【００３３】
但し、ダミーステージＡＳＧ−Ｄの第２入力端子ＩＮ２には開始信号ＳＴＶが提供される。ダミーステージＡＳＧ−Ｄは、多数のステージＡＳＧ−１〜ＡＳＧ−Ｎのゲート電圧をオフレベルにするためのステージである。
【００３４】
ダミーステージを除いた多数のステージＡＳＧ−１〜ＡＳＧ−Ｎは、第１乃至第３クロックＣＫＶ１〜ＣＫＶ３及び第１乃至第３クロックＣＫＶ１〜ＣＫＶ３と異なる位相を有する第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ１が選択的に提供される。例えば、多数のステージＡＳＧ−１〜ＡＳＧ−Ｎの中で６Ｎ−５番目のステージＡＳＧ−１、ＡＳＧ−７、…ＡＳＧ−６Ｎ−２（Ｎは自然数）の第１クロック端子ＣＫ１には第１クロックＣＫＶ１が提供され、第２クロック端子ＣＫ２には第４クロックＣＫＶＢ１が提供される。６Ｎ−４番目のステージＡＳＧ−２、ＡＳＧ−８、…ＡＳＧ−６Ｎ−４の第１クロック端子ＣＫ１には第２クロックＣＫＶ２が提供され、第２クロック端子ＣＫ２には第５クロックＣＫＶＢ２が提供される。６Ｎ−３番目のステージＡＳＧ−３、ＡＳＧ−９、…ＡＳＧ−６Ｎ−３（Ｎは自然数）の第１クロック端子ＣＫ１には第３クロックＣＫＶ３が提供され、第２クロック端子ＣＫ２には第６クロックＣＫＶＢ３が提供される。
【００３５】
また、６Ｎ−２番目のステージＡＳＧ−４、ＡＳＧ−１０、…ＡＳＧ−６Ｎ−２（Ｎは自然数）の第１クロック端子ＣＫ１には第４クロックＣＫＶＢ１が提供され、第２クロック端子ＣＫ２には第１クロックＣＫＶ１が提供される。６Ｎ−１番目のステージＡＳＧ−５、ＡＳＧ−１１、…ＡＳＧ−６Ｎ−１（Ｎは自然数）の第１クロック端子ＣＫ１には第５クロックＣＫＶＢ２が提供され、第２クロック端子ＣＫ２には第２クロックＣＫＶ２が提供される。６Ｎ番目のステージＡＳＧ−６、ＡＳＧ−１２、…ＡＳＧ−６Ｎ（Ｎは自然数）の第１クロック端子ＣＫ１には第６クロックＣＫＶＢ３が提供され、第２クロック端子ＣＫ２には第３クロックＣＫＶ３が提供される。第１乃至第３クロックＣＫＶ１〜ＣＫＶ３及び第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ３の位相は後述する。
【００３６】
多数のステージＡＳＧ−１〜ＡＳＧ−Ｎ及びダミーステージＡＳＧ−Ｄの電圧入力端子Ｖｉｎにはゲートラインをオフさせるオフ電圧ＶＳＳが提供される。また、ダミーステージＡＳＧ−Ｄの出力端子ＯＵＴは多数のステージＳＲＣ１〜ＳＲＣｎ＋１のリセット端子ＲＥに電気的に接続される。
【００３７】
多数のステージＡＳＧ−１〜ＡＳＧ−Ｎの出力端子ＯＵＴには多数のゲートラインＧＬ１、ＧＬ２、ＧＬ３、…ＧＬｎが電気的に接続される。従って、多数のステージＡＳＧ−１〜ＡＳＧ−Ｎは、出力端子等ＯＵＴを通じてゲート電圧を順に出力して多数のゲートラインＧＬ１〜ＧＬｎに印加する。この実施形態では、図２に示すように、シフトレジスタ２１０ａは多数のゲートラインＧＬ１〜ＧＬｎの第１端部に設けられる。このシフトレジスタ２１０ａは、第１端部と対称になる第２端部に形成することも可能であり、又は２つのステージグループに分割してゲートラインＧＬ１〜ＧＬｎの両端部に形成することも可能である。
【００３８】
放電部２１０ｂは、第１放電トランジスタＮＴ１５をさらに含んでいる。この第１放電トランジスタＮＴ１５は、多数のゲートラインＧＬ１、ＧＬ２、ＧＬ３、…ＧＬｎのうち現在のゲートラインからオフ電圧ＶＳＳに放電させる機能を備える。第１放電トランジスタＮＴ１５は、次のゲートラインに接続された制御電極、現在のステージのゲート電圧が入力される入力電極及びオフ電圧ＶＳＳが入力される出力電極からなる。
【００３９】
図３は、ゲート駆動回路の中で１つのステージをより詳しく説明するための回路図であり、図４は、図２に図示されるクロック信号等及び各ステージのノード電圧を示すタイミング図である。但し、ゲート駆動回路の各ステージはダミーステージＡＳＧ−Ｄを除いて同じ内部構造を有するので、図３では１つのステージを例示して説明する。
【００４０】
図３に示すように、各ステージは該当ゲートラインにゲート電圧を供給する電圧出力部２１１、電圧出力部２１１を駆動する出力駆動部２１２、該当ゲートラインを第１レベルの電圧にホールディングする第１ホールディング部２１３及び第２ホールディング部２１４を含む。
【００４１】
電圧出力部２１１は、プルアップトランジスタＴ０１及びプルダウントランジスタＴ０２を含む。プルアップトランジスタＴ０１は、出力駆動部２１２の出力端（Ｑ−ノード）ＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極及び出力端子ＯＵＴに接続された出力電極からなる。
【００４２】
図４に示すように、各ステージには、第１乃至第３クロックＣＫＶ１〜ＣＫＶ３及び第１乃至第３クロックＣＫＶ１〜ＣＫＶ３と異なる位相を有する第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ１が選択的に提供される。第１乃至第６クロックＣＫＶ１〜ＣＫＶＢ３は、ゲートオン／オフ電圧に対応するパルス幅を有する。例えば、第１乃至第６クロックＣＫＶ１〜ＣＫＶＢ３は、約３０Ｖ〜−８Ｖの範囲であり、ゲートを駆動する電圧の条件によって変更が可能である。第１乃至第３クロックＣＫＶ１〜ＣＫＶ３と第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ３は対を成す。例えば、６Ｎ−５番目及び６Ｎ−２番目のステージには、第１クロックＣＫＶ１と第４クロックＣＫＶＢ１が提供され、６Ｎ−４及び６Ｎ−１番目のステージには、第２クロックＣＫＶ２と第５クロックＣＫＶＢ２が提供され、６Ｎ−３及び６Ｎ番目のステージには第３クロックＣＫＶ３と第６クロックＣＫＶＢ３が提供される。
【００４３】
第１乃至第３クロックＣＫＶ１〜ＣＫＶ３と第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ３は互いに異なる位相を有する。例えば、第１クロックＣＫＶ１と第４クロックＣＫＶＢ１は１８０゜の位相差を有し、第２クロックＣＫＶ２と第５クロックＣＫＶＢ２は１８０゜の位相差を有し、第３クロックＣＫＶ３と第６クロックＣＫＶＢ３は１８０゜の位相差を有する。これら位相差は１８０゜以下に設定することも可能である。
【００４４】
また、第２クロックＣＫＶ２は、第１クロックＣＫＶ１より１Ｈだけ遅延され、第３クロックＣＫＶ３は、第２クロックＣＫＶ２より１Ｈだけ遅延される。
【００４５】
第１乃至第６クロックＣＫＶ１〜ＣＫＶＢ３は、ゲート駆動回路２１０の出力電圧によるキックバック（ｋｉｃｋ−ｂａｃｋ）を補償するために、一定の区間において駆動電圧が低くなるキックバック補償区間ＣＫ−Ｓをさらに含む。
【００４６】
以下に、第１クロックＣＫＶ１及び第４クロックＣＫＶＢ１を受信して動作する１つのステージＡＳＧ−ｉに関して説明する。
【００４７】
図３、図４に示すように、プルアップトランジスタＴ０１は、出力駆動部２１２から出力された制御電圧に応じて出力端子ＯＵＴに出力される現在のステージのゲート電圧を、第１クロック端子ＣＫ１を通じて提供される第１クロックＣＫＶ１だけプルアップさせる。プルアップトランジスタＴ０１は、１フレームのうち第１クロックＣＫＶ１がハイ区間である３Ｈの時間内にターンオンして、図４のように現在のステージのゲート電圧をハイ状態に維持する。
【００４８】
プルダウントランジスタＴ０２は、第２入力端子ＩＮ２に接続された制御電極、電圧入力端子Ｖｉｎに接続された出力電極及び出力端子ＯＵＴに接続された入力電極からなる。従って、プルダウントランジスタＴ０２は、次のステージのゲート電圧に応じて第１クロックＣＫＶ１だけプルアップされた現在のステージのゲート電圧を、電圧入力端子Ｖｉｎから供給されたオフ電圧ＶＳＳ（図２に図示）だけプルダウンさせる。即ち、プルダウントランジスタＴ０２は、３Ｈの時間後にターンオンして、現在のステージのゲート電圧をロー状態にダウンさせる。
【００４９】
出力駆動部２１２は、バッファートランジスタＴ０４、第１キャパシタＣ１、第２キャパシタＣ２、放電トランジスタＴ０９及びリセットトランジスタＴ０６を含む。
【００５０】
バッファートランジスタＴ０４は、第１入力端子ＩＮ１に共通に接続された入力電極と制御電極、及びＱ−ノードＱＮに接続された出力電極からなる。第１キャパシタＣ１は、Ｑ−ノードＱＮと出力端子ＯＵＴの間に接続され、第２キャパシタＣ２は、キャリトランジスタＴ１５の制御電極とキャリ端子ＣＲとの間に接続される。一方、放電トランジスタＴ０９はバッファートランジスタＴ０４の出力電極に接続された入力電極、第２入力端子ＩＮ２に接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
【００５１】
リセットトランジスタＴ０６は、リセット端子ＲＥに接続された制御電極、プルアップトランジスタＴ０１の制御電極に接続された入力電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。リセットトランジスタＴ０６は、リセット端子ＲＥを通じて入力された最終ステージＡＳＧ−Ｄから出力された最終キャリ電圧に応じて、第１入力端子ＩＮ１を通じて入力されたリップル電圧をオフ電圧ＶＳＳに放電する。従って、プルアップトランジスタＴ０１及びキャリトランジスタＴ１５は、ダミーステージＡＳＧ−Ｄのダミーキャリ電圧に応じてターンオフする。結果的に、ダミーキャリ電圧は、以前ステージとして配置されたＮ個のステージのリセット端子ＲＥに供給されて、Ｎ個のステージのプルアップトランジスタＴ０１及びキャリトランジスタＴ１５をターンオフさせて、Ｎ個のステージをリセットする。
【００５２】
バッファートランジスタＴ０４が、以前ステージのキャリ電圧に応じてターンオンすると、第１及び第２キャパシタＣ１、Ｃ２は、図４のＱ−ノードＱＮ電圧に対応して充電される。第１キャパシタＣ１にプルアップトランジスタＴ０１のスレッショルド電圧Ｖｔｈ以上の電荷が充電されると、Ｑ−ノードＱＮの電位がスレッショルド電圧以上に上昇して、プルアップトランジスタＴ０１及びキャリトランジスタＴ１５がターンオンする。このときは、第１クロックＣＫＶ１がロー状態なので、現在のステージのゲート電圧とキャリ電圧は、ロー区間（１Ｈ）の間にロー状態を維持する。続いて、第１クロックＣＫＶ１がハイ状態になると、第１クロックＣＫＶ１が出力端子ＯＵＴ及びキャリ端子ＣＲに出力されて、現在のステージのゲート電圧とキャリ電圧がハイ状態に転換する。即ち、現在のステージのゲート電圧とキャリ電圧は、第１クロックＣＫＶ１のハイ区間（１Ｈ）の間ハイ状態を維持する。
【００５３】
続いて、放電トランジスタＴ０９が次のステージのゲート電圧に応じてターンオンされると、第１キャパシタＣ１に充電された電荷は、放電トランジスタＴ０９を通じてオフ電圧ＶＳＳに放電される。従って、Ｑ−ノードＱＮの電位はオフ電圧ＶＳＳにダウンされる。その結果、プルアップトランジスタＴ０１及びキャリトランジスタＴ１５はターンオフする。即ち、放電トランジスタＴ０９は、３Ｈの時間後にターンオンしてプルアップトランジスタＴ０１及びキャリトランジスタＴ１５がターンオフすることによって、出力端子ＯＵＴ及びキャリ端子ＣＲにハイ状態の現在のステージのゲート電圧及びキャリ電圧が出力されないよう遮断する役割をする。
【００５４】
第１ホールディング部２１３は、第１乃至第５インバータトランジスタＴ１３、Ｔ０７、Ｔ１２、Ｔ０８、Ｔ０３、第３及び第４キャパシタＣ３、Ｃ４からなる。
【００５５】
第１インバータトランジスタＴ１３は、第１クロック端子ＣＫ１に共通で接続された入力電極と制御電極、第４キャパシタＣ４を通じて第２インバータトランジスタＴ０７の出力電極に接続された出力電極からなる。第２インバータトランジスタＴ０７は、第１クロック端子ＣＫ１に接続された入力電極、第３キャパシタＣ３を通じて入力電極と接続された制御電極及び第５インバータトランジスタＴ０３の制御電極に接続された出力電極からなる。第３インバータトランジスタＴ１２は、第１インバータトランジスタＴ１３の出力電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。第４インバータトランジスタＴ０８は、第５インバータトランジスタＴ０３の制御電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。第５インバータトランジスタＴ０３は、第２インバータトランジスタの出力電極に接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極及び出力端子ＯＵＴに接続された出力電極からなる。
【００５６】
第３及び第４インバータトランジスタＴ１２、Ｔ０８は、出力端子ＯＵＴに出力されるハイ状態の現在のステージのゲート電圧に応じてターンオンし、第１及び第２インバータトランジスタＴ１３、Ｔ０７から出力された第１クロックＣＫＶ１はオフ電圧ＶＳＳに放電される。
【００５７】
従って、第５インバータトランジスタＴ０３は、現在のステージのゲート電圧がハイ状態を維持する３Ｈの時間の間、ターンオフ状態を維持する。続いて、現在のステージのゲート電圧がロー状態に転換すると、第３及び第４インバータトランジスタＴ１２、Ｔ０８は、ターンオフする。従って、第１及び第２インバータトランジスタＴ１３、Ｔ０７から出力された第１クロックＣＫＶ１に応じて、第５インバータトランジスタＴ０３がターンオンする。結果的に、現在のステージのゲート電圧は、１フレーム内の３Ｈの時間を除いた残りの時間において、第１クロックＣＫＶ１のハイ区間が第５インバータトランジスタＴ０３によってオフ電圧ＶＳＳにホールディングされる。
【００５８】
第２ホールディング部２１４は、第１乃至第３リップル防止トランジスタＴ１０、Ｔ１１、Ｔ０５からなり、第１クロックＣＫＶ１又は第４クロックＣＫＶＢ２によって、Ｎ−３Ｈの時間内に現在のステージのゲート電圧及びキャリ電圧がリップルすることを防止する。
【００５９】
第１リップル防止トランジスタＴ１０は、第１クロック端子ＣＫ１に接続された制御電極、出力端子ＯＵＴに接続された入力電極及びＱ−ノードＱＮに接続された出力電極を含む。第２リップル防止トランジスタＴ１１は、第２クロック端子ＣＫ２に接続された制御電極、第１入力端子ＩＮ１に接続された入力電極及びＱ−ノードＱＮに接続された出力電極からなる。第３リップル防止トランジスタＴ０５は、第２クロック端子ＣＫ２に接続された制御電極、出力端子ＯＵＴに接続された入力電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
【００６０】
第１リップル防止トランジスタＴ１０は、第１クロックＣＫＶ１に応じて出力端子ＯＵＴから出力された現在のステージのゲート電圧（オフ電圧と同じ電圧レベルを有する）をＱ−ノードＱＮに提供する。従って、Ｎ−３Ｈの時間中に第１クロックＣＫＶのハイ区間で、Ｑ−ノードＱＮの電位はオフ電圧ＶＳＳに維持される。これによって、第１リップル防止トランジスタＴ１０は、Ｎ−３Ｈの時間中に第１クロックＣＫＶ１のハイ区間はプルアップトランジスタＴ０１及びキャリトランジスタＴ１５がターンオンされることを防止する。
【００６１】
第２リップル防止トランジスタＴ１１は、第２クロック端子ＣＫ２を通じて提供された図４の第４クロックＣＫＶＢ１に応じて、第１入力端子ＩＮ１を通じて入力される前ステージの出力電圧（オフ電圧と同じ電圧レベルを有する）をＱ−ノードＱＮに提供する。従って、Ｎ−３Ｈの時間中に第４クロックＣＫＶＢ１のハイ区間において、Ｑ−ノードＱＮの電位はオフ電圧ＶＳＳに維持される。これによって、第２リップル防止トランジスタＴ１１は、Ｎ−３Ｈの時間中に第４クロックＣＫＶＢ１のハイ区間はプルアップ及びキャリトランジスタＴ０１、Ｔ１５がターンオンしない。
【００６２】
第３リップル防止トランジスタＴ０５は、第４クロックＣＫＶＢ１に応じて現在のステージのゲート電圧をオフ電圧ＶＳＳに放電させる。従って、第３リップル防止トランジスタＴ０５は、Ｎ−３Ｈの時間中に第４クロックＣＫＶＢ１のハイ区間は現在のステージのゲート電圧をオフ電圧ＶＳＳに維持させる。
【００６３】
各ステージは、現在のステージの出力電圧を次のステージに伝達するキャリ部２１５をさらに含む。キャリ部２１５はＱ−ノードＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極及び出力端子ＯＵＴに接続された出力電極からなるキャリトランジスタＴ１５を含む。従って、キャリトランジスタＴ１５は、出力駆動部２１２から出力された制御電圧に応じてキャリ端子ＣＲに出力される現在のステージのキャリ電圧を第１クロックＣＫＶ１だけプルアップさせる。キャリトランジスタＴ１５は、１フレームの間に３Ｈの時間だけターンオンし、３Ｈの時間の間に現在のステージのキャリ電圧をハイ状態に維持する。
【００６４】
図５Ａは、ゲート駆動回路に印加される開始信号及びクロック信号等を示すタイミング図であり、図５Ｂは、ゲート駆動回路の初期駆動のとき各ステージのＱ−ノードを示すタイミング図である。
【００６５】
図５Ａ及び図５Ｂに示すように、ゲート駆動回路２１０の初期駆動のとき、図１のゲート制御回路３３２は、ゲート信号の開始を知らせる開始信号ＳＴＶと共に、第１乃至第３クロックＣＫＶ１〜ＣＫＶ３及び第４乃至第６クロックＣＫＶＢ１〜ＣＫＶＢ３を生成して、各ステージの第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２に供給する。斯かるゲート駆動回路２１０は、長時間にわたって高温駆動するときに、２番目のゲートラインＧＬ２及び３番目のゲートラインＧＬ３が、他のゲートラインに比べて相対的に暗く見えるという視認性の問題が発生する。
【００６６】
高温駆動によって発生するこのような問題点は、出力駆動部２１２のバッファートランジスタＴ０４に接続された配線、例えば、開始信号ＳＴＶを印加する配線を通じて、Ｑ−ノードＱＮに貯蔵された電荷が放電され、漏れ電流が発生することである。この原因は、ゲート駆動回路２１０の初期駆動のときに、１番目のステージＡＳＧ−１乃至３番目のステージＡＳＧ−３に供給されるクロックのタイミングが異なることに起因する。従って、バッファートランジスタＴ０４を通じて漏れる電流量がそれぞれ異なり、これによってゲートラインの出力電圧が異なるようになる。結果的に、４番目のステージＡＳＧ−４以後のステージに接続された異なるゲートラインに比べて、１番目のステージＡＳＧ−１乃至３番目のステージＡＳＧ−３に接続されたゲートラインが暗く見える不良が発生する。特に、バッファートランジスタＴ０４からの漏れ電流量の増加は、Ｑ−ノードＱＮの電圧を低くする。これによって、各ステージのプルアップトランジスタＴ０１に印加される第１クロックＣＫＶ１において、オフ電圧が印加される初期区間での下降時間に遅延が生じる。この下降時間の遅延によって、キックバック補償区間ＣＫ−Ｓに当たるゲート電圧が低くなってキックバック電圧が増加する。一般に、キックバック電圧は下記の数式１による。
【００６７】
【数１】
【００６８】
（Ｖｋｂ：キックバック電圧、Ｃｇｓ：ゲート−ソースのキャパシタンス、Ｃｌｃ：液晶によるキャパシタンス、Ｃｓｔ：ストレージ配線によるキャパシタンス、Ｖｏｎ：ゲートオン電圧、Ｖｏｆｆ：ゲートオフ電圧）
数式１のように、Ｖｏｎ−Ｖｏｆｆ値が増加すると、キックバック電圧も増加して、Ｑ−ノードＱＮの偏差も大きくなる。また、ゲートオン電圧Ｖｏｎが高いほどキックバック電圧が増加して、キックバック電圧の偏差も増加する。このような偏差はゲート電圧の偏差を招き、これによって輝度の低下が生じて、４番目のステージＡＳＧ−４以後のステージに接続されたゲートラインに比べて、１番目のステージＡＳＧ−１乃至３番目のステージＡＳＧ−３に接続されたゲートラインが暗く見える可能性がある。
【００６９】
このような不良を解消するために、本発明の実施形態では、Ｑ−ノードＱＮに十分な電荷充電の時間が提供されるように、バッファートランジスタＴ０４の大きさを減らす。
【００７０】
図６は、本発明の実施形態によるバッファートランジスタの大きさを調節した結果を示すレイアウト図である。図７Ａは、従来の第１乃至第３クロックを示すタイミング図であり、図７Ｂは、バッファートランジスタの大きさによって調節された第１乃至第３クロックを示すタイミング図であり、図７Ｃは、第１乃至第３ステージのバッファートランジスタのカッティング比率及びフリーチャージ時間を示す表である。
【００７１】
図６のように、本発明の実施形態では、バッファートランジスタＴ０４の切開領域ＣＵＴ−Ａを除去して、バッファートランジスタＴ０４の大きさを減らした。好ましくは、本発明の実施形態によるバッファートランジスタＴ０４の大きさは従来のバッファートランジスタＴ０４の大きさに比べて約３５％程度を除去する。
【００７２】
図６は、バッファートランジスタＴ０４の切開領域をより効果的に表現するため、下部基板１１０の後面を示す。切開領域はマスクリペア（ｍａｓｋ ｒｅｐａｉｒ）方法を通じて形成できる。マスクリペア方法は、製造工程を通じて形成されたトランジスタの一部配線を、レーザーでカッティングしてトランジスタをフローティング（ｆｌｏａｔｉｎｇ）させることによって、チャンネル幅を減らす方法である。即ち、トランジスタのソースとドレーン配線の一部をカッティングして大きさを減らす。本発明の実施形態では、バッファートランジスタＴ０４の一部配線をレーザーでカッティングして除去する。本発明の実施形態で適用されるマスクリペア方法は、下部基板１１０の製造コストの面で有利であるのでバッファートランジスタＴ０４の大きさを減らす方法として利用されているが、配線設計のときにマスクの大きさを減らして、バッファートランジスタＴ０４を小さくすることもできる。バッファートランジスタＴ０４の大きさの減少比率は、駆動タイミングのセッティング状況によって異なるので、２番目のゲートラインＧＬ２及び３番目のゲートラインＧＬ３のＱ−ノードＱＮ電圧がオフ電圧に落ちる時点が、４番目以後のゲートラインと同一になるようバッファートランジスタＴ０４の大きさを減らす。
【００７３】
２番目のステージＡＳＧ−２のバッファートランジスタＴ０４の大きさを減らすと、Ｑ−ノードＱＮの充電時間が減るので、図７Ａ乃至図７Ｂのように、第２クロックＣＫＶ２のタイミングを所定の時間ｔ１だけ遅延して、開始信号ＳＴＶにより２番目のステージＡＳＧ−２のＱ−ノードＱＮに予め電荷を充電するフリーチャージ時間を１Ｈ以上に増加させる。図７Ｃのように、２番目のステージＡＳＧ−２及び３番目のステージＡＳＧ−３のバッファートランジスタＴ０４の大きさを、約３５％を減少し、第２クロックＣＫＶ２のフリーチャージ時間をＰ１（６．３μｓ）からＰ２（７．４５μｓ）に変更することによって、２番目のステージＡＳＧ−２のＱ−ノードＱＮのフリーチャージの能力を補償できる。
【００７４】
図８は、本発明の第２実施形態によるバッファートランジスタの構造を示す図面であり、図９は、図８のバッファートランジスタの切断線Ａ−Ａ’による断面図である。
【００７５】
以下に、本発明の第１実施形態と同じ構成要素には同じ符号を付与し、同一の説明は省略する。
【００７６】
図８及び図９のように、下部基板１１０は透明基板１１１上に金属層を全面に蒸着した後、金属層をパターニングしてゲート電極ライン１１２を形成する。図面上には、単一金属層をゲート電極ラインとすることを示しているが、多重の金属層でゲート電極ラインを構成しても良い。例えば、ゲート電極ライン１１２は、アルミニウム（Ａｌ）、アルミニウム合金、銅、銅合金、銀、銀合金、金、金合金等からなる導電膜を含む。このような導電膜に加えて、異なる物質、特に、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）又はＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）との物理的、化学的、電気的な接触特性が良いクロム（Ｃｒ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）及びこれらの合金、例えば、モリブデン−タングステン（ＭｏＷ）合金からなる導電膜を含む多層膜で構成しても良い。例えば、ゲート電極ライン１１２は、下部膜と上部膜を２重膜で構成しても良く、下部膜と上部膜の組み合わせの例としては、アルミニウム／モリブデン、又はアルミニウム合金／モリブデン、アルミニウム／チタニウム、チタニウム／銅、モリブデン／銅等がある。
【００７７】
続いて、ゲート電極ライン１１２が形成された透明基板１１１上に、酸化シリコン、又は窒化シリコンのような絶縁物質を全面に蒸着し、順に真性半導体物質と不純物が含まれた半導体物質を連続で蒸着する。
【００７８】
続いて、絶縁物質、真性半導体物質１１４及び不純物が添加された半導体物質１１５をエッチングしてゲート絶縁膜１１３、半導体層１１４及び不純物が添加された半導体層１１５を形成する。その結果、ゲート絶縁膜１１３はゲート電極ライン１１１の全体を覆って、半導体層１１４と不純物半導体層１１５はゲート絶縁膜１１３と同じ形態でゲート絶縁膜２１５上に形成される。
【００７９】
続いて、半導体層１１４と不純物半導体層１１５が形成された基板上に金属層を全面に蒸着する。金属層をパターニングしてゲート電極ライン上からドレーン電極ライン１１６−１とソース電極ライン１１６−２を形成する。例えば、ドレーン電極ライン１１６−１とソース電極ライン１１６−２は、アルミニウム、アルミニウム合金、銅、銅合金、銀、銀合金、金、金合金等からなる導電膜を含む。このような導電膜に加えて、異なる物質、特に、ＩＴＯ又はＩＺＯとの物理的、化学的、電気的な接触特性が良いクロム、チタニウム、タンタル、モリブデン及びこれらの合金、例えば、モリブデン−タングステン合金からなる導電膜を含む多層膜で構成しても良い。例えば、ドレーン電極ライン１１６−１及びソース電極ライン１１６−２は、下部膜と上部膜を２重膜で構成しても良く、下部膜と上部膜の組み合わせの例としては、アルミニウム／モリブデン又はアルミニウム合金／モリブデン、アルミニウム／チタニウム、チタニウム／銅、モリブデン／銅等がある。
【００８０】
続いて、ドレーン電極ライン１１６−１とソース電極ライン１１６−２等が形成された基板の全面に窒化シリコン又は酸化シリコンのような絶縁物質を蒸着して保護膜１１７を形成する。
【００８１】
続いて、保護膜１１７上に画素電極になる酸化インジウム亜鉛（ｉｎｄｉｕｍｚｉｎｃ ｏｘｉｄｅ、ＩＺＯ）又は酸化インジウム錫（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ、ＩＴＯ）等の透明導電膜１１８を全面に蒸着した後、画素電極を形成する際に同時にエッチングして、２番目のステージＡＳＧ−２及び３番目のステージＡＳＧ−３のバッファートランジスタＴ０４上に形成する。例えば、本発明の実施形態では、酸化インジウム亜鉛を透明導電膜に利用できる。このとき、透明導電膜１１８は、ドレーン電極ライン１１６−１とソース電極ライン１１６−２の間に形成されて、半導体層１１４と不純物半導体層１１５に所定の電圧、例えば、７．５Ｖのオフ電圧ＶＳＳが印加できるように形成する。本実施形態において、透明導電膜は４５０Å〜６００Åの厚さに形成される。このように、２番目のステージＡＳＧ−２及び３番目のステージＡＳＧ−３のバッファートランジスタＴ０４に、トップゲート（ｔｏｐ ｇａｔｅ）として透明導電膜１１８を形成して、所定の電圧Ｖｔｇを印加すると、バッファートランジスタＴ０４を通じて漏れる電流の量を減らすことができるので、視認性の不良が改善される。
【００８２】
図１０Ａ及び図１０Ｂは、トップゲートに印加される電圧によるバッファートランジスタの電流変化を示すグラフである。但し、図１０Ａにおいて、第１グラフＧ１は、バッファートランジスタＴ０４のトップゲートに、−６Ｖのトップゲート電圧Ｖｔｇが印加された場合の漏れ電流Ｉｄｓを示し、第２グラフＧ２はバッファートランジスタＴ０４のトップゲートに、−２Ｖのトップゲート電圧Ｖｔｇが印加された場合の漏れ電流Ｉｄｓを示し、第３グラフＧ３は、バッファートランジスタＴ０４のトップゲートに２Ｖのトップゲート電圧Ｖｔｇが印加された場合の漏れ電流Ｉｄｓを示し、第４グラフＧ４は、バッファートランジスタＴ０４のトップゲートに６Ｖのトップゲート電圧Ｖｔｇが印加された場合の漏れ電流Ｉｄｓを示す。また、第５グラフＧ５は、６０℃でトップゲートをフローティング状態に放置した場合の漏れ電流Ｉｄｓを示し、第６グラフＧ６は４０℃でトップゲートをフローティング状態に放置した場合の漏れ電流Ｉｄｓを示し、第７グラフＧ７は０℃でトップゲートをフローティング状態に放置した場合の漏れ電流Ｉｄｓを示す。また、図１０Ｂから第８グラフＧ８は、バッファートランジスタＴ０４のトップゲートに印加されるトップゲート電圧Ｖｔｇの大きさによる漏れ電流Ｉｄｓを示し、第９グラフＧ９は、トップゲートがフローティング状態のとき温度による漏れ電流Ｉｄｓの大きさを示すグラフである。
【００８３】
図１０Ａ及び図１０Ｂに示すように、バッファートランジスタＴ０４のソース／ドレーン電圧Ｖｄｓが３５Ｖであり、６０℃の環境でバッファートランジスタＴ０４の漏れ電流Ｉｄｓは、トップゲート１１８に印加されるトップゲート電圧Ｖｔｇが、陽電圧より負電圧である場合にさらに減少した。また、バッファートランジスタＴ０４のソース／ドレーン電圧Ｖｄｓが３５Ｖに設定され、ゲート−ソース間の電圧Ｖｇｓが０Ｖに設定され、同じ温度環境（例えば、６０℃）で、トップゲート１１８に負のトップゲート電圧Ｖｔｇが印加される場合、透明導電膜１１８をフローティング状態にして置いたときと比べて漏れ電流が減少した。
【００８４】
図１１は本発明の第３実施形態によるゲート駆動回路を示す図面である。
【００８５】
続いて、本発明の第１乃至第２実施形態と同じ構成要素は、同じ符号を付与し、同一の説明は省略する。
【００８６】
図１１のように、本発明の第３実施形態によるゲート駆動回路は第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３を含むダミーステージ群ＤＳＧ及び多数のステージＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄを含むステージ群ＡＳＧを含む。
【００８７】
第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３は、多数のステージの中で第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３の前端に形成される。第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３は、各ステージのキャリトランジスタＴ１５から出力されたキャリ電圧を、第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３の第１クロック端子ＣＫ１に印加する。第１クロック端子ＣＫ１に印加されたキャリ電圧は、バッファートランジスタＴ０４を通じて各ステージのＱ−ノードＱＮに印加される。各ステージの動作は既に詳述したので説明を省略する。
【００８８】
開始信号ＳＴＶが第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３に印加され、第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３が該当ゲートラインに３Ｈの間にゲート電圧を印加する。このことにより、各々の第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３は、第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３の出力電圧が供給されて動作する。
【００８９】
このように、第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３を第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３の前端に形成することによって、従来の開始信号ＳＴＶを直接供給されて動作するとき、第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３のＱ−ノードＱＮの漏れ電流により発生する不具合が、第１乃至第３ダミーステージＤＡＳＧ−１〜ＤＡＳＧ−３では視認され、第１乃至第３ステージＡＳＧ−１〜ＡＳＧ−３では視認されないので、表示領域ＤＡでは視認されない。ダミーステージの数は駆動条件によって可変とすることができる。
【００９０】
本発明によると、第１ステージ群の所定のステージに形成されたバッファートランジスタの大きさを調整して不具合を改善することができる。また、バッファートランジスタ上に透明導電膜を形成して電圧を印加することによって不具合を改善する。また、第１ステージ群に出力電圧を印加するダミーステージグループを形成することによって不具合及び信頼性を改善する。
【００９１】
以上の実施形態等を参考にして本発明を説明したが、該技術分野の当業者らは本発明の特許請求範囲に記載されている技術思想及び領域から外れない範囲内で本発明を様々に修正、又は変形できる。
【符号の説明】
【００９２】
１００ 液晶表示パネル
１１０ 下部基板
１１１ 透明基板
１１２ ゲート電極ライン
１１３ ゲート絶縁膜
１１４ 真性半導体物質
１１５ 不純物が添加された半導体物質
１１６−１ ドレーン電極ライン
１１６−２ ソース電極ライン
１１７ 保護膜
１２０ 上部基板
２１０ ゲート駆動部
３１０ 駆動回路基板
３２０ データ駆動部
３３０ コントロール印刷回路基板
３３１ タイミングコントローラ
３３２ ゲート制御回路
４００ 液晶表示装置
【特許請求の範囲】
【請求項１】
従属的に接続されたＮ個（Ｎは２以上の自然数）のステージを含み、多数のゲートラインに接続されたゲート駆動回路において、
開始信号が入力され、第１出力信号を出力する前記Ｎ個のステージの中でｋ（ｋはＮより小さい自然数）個のステージを含む第１ステージ群と、
Ｎ−ｋ個のステージを含み、前記第１ステージ群から出力された前記第１出力信号を受信して第２出力信号を生成し、生成された第２出力信号を前記ゲートラインの中で対応するゲートラインに伝送する第２ステージ群と、
を含み、前記第１ステージ群は前記開始信号を伝送される第１バッファー部及び第２バッファー部を含み、前記第１バッファー部の大きさが前記第２バッファー部の大きさより小さいことを特徴とするゲート駆動回路。
【請求項２】
前記第１ステージ群は、前記Ｎ個のステージの中で第１乃至第３ステージを含み、前記第２ステージ群は第４乃至第Ｎステージを含むことを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記第１バッファー部及び前記第２バッファー部は前記第２ステージ及び第３ステージに形成されることを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記第１バッファー部は、前記第２バッファー部の大きさより約３５％小さいことを特徴とする請求項２に記載のゲート駆動回路。
【請求項５】
前記第１ステージ群及び前記第２ステージ群にダミー出力信号を提供して、前記第１及び第２出力信号をゲートオフ電圧レベルに落とすダミーステージをさらに含む請求項２に記載のゲート駆動回路。
【請求項６】
前記第１ステージ群及び前記第２ステージ群は、前記開始信号、又は以前ステージの中の何れか１つのステージから出力された出力信号に応じて、クロック信号を前記ゲートラインへゲート電圧に供給する電圧出力部と、
前記開始信号又は前記以前ステージの中の何れか１つのステージから出力された出力信号を受けて前記電圧出力部を駆動する出力駆動部と、
前記ゲートラインをゲートオフ電圧にホールディングするホールディング部と、
前記ゲートラインの一端に設けられて前記電圧出力部から出力された前記ゲート電圧に応じて前記ゲートラインを前記ゲートオフ電圧に放電させる放電部と、
を含むことを特徴とする請求項５に記載のゲート駆動回路。
【請求項７】
前記電圧出力部は、
前記開始信号、又は前記以前ステージの中の何れか１つのステージから供給された前記出力信号を供給される制御電極と、前記クロック信号を供給される入力電極及び前記ゲートラインに接続された出力電極を含むプルアップトランジスタと、
次のステージのうちの何れか１つのステージから供給された前記出力信号が供給される制御電極と、前記プルアップトランジスタの前記出力電極に接続された入力電極及び前記ダミーステージから出力された前記ダミー出力信号が入力される入力端子に接続された出力電極を有するプルダウントランジスタと、
を含むことを特徴とする請求項６に記載のゲート駆動回路。
【請求項８】
前記第１バッファー部及び前記第２バッファー部は、前記以前ステージのうちの何れか１つのステージの出力信号を供給される入力電極と制御電極及び前記プルアップトランジスタの制御電極に接続された出力電極を有するトランジスタであることを特徴とする請求項７に記載のゲート駆動回路。
【請求項９】
前記クロック信号は、
互いに異なる時間遅延の期間を有し、オン／オフを繰り返す第１乃至第３クロック信号と、
前記第１乃至第３クロック信号と異なる位相差を有し、オン／オフを繰り返す第４乃至第６クロック信号と、
を含むことを特徴とする請求項６に記載のゲート駆動回路。
【請求項１０】
前記時間遅延の期間は１Ｈの期間であり、前記位相差は１８０゜であることを特徴とする請求項９に記載のゲート駆動回路。
【請求項１１】
従属的に接続された多数のステージからなるゲート駆動回路において、
開始信号を入力され、第１出力信号を生成するダミーステージ群と、
前記ダミーステージ群から出力された前記第１出力信号を伝送されて第２出力信号を生成して該当ゲートラインに伝送するステージ群と、
を含み、前記ダミーステージ群は、３Ｈの時間の間に前記該当ゲートラインを駆動することを特徴とするゲート駆動回路。
【請求項１２】
前記ダミーステージ群は、第１乃至第３ダミーステージを含むことを特徴とする請求項１１に記載のゲート駆動回路。
【請求項１】
従属的に接続されたＮ個（Ｎは２以上の自然数）のステージを含み、多数のゲートラインに接続されたゲート駆動回路において、
開始信号が入力され、第１出力信号を出力する前記Ｎ個のステージの中でｋ（ｋはＮより小さい自然数）個のステージを含む第１ステージ群と、
Ｎ−ｋ個のステージを含み、前記第１ステージ群から出力された前記第１出力信号を受信して第２出力信号を生成し、生成された第２出力信号を前記ゲートラインの中で対応するゲートラインに伝送する第２ステージ群と、
を含み、前記第１ステージ群は前記開始信号を伝送される第１バッファー部及び第２バッファー部を含み、前記第１バッファー部の大きさが前記第２バッファー部の大きさより小さいことを特徴とするゲート駆動回路。
【請求項２】
前記第１ステージ群は、前記Ｎ個のステージの中で第１乃至第３ステージを含み、前記第２ステージ群は第４乃至第Ｎステージを含むことを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記第１バッファー部及び前記第２バッファー部は前記第２ステージ及び第３ステージに形成されることを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記第１バッファー部は、前記第２バッファー部の大きさより約３５％小さいことを特徴とする請求項２に記載のゲート駆動回路。
【請求項５】
前記第１ステージ群及び前記第２ステージ群にダミー出力信号を提供して、前記第１及び第２出力信号をゲートオフ電圧レベルに落とすダミーステージをさらに含む請求項２に記載のゲート駆動回路。
【請求項６】
前記第１ステージ群及び前記第２ステージ群は、前記開始信号、又は以前ステージの中の何れか１つのステージから出力された出力信号に応じて、クロック信号を前記ゲートラインへゲート電圧に供給する電圧出力部と、
前記開始信号又は前記以前ステージの中の何れか１つのステージから出力された出力信号を受けて前記電圧出力部を駆動する出力駆動部と、
前記ゲートラインをゲートオフ電圧にホールディングするホールディング部と、
前記ゲートラインの一端に設けられて前記電圧出力部から出力された前記ゲート電圧に応じて前記ゲートラインを前記ゲートオフ電圧に放電させる放電部と、
を含むことを特徴とする請求項５に記載のゲート駆動回路。
【請求項７】
前記電圧出力部は、
前記開始信号、又は前記以前ステージの中の何れか１つのステージから供給された前記出力信号を供給される制御電極と、前記クロック信号を供給される入力電極及び前記ゲートラインに接続された出力電極を含むプルアップトランジスタと、
次のステージのうちの何れか１つのステージから供給された前記出力信号が供給される制御電極と、前記プルアップトランジスタの前記出力電極に接続された入力電極及び前記ダミーステージから出力された前記ダミー出力信号が入力される入力端子に接続された出力電極を有するプルダウントランジスタと、
を含むことを特徴とする請求項６に記載のゲート駆動回路。
【請求項８】
前記第１バッファー部及び前記第２バッファー部は、前記以前ステージのうちの何れか１つのステージの出力信号を供給される入力電極と制御電極及び前記プルアップトランジスタの制御電極に接続された出力電極を有するトランジスタであることを特徴とする請求項７に記載のゲート駆動回路。
【請求項９】
前記クロック信号は、
互いに異なる時間遅延の期間を有し、オン／オフを繰り返す第１乃至第３クロック信号と、
前記第１乃至第３クロック信号と異なる位相差を有し、オン／オフを繰り返す第４乃至第６クロック信号と、
を含むことを特徴とする請求項６に記載のゲート駆動回路。
【請求項１０】
前記時間遅延の期間は１Ｈの期間であり、前記位相差は１８０゜であることを特徴とする請求項９に記載のゲート駆動回路。
【請求項１１】
従属的に接続された多数のステージからなるゲート駆動回路において、
開始信号を入力され、第１出力信号を生成するダミーステージ群と、
前記ダミーステージ群から出力された前記第１出力信号を伝送されて第２出力信号を生成して該当ゲートラインに伝送するステージ群と、
を含み、前記ダミーステージ群は、３Ｈの時間の間に前記該当ゲートラインを駆動することを特徴とするゲート駆動回路。
【請求項１２】
前記ダミーステージ群は、第１乃至第３ダミーステージを含むことを特徴とする請求項１１に記載のゲート駆動回路。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【公開番号】特開２０１１−１３８１００（Ｐ２０１１−１３８１００Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２０１０−２１２１０１（Ｐ２０１０−２１２１０１）
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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