スイッチング電源の制御回路、制御方法ならびにそれを用いたスイッチング電源および電子機器
【課題】軽負荷状態において、スイッチング周波数が安定しているスイッチング電源を提供する。
【解決手段】誤差増幅器１０は、フィードバック信号ＶＦＢと、所定の基準電圧ＶＲＥＦとの誤差に応じた誤差信号ＶＥＲＲを生成する。第１オシレータ１２は、スロープ部分を有する第１周波数ｆ１の第１周期信号ＶＯＳＣ１を生成する。第２オシレータ１４は、スロープ部分を有する第１周波数ｆ１より低い第２周波数ｆ２の第２周期信号ＶＯＳＣ２を生成する。第１パルス変調器１６は、誤差信号ＶＥＲＲに応じたパルス幅を有する第１パルス信号Ｓ１を生成し、かつそのパルス幅を第１最小パルス幅τＭＩＮ１にてクランプする。第２パルス変調器２４は、誤差信号ＶＥＲＲに応じたパルス幅を有する第２パルス信号Ｓ２を生成する。合成部３０は、第１パルス信号Ｓ１と第２パルス信号Ｓ２を合成し、駆動パルス信号Ｓ５を生成する。
【解決手段】誤差増幅器１０は、フィードバック信号ＶＦＢと、所定の基準電圧ＶＲＥＦとの誤差に応じた誤差信号ＶＥＲＲを生成する。第１オシレータ１２は、スロープ部分を有する第１周波数ｆ１の第１周期信号ＶＯＳＣ１を生成する。第２オシレータ１４は、スロープ部分を有する第１周波数ｆ１より低い第２周波数ｆ２の第２周期信号ＶＯＳＣ２を生成する。第１パルス変調器１６は、誤差信号ＶＥＲＲに応じたパルス幅を有する第１パルス信号Ｓ１を生成し、かつそのパルス幅を第１最小パルス幅τＭＩＮ１にてクランプする。第２パルス変調器２４は、誤差信号ＶＥＲＲに応じたパルス幅を有する第２パルス信号Ｓ２を生成する。合成部３０は、第１パルス信号Ｓ１と第２パルス信号Ｓ２を合成し、駆動パルス信号Ｓ５を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に関する。
【背景技術】
【０００２】
入力電圧よりも高い電圧もしくは低い電圧を生成するために、スイッチング電源が利用される。スイッチング電源は、出力インダクタ、出力キャパシタ、スイッチングトランジスタおよびスイッチングトランジスタのオンオフを制御するための制御回路を備える。
【０００３】
スイッチング電源の軽負荷時における効率を高めるために、軽負荷状態においてスイッチング素子のオン、オフ切りかえの頻度、つまりスイッチング周波数を低下させる場合がある。これにより、スイッチング素子のオン抵抗による損失、スイッチング素子のゲート容量の充放電電流に起因する損失、整流素子における損失の低減が図られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２６６６６４号公報
【特許文献２】特開平６−００６９６９号公報
【特許文献３】特開平１０−１０８４５７号公報
【特許文献４】特開２００８−１７２９０９号公報
【特許文献５】特開２００５−２６１００９号公報
【特許文献６】特開平７−２２２４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、負荷が軽くなり、スイッチング周波数が低下すると、２０〜２０ｋＨｚ程度の可聴帯域に入り、スイッチング電源を搭載するセット（電子機器）のユーザが、スイッチングを音響ノイズとして知覚するようになり、好ましく無い場合がある。また、音響ノイズとして聞こえなくても、スイッチング周波数が変動することが好ましくない場合もある。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、軽負荷状態において、スイッチング周波数が安定しているスイッチング電源の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路に関する。制御回路は、スイッチング電源の電気的状態を示すフィードバック信号と所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、第１周波数の第１周期信号を生成する第１オシレータと、スロープ部分を有する第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、誤差信号に応じた信号および第１周期信号にもとづき、誤差信号に応じたパルス幅を有し、かつ第１周波数を有する第１パルス信号を生成するとともに、第１パルス信号のパルス幅を所定の第１最小パルス幅にてクランプする第１パルス変調器と、誤差信号に応じた信号を第２周期信号と比較することにより、誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、第１パルス信号と第２パルス信号を合成し、駆動パルス信号を生成する合成部と、駆動パルス信号に応じてスイッチング素子を駆動するドライバと、を備える。
【０００８】
重負荷状態においては、第１パルス信号のパルス幅が調節され、軽負荷状態においては、第１パルス信号のパルス幅が第１最小パルス幅に固定されるとともに、負荷に応じて第２パルス信号のパルス幅が変化し、第１パルス信号がマスクされる。その結果、軽負荷状態において、パルスの数を減らすことができ、効率を高めることができるとともに、スイッチング周波数を第２周波数に固定できる。
【０００９】
第１パルス変調器は、誤差信号が低下するに従い、第１パルス信号のパルス幅を短くし、誤差信号があるしきい値レベルより小さくなると第１最小パルス幅にてクランプしてもよい。第２パルス変調器は、第１パルス信号のパルス幅がクランプされた状態において、誤差信号が低下するに従い、第２パルス信号のパルス幅を短くしてもよい。
【００１０】
第１周期信号は、第１下限レベルと、第１下限レベルより高い第１上限レベルの間で変化するスロープ部分を有してもよい。第２周期信号は、第１下限レベルより低い第２下限レベルと、第２下限レベルより高い第２上限レベルの間で変化してもよい。第１パルス変調器は、誤差信号を第１周期信号と比較することにより、第１パルス信号を生成し、第２パルス変調器は、誤差信号を第２周期信号と比較することにより、第２パルス信号を生成してもよい。
【００１１】
第２上限レベルは、第１下限レベルより高く設定されてもよい。この場合、不感帯を防止できる。
【００１２】
第１オシレータは、第１キャパシタと、第１キャパシタの電圧が第１上限レベルに達すると放電を開始し、第１キャパシタの電圧が第１下限レベルに達すると充電を開始する第１充放電回路と、を含み、第１キャパシタの電圧を、第１周期信号として出力するとともに、充放電回路の充電状態と放電状態の切りかえに応じてレベルが遷移する同期クロックを出力してもよい。第２オシレータは、第２キャパシタと、同期クロックを分周する分周器と、分周された同期クロックと同期して、第２キャパシタの充放電を行う第２充放電回路と、を含み、第２キャパシタの電圧を第２周期信号として出力してもよい。
【００１３】
第２オシレータは、第１パルス信号の第１最小パルス幅の区間においてスロープを有し、それ以外の区間で平坦な第２周期信号を生成してもよい。
この場合、不感帯を防止できる。
【００１４】
第１パルス変調器は、スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、誤差信号と比較し、セットパルスを生成するコンパレータと、そのセット端子にセットパルスが入力され、そのリセット端子に第１周期信号が入力されたＳＲフリップフロップと、を含んでもよい。
【００１５】
合成部は、第１パルス信号と第２パルス信号を合成して得られる信号に、さらに第１最小パルス幅より短い第２最小パルス幅を有する第３パルス信号を合成することにより、駆動パルス信号を生成してもよい。
【００１６】
本発明の別の態様は、スイッチング電源である。このスイッチング電源は、スイッチングトランジスタと、スイッチングトランジスタと接続されたインダクタンス素子、出力キャパシタ、整流素子を有する出力回路と、スイッチングトランジスタを駆動する上述のいずれかの態様の制御回路と、を備える。
【００１７】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチング電源を備える。
【００１８】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、軽負荷状態において、スイッチング周波数が安定しているスイッチング電源を提供できる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係るスイッチング電源を備える電子機器の構成を示す回路図である。
【図２】図２（ａ）〜（ｅ）は、図１のスイッチング電源の動作を示すタイムチャートである。
【図３】不感帯を解消するための第２周期信号の波形図である。
【図４】制御回路の一部の具体的な構成例を示す回路図である。
【図５】第１の変形例に係るスイッチング電源の構成を示す回路図である。
【図６】第２の変形例に係るスイッチング電源の構成を示す回路図である。
【図７】第３の変形例に係るスイッチング電源の構成を示す回路図である。
【図８】第４の変形例に係るスイッチング電源の動作を示す波形図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２３】
図１は、実施の形態に係るスイッチング電源２を備える電子機器１の構成を示す回路図である。電子機器１は、たとえば携帯電話端末、ＰＤＡ（Personal Digital Assistants）、携帯型オーディオプレイヤ、デジタルカメラなどの電池駆動型デバイスであり、スイッチング電源２および負荷回路４を備える。スイッチング電源２は、その入力端子Ｐ１に、図示しない電池やＡＣアダプタからの直流の入力電圧ＶＩＮを受け、それを昇圧して、出力端子Ｐ２に接続される負荷回路４に対して出力電圧ＶＯＵＴを出力する昇圧型のＤＣ／ＤＣコンバータである。負荷回路４は、その電源として電池電圧より高い電圧を必要とする回路であり、特に限定されない。
【００２４】
スイッチング電源２は、スイッチングトランジスタＭ１、出力回路１０２、および制御回路１００を備える。図１においてスイッチングトランジスタＭ１は制御回路１００に内蔵されているが、外付けされてもよい。
【００２５】
スイッチング電源２は、出力電圧ＶＯＵＴをフィードバックによって安定化させる電圧モードのＤＣ／ＤＣコンバータである。出力電圧ＶＯＵＴは、抵抗Ｒ１、Ｒ２によって分圧され、出力電圧ＶＯＵＴに応じた検出信号ＶＦＢとして、制御回路１００のフィードバック（ＦＢ）端子に入力される。
【００２６】
出力回路１０２は、インダクタＬ１、整流素子Ｄ１、出力キャパシタＣ１を含む。出力回路１０２の構成は一般的な昇圧型ＤＣ／ＤＣコンバータの平滑整流回路であるため、ここでの詳細な説明は省略する。整流素子Ｄ１に代えて、同期整流用トランジスタが設けられてもよい。
【００２７】
スイッチングトランジスタＭ１は、インダクタＬ１の一端が接続されるスイッチング端子ＳＷと接地端子の間に設けられる。制御回路１００は、スイッチング電源２の電気的状態のひとつである出力電圧ＶＯＵＴに応じた検出信号ＶＦＢが所定の基準値に近づくように、スイッチングトランジスタＭ１をスイッチングする。これにより入力電圧ＶＩＮや負荷回路４の状態によらずに、出力電圧ＶＯＵＴが安定化される。
【００２８】
制御回路１００は、スイッチングトランジスタＭ１に加えて、誤差増幅器１０、第１オシレータ１２、第２オシレータ１４、第１パルス変調器１６、第２パルス変調器２４、合成部３０、第２最小パルス幅信号生成部３６、ドライバ４０を備える。
【００２９】
誤差増幅器１０は、スイッチング電源２の電気的状態である出力電圧ＶＯＵＴを示すフィードバック信号ＶＦＢと、所定の基準電圧ＶＲＥＦとの誤差に応じた誤差信号ＶＥＲＲを生成する。誤差増幅器１０は、たとえばｇｍアンプ１１、キャパシタＣ２、抵抗Ｒ３を含む。ｇｍアンプ１１は、フィードバック信号ＶＦＢと基準電圧ＶＲＥＦの誤差に応じた出力電流を生成する。ｇｍアンプ１１の出力電流によってキャパシタＣ２が充放電されることにより、誤差信号ＶＥＲＲが生成される。抵抗Ｒ３およびキャパシタＣ２は位相補償の機能も果たす。誤差信号ＶＥＲＲの電圧レベルは、ＶＦＢ＞ＶＲＥＦのとき上昇し、ＶＦＢ＜ＶＲＥＦのとき低下する。
【００３０】
第１オシレータ１２は、周期的なスロープ部分を有する第１周期信号ＶＯＳＣ１を生成する。第１周期信号ＶＯＳＣ１の周波数を第１周波数ｆ１とする。たとえば第１周波数ｆ１は、高負荷状態においてスイッチング電源２が十分なフィードバック制御を実現できる値に設定される。第１周期信号ＶＯＳＣ１は、三角波であってもよいし、のこぎり波であってもよい。
【００３１】
第２オシレータ１４は、周期的なスロープ部分を有する第２周期信号ＶＯＳＣ２を生成する。第２周期信号ＶＯＳＣ２の周波数は、第１周波数ｆ１より低い第２周波数ｆ２に設定される。第２周波数ｆ２は、可聴帯域である２０〜２０ｋＨｚより高い周波数とすることが望ましい。第２周期信号ＶＯＳＣ２も、三角波であってもよいし、のこぎり波であってもよい。
【００３２】
第１周波数ｆ１と第２周波数ｆ２の関係でいえば、第１周波数ｆ１は、第２周波数ｆ２の整数倍、さらに好ましくは２ｍ倍（ｍは自然数）であることが望ましい。これにより、一方の周波数を、分周もしくは逓倍することにより、他方の周波数を生成することが容易となる。本実施の形態では、第１周波数ｆ１＝４００ｋＨｚ、第２周波数ｆ２＝４００／１６＝２５ｋＨｚであるとする。
【００３３】
第１パルス変調器１６は、誤差信号ＶＥＲＲに応じた信号を、第１周期信号ＶＯＳＣ１と比較することにより第１パルス信号Ｓ１を生成する。図１において、誤差信号ＶＥＲＲに応じた信号は、誤差信号ＶＥＲＲそのものであるが、それをレベルシフトしたり、分圧したり、その他の信号処理を行った信号を、第１周期信号ＶＯＳＣ１と比較してもよい。
【００３４】
第１パルス信号Ｓ１のパルス幅（デューティ比）τ１は、誤差信号ＶＥＲＲに応じて変化する。つまりパルス幅変調される。また第１パルス変調器１６は、第１パルス信号Ｓ１のパルス幅τ１を所定の第１最小パルス幅τＭＩＮ１にてクランプ可能に構成される。
【００３５】
第１パルス変調器１６は、具体的には第１コンパレータ１８、第１最小パルス幅信号生成部２０、第１論理ゲート２２を備える。第１コンパレータ１８は、誤差信号ＶＥＲＲを第１周期信号ＶＯＳＣ１と比較し、ＶＥＲＲ＞ＶＯＳＣ１のときハイレベルとなる第１中間パルス信号Ｓ１’を生成する。第１中間パルス信号Ｓ１’のパルス幅（デューティ比）は、誤差信号ＶＥＲＲが低下するほど短くなる。
【００３６】
第１最小パルス幅信号生成部２０は、第１周波数ｆ１を有し、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ３を生成する。第１論理ゲート２２は、第１中間パルス信号Ｓ１’と、第１最小パルス幅信号Ｓ３を論理合成、具体的には論理和をとることにより、第１パルス信号Ｓ１を生成する。第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされ、それ以下とはならない。
【００３７】
第２パルス変調器２４は、誤差信号ＶＥＲＲに応じた信号を、第２周期信号ＶＯＳＣ２と比較することにより、誤差信号ＶＥＲＲに応じたパルス幅τ２を有する第２パルス信号Ｓ２を生成する。第２パルス変調器２４は、第２コンパレータ２６を含む。第２コンパレータ２６は、誤差信号ＶＥＲＲを第２周期信号ＶＯＳＣ２と比較し、ＶＥＲＲ＞ＶＯＳＣ２のときハイレベルとなる第２パルス信号Ｓ２を生成する。第２パルス信号Ｓ２のパルス幅（デューティ比）τ２は、誤差信号ＶＥＲＲが低下するほど短くなる。つまり第２パルス信号Ｓ２もパルス幅変調される。
【００３８】
第１パルス変調器１６は、誤差信号ＶＥＲＲが低下するに従い、第１パルス信号Ｓ１のパルス幅τ１を短くする。そして誤差信号ＶＥＲＲが所定のしきい値レベルＶｔｈより小さくなるとパルス幅τ１を第１最小パルス幅τＭＩＮ１にてクランプする。一方、第２パルス変調器２４は、第１パルス信号Ｓ１のパルス幅がクランプされた状態において、誤差信号ＶＥＲＲが低下するに従い、第２パルス信号Ｓ２のパルス幅を短くする。
【００３９】
これを実現するために、第１オシレータ１２は、第１周期信号ＶＯＳＣ１は、第１下限レベルＶＬ１と、第１下限レベルより高い第１上限レベルＶＨ１の間で変化させる。一方、第２オシレータ１４は、第２周期信号ＶＯＳＣ２を、第１下限レベルＶＬ１より低い第２下限レベルＶＬ２と、第２下限レベルＶＬ２より高い第２上限レベルＶＨ２の間で変化させる。第２下限レベルＶＬ２は、ｇｍアンプ１１の出力電圧範囲の下限値（たとえば０．２Ｖ）より高くすることが好ましい。
【００４０】
第１パルス変調器１６は、誤差信号ＶＥＲＲを第１周期信号ＶＯＳＣ１と比較することにより、第１パルス信号Ｓ１を生成する。また第２パルス変調器２４は、誤差信号ＶＥＲＲを第２周期信号ＶＯＳＣ２と比較することにより、第２パルス信号Ｓ２を生成する。
【００４１】
合成部３０は、第１パルス信号Ｓ１と第２パルス信号Ｓ２を合成し、駆動パルス信号Ｓ５を生成する。具体的には、第２パルス信号Ｓ２を用いて、第１パルス信号Ｓ１をマスクすることにより、駆動パルス信号Ｓ５を生成する。さらに合成部３０は、駆動パルス信号Ｓ５のパルス幅を、所定の第２最小パルス幅τＭＩＮ２以下とならないようにクランプする。
【００４２】
合成部３０は、第２論理ゲート３２、第３論理ゲート３４、第２最小パルス幅信号生成部３６を備える。第２論理ゲート３２はＡＮＤゲートであり、第１パルス信号Ｓ１と第２パルス信号Ｓ２の論理積に応じた信号Ｓ５’を生成する。第２最小パルス幅信号生成部３６は、第２周波数ｆ２を有し、第２最小パルス幅τＭＩＮ２を有する第２最小パルス幅信号Ｓ４を生成する。第３論理ゲート３４は、２つの信号Ｓ５’とＳ４の論理和をとることにより、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２以上に制限する。
【００４３】
ドライバ４０は、駆動パルス信号Ｓ５に応じてスイッチングトランジスタＭ１を駆動する。その結果、フィードバック信号ＶＦＢが基準電圧ＶＲＥＦと一致するようにスイッチングトランジスタＭ１のオン、オフのデューティ比が調節され、出力電圧ＶＯＵＴが安定化される。
【００４４】
以上が制御回路１００を備えるスイッチング電源２の構成である。続いてその動作を説明する。
【００４５】
図２（ａ）〜（ｅ）は、図１のスイッチング電源２の動作を示すタイムチャートである。図２（ａ）には、第１周期信号ＶＯＳＣ１、第２周期信号ＶＯＳＣ２およびさまざまなレベルの誤差信号ＶＥＲＲ１〜４が示される。図２（ｂ）〜（ｅ）は、誤差信号ＶＥＲＲ１〜ＶＥＲＲ４それぞれにおける各パルスの波形を示す。
【００４６】
図２（ｂ）に示すように、誤差信号ＶＥＲＲが比較的大きいとき（ＶＥＲＲ１）、第１パルス信号Ｓ１は、誤差信号ＶＥＲＲに応じたパルス幅τ１を有する。このときＶＥＲＲ１＞ＶＯＳＣ２であるため、第２パルス信号Ｓ２はハイレベルを持続する。その結果、駆動パルス信号Ｓ５は、第１パルス信号Ｓ１と同じパルス信号となる。
【００４７】
誤差信号ＶＥＲＲが低下するに従い、第１パルス信号Ｓ１のパルス幅τ１は短くなり、誤差信号ＶＥＲＲがあるレベルより低くなると、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされる。図２（ｃ）に示すように、誤差信号ＶＥＲＲ２に対しても、第２パルス信号Ｓ２はハイレベルを持続する。このときの駆動パルス信号Ｓ５は、第１最小パルス幅τＭＩＮ１を有し、周波数がｆ１のパルス信号となる。
【００４８】
図２（ｄ）を参照する。さらに誤差信号ＶＥＲＲが低下しても（ＶＥＲＲ３）、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にて固定される。そして、第２パルス信号Ｓ２のパルス幅が、誤差信号ＶＥＲＲに応じて決定される。つまり、駆動パルス信号Ｓ５に含まれるパルスの数が、誤差信号ＶＥＲＲに応じて変化する。
【００４９】
図２（ｅ）を参照する。さらに誤差信号ＶＥＲＲが低下すると（ＶＥＲＲ４）、第２パルス信号Ｓ２のパルス幅τ２が小さくなる。そして、駆動パルス信号Ｓ５の各サイクルの一番後ろのパルスのパルス幅τ１が、第２パルス信号Ｓ２のパルス幅τ２の減少にともない短くなっていき、やがて一番最後のパルスが消失する。第２パルス信号Ｓ２のパルス幅τ２がさらに短くなるに従い、第２パルス信号Ｓ２の各ハイレベル期間に含まれる、駆動パルス信号Ｓ５のパルスの数が減少する。やがて、第２パルス信号Ｓ２の各ハイレベル期間には、それぞれ先頭の駆動パルス信号Ｓ５のみが含まれるようになる。さらに第２パルス信号Ｓ２のパルス幅τ２が、第１最小パルス幅τＭＩＮ１より短くなると、駆動パルス信号Ｓ５のパルス幅が減少していき、第２最小パルス幅τＭＩＮ１まで減少したところでクランプされる。
【００５０】
以上がスイッチング電源２の動作である。
このスイッチング電源２によれば、負荷が重いときには、ＶＬ１＜ＶＥＲＲ＜ＶＨ１の領域で動作するため、第１パルス信号Ｓ１のデューティ比が調節され、第１周波数ｆ１でスイッチングトランジスタＭ１が駆動される。
【００５１】
負荷が軽くなるに従い誤差信号ＶＥＲＲが低下し、第１パルス信号Ｓ１のデューティ比が短くなる。やがてＶＥＲＲ＜Ｖｔｈとなると第１最小パルス幅τ１でスイッチングトランジスタＭ１がスイッチングされる。
【００５２】
さらに負荷が軽くなると、ＶＬ２＜ＶＥＲＲ＜ＶＨ２の範囲で動作する。負荷が軽くなるに従い、第２パルス信号Ｓ２のパルス幅τ２が短くなり、第１パルス信号Ｓ１の一部がマスクされ、スイッチングトランジスタＭ１の実効的なオン時間が低下していく。
【００５３】
最終的には、第２パルス信号Ｓ２が短くなると、駆動パルス信号Ｓ５には第１パルス信号Ｓ１の先頭のパルスのみが残り、スイッチングトランジスタＭ１の駆動周波数は、第２周波数ｆ２と等しくなる。そして、駆動パルス信号Ｓ５の先頭のパルス幅は、第２最小パルス幅τＭＩＮ２まで低下し、軽負荷状態において、きわめて短いパルスで、間欠的にスイッチングトランジスタＭ１をスイッチングすることができる。
【００５４】
つまりスイッチング電源２では、軽負荷状態においても、スイッチングトランジスタＭ１のスイッチング周波数が、第２周波数ｆ２までしか低下しない。つまり、軽負荷状態において、間欠モード（パルス周波数変調モードともいう）で動作する従来のスイッチング電源に比べて、周波数の変動を抑制することができる。
【００５５】
第２周波数ｆ２を可聴帯域より高く設定すれば、音響ノイズの発生を抑制することもできる。
【００５６】
以上がスイッチング電源２の基本的な構成、動作および効果である。続いて、その変形例や、具体的な構成例を説明する。
【００５７】
図１のスイッチング電源２において、誤差信号ＶＥＲＲが変化しても、駆動パルス信号Ｓ５の実効的なオン時間が変化しない不感帯が存在することは、系の安定性の観点から好ましくない。たとえば不感帯に起因する現象として、軽負荷状態において、第２パルス信号Ｓ２のパルス幅が振動し、第２パルス信号Ｓ２の１周期に含まれる第１パルス信号Ｓ１の個数が、振動する場合がある。
【００５８】
たとえば図２（ａ）には、第１下限レベルＶＬ１と第２上限レベルＶＨ２がほぼ等しい場合が示されるが、この場合、誤差信号ＶＥＲＲが変化しても、駆動パルス信号Ｓ５が変化しない不感帯（デッドバンド）が、ＶＨ２＜ＶＥＲＲ＜Ｖｔｈの範囲に発生する。これを防止するためには、ＶＨ２＞ＶＬ１とし、さらにＶＨ２≒Ｖｔｈとすればよい。これにより、誤差信号ＶＥＲＲが低下して第１パルス信号Ｓ１のパルス幅がクランプされると、直ちに第２パルス信号Ｓ２のパルス幅が短くなるため、不感帯を解消できる。
【００５９】
また、ＶＬ２＜ＶＥＲＲ＜ＶＨ２の範囲においても、不感帯が存在することに留意すべきである。つまり第２パルス信号Ｓ２の後縁（ネガティブエッジ）が、第１パルス信号Ｓ１がローレベルの区間で変化するとき、誤差信号ＶＥＲＲの変化は、駆動パルス信号Ｓ５の変化として現れない。この問題は、第２周期信号ＶＯＳＣ２の波形を工夫することにより解決できる。
【００６０】
図３は、不感帯を解消するための第２周期信号ＶＯＳＣ２の波形図である。第２オシレータ１４は、第１パルス信号Ｓ１がハイレベルとなる第１最小パルス幅τＭＩＮ１の区間においてスロープを有し、それ以外の区間で平坦となるように、第２周期信号ＶＯＳＣ２を生成する。これにより不感帯を解消できる。
【００６１】
図４は、制御回路１００の一部の具体的な構成例を示す回路図である。図４には、制御回路１００のうち、第１オシレータ１２、第２オシレータ１４、第１最小パルス幅信号生成部２０、第２最小パルス幅信号生成部３６が示される。
【００６２】
第１オシレータ１２は、第１キャパシタＣａ１と、第１充放電回路５０と、を含む。第１キャパシタＣａ１の一端は接地されている。第１充放電回路５０は、第１キャパシタＣａ１の電圧Ｖ１が第１上限レベルＶＨ１に達すると放電を開始し、第１キャパシタＣａ１の電圧Ｖ１が第１下限レベルＶＬ１に達すると充電を開始する。第１オシレータ１２は、第１キャパシタＣａ１の電圧Ｖ１を、第１周期信号ＶＯＳＣ１として出力する。
【００６３】
第１充放電回路５０は、電流源ＣＳ１、ＣＳ２、ＣＳ３、コンパレータＣＭＰ１、抵抗Ｒ１１、Ｒ１２、スイッチＳＷ１を含む。電流源ＣＳ１は、第１キャパシタＣａ１に充電電流ＩＣＨを供給する。電流源ＣＳ２は、オン、オフが切りかえ可能に構成され、オン状態において第１キャパシタＣａ１を放電電流ＩＤＩＳで放電する。
【００６４】
電流源ＣＳ３、抵抗Ｒ１１、Ｒ１２およびスイッチＳＷ１は、電圧ＶＬ１、ＶＨ１を生成する電圧源を構成する。電流源ＣＳ３は、基準電流ＩＲＥＦを生成する。スイッチＳＷ１のオン状態において、第１下限レベルＶＬ１＝ＩＲＥＦ×Ｒ１１が生成される。スイッチＳＷ１のオフ状態において、第１上限レベルＶＨ１＝ＩＲＥＦ×（Ｒ１１＋Ｒ１２）が生成される。コンパレータＣＭＰ１は、第１キャパシタＣａ１の電圧を、基準電圧ＶＬ１／ＶＨ１と比較し、比較結果に応じてスイッチＳＷ１のオン、オフを切りかえるとともに、電流源ＣＳ２のオン、オフを切りかえる。
【００６５】
この第１オシレータ１２によって、ピークがＶＨ１、ボトムがＶＬ１となるのこぎり波の第１周期信号ＶＯＳＣ１が生成される。
【００６６】
コンパレータＣＭＰ１の出力信号（同期クロック）ＣＬＫは、充放電回路（ＣＳ１、ＣＳ２）の充電状態と放電状態の切りかえに応じてレベルが遷移する。同期クロックＣＬＫは、インバータＮ３によって反転され、第１最小パルス幅信号生成部２０および第１充放電回路５０へと出力される。
【００６７】
第１最小パルス幅信号生成部２０は、ローパスフィルタＬＰＦ１、ＬＰＦ２、バッファＢＵＦ１、インバータＮ１、Ｎ２、ＮＡＮＤゲートＮＡ１、を含む。ローパスフィルタＬＰＦ１は、入力された同期クロックＣＬＫ＃（＃は論理反転を示す）をフィルタリングする。バッファＢＵＦ１は、ローパスフィルタＬＰＦ１の出力を受けるヒステリシスバッファ（シュミットバッファ）である。ローパスフィルタＬＰＦ１およびバッファＢＵＦ１は、同期クロックＣＬＫ１を、第１最小パルス幅τＭＩＮ１遅延し、同期クロックＣＬＫ１を生成する。
【００６８】
さらにローパスフィルタＬＰＦ２、バッファＢＵＦ２によって、同期クロックＣＬＫが遅延され、同期クロックＣＬＫ２が生成される。同期クロックＣＬＫ１と同期クロックＣＬＫ２の反転信号ＣＬＫ２＃との論理積をとることにより、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ３が生成される。
【００６９】
第２オシレータ１４は、第２キャパシタＣａ２、分周器５２、第２充放電回路５４を備える。分周器５２は、同期クロックＣＬＫ＃を分周する。分周器５２は、１／２分周器を、ｍ段含む。４段の分周器が設けられる場合、同期クロックＣＬＫ＃は１／１６分周される。つまり分周器５２からは、第２周波数ｆ２を有するパルス信号Ｓ６が出力される。
【００７０】
第２充放電回路５４は、電流源ＣＳ４、ＣＳ５、放電スイッチＳＷ２を含む。
【００７１】
分周器５２において、各ステージで生成される分周されたｍ個の信号は、ＡＮＤゲートＡ１を通過する。ＡＮＤゲートＡ１からは、同期クロックＣＬＫ＃のパルスのうち、１６回に１回アサート（ハイレベル）されるパルス信号Ｓ７が生成される。このパルス信号Ｓ７は、第２周波数ｆ２を有し、パルス幅は同期クロックＣＬＫのそれと等しい。パルス信号Ｓ７がアサートされると、電流源ＣＳ５がオンし、第２キャパシタＣａ２が充電される。電流源ＣＳ５による充電によって、第２周期信号ＶＯＳＣ２が０Ｖから第２下限レベルＶＬ２まで急激に増大する。第１下限レベルＶＬ２は、電流源ＣＳ５からの充電電流ＩＣＨ２に応じて定められる。
ＶＬ２＝τＭＩＮ１×ＩＣＨ２／Ｃａ２
【００７２】
その後、第１最小パルス幅信号Ｓ３がアサート（ハイレベル）されるたびに、電流源ＣＳ４がオンし、充電電流ＩＣＨ１が第２キャパシタＣａ２に供給され、第２キャパシタＣａ２が充電される。充電電流ＩＣＨ１の電流値は、図３の第２周期信号ＶＯＳＣ２の２番目以降のスロープの傾きを規定する。
【００７３】
第２最小パルス幅信号生成部３６は、第１最小パルス幅信号生成部２０と同様に構成される。第２最小パルス幅信号生成部３６は、第２周波数ｆ２のパルス信号Ｓ６を受け、第２最小パルス幅τ２を有する第２最小パルス幅信号Ｓ４を生成する。放電スイッチＳＷ２は、第２最小パルス幅信号Ｓ４がアサートされるたびにオンし、第２キャパシタＣａ２の電荷が放電される。
【００７４】
図４の第２オシレータ１４によれば、図３に示すように、第１最小パルス幅信号Ｓ３のオン区間において、スロープを有する第２周期信号ＶＯＳＣ２を生成できる。
【００７５】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７６】
実施の形態は昇圧型のスイッチング電源について説明したが、本発明は降圧型、昇降圧型のスイッチング電源にも適用可能である。さらには、インダクタＬ１に代えてトランスを有する絶縁型スイッチング電源にも適用可能である。
【００７７】
実施の形態では、第２最小パルス幅信号Ｓ４を用いることにより、駆動パルス信号Ｓ５のパルス幅を、所定の第２最小パルス幅τＭＩＮ２にてクランプする場合を説明している。聴感ノイズを低減する観点から言えば、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２にてクランプした方が有利である。一方、クランプをしなくても、ノイズが知覚されない場合もある。この場合には、第２最小パルス幅信号生成部３６および第３論理ゲート３４を省略でき、回路面積を削減できる。
【００７８】
また、実施の形態では電圧モードのスイッチング電源を説明したが、ピーク電流モードや平均電流モードなどの、別の方式のスイッチング電源にも適用できる。この場合、フィードバックの方式に応じて、第１パルス変調器１６および第２パルス変調器２４の構成を変更すればよいことは当業者に理解されるところである。
【００７９】
（第１の変形例）
図５は、第１の変形例に係るスイッチング電源２ａの構成を示す回路図である。スイッチング電源２ａは、ピーク電流モードの制御回路１００ａを備える。
【００８０】
スイッチングトランジスタＭ１のソースと接地端子間には、検出抵抗Ｒｓが設けられる。アンプ６０は、検出抵抗Ｒｓの電圧降下を増幅することにより、インダクタＬ１に流れる電流に応じた電流検出信号ＶＣＳを生成する。なお、電流検出信号ＶＣＳの生成方法はこれには限定されない。
【００８１】
第１オシレータ１２ａは、第１周波数ｆ１を有するリセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥを生成する。
【００８２】
第１パルス変調器１６ａは、リセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥにもとづいて、第１周波数ｆ１を有し、かつ誤差信号ＶＥＲＲに応じたパルス幅を有する第１パルス信号Ｓ１を生成するとともに、第１パルス信号Ｓ１のパルス幅を所定の第１最小パルス幅τＭＩＮ１にてクランプする。
【００８３】
第１コンパレータ１８ａは、電流検出信号ＶＣＳにスロープ信号ＶＳＬＯＰＥを重畳した信号を、誤差信号ＶＥＲＲと比較し、比較結果に応じたセットパルスＳＳＥＴを生成する。
ＳＲフリップフロップ１９のセット端子には、セットパルスＳＳＥＴが入力され、リセット端子には、第１オシレータ１２ａからのリセットパルスＳＲＥＳＥＴが入力され、ＳＲフリップフロップ１９の出力端子からは、パルス幅変調されたパルス信号Ｓ１’が出力される。
【００８４】
図５のスイッチング電源２ａによれば、図１のスイッチング電源２と同様の効果を得ることができる。
【００８５】
当業者であれば、本発明が、平均電流モード、あるいは固定オン時間、固定オフ時間モードのスイッチングレギュレータにも適用可能であることが理解される。
【００８６】
なお図５の制御回路１００ａに、第２最小パルス幅信号生成部３６および第３論理ゲート３４を追加し、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２で制限してもよい。
【００８７】
（第２の変形例）
図６は、第２の変形例に係るスイッチング電源２ｂの構成を示す回路図である。スイッチング電源２ｂは降圧型のスイッチングレギュレータであり、制御回路１００ｂは、図１と同様に、電圧モードで構成される。出力回路１０２ｂは、インダクタＬ２、整流用ダイオードＤ２、出力キャパシタＣ１を含み、降圧型スイッチングレギュレータのトポロジーを有する。なお整流用ダイオードＤ２に代えて、同期整流用トランジスタを用いてもよい。
【００８８】
スイッチングトランジスタＭ２は、ドライバ４０によって駆動される。図１の第３論理ゲート３４は、図６においてＮＯＲゲート３４ｂに置換されている。
【００８９】
図６においても、第３論理ゲート３４ｂおよび第２最小パルス幅信号生成部３６は省略可能であることはいうまでもない。第３論理ゲート３４ｂを省略する場合、代わりにインバータ（図７のインバータ３４ｃ）を挿入すればよい。
【００９０】
（第３の変形例）
図７は、第３の変形例に係るスイッチング電源２ｃの構成を示す回路図である。スイッチング電源２ｃは昇降圧型のスイッチングレギュレータであり、制御回路１００ｃは、図１、図６と同様に電圧モードで構成される。
出力回路１０２ｃは、昇降圧スイッチングレギュレータのトポロジーを有する。スイッチングトランジスタＭ１およびＭ２は制御回路１００ｃに内蔵されてもよい。
【００９１】
スイッチングトランジスタＭ２を駆動するための駆動パルス信号Ｓ５ｂは、パルス発生器６０によって生成される。スイッチングトランジスタＭ１を駆動するための駆動パルス信号Ｓ５ａは、パルス発生器６２によって生成される。パルス発生器６０および６２の構成は、図１や図６に示されるものと同様である。
【００９２】
図７に、駆動パルス信号Ｓ５ａ、Ｓ５ｂそれぞれの経路上に、パルス幅を制限するために、第２最小パルス幅信号生成部３６および第３論理ゲート３４を追加してもよい。
【００９３】
図６や図７に示す降圧型、あるいは昇降圧型のスイッチングレギュレータにおいても、図５に示すようなピーク電流モード、あるいは平均電流モード、固定オン時間（オフ時間）モードの構成が適用しうることは、当業者に理解される。
【００９４】
（第４の変形例）
第１周期信号ＶＯＳＣ１の周波数ｆ１が、第２周期信号ＶＯＳＣ２の周波数ｆ２のＫ倍（Ｋは２以上の整数）であるとき、第１最小パルス幅信号Ｓ３は、第２周期信号ＶＯＳＣ２の１周期に、Ｋ個のパルスを含む。これまでの実施の形態および変形例においては、Ｋ個のパルスのパルス幅は等しく第１最小パルス幅τＭＩＮ１に設定されていた。
これに対して第４の変形例では、第１パルス変調器は、第１パルス信号に含まれる各パルスのパルス幅を、パルスごとに規定された最小値を下限としてクランプする。第４の変形例は、上述のいずれの実施の形態および変形例とも組み合わせが可能である。
【００９５】
具体的には第１最小パルス幅信号Ｓ３に含まれるＫ個のパルスのうちいくつかのパルス幅は、第１最小パルス幅τＭＩＮ１よりも長く設定される。たとえば第１最小パルス幅信号生成部２０は、Ｋ個のパルスのうち、先頭からＬ個（Ｌは、１≦Ｌ＜Ｋを満たす定数）のパルスのパルス幅を、第１最小パルス幅τＭＩＮ１より長く、具体的には、第１最小パルス幅τＭＩＮ１の２倍の長さとし、残りの（Ｋ−Ｌ）個のパルス幅を第１最小パルス幅τＭＩＮ１としてもよい。
【００９６】
当業者であれば、パルス幅が異なるパルスを含む第１最小パルス幅信号Ｓ３を生成する第１最小パルス幅信号生成部２０は、公知の技術を組み合わせて構成することができ、その構成は本発明において特に限定されない。たとえば、第１最小パルス幅信号生成部２０は、パルスごとのパルス幅を計測するカウンタを用いて構成することができる。
【００９７】
図８は、第４の変形例に係るスイッチング電源の動作を示す波形図である。図８には、Ｋ＝８、Ｌ＝１の場合が示される。すなわち、先頭のパルスのパルス幅が長く設定され、残りの２個目〜８個目のパルスのパルス幅が第１最小パルス幅τＭＩＮ１となっている。
【００９８】
第２周期信号ＶＯＳＣ２の１周期に、インダクタＬ１（Ｌ２）に蓄えられるエネルギーは、その周期内の第１パルス信号Ｓ１のパルス幅の合計に比例する。したがって、第１最小パルス幅信号Ｓ３に含まれるすべてのパルス幅が等しい場合と、第４の変形例のように大きいパルス幅のパルスが挿入される場合とでは、インダクタＬ１に同じエネルギーを供給するために必要なスイッチングトランジスタＭ１（Ｍ２）のスイッチング回数は、第４の変形例の方が少なくて済む。軽負荷状態では、スイッチングトランジスタＭ１のスイッチング回数が少ない方が損失が小さいため、第４の変形例によれば、軽負荷時の消費電力を低減することができる。
【００９９】
特に、先頭のパルスのパルス幅を長くすると、最も軽負荷の状態において、スイッチング回数を減らすことができる。この観点から、少なくとも先頭のパルスのパルス幅は、第１最小パルス幅より長い所定値を下限としてクランプすることが望ましい。
【０１００】
第１最小パルス幅信号Ｓ３の各パルスのパルス幅は、以下のように定められてもよい。
たとえば、Ｋ個のパルスのうち、（１＋ｊ×Ｎ）番目のパルスのパルス幅を長くし、残りのパルス幅を第１最小パルス幅としてもよい。あるいは、先頭のパルスから順に、パルス幅が短くなるようにしてもよい。
この場合でも、すべてのパルス幅を等しくした場合に比べて、軽負荷時のスイッチング回数を減らすことができ、効率を改善できる。
【０１０１】
本実施の形態において、信号のハイレベル、ローレベルの論理値、電圧信号の大小の関係は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【０１０２】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【０１０３】
１…電子機器、２…スイッチング電源、４…負荷回路、１００…制御回路、１０２…出力回路、Ｐ１…入力端子、Ｐ２…出力端子、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流素子、Ｍ１…スイッチングトランジスタ、１０…誤差増幅器、１１…ｇｍアンプ、Ｃ２…キャパシタ、Ｒ３…抵抗、１２…第１オシレータ、１４…第２オシレータ、１６…第１パルス変調器、１８…第１コンパレータ、２０…第１最小パルス幅信号生成部、２２…第１論理ゲート、２４…第２パルス変調器、２６…第２コンパレータ、３０…合成部、３２…第２論理ゲート、３４…第３論理ゲート、３６…第２最小パルス幅信号生成部、４０…ドライバ、Ｓ１…第１パルス信号、Ｓ２…第２パルス信号、Ｓ３…第１最小パルス幅信号、Ｓ４…第２最小パルス幅信号、Ｓ５…駆動パルス信号、Ｃａ１…第１キャパシタ、Ｃａ２…第２キャパシタ、５０…第１充放電回路、５２…分周器、５４…第２充放電回路。
【技術分野】
【０００１】
本発明は、スイッチング電源に関する。
【背景技術】
【０００２】
入力電圧よりも高い電圧もしくは低い電圧を生成するために、スイッチング電源が利用される。スイッチング電源は、出力インダクタ、出力キャパシタ、スイッチングトランジスタおよびスイッチングトランジスタのオンオフを制御するための制御回路を備える。
【０００３】
スイッチング電源の軽負荷時における効率を高めるために、軽負荷状態においてスイッチング素子のオン、オフ切りかえの頻度、つまりスイッチング周波数を低下させる場合がある。これにより、スイッチング素子のオン抵抗による損失、スイッチング素子のゲート容量の充放電電流に起因する損失、整流素子における損失の低減が図られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２６６６６４号公報
【特許文献２】特開平６−００６９６９号公報
【特許文献３】特開平１０−１０８４５７号公報
【特許文献４】特開２００８−１７２９０９号公報
【特許文献５】特開２００５−２６１００９号公報
【特許文献６】特開平７−２２２４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、負荷が軽くなり、スイッチング周波数が低下すると、２０〜２０ｋＨｚ程度の可聴帯域に入り、スイッチング電源を搭載するセット（電子機器）のユーザが、スイッチングを音響ノイズとして知覚するようになり、好ましく無い場合がある。また、音響ノイズとして聞こえなくても、スイッチング周波数が変動することが好ましくない場合もある。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、軽負荷状態において、スイッチング周波数が安定しているスイッチング電源の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路に関する。制御回路は、スイッチング電源の電気的状態を示すフィードバック信号と所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、第１周波数の第１周期信号を生成する第１オシレータと、スロープ部分を有する第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、誤差信号に応じた信号および第１周期信号にもとづき、誤差信号に応じたパルス幅を有し、かつ第１周波数を有する第１パルス信号を生成するとともに、第１パルス信号のパルス幅を所定の第１最小パルス幅にてクランプする第１パルス変調器と、誤差信号に応じた信号を第２周期信号と比較することにより、誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、第１パルス信号と第２パルス信号を合成し、駆動パルス信号を生成する合成部と、駆動パルス信号に応じてスイッチング素子を駆動するドライバと、を備える。
【０００８】
重負荷状態においては、第１パルス信号のパルス幅が調節され、軽負荷状態においては、第１パルス信号のパルス幅が第１最小パルス幅に固定されるとともに、負荷に応じて第２パルス信号のパルス幅が変化し、第１パルス信号がマスクされる。その結果、軽負荷状態において、パルスの数を減らすことができ、効率を高めることができるとともに、スイッチング周波数を第２周波数に固定できる。
【０００９】
第１パルス変調器は、誤差信号が低下するに従い、第１パルス信号のパルス幅を短くし、誤差信号があるしきい値レベルより小さくなると第１最小パルス幅にてクランプしてもよい。第２パルス変調器は、第１パルス信号のパルス幅がクランプされた状態において、誤差信号が低下するに従い、第２パルス信号のパルス幅を短くしてもよい。
【００１０】
第１周期信号は、第１下限レベルと、第１下限レベルより高い第１上限レベルの間で変化するスロープ部分を有してもよい。第２周期信号は、第１下限レベルより低い第２下限レベルと、第２下限レベルより高い第２上限レベルの間で変化してもよい。第１パルス変調器は、誤差信号を第１周期信号と比較することにより、第１パルス信号を生成し、第２パルス変調器は、誤差信号を第２周期信号と比較することにより、第２パルス信号を生成してもよい。
【００１１】
第２上限レベルは、第１下限レベルより高く設定されてもよい。この場合、不感帯を防止できる。
【００１２】
第１オシレータは、第１キャパシタと、第１キャパシタの電圧が第１上限レベルに達すると放電を開始し、第１キャパシタの電圧が第１下限レベルに達すると充電を開始する第１充放電回路と、を含み、第１キャパシタの電圧を、第１周期信号として出力するとともに、充放電回路の充電状態と放電状態の切りかえに応じてレベルが遷移する同期クロックを出力してもよい。第２オシレータは、第２キャパシタと、同期クロックを分周する分周器と、分周された同期クロックと同期して、第２キャパシタの充放電を行う第２充放電回路と、を含み、第２キャパシタの電圧を第２周期信号として出力してもよい。
【００１３】
第２オシレータは、第１パルス信号の第１最小パルス幅の区間においてスロープを有し、それ以外の区間で平坦な第２周期信号を生成してもよい。
この場合、不感帯を防止できる。
【００１４】
第１パルス変調器は、スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、誤差信号と比較し、セットパルスを生成するコンパレータと、そのセット端子にセットパルスが入力され、そのリセット端子に第１周期信号が入力されたＳＲフリップフロップと、を含んでもよい。
【００１５】
合成部は、第１パルス信号と第２パルス信号を合成して得られる信号に、さらに第１最小パルス幅より短い第２最小パルス幅を有する第３パルス信号を合成することにより、駆動パルス信号を生成してもよい。
【００１６】
本発明の別の態様は、スイッチング電源である。このスイッチング電源は、スイッチングトランジスタと、スイッチングトランジスタと接続されたインダクタンス素子、出力キャパシタ、整流素子を有する出力回路と、スイッチングトランジスタを駆動する上述のいずれかの態様の制御回路と、を備える。
【００１７】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチング電源を備える。
【００１８】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、軽負荷状態において、スイッチング周波数が安定しているスイッチング電源を提供できる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係るスイッチング電源を備える電子機器の構成を示す回路図である。
【図２】図２（ａ）〜（ｅ）は、図１のスイッチング電源の動作を示すタイムチャートである。
【図３】不感帯を解消するための第２周期信号の波形図である。
【図４】制御回路の一部の具体的な構成例を示す回路図である。
【図５】第１の変形例に係るスイッチング電源の構成を示す回路図である。
【図６】第２の変形例に係るスイッチング電源の構成を示す回路図である。
【図７】第３の変形例に係るスイッチング電源の構成を示す回路図である。
【図８】第４の変形例に係るスイッチング電源の動作を示す波形図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２３】
図１は、実施の形態に係るスイッチング電源２を備える電子機器１の構成を示す回路図である。電子機器１は、たとえば携帯電話端末、ＰＤＡ（Personal Digital Assistants）、携帯型オーディオプレイヤ、デジタルカメラなどの電池駆動型デバイスであり、スイッチング電源２および負荷回路４を備える。スイッチング電源２は、その入力端子Ｐ１に、図示しない電池やＡＣアダプタからの直流の入力電圧ＶＩＮを受け、それを昇圧して、出力端子Ｐ２に接続される負荷回路４に対して出力電圧ＶＯＵＴを出力する昇圧型のＤＣ／ＤＣコンバータである。負荷回路４は、その電源として電池電圧より高い電圧を必要とする回路であり、特に限定されない。
【００２４】
スイッチング電源２は、スイッチングトランジスタＭ１、出力回路１０２、および制御回路１００を備える。図１においてスイッチングトランジスタＭ１は制御回路１００に内蔵されているが、外付けされてもよい。
【００２５】
スイッチング電源２は、出力電圧ＶＯＵＴをフィードバックによって安定化させる電圧モードのＤＣ／ＤＣコンバータである。出力電圧ＶＯＵＴは、抵抗Ｒ１、Ｒ２によって分圧され、出力電圧ＶＯＵＴに応じた検出信号ＶＦＢとして、制御回路１００のフィードバック（ＦＢ）端子に入力される。
【００２６】
出力回路１０２は、インダクタＬ１、整流素子Ｄ１、出力キャパシタＣ１を含む。出力回路１０２の構成は一般的な昇圧型ＤＣ／ＤＣコンバータの平滑整流回路であるため、ここでの詳細な説明は省略する。整流素子Ｄ１に代えて、同期整流用トランジスタが設けられてもよい。
【００２７】
スイッチングトランジスタＭ１は、インダクタＬ１の一端が接続されるスイッチング端子ＳＷと接地端子の間に設けられる。制御回路１００は、スイッチング電源２の電気的状態のひとつである出力電圧ＶＯＵＴに応じた検出信号ＶＦＢが所定の基準値に近づくように、スイッチングトランジスタＭ１をスイッチングする。これにより入力電圧ＶＩＮや負荷回路４の状態によらずに、出力電圧ＶＯＵＴが安定化される。
【００２８】
制御回路１００は、スイッチングトランジスタＭ１に加えて、誤差増幅器１０、第１オシレータ１２、第２オシレータ１４、第１パルス変調器１６、第２パルス変調器２４、合成部３０、第２最小パルス幅信号生成部３６、ドライバ４０を備える。
【００２９】
誤差増幅器１０は、スイッチング電源２の電気的状態である出力電圧ＶＯＵＴを示すフィードバック信号ＶＦＢと、所定の基準電圧ＶＲＥＦとの誤差に応じた誤差信号ＶＥＲＲを生成する。誤差増幅器１０は、たとえばｇｍアンプ１１、キャパシタＣ２、抵抗Ｒ３を含む。ｇｍアンプ１１は、フィードバック信号ＶＦＢと基準電圧ＶＲＥＦの誤差に応じた出力電流を生成する。ｇｍアンプ１１の出力電流によってキャパシタＣ２が充放電されることにより、誤差信号ＶＥＲＲが生成される。抵抗Ｒ３およびキャパシタＣ２は位相補償の機能も果たす。誤差信号ＶＥＲＲの電圧レベルは、ＶＦＢ＞ＶＲＥＦのとき上昇し、ＶＦＢ＜ＶＲＥＦのとき低下する。
【００３０】
第１オシレータ１２は、周期的なスロープ部分を有する第１周期信号ＶＯＳＣ１を生成する。第１周期信号ＶＯＳＣ１の周波数を第１周波数ｆ１とする。たとえば第１周波数ｆ１は、高負荷状態においてスイッチング電源２が十分なフィードバック制御を実現できる値に設定される。第１周期信号ＶＯＳＣ１は、三角波であってもよいし、のこぎり波であってもよい。
【００３１】
第２オシレータ１４は、周期的なスロープ部分を有する第２周期信号ＶＯＳＣ２を生成する。第２周期信号ＶＯＳＣ２の周波数は、第１周波数ｆ１より低い第２周波数ｆ２に設定される。第２周波数ｆ２は、可聴帯域である２０〜２０ｋＨｚより高い周波数とすることが望ましい。第２周期信号ＶＯＳＣ２も、三角波であってもよいし、のこぎり波であってもよい。
【００３２】
第１周波数ｆ１と第２周波数ｆ２の関係でいえば、第１周波数ｆ１は、第２周波数ｆ２の整数倍、さらに好ましくは２ｍ倍（ｍは自然数）であることが望ましい。これにより、一方の周波数を、分周もしくは逓倍することにより、他方の周波数を生成することが容易となる。本実施の形態では、第１周波数ｆ１＝４００ｋＨｚ、第２周波数ｆ２＝４００／１６＝２５ｋＨｚであるとする。
【００３３】
第１パルス変調器１６は、誤差信号ＶＥＲＲに応じた信号を、第１周期信号ＶＯＳＣ１と比較することにより第１パルス信号Ｓ１を生成する。図１において、誤差信号ＶＥＲＲに応じた信号は、誤差信号ＶＥＲＲそのものであるが、それをレベルシフトしたり、分圧したり、その他の信号処理を行った信号を、第１周期信号ＶＯＳＣ１と比較してもよい。
【００３４】
第１パルス信号Ｓ１のパルス幅（デューティ比）τ１は、誤差信号ＶＥＲＲに応じて変化する。つまりパルス幅変調される。また第１パルス変調器１６は、第１パルス信号Ｓ１のパルス幅τ１を所定の第１最小パルス幅τＭＩＮ１にてクランプ可能に構成される。
【００３５】
第１パルス変調器１６は、具体的には第１コンパレータ１８、第１最小パルス幅信号生成部２０、第１論理ゲート２２を備える。第１コンパレータ１８は、誤差信号ＶＥＲＲを第１周期信号ＶＯＳＣ１と比較し、ＶＥＲＲ＞ＶＯＳＣ１のときハイレベルとなる第１中間パルス信号Ｓ１’を生成する。第１中間パルス信号Ｓ１’のパルス幅（デューティ比）は、誤差信号ＶＥＲＲが低下するほど短くなる。
【００３６】
第１最小パルス幅信号生成部２０は、第１周波数ｆ１を有し、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ３を生成する。第１論理ゲート２２は、第１中間パルス信号Ｓ１’と、第１最小パルス幅信号Ｓ３を論理合成、具体的には論理和をとることにより、第１パルス信号Ｓ１を生成する。第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされ、それ以下とはならない。
【００３７】
第２パルス変調器２４は、誤差信号ＶＥＲＲに応じた信号を、第２周期信号ＶＯＳＣ２と比較することにより、誤差信号ＶＥＲＲに応じたパルス幅τ２を有する第２パルス信号Ｓ２を生成する。第２パルス変調器２４は、第２コンパレータ２６を含む。第２コンパレータ２６は、誤差信号ＶＥＲＲを第２周期信号ＶＯＳＣ２と比較し、ＶＥＲＲ＞ＶＯＳＣ２のときハイレベルとなる第２パルス信号Ｓ２を生成する。第２パルス信号Ｓ２のパルス幅（デューティ比）τ２は、誤差信号ＶＥＲＲが低下するほど短くなる。つまり第２パルス信号Ｓ２もパルス幅変調される。
【００３８】
第１パルス変調器１６は、誤差信号ＶＥＲＲが低下するに従い、第１パルス信号Ｓ１のパルス幅τ１を短くする。そして誤差信号ＶＥＲＲが所定のしきい値レベルＶｔｈより小さくなるとパルス幅τ１を第１最小パルス幅τＭＩＮ１にてクランプする。一方、第２パルス変調器２４は、第１パルス信号Ｓ１のパルス幅がクランプされた状態において、誤差信号ＶＥＲＲが低下するに従い、第２パルス信号Ｓ２のパルス幅を短くする。
【００３９】
これを実現するために、第１オシレータ１２は、第１周期信号ＶＯＳＣ１は、第１下限レベルＶＬ１と、第１下限レベルより高い第１上限レベルＶＨ１の間で変化させる。一方、第２オシレータ１４は、第２周期信号ＶＯＳＣ２を、第１下限レベルＶＬ１より低い第２下限レベルＶＬ２と、第２下限レベルＶＬ２より高い第２上限レベルＶＨ２の間で変化させる。第２下限レベルＶＬ２は、ｇｍアンプ１１の出力電圧範囲の下限値（たとえば０．２Ｖ）より高くすることが好ましい。
【００４０】
第１パルス変調器１６は、誤差信号ＶＥＲＲを第１周期信号ＶＯＳＣ１と比較することにより、第１パルス信号Ｓ１を生成する。また第２パルス変調器２４は、誤差信号ＶＥＲＲを第２周期信号ＶＯＳＣ２と比較することにより、第２パルス信号Ｓ２を生成する。
【００４１】
合成部３０は、第１パルス信号Ｓ１と第２パルス信号Ｓ２を合成し、駆動パルス信号Ｓ５を生成する。具体的には、第２パルス信号Ｓ２を用いて、第１パルス信号Ｓ１をマスクすることにより、駆動パルス信号Ｓ５を生成する。さらに合成部３０は、駆動パルス信号Ｓ５のパルス幅を、所定の第２最小パルス幅τＭＩＮ２以下とならないようにクランプする。
【００４２】
合成部３０は、第２論理ゲート３２、第３論理ゲート３４、第２最小パルス幅信号生成部３６を備える。第２論理ゲート３２はＡＮＤゲートであり、第１パルス信号Ｓ１と第２パルス信号Ｓ２の論理積に応じた信号Ｓ５’を生成する。第２最小パルス幅信号生成部３６は、第２周波数ｆ２を有し、第２最小パルス幅τＭＩＮ２を有する第２最小パルス幅信号Ｓ４を生成する。第３論理ゲート３４は、２つの信号Ｓ５’とＳ４の論理和をとることにより、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２以上に制限する。
【００４３】
ドライバ４０は、駆動パルス信号Ｓ５に応じてスイッチングトランジスタＭ１を駆動する。その結果、フィードバック信号ＶＦＢが基準電圧ＶＲＥＦと一致するようにスイッチングトランジスタＭ１のオン、オフのデューティ比が調節され、出力電圧ＶＯＵＴが安定化される。
【００４４】
以上が制御回路１００を備えるスイッチング電源２の構成である。続いてその動作を説明する。
【００４５】
図２（ａ）〜（ｅ）は、図１のスイッチング電源２の動作を示すタイムチャートである。図２（ａ）には、第１周期信号ＶＯＳＣ１、第２周期信号ＶＯＳＣ２およびさまざまなレベルの誤差信号ＶＥＲＲ１〜４が示される。図２（ｂ）〜（ｅ）は、誤差信号ＶＥＲＲ１〜ＶＥＲＲ４それぞれにおける各パルスの波形を示す。
【００４６】
図２（ｂ）に示すように、誤差信号ＶＥＲＲが比較的大きいとき（ＶＥＲＲ１）、第１パルス信号Ｓ１は、誤差信号ＶＥＲＲに応じたパルス幅τ１を有する。このときＶＥＲＲ１＞ＶＯＳＣ２であるため、第２パルス信号Ｓ２はハイレベルを持続する。その結果、駆動パルス信号Ｓ５は、第１パルス信号Ｓ１と同じパルス信号となる。
【００４７】
誤差信号ＶＥＲＲが低下するに従い、第１パルス信号Ｓ１のパルス幅τ１は短くなり、誤差信号ＶＥＲＲがあるレベルより低くなると、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされる。図２（ｃ）に示すように、誤差信号ＶＥＲＲ２に対しても、第２パルス信号Ｓ２はハイレベルを持続する。このときの駆動パルス信号Ｓ５は、第１最小パルス幅τＭＩＮ１を有し、周波数がｆ１のパルス信号となる。
【００４８】
図２（ｄ）を参照する。さらに誤差信号ＶＥＲＲが低下しても（ＶＥＲＲ３）、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にて固定される。そして、第２パルス信号Ｓ２のパルス幅が、誤差信号ＶＥＲＲに応じて決定される。つまり、駆動パルス信号Ｓ５に含まれるパルスの数が、誤差信号ＶＥＲＲに応じて変化する。
【００４９】
図２（ｅ）を参照する。さらに誤差信号ＶＥＲＲが低下すると（ＶＥＲＲ４）、第２パルス信号Ｓ２のパルス幅τ２が小さくなる。そして、駆動パルス信号Ｓ５の各サイクルの一番後ろのパルスのパルス幅τ１が、第２パルス信号Ｓ２のパルス幅τ２の減少にともない短くなっていき、やがて一番最後のパルスが消失する。第２パルス信号Ｓ２のパルス幅τ２がさらに短くなるに従い、第２パルス信号Ｓ２の各ハイレベル期間に含まれる、駆動パルス信号Ｓ５のパルスの数が減少する。やがて、第２パルス信号Ｓ２の各ハイレベル期間には、それぞれ先頭の駆動パルス信号Ｓ５のみが含まれるようになる。さらに第２パルス信号Ｓ２のパルス幅τ２が、第１最小パルス幅τＭＩＮ１より短くなると、駆動パルス信号Ｓ５のパルス幅が減少していき、第２最小パルス幅τＭＩＮ１まで減少したところでクランプされる。
【００５０】
以上がスイッチング電源２の動作である。
このスイッチング電源２によれば、負荷が重いときには、ＶＬ１＜ＶＥＲＲ＜ＶＨ１の領域で動作するため、第１パルス信号Ｓ１のデューティ比が調節され、第１周波数ｆ１でスイッチングトランジスタＭ１が駆動される。
【００５１】
負荷が軽くなるに従い誤差信号ＶＥＲＲが低下し、第１パルス信号Ｓ１のデューティ比が短くなる。やがてＶＥＲＲ＜Ｖｔｈとなると第１最小パルス幅τ１でスイッチングトランジスタＭ１がスイッチングされる。
【００５２】
さらに負荷が軽くなると、ＶＬ２＜ＶＥＲＲ＜ＶＨ２の範囲で動作する。負荷が軽くなるに従い、第２パルス信号Ｓ２のパルス幅τ２が短くなり、第１パルス信号Ｓ１の一部がマスクされ、スイッチングトランジスタＭ１の実効的なオン時間が低下していく。
【００５３】
最終的には、第２パルス信号Ｓ２が短くなると、駆動パルス信号Ｓ５には第１パルス信号Ｓ１の先頭のパルスのみが残り、スイッチングトランジスタＭ１の駆動周波数は、第２周波数ｆ２と等しくなる。そして、駆動パルス信号Ｓ５の先頭のパルス幅は、第２最小パルス幅τＭＩＮ２まで低下し、軽負荷状態において、きわめて短いパルスで、間欠的にスイッチングトランジスタＭ１をスイッチングすることができる。
【００５４】
つまりスイッチング電源２では、軽負荷状態においても、スイッチングトランジスタＭ１のスイッチング周波数が、第２周波数ｆ２までしか低下しない。つまり、軽負荷状態において、間欠モード（パルス周波数変調モードともいう）で動作する従来のスイッチング電源に比べて、周波数の変動を抑制することができる。
【００５５】
第２周波数ｆ２を可聴帯域より高く設定すれば、音響ノイズの発生を抑制することもできる。
【００５６】
以上がスイッチング電源２の基本的な構成、動作および効果である。続いて、その変形例や、具体的な構成例を説明する。
【００５７】
図１のスイッチング電源２において、誤差信号ＶＥＲＲが変化しても、駆動パルス信号Ｓ５の実効的なオン時間が変化しない不感帯が存在することは、系の安定性の観点から好ましくない。たとえば不感帯に起因する現象として、軽負荷状態において、第２パルス信号Ｓ２のパルス幅が振動し、第２パルス信号Ｓ２の１周期に含まれる第１パルス信号Ｓ１の個数が、振動する場合がある。
【００５８】
たとえば図２（ａ）には、第１下限レベルＶＬ１と第２上限レベルＶＨ２がほぼ等しい場合が示されるが、この場合、誤差信号ＶＥＲＲが変化しても、駆動パルス信号Ｓ５が変化しない不感帯（デッドバンド）が、ＶＨ２＜ＶＥＲＲ＜Ｖｔｈの範囲に発生する。これを防止するためには、ＶＨ２＞ＶＬ１とし、さらにＶＨ２≒Ｖｔｈとすればよい。これにより、誤差信号ＶＥＲＲが低下して第１パルス信号Ｓ１のパルス幅がクランプされると、直ちに第２パルス信号Ｓ２のパルス幅が短くなるため、不感帯を解消できる。
【００５９】
また、ＶＬ２＜ＶＥＲＲ＜ＶＨ２の範囲においても、不感帯が存在することに留意すべきである。つまり第２パルス信号Ｓ２の後縁（ネガティブエッジ）が、第１パルス信号Ｓ１がローレベルの区間で変化するとき、誤差信号ＶＥＲＲの変化は、駆動パルス信号Ｓ５の変化として現れない。この問題は、第２周期信号ＶＯＳＣ２の波形を工夫することにより解決できる。
【００６０】
図３は、不感帯を解消するための第２周期信号ＶＯＳＣ２の波形図である。第２オシレータ１４は、第１パルス信号Ｓ１がハイレベルとなる第１最小パルス幅τＭＩＮ１の区間においてスロープを有し、それ以外の区間で平坦となるように、第２周期信号ＶＯＳＣ２を生成する。これにより不感帯を解消できる。
【００６１】
図４は、制御回路１００の一部の具体的な構成例を示す回路図である。図４には、制御回路１００のうち、第１オシレータ１２、第２オシレータ１４、第１最小パルス幅信号生成部２０、第２最小パルス幅信号生成部３６が示される。
【００６２】
第１オシレータ１２は、第１キャパシタＣａ１と、第１充放電回路５０と、を含む。第１キャパシタＣａ１の一端は接地されている。第１充放電回路５０は、第１キャパシタＣａ１の電圧Ｖ１が第１上限レベルＶＨ１に達すると放電を開始し、第１キャパシタＣａ１の電圧Ｖ１が第１下限レベルＶＬ１に達すると充電を開始する。第１オシレータ１２は、第１キャパシタＣａ１の電圧Ｖ１を、第１周期信号ＶＯＳＣ１として出力する。
【００６３】
第１充放電回路５０は、電流源ＣＳ１、ＣＳ２、ＣＳ３、コンパレータＣＭＰ１、抵抗Ｒ１１、Ｒ１２、スイッチＳＷ１を含む。電流源ＣＳ１は、第１キャパシタＣａ１に充電電流ＩＣＨを供給する。電流源ＣＳ２は、オン、オフが切りかえ可能に構成され、オン状態において第１キャパシタＣａ１を放電電流ＩＤＩＳで放電する。
【００６４】
電流源ＣＳ３、抵抗Ｒ１１、Ｒ１２およびスイッチＳＷ１は、電圧ＶＬ１、ＶＨ１を生成する電圧源を構成する。電流源ＣＳ３は、基準電流ＩＲＥＦを生成する。スイッチＳＷ１のオン状態において、第１下限レベルＶＬ１＝ＩＲＥＦ×Ｒ１１が生成される。スイッチＳＷ１のオフ状態において、第１上限レベルＶＨ１＝ＩＲＥＦ×（Ｒ１１＋Ｒ１２）が生成される。コンパレータＣＭＰ１は、第１キャパシタＣａ１の電圧を、基準電圧ＶＬ１／ＶＨ１と比較し、比較結果に応じてスイッチＳＷ１のオン、オフを切りかえるとともに、電流源ＣＳ２のオン、オフを切りかえる。
【００６５】
この第１オシレータ１２によって、ピークがＶＨ１、ボトムがＶＬ１となるのこぎり波の第１周期信号ＶＯＳＣ１が生成される。
【００６６】
コンパレータＣＭＰ１の出力信号（同期クロック）ＣＬＫは、充放電回路（ＣＳ１、ＣＳ２）の充電状態と放電状態の切りかえに応じてレベルが遷移する。同期クロックＣＬＫは、インバータＮ３によって反転され、第１最小パルス幅信号生成部２０および第１充放電回路５０へと出力される。
【００６７】
第１最小パルス幅信号生成部２０は、ローパスフィルタＬＰＦ１、ＬＰＦ２、バッファＢＵＦ１、インバータＮ１、Ｎ２、ＮＡＮＤゲートＮＡ１、を含む。ローパスフィルタＬＰＦ１は、入力された同期クロックＣＬＫ＃（＃は論理反転を示す）をフィルタリングする。バッファＢＵＦ１は、ローパスフィルタＬＰＦ１の出力を受けるヒステリシスバッファ（シュミットバッファ）である。ローパスフィルタＬＰＦ１およびバッファＢＵＦ１は、同期クロックＣＬＫ１を、第１最小パルス幅τＭＩＮ１遅延し、同期クロックＣＬＫ１を生成する。
【００６８】
さらにローパスフィルタＬＰＦ２、バッファＢＵＦ２によって、同期クロックＣＬＫが遅延され、同期クロックＣＬＫ２が生成される。同期クロックＣＬＫ１と同期クロックＣＬＫ２の反転信号ＣＬＫ２＃との論理積をとることにより、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ３が生成される。
【００６９】
第２オシレータ１４は、第２キャパシタＣａ２、分周器５２、第２充放電回路５４を備える。分周器５２は、同期クロックＣＬＫ＃を分周する。分周器５２は、１／２分周器を、ｍ段含む。４段の分周器が設けられる場合、同期クロックＣＬＫ＃は１／１６分周される。つまり分周器５２からは、第２周波数ｆ２を有するパルス信号Ｓ６が出力される。
【００７０】
第２充放電回路５４は、電流源ＣＳ４、ＣＳ５、放電スイッチＳＷ２を含む。
【００７１】
分周器５２において、各ステージで生成される分周されたｍ個の信号は、ＡＮＤゲートＡ１を通過する。ＡＮＤゲートＡ１からは、同期クロックＣＬＫ＃のパルスのうち、１６回に１回アサート（ハイレベル）されるパルス信号Ｓ７が生成される。このパルス信号Ｓ７は、第２周波数ｆ２を有し、パルス幅は同期クロックＣＬＫのそれと等しい。パルス信号Ｓ７がアサートされると、電流源ＣＳ５がオンし、第２キャパシタＣａ２が充電される。電流源ＣＳ５による充電によって、第２周期信号ＶＯＳＣ２が０Ｖから第２下限レベルＶＬ２まで急激に増大する。第１下限レベルＶＬ２は、電流源ＣＳ５からの充電電流ＩＣＨ２に応じて定められる。
ＶＬ２＝τＭＩＮ１×ＩＣＨ２／Ｃａ２
【００７２】
その後、第１最小パルス幅信号Ｓ３がアサート（ハイレベル）されるたびに、電流源ＣＳ４がオンし、充電電流ＩＣＨ１が第２キャパシタＣａ２に供給され、第２キャパシタＣａ２が充電される。充電電流ＩＣＨ１の電流値は、図３の第２周期信号ＶＯＳＣ２の２番目以降のスロープの傾きを規定する。
【００７３】
第２最小パルス幅信号生成部３６は、第１最小パルス幅信号生成部２０と同様に構成される。第２最小パルス幅信号生成部３６は、第２周波数ｆ２のパルス信号Ｓ６を受け、第２最小パルス幅τ２を有する第２最小パルス幅信号Ｓ４を生成する。放電スイッチＳＷ２は、第２最小パルス幅信号Ｓ４がアサートされるたびにオンし、第２キャパシタＣａ２の電荷が放電される。
【００７４】
図４の第２オシレータ１４によれば、図３に示すように、第１最小パルス幅信号Ｓ３のオン区間において、スロープを有する第２周期信号ＶＯＳＣ２を生成できる。
【００７５】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７６】
実施の形態は昇圧型のスイッチング電源について説明したが、本発明は降圧型、昇降圧型のスイッチング電源にも適用可能である。さらには、インダクタＬ１に代えてトランスを有する絶縁型スイッチング電源にも適用可能である。
【００７７】
実施の形態では、第２最小パルス幅信号Ｓ４を用いることにより、駆動パルス信号Ｓ５のパルス幅を、所定の第２最小パルス幅τＭＩＮ２にてクランプする場合を説明している。聴感ノイズを低減する観点から言えば、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２にてクランプした方が有利である。一方、クランプをしなくても、ノイズが知覚されない場合もある。この場合には、第２最小パルス幅信号生成部３６および第３論理ゲート３４を省略でき、回路面積を削減できる。
【００７８】
また、実施の形態では電圧モードのスイッチング電源を説明したが、ピーク電流モードや平均電流モードなどの、別の方式のスイッチング電源にも適用できる。この場合、フィードバックの方式に応じて、第１パルス変調器１６および第２パルス変調器２４の構成を変更すればよいことは当業者に理解されるところである。
【００７９】
（第１の変形例）
図５は、第１の変形例に係るスイッチング電源２ａの構成を示す回路図である。スイッチング電源２ａは、ピーク電流モードの制御回路１００ａを備える。
【００８０】
スイッチングトランジスタＭ１のソースと接地端子間には、検出抵抗Ｒｓが設けられる。アンプ６０は、検出抵抗Ｒｓの電圧降下を増幅することにより、インダクタＬ１に流れる電流に応じた電流検出信号ＶＣＳを生成する。なお、電流検出信号ＶＣＳの生成方法はこれには限定されない。
【００８１】
第１オシレータ１２ａは、第１周波数ｆ１を有するリセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥを生成する。
【００８２】
第１パルス変調器１６ａは、リセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥにもとづいて、第１周波数ｆ１を有し、かつ誤差信号ＶＥＲＲに応じたパルス幅を有する第１パルス信号Ｓ１を生成するとともに、第１パルス信号Ｓ１のパルス幅を所定の第１最小パルス幅τＭＩＮ１にてクランプする。
【００８３】
第１コンパレータ１８ａは、電流検出信号ＶＣＳにスロープ信号ＶＳＬＯＰＥを重畳した信号を、誤差信号ＶＥＲＲと比較し、比較結果に応じたセットパルスＳＳＥＴを生成する。
ＳＲフリップフロップ１９のセット端子には、セットパルスＳＳＥＴが入力され、リセット端子には、第１オシレータ１２ａからのリセットパルスＳＲＥＳＥＴが入力され、ＳＲフリップフロップ１９の出力端子からは、パルス幅変調されたパルス信号Ｓ１’が出力される。
【００８４】
図５のスイッチング電源２ａによれば、図１のスイッチング電源２と同様の効果を得ることができる。
【００８５】
当業者であれば、本発明が、平均電流モード、あるいは固定オン時間、固定オフ時間モードのスイッチングレギュレータにも適用可能であることが理解される。
【００８６】
なお図５の制御回路１００ａに、第２最小パルス幅信号生成部３６および第３論理ゲート３４を追加し、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２で制限してもよい。
【００８７】
（第２の変形例）
図６は、第２の変形例に係るスイッチング電源２ｂの構成を示す回路図である。スイッチング電源２ｂは降圧型のスイッチングレギュレータであり、制御回路１００ｂは、図１と同様に、電圧モードで構成される。出力回路１０２ｂは、インダクタＬ２、整流用ダイオードＤ２、出力キャパシタＣ１を含み、降圧型スイッチングレギュレータのトポロジーを有する。なお整流用ダイオードＤ２に代えて、同期整流用トランジスタを用いてもよい。
【００８８】
スイッチングトランジスタＭ２は、ドライバ４０によって駆動される。図１の第３論理ゲート３４は、図６においてＮＯＲゲート３４ｂに置換されている。
【００８９】
図６においても、第３論理ゲート３４ｂおよび第２最小パルス幅信号生成部３６は省略可能であることはいうまでもない。第３論理ゲート３４ｂを省略する場合、代わりにインバータ（図７のインバータ３４ｃ）を挿入すればよい。
【００９０】
（第３の変形例）
図７は、第３の変形例に係るスイッチング電源２ｃの構成を示す回路図である。スイッチング電源２ｃは昇降圧型のスイッチングレギュレータであり、制御回路１００ｃは、図１、図６と同様に電圧モードで構成される。
出力回路１０２ｃは、昇降圧スイッチングレギュレータのトポロジーを有する。スイッチングトランジスタＭ１およびＭ２は制御回路１００ｃに内蔵されてもよい。
【００９１】
スイッチングトランジスタＭ２を駆動するための駆動パルス信号Ｓ５ｂは、パルス発生器６０によって生成される。スイッチングトランジスタＭ１を駆動するための駆動パルス信号Ｓ５ａは、パルス発生器６２によって生成される。パルス発生器６０および６２の構成は、図１や図６に示されるものと同様である。
【００９２】
図７に、駆動パルス信号Ｓ５ａ、Ｓ５ｂそれぞれの経路上に、パルス幅を制限するために、第２最小パルス幅信号生成部３６および第３論理ゲート３４を追加してもよい。
【００９３】
図６や図７に示す降圧型、あるいは昇降圧型のスイッチングレギュレータにおいても、図５に示すようなピーク電流モード、あるいは平均電流モード、固定オン時間（オフ時間）モードの構成が適用しうることは、当業者に理解される。
【００９４】
（第４の変形例）
第１周期信号ＶＯＳＣ１の周波数ｆ１が、第２周期信号ＶＯＳＣ２の周波数ｆ２のＫ倍（Ｋは２以上の整数）であるとき、第１最小パルス幅信号Ｓ３は、第２周期信号ＶＯＳＣ２の１周期に、Ｋ個のパルスを含む。これまでの実施の形態および変形例においては、Ｋ個のパルスのパルス幅は等しく第１最小パルス幅τＭＩＮ１に設定されていた。
これに対して第４の変形例では、第１パルス変調器は、第１パルス信号に含まれる各パルスのパルス幅を、パルスごとに規定された最小値を下限としてクランプする。第４の変形例は、上述のいずれの実施の形態および変形例とも組み合わせが可能である。
【００９５】
具体的には第１最小パルス幅信号Ｓ３に含まれるＫ個のパルスのうちいくつかのパルス幅は、第１最小パルス幅τＭＩＮ１よりも長く設定される。たとえば第１最小パルス幅信号生成部２０は、Ｋ個のパルスのうち、先頭からＬ個（Ｌは、１≦Ｌ＜Ｋを満たす定数）のパルスのパルス幅を、第１最小パルス幅τＭＩＮ１より長く、具体的には、第１最小パルス幅τＭＩＮ１の２倍の長さとし、残りの（Ｋ−Ｌ）個のパルス幅を第１最小パルス幅τＭＩＮ１としてもよい。
【００９６】
当業者であれば、パルス幅が異なるパルスを含む第１最小パルス幅信号Ｓ３を生成する第１最小パルス幅信号生成部２０は、公知の技術を組み合わせて構成することができ、その構成は本発明において特に限定されない。たとえば、第１最小パルス幅信号生成部２０は、パルスごとのパルス幅を計測するカウンタを用いて構成することができる。
【００９７】
図８は、第４の変形例に係るスイッチング電源の動作を示す波形図である。図８には、Ｋ＝８、Ｌ＝１の場合が示される。すなわち、先頭のパルスのパルス幅が長く設定され、残りの２個目〜８個目のパルスのパルス幅が第１最小パルス幅τＭＩＮ１となっている。
【００９８】
第２周期信号ＶＯＳＣ２の１周期に、インダクタＬ１（Ｌ２）に蓄えられるエネルギーは、その周期内の第１パルス信号Ｓ１のパルス幅の合計に比例する。したがって、第１最小パルス幅信号Ｓ３に含まれるすべてのパルス幅が等しい場合と、第４の変形例のように大きいパルス幅のパルスが挿入される場合とでは、インダクタＬ１に同じエネルギーを供給するために必要なスイッチングトランジスタＭ１（Ｍ２）のスイッチング回数は、第４の変形例の方が少なくて済む。軽負荷状態では、スイッチングトランジスタＭ１のスイッチング回数が少ない方が損失が小さいため、第４の変形例によれば、軽負荷時の消費電力を低減することができる。
【００９９】
特に、先頭のパルスのパルス幅を長くすると、最も軽負荷の状態において、スイッチング回数を減らすことができる。この観点から、少なくとも先頭のパルスのパルス幅は、第１最小パルス幅より長い所定値を下限としてクランプすることが望ましい。
【０１００】
第１最小パルス幅信号Ｓ３の各パルスのパルス幅は、以下のように定められてもよい。
たとえば、Ｋ個のパルスのうち、（１＋ｊ×Ｎ）番目のパルスのパルス幅を長くし、残りのパルス幅を第１最小パルス幅としてもよい。あるいは、先頭のパルスから順に、パルス幅が短くなるようにしてもよい。
この場合でも、すべてのパルス幅を等しくした場合に比べて、軽負荷時のスイッチング回数を減らすことができ、効率を改善できる。
【０１０１】
本実施の形態において、信号のハイレベル、ローレベルの論理値、電圧信号の大小の関係は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【０１０２】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【０１０３】
１…電子機器、２…スイッチング電源、４…負荷回路、１００…制御回路、１０２…出力回路、Ｐ１…入力端子、Ｐ２…出力端子、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流素子、Ｍ１…スイッチングトランジスタ、１０…誤差増幅器、１１…ｇｍアンプ、Ｃ２…キャパシタ、Ｒ３…抵抗、１２…第１オシレータ、１４…第２オシレータ、１６…第１パルス変調器、１８…第１コンパレータ、２０…第１最小パルス幅信号生成部、２２…第１論理ゲート、２４…第２パルス変調器、２６…第２コンパレータ、３０…合成部、３２…第２論理ゲート、３４…第３論理ゲート、３６…第２最小パルス幅信号生成部、４０…ドライバ、Ｓ１…第１パルス信号、Ｓ２…第２パルス信号、Ｓ３…第１最小パルス幅信号、Ｓ４…第２最小パルス幅信号、Ｓ５…駆動パルス信号、Ｃａ１…第１キャパシタ、Ｃａ２…第２キャパシタ、５０…第１充放電回路、５２…分周器、５４…第２充放電回路。
【特許請求の範囲】
【請求項１】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路であって、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、
第１周波数の第１周期信号を生成する第１オシレータと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、
前記誤差信号に応じた信号と前記第１周期信号にもとづいて、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号のパルス幅を所定の第１最小パルス幅を下限としてクランプする第１パルス変調器と、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、
前記第１パルス信号と前記第２パルス信号を合成し、駆動パルス信号を生成する合成部と、
前記駆動パルス信号に応じて前記スイッチング素子を駆動するドライバと、
を備えることを特徴とする制御回路。
【請求項２】
前記第１パルス変調器は、前記誤差信号が低下するに従い、前記第１パルス信号のパルス幅を短くし、前記誤差信号があるしきい値レベルより小さくなると前記第１最小パルス幅を下限としてクランプし、
前記第２パルス変調器は、前記第１パルス信号のパルス幅がクランプされた状態において、前記誤差信号が低下するに従い、前記第２パルス信号のパルス幅を短くすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１周期信号は、第１下限レベルと、前記第１下限レベルより高い第１上限レベルの間で変化するスロープ部分を有し、
前記第２周期信号は、前記第１下限レベルより低い第２下限レベルと、前記第２下限レベルより高い第２上限レベルの間で変化し、
前記第１パルス変調器は、前記誤差信号を前記第１周期信号と比較することにより、前記第１パルス信号を生成し、
前記第２パルス変調器は、前記誤差信号を前記第２周期信号と比較することにより、前記第２パルス信号を生成することを特徴とする請求項２に記載の制御回路。
【請求項４】
前記第２上限レベルは、前記第１下限レベルより高く設定されることを特徴とする請求項３に記載の制御回路。
【請求項５】
前記第１オシレータは、
第１キャパシタと、
前記第１キャパシタの電圧が前記第１上限レベルに達すると放電を開始し、前記第１キャパシタの電圧が前記第１下限レベルに達すると充電を開始する第１充放電回路と、
を含み、前記第１キャパシタの電圧を、前記第１周期信号として出力するとともに、前記充放電回路の充電状態と放電状態の切りかえに応じてレベルが遷移する同期クロックを出力し、
前記第２オシレータは、
第２キャパシタと、
前記同期クロックを分周する分周器と、
分周された前記同期クロックと同期して、前記第２キャパシタの充放電を行う第２充放電回路と、
を含み、前記第２キャパシタの電圧を前記第２周期信号として出力することを特徴とする請求項３または４に記載の制御回路。
【請求項６】
前記第２オシレータは、前記第１パルス信号の前記第１最小パルス幅の区間においてスロープを有し、それ以外の区間で平坦な前記第２周期信号を生成することを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記第１パルス変調器は、
前記スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、前記誤差信号と比較し、セットパルスを生成するコンパレータと、
そのセット端子に前記セットパルスが入力され、そのリセット端子に前記第１周期信号が入力され、前記第１パルス信号を出力するＳＲフリップフロップと、
を含み、前記ＳＲフリップフロップから出力される前記第１パルス信号のパルス幅をクランプすることを特徴とする請求項１または２に記載の制御回路。
【請求項８】
前記第１パルス変調器は、
前記誤差信号を前記第１周期信号と比較して前記第１パルス信号を生成する第１コンパレータを含み、前記第１コンパレータから出力される前記第１パルス信号のパルス幅をクランプすることを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項９】
前記第１パルス変調器は、
前記第１周波数を有し、かつ前記第１最小パルス幅を有する第１最小パルス幅信号を生成する第１最小パルス幅信号生成部と、
クランプ対象の前記第１パルス信号と前記第１最小パルス幅信号を論理演算することにより、前記第１パルス信号のパルス幅を第１最小パルス幅を下限としてクランプする論理ゲートと、
をさらに含むことを特徴とする請求項７または８に記載の制御回路。
【請求項１０】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路であって、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、
第１周波数の第１周期信号を生成する第１オシレータと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、
前記誤差信号に応じた信号と前記第１周期信号にもとづいて、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号に含まれる各パルスのパルス幅を、パルスごとに規定された最小値を下限としてクランプする第１パルス変調器と、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、
前記第１パルス信号と前記第２パルス信号を合成し、駆動パルス信号を生成する合成部と、
前記駆動パルス信号に応じて前記スイッチング素子を駆動するドライバと、
を備えることを特徴とする制御回路。
【請求項１１】
前記第１パルス変調器は、前記第２周期信号の１周期に含まれる前記第１パルス信号の複数のパルスのうち、いくつかを所定の第１最小パルス幅を下限としてクランプし、残りのパルスのパルス幅を、前記第１最小パルス幅より長いパルス幅を下限としてクランプすることを特徴とする請求項１０に記載の制御回路。
【請求項１２】
前記第１パルス変調器は、前記第２周期信号の１周期に含まれる前記第１パルス信号の複数のパルスのうち、少なくとも先頭のパルスを、前記第１最小パルス幅より長い所定値を下限としてクランプすることを特徴とする請求項１１に記載の制御回路。
【請求項１３】
前記第１パルス変調器は、
前記スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、前記誤差信号と比較し、セットパルスを生成するコンパレータと、
そのセット端子に前記セットパルスが入力され、そのリセット端子に前記第１周期信号が入力され、前記第１パルス信号を生成するＳＲフリップフロップと、
を含むことを特徴とする請求項１０から１２のいずれかに記載の制御回路。
【請求項１４】
前記第１パルス変調器は、
前記誤差信号を前記第１周期信号と比較して前記第１パルス信号を生成する第１コンパレータを含むことを特徴とする請求項１０から１２のいずれかに記載の制御回路。
【請求項１５】
前記第１パルス変調器は、
前記第１周波数を有する第１最小パルス幅信号を生成する第１最小パルス幅信号生成部と、
前記第１パルス信号と前記第１最小パルス幅信号を論理演算することにより、前記第１パルス信号のパルス幅をクランプする論理ゲートと、
をさらに含み、
前記第１最小パルス幅信号は、前記第２周期信号の１周期に複数のパルスを含み、複数パルスのうちいくつかのパルス幅は、第１最小パルス幅よりも長く、残りのパルス幅は第１最小パルス幅であることを特徴とする請求項１３または１４に記載の制御回路。
【請求項１６】
前記合成部は、前記第１パルス信号と前記第２パルス信号を合成して得られる信号に、さらに前記第１最小パルス幅より短い第２最小パルス幅を有する第３パルス信号を合成することにより、前記駆動パルス信号を生成することを特徴とする請求項１から９、１１のいずれかに記載の制御回路。
【請求項１７】
スイッチングトランジスタと、
前記スイッチングトランジスタと接続されたインダクタンス素子と、出力キャパシタと、整流素子と、を有する出力回路と、
前記スイッチングトランジスタを駆動する請求項１から１６のいずれかに記載の制御回路と、
を備えることを特徴とするスイッチング電源。
【請求項１８】
請求項１７に記載のスイッチング電源を備えることを特徴とする電子機器。
【請求項１９】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御方法であって、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成するステップと、
第１周波数の第１周期信号を生成するステップと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成するステップと、
前記誤差信号に応じた信号および前記第１周期信号にもとづき、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号のパルス幅を所定の第１最小パルス幅を下限としてクランプするステップと、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成するステップと、
前記第１パルス信号と前記第２パルス信号を合成し、駆動パルス信号を生成するステップと、
前記駆動パルス信号に応じて前記スイッチング素子を駆動するステップと、
を備えることを特徴とする制御方法。
【請求項２０】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御方法であって、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成するステップと、
第１周波数の第１周期信号を生成するステップと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成するステップと、
前記誤差信号に応じた信号および前記第１周期信号にもとづき、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号に含まれる各パルスのパルス幅を、パルスごとに規定された最小値を下限としてクランプするステップと、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成するステップと、
前記第１パルス信号と前記第２パルス信号を合成し、駆動パルス信号を生成するステップと、
前記駆動パルス信号に応じて前記スイッチング素子を駆動するステップと、
を備えることを特徴とする制御方法。
【請求項２１】
前記クランプするステップは、前記第２周期信号の１周期に含まれる前記第１パルス信号の複数のパルスのうち、いくつかを所定の第１最小パルス幅を下限としてクランプし、残りのパルスのパルス幅を、前記第１最小パルス幅より長いパルス幅を下限としてクランプすることを特徴とする請求項２０に記載の制御方法。
【請求項２２】
前記クランプするステップは、前記第２周期信号の１周期に含まれる前記第１パルス信号の複数のパルスのうち、少なくとも先頭のパルスを、前記第１最小パルス幅より長い所定値を下限としてクランプすることを特徴とする請求項２１に記載の制御方法。
【請求項１】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路であって、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、
第１周波数の第１周期信号を生成する第１オシレータと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、
前記誤差信号に応じた信号と前記第１周期信号にもとづいて、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号のパルス幅を所定の第１最小パルス幅を下限としてクランプする第１パルス変調器と、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、
前記第１パルス信号と前記第２パルス信号を合成し、駆動パルス信号を生成する合成部と、
前記駆動パルス信号に応じて前記スイッチング素子を駆動するドライバと、
を備えることを特徴とする制御回路。
【請求項２】
前記第１パルス変調器は、前記誤差信号が低下するに従い、前記第１パルス信号のパルス幅を短くし、前記誤差信号があるしきい値レベルより小さくなると前記第１最小パルス幅を下限としてクランプし、
前記第２パルス変調器は、前記第１パルス信号のパルス幅がクランプされた状態において、前記誤差信号が低下するに従い、前記第２パルス信号のパルス幅を短くすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１周期信号は、第１下限レベルと、前記第１下限レベルより高い第１上限レベルの間で変化するスロープ部分を有し、
前記第２周期信号は、前記第１下限レベルより低い第２下限レベルと、前記第２下限レベルより高い第２上限レベルの間で変化し、
前記第１パルス変調器は、前記誤差信号を前記第１周期信号と比較することにより、前記第１パルス信号を生成し、
前記第２パルス変調器は、前記誤差信号を前記第２周期信号と比較することにより、前記第２パルス信号を生成することを特徴とする請求項２に記載の制御回路。
【請求項４】
前記第２上限レベルは、前記第１下限レベルより高く設定されることを特徴とする請求項３に記載の制御回路。
【請求項５】
前記第１オシレータは、
第１キャパシタと、
前記第１キャパシタの電圧が前記第１上限レベルに達すると放電を開始し、前記第１キャパシタの電圧が前記第１下限レベルに達すると充電を開始する第１充放電回路と、
を含み、前記第１キャパシタの電圧を、前記第１周期信号として出力するとともに、前記充放電回路の充電状態と放電状態の切りかえに応じてレベルが遷移する同期クロックを出力し、
前記第２オシレータは、
第２キャパシタと、
前記同期クロックを分周する分周器と、
分周された前記同期クロックと同期して、前記第２キャパシタの充放電を行う第２充放電回路と、
を含み、前記第２キャパシタの電圧を前記第２周期信号として出力することを特徴とする請求項３または４に記載の制御回路。
【請求項６】
前記第２オシレータは、前記第１パルス信号の前記第１最小パルス幅の区間においてスロープを有し、それ以外の区間で平坦な前記第２周期信号を生成することを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記第１パルス変調器は、
前記スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、前記誤差信号と比較し、セットパルスを生成するコンパレータと、
そのセット端子に前記セットパルスが入力され、そのリセット端子に前記第１周期信号が入力され、前記第１パルス信号を出力するＳＲフリップフロップと、
を含み、前記ＳＲフリップフロップから出力される前記第１パルス信号のパルス幅をクランプすることを特徴とする請求項１または２に記載の制御回路。
【請求項８】
前記第１パルス変調器は、
前記誤差信号を前記第１周期信号と比較して前記第１パルス信号を生成する第１コンパレータを含み、前記第１コンパレータから出力される前記第１パルス信号のパルス幅をクランプすることを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項９】
前記第１パルス変調器は、
前記第１周波数を有し、かつ前記第１最小パルス幅を有する第１最小パルス幅信号を生成する第１最小パルス幅信号生成部と、
クランプ対象の前記第１パルス信号と前記第１最小パルス幅信号を論理演算することにより、前記第１パルス信号のパルス幅を第１最小パルス幅を下限としてクランプする論理ゲートと、
をさらに含むことを特徴とする請求項７または８に記載の制御回路。
【請求項１０】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路であって、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、
第１周波数の第１周期信号を生成する第１オシレータと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、
前記誤差信号に応じた信号と前記第１周期信号にもとづいて、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号に含まれる各パルスのパルス幅を、パルスごとに規定された最小値を下限としてクランプする第１パルス変調器と、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、
前記第１パルス信号と前記第２パルス信号を合成し、駆動パルス信号を生成する合成部と、
前記駆動パルス信号に応じて前記スイッチング素子を駆動するドライバと、
を備えることを特徴とする制御回路。
【請求項１１】
前記第１パルス変調器は、前記第２周期信号の１周期に含まれる前記第１パルス信号の複数のパルスのうち、いくつかを所定の第１最小パルス幅を下限としてクランプし、残りのパルスのパルス幅を、前記第１最小パルス幅より長いパルス幅を下限としてクランプすることを特徴とする請求項１０に記載の制御回路。
【請求項１２】
前記第１パルス変調器は、前記第２周期信号の１周期に含まれる前記第１パルス信号の複数のパルスのうち、少なくとも先頭のパルスを、前記第１最小パルス幅より長い所定値を下限としてクランプすることを特徴とする請求項１１に記載の制御回路。
【請求項１３】
前記第１パルス変調器は、
前記スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、前記誤差信号と比較し、セットパルスを生成するコンパレータと、
そのセット端子に前記セットパルスが入力され、そのリセット端子に前記第１周期信号が入力され、前記第１パルス信号を生成するＳＲフリップフロップと、
を含むことを特徴とする請求項１０から１２のいずれかに記載の制御回路。
【請求項１４】
前記第１パルス変調器は、
前記誤差信号を前記第１周期信号と比較して前記第１パルス信号を生成する第１コンパレータを含むことを特徴とする請求項１０から１２のいずれかに記載の制御回路。
【請求項１５】
前記第１パルス変調器は、
前記第１周波数を有する第１最小パルス幅信号を生成する第１最小パルス幅信号生成部と、
前記第１パルス信号と前記第１最小パルス幅信号を論理演算することにより、前記第１パルス信号のパルス幅をクランプする論理ゲートと、
をさらに含み、
前記第１最小パルス幅信号は、前記第２周期信号の１周期に複数のパルスを含み、複数パルスのうちいくつかのパルス幅は、第１最小パルス幅よりも長く、残りのパルス幅は第１最小パルス幅であることを特徴とする請求項１３または１４に記載の制御回路。
【請求項１６】
前記合成部は、前記第１パルス信号と前記第２パルス信号を合成して得られる信号に、さらに前記第１最小パルス幅より短い第２最小パルス幅を有する第３パルス信号を合成することにより、前記駆動パルス信号を生成することを特徴とする請求項１から９、１１のいずれかに記載の制御回路。
【請求項１７】
スイッチングトランジスタと、
前記スイッチングトランジスタと接続されたインダクタンス素子と、出力キャパシタと、整流素子と、を有する出力回路と、
前記スイッチングトランジスタを駆動する請求項１から１６のいずれかに記載の制御回路と、
を備えることを特徴とするスイッチング電源。
【請求項１８】
請求項１７に記載のスイッチング電源を備えることを特徴とする電子機器。
【請求項１９】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御方法であって、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成するステップと、
第１周波数の第１周期信号を生成するステップと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成するステップと、
前記誤差信号に応じた信号および前記第１周期信号にもとづき、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号のパルス幅を所定の第１最小パルス幅を下限としてクランプするステップと、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成するステップと、
前記第１パルス信号と前記第２パルス信号を合成し、駆動パルス信号を生成するステップと、
前記駆動パルス信号に応じて前記スイッチング素子を駆動するステップと、
を備えることを特徴とする制御方法。
【請求項２０】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御方法であって、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成するステップと、
第１周波数の第１周期信号を生成するステップと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成するステップと、
前記誤差信号に応じた信号および前記第１周期信号にもとづき、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号に含まれる各パルスのパルス幅を、パルスごとに規定された最小値を下限としてクランプするステップと、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成するステップと、
前記第１パルス信号と前記第２パルス信号を合成し、駆動パルス信号を生成するステップと、
前記駆動パルス信号に応じて前記スイッチング素子を駆動するステップと、
を備えることを特徴とする制御方法。
【請求項２１】
前記クランプするステップは、前記第２周期信号の１周期に含まれる前記第１パルス信号の複数のパルスのうち、いくつかを所定の第１最小パルス幅を下限としてクランプし、残りのパルスのパルス幅を、前記第１最小パルス幅より長いパルス幅を下限としてクランプすることを特徴とする請求項２０に記載の制御方法。
【請求項２２】
前記クランプするステップは、前記第２周期信号の１周期に含まれる前記第１パルス信号の複数のパルスのうち、少なくとも先頭のパルスを、前記第１最小パルス幅より長い所定値を下限としてクランプすることを特徴とする請求項２１に記載の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−１３３００（Ｐ２０１３−１３３００Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−２１３３２３（Ｐ２０１１−２１３３２３）
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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