スイッチング電源の制御回路および制御方法、ならびにそれらを用いた試験装置
【課題】別の回路との同期を維持しつつ、負荷応答が改善されたスイッチング電源を提供する。
【解決手段】パルス幅変調器１０は、スイッチング電源４の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが所定の基準電圧ＶＲＥＦに近づくようにデューティ比が調節されるパルス幅変調信号ＳＰＷＭを生成する。下側コンパレータ３０は、フィードバック電圧ＶＦＢが下側しきい値電圧ＶＴＨ＿Ｌより低くなるとアサートされる第１比較信号ＣＭＰ１を生成する。ドライバ２０は、（ａ）第１比較信号ＣＭＰ１がネゲートされているときは、パルス幅変調信号ＳＰＷＭにもとづきスイッチングトランジスタＭ１を駆動し、（ｂ１）第１比較信号ＣＭＰ１がアサートされるときは、パルス幅変調信号ＳＰＷＭと同期し、かつ所定の第１パルス幅を有する第１固定パルス信号Ｓ１にもとづきスイッチングトランジスタＭ１を駆動する。
【解決手段】パルス幅変調器１０は、スイッチング電源４の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが所定の基準電圧ＶＲＥＦに近づくようにデューティ比が調節されるパルス幅変調信号ＳＰＷＭを生成する。下側コンパレータ３０は、フィードバック電圧ＶＦＢが下側しきい値電圧ＶＴＨ＿Ｌより低くなるとアサートされる第１比較信号ＣＭＰ１を生成する。ドライバ２０は、（ａ）第１比較信号ＣＭＰ１がネゲートされているときは、パルス幅変調信号ＳＰＷＭにもとづきスイッチングトランジスタＭ１を駆動し、（ｂ１）第１比較信号ＣＭＰ１がアサートされるときは、パルス幅変調信号ＳＰＷＭと同期し、かつ所定の第１パルス幅を有する第１固定パルス信号Ｓ１にもとづきスイッチングトランジスタＭ１を駆動する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関する。
【背景技術】
【０００２】
負荷に安定した電圧を供給するために、昇圧型、降圧型、あるいは昇降圧型のＤＣ／ＤＣコンバータが利用される。ＤＣ／ＤＣコンバータの制御方式には、電圧モード、ピーク電流モード、平均電流モードなどが存在する。
【０００３】
図１は、電圧モードの降圧型ＤＣ／ＤＣコンバータの構成例を示す図である。ＤＣ／ＤＣコンバータ４は、入力端子Ｐ１に直流電源６からの直流電圧ＶＩＮを受け、それを降圧して出力端子Ｐ２に接続される負荷８に供給する。
【０００４】
パルス幅変調器１０ｒは、ＤＣ／ＤＣコンバータ４の出力電圧ＶＯＵＴが所定の基準電圧ＶＲＥＦと一致するように、パルス幅変調（ＰＷＭ）信号ＳＰＷＭのデューティ比を調節する。ドライバ２０ｒは、そのＰＷＭ信号ＳＰＷＭに応じて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【０００５】
パルス幅変調器１０ｒの誤差増幅器１２は、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢと所定の基準電圧ＶＲＥＦの誤差に応じた誤差電圧ＶＥＲＲを生成する。ＰＷＭコンパレータ１６は、所定の周波数を有するのこぎり波もしくは三角波の周期信号ＶＯＳＣと、誤差電圧ＶＥＲＲを比較し、２つの電圧の交点ごとにレベルが変化するＰＷＭ信号ＳＰＷＭを生成する。
【０００６】
図１のＤＣ／ＤＣコンバータ４ｒでは、インダクタＬ１と出力キャパシタＣ１の２次遅れ系となるため位相回転が大きくなる。したがって誤差増幅器１２の後段もしくはそれと一体に位相補償器１４を設け、高周波成分のフィードバックループの利得を下げなければならない。つまり系の安定性と引き換えに、過渡応答特性が犠牲となる。この問題は、ピーク電流モード、平均電流モード、オン時間（オフ時間）固定モードをはじめとする別の形式のＤＣ／ＤＣコンバータでも起こりうるし、ＡＣ／ＤＣコンバータにおいても起こりうる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００６／００９７７１２Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
誤差増幅器を用いたフィードバック制御の過渡応答特性の問題を解決するために、ヒステリシス制御方式のＤＣ／ＤＣコンバータが利用される場合もある。ヒステリシス制御方式では、ヒステリシスコンパレータによって、ＤＣ／ＤＣコンバータの出力電圧を、ヒステリシスを有するしきい値電圧（基準電圧）と比較し、比較結果に応じてスイッチングトランジスタをスイッチングさせる。この方式では、位相補償器が不要となるため、高速応答が実現できる。
【０００９】
一方でヒステリシス制御方式のＤＣ／ＤＣコンバータは、スイッチング周波数が時々刻々と変動するという問題を有する。スイッチング周波数が変動すると、他のＤＣ／ＤＣコンバータや他の回路との間で同期をとることができない。
また、原理的に出力電圧にリップルが重畳するため、低ノイズ化が難しい。また過渡応答を改善するために負荷のコンデンサ容量を大きくすると意図した動作が得られなくなり、また負荷のコンデンサにある程度大きな等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）が必要となる。
【００１０】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、別の回路との同期を維持しつつ、負荷応答が改善されたスイッチング電源の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、スイッチングトランジスタを含むスイッチング電源の制御回路に関する。制御回路は、スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、フィードバック電圧を、基準電圧より低く設定された所定の下側しきい値電圧と比較し、フィードバック電圧が下側しきい値電圧より低くなるとアサートされる第１比較信号を生成する下側コンパレータと、パルス幅変調信号および第１比較信号を受け、（ａ）第１比較信号がネゲートされているときは、パルス幅変調信号にもとづきスイッチングトランジスタを駆動し、（ｂ１）第１比較信号がアサートされるときは、パルス幅変調信号と同期し、かつ所定の第１パルス幅を有する第１固定パルス信号にもとづきスイッチングトランジスタを駆動するドライバと、を備える。
【００１２】
この態様によると、負荷が安定している場合には、パルス幅変調信号にもとづいてスイッチングトランジスタが駆動され、スイッチング電源の出力電圧が基準電圧に応じた目標レベル付近に安定化される。負荷電流が急激に増加すると、言い換えれば負荷が突然重くなると、パルス幅変調器の応答が追従できずに、フィードバック電圧が下側しきい値電圧まで低下し、第１比較信号がアサートされる。これにより、パルス幅変調信号にもとづく制御から、第１固定パルス信号にもとづく制御に移行するため、フィードバック電圧を直ちに基準電圧に近づけることができ、応答性を改善できる。加えて、第１固定パルス信号は、パルス幅変調信号と同期して生成されるため、第１固定パルス信号にもとづく制御と、パルス幅変調信号にもとづく制御の間で遷移が発生しても、他の回路との同期を維持することができる。
【００１３】
第１固定パルス信号のデューティ比は９０％以上であってもよい。第１固定パルス信号のデューティ比は１００％であってもよい。
【００１４】
ドライバは、第１比較信号がアサートされると、パルス幅変調信号の複数の周期にわたり連続してスイッチングトランジスタをオンさせるレベルを持続する第１固定パルス信号を出力してもよい。
【００１５】
本発明の別の態様もまた、制御回路である。この制御回路は、スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、フィードバック電圧を、基準電圧より高く設定された所定の上側しきい値電圧と比較し、フィードバック電圧が上側しきい値電圧より高くなるとアサートされる第２比較信号を生成する上側コンパレータと、パルス幅変調信号および第２比較信号を受け、（ａ）第２比較信号がネゲートされているときは、パルス幅変調信号にもとづきスイッチングトランジスタを駆動し、（ｂ２）第２比較信号がアサートされるときは、パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづきスイッチングトランジスタを駆動するドライバと、を備える。
【００１６】
この態様によると、負荷が安定している場合には、パルス幅変調信号にもとづいてスイッチングトランジスタが駆動され、フィードバック電圧が基準電圧付近に安定化される。負荷電流が急激に減少すると、言い換えれば負荷が突然軽くなると、パルス幅変調器の応答が追従できずに、フィードバック電圧が上側しきい値電圧まで上昇し、第２比較信号がアサートされる。これにより、パルス幅変調信号にもとづく制御から、第２固定パルス信号にもとづく制御に移行するため、フィードバック電圧を直ちに基準電圧に近づけることができ、応答性を改善できる。加えて、第２固定パルス信号は、パルス幅変調信号と同期して生成されるため、第２固定パルス信号にもとづく制御と、パルス幅変調信号にもとづく制御の間で遷移が発生しても、他の回路との同期を維持することができる。
【００１７】
第２固定パルス信号のデューティ比は１０％以下であってもよい。また第２固定パルス信号のデューティ比は０％であってもよい。
【００１８】
ドライバは、第２比較信号がアサートされると、パルス幅変調信号の複数の周期にわたり連続してスイッチングトランジスタをオフさせるレベルを持続する第２固定パルス信号を出力してもよい。
【００１９】
本発明の別の態様は、試験装置に関する。試験装置は、被試験デバイスに対して電力を供給するスイッチング電源を備える。スイッチング電源は、制御回路によって制御される。
【００２０】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、別の回路との同期を維持しつつ、スイッチング電源の負荷応答を改善できる。
【図面の簡単な説明】
【００２２】
【図１】電圧モードの降圧型ＤＣ／ＤＣコンバータの構成例を示す図である。
【図２】実施の形態に係るＤＣ／ＤＣコンバータ構成を示す回路図である。
【図３】図３（ａ）、（ｂ）は、パルス合成部の構成例を示す回路図である。
【図４】図２のＤＣ／ＤＣコンバータを備える試験装置のブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２５】
図２は、実施の形態に係るＤＣ／ＤＣコンバータ４構成を示す回路図である。ＤＣ／ＤＣコンバータ４は、同期整流型の降圧コンバータであり、その入力端子Ｐ１には、直流電源６からの入力電圧ＶＩＮが入力される。ＤＣ／ＤＣコンバータ４の出力端子Ｐ２には負荷８が接続され、入力電圧ＶＩＮを降圧して目標レベルに安定化した出力電圧ＶＯＵＴを、負荷８に供給する。
【００２６】
ＤＣ／ＤＣコンバータ４は、制御回路１００および出力回路１０２を備える。出力回路１０２は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。出力回路１０２の構成は一般的なものであるため説明を省略する。
【００２７】
制御回路１００は、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを受け、それが出力電圧の目標レベルに応じた基準電圧ＶＲＥＦと一致するように、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００２８】
制御回路１００は、パルス幅変調器１０、ドライバ２０、下側コンパレータ３０、上側コンパレータ３２を備える。
【００２９】
パルス幅変調器１０は、ＤＣ／ＤＣコンバータ４の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが所定の基準電圧ＶＲＥＦに近づくようにデューティ比（パルス幅）が調節されるＰＷＭ信号ＳＰＷＭを生成する。図２のパルス幅変調器１０は、いわゆる電圧モード制御を行う回路であるが、特に限定されるものではなく、ピーク電流モード、平均電流モードなど、公知の、あるいは将来利用可能なさまざまな変調器が適用可能である。
【００３０】
図２のパルス幅変調器１０は、誤差増幅器１２、位相補償器１４、ＰＷＭコンパレータ１６、オシレータ１８を備える。誤差増幅器１２は、フィードバック電圧ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅し、誤差に応じた誤差電圧ＶＥＲＲを生成する。位相補償器１４は、誤差電圧ＶＥＲＲの高周波成分を除去する。位相補償器１４は、ローパスフィルタ、またはローパスフィルタおよびハイパスフィルタを並列に組み合わせて構成してもよい。具体的には誤差増幅器１２は、ｇｍアンプであり、位相補償器１４は、誤差増幅器１２の出力端子と接地端子の間に直列に接続されたキャパシタおよび抵抗を含んでもよい。
【００３１】
オシレータ１８は、所定の周波数を有する三角波もしくはのこぎり波の周期電圧ＶＯＳＣを生成する。またオシレータ１８は、周期信号ＶＯＳＣと同期し、かつ同じ周波数を有するクロック信号ＣＬＫを生成する。周期信号ＶＯＳＣおよびクロック信号ＣＬＫの周期をＴｐと書く。ＰＷＭコンパレータ１６は、誤差電圧ＶＥＲＲを周期電圧ＶＯＳＣと比較し、ＶＥＲＲ＞ＶＯＳＣのときに第１レベル（たとえばハイレベル）、ＶＥＲＲ＜ＶＯＳＣのとき第２レベル（たとえばローレベル）となるＰＷＭ信号ＳＰＷＭを出力する。ＰＷＭ信号ＳＰＷＭのデューティ比（周期Ｔｐに対するハイレベルの期間の比率）は、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦに近づくようにフィードバック制御される。
【００３２】
下側コンパレータ３０は、ＤＣ／ＤＣコンバータ４の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを、基準電圧ＶＲＥＦより低く設定された所定の下側しきい値電圧ＶＴＨ＿Ｌと比較する。ＶＴＨ＿Ｌ＝ＶＲＥＦ−ΔＶＬとする。下側コンパレータ３０は、フィードバック電圧ＶＦＢが下側しきい値電圧ＶＴＨ＿Ｌより低くなるとアサート（ハイレベル）される第１比較信号ＣＭＰ１を生成する。
【００３３】
上側コンパレータ３２は、フィードバック電圧ＶＦＢを、基準電圧ＶＲＥＦより高く設定された所定の上側しきい値電圧ＶＴＨ＿Ｈと比較する。ＶＴＨ＿Ｈ＝ＶＲＥＦ＋ΔＶＨとする。上側コンパレータ３２は、フィードバック電圧ＶＦＢが上側しきい値電圧ＶＴＨ＿Ｈより高くなるとアサート（ハイレベル）される第２比較信号ＣＭＰ２を生成する。
【００３４】
ドライバ２０は、ＰＷＭ信号ＳＰＷＭ、第１比較信号ＣＭＰ１、第２比較信号ＣＭＰ２およびクロック信号ＣＬＫを受ける。ドライバ２０は、以下のように、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００３５】
（ａ） ドライバ２０は、第１比較信号ＣＭＰ１および比較信号ＣＭＰ２の両方がネゲートされているとき、言い換えれば、フィードバック電圧ＶＦＢが、下側しきい値電圧ＶＴＨ＿Ｌから上側しきい値電圧ＶＴＨ＿Ｈの範囲に含まれているとき、ＰＷＭ信号ＳＰＷＭにもとづきスイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。具体的には、ドライバ２０は、ＰＷＭ信号ＳＰＷＭがハイレベルの期間、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、ＰＷＭ信号ＳＰＷＭがローレベルの期間、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。なお、スイッチングトランジスタＭ１と同期整流トランジスタＭ２の両方が同時にオンするのを防止するため、デッドタイムを挿入してもよい。
【００３６】
（ｂ１） ドライバ２０は、第１比較信号ＣＭＰ１がアサートされるとき、すなわち、フィードバック電圧ＶＦＢが下側しきい値電圧ＶＴＨ＿Ｌを下回ると、第１固定パルス信号Ｓ１にもとづき、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００３７】
第１固定パルス信号Ｓ１は、ＰＷＭ信号ＳＰＷＭと同期し、かつ所定の第１パルス幅を有している。たとえば第１固定パルス信号Ｓ１の第１デューティ比は９０％以上であることが好ましい。本実施の形態において、第１デューティ比は１００％である。
【００３８】
（ｂ２） ドライバ２０は、第２比較信号ＣＭＰ２がアサートされるとき、すなわちフィードバック電圧ＶＦＢが上側しきい値電圧ＶＴＨ＿Ｈを上回ると、第２固定パルス信号Ｓ２にもとづき、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００３９】
第２固定パルス信号Ｓ２は、第１固定パルス信号Ｓ１同様にＰＷＭ信号ＳＰＷＭと同期し、かつ所定の第２パルス幅を有している。たとえば第２固定パルス信号Ｓ２の第２デューティ比は１０％以下であることが好ましい。本実施の形態において、第２デューティ比は０％である。つまり第２パルス幅はゼロである。
【００４０】
ドライバ２０は、パルス合成部２２および駆動部２４を備える。パルス合成部２２は、第１比較信号ＣＭＰ１、第２比較信号ＣＭＰ２がともにネゲート（ローレベル）されるとき、パルス幅変調器１０からのＰＷＭ信号ＳＰＷＭを通過させる。また、パルス合成部２２は、第１比較信号ＣＭＰ１がアサートされると、クロック信号ＣＬＫの１周期Ｔｐの間、その出力をハイレベルに固定し、第１固定パルス信号Ｓ１を出力する。パルス合成部２２は、第２固定パルス信号Ｓ２がアサートされると、クロック信号ＣＬＫの１周期Ｔｐの間、その出力をローレベルに固定し、第２固定パルス信号Ｓ２を出力する。なおパルス合成部２２は、インダクタＬ１に流れるインダクタ電流ＩＬなどに応じた帰還信号を受け、電流モード制御をする回路を内蔵してもよい。
【００４１】
図３（ａ）、（ｂ）は、パルス合成部２２の構成例を示す回路図である。図３（ａ）のパルス合成部２２ａはセレクタＳＥＬおよびフリップフロップＦＦを含む。フリップフロップＦＦは、第１比較信号ＣＭＰ１、第２比較信号ＣＭＰ２を、クロック信号ＣＬＫのエッジごとにラッチする。セレクタＳＥＬは、ＰＷＭ信号ＳＰＷＭ、ハイレベル電圧ＶＨ、ローレベル電圧ＶＬのうち、フリップフロップＦＦの出力信号に応じたひとつを選択する。
【００４２】
図３（ｂ）のパルス合成部２２ｂは、フリップフロップＦＦと、論理ゲートＯＲ１、ＡＮＤ１を含む。ＯＲゲートＯＲ１は、ＰＷＭ信号ＳＰＷＭと、ラッチされた第１比較信号ＣＭＰ１の論理和を生成する。第１比較信号ＣＭＰ１がアサートされると、クロック信号ＣＬＫの１周期にわたり、ＯＲゲートＯＲ１の出力はハイレベルに固定される。ＡＮＤゲートＡＮＤ１は、ＯＲゲートＯＲ１の出力と、フリップフロップＦＦの出力Ｑ２の反転信号（＃Ｑ２）の論理積を生成する。第２比較信号ＣＭＰ２がアサートされると、クロック信号ＣＬＫの１周期にわたり、ＡＮＤ１ゲートＡＮＤ１の出力はローレベルに固定される。
【００４３】
パルス合成部２２の構成は、図３に示されるものには限定されず、デジタル回路あるいはアナログ回路によって構成することができ、その構成は特に限定されない。
【００４４】
図２の駆動部２４は、パルス合成部２２からの信号ＳＰＷＭ、Ｓ１、Ｓ２にもとづき、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的にスイッチングする。
【００４５】
以上が実施の形態に係るＤＣ／ＤＣコンバータ４の構成である。続いてその動作を説明する。
【００４６】
（第１制御）
負荷変動が小さい定常状態では、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦ付近に保たれる。ＶＴＨ＿Ｌ＜ＶＦＢ＜ＶＴＨ＿Ｈが成り立つとき第１比較信号ＣＭＰ１、第２比較信号ＣＭＰ２はいずれもネゲートされており、パルス幅変調器１０を含むフィードバックループによって、出力電圧ＶＯＵＴが目標レベルに保たれる。
【００４７】
（第２制御）
負荷変動が発生すると、パルス幅変調器１０がその変動に追従できず、出力電圧ＶＯＵＴおよびフィードバック電圧ＶＦＢが変動する。負荷８に流れる負荷電流が急激に増加したり入力電圧ＶＩＮが急激に低下すると、出力電圧ＶＯＵＴが低下し、ＶＦＢ＜ＶＴＨ＿Ｌとなって第１比較信号ＣＭＰ１がアサートされる。その結果、直ちにクロック信号ＣＬＫ（ＰＷＭ信号）の１周期Ｔｐにわたり、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフに固定される。これを第２制御ともいう。これにより、出力電圧ＶＯＵＴが上昇する方向にフィードバックがかかり、ＶＴＨ＿Ｌ＜ＶＦＢの状態に戻ると、パルス幅変調器１０による制御に復帰する。もし、１クロックにわたる第２制御によって第１制御に戻らない場合、続く周期も第２制御が継続される。
【００４８】
（第３状態）
反対に負荷８に流れる負荷電流が急激に減少したり、入力電圧ＶＩＮが急激に上昇すると、出力電圧ＶＯＵＴが上昇し、ＶＦＢ＞ＶＴＨ＿Ｈとなって第２比較信号ＣＭＰ２がアサートされる。その結果、直ちにクロック信号ＣＬＫ（ＰＷＭ信号）の１周期Ｔｐにわたり、スイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンに固定される。これを第３制御という。これにより、出力電圧ＶＯＵＴが低下する方向にフィードバックがかかり、ＶＦＢ＜ＶＴＨ＿Ｈの状態に戻ると、パルス幅変調器１０による制御に復帰する。もし、１クロックにわたる第３制御によって第１制御に戻らない場合、続く周期も第３制御が継続される。
【００４９】
このように、実施の形態に係るＤＣ／ＤＣコンバータ４によれば、定常状態では意匠補償器を有するパルス幅変調器１０によって、出力電圧ＶＯＵＴを小さなリップルで目標レベル付近に保つことができる。
【００５０】
また、急峻な負荷変動や入力電圧変動が発生し、出力電圧ＶＯＵＴが目標レベルから逸脱すると、ただちに下側コンパレータ３０もしくは上側コンパレータ３２による第２制御もしくは第３制御に切りかわる。第２制御、第３制御のフィードバックループは、位相補償器を有さないため、きわめて高速な応答性を有する。したがって、パルス幅変調器１０を用いる第１制御に比べてきわめて短時間で出力電圧ＶＯＵＴを元の目標レベルに引き戻すことができる。
【００５１】
さらに、下側コンパレータ３０や上側コンパレータ３２を含むフィードバック制御において生成される第１固定パルス信号Ｓ１および第２固定パルス信号Ｓ２は、いずれも、クロック信号ＣＬＫ、すなわちＰＷＭ信号ＳＰＷＭと同期している。したがってパルス幅変調器１０によるフィードバック制御と、下側コンパレータ３０もしくは上側コンパレータ３２によるフィードバック制御のいずれの場合でも、常にオシレータ１８との同期動作が保証されることになり、ＤＣ／ＤＣコンバータ４とその他の回路ブロックの同期を維持することが可能となる。
【００５２】
ここで、実施の形態に係るＤＣ／ＤＣコンバータ４の効果は、以下の比較技術との対比によって、より明確となる。
（比較技術）
電圧モードの欠点と、ヒステリシスモードの欠点を補うために、電圧モードとヒステリシスモードを組み合わせた制御回路について検討する。この比較技術に係る制御回路では、定常状態において電圧モードで動作し、良好な出力電圧のレギュレーションを得ることができる。また負荷変動時や入力電圧変動時には、ヒステリシスモードで動作し、その高速な応答性によって、出力電圧の変動を抑制できる。
【００５３】
ところが比較技術に係る制御回路は、定常状態では内部オシレータと同期して動作するため外部回路との周波数同期が可能であるが、過渡状態では外部回路との周波数同期、位相同期がともにとれなくなるという問題が生ずる。
【００５４】
これに対して、実施の形態に係るＤＣ／ＤＣコンバータ４は、常にオシレータ１８と同期動作するため、外部回路との周波数同期、位相同期を保つことが可能となるという効果を得ることができる。
【００５５】
続いて、しきい値電圧ＶＴＨ＿Ｈ、ＶＴＨ＿Ｌの好ましい設定について説明する。スイッチングトランジスタＭ１のオン時間をＴｏｎ、そのオフ時間をＴＯＦＦと書く。デッドタイムを無視すれば、ＴＯＮ＋ＴＯＦＦ＝Ｔｐが成り立つ。
【００５６】
ＶＴＨ＿Ｌ＜ＶＦＢ＜ＶＴＨ＿Ｈが成り立つ期間、パルス幅変調器１０によって出力電圧ＶＯＵＴが目標レベルＶＯＵＴ１に安定化される。第１状態におけるインダクタＬ１に流れるインダクタ電流ＩＬのリップルΔＩ１は、式（１）で与えられる。
ΔＩａ＝（ＶＩＮ−ＶＯＵＴａ）ＴＯＮ／Ｌ＝ＶＯＵＴａ・ＴＯＦＦ／Ｌ …（１）
【００５７】
ＶＦＢ＜ＶＴＨ＿Ｌとなり第２制御がなされる期間、クロック信号ＣＬＫの１周期Ｔｐの間、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフとなる。このときのインダクタ電流ＩＬのリップルΔＩｂは、式（２）で与えられる。
ΔＩｂ＝（ＶＩＮ−ＶＯＵＴｂ）・Ｔｐ／Ｌ …（２）
式（２）のＶＯＵＴｂは、第２制御中の出力電圧ＶＯＵＴの平均レベルを表しており、
ＶＯＵＴｂ＝ＶＯＵＴａ＋Ｖｄｒｏｐｂ …（２ａ）
が成り立つものとする。ただし、Ｖｄｒｏｐｂ＜０である。
【００５８】
第３状態のＶＴＨ＿Ｈ＜ＶＦＢとなる期間、クロック信号ＣＬＫの１周期Ｔｐの間、スイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンとなる。このときのインダクタ電流ＩＬのリップルΔＩｃは、式（３）で与えられる。
ΔＩｃ＝（ＶＯＵＴｃ）・Ｔｐ／Ｌ …（３）
式（３）のＶＯＵＴｃは、第３状態における出力電圧ＶＯＵＴの平均レベルを表しており、
ＶＯＵＴｃ＝ＶＯＵＴａ＋Ｖｄｒｏｐｃ …（３ａ）
が成り立つものとする。ただし、Ｖｄｒｏｐｃ＞０である。
【００５９】
式（２）、（３）を瞬時値で書き直すと、式（２ｂ）、（３ｂ）を得る。
ΔＩｂ（ｔ）＝（ＶＩＮ−ＶＯＵＴａ−Ｖｄｒｏｐｂ）・ｔ／Ｌ …（２ｂ）
ΔＩｃ（ｔ）＝（ＶＯＵＴａ＋Ｖｄｒｏｐｃ）・ｔ／Ｌ …（３ｂ）
【００６０】
式（２ｂ）、（３ｂ）から、第２制御、第３制御中における出力電圧ＶＯＵＴの変動量ΔＶＯＵＴｂ、ΔＶＯＵＴｃは、それぞれ式（４）、（５）で与えられる。
ΔＶＯＵＴｂ＝１／Ｃ×∫０Ｔｐ｛（ＶＩＮ−ＶＯＵＴａ−Ｖｄｒｏｐｂ）・ｔ／Ｌ｝ｄｔ
＝（ＶＩＮ−ＶＯＵＴａ−Ｖｄｒｏｐｂ）・Ｔｐ２／２ＣＬ …（４）
ΔＶＯＵＴｃ＝１／Ｃ×∫０Ｔｐ｛（ＶＯＵＴａ＋Ｖｄｒｏｐｃ）・ｔ／Ｌ｝ｄｔ
＝（ＶＯＵＴａ＋Ｖｄｒｏｐｃ）・Ｔｐ２／２ＣＬ …（５）
【００６１】
Ｖｄｒｏｐｂ、Ｖｄｒｏｐｃが、いずれもＶＩＮ−ＶＯＵＴ、およびＶＯＵＴに対して無視しうるほど小さいと仮定すると、式（６）、（７）を得る。
ΔＶＯＵＴｂ≒（ＶＩＮ−ＶＯＵＴａ）・Ｔｐ２／２ＣＬ …（６）
ΔＶＯＵＴｃ≒ＶＯＵＴａ・Ｔｐ２／２ＣＬ …（７）
【００６２】
式（６）、（７）のΔＶＯＵＴｂおよびΔＶＯＵＴｃはそれぞれ、第１固定パルス信号Ｓ１および第２固定パルス信号Ｓ２によってスイッチングトランジスタＭ１、同期整流トランジスタＭ２を駆動したときの出力電圧ＶＯＵＴの変化量を示す。
【００６３】
したがって、ΔＶＯＵＴｂ≦Ｖｄｒｏｐｂとなった場合に、第１固定パルス信号Ｓ１による制御に、ΔＶＯＵＴｃ≧Ｖｄｒｏｐｃとなった場合に、第２固定パルス信号Ｓ２による制御に切りかえることにより、出力電圧ＶＯＵＴを目標レベルＶＯＵＴａに保つことができる。したがって、しきい値電圧ＶＴＨ＿Ｌ、ＶＴＨ＿Ｈは以下のように定めればよい。
ＶＴＨ＿Ｌ＝ＶＲＥＦ＋ΔＶＬ＝ＶＲＥＦ−Ｋｂ・（ＶＩＮ−ＶＯＵＴａ）・Ｔｐ２／２ＣＬ
ＶＴＨ＿Ｈ＝ＶＲＥＦ＋ΔＶＨ＝ＶＲＥＦ＋Ｋｃ・（ＶＯＵＴａ・Ｔｐ２／２ＣＬ）
ここでＫｂ、Ｋｃは、系の安定性を高めるための係数であり１以上に設定する。
【００６４】
出力電圧ＶＯＵＴのリップルを考慮すると、ΔＶＯＵＴｂ≦Ｖｄｒｏｐｂ＋Ｖｒｉｐｐｌｅ／２となった場合に、第１固定パルス信号Ｓ１による制御に切りかえ、ΔＶＯＵＴｃ≧Ｖｄｒｏｐｃ−Ｖｒｉｐｐｌｅ／２となった場合に、第２固定パルス信号Ｓ２による制御に切りかえればよい。したがって、しきい値電圧ＶＴＨ＿Ｌ、ＶＴＨ＿Ｈは以下のように定めればよい。
ＶＴＨ＿Ｌ＝ＶＲＥＦ−Ｋｂ・（ＶＩＮ−ＶＯＵＴａ）・Ｔｐ２／２ＣＬ＋Ｖｒｉｐｐｌｅ／２
ＶＴＨ＿Ｈ＝ＶＲＥＦ＋Ｋｃ・（ＶＯＵＴａ・Ｔｐ２／２ＣＬ）−Ｖｒｉｐｐｌｅ／２
【００６５】
ＶＩＮ、ＶＯＵＴが固定される系では、リップルＶｒｉｐｐｌｅを定数として扱うことにより、しきい値電圧ＶＴＨ＿Ｌ、ＶＴＨ＿Ｈを固定してもよい。あるいは、インダクタ電流ＩＬを検出し、リップルＶｒｉｐｐｌｅを推定してもよい。たとえば電流モードのパルス幅変調器１０には、インダクタ電流ＩＬを検出する手段が存在するため、それを利用すればよい。この場合、推定されたリップルＶｒｉｐｐｌｅに応じて、しきい値電圧ＶＴＨ＿Ｌ、ＶＴＨ＿Ｈを変化させることができ、より良好な制御を行うことができる。
【００６６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６７】
（変形例１） コンバータの種類について
実施の形態では、同期整流型の降圧ＤＣ／ＤＣコンバータ４を説明したが、本発明はそれに限定されない。たとえば同期整流トランジスタＭ２に代えてダイオードを有するダイオード整流型のコンバータにも適用可能である。また、出力回路１０２のインダクタＬ１に代えて、トランスを有する絶縁型のコンバータにも同様に適用することができる。
さらに、昇圧型、あるいは昇降圧型のＤＣ／ＤＣコンバータにも適用可能である。これらの変形例においては、出力回路１０２の回路トポロジーを適宜変更すればよく、またドライバ２０の構成を修正すればよい。さらには、ＡＣ／ＤＣコンバータあるいはＤＣ／ＡＣコンバータにも適用することができる。すなわち、スイッチングトランジスタを備えるさまざまなスイッチング電源に適用できる。
【００６８】
（変形例２） コンパレータの個数について
実施の形態では、２つの下側コンパレータ３０、上側コンパレータ３２を有する場合を説明したが本発明はそれに限定されない。出力電圧ＶＯＵＴのドロップのみを抑制したい場合には、上側コンパレータ３２を省略することができ、出力電圧ＶＯＵＴの上昇のみを抑制したい場合には、下側コンパレータ３０を省略することができる。
【００６９】
あるいは下側コンパレータ３０、上側コンパレータ３２それぞれを、複数個設けてもよい。この場合、各コンパレータごとに、異なるパルス幅の固定パルス信号を生成するように構成すればよい。たとえばＭ個の下側コンパレータ３０を設ける場合、ｉ番目（１≦ｉ≦Ｍ）の下側コンパレータ３０の出力がアサートされたとき、クロック信号のｉ周期の間、スイッチングトランジスタＭ１を連続してオンするようにしてもよい。同様に、Ｎ個の上側コンパレータ３２を設ける場合、ｊ番目（１≦ｊ≦Ｎ）の下側コンパレータ３０の出力がアサートされたとき、クロック信号のｊ周期の間、スイッチングトランジスタＭ１を連続してオフするようにしてもよい。
【００７０】
（変形例３） 第１固定パルス信号Ｓ１、第２固定パルス信号Ｓ２のパルス幅について
実施の形態では、第１固定パルス信号Ｓ１のデューティ比が１００％、第２固定パルス信号Ｓ２のデューティ比が０％の場合を説明したが、本発明はそれに限定されない。
第１固定パルス信号Ｓ１の第１デューティ比を１００％としたときの、第２制御による変化量ΔＶＯＵＴｂが大きすぎる場合には、第１デューティ比を１００％より小さな値とするとよい。同様に第２固定パルス信号Ｓ２の第２デューティ比を０％としたときの、第３制御による変化量ΔＶＯＵＴｃが大きすぎる場合には、第２デューティ比を０％より大きな値とするとよい。
【００７１】
反対に、第１固定パルス信号Ｓ１の第１デューティ比を１００％としたときの、第２制御による変化量ΔＶＯＵＴｂが小さすぎると、下側しきい値電圧ＶＴＨ＿Ｌが基準電圧ＶＲＥＦと近くなりすぎ、回路動作が不安定となるかもしれない。この場合、第１固定パルス信号Ｓ１は、ＰＷＭ信号（クロック信号）の複数ｎ（ｎは２以上の整数）の周期にわたり連続してスイッチングトランジスタＭ１をオンするレベルを持続するようにしてもよい。すなわち、第２制御が、（ｎ×Ｔｐ）を単位として実行されるようにしてもよい。このときの第１固定パルス信号Ｓ１の第１デューティ比は、ｎ×１００％であると言える。図２のパルス合成部２２には、クロック信号ＣＬＫを１／ｎ分周したクロック信号を供給すればよい。
【００７２】
また第２固定パルス信号Ｓ２の第２デューティ比を０％としたときの、第３制御による変化量ΔＶＯＵＴｃが小さすぎると、上側しきい値電圧ＶＴＨ＿Ｈが基準電圧ＶＲＥＦと近くなりすぎ、回路動作が不安定となるかもしれない。この場合、第２固定パルス信号Ｓ２は、ＰＷＭ信号（クロック信号）の複数ｎ（ｎは２以上の整数）の周期にわたり連続してスイッチングトランジスタＭ１をオフするレベルを持続するようにしてもよい。すなわち、第３制御が、（ｎ×Ｔｐ）を単位として実行されるようにしてもよい。図２のパルス合成部２２には、クロック信号ＣＬＫを１／ｎ分周したクロック信号を供給すればよい。
【００７３】
（変形例４）
各信号のハイレベル、ローレベルの割り当ては一例である。たとえば実施の形態では、アサートがハイレベル、ネゲートがローレベルとして説明したが、ハイレベルとローレベルを反転してもよい。
【００７４】
最後に、ＤＣ／ＤＣコンバータ４の用途について説明する。図４は、図２のＤＣ／ＤＣコンバータ４を備える試験装置２のブロック図である。試験装置２は、ＤＵＴ（被試験デバイス）１に信号を与え、ＤＵＴ１からの信号を期待値と比較して、ＤＵＴ１の良否や不良箇所を判定する。
【００７５】
試験装置２は、ドライバＤＲ、コンパレータ（タイミングコンパレータ）ＣＰ、ＤＣ／ＤＣコンバータ４などを備える。ドライバＤＲは、ＤＵＴ１に対して試験信号（テストパターン）を出力する。この試験信号は図示しないタイミング発生器ＴＧ、パターン発生器ＰＧおよび波形整形器ＦＣ（いずれも不図示）などによって生成され、ドライバＤＲに入力される。ＤＵＴ１が出力する信号は、コンパレータＣＰに入力される。コンパレータＣＰは、ＤＵＴ１からの信号を所定のしきい値と比較し、比較結果を適切なタイミングでラッチする。コンパレータＣＰの出力は、その期待値と比較される。
【００７６】
ＤＣ／ＤＣコンバータ４の出力端子Ｐ２は、電源ラインＬＶＤＤを介してＤＵＴ１の電源端子ＶＤＤと接続される。ＤＵＴ１の電源端子ＶＤＤの直近には、バイパスコンデンサ（キャパシタＣ１）が接続されている。ＤＣ／ＤＣコンバータ４とＤＵＴ１が離れて配置される場合、すなわち電源ラインＬＶＤＤが長い場合には、ＤＵＴ１の電源端子ＶＤＤに近い箇所の電圧ＶＯＵＴに応じた電圧ＶＦＢを制御回路１００にフィードバックしてもよい。この場合、誤差増幅器１２、下側コンパレータ３０、上側コンパレータ３２に対するフィードバック電圧ＶＦＢのうち、いくつかを出力回路１０２に近い箇所から取り出し、残りのいくつかを、ＤＵＴ１の電源端子ＶＤＤに近い箇所から取り出してもよい。これにより発振耐性を高めることができ、系を安定化できる。
【００７７】
試験中、ＤＵＴ１にはさまざまなテストパターンが与えられ、ＤＵＴ１の動作電流はダイナミックに変動する。したがってＤＣ／ＤＣコンバータ４の応答速度が低いと、電源端子ＶＤＤの電圧が大きく変動する。電源電圧が変動するとＤＵＴ１が正常品であったとしても、フェイル判定がなされるおそれがある。このことから、試験装置２のＤＣ／ＤＣコンバータ４には、高速な応答性が求められる。上述のＤＣ／ＤＣコンバータ４はその良好な応答性から、試験装置４に好適である。
【００７８】
また試験装置２は、膨大な個数のＤＵＴを同時に試験するため、ＤＣ／ＤＣコンバータ４が多数設けられるが、複数のＤＣ／ＤＣコンバータ４は同期動作できることが望ましい。この観点からも、実施の形態のＤＣ／ＤＣコンバータ４は試験装置に好適に利用できる。ただしＤＣ／ＤＣコンバータ４の用途は試験装置２には限定されず、さまざまな分野で利用しうることは言うまでもない。
【００７９】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８０】
１…ＤＵＴ、２…試験装置、４…ＤＣ／ＤＣコンバータ、６…直流電源、８…負荷、Ｐ１…入力端子、Ｐ２…出力端子、１０…パルス幅変調器、１２…誤差増幅器、１４…位相補償器、１６…ＰＷＭコンパレータ、１８…オシレータ、２０…ドライバ、２２…パルス合成部、２４…駆動部、３０…下側コンパレータ、３２…上側コンパレータ、ＣＭＰ１…第１比較信号、ＣＭＰ２…第２比較信号、Ｓ１…第１固定パルス信号、Ｓ２…第２固定パルス信号、１００…制御回路、１０２…出力回路、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ。
【技術分野】
【０００１】
本発明は、電源装置に関する。
【背景技術】
【０００２】
負荷に安定した電圧を供給するために、昇圧型、降圧型、あるいは昇降圧型のＤＣ／ＤＣコンバータが利用される。ＤＣ／ＤＣコンバータの制御方式には、電圧モード、ピーク電流モード、平均電流モードなどが存在する。
【０００３】
図１は、電圧モードの降圧型ＤＣ／ＤＣコンバータの構成例を示す図である。ＤＣ／ＤＣコンバータ４は、入力端子Ｐ１に直流電源６からの直流電圧ＶＩＮを受け、それを降圧して出力端子Ｐ２に接続される負荷８に供給する。
【０００４】
パルス幅変調器１０ｒは、ＤＣ／ＤＣコンバータ４の出力電圧ＶＯＵＴが所定の基準電圧ＶＲＥＦと一致するように、パルス幅変調（ＰＷＭ）信号ＳＰＷＭのデューティ比を調節する。ドライバ２０ｒは、そのＰＷＭ信号ＳＰＷＭに応じて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【０００５】
パルス幅変調器１０ｒの誤差増幅器１２は、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢと所定の基準電圧ＶＲＥＦの誤差に応じた誤差電圧ＶＥＲＲを生成する。ＰＷＭコンパレータ１６は、所定の周波数を有するのこぎり波もしくは三角波の周期信号ＶＯＳＣと、誤差電圧ＶＥＲＲを比較し、２つの電圧の交点ごとにレベルが変化するＰＷＭ信号ＳＰＷＭを生成する。
【０００６】
図１のＤＣ／ＤＣコンバータ４ｒでは、インダクタＬ１と出力キャパシタＣ１の２次遅れ系となるため位相回転が大きくなる。したがって誤差増幅器１２の後段もしくはそれと一体に位相補償器１４を設け、高周波成分のフィードバックループの利得を下げなければならない。つまり系の安定性と引き換えに、過渡応答特性が犠牲となる。この問題は、ピーク電流モード、平均電流モード、オン時間（オフ時間）固定モードをはじめとする別の形式のＤＣ／ＤＣコンバータでも起こりうるし、ＡＣ／ＤＣコンバータにおいても起こりうる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００６／００９７７１２Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
誤差増幅器を用いたフィードバック制御の過渡応答特性の問題を解決するために、ヒステリシス制御方式のＤＣ／ＤＣコンバータが利用される場合もある。ヒステリシス制御方式では、ヒステリシスコンパレータによって、ＤＣ／ＤＣコンバータの出力電圧を、ヒステリシスを有するしきい値電圧（基準電圧）と比較し、比較結果に応じてスイッチングトランジスタをスイッチングさせる。この方式では、位相補償器が不要となるため、高速応答が実現できる。
【０００９】
一方でヒステリシス制御方式のＤＣ／ＤＣコンバータは、スイッチング周波数が時々刻々と変動するという問題を有する。スイッチング周波数が変動すると、他のＤＣ／ＤＣコンバータや他の回路との間で同期をとることができない。
また、原理的に出力電圧にリップルが重畳するため、低ノイズ化が難しい。また過渡応答を改善するために負荷のコンデンサ容量を大きくすると意図した動作が得られなくなり、また負荷のコンデンサにある程度大きな等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）が必要となる。
【００１０】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、別の回路との同期を維持しつつ、負荷応答が改善されたスイッチング電源の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、スイッチングトランジスタを含むスイッチング電源の制御回路に関する。制御回路は、スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、フィードバック電圧を、基準電圧より低く設定された所定の下側しきい値電圧と比較し、フィードバック電圧が下側しきい値電圧より低くなるとアサートされる第１比較信号を生成する下側コンパレータと、パルス幅変調信号および第１比較信号を受け、（ａ）第１比較信号がネゲートされているときは、パルス幅変調信号にもとづきスイッチングトランジスタを駆動し、（ｂ１）第１比較信号がアサートされるときは、パルス幅変調信号と同期し、かつ所定の第１パルス幅を有する第１固定パルス信号にもとづきスイッチングトランジスタを駆動するドライバと、を備える。
【００１２】
この態様によると、負荷が安定している場合には、パルス幅変調信号にもとづいてスイッチングトランジスタが駆動され、スイッチング電源の出力電圧が基準電圧に応じた目標レベル付近に安定化される。負荷電流が急激に増加すると、言い換えれば負荷が突然重くなると、パルス幅変調器の応答が追従できずに、フィードバック電圧が下側しきい値電圧まで低下し、第１比較信号がアサートされる。これにより、パルス幅変調信号にもとづく制御から、第１固定パルス信号にもとづく制御に移行するため、フィードバック電圧を直ちに基準電圧に近づけることができ、応答性を改善できる。加えて、第１固定パルス信号は、パルス幅変調信号と同期して生成されるため、第１固定パルス信号にもとづく制御と、パルス幅変調信号にもとづく制御の間で遷移が発生しても、他の回路との同期を維持することができる。
【００１３】
第１固定パルス信号のデューティ比は９０％以上であってもよい。第１固定パルス信号のデューティ比は１００％であってもよい。
【００１４】
ドライバは、第１比較信号がアサートされると、パルス幅変調信号の複数の周期にわたり連続してスイッチングトランジスタをオンさせるレベルを持続する第１固定パルス信号を出力してもよい。
【００１５】
本発明の別の態様もまた、制御回路である。この制御回路は、スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、フィードバック電圧を、基準電圧より高く設定された所定の上側しきい値電圧と比較し、フィードバック電圧が上側しきい値電圧より高くなるとアサートされる第２比較信号を生成する上側コンパレータと、パルス幅変調信号および第２比較信号を受け、（ａ）第２比較信号がネゲートされているときは、パルス幅変調信号にもとづきスイッチングトランジスタを駆動し、（ｂ２）第２比較信号がアサートされるときは、パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづきスイッチングトランジスタを駆動するドライバと、を備える。
【００１６】
この態様によると、負荷が安定している場合には、パルス幅変調信号にもとづいてスイッチングトランジスタが駆動され、フィードバック電圧が基準電圧付近に安定化される。負荷電流が急激に減少すると、言い換えれば負荷が突然軽くなると、パルス幅変調器の応答が追従できずに、フィードバック電圧が上側しきい値電圧まで上昇し、第２比較信号がアサートされる。これにより、パルス幅変調信号にもとづく制御から、第２固定パルス信号にもとづく制御に移行するため、フィードバック電圧を直ちに基準電圧に近づけることができ、応答性を改善できる。加えて、第２固定パルス信号は、パルス幅変調信号と同期して生成されるため、第２固定パルス信号にもとづく制御と、パルス幅変調信号にもとづく制御の間で遷移が発生しても、他の回路との同期を維持することができる。
【００１７】
第２固定パルス信号のデューティ比は１０％以下であってもよい。また第２固定パルス信号のデューティ比は０％であってもよい。
【００１８】
ドライバは、第２比較信号がアサートされると、パルス幅変調信号の複数の周期にわたり連続してスイッチングトランジスタをオフさせるレベルを持続する第２固定パルス信号を出力してもよい。
【００１９】
本発明の別の態様は、試験装置に関する。試験装置は、被試験デバイスに対して電力を供給するスイッチング電源を備える。スイッチング電源は、制御回路によって制御される。
【００２０】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、別の回路との同期を維持しつつ、スイッチング電源の負荷応答を改善できる。
【図面の簡単な説明】
【００２２】
【図１】電圧モードの降圧型ＤＣ／ＤＣコンバータの構成例を示す図である。
【図２】実施の形態に係るＤＣ／ＤＣコンバータ構成を示す回路図である。
【図３】図３（ａ）、（ｂ）は、パルス合成部の構成例を示す回路図である。
【図４】図２のＤＣ／ＤＣコンバータを備える試験装置のブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２５】
図２は、実施の形態に係るＤＣ／ＤＣコンバータ４構成を示す回路図である。ＤＣ／ＤＣコンバータ４は、同期整流型の降圧コンバータであり、その入力端子Ｐ１には、直流電源６からの入力電圧ＶＩＮが入力される。ＤＣ／ＤＣコンバータ４の出力端子Ｐ２には負荷８が接続され、入力電圧ＶＩＮを降圧して目標レベルに安定化した出力電圧ＶＯＵＴを、負荷８に供給する。
【００２６】
ＤＣ／ＤＣコンバータ４は、制御回路１００および出力回路１０２を備える。出力回路１０２は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。出力回路１０２の構成は一般的なものであるため説明を省略する。
【００２７】
制御回路１００は、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを受け、それが出力電圧の目標レベルに応じた基準電圧ＶＲＥＦと一致するように、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００２８】
制御回路１００は、パルス幅変調器１０、ドライバ２０、下側コンパレータ３０、上側コンパレータ３２を備える。
【００２９】
パルス幅変調器１０は、ＤＣ／ＤＣコンバータ４の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが所定の基準電圧ＶＲＥＦに近づくようにデューティ比（パルス幅）が調節されるＰＷＭ信号ＳＰＷＭを生成する。図２のパルス幅変調器１０は、いわゆる電圧モード制御を行う回路であるが、特に限定されるものではなく、ピーク電流モード、平均電流モードなど、公知の、あるいは将来利用可能なさまざまな変調器が適用可能である。
【００３０】
図２のパルス幅変調器１０は、誤差増幅器１２、位相補償器１４、ＰＷＭコンパレータ１６、オシレータ１８を備える。誤差増幅器１２は、フィードバック電圧ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅し、誤差に応じた誤差電圧ＶＥＲＲを生成する。位相補償器１４は、誤差電圧ＶＥＲＲの高周波成分を除去する。位相補償器１４は、ローパスフィルタ、またはローパスフィルタおよびハイパスフィルタを並列に組み合わせて構成してもよい。具体的には誤差増幅器１２は、ｇｍアンプであり、位相補償器１４は、誤差増幅器１２の出力端子と接地端子の間に直列に接続されたキャパシタおよび抵抗を含んでもよい。
【００３１】
オシレータ１８は、所定の周波数を有する三角波もしくはのこぎり波の周期電圧ＶＯＳＣを生成する。またオシレータ１８は、周期信号ＶＯＳＣと同期し、かつ同じ周波数を有するクロック信号ＣＬＫを生成する。周期信号ＶＯＳＣおよびクロック信号ＣＬＫの周期をＴｐと書く。ＰＷＭコンパレータ１６は、誤差電圧ＶＥＲＲを周期電圧ＶＯＳＣと比較し、ＶＥＲＲ＞ＶＯＳＣのときに第１レベル（たとえばハイレベル）、ＶＥＲＲ＜ＶＯＳＣのとき第２レベル（たとえばローレベル）となるＰＷＭ信号ＳＰＷＭを出力する。ＰＷＭ信号ＳＰＷＭのデューティ比（周期Ｔｐに対するハイレベルの期間の比率）は、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦに近づくようにフィードバック制御される。
【００３２】
下側コンパレータ３０は、ＤＣ／ＤＣコンバータ４の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを、基準電圧ＶＲＥＦより低く設定された所定の下側しきい値電圧ＶＴＨ＿Ｌと比較する。ＶＴＨ＿Ｌ＝ＶＲＥＦ−ΔＶＬとする。下側コンパレータ３０は、フィードバック電圧ＶＦＢが下側しきい値電圧ＶＴＨ＿Ｌより低くなるとアサート（ハイレベル）される第１比較信号ＣＭＰ１を生成する。
【００３３】
上側コンパレータ３２は、フィードバック電圧ＶＦＢを、基準電圧ＶＲＥＦより高く設定された所定の上側しきい値電圧ＶＴＨ＿Ｈと比較する。ＶＴＨ＿Ｈ＝ＶＲＥＦ＋ΔＶＨとする。上側コンパレータ３２は、フィードバック電圧ＶＦＢが上側しきい値電圧ＶＴＨ＿Ｈより高くなるとアサート（ハイレベル）される第２比較信号ＣＭＰ２を生成する。
【００３４】
ドライバ２０は、ＰＷＭ信号ＳＰＷＭ、第１比較信号ＣＭＰ１、第２比較信号ＣＭＰ２およびクロック信号ＣＬＫを受ける。ドライバ２０は、以下のように、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００３５】
（ａ） ドライバ２０は、第１比較信号ＣＭＰ１および比較信号ＣＭＰ２の両方がネゲートされているとき、言い換えれば、フィードバック電圧ＶＦＢが、下側しきい値電圧ＶＴＨ＿Ｌから上側しきい値電圧ＶＴＨ＿Ｈの範囲に含まれているとき、ＰＷＭ信号ＳＰＷＭにもとづきスイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。具体的には、ドライバ２０は、ＰＷＭ信号ＳＰＷＭがハイレベルの期間、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、ＰＷＭ信号ＳＰＷＭがローレベルの期間、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。なお、スイッチングトランジスタＭ１と同期整流トランジスタＭ２の両方が同時にオンするのを防止するため、デッドタイムを挿入してもよい。
【００３６】
（ｂ１） ドライバ２０は、第１比較信号ＣＭＰ１がアサートされるとき、すなわち、フィードバック電圧ＶＦＢが下側しきい値電圧ＶＴＨ＿Ｌを下回ると、第１固定パルス信号Ｓ１にもとづき、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００３７】
第１固定パルス信号Ｓ１は、ＰＷＭ信号ＳＰＷＭと同期し、かつ所定の第１パルス幅を有している。たとえば第１固定パルス信号Ｓ１の第１デューティ比は９０％以上であることが好ましい。本実施の形態において、第１デューティ比は１００％である。
【００３８】
（ｂ２） ドライバ２０は、第２比較信号ＣＭＰ２がアサートされるとき、すなわちフィードバック電圧ＶＦＢが上側しきい値電圧ＶＴＨ＿Ｈを上回ると、第２固定パルス信号Ｓ２にもとづき、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００３９】
第２固定パルス信号Ｓ２は、第１固定パルス信号Ｓ１同様にＰＷＭ信号ＳＰＷＭと同期し、かつ所定の第２パルス幅を有している。たとえば第２固定パルス信号Ｓ２の第２デューティ比は１０％以下であることが好ましい。本実施の形態において、第２デューティ比は０％である。つまり第２パルス幅はゼロである。
【００４０】
ドライバ２０は、パルス合成部２２および駆動部２４を備える。パルス合成部２２は、第１比較信号ＣＭＰ１、第２比較信号ＣＭＰ２がともにネゲート（ローレベル）されるとき、パルス幅変調器１０からのＰＷＭ信号ＳＰＷＭを通過させる。また、パルス合成部２２は、第１比較信号ＣＭＰ１がアサートされると、クロック信号ＣＬＫの１周期Ｔｐの間、その出力をハイレベルに固定し、第１固定パルス信号Ｓ１を出力する。パルス合成部２２は、第２固定パルス信号Ｓ２がアサートされると、クロック信号ＣＬＫの１周期Ｔｐの間、その出力をローレベルに固定し、第２固定パルス信号Ｓ２を出力する。なおパルス合成部２２は、インダクタＬ１に流れるインダクタ電流ＩＬなどに応じた帰還信号を受け、電流モード制御をする回路を内蔵してもよい。
【００４１】
図３（ａ）、（ｂ）は、パルス合成部２２の構成例を示す回路図である。図３（ａ）のパルス合成部２２ａはセレクタＳＥＬおよびフリップフロップＦＦを含む。フリップフロップＦＦは、第１比較信号ＣＭＰ１、第２比較信号ＣＭＰ２を、クロック信号ＣＬＫのエッジごとにラッチする。セレクタＳＥＬは、ＰＷＭ信号ＳＰＷＭ、ハイレベル電圧ＶＨ、ローレベル電圧ＶＬのうち、フリップフロップＦＦの出力信号に応じたひとつを選択する。
【００４２】
図３（ｂ）のパルス合成部２２ｂは、フリップフロップＦＦと、論理ゲートＯＲ１、ＡＮＤ１を含む。ＯＲゲートＯＲ１は、ＰＷＭ信号ＳＰＷＭと、ラッチされた第１比較信号ＣＭＰ１の論理和を生成する。第１比較信号ＣＭＰ１がアサートされると、クロック信号ＣＬＫの１周期にわたり、ＯＲゲートＯＲ１の出力はハイレベルに固定される。ＡＮＤゲートＡＮＤ１は、ＯＲゲートＯＲ１の出力と、フリップフロップＦＦの出力Ｑ２の反転信号（＃Ｑ２）の論理積を生成する。第２比較信号ＣＭＰ２がアサートされると、クロック信号ＣＬＫの１周期にわたり、ＡＮＤ１ゲートＡＮＤ１の出力はローレベルに固定される。
【００４３】
パルス合成部２２の構成は、図３に示されるものには限定されず、デジタル回路あるいはアナログ回路によって構成することができ、その構成は特に限定されない。
【００４４】
図２の駆動部２４は、パルス合成部２２からの信号ＳＰＷＭ、Ｓ１、Ｓ２にもとづき、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的にスイッチングする。
【００４５】
以上が実施の形態に係るＤＣ／ＤＣコンバータ４の構成である。続いてその動作を説明する。
【００４６】
（第１制御）
負荷変動が小さい定常状態では、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦ付近に保たれる。ＶＴＨ＿Ｌ＜ＶＦＢ＜ＶＴＨ＿Ｈが成り立つとき第１比較信号ＣＭＰ１、第２比較信号ＣＭＰ２はいずれもネゲートされており、パルス幅変調器１０を含むフィードバックループによって、出力電圧ＶＯＵＴが目標レベルに保たれる。
【００４７】
（第２制御）
負荷変動が発生すると、パルス幅変調器１０がその変動に追従できず、出力電圧ＶＯＵＴおよびフィードバック電圧ＶＦＢが変動する。負荷８に流れる負荷電流が急激に増加したり入力電圧ＶＩＮが急激に低下すると、出力電圧ＶＯＵＴが低下し、ＶＦＢ＜ＶＴＨ＿Ｌとなって第１比較信号ＣＭＰ１がアサートされる。その結果、直ちにクロック信号ＣＬＫ（ＰＷＭ信号）の１周期Ｔｐにわたり、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフに固定される。これを第２制御ともいう。これにより、出力電圧ＶＯＵＴが上昇する方向にフィードバックがかかり、ＶＴＨ＿Ｌ＜ＶＦＢの状態に戻ると、パルス幅変調器１０による制御に復帰する。もし、１クロックにわたる第２制御によって第１制御に戻らない場合、続く周期も第２制御が継続される。
【００４８】
（第３状態）
反対に負荷８に流れる負荷電流が急激に減少したり、入力電圧ＶＩＮが急激に上昇すると、出力電圧ＶＯＵＴが上昇し、ＶＦＢ＞ＶＴＨ＿Ｈとなって第２比較信号ＣＭＰ２がアサートされる。その結果、直ちにクロック信号ＣＬＫ（ＰＷＭ信号）の１周期Ｔｐにわたり、スイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンに固定される。これを第３制御という。これにより、出力電圧ＶＯＵＴが低下する方向にフィードバックがかかり、ＶＦＢ＜ＶＴＨ＿Ｈの状態に戻ると、パルス幅変調器１０による制御に復帰する。もし、１クロックにわたる第３制御によって第１制御に戻らない場合、続く周期も第３制御が継続される。
【００４９】
このように、実施の形態に係るＤＣ／ＤＣコンバータ４によれば、定常状態では意匠補償器を有するパルス幅変調器１０によって、出力電圧ＶＯＵＴを小さなリップルで目標レベル付近に保つことができる。
【００５０】
また、急峻な負荷変動や入力電圧変動が発生し、出力電圧ＶＯＵＴが目標レベルから逸脱すると、ただちに下側コンパレータ３０もしくは上側コンパレータ３２による第２制御もしくは第３制御に切りかわる。第２制御、第３制御のフィードバックループは、位相補償器を有さないため、きわめて高速な応答性を有する。したがって、パルス幅変調器１０を用いる第１制御に比べてきわめて短時間で出力電圧ＶＯＵＴを元の目標レベルに引き戻すことができる。
【００５１】
さらに、下側コンパレータ３０や上側コンパレータ３２を含むフィードバック制御において生成される第１固定パルス信号Ｓ１および第２固定パルス信号Ｓ２は、いずれも、クロック信号ＣＬＫ、すなわちＰＷＭ信号ＳＰＷＭと同期している。したがってパルス幅変調器１０によるフィードバック制御と、下側コンパレータ３０もしくは上側コンパレータ３２によるフィードバック制御のいずれの場合でも、常にオシレータ１８との同期動作が保証されることになり、ＤＣ／ＤＣコンバータ４とその他の回路ブロックの同期を維持することが可能となる。
【００５２】
ここで、実施の形態に係るＤＣ／ＤＣコンバータ４の効果は、以下の比較技術との対比によって、より明確となる。
（比較技術）
電圧モードの欠点と、ヒステリシスモードの欠点を補うために、電圧モードとヒステリシスモードを組み合わせた制御回路について検討する。この比較技術に係る制御回路では、定常状態において電圧モードで動作し、良好な出力電圧のレギュレーションを得ることができる。また負荷変動時や入力電圧変動時には、ヒステリシスモードで動作し、その高速な応答性によって、出力電圧の変動を抑制できる。
【００５３】
ところが比較技術に係る制御回路は、定常状態では内部オシレータと同期して動作するため外部回路との周波数同期が可能であるが、過渡状態では外部回路との周波数同期、位相同期がともにとれなくなるという問題が生ずる。
【００５４】
これに対して、実施の形態に係るＤＣ／ＤＣコンバータ４は、常にオシレータ１８と同期動作するため、外部回路との周波数同期、位相同期を保つことが可能となるという効果を得ることができる。
【００５５】
続いて、しきい値電圧ＶＴＨ＿Ｈ、ＶＴＨ＿Ｌの好ましい設定について説明する。スイッチングトランジスタＭ１のオン時間をＴｏｎ、そのオフ時間をＴＯＦＦと書く。デッドタイムを無視すれば、ＴＯＮ＋ＴＯＦＦ＝Ｔｐが成り立つ。
【００５６】
ＶＴＨ＿Ｌ＜ＶＦＢ＜ＶＴＨ＿Ｈが成り立つ期間、パルス幅変調器１０によって出力電圧ＶＯＵＴが目標レベルＶＯＵＴ１に安定化される。第１状態におけるインダクタＬ１に流れるインダクタ電流ＩＬのリップルΔＩ１は、式（１）で与えられる。
ΔＩａ＝（ＶＩＮ−ＶＯＵＴａ）ＴＯＮ／Ｌ＝ＶＯＵＴａ・ＴＯＦＦ／Ｌ …（１）
【００５７】
ＶＦＢ＜ＶＴＨ＿Ｌとなり第２制御がなされる期間、クロック信号ＣＬＫの１周期Ｔｐの間、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフとなる。このときのインダクタ電流ＩＬのリップルΔＩｂは、式（２）で与えられる。
ΔＩｂ＝（ＶＩＮ−ＶＯＵＴｂ）・Ｔｐ／Ｌ …（２）
式（２）のＶＯＵＴｂは、第２制御中の出力電圧ＶＯＵＴの平均レベルを表しており、
ＶＯＵＴｂ＝ＶＯＵＴａ＋Ｖｄｒｏｐｂ …（２ａ）
が成り立つものとする。ただし、Ｖｄｒｏｐｂ＜０である。
【００５８】
第３状態のＶＴＨ＿Ｈ＜ＶＦＢとなる期間、クロック信号ＣＬＫの１周期Ｔｐの間、スイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンとなる。このときのインダクタ電流ＩＬのリップルΔＩｃは、式（３）で与えられる。
ΔＩｃ＝（ＶＯＵＴｃ）・Ｔｐ／Ｌ …（３）
式（３）のＶＯＵＴｃは、第３状態における出力電圧ＶＯＵＴの平均レベルを表しており、
ＶＯＵＴｃ＝ＶＯＵＴａ＋Ｖｄｒｏｐｃ …（３ａ）
が成り立つものとする。ただし、Ｖｄｒｏｐｃ＞０である。
【００５９】
式（２）、（３）を瞬時値で書き直すと、式（２ｂ）、（３ｂ）を得る。
ΔＩｂ（ｔ）＝（ＶＩＮ−ＶＯＵＴａ−Ｖｄｒｏｐｂ）・ｔ／Ｌ …（２ｂ）
ΔＩｃ（ｔ）＝（ＶＯＵＴａ＋Ｖｄｒｏｐｃ）・ｔ／Ｌ …（３ｂ）
【００６０】
式（２ｂ）、（３ｂ）から、第２制御、第３制御中における出力電圧ＶＯＵＴの変動量ΔＶＯＵＴｂ、ΔＶＯＵＴｃは、それぞれ式（４）、（５）で与えられる。
ΔＶＯＵＴｂ＝１／Ｃ×∫０Ｔｐ｛（ＶＩＮ−ＶＯＵＴａ−Ｖｄｒｏｐｂ）・ｔ／Ｌ｝ｄｔ
＝（ＶＩＮ−ＶＯＵＴａ−Ｖｄｒｏｐｂ）・Ｔｐ２／２ＣＬ …（４）
ΔＶＯＵＴｃ＝１／Ｃ×∫０Ｔｐ｛（ＶＯＵＴａ＋Ｖｄｒｏｐｃ）・ｔ／Ｌ｝ｄｔ
＝（ＶＯＵＴａ＋Ｖｄｒｏｐｃ）・Ｔｐ２／２ＣＬ …（５）
【００６１】
Ｖｄｒｏｐｂ、Ｖｄｒｏｐｃが、いずれもＶＩＮ−ＶＯＵＴ、およびＶＯＵＴに対して無視しうるほど小さいと仮定すると、式（６）、（７）を得る。
ΔＶＯＵＴｂ≒（ＶＩＮ−ＶＯＵＴａ）・Ｔｐ２／２ＣＬ …（６）
ΔＶＯＵＴｃ≒ＶＯＵＴａ・Ｔｐ２／２ＣＬ …（７）
【００６２】
式（６）、（７）のΔＶＯＵＴｂおよびΔＶＯＵＴｃはそれぞれ、第１固定パルス信号Ｓ１および第２固定パルス信号Ｓ２によってスイッチングトランジスタＭ１、同期整流トランジスタＭ２を駆動したときの出力電圧ＶＯＵＴの変化量を示す。
【００６３】
したがって、ΔＶＯＵＴｂ≦Ｖｄｒｏｐｂとなった場合に、第１固定パルス信号Ｓ１による制御に、ΔＶＯＵＴｃ≧Ｖｄｒｏｐｃとなった場合に、第２固定パルス信号Ｓ２による制御に切りかえることにより、出力電圧ＶＯＵＴを目標レベルＶＯＵＴａに保つことができる。したがって、しきい値電圧ＶＴＨ＿Ｌ、ＶＴＨ＿Ｈは以下のように定めればよい。
ＶＴＨ＿Ｌ＝ＶＲＥＦ＋ΔＶＬ＝ＶＲＥＦ−Ｋｂ・（ＶＩＮ−ＶＯＵＴａ）・Ｔｐ２／２ＣＬ
ＶＴＨ＿Ｈ＝ＶＲＥＦ＋ΔＶＨ＝ＶＲＥＦ＋Ｋｃ・（ＶＯＵＴａ・Ｔｐ２／２ＣＬ）
ここでＫｂ、Ｋｃは、系の安定性を高めるための係数であり１以上に設定する。
【００６４】
出力電圧ＶＯＵＴのリップルを考慮すると、ΔＶＯＵＴｂ≦Ｖｄｒｏｐｂ＋Ｖｒｉｐｐｌｅ／２となった場合に、第１固定パルス信号Ｓ１による制御に切りかえ、ΔＶＯＵＴｃ≧Ｖｄｒｏｐｃ−Ｖｒｉｐｐｌｅ／２となった場合に、第２固定パルス信号Ｓ２による制御に切りかえればよい。したがって、しきい値電圧ＶＴＨ＿Ｌ、ＶＴＨ＿Ｈは以下のように定めればよい。
ＶＴＨ＿Ｌ＝ＶＲＥＦ−Ｋｂ・（ＶＩＮ−ＶＯＵＴａ）・Ｔｐ２／２ＣＬ＋Ｖｒｉｐｐｌｅ／２
ＶＴＨ＿Ｈ＝ＶＲＥＦ＋Ｋｃ・（ＶＯＵＴａ・Ｔｐ２／２ＣＬ）−Ｖｒｉｐｐｌｅ／２
【００６５】
ＶＩＮ、ＶＯＵＴが固定される系では、リップルＶｒｉｐｐｌｅを定数として扱うことにより、しきい値電圧ＶＴＨ＿Ｌ、ＶＴＨ＿Ｈを固定してもよい。あるいは、インダクタ電流ＩＬを検出し、リップルＶｒｉｐｐｌｅを推定してもよい。たとえば電流モードのパルス幅変調器１０には、インダクタ電流ＩＬを検出する手段が存在するため、それを利用すればよい。この場合、推定されたリップルＶｒｉｐｐｌｅに応じて、しきい値電圧ＶＴＨ＿Ｌ、ＶＴＨ＿Ｈを変化させることができ、より良好な制御を行うことができる。
【００６６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６７】
（変形例１） コンバータの種類について
実施の形態では、同期整流型の降圧ＤＣ／ＤＣコンバータ４を説明したが、本発明はそれに限定されない。たとえば同期整流トランジスタＭ２に代えてダイオードを有するダイオード整流型のコンバータにも適用可能である。また、出力回路１０２のインダクタＬ１に代えて、トランスを有する絶縁型のコンバータにも同様に適用することができる。
さらに、昇圧型、あるいは昇降圧型のＤＣ／ＤＣコンバータにも適用可能である。これらの変形例においては、出力回路１０２の回路トポロジーを適宜変更すればよく、またドライバ２０の構成を修正すればよい。さらには、ＡＣ／ＤＣコンバータあるいはＤＣ／ＡＣコンバータにも適用することができる。すなわち、スイッチングトランジスタを備えるさまざまなスイッチング電源に適用できる。
【００６８】
（変形例２） コンパレータの個数について
実施の形態では、２つの下側コンパレータ３０、上側コンパレータ３２を有する場合を説明したが本発明はそれに限定されない。出力電圧ＶＯＵＴのドロップのみを抑制したい場合には、上側コンパレータ３２を省略することができ、出力電圧ＶＯＵＴの上昇のみを抑制したい場合には、下側コンパレータ３０を省略することができる。
【００６９】
あるいは下側コンパレータ３０、上側コンパレータ３２それぞれを、複数個設けてもよい。この場合、各コンパレータごとに、異なるパルス幅の固定パルス信号を生成するように構成すればよい。たとえばＭ個の下側コンパレータ３０を設ける場合、ｉ番目（１≦ｉ≦Ｍ）の下側コンパレータ３０の出力がアサートされたとき、クロック信号のｉ周期の間、スイッチングトランジスタＭ１を連続してオンするようにしてもよい。同様に、Ｎ個の上側コンパレータ３２を設ける場合、ｊ番目（１≦ｊ≦Ｎ）の下側コンパレータ３０の出力がアサートされたとき、クロック信号のｊ周期の間、スイッチングトランジスタＭ１を連続してオフするようにしてもよい。
【００７０】
（変形例３） 第１固定パルス信号Ｓ１、第２固定パルス信号Ｓ２のパルス幅について
実施の形態では、第１固定パルス信号Ｓ１のデューティ比が１００％、第２固定パルス信号Ｓ２のデューティ比が０％の場合を説明したが、本発明はそれに限定されない。
第１固定パルス信号Ｓ１の第１デューティ比を１００％としたときの、第２制御による変化量ΔＶＯＵＴｂが大きすぎる場合には、第１デューティ比を１００％より小さな値とするとよい。同様に第２固定パルス信号Ｓ２の第２デューティ比を０％としたときの、第３制御による変化量ΔＶＯＵＴｃが大きすぎる場合には、第２デューティ比を０％より大きな値とするとよい。
【００７１】
反対に、第１固定パルス信号Ｓ１の第１デューティ比を１００％としたときの、第２制御による変化量ΔＶＯＵＴｂが小さすぎると、下側しきい値電圧ＶＴＨ＿Ｌが基準電圧ＶＲＥＦと近くなりすぎ、回路動作が不安定となるかもしれない。この場合、第１固定パルス信号Ｓ１は、ＰＷＭ信号（クロック信号）の複数ｎ（ｎは２以上の整数）の周期にわたり連続してスイッチングトランジスタＭ１をオンするレベルを持続するようにしてもよい。すなわち、第２制御が、（ｎ×Ｔｐ）を単位として実行されるようにしてもよい。このときの第１固定パルス信号Ｓ１の第１デューティ比は、ｎ×１００％であると言える。図２のパルス合成部２２には、クロック信号ＣＬＫを１／ｎ分周したクロック信号を供給すればよい。
【００７２】
また第２固定パルス信号Ｓ２の第２デューティ比を０％としたときの、第３制御による変化量ΔＶＯＵＴｃが小さすぎると、上側しきい値電圧ＶＴＨ＿Ｈが基準電圧ＶＲＥＦと近くなりすぎ、回路動作が不安定となるかもしれない。この場合、第２固定パルス信号Ｓ２は、ＰＷＭ信号（クロック信号）の複数ｎ（ｎは２以上の整数）の周期にわたり連続してスイッチングトランジスタＭ１をオフするレベルを持続するようにしてもよい。すなわち、第３制御が、（ｎ×Ｔｐ）を単位として実行されるようにしてもよい。図２のパルス合成部２２には、クロック信号ＣＬＫを１／ｎ分周したクロック信号を供給すればよい。
【００７３】
（変形例４）
各信号のハイレベル、ローレベルの割り当ては一例である。たとえば実施の形態では、アサートがハイレベル、ネゲートがローレベルとして説明したが、ハイレベルとローレベルを反転してもよい。
【００７４】
最後に、ＤＣ／ＤＣコンバータ４の用途について説明する。図４は、図２のＤＣ／ＤＣコンバータ４を備える試験装置２のブロック図である。試験装置２は、ＤＵＴ（被試験デバイス）１に信号を与え、ＤＵＴ１からの信号を期待値と比較して、ＤＵＴ１の良否や不良箇所を判定する。
【００７５】
試験装置２は、ドライバＤＲ、コンパレータ（タイミングコンパレータ）ＣＰ、ＤＣ／ＤＣコンバータ４などを備える。ドライバＤＲは、ＤＵＴ１に対して試験信号（テストパターン）を出力する。この試験信号は図示しないタイミング発生器ＴＧ、パターン発生器ＰＧおよび波形整形器ＦＣ（いずれも不図示）などによって生成され、ドライバＤＲに入力される。ＤＵＴ１が出力する信号は、コンパレータＣＰに入力される。コンパレータＣＰは、ＤＵＴ１からの信号を所定のしきい値と比較し、比較結果を適切なタイミングでラッチする。コンパレータＣＰの出力は、その期待値と比較される。
【００７６】
ＤＣ／ＤＣコンバータ４の出力端子Ｐ２は、電源ラインＬＶＤＤを介してＤＵＴ１の電源端子ＶＤＤと接続される。ＤＵＴ１の電源端子ＶＤＤの直近には、バイパスコンデンサ（キャパシタＣ１）が接続されている。ＤＣ／ＤＣコンバータ４とＤＵＴ１が離れて配置される場合、すなわち電源ラインＬＶＤＤが長い場合には、ＤＵＴ１の電源端子ＶＤＤに近い箇所の電圧ＶＯＵＴに応じた電圧ＶＦＢを制御回路１００にフィードバックしてもよい。この場合、誤差増幅器１２、下側コンパレータ３０、上側コンパレータ３２に対するフィードバック電圧ＶＦＢのうち、いくつかを出力回路１０２に近い箇所から取り出し、残りのいくつかを、ＤＵＴ１の電源端子ＶＤＤに近い箇所から取り出してもよい。これにより発振耐性を高めることができ、系を安定化できる。
【００７７】
試験中、ＤＵＴ１にはさまざまなテストパターンが与えられ、ＤＵＴ１の動作電流はダイナミックに変動する。したがってＤＣ／ＤＣコンバータ４の応答速度が低いと、電源端子ＶＤＤの電圧が大きく変動する。電源電圧が変動するとＤＵＴ１が正常品であったとしても、フェイル判定がなされるおそれがある。このことから、試験装置２のＤＣ／ＤＣコンバータ４には、高速な応答性が求められる。上述のＤＣ／ＤＣコンバータ４はその良好な応答性から、試験装置４に好適である。
【００７８】
また試験装置２は、膨大な個数のＤＵＴを同時に試験するため、ＤＣ／ＤＣコンバータ４が多数設けられるが、複数のＤＣ／ＤＣコンバータ４は同期動作できることが望ましい。この観点からも、実施の形態のＤＣ／ＤＣコンバータ４は試験装置に好適に利用できる。ただしＤＣ／ＤＣコンバータ４の用途は試験装置２には限定されず、さまざまな分野で利用しうることは言うまでもない。
【００７９】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８０】
１…ＤＵＴ、２…試験装置、４…ＤＣ／ＤＣコンバータ、６…直流電源、８…負荷、Ｐ１…入力端子、Ｐ２…出力端子、１０…パルス幅変調器、１２…誤差増幅器、１４…位相補償器、１６…ＰＷＭコンパレータ、１８…オシレータ、２０…ドライバ、２２…パルス合成部、２４…駆動部、３０…下側コンパレータ、３２…上側コンパレータ、ＣＭＰ１…第１比較信号、ＣＭＰ２…第２比較信号、Ｓ１…第１固定パルス信号、Ｓ２…第２固定パルス信号、１００…制御回路、１０２…出力回路、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ。
【特許請求の範囲】
【請求項１】
スイッチングトランジスタを含むスイッチング電源の制御回路であって、
前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、
前記フィードバック電圧を、前記基準電圧より低く設定された所定の下側しきい値電圧と比較し、前記フィードバック電圧が前記下側しきい値電圧より低くなるとアサートされる第１比較信号を生成する下側コンパレータと、
前記パルス幅変調信号および前記第１比較信号を受け、（ａ）前記第１比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ１）前記第１比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第１パルス幅を有する第１固定パルス信号にもとづき前記スイッチングトランジスタを駆動するドライバと、
を備えることを特徴とする制御回路。
【請求項２】
前記第１固定パルス信号のデューティ比は１００％であることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１固定パルス信号のデューティ比は９０％以上であることを特徴とする請求項１に記載の制御回路。
【請求項４】
前記ドライバは、前記第１比較信号がアサートされると、前記パルス幅変調信号の複数の周期にわたり連続して前記スイッチングトランジスタをオンするレベルを持続する前記第１固定パルス信号を出力することを特徴とする請求項１に記載の制御回路。
【請求項５】
前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第２比較信号を生成する上側コンパレータをさらに備え、
前記ドライバは、前記パルス幅変調信号および前記第１比較信号に加えて前記第２比較信号を受け、（ａ）前記第１比較信号および第２比較信号の両方がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ１）前記第１比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第１デューティ比を有する第１固定パルス信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ２）前記第２比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづき前記スイッチングトランジスタを駆動することを特徴とする請求項１に記載の制御回路。
【請求項６】
スイッチングトランジスタを含むスイッチング電源の制御回路であって、
前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、
前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第２比較信号を生成する上側コンパレータと、
前記パルス幅変調信号および前記第２比較信号を受け、（ａ）前記第２比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ２）前記第２比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづき前記スイッチングトランジスタを駆動するドライバと、
を備えることを特徴とする制御回路。
【請求項７】
前記第２固定パルス信号のデューティ比は０％であることを特徴とする請求項５または６に記載の制御回路。
【請求項８】
前記第２固定パルス信号のデューティ比は１０％以下であることを特徴とする請求項５または６に記載の制御回路。
【請求項９】
前記ドライバは、前記第２比較信号がアサートされると、前記パルス幅変調信号の複数の周期にわたり連続して前記スイッチングトランジスタをオフさせるレベルを持続する前記第２固定パルス信号を出力することを特徴とする請求項５または６に記載の制御回路。
【請求項１０】
被試験デバイスに対して電力を供給するスイッチング電源であって、請求項１から９のいずれかに記載の制御回路によって制御されるスイッチング電源を備えることを特徴とする試験装置。
【請求項１１】
スイッチングトランジスタを含むスイッチング電源の制御方法であって、
前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するステップと、
前記フィードバック電圧を、前記基準電圧より低く設定された所定の下側しきい値電圧と比較し、前記フィードバック電圧が前記下側しきい値電圧より低くなるとアサートされる第１比較信号を生成するステップと、
（ａ）前記第１比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ１）前記第１比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第１パルス幅を有する第１固定パルス信号にもとづき前記スイッチングトランジスタを駆動するステップと、
を備えることを特徴とする制御方法。
【請求項１２】
前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第２比較信号を生成するステップをさらに備え、
（ａ）前記第１比較信号および第２比較信号の両方がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ１）前記第１比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第１パルス幅を有する第１固定パルス信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ２）前記第２比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづき前記スイッチングトランジスタを駆動することを特徴とする請求項１１に記載の制御方法。
【請求項１３】
スイッチングトランジスタを含むスイッチング電源の制御方法であって、
前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するステップと、
前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第２比較信号を生成するステップと、
（ａ）前記第２比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ２）前記第２比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづき前記スイッチングトランジスタを駆動するステップと、
を備えることを特徴とする制御方法。
【請求項１】
スイッチングトランジスタを含むスイッチング電源の制御回路であって、
前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、
前記フィードバック電圧を、前記基準電圧より低く設定された所定の下側しきい値電圧と比較し、前記フィードバック電圧が前記下側しきい値電圧より低くなるとアサートされる第１比較信号を生成する下側コンパレータと、
前記パルス幅変調信号および前記第１比較信号を受け、（ａ）前記第１比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ１）前記第１比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第１パルス幅を有する第１固定パルス信号にもとづき前記スイッチングトランジスタを駆動するドライバと、
を備えることを特徴とする制御回路。
【請求項２】
前記第１固定パルス信号のデューティ比は１００％であることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１固定パルス信号のデューティ比は９０％以上であることを特徴とする請求項１に記載の制御回路。
【請求項４】
前記ドライバは、前記第１比較信号がアサートされると、前記パルス幅変調信号の複数の周期にわたり連続して前記スイッチングトランジスタをオンするレベルを持続する前記第１固定パルス信号を出力することを特徴とする請求項１に記載の制御回路。
【請求項５】
前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第２比較信号を生成する上側コンパレータをさらに備え、
前記ドライバは、前記パルス幅変調信号および前記第１比較信号に加えて前記第２比較信号を受け、（ａ）前記第１比較信号および第２比較信号の両方がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ１）前記第１比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第１デューティ比を有する第１固定パルス信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ２）前記第２比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづき前記スイッチングトランジスタを駆動することを特徴とする請求項１に記載の制御回路。
【請求項６】
スイッチングトランジスタを含むスイッチング電源の制御回路であって、
前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、
前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第２比較信号を生成する上側コンパレータと、
前記パルス幅変調信号および前記第２比較信号を受け、（ａ）前記第２比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ２）前記第２比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづき前記スイッチングトランジスタを駆動するドライバと、
を備えることを特徴とする制御回路。
【請求項７】
前記第２固定パルス信号のデューティ比は０％であることを特徴とする請求項５または６に記載の制御回路。
【請求項８】
前記第２固定パルス信号のデューティ比は１０％以下であることを特徴とする請求項５または６に記載の制御回路。
【請求項９】
前記ドライバは、前記第２比較信号がアサートされると、前記パルス幅変調信号の複数の周期にわたり連続して前記スイッチングトランジスタをオフさせるレベルを持続する前記第２固定パルス信号を出力することを特徴とする請求項５または６に記載の制御回路。
【請求項１０】
被試験デバイスに対して電力を供給するスイッチング電源であって、請求項１から９のいずれかに記載の制御回路によって制御されるスイッチング電源を備えることを特徴とする試験装置。
【請求項１１】
スイッチングトランジスタを含むスイッチング電源の制御方法であって、
前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するステップと、
前記フィードバック電圧を、前記基準電圧より低く設定された所定の下側しきい値電圧と比較し、前記フィードバック電圧が前記下側しきい値電圧より低くなるとアサートされる第１比較信号を生成するステップと、
（ａ）前記第１比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ１）前記第１比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第１パルス幅を有する第１固定パルス信号にもとづき前記スイッチングトランジスタを駆動するステップと、
を備えることを特徴とする制御方法。
【請求項１２】
前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第２比較信号を生成するステップをさらに備え、
（ａ）前記第１比較信号および第２比較信号の両方がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ１）前記第１比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第１パルス幅を有する第１固定パルス信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ２）前記第２比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづき前記スイッチングトランジスタを駆動することを特徴とする請求項１１に記載の制御方法。
【請求項１３】
スイッチングトランジスタを含むスイッチング電源の制御方法であって、
前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するステップと、
前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第２比較信号を生成するステップと、
（ａ）前記第２比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、（ｂ２）前記第２比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第２パルス幅を有する第２固定パルス信号にもとづき前記スイッチングトランジスタを駆動するステップと、
を備えることを特徴とする制御方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−２１７９０（Ｐ２０１３−２１７９０Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５２１９５（Ｐ２０１１−１５２１９５）
【出願日】平成２３年７月８日（２０１１．７．８）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月８日（２０１１．７．８）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
[ Back to top ]