スクロールアドレス指定によるエレクトロルミネッセント表示装置
アクティブマトリクス型エレクトロルミネッセントディスプレイは、表示素子を流れる電流の駆動を中断する手段を有する。ディスプレイの行ドライバ回路は、実質的に完全なフィールド周期からアドレス指定期間を引いた期間まで変動する期間を有するパルスを含む、中断手段の駆動電圧を生成するシフトレジスタ及びロジック構成５０、５４を有する。シフトレジスタ構成５０を伝播する１以上の信号は、パルス期間を制御する。この構成は、それぞれの行の全体の光放射周期の制御により、画素の行毎のアドレス指定の制御を可能にするため、低減されたドライバの複雑さを提供する。この制御は、スクローリングアドレス指定のスキームが実現されるのを可能にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトロルミネッセント表示装置に関し、特に、それぞれの画素に関連される薄膜スイッチングトランジスタを有するアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
エレクトロルミネッセント表示素子、発光表示素子を利用したマトリクス型表示装置が知られている。表示素子は、たとえば高分子材料を使用した有機薄膜エレクトロルミネッセント素子、又は伝統的なＩＩＩ−Ｖ族半導体成分を使用した発光ダイオードを有する場合がある。特に高分子材料である、近年の有機エレクトロルミネッセント材料における発展は、ビデオ表示装置用に実用的に使用される能力を示している。これらの材料は、典型的に、電極のペアの間に挟まれた１以上の半導体共役ポリマーからなるレイヤを有しており、電極のペアの一方は透明であって、他方は、ホール又は電子をポリマーレイヤに注入するのに適した材料からなる。
【０００３】
図１は、アクティブマトリクス型のアドレス指定エレクトロルミネッセント表示装置用の公知の画素回路を示している。表示装置は、ブロック１により示される規則的に配置される画素からなる行及び列のマトリクスアレイを有し、行（選択）アドレスコンダクタ４及び列（データ）アドレスコンダクタ６からなる交差するセットの間の交点に位置される、関連するスイッチング手段をもつエレクトロルミネッセント表示素子２を含むパネルを有している。簡単のため、数画素のみが示されている。実際に、数百の行及び列の画素が存在する。画素１は、それぞれのコンダクタのセットの端に接続される、行スキャニング駆動回路８及び列データ駆動回路９を有する周辺の駆動回路により、行及び列のアドレスコンダクタのセットを介してアドレス指定される。
【０００４】
エレクトロルミネッセント表示素子２は、ダイオード素子（ＬＥＤ）としてここでは表され、１以上のアクティブレイヤの有機エレクトロルミネッセントが挟まれる電極のペアを有する有機発光ダイオードを有している。アレイの表示素子は、絶縁支持体の一方の側に関連するアクティブマトリクス型の回路で収容される。表示素子のカソード又はアノードのいずれかは、透明な導電材料から形成される。支持体は、ガラスのような透明材料からなり、基板に最も近い表示素子の電極は、エレクトロルミネッセントレイヤにより生成された光がこれらの電極及び支持体を通して透過され、支持体の他の側での見る人にとって目に見えるように、ＩＴＯのような透明な導電性材料からなる場合がある。
【０００５】
ＬＥＤディスプレイ（ポリマータイプ及び小分子の両者）は、ＬＣＤのような既存の商業化されたフラットパネルスクリーン技術を通して多数の公知の利益を提供する。これらの利点は、良好な視聴角、高速の固有の応答時間（良好な動画像の性能）、軽量、低電力消費量、及び安価な製造コストを含んでいる。
【０００６】
パッシブマトリクス型ディスプレイは、一度に１行の画素を例示しており、結果的に非常に高いピーク輝度、大きな電圧スウィングが得られる。電力損失は、ディスプレイの対角線につれて指数関数的に増加し、かかるディスプレイは、８ｃｍの対角線を超える既存の材料により実施不可能となっている。アクティブマトリクス型の技術は、メモリ素子をそれぞれの画素に配置し、全体のフレーム周期について画素電流の流れをプログラムする画素の行がアドレス指定されるのを可能にする。
【０００７】
（先に記載されたシンプルなアクティブマトリクススキームのような）全ての画素が光を連続的に放出するディスプレイは、ときどきオーバロックされる問題につながる。オブザー場が動画をスクリーンで見る場合、動きを追跡し、受けた光を統合する目のため、あるタイプの動きのぼやけが生じる。ディスプレイのデューティサイクルを（たとえば２５％に）低減することは、この形態の画像の減損が大いに低減されることが知られている。
【０００８】
ＬＣＤにおけるこのデューティサイクルの低減を達成する１つの示される手段は、全体のバックライトをストローブする。匹敵する技術は、アクティブマトリクス型ＯＬＥＤディスプレイに適用され、はじめに、フィールドルミナンスデータがプログラムされ、次いで、（コモンカソード、パワーレール、又はインピクセルトランジスタのいずれかをスイッチすることで）全体のディスプレイがフラッシュされる。
【０００９】
結果的に得られる動画像を非常に鮮明である。フラッシュは、反作用としてフィールドフリッカを導入するが、フラッシュ周波数を十分に高くすることで抑圧することができる。ＬＣＤでは、画像のスイッチオン及びオフは、バックライトにより実行される。ＬＣＤそれ自身は、このために十分に高速ではない。
【００１０】
新たなＬＥＤディスプレイは、この低速な応答を示さず、光スイッチングは、画素セルそれ自身により実行することができ、非常に低コストで画像が形成される非常にフレキシブルな制御方式を可能にする。画素は、特定の量の光を生成するためにプログラムすることができ、スイッチオフするために再びプログラムされ、所定のデューティサイクルで光が発生されるスキームが形成される。
【００１１】
公知のアドレス指定スキームは、「アドレス＆フラッシュ」スキームであり、フィールド時間は２つの周期に分割され、各ラインが画像情報でプログラムされるが、光が発生されないアドレス指定期間、アドレス指定が行われず、ディスプレイが光を発生している期間。
【００１２】
アクティブマトリクス型のＯＬＥＤタイプのディスプレイでは、全体のスクリーンを「フラッシュ」するという２つの主要な問題点があり、ディスプレイをアドレス指定するのに利用可能な時間は、「フラッシュ」期間よりも少ないフレームレートに低減され（特に高解像度ディスプレイでは、できるだけ多くの時間がアドレス指定のために必要とされる）、また、リーケージのため、ディスプレイの最近にアドレス指定された部分（典型的には下部）における画像の輝度又はコントラスト特性は、最初にアドレス指定されたその部分（たとえば上部）とは異なる可能性がある。
【００１３】
また、イルミネーションの「スクローリング」方法が提案されており、従来のやり方でラインがアドレス指定され、アドレス指定の後にｎライン時間（ライン時間は１行の画素をアドレス指定する時間）について照射される。このように、時間的にいずれかの瞬間で照射されるスクリーンの部分は、おそらくスクリーンの４分の１であり（２５％のデューティサイクル）、アドレス指定されているラインを即座に引きずる。この方法は、各ラインがアドレス指定後の同じ時間について照射されることを保証する。
【００１４】
ＵＳ６５８３７７５は、行が順次にアドレス指定される駆動スキームを開示しているが、先に記載された方式で明るさ制御を提供するため、フィールド周期の終わりの前にオフにされる。図示されるスクロール技術は、セグメント化、順次に照射されたバックライトをもつＬＣＤで示される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
スクローリング技術の実現は、駆動スキームを複雑にする。特に、この実現は、照射されない期間が存在するように、それぞれの行がフィールド周期の分数のみについてアドレス指定されることを必要とする。この照射しない期間は、ディスプレイを下にスクロールする。本発明は、スクロール照射された領域の技術のＬＥＤディスプレイへの適用を容易にするドライバアーキテクチャ設計に関する。
【課題を解決するための手段】
【００１６】
本発明によれば、行及び列で配列された表示画素からなるアレイを有するアクティブマトリクス型のエレクトロルミネッセント表示装置が提供され、それぞれの画素は、エレクトロルミネッセント（ElectroLuminescent）表示素子、表示素子を流れる電流を駆動する駆動トランジスタ、表示素子を流れる電流の駆動を中断する手段、及び、中断手段のための駆動電圧を含み、順次にそれぞれの行における画素に印加される制御電圧を生成する行駆動回路を有しており、行駆動回路は、中断手段のための駆動電圧を生成するシフトレジスタレジスタ構成及びロジック構成を有する。中断手段のための駆動電圧は、実質的に完全なフィールド期間からアドレス指定期間を引いた（full field period less the address field）期間にまで変動する期間を有するパルスを含んでおり、シフトレジスタ構成を通して伝播する１以上の信号は、パルス期間を制御する。
【００１７】
このアレンジメントは、低減されたドライバの複雑さを提供し、それぞれの行の全体の光放出期間の制御により、行毎の画素のアドレス指定の制御を可能にする。
【００１８】
１つの構成では、シフトレジスタ及びロジック構成は、第一及び第二のシフトレジスタ装置を有しており、それぞれの装置は、それらを伝播するパルスを有し、信号を導出するロジック手段は、第一及び第二のシフトレジスタを伝播するパルスのタイミングにおける差から導出される期間をもつパルスを有する。
【００１９】
次いで、可変の期間のパルスを持つ信号が使用され、中断手段のための制御信号を導出するために使用される。次いで、シフトレジスタ装置における１パルスのタイミングは、照射時間を制御するために使用される。
【００２０】
それぞれのシフトレジスタ装置において伝播するパルスは、ディスプレイのライン時間（すなわち行アドレス指定時間）に対応する期間を有する場合がある。したがって、２つの同じパルスが異なる時間で２つのシフトレジスタ装置を通過する。
【００２１】
次いで、ロジック手段は、シフトレジスタ装置の一方でのパルスに応答してロウパルスを伝送し、シフトレジスタ装置の他方でのパルスに応答してハイパルスを伝送する伝送ゲートを有する場合がある。このように、シフトレジスタ装置のパルスのうちの１つは、可変期間のパルスの開始をタイミング調整するために使用され、他方のシフトレジスタ装置は、可変期間のパルスの終了をタイミング調整するために使用される。ロジック手段は、伝送ゲートから受信されたパルス間の一定の出力を保持するためのメモリセルを更に有する場合がある。
【００２２】
別の構成では、シフトレジスタ及びロジック構成は、第一及び第二のシフトレジスタ装置を有し、それぞれの装置は、それらを伝播するパルスを有し、第一及び第二のシフトレジスタ装置の一方でのパルス期間から導出された期間をもつパルスを有する信号を導出するロジック手段を有する。
【００２３】
この構成では、パルスの一方は、通常のアドレス指定のために使用され、他方は、照射時間を決定するための期間を有する。したがって、１つのシフトレジスタ装置において伝播するパルスは、ディスプレイのライン時間に対応する期間を有し、他のシフトレジスタ装置において伝播するパルスは、表示素子の照射期間を制御するための期間を有する。
【００２４】
更なる構成では、シフトレジスタ及びロジック構成は、表示素子の所望の照射期間に依存する期間を含む、それを伝播するパルスを有するシフトレジスタ装置、シフトレジスタ装置から、ディスプレイのライン時間に対応する期間を有するパルスを導出するロジック手段を有する。
【００２５】
この構成は、１つのシフトレジスタ装置を使用し、２つの制御パルスは、異なるシフトレジスタエレメントにおいてパルスのオーバラップから導出することができる。シフトレジスタ装置から、ディスプレイのライン時間に対応する期間を有するパルスを導出するロジック手段は、１つの行について１つのシフトレジスタのエレメントの出力でのパルスを隣接する行の別のシフトレジスタエレメントの出力でのパルスと結合するコンビネーションエレメントを有する。
【００２６】
全ての実施の形態では、シフトレジスタ及びロジック構成からの第一のパルスは、画素のアドレス指定のための第一の制御信号を提供するために、第一のテンプレート制御信号と結合され、シフトレジスタ及びロジック構成からの第二のパルスは、画素のアドレス指定の間及びその後の画素の駆動の間の両者で中断手段のための駆動電圧を提供するため、第二のテンプレート制御信号と結合される。したがって、回路は、画素のアドレス指定のための行制御電圧を提供するが、画素駆動周期の間に中断手段のための制御電圧を提供する。
【００２７】
第一のパルスは、ライン時間に等しい期間を有し、第二のパルスは、表示素子の照射時間を制御するために選択された期間を有する。
【００２８】
それぞれの画素は、駆動トランジスタ閾値圧縮回路を有することが好ましく、たとえば、第一及び第二のキャパシタは駆動トランジスタのゲートとソースとの間で直列に接続され、画素へのデータ入力は、第一及び第二のキャパシタとの間の接合に提供され、画素データ電圧から導出される電圧に第一のキャパシタを充電し、駆動トランジスタの閾値電圧から導出された電圧は、第二のキャパシタに記憶される。
【００２９】
行ドライバはこのタイプの公知の閾値電圧を補償する画素回路を補足するが、このアーキテクチャは、他の画素設計にも同様に適用可能である。
【００３０】
また、本発明は、行及び列に配列される表示画素のアレイを有するアクティブマトリクス型エレクトロルミネッセント表示装置を駆動する方法を提供するものであり、それぞれの画素は、エレクトロルミネッセント（ＥＬ）表示素子、表示素子を流れる電流を駆動する駆動トランジスタ、及び表示素子を流れる電流の駆動を中断するための手段を有する。本方法は、シフトレジスタ構成を通して１以上のパルスを伝播するステップ、シフトレジスタ構成からのパルスを使用して、画素をアドレス指定する制御電圧がアドレス指定期間の間に行の画素に印加されるのを可能にするステップ、１以上のシフトレジスタのパルスを使用して、実質的に完全なフィールド周期からアドレス指定期間を引いた期間まで変動する期間を有するパルスを含む中断手段のための駆動電圧を導出するステップ、画素のアドレス指定期間の後に中断手段に中断手段のための駆動電圧を印加するステップを含んでいる。
【発明を実施するための最良の形態】
【００３１】
本発明の例は、添付図面を参照して更に詳細に記載される。
本発明は、行及び列に配列される表示素子のアレイを有するアクティブマトリクス型のエレクトロルミネッセント表示装置のアドレス指定に関し、それぞれの行で画素に印加される制御電圧を発生する行駆動回路に関する。特に、表示画素がオフにされるように、中断手段を有する画素に関する。本発明の行駆動回路は、可変とすることができ、シフトレジスタ構成を伝播する１以上の信号に依存する期間をもつパルスを有する中断手段のための駆動電圧を発生するシフトレジスタ及びロジック構成を使用する。
【００３２】
本発明の行ドライバアーキテクチャを詳細に説明する前に、基本的な公知の画素設計が記載され、この画素設計は、画素の駆動トランジスタにおける閾値電圧のドリフトを補償するものである。
【００３３】
図３は、閾値電圧の補償を電圧プログラムされた動作に提供する公知の画素及び駆動回路構成の簡略化された概念的な形式の１例を示している。
【００３４】
それぞれの画素１は、ＥＬ表示素子２及び関連するドライバ回路を有する。ドライバ回路は、行コンダクタＡ１の行アドレス指定パルスによりオンにされるアドレストランジスタ１６を有する。アドレストランジスタ１６がオンにされたとき、列コンダクタ６の電圧は、画素の残りに通過することができる。特に、アドレストランジスタ１６は、入力ノード１８に列コンダクタ電圧を供給する。このノード１８は、駆動トランジスタ２４のゲートとソースとの間に接続される直列接続される第一及び第二のキャパシタ２０，２２のジャンクションにある。
【００３５】
駆動トランジスタ２４及びキャパシタ２０，２２は、電流源として機能する。駆動トランジスタ２４は、電源ライン３０から電流を引き出し、引き出された電流は、直列接続されたキャパシタ間の電圧に依存する。
【００３６】
画素の動作では、データ電圧は第一のキャパシタに記憶され、駆動トランジスタ２４の閾値電圧は第二のキャパシタ２２に記憶される。この閾値電圧は、画素がアドレス指定されるたびに測定される。駆動トランジスタのゲート−ソース間の電圧は、駆動トランジスタの閾値の変動を補償する。
【００３７】
閾値電圧の測定を可能にするため、回路は、ラインＡ２により制御される駆動トランジスタのゲートとドレイン間のショートトランジスタ２６、及びラインＡ３により表示素子から出力される光を妨げるトランジスタ２８を有する。
【００３８】
回路の動作は以下に記載される。しかし、たとえば、少数の制御ラインが必要とされるのを可能とするため、この回路に対して多くの変形例が存在する。たとえば、電源ライン３０がスイッチされる。図４は、図３の公知の画素回路の動作タイミングを示している。
【００３９】
画素プログラミングフェーズの開始で、トランジスタ２８がオンにされる。次いで、アドレストランジスタ１６がオンにされ、列６のデフォルト電圧（示される例では１２Ｖ）は、駆動トランジスタ２４が表示素子２を流れる電流を駆動するのに十分である。
【００４０】
ショートトランジスタ２６は、駆動トランジスタのゲートとドレインを接続するためにオンにされる。次いで、トランジスタ２８は、表示素子をスイッチオフにするためにオフにされる。
【００４１】
駆動トランジスタは、ゲート−ソース電圧のためにオンにされたままである。しかし、引き出された電流は、ショートトランジスタ２６を通過し、キャパシタ２２を放電する。時間的な所定のポイントで、キャパシタ２２は、ゲート−ソース間の電圧が閾値電圧に等しいポイントに放電される。駆動トランジスタ２４は、スイッチオフにされ、第二のキャパシタ２２の電圧は、駆動トランジスタの閾値電圧に関連する。キャパシタ２０は、アドレストランジスタ１６が閾値電圧測定動作の完全な期間についてオンであるために固定された電圧を有する。
【００４２】
次いで、ショートニングトランジスタがオフにされ、データは、なおオンにされるアドレストランジスタ１６を通してキャパシタ２０に印加される。次いで、キャパシタ２０及び２２間の結合された電圧は、駆動トランジスタの閾値電圧を補償する。
【００４３】
アドレス指定の後、制御ラインＡ３は、放射が行われるためにハイに戻される（図示せず）。
本発明は、スクローリングアドレス指定スキーム（scrolling addressing scheme）を実現するため、このタイプの画素回路について適切な行ドライバアーキテクチャを提供する。
【００４４】
図５は、本発明の行ドライバアーキテクチャの第一の例を示している。
行ドライバは、ディスプレイの行に順次に制御電圧を印加するための多数のシフトレジスタのチェイン５０を有する。それぞれの制御電圧パルスは、ライン時間の期間について持続し、順次に行に印加される。したがって、これらのレジスタは、ラインレートでクロックされる。
【００４５】
更なる制御バスライン５２は、スクローリング機能を提供するために行アドレス信号のタイミングを変更するそれぞれの行についてロジックエレメント５４と同様に提供される。それぞれのロジックエレメントは、行アドレス信号及びクリア信号を提供する。
【００４６】
回路は、ＬＥＤディスプレイ出力周期の期間を制御するため、トランジスタ２８を制御するために動作する。
【００４７】
図６の第一の実施の形態では、行ドライバにおける２つのシフトレジスタＡ及びＢが使用される。シングルパルスは、シフトレジスタＡを伝播し、このレジスタは、アドレス指定されるべき行を選択し、第二のシングルパルスは、第二のシフトレジスタＢに電波される。それらの間の時間差は、表示素子の出力を制御する、長い放射時間のパルスを発生するために使用される。
【００４８】
図６では、いずれかのシフトレジスタ５０におけるパルスは、伝送ゲート６０をアクチベートする。パルスがＡにあった場合、ゲートはＬＯＷを通過させ、パルスがＢにあった場合、ＨＩＧＨを伝播する。伝送ゲートは、２つのシフトレジスタの出力のＸＯＲにより制御され、いずれかのレジスタにパルスが存在するときにオンにされる。レジスタＡの出力が反転され、結果は、ＡＮＤゲートでレジスタＢの出力と結合される。
【００４９】
次いで、（反転である）ＳＲＡＭセル６２は、伝送ゲートがひとたび高インピーダンス（オフ）状態に戻ると、その出力を維持し、一方のシフトレジスタパルスが受信されるたびに出力はロウにスイッチし、他のシフトレジスタパルスが受信されるたびにハイにスイッチする。
【００５０】
図７は、可変期間の放射信号（the variable duration emission signal）がどのように他の制御信号と結合されるか、及び行のアドレス指定（Ａ３ｒ、Ａ２ｒ、Ａ１ｒ）信号がどのように発生されるかを示している。
【００５１】
テンプレートタイミング信号Ａ１、Ａ２及びＡ３が発生され、これらは、それぞれの行についてそれら自身を繰り返す信号である。これは、タミングチャートが更に以下で示されたときに明らかとなる。行アドレス指定期間の間にのみ生じる制御信号を導出するため、これらのテンプレート信号は、その行アドレス指定周期の期間についてハイパルスである、シフトレジスタＡからの信号とＡＮＤゲート７０により結合される。これは、図３からの参照を使用して、行について行アドレス指定信号Ａ１ｒ及びＡ２ｒを提供する。
【００５２】
行制御信号Ａ３ｒは、中断トランジスタ２８のための信号であり、したがって可変期間のパルスを有する。これは、パルスについて、典型的に多数の行アドレス指定周期の期間であって、ライン時間内ではなく、フレーム時間内で変動する期間を有する。
【００５３】
図６の回路の出力は、ＯＲゲートによりＡＮＤゲート７０ａの出力と結合され、結果的に得られる信号は、（テンプレート信号Ａ３から導出される）通常の画素プログラミングについてアドレス指定周期の間の必要とされるプロファイルを有するが、可変のスクロール制御の期間のパルスを有する。
【００５４】
第二の実施の形態では、第一の実施の形態と同じロジックが使用される。しかし、１つのシフトレジスタＡで伝播するパルスは、ディスプレイのライン時間に対応する期間を有し、他のシフトレジスタＢで伝播するパルスは、表示素子の照射周期を制御する期間を有する。たとえば、シフトレジスタＢにおけるパルスは、多数の結合された連続するパルスとすることができる。
【００５５】
図８には回路が示されており、図９にはタイミングチャートが示されている。図６のストレージブロックについて必要が除かれ、可変のパルスは、シフトレジスタＢから直接的に取られる。
【００５６】
これは、ラッチ回路がもはや必要とされないので、回路を簡略化し、信頼性を改善する。
【００５７】
図９では、Ａ１、Ａ２及びＡ３は、グローバルテンプレートタイミング入力を表し、先に記載されたように、これらは、ライン時間の周波数で繰り返される。ｓｒ＿Ａ及びｓｒ＿Ｂは、１つの特定のラインについてシフトレジスタの出力を表す。ｓｒ＿Ａは、１ライン時間の期間を有し、ｓｒ＿Ｂは、信号ｓｒ＿Ａの終わりの後に開始する、多数のライン時間の可変の期間を有する。
【００５８】
Ａ１ｒ、Ａ２ｒ及びＡ３ｒは、図３に示される画素への印加のためにその特定のラインについて得られる結果的なアドレス指定信号を表す。
【００５９】
タイミングチャートは、アドレス指定周期８０について制御信号のタイミングを抽出するためにレジスタＡがどのように使用されるか、フレーム周期の残り８２の間にオンタイム（on-time）を制御するためにレジスタＢがどのように使用されるかを示している。
【００６０】
図８及び図９に示されるスキームは、２つのシフトレジスタの機能を１つに結合することで更に簡略化することができる。これは、１つのシフトレジスタにロングパルスを通過させ、そのパルスのリーディングエッジでのアドレス指定を生成するため、それぞれの行の余分のＡＮＤゲートを使用することで達成される。
【００６１】
図１０は、この簡略化された行ドライバのアーキテクチャを示している。更なるＡＮＤゲートは、（ｎ＋１）でアドレス指定されている行について１つのロングパルスを先行する行ｎのロングパルスと結合し、ライン時間の期間を有するパルスであって、図８及び図９におけるシフトレジスタＡの出力として機能するパルスを導出する。行ｎ＋１のシフトレジスタの出力は、図８及び図９におけるシフトレジスタＢの出力に対応する。したがって、図１０の回路は、図９に示されるように同じ出力を生成するが、１つのシフトレジスタのチェインを使用している。さもなければ、回路は同じように機能する。
【００６２】
ロングパルスは、一連のパルスをシフトレジスタの連続する「バケット」に供給することで得られる。
行ドライバのアーキテクチャは、異なるスクローリングスキームのレンジを生成するために使用される。
【００６３】
基本的な行ドライバアーキテクチャでは、光が発生され、ディスプレイの残りがオフである水平帯域がある。このバンドは、上から下に移動する。下部では、下で目に見ることのできる部分、上で新たに発展する部分に分割する。したがって、何時でも、固定された数の隣接するラインは、光を発生する。速度は、ディスプレイのフィールドレートに等しい繰返しレートが存在するような速度である。
【００６４】
しかし、下から上にバンドを移動すること、又は、左から右に又は右から左に移動する光の垂直のバンドを使用することも可能である。
【００６５】
光のバンドの高さは、新たなビデオコンテンツでプログラムされるライン（アドレス指定ライン）と、ブラックに再プログラムされたライン（消去ライン）との間の垂直の距離を変えることで変化される。勿論、この距離は、ディスプレイの行のオンピリオド（on-period）に関する。この距離、したがって光生成のデューティサイクルを変えることは、全ての画素の行に共通である、シフトレジスタを制御することで非常にシンプルである。これは、たとえばビデオコンポーネントに基づいて、デューティサイクルを動的に変える可能性を開く。
【００６６】
別の可能性は、垂直の位置に依存するデューティサイクルを作り、スクリーンの下部の上での光出力を減少することである。これは、目に見えるようにすることなしに、又はエンドユーザを悩ますことのない、ＣＲＴシステムにおける一般的な実施である。この利益は、電力消費量における低減である。これは、全ての行について固定されたパルス期間を提供するので、先に示された駆動スキームへの変更を必要とする。
【００６７】
「アドレス＆フラッシュ」アドレス指定スキームに比較して、先に記載されたスクローリングバースキームは、光を発生しているディスプレイの常に一部があるので、少ないフィールドフリッカを示す。これは、スクローリングバーディスプレイは、知覚できるフィールドフリッカなしで「アドレス＆フラッシュ」よりも低いフレームレートで動作することを意味する。
【００６８】
工学の観点から、スクローリングバースキームは、幾つかの利点を有する。スクリーンの電力消費量は、相当に一定である。一様な画像について電力消費量は一定である。ビデオコンテンツをもつ画像について、光のバンドにおける画像の平均の明るさと共に変動する。他のアドレス指定スキーム（たとえばアドレス＆フラッシュ）で生じる高いピーク電流が存在しない。高電流は、特に大型のディスプレイについて大きな難問である。
【００６９】
アドレス及びフラッシュアドレス指定スキームに比較して、スクローリングバースキームは、デューティサイクルに関わらず、固定されたラインアドレス時間の利点を有し、ディスプレイを更に柔軟にする。
【００７０】
アドレス指定信号を操作することでラインを消去することができ、この消去動作は、別のラインのアドレス指定と並列に行うことができる。特に、列のラインのビデオ情報は、消去されたラインに関連しない。
【００７１】
図１０では、１つのロングパルスの正のエッジ（positive edge）は、シフトレジスタｎとｎ＋１の出力を比較することで検出される。ＡＮＤゲート９０は、２つのシフトレジスタの状態を結合し、パルスの正のエッジが検出されたときに出力は１であり、アドレスラインＡ１ｒ〜Ａ３ｒをアクティブにする。
【００７２】
消去信号は、パルスの立ち下がりエッジを検出し、検出に応じて、アドレスラインＡ１ｒ〜Ａ３ｒに消去信号系列を生成することで同様なやり方で生成することができる。消去動作は、列コンダクタでの信号を参照することなしに実行することができ、列コンダクタのデータを使用して別の行のアドレス指定と同時に消去することができる。したがって、先に実施の形態におけるようにＡ３ｒ信号を生成するために１つの可変期間の信号を使用することが好まれるが、照射周期の開始及び終了について個別の制御信号を発生することができる。他の変更は、当業者にとって明らかとなる。
【図面の簡単な説明】
【００７３】
【図１】従来のＬＥＤディスプレイを示す図である。
【図２】多数の公知のアドレス指定技術を示す図である。
【図３】本発明が適用される場合がある公知のＬＥＤ画素回路を示す図である。
【図４】図３の回路のタイミングを示す図である。
【図５】本発明の行駆動アーキテクチャを示す図である。
【図６】図５の回路で使用されるロジック素子の第一の実現を示す図である。
【図７】図６のロジック素子に基づくフルロジック機能を示す図である。
【図８】図５の回路で使用されるロジック素子の第二の実現を示す図である。
【図９】図８の回路の動作にためのタイミングチャートを示す図である。
【図１０】図５の回路で使用され、唯一のシフトレジスタチェインを必要とするロジック素子の第三の実現を示す図である。
【技術分野】
【０００１】
本発明は、エレクトロルミネッセント表示装置に関し、特に、それぞれの画素に関連される薄膜スイッチングトランジスタを有するアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
エレクトロルミネッセント表示素子、発光表示素子を利用したマトリクス型表示装置が知られている。表示素子は、たとえば高分子材料を使用した有機薄膜エレクトロルミネッセント素子、又は伝統的なＩＩＩ−Ｖ族半導体成分を使用した発光ダイオードを有する場合がある。特に高分子材料である、近年の有機エレクトロルミネッセント材料における発展は、ビデオ表示装置用に実用的に使用される能力を示している。これらの材料は、典型的に、電極のペアの間に挟まれた１以上の半導体共役ポリマーからなるレイヤを有しており、電極のペアの一方は透明であって、他方は、ホール又は電子をポリマーレイヤに注入するのに適した材料からなる。
【０００３】
図１は、アクティブマトリクス型のアドレス指定エレクトロルミネッセント表示装置用の公知の画素回路を示している。表示装置は、ブロック１により示される規則的に配置される画素からなる行及び列のマトリクスアレイを有し、行（選択）アドレスコンダクタ４及び列（データ）アドレスコンダクタ６からなる交差するセットの間の交点に位置される、関連するスイッチング手段をもつエレクトロルミネッセント表示素子２を含むパネルを有している。簡単のため、数画素のみが示されている。実際に、数百の行及び列の画素が存在する。画素１は、それぞれのコンダクタのセットの端に接続される、行スキャニング駆動回路８及び列データ駆動回路９を有する周辺の駆動回路により、行及び列のアドレスコンダクタのセットを介してアドレス指定される。
【０００４】
エレクトロルミネッセント表示素子２は、ダイオード素子（ＬＥＤ）としてここでは表され、１以上のアクティブレイヤの有機エレクトロルミネッセントが挟まれる電極のペアを有する有機発光ダイオードを有している。アレイの表示素子は、絶縁支持体の一方の側に関連するアクティブマトリクス型の回路で収容される。表示素子のカソード又はアノードのいずれかは、透明な導電材料から形成される。支持体は、ガラスのような透明材料からなり、基板に最も近い表示素子の電極は、エレクトロルミネッセントレイヤにより生成された光がこれらの電極及び支持体を通して透過され、支持体の他の側での見る人にとって目に見えるように、ＩＴＯのような透明な導電性材料からなる場合がある。
【０００５】
ＬＥＤディスプレイ（ポリマータイプ及び小分子の両者）は、ＬＣＤのような既存の商業化されたフラットパネルスクリーン技術を通して多数の公知の利益を提供する。これらの利点は、良好な視聴角、高速の固有の応答時間（良好な動画像の性能）、軽量、低電力消費量、及び安価な製造コストを含んでいる。
【０００６】
パッシブマトリクス型ディスプレイは、一度に１行の画素を例示しており、結果的に非常に高いピーク輝度、大きな電圧スウィングが得られる。電力損失は、ディスプレイの対角線につれて指数関数的に増加し、かかるディスプレイは、８ｃｍの対角線を超える既存の材料により実施不可能となっている。アクティブマトリクス型の技術は、メモリ素子をそれぞれの画素に配置し、全体のフレーム周期について画素電流の流れをプログラムする画素の行がアドレス指定されるのを可能にする。
【０００７】
（先に記載されたシンプルなアクティブマトリクススキームのような）全ての画素が光を連続的に放出するディスプレイは、ときどきオーバロックされる問題につながる。オブザー場が動画をスクリーンで見る場合、動きを追跡し、受けた光を統合する目のため、あるタイプの動きのぼやけが生じる。ディスプレイのデューティサイクルを（たとえば２５％に）低減することは、この形態の画像の減損が大いに低減されることが知られている。
【０００８】
ＬＣＤにおけるこのデューティサイクルの低減を達成する１つの示される手段は、全体のバックライトをストローブする。匹敵する技術は、アクティブマトリクス型ＯＬＥＤディスプレイに適用され、はじめに、フィールドルミナンスデータがプログラムされ、次いで、（コモンカソード、パワーレール、又はインピクセルトランジスタのいずれかをスイッチすることで）全体のディスプレイがフラッシュされる。
【０００９】
結果的に得られる動画像を非常に鮮明である。フラッシュは、反作用としてフィールドフリッカを導入するが、フラッシュ周波数を十分に高くすることで抑圧することができる。ＬＣＤでは、画像のスイッチオン及びオフは、バックライトにより実行される。ＬＣＤそれ自身は、このために十分に高速ではない。
【００１０】
新たなＬＥＤディスプレイは、この低速な応答を示さず、光スイッチングは、画素セルそれ自身により実行することができ、非常に低コストで画像が形成される非常にフレキシブルな制御方式を可能にする。画素は、特定の量の光を生成するためにプログラムすることができ、スイッチオフするために再びプログラムされ、所定のデューティサイクルで光が発生されるスキームが形成される。
【００１１】
公知のアドレス指定スキームは、「アドレス＆フラッシュ」スキームであり、フィールド時間は２つの周期に分割され、各ラインが画像情報でプログラムされるが、光が発生されないアドレス指定期間、アドレス指定が行われず、ディスプレイが光を発生している期間。
【００１２】
アクティブマトリクス型のＯＬＥＤタイプのディスプレイでは、全体のスクリーンを「フラッシュ」するという２つの主要な問題点があり、ディスプレイをアドレス指定するのに利用可能な時間は、「フラッシュ」期間よりも少ないフレームレートに低減され（特に高解像度ディスプレイでは、できるだけ多くの時間がアドレス指定のために必要とされる）、また、リーケージのため、ディスプレイの最近にアドレス指定された部分（典型的には下部）における画像の輝度又はコントラスト特性は、最初にアドレス指定されたその部分（たとえば上部）とは異なる可能性がある。
【００１３】
また、イルミネーションの「スクローリング」方法が提案されており、従来のやり方でラインがアドレス指定され、アドレス指定の後にｎライン時間（ライン時間は１行の画素をアドレス指定する時間）について照射される。このように、時間的にいずれかの瞬間で照射されるスクリーンの部分は、おそらくスクリーンの４分の１であり（２５％のデューティサイクル）、アドレス指定されているラインを即座に引きずる。この方法は、各ラインがアドレス指定後の同じ時間について照射されることを保証する。
【００１４】
ＵＳ６５８３７７５は、行が順次にアドレス指定される駆動スキームを開示しているが、先に記載された方式で明るさ制御を提供するため、フィールド周期の終わりの前にオフにされる。図示されるスクロール技術は、セグメント化、順次に照射されたバックライトをもつＬＣＤで示される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
スクローリング技術の実現は、駆動スキームを複雑にする。特に、この実現は、照射されない期間が存在するように、それぞれの行がフィールド周期の分数のみについてアドレス指定されることを必要とする。この照射しない期間は、ディスプレイを下にスクロールする。本発明は、スクロール照射された領域の技術のＬＥＤディスプレイへの適用を容易にするドライバアーキテクチャ設計に関する。
【課題を解決するための手段】
【００１６】
本発明によれば、行及び列で配列された表示画素からなるアレイを有するアクティブマトリクス型のエレクトロルミネッセント表示装置が提供され、それぞれの画素は、エレクトロルミネッセント（ElectroLuminescent）表示素子、表示素子を流れる電流を駆動する駆動トランジスタ、表示素子を流れる電流の駆動を中断する手段、及び、中断手段のための駆動電圧を含み、順次にそれぞれの行における画素に印加される制御電圧を生成する行駆動回路を有しており、行駆動回路は、中断手段のための駆動電圧を生成するシフトレジスタレジスタ構成及びロジック構成を有する。中断手段のための駆動電圧は、実質的に完全なフィールド期間からアドレス指定期間を引いた（full field period less the address field）期間にまで変動する期間を有するパルスを含んでおり、シフトレジスタ構成を通して伝播する１以上の信号は、パルス期間を制御する。
【００１７】
このアレンジメントは、低減されたドライバの複雑さを提供し、それぞれの行の全体の光放出期間の制御により、行毎の画素のアドレス指定の制御を可能にする。
【００１８】
１つの構成では、シフトレジスタ及びロジック構成は、第一及び第二のシフトレジスタ装置を有しており、それぞれの装置は、それらを伝播するパルスを有し、信号を導出するロジック手段は、第一及び第二のシフトレジスタを伝播するパルスのタイミングにおける差から導出される期間をもつパルスを有する。
【００１９】
次いで、可変の期間のパルスを持つ信号が使用され、中断手段のための制御信号を導出するために使用される。次いで、シフトレジスタ装置における１パルスのタイミングは、照射時間を制御するために使用される。
【００２０】
それぞれのシフトレジスタ装置において伝播するパルスは、ディスプレイのライン時間（すなわち行アドレス指定時間）に対応する期間を有する場合がある。したがって、２つの同じパルスが異なる時間で２つのシフトレジスタ装置を通過する。
【００２１】
次いで、ロジック手段は、シフトレジスタ装置の一方でのパルスに応答してロウパルスを伝送し、シフトレジスタ装置の他方でのパルスに応答してハイパルスを伝送する伝送ゲートを有する場合がある。このように、シフトレジスタ装置のパルスのうちの１つは、可変期間のパルスの開始をタイミング調整するために使用され、他方のシフトレジスタ装置は、可変期間のパルスの終了をタイミング調整するために使用される。ロジック手段は、伝送ゲートから受信されたパルス間の一定の出力を保持するためのメモリセルを更に有する場合がある。
【００２２】
別の構成では、シフトレジスタ及びロジック構成は、第一及び第二のシフトレジスタ装置を有し、それぞれの装置は、それらを伝播するパルスを有し、第一及び第二のシフトレジスタ装置の一方でのパルス期間から導出された期間をもつパルスを有する信号を導出するロジック手段を有する。
【００２３】
この構成では、パルスの一方は、通常のアドレス指定のために使用され、他方は、照射時間を決定するための期間を有する。したがって、１つのシフトレジスタ装置において伝播するパルスは、ディスプレイのライン時間に対応する期間を有し、他のシフトレジスタ装置において伝播するパルスは、表示素子の照射期間を制御するための期間を有する。
【００２４】
更なる構成では、シフトレジスタ及びロジック構成は、表示素子の所望の照射期間に依存する期間を含む、それを伝播するパルスを有するシフトレジスタ装置、シフトレジスタ装置から、ディスプレイのライン時間に対応する期間を有するパルスを導出するロジック手段を有する。
【００２５】
この構成は、１つのシフトレジスタ装置を使用し、２つの制御パルスは、異なるシフトレジスタエレメントにおいてパルスのオーバラップから導出することができる。シフトレジスタ装置から、ディスプレイのライン時間に対応する期間を有するパルスを導出するロジック手段は、１つの行について１つのシフトレジスタのエレメントの出力でのパルスを隣接する行の別のシフトレジスタエレメントの出力でのパルスと結合するコンビネーションエレメントを有する。
【００２６】
全ての実施の形態では、シフトレジスタ及びロジック構成からの第一のパルスは、画素のアドレス指定のための第一の制御信号を提供するために、第一のテンプレート制御信号と結合され、シフトレジスタ及びロジック構成からの第二のパルスは、画素のアドレス指定の間及びその後の画素の駆動の間の両者で中断手段のための駆動電圧を提供するため、第二のテンプレート制御信号と結合される。したがって、回路は、画素のアドレス指定のための行制御電圧を提供するが、画素駆動周期の間に中断手段のための制御電圧を提供する。
【００２７】
第一のパルスは、ライン時間に等しい期間を有し、第二のパルスは、表示素子の照射時間を制御するために選択された期間を有する。
【００２８】
それぞれの画素は、駆動トランジスタ閾値圧縮回路を有することが好ましく、たとえば、第一及び第二のキャパシタは駆動トランジスタのゲートとソースとの間で直列に接続され、画素へのデータ入力は、第一及び第二のキャパシタとの間の接合に提供され、画素データ電圧から導出される電圧に第一のキャパシタを充電し、駆動トランジスタの閾値電圧から導出された電圧は、第二のキャパシタに記憶される。
【００２９】
行ドライバはこのタイプの公知の閾値電圧を補償する画素回路を補足するが、このアーキテクチャは、他の画素設計にも同様に適用可能である。
【００３０】
また、本発明は、行及び列に配列される表示画素のアレイを有するアクティブマトリクス型エレクトロルミネッセント表示装置を駆動する方法を提供するものであり、それぞれの画素は、エレクトロルミネッセント（ＥＬ）表示素子、表示素子を流れる電流を駆動する駆動トランジスタ、及び表示素子を流れる電流の駆動を中断するための手段を有する。本方法は、シフトレジスタ構成を通して１以上のパルスを伝播するステップ、シフトレジスタ構成からのパルスを使用して、画素をアドレス指定する制御電圧がアドレス指定期間の間に行の画素に印加されるのを可能にするステップ、１以上のシフトレジスタのパルスを使用して、実質的に完全なフィールド周期からアドレス指定期間を引いた期間まで変動する期間を有するパルスを含む中断手段のための駆動電圧を導出するステップ、画素のアドレス指定期間の後に中断手段に中断手段のための駆動電圧を印加するステップを含んでいる。
【発明を実施するための最良の形態】
【００３１】
本発明の例は、添付図面を参照して更に詳細に記載される。
本発明は、行及び列に配列される表示素子のアレイを有するアクティブマトリクス型のエレクトロルミネッセント表示装置のアドレス指定に関し、それぞれの行で画素に印加される制御電圧を発生する行駆動回路に関する。特に、表示画素がオフにされるように、中断手段を有する画素に関する。本発明の行駆動回路は、可変とすることができ、シフトレジスタ構成を伝播する１以上の信号に依存する期間をもつパルスを有する中断手段のための駆動電圧を発生するシフトレジスタ及びロジック構成を使用する。
【００３２】
本発明の行ドライバアーキテクチャを詳細に説明する前に、基本的な公知の画素設計が記載され、この画素設計は、画素の駆動トランジスタにおける閾値電圧のドリフトを補償するものである。
【００３３】
図３は、閾値電圧の補償を電圧プログラムされた動作に提供する公知の画素及び駆動回路構成の簡略化された概念的な形式の１例を示している。
【００３４】
それぞれの画素１は、ＥＬ表示素子２及び関連するドライバ回路を有する。ドライバ回路は、行コンダクタＡ１の行アドレス指定パルスによりオンにされるアドレストランジスタ１６を有する。アドレストランジスタ１６がオンにされたとき、列コンダクタ６の電圧は、画素の残りに通過することができる。特に、アドレストランジスタ１６は、入力ノード１８に列コンダクタ電圧を供給する。このノード１８は、駆動トランジスタ２４のゲートとソースとの間に接続される直列接続される第一及び第二のキャパシタ２０，２２のジャンクションにある。
【００３５】
駆動トランジスタ２４及びキャパシタ２０，２２は、電流源として機能する。駆動トランジスタ２４は、電源ライン３０から電流を引き出し、引き出された電流は、直列接続されたキャパシタ間の電圧に依存する。
【００３６】
画素の動作では、データ電圧は第一のキャパシタに記憶され、駆動トランジスタ２４の閾値電圧は第二のキャパシタ２２に記憶される。この閾値電圧は、画素がアドレス指定されるたびに測定される。駆動トランジスタのゲート−ソース間の電圧は、駆動トランジスタの閾値の変動を補償する。
【００３７】
閾値電圧の測定を可能にするため、回路は、ラインＡ２により制御される駆動トランジスタのゲートとドレイン間のショートトランジスタ２６、及びラインＡ３により表示素子から出力される光を妨げるトランジスタ２８を有する。
【００３８】
回路の動作は以下に記載される。しかし、たとえば、少数の制御ラインが必要とされるのを可能とするため、この回路に対して多くの変形例が存在する。たとえば、電源ライン３０がスイッチされる。図４は、図３の公知の画素回路の動作タイミングを示している。
【００３９】
画素プログラミングフェーズの開始で、トランジスタ２８がオンにされる。次いで、アドレストランジスタ１６がオンにされ、列６のデフォルト電圧（示される例では１２Ｖ）は、駆動トランジスタ２４が表示素子２を流れる電流を駆動するのに十分である。
【００４０】
ショートトランジスタ２６は、駆動トランジスタのゲートとドレインを接続するためにオンにされる。次いで、トランジスタ２８は、表示素子をスイッチオフにするためにオフにされる。
【００４１】
駆動トランジスタは、ゲート−ソース電圧のためにオンにされたままである。しかし、引き出された電流は、ショートトランジスタ２６を通過し、キャパシタ２２を放電する。時間的な所定のポイントで、キャパシタ２２は、ゲート−ソース間の電圧が閾値電圧に等しいポイントに放電される。駆動トランジスタ２４は、スイッチオフにされ、第二のキャパシタ２２の電圧は、駆動トランジスタの閾値電圧に関連する。キャパシタ２０は、アドレストランジスタ１６が閾値電圧測定動作の完全な期間についてオンであるために固定された電圧を有する。
【００４２】
次いで、ショートニングトランジスタがオフにされ、データは、なおオンにされるアドレストランジスタ１６を通してキャパシタ２０に印加される。次いで、キャパシタ２０及び２２間の結合された電圧は、駆動トランジスタの閾値電圧を補償する。
【００４３】
アドレス指定の後、制御ラインＡ３は、放射が行われるためにハイに戻される（図示せず）。
本発明は、スクローリングアドレス指定スキーム（scrolling addressing scheme）を実現するため、このタイプの画素回路について適切な行ドライバアーキテクチャを提供する。
【００４４】
図５は、本発明の行ドライバアーキテクチャの第一の例を示している。
行ドライバは、ディスプレイの行に順次に制御電圧を印加するための多数のシフトレジスタのチェイン５０を有する。それぞれの制御電圧パルスは、ライン時間の期間について持続し、順次に行に印加される。したがって、これらのレジスタは、ラインレートでクロックされる。
【００４５】
更なる制御バスライン５２は、スクローリング機能を提供するために行アドレス信号のタイミングを変更するそれぞれの行についてロジックエレメント５４と同様に提供される。それぞれのロジックエレメントは、行アドレス信号及びクリア信号を提供する。
【００４６】
回路は、ＬＥＤディスプレイ出力周期の期間を制御するため、トランジスタ２８を制御するために動作する。
【００４７】
図６の第一の実施の形態では、行ドライバにおける２つのシフトレジスタＡ及びＢが使用される。シングルパルスは、シフトレジスタＡを伝播し、このレジスタは、アドレス指定されるべき行を選択し、第二のシングルパルスは、第二のシフトレジスタＢに電波される。それらの間の時間差は、表示素子の出力を制御する、長い放射時間のパルスを発生するために使用される。
【００４８】
図６では、いずれかのシフトレジスタ５０におけるパルスは、伝送ゲート６０をアクチベートする。パルスがＡにあった場合、ゲートはＬＯＷを通過させ、パルスがＢにあった場合、ＨＩＧＨを伝播する。伝送ゲートは、２つのシフトレジスタの出力のＸＯＲにより制御され、いずれかのレジスタにパルスが存在するときにオンにされる。レジスタＡの出力が反転され、結果は、ＡＮＤゲートでレジスタＢの出力と結合される。
【００４９】
次いで、（反転である）ＳＲＡＭセル６２は、伝送ゲートがひとたび高インピーダンス（オフ）状態に戻ると、その出力を維持し、一方のシフトレジスタパルスが受信されるたびに出力はロウにスイッチし、他のシフトレジスタパルスが受信されるたびにハイにスイッチする。
【００５０】
図７は、可変期間の放射信号（the variable duration emission signal）がどのように他の制御信号と結合されるか、及び行のアドレス指定（Ａ３ｒ、Ａ２ｒ、Ａ１ｒ）信号がどのように発生されるかを示している。
【００５１】
テンプレートタイミング信号Ａ１、Ａ２及びＡ３が発生され、これらは、それぞれの行についてそれら自身を繰り返す信号である。これは、タミングチャートが更に以下で示されたときに明らかとなる。行アドレス指定期間の間にのみ生じる制御信号を導出するため、これらのテンプレート信号は、その行アドレス指定周期の期間についてハイパルスである、シフトレジスタＡからの信号とＡＮＤゲート７０により結合される。これは、図３からの参照を使用して、行について行アドレス指定信号Ａ１ｒ及びＡ２ｒを提供する。
【００５２】
行制御信号Ａ３ｒは、中断トランジスタ２８のための信号であり、したがって可変期間のパルスを有する。これは、パルスについて、典型的に多数の行アドレス指定周期の期間であって、ライン時間内ではなく、フレーム時間内で変動する期間を有する。
【００５３】
図６の回路の出力は、ＯＲゲートによりＡＮＤゲート７０ａの出力と結合され、結果的に得られる信号は、（テンプレート信号Ａ３から導出される）通常の画素プログラミングについてアドレス指定周期の間の必要とされるプロファイルを有するが、可変のスクロール制御の期間のパルスを有する。
【００５４】
第二の実施の形態では、第一の実施の形態と同じロジックが使用される。しかし、１つのシフトレジスタＡで伝播するパルスは、ディスプレイのライン時間に対応する期間を有し、他のシフトレジスタＢで伝播するパルスは、表示素子の照射周期を制御する期間を有する。たとえば、シフトレジスタＢにおけるパルスは、多数の結合された連続するパルスとすることができる。
【００５５】
図８には回路が示されており、図９にはタイミングチャートが示されている。図６のストレージブロックについて必要が除かれ、可変のパルスは、シフトレジスタＢから直接的に取られる。
【００５６】
これは、ラッチ回路がもはや必要とされないので、回路を簡略化し、信頼性を改善する。
【００５７】
図９では、Ａ１、Ａ２及びＡ３は、グローバルテンプレートタイミング入力を表し、先に記載されたように、これらは、ライン時間の周波数で繰り返される。ｓｒ＿Ａ及びｓｒ＿Ｂは、１つの特定のラインについてシフトレジスタの出力を表す。ｓｒ＿Ａは、１ライン時間の期間を有し、ｓｒ＿Ｂは、信号ｓｒ＿Ａの終わりの後に開始する、多数のライン時間の可変の期間を有する。
【００５８】
Ａ１ｒ、Ａ２ｒ及びＡ３ｒは、図３に示される画素への印加のためにその特定のラインについて得られる結果的なアドレス指定信号を表す。
【００５９】
タイミングチャートは、アドレス指定周期８０について制御信号のタイミングを抽出するためにレジスタＡがどのように使用されるか、フレーム周期の残り８２の間にオンタイム（on-time）を制御するためにレジスタＢがどのように使用されるかを示している。
【００６０】
図８及び図９に示されるスキームは、２つのシフトレジスタの機能を１つに結合することで更に簡略化することができる。これは、１つのシフトレジスタにロングパルスを通過させ、そのパルスのリーディングエッジでのアドレス指定を生成するため、それぞれの行の余分のＡＮＤゲートを使用することで達成される。
【００６１】
図１０は、この簡略化された行ドライバのアーキテクチャを示している。更なるＡＮＤゲートは、（ｎ＋１）でアドレス指定されている行について１つのロングパルスを先行する行ｎのロングパルスと結合し、ライン時間の期間を有するパルスであって、図８及び図９におけるシフトレジスタＡの出力として機能するパルスを導出する。行ｎ＋１のシフトレジスタの出力は、図８及び図９におけるシフトレジスタＢの出力に対応する。したがって、図１０の回路は、図９に示されるように同じ出力を生成するが、１つのシフトレジスタのチェインを使用している。さもなければ、回路は同じように機能する。
【００６２】
ロングパルスは、一連のパルスをシフトレジスタの連続する「バケット」に供給することで得られる。
行ドライバのアーキテクチャは、異なるスクローリングスキームのレンジを生成するために使用される。
【００６３】
基本的な行ドライバアーキテクチャでは、光が発生され、ディスプレイの残りがオフである水平帯域がある。このバンドは、上から下に移動する。下部では、下で目に見ることのできる部分、上で新たに発展する部分に分割する。したがって、何時でも、固定された数の隣接するラインは、光を発生する。速度は、ディスプレイのフィールドレートに等しい繰返しレートが存在するような速度である。
【００６４】
しかし、下から上にバンドを移動すること、又は、左から右に又は右から左に移動する光の垂直のバンドを使用することも可能である。
【００６５】
光のバンドの高さは、新たなビデオコンテンツでプログラムされるライン（アドレス指定ライン）と、ブラックに再プログラムされたライン（消去ライン）との間の垂直の距離を変えることで変化される。勿論、この距離は、ディスプレイの行のオンピリオド（on-period）に関する。この距離、したがって光生成のデューティサイクルを変えることは、全ての画素の行に共通である、シフトレジスタを制御することで非常にシンプルである。これは、たとえばビデオコンポーネントに基づいて、デューティサイクルを動的に変える可能性を開く。
【００６６】
別の可能性は、垂直の位置に依存するデューティサイクルを作り、スクリーンの下部の上での光出力を減少することである。これは、目に見えるようにすることなしに、又はエンドユーザを悩ますことのない、ＣＲＴシステムにおける一般的な実施である。この利益は、電力消費量における低減である。これは、全ての行について固定されたパルス期間を提供するので、先に示された駆動スキームへの変更を必要とする。
【００６７】
「アドレス＆フラッシュ」アドレス指定スキームに比較して、先に記載されたスクローリングバースキームは、光を発生しているディスプレイの常に一部があるので、少ないフィールドフリッカを示す。これは、スクローリングバーディスプレイは、知覚できるフィールドフリッカなしで「アドレス＆フラッシュ」よりも低いフレームレートで動作することを意味する。
【００６８】
工学の観点から、スクローリングバースキームは、幾つかの利点を有する。スクリーンの電力消費量は、相当に一定である。一様な画像について電力消費量は一定である。ビデオコンテンツをもつ画像について、光のバンドにおける画像の平均の明るさと共に変動する。他のアドレス指定スキーム（たとえばアドレス＆フラッシュ）で生じる高いピーク電流が存在しない。高電流は、特に大型のディスプレイについて大きな難問である。
【００６９】
アドレス及びフラッシュアドレス指定スキームに比較して、スクローリングバースキームは、デューティサイクルに関わらず、固定されたラインアドレス時間の利点を有し、ディスプレイを更に柔軟にする。
【００７０】
アドレス指定信号を操作することでラインを消去することができ、この消去動作は、別のラインのアドレス指定と並列に行うことができる。特に、列のラインのビデオ情報は、消去されたラインに関連しない。
【００７１】
図１０では、１つのロングパルスの正のエッジ（positive edge）は、シフトレジスタｎとｎ＋１の出力を比較することで検出される。ＡＮＤゲート９０は、２つのシフトレジスタの状態を結合し、パルスの正のエッジが検出されたときに出力は１であり、アドレスラインＡ１ｒ〜Ａ３ｒをアクティブにする。
【００７２】
消去信号は、パルスの立ち下がりエッジを検出し、検出に応じて、アドレスラインＡ１ｒ〜Ａ３ｒに消去信号系列を生成することで同様なやり方で生成することができる。消去動作は、列コンダクタでの信号を参照することなしに実行することができ、列コンダクタのデータを使用して別の行のアドレス指定と同時に消去することができる。したがって、先に実施の形態におけるようにＡ３ｒ信号を生成するために１つの可変期間の信号を使用することが好まれるが、照射周期の開始及び終了について個別の制御信号を発生することができる。他の変更は、当業者にとって明らかとなる。
【図面の簡単な説明】
【００７３】
【図１】従来のＬＥＤディスプレイを示す図である。
【図２】多数の公知のアドレス指定技術を示す図である。
【図３】本発明が適用される場合がある公知のＬＥＤ画素回路を示す図である。
【図４】図３の回路のタイミングを示す図である。
【図５】本発明の行駆動アーキテクチャを示す図である。
【図６】図５の回路で使用されるロジック素子の第一の実現を示す図である。
【図７】図６のロジック素子に基づくフルロジック機能を示す図である。
【図８】図５の回路で使用されるロジック素子の第二の実現を示す図である。
【図９】図８の回路の動作にためのタイミングチャートを示す図である。
【図１０】図５の回路で使用され、唯一のシフトレジスタチェインを必要とするロジック素子の第三の実現を示す図である。
【特許請求の範囲】
【請求項１】
行及び列に配列される表示素子のアレイを有するアクティブマトリクス型エレクトロルミネッセント表示装置であって、
エレクトロルミネッセント表示素子と、
前記表示素子を流れる電流を駆動する駆動トランジスタと、
前記表示素子を流れる電流の駆動を中断させる手段と、
前記中断手段の駆動電圧を含む、順次にそれぞれの行における画素に印加される制御電圧を発生する行駆動回路とを有し、
前記行駆動回路は、前記中断手段のための駆動電圧を発生するシフトレジスタ装置及びロジック装置を有し、前記中断手段のための駆動電圧は、実質的に完全なフィールド周期からアドレス周期を引いた期間にまで変動する期間を有するパルスを含み、前記シフトレジスタ装置を伝播する信号は、前記パルスの期間を制御する、
ことを特徴とするアクティブマトリクス型エレクトロルミネッセント表示装置。
【請求項２】
前記シフトレジスタ装置及びロジック装置は、それらを伝播するパルスをそれぞれ有する第一のシフトレジスタ装置及び第二のシフトレジスタ装置と、前記第一及び第二のレジスタ装置を伝播するパルスのタイミングにおける違いから導出された期間をもつパルスを有する信号を導出するロジック手段とを有する、
請求項１記載の装置。
【請求項３】
前記第一及び第二のシフトレジスタ装置で伝播するパルスは、前記ディスプレイのライン時間に対応する期間を有する、
請求項２記載の装置。
【請求項４】
前記ロジック手段は、前記シフトレジスタ装置の一方のパルスに応答してロウパルスを伝送し、前記シフトレジスタ装置の他方のパルスに応答してハイパルスを伝送する伝送ゲートを有する、
請求項２又は３記載の装置。
【請求項５】
前記ロジック手段は、前記伝送ゲートから受けたパルス間の一定の出力を維持するためにメモリセルを有する、
請求項４記載の装置。
【請求項６】
前記シフトレジスタ装置及びロジック装置は、それらを伝播するパルスをそれぞれ有する第一のシフトレジスタ装置及び第二のシフトレジスタ装置と、前記第一及び第二のシフトレジスタ装置の一方におけるパルスの期間から導出された期間をもつパルスを有する信号を導出するためのロジック手段とを有する、
請求項１記載の装置。
【請求項７】
一方のシフトレジスタ装置で伝播するパルスは、前記ディスプレイのライン時間に対応する期間を有し、他方のシフトレジスタ装置で伝播するパルスは、前記表示素子の照射周期を制御するための期間を有する、
請求項６記載の装置。
【請求項８】
前記シフトレジスタ装置及びロジック装置は、前記表示素子の所望の照射時間に依存する期間を有する、それを伝播するパルスを有するシフトレジスタ装置と、前記ディスプレイのライン時間に対応する期間を有するパルスを前記シフトレジスタ装置から導出するためのロジック手段とを有する、
請求項１記載の装置。
【請求項９】
前記ディスプレイのライン時間に対応する期間を有するパルスを前記シフトレジスタ装置から導出するための前記ロジック手段は、ある行の一方のシフトレジスタエレメントの出力でのパルスを隣接する行の別のシフトレジスタエレメントの出力でのパルスと結合するコンビネーションエレメントを有する、
請求項８記載の装置。
【請求項１０】
前記シフトレジスタ装置及びロジック装置からの第一のパルスは、画素をアドレス指定する第一の制御信号を提供するために第一のテンプレート制御信号と結合され、前記シフトレジスタ装置及びロジック装置からの第二のパルスは、画素のアドレス指定の間及び画素のその後の駆動の間の両者で前記中断手段のための駆動電圧を提供するために第二のテンプレートの制御信号と結合される、
請求項１乃至９のいずれか記載の装置。
【請求項１１】
前記第一のパルスは、前記ライン時間に等しい期間を有する、
請求項１０記載の装置。
【請求項１２】
前記第二のパルスは、前記表示画素の照射時間を制御するために選択される期間を有する、
請求項１０又は１１記載の装置。
【請求項１３】
それぞれの画素は、駆動トランジスタの閾値補償回路を有する、
請求項１乃至１２のいずれか記載の装置。
【請求項１４】
前記駆動トランジスタの閾値補償回路は、駆動トランジスタのゲートとソース間で直列に接続される第一のキャパシタ及び第二のキャパシタを有し、画素へのデータ入力は、前記第一のキャパシタと前記第二のキャパシタとの間の接合に供給され、画素のデータ電圧から導出される電圧に前記第一のキャパシタを充電し、前記駆動トランジスタの閾値電圧から導出された電圧は、前記第二のキャパシタに記憶される、
請求項１３記載の装置。
【請求項１５】
前記駆動トランジスタ、前記エレクトロルミネッセント表示素子、及び前記表示素子を流れる電流の駆動を中断する手段は、電源ラインと共通電位ラインの間で直列に接続される、
請求項１３又は１４記載の装置。
【請求項１６】
前記中断手段はトランジスタを有する、
請求項１５記載の装置。
【請求項１７】
行及び列に配列される表示画素のアレイを有するアクティブマトリクス型のエレクトロルミネッセント表示装置を駆動する方法であって、それぞれの画素は、エレクトロルミネッセント表示素子、前記表示素子を流れる電流を駆動する駆動トランジスタ、及び前記表示素子を流れる電流の駆動を中断する手段を有しており、
シフトレジスタ装置を通してパルスを伝播させるステップと、
前記シフトレジスタからのパルスを使用して、画素をアドレス指定する制御電圧をアドレス指定周期の間の行の画素に印加するステップと、
実質的に完全なフィールド周期から前記アドレス指定周期を引いた期間にまで変動する期間を有するパルスを含む、前記中断手段のための駆動電圧を導出するステップと、
画素をアドレス指定する周期の後に、前記中断手段のための駆動電圧を前記中断手段に印加するステップと、
を含むことを特徴とする方法。
【請求項１】
行及び列に配列される表示素子のアレイを有するアクティブマトリクス型エレクトロルミネッセント表示装置であって、
エレクトロルミネッセント表示素子と、
前記表示素子を流れる電流を駆動する駆動トランジスタと、
前記表示素子を流れる電流の駆動を中断させる手段と、
前記中断手段の駆動電圧を含む、順次にそれぞれの行における画素に印加される制御電圧を発生する行駆動回路とを有し、
前記行駆動回路は、前記中断手段のための駆動電圧を発生するシフトレジスタ装置及びロジック装置を有し、前記中断手段のための駆動電圧は、実質的に完全なフィールド周期からアドレス周期を引いた期間にまで変動する期間を有するパルスを含み、前記シフトレジスタ装置を伝播する信号は、前記パルスの期間を制御する、
ことを特徴とするアクティブマトリクス型エレクトロルミネッセント表示装置。
【請求項２】
前記シフトレジスタ装置及びロジック装置は、それらを伝播するパルスをそれぞれ有する第一のシフトレジスタ装置及び第二のシフトレジスタ装置と、前記第一及び第二のレジスタ装置を伝播するパルスのタイミングにおける違いから導出された期間をもつパルスを有する信号を導出するロジック手段とを有する、
請求項１記載の装置。
【請求項３】
前記第一及び第二のシフトレジスタ装置で伝播するパルスは、前記ディスプレイのライン時間に対応する期間を有する、
請求項２記載の装置。
【請求項４】
前記ロジック手段は、前記シフトレジスタ装置の一方のパルスに応答してロウパルスを伝送し、前記シフトレジスタ装置の他方のパルスに応答してハイパルスを伝送する伝送ゲートを有する、
請求項２又は３記載の装置。
【請求項５】
前記ロジック手段は、前記伝送ゲートから受けたパルス間の一定の出力を維持するためにメモリセルを有する、
請求項４記載の装置。
【請求項６】
前記シフトレジスタ装置及びロジック装置は、それらを伝播するパルスをそれぞれ有する第一のシフトレジスタ装置及び第二のシフトレジスタ装置と、前記第一及び第二のシフトレジスタ装置の一方におけるパルスの期間から導出された期間をもつパルスを有する信号を導出するためのロジック手段とを有する、
請求項１記載の装置。
【請求項７】
一方のシフトレジスタ装置で伝播するパルスは、前記ディスプレイのライン時間に対応する期間を有し、他方のシフトレジスタ装置で伝播するパルスは、前記表示素子の照射周期を制御するための期間を有する、
請求項６記載の装置。
【請求項８】
前記シフトレジスタ装置及びロジック装置は、前記表示素子の所望の照射時間に依存する期間を有する、それを伝播するパルスを有するシフトレジスタ装置と、前記ディスプレイのライン時間に対応する期間を有するパルスを前記シフトレジスタ装置から導出するためのロジック手段とを有する、
請求項１記載の装置。
【請求項９】
前記ディスプレイのライン時間に対応する期間を有するパルスを前記シフトレジスタ装置から導出するための前記ロジック手段は、ある行の一方のシフトレジスタエレメントの出力でのパルスを隣接する行の別のシフトレジスタエレメントの出力でのパルスと結合するコンビネーションエレメントを有する、
請求項８記載の装置。
【請求項１０】
前記シフトレジスタ装置及びロジック装置からの第一のパルスは、画素をアドレス指定する第一の制御信号を提供するために第一のテンプレート制御信号と結合され、前記シフトレジスタ装置及びロジック装置からの第二のパルスは、画素のアドレス指定の間及び画素のその後の駆動の間の両者で前記中断手段のための駆動電圧を提供するために第二のテンプレートの制御信号と結合される、
請求項１乃至９のいずれか記載の装置。
【請求項１１】
前記第一のパルスは、前記ライン時間に等しい期間を有する、
請求項１０記載の装置。
【請求項１２】
前記第二のパルスは、前記表示画素の照射時間を制御するために選択される期間を有する、
請求項１０又は１１記載の装置。
【請求項１３】
それぞれの画素は、駆動トランジスタの閾値補償回路を有する、
請求項１乃至１２のいずれか記載の装置。
【請求項１４】
前記駆動トランジスタの閾値補償回路は、駆動トランジスタのゲートとソース間で直列に接続される第一のキャパシタ及び第二のキャパシタを有し、画素へのデータ入力は、前記第一のキャパシタと前記第二のキャパシタとの間の接合に供給され、画素のデータ電圧から導出される電圧に前記第一のキャパシタを充電し、前記駆動トランジスタの閾値電圧から導出された電圧は、前記第二のキャパシタに記憶される、
請求項１３記載の装置。
【請求項１５】
前記駆動トランジスタ、前記エレクトロルミネッセント表示素子、及び前記表示素子を流れる電流の駆動を中断する手段は、電源ラインと共通電位ラインの間で直列に接続される、
請求項１３又は１４記載の装置。
【請求項１６】
前記中断手段はトランジスタを有する、
請求項１５記載の装置。
【請求項１７】
行及び列に配列される表示画素のアレイを有するアクティブマトリクス型のエレクトロルミネッセント表示装置を駆動する方法であって、それぞれの画素は、エレクトロルミネッセント表示素子、前記表示素子を流れる電流を駆動する駆動トランジスタ、及び前記表示素子を流れる電流の駆動を中断する手段を有しており、
シフトレジスタ装置を通してパルスを伝播させるステップと、
前記シフトレジスタからのパルスを使用して、画素をアドレス指定する制御電圧をアドレス指定周期の間の行の画素に印加するステップと、
実質的に完全なフィールド周期から前記アドレス指定周期を引いた期間にまで変動する期間を有するパルスを含む、前記中断手段のための駆動電圧を導出するステップと、
画素をアドレス指定する周期の後に、前記中断手段のための駆動電圧を前記中断手段に印加するステップと、
を含むことを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２００７−５０８５７８（Ｐ２００７−５０８５７８Ａ）
【公表日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願番号】特願２００６−５３０９７３（Ｐ２００６−５３０９７３）
【出願日】平成１６年１０月５日（２００４．１０．５）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５１９７１
【国際公開番号】ＷＯ２００５／０３６５１５
【国際公開日】平成１７年４月２１日（２００５．４．２１）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願日】平成１６年１０月５日（２００４．１０．５）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５１９７１
【国際公開番号】ＷＯ２００５／０３６５１５
【国際公開日】平成１７年４月２１日（２００５．４．２１）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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