セレクタ回路
【課題】回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処できるセレクタ回路を提供する。
【解決手段】セレクタ回路３は、入力されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力するチャネルスワップ回路１１ａ〜１１ｅと、各チャネルスワップ回路１１ａ〜１１ｅから出力された各ビットを伝送する内部バス１２と、内部バス１２上の連続した所定個数のビットをそれぞれ選択して取り出すデータフィールド指定回路１４ａ，１４ｂ，１４ｃとを備える。入力データの各ビットは、チャネルスワップ回路１１ａ〜１１ｅのうちのいずれかに入力され、出力データのそれぞれは、データフィールド指定回路１４ａ，１４ｂ，１４ｃのうちのいずれかによって取り出された複数のビットを含む。
【解決手段】セレクタ回路３は、入力されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力するチャネルスワップ回路１１ａ〜１１ｅと、各チャネルスワップ回路１１ａ〜１１ｅから出力された各ビットを伝送する内部バス１２と、内部バス１２上の連続した所定個数のビットをそれぞれ選択して取り出すデータフィールド指定回路１４ａ，１４ｂ，１４ｃとを備える。入力データの各ビットは、チャネルスワップ回路１１ａ〜１１ｅのうちのいずれかに入力され、出力データのそれぞれは、データフィールド指定回路１４ａ，１４ｂ，１４ｃのうちのいずれかによって取り出された複数のビットを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送システムにおいて受信されたデータから所望データを選択して後段の回路に送るためのセレクタ回路に関し、特に、画像データ転送システムにおいて受信データからＲＧＢデータを選択するセレクタ回路に関する。
【背景技術】
【０００２】
画像データ転送システムとして、例えば、特許文献１に記載のようにＬＶＤＳトランスミッタ及びＬＶＤＳレシーバを用いたシステムが存在する。特許文献１の画像データ転送システムでは、ＬＶＤＳトランスミッタによりパラレルデータをシリアルデータに変換して送信し、ＬＶＤＳレシーバで、受信されたシリアルデータをパラレルデータに変換して処理している。
【０００３】
図７は、従来技術の画像データ転送システムの一例を示すブロック図である。ＬＶＤＳトランスミッタ回路１０１から送信されたシリアルデータは、ＬＶＤＳレシーバ回路１０２によって受信され、例えば７ビット×５チャネル（ＣＨ０〜ＣＨ４）のパラレルデータに変換される。変換後の３５ビットのデータは、ＲＧＢの各画像データと、制御データ（例えば、データを取り込むタイミングを示すＬＳＹＮＣデータ等）とを含む。ＬＶＤＳレシーバ回路１０２から出力されたデータは、セレクタ回路１０３に送られ、セレクタ回路１０３は、ＬＶＤＳレシーバ回路１０２から送られたデータから、Ｒデータ及び制御データを選択してＲデータ取り込み回路１０４ａに送り、Ｇデータ及び制御データを選択してＧデータ取り込み回路１０４ｂに送り、Ｂデータ及び制御データを選択してＢデータ取り込み回路１０４ｃに送る。
【０００４】
データのビット順序が、どの画像データ転送システムでも全て同じであるならば、ＬＶＤＳレシーバ回路１０２から出力されたＲＧＢの各画像データと制御データとをそのまま後段のＲデータ取り込み回路１０４ａ、Ｇデータ取り込み回路１０４ｂ及びＢデータ取り込み回路１０４ｃに送ればよい。しかし、ＬＶＤＳトランスミッタ回路１０１毎に、送信するシリアルデータ上のデータの順序が多少異なる場合がある。それに伴い、ＬＶＤＳレシーバ回路１０２から出力されるデータのビット順序も異なってくる。従って、画像データ転送システムの構成が変わるたびにＬＶＤＳレシーバ回路１０２より後段の回路を変更していると、設計工数が大きくなってしまう。そこで、この変更を避けるためには、ビット順序を入れかえるための何らかの回路（例えば特許文献２を参照）が必要になる。図７に示した例では、セレクタ回路１０３において、３５ビットの入力データから１ビットを選択する３５対１のマルチプレクサ（ＭＵＸ）を必要な個数だけ設けている。
【０００５】
図７のセレクタ回路１０３では、ＬＶＤＳレシーバ回路１０２から送られた３５ビットのデータは、いったんデータレジスタ１１１に格納され、次いで、３５ビットの内部バス１１２を介して、３１個のマルチプレクサ（ＭＵＸ）１１３ａ〜１１３ｇに送られる。詳しくは、Ｒデータのために１０個のマルチプレクサ１１３ａ〜１１３ｂが設けられ、各マルチプレクサは、１０ビットのＲデータＲＤＡＴＡ［０］〜ＲＤＡＴＡ［９］のうちのいずれか１つを選択してＲデータ取り込み回路１０４ａに送る。また、Ｇデータのために１０個のマルチプレクサ１１３ｃ〜１１３ｄが設けられ、各マルチプレクサは、１０ビットのＧデータＧＤＡＴＡ［０］〜ＧＤＡＴＡ［９］のうちのいずれか１つを選択してＧデータ取り込み回路１０４ｂに送る。また、Ｂデータのために１０個のマルチプレクサ１１３ｅ〜１１３ｆが設けられ、各マルチプレクサは、１０ビットのＢデータＢＤＡＴＡ［０］〜ＢＤＡＴＡ［９］のうちのいずれか１つを選択してＢデータ取り込み回路１０４ｃに送る。さらに、１個のマルチプレクサ１１３ｇが、制御データＬＳＹＮＣを選択して、Ｒデータ取り込み回路１０４ａ、Ｇデータ取り込み回路１０４ｂ、Ｂデータ取り込み回路１０４ｃにそれぞれ送る。各マルチプレクサ１１３ａ〜１１３ｇによるビットの選択は、設定レジスタ１０６において設定され、設定レジスタ１０６内の設定情報は、コントローラ１０５（例えば、画像データ転送システムのプロセッサ）によってソフトウェア的に制御される。これにより、ＬＶＤＳレシーバ回路１０２から出力されるデータのビット順序がどのように変わっても、ＬＶＤＳレシーバ回路１０２より後段の回路変更を行わずに済む。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、図７に示すセレクタ回路では、単純に出力データのビット数に等しい個数のマルチプレクサを持ち、そのビットごとに設定レジスタ内の設定情報を保持する必要が生じるので、回路規模が大きくなってしまうという問題がある。
【０００７】
本発明の目的は、以上の問題点を解決し、回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処できるセレクタ回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の態様に係るセレクタ回路によれば、
複数のビットを含む入力データから、複数のビットをそれぞれ含む複数の出力データを選択して出力するセレクタ回路において、
上記セレクタ回路は、
入力されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力する複数の第１のスワップ回路と、
上記各第１のスワップ回路から出力された各ビットを伝送するバスと、
上記バス上の連続した所定個数のビットをそれぞれ選択して取り出す複数のデータフィールド指定回路とを備え、
上記入力データの各ビットは、上記第１のスワップ回路のうちのいずれかに入力され、上記出力データのそれぞれは、上記データフィールド指定回路のうちのいずれかによって取り出された複数のビットを含むことを特徴とする。
【０００９】
上記セレクタ回路において、上記入力データの複数のビットは、連続したビット順序を有しているか、又は上記第１のスワップ回路のうちの少なくとも１つによりビット順序を入れかえることで連続したビット順序になることを特徴とする。
【００１０】
上記セレクタ回路において、上記各第１のスワップ回路は、入力されたビットをそのままのビット順序で出力するか、又はビット順序を逆転させて出力することを特徴とする。
【００１１】
上記セレクタ回路は、上記各データフィールド指定回路の後段にそれぞれ設けられ、上記各データフィールド指定回路によって取り出されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力する複数の第２のスワップ回路をさらに備えたことを特徴とする。
【００１２】
上記セレクタ回路において、上記各第２のスワップ回路は、上記各データフィールド指定回路によって取り出されたビットをそのままのビット順序で出力するか、又はビット順序を逆転させて出力することを特徴とする。
【００１３】
上記セレクタ回路は、上記バス上の少なくとも１つの制御ビットを選択して取り出す制御データ指定回路をさらに備え、
上記出力データのそれぞれは、上記制御ビットをさらに含むことを特徴とする。
【００１４】
上記セレクタ回路において、上記各出力データは、画像データの複数の成分のうちのいずれかを構成する複数のビットを含むことを特徴とする。
【発明の効果】
【００１５】
このように、本発明のセレクタ回路を用いることにより、画像データ転送システムを設計する際に、回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処して、後段の回路にとって望ましいビット順序でデータを出力することができる。特に、第２のスワップ回路をさらに備えたことにより、画像データとして後段の回路にとって望ましいビット順序でデータを出力することができる。特に、第１及び第２のスワップ回路として簡単な回路を用いたことは、回路規模の増大を防ぐことに有利である。そして、図７で示したような、単純に出力データのビット数に等しい個数のマルチプレクサを持つ回路に比べると、回路規模の増大を抑えることが可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係る画像データ転送システムの概略構成を示すブロック図である。
【図２】図１のチャネルスワップ回路１１ａの詳細構成を示すブロック図である。
【図３】本発明の第２の実施形態に係る画像データ転送システムの概略構成を示すブロック図である。
【図４】図３のデータスワップ回路１６ａの詳細構成を示すブロック図である。
【図５】図３の画像データ転送システムの動作を説明するための概略図である。
【図６】図３の画像データ転送システムの動作を説明するための概略図である。
【図７】従来技術の画像データ転送システムの概略構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
第１の実施形態．
図１は、本発明の第１の実施形態に係る画像データ転送システムの概略構成を示すブロック図である。図１において、ＬＶＤＳトランスミッタ回路１から送信されたシリアルデータは、ＬＶＤＳレシーバ回路２によって受信され、例えば７ビット×５チャネル（ＣＨ０〜ＣＨ４）のパラレルデータに変換される。変換後の３５ビットのデータは、ＲＧＢの各画像データと制御データとを含み、例えば図１の例では、１０ビットのＲデータ、１０ビットのＧデータ及び１０ビットのＢデータと、１ビットの制御データ（例えば、データを取り込むタイミングを示すＬＳＹＮＣデータ等）とを含む。ＬＶＤＳレシーバ回路２から出力された３５ビットのデータは、セレクタ回路３に送られ、セレクタ回路３は、ＬＶＤＳレシーバ回路２から送られたデータから、Ｒデータ及び制御データを選択してＲデータ取り込み回路４ａに送り、Ｇデータ及び制御データを選択してＧデータ取り込み回路４ｂに送り、Ｂデータ及び制御データを選択してＢデータ取り込み回路４ｃに送る。
【００１８】
セレクタ回路３は、ＬＶＤＳトランスミッタ回路１から送信されたシリアルデータ上のデータ順序の相違に起因して、ＬＶＤＳレシーバ回路２から出力されるデータのビット順序が異なる場合に対処するために、ＬＶＤＳレシーバ回路２から送られたデータのビット順序の入れかえを行う。前提条件として、ＬＶＤＳトランスミッタ回路１から送信されるシリアルデータは、ＬＶＤＳレシーバ回路２による変換後にＲデータ、Ｇデータ及びＢデータの各ビットが連続して並んでいるか、又は、変換後にチャネル毎にビット順序の入れかえを行うことによって連続して並ぶように構成されている。
【００１９】
セレクタ回路３において、チャネルスワップ回路１１ａ〜１１ｅは、ＬＶＤＳレシーバ回路２から送られたデータに対して、チャネル毎にビット順序の入れかえを行うか、又は入れかえを行うことなくそのまま通過させる。各チャネルスワップ回路１１ａ〜１１ｅとして、好ましくは、チャネル内のビット順序を昇順及び降順のいずれかに設定する回路を用いることができる。図２は、このようなチャネルスワップ回路１１ａの詳細構成を示すブロック図である。ＬＶＤＳレシーバ回路２から送られたデータは、いったんデータレジスタ２１に格納され、次いで図のようにマルチプレクサ（ＭＵＸ）２２ａ〜２２ｆに送られる。各マルチプレクサ２２ａ〜２２ｆは、２つの入力ビットのうちの一方を選択して出力する２対１のマルチプレクサである。図２に示すようにビット０〜ビット６が昇順で入力される場合、ビット順序の入れかえを行わないとき、ビット０〜ビット６はそのまま昇順で出力され、ビット順序の入れかえを行うとき、ビット０〜ビット６は降順（すなわち逆転したビット順序）で出力される。各マルチプレクサ２２ａ〜２２ｆによるビット順序の入れかえの有無は、設定レジスタ６ａにおいて設定され、設定レジスタ６ａ内の設定情報は、コントローラ５（例えば、画像データ転送システムのプロセッサ）によってソフトウェア的に制御される。チャネルスワップ回路１１ｂ〜１１ｅもまた、図２のチャネルスワップ回路１１ａと同様に構成される。チャネルスワップ回路１１ａ〜１１ｅから出力されたデータは、いったんデータレジスタ１２に格納される。このように、本実施形態のセレクタ回路３は、ＬＶＤＳトランスミッタ回路１から送信されるデータに応じてビット順序の入れかえの有無を選択することにより、データレジスタ１２以降の回路において、Ｒデータ、Ｇデータ及びＢデータの各ビットを連続して並んだ状態にすることができる。
【００２０】
チャネルスワップ回路１１ａ〜１１ｅから出力されたデータは、いったんデータレジスタ１２に格納され、次いで、３５ビットの内部バス１３を介して、データフィールド指定回路１４ａ，１４ｂ，１４ｃ及び制御データ指定回路１５ａ，１５ｂ，１５ｃに送られる。データフィールド指定回路１４ａは、連続して並んだＲデータ、Ｇデータ及びＢデータを含む３５ビットのデータからＲデータの開始位置のビットのみを指定し、このビット以降の１０ビットの範囲をＲデータのデータフィールドとして取り出してＲデータ取り込み回路４ａに送る。同様に、データフィールド指定回路１４ｂは、３５ビットのデータからＧデータの開始位置のビットのみを指定し、このビット以降の１０ビットの範囲をＧデータのデータフィールドとして取り出してＧデータ取り込み回路４ｂに送る。同様に、データフィールド指定回路１４ｃは、３５ビットのデータからＢデータの開始位置のビットのみを指定し、このビット以降の１０ビットの範囲をＢデータのデータフィールドとして取り出してＢデータ取り込み回路４ｃに送る。制御データ指定回路１５ａ，１５ｂ，１５ｃはそれぞれ、３５ビットのデータから、制御データ（例えばＬＳＹＮＣデータ）を含む１ビットを指定し、このビットの制御データを取り出して、Ｒデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ、又はＢデータ取り込み回路４ｃに送る。制御データ指定回路１５ａ，１５ｂ，１５ｃによって取り出されるデータは同一のデータであってもよく（すなわち、同一のビットを指定する）、それに代わって、個別に異なるデータであってもよい（すなわち、別個のビットを指定する）。データフィールド指定回路１４ａ，１４ｂ，１４ｃによって指定される開始位置のビットと、制御データ指定回路１５ａ，１５ｂ，１５ｃによって指定されるビットとは、設定レジスタ６ｂにおいて設定され、設定レジスタ６ｂ内の設定情報は、コントローラ５によってソフトウェア的に制御される。
【００２１】
セレクタ回路３は、以上のように構成されたことにより、ＲＧＢの各画像データ及び制御データを、適切なビット順序で、後段のＲデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ及びＢデータ取り込み回路４ｃに送ることができる。
【００２２】
本実施形態のセレクタ回路３を備えた画像データ転送システムの設計者は、ＬＶＤＳトランスミッタ回路１から送信されるデータに応じて、チャネルスワップ回路１１ａ〜１１ｅにおいてビット順序の入れかえを行うか否か、また、データフィールド指定回路１４ａ，１４ｂ，１４ｃ及び制御データ指定回路１５ａ，１５ｂ，１５ｃにおいてどのビットを指定して取り出すかを選択し、この選択に従って設定レジスタ６１，６ｂ内の設定情報を決定する。このように、本実施形態のセレクタ回路３を用いることにより、画像データ転送システムを設計する際に、回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処することができる。特に、チャネルスワップ回路１１ａ〜１１ｅとして簡単な回路（図２を参照）を用いたことは、回路規模の増大を防ぐことに有利である。
【００２３】
第２の実施形態．
図３は、本発明の第２の実施形態に係る画像データ転送システムの概略構成を示すブロック図である。本実施形態のセレクタ回路３は、第１の実施形態のセレクタ回路３の構成に加えて、データフィールド指定回路１４ａ，１４ｂ，１４ｃの後段において、データスワップ回路１６ａ，１６ｂ，１６ｃをさらに備えたことを特徴とする。
【００２４】
データスワップ回路１６ａ，１６ｂ，１６ｃはそれぞれ、各データフィールド指定回路１４ａ，１４ｂ，１４ｃから出力されたＲデータ、Ｇデータ、Ｂデータに対して、必要に応じてビット順序を入れかえるか否かを選択することができる。各データスワップ回路１６ａ，１６ｂ，１６ｃとして、好ましくは、チャネルスワップ回路１１ａ〜１１ｅと同様に、チャネル内のビット順序を昇順及び降順のいずれかに設定する回路を用いることができる。図４は、このようなデータスワップ回路１６ａの詳細構成を示すブロック図である。データフィールド指定回路１４ａから送られたデータは、いったんデータレジスタ３１に格納され、次いで図のようにマルチプレクサ（ＭＵＸ）３２ａ〜３２ｊに送られる。各マルチプレクサ３２ａ〜３２ｊは、２つの入力ビットのうちの一方を選択して出力する２対１のマルチプレクサである。各マルチプレクサ３２ａ〜３２ｊによるビット順序の入れかえの有無は、設定レジスタ６ｃにおいて設定され、設定レジスタ６ｃ内の設定情報は、コントローラ５によってソフトウェア的に制御される。データスワップ回路１６ｂ，１６ｃもまた、図４のデータスワップ回路１６ａと同様に構成される。データスワップ回路１６ａ，１６ｂ，１６ｃから出力されたデータは、Ｒデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ及びＢデータ取り込み回路４ｃにそれぞれ送られる。
【００２５】
このように、本実施形態のセレクタ回路３は、各データフィールド指定回路１４ａ，１４ｂ，１４ｃから出力されたＲデータ、Ｇデータ、Ｂデータに対して、必要に応じてビット順序の入れかえの有無を選択することにより、画像データとして後段の回路にとって望ましいビット順序で、Ｒデータ、Ｇデータ、Ｂデータの各ビットを出力できる。
【００２６】
図５及び図６は、図３の画像データ転送システムの動作を説明するための概略図である。図５及び図６では、本実施形態のセレクタ回路３によって、入力されたデータのビット順序がどのように選択されるかを具体的に示している。ＬＶＤＳレシーバ回路２からセレクタ回路２に、７ビット×５チャネルで合計３５ビットのデータが入力される。この入力データは、画像データである１０ビットのＲデータ（ＲＤＡＴＡ）、１０ビットのＧデータ（ＧＤＡＴＡ）及び１０ビットのＢデータ（ＢＤＡＴＡ）と、制御データである１ビットのＬＳＹＮＣデータ（ＬＳＹＮＣ）とを含んで構成されている。図示した場合では、Ｒデータの各ビット、Ｇデータの各ビット、及びＢデータの各ビットはそれぞれ連続して並んでおらず、チャネル毎にビット順序の入れかえを行うことにより連続して並ぶような構成となっている。従って、チャネルスワップ回路１１ａ〜１１ｅを用いてビット順序の入れかえを行う。この結果、データレジスタ１２及び内部バス１３では、それぞれ連続して並んだＲデータ、Ｇデータ及びＢデータが得られる。次に、データフィールド指定回路１４ａ，１４ｂ，１４ｃにより、Ｒデータ、Ｇデータ、Ｂデータをそれぞれ取り出す。詳しくは、各データフィールド指定回路１４ａ，１４ｂ，１４ｃによって指定されたＲデータ、Ｇデータ及びＢデータの開始位置から、１０ビットの範囲を取り出す。データフィールド指定回路１４ａ，１４ｂ，１４ｃにより取り出されたＲデータ、Ｇデータ及びＢデータに対して、それぞれデータスワップ回路１６ａ，１６ｂ，１６ｃを用いてビット順序を入れかえて、Ｒデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ及びＢデータ取り込み回路４ｃに送られる。また、制御データ指定回路１５ａ，１５ｂ，１５ｃはそれぞれ、３５ビットのデータから、制御データＬＳＹＮＣデータを含む１ビットを指定して取り出し、Ｒデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ及びＢデータ取り込み回路４ｃに送る。
【００２７】
ＬＶＤＳトランスミッタ回路１から送信されるデータに応じて、チャネルスワップ回路１１ａ〜１１ｅのうちの一部のみ、及び／又はデータスワップ回路１６ａ，１６ｂ，１６ｃのうちの一部のみがビット順序の入れかえを行ってもよい。
【００２８】
このように、本実施形態のセレクタ回路３を用いることにより、画像データ転送システムを設計する際に、回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処することができる。特に、データスワップ回路１６ａ，１６ｂ，１６ｃをさらに備えたことにより、画像データとして後段の回路にとって望ましいビット順序で、Ｒデータ、Ｇデータ、Ｂデータの各ビットを出力することができる。
【産業上の利用可能性】
【００２９】
本発明の実施形態に係るセレクタ回路を含む画像データ転送システムは、デジタル複写機、デジタルＴＶ、ファクシミリ装置等、画像処理を行う装置において利用可能である。さらに、この画像データ転送システムは、画像データを処理するためのプロセッサ、例えばＳＩＭＤプロセッサとともに利用可能である。
【符号の説明】
【００３０】
１…ＬＶＤＳトランスミッタ回路、
２…ＬＶＤＳレシーバ回路、
３…セレクタ回路、
４ａ…Ｒデータ取り込み回路、
４ｂ…Ｇデータ取り込み回路、
４ｃ…Ｂデータ取り込み回路、
５…コントローラ、
６ａ，６ｂ，６ｃ…設定レジスタ、
１１ａ〜１１ｅ…チャネルスワップ回路、
１２，２１，３１…データレジスタ、
１３…内部バス、
１４ａ，１４ｂ，１４ｃ…データフィールド指定回路、
１５ａ，１５ｂ，１５ｃ…制御データ指定回路、
１６ａ，１６ｂ，１６ｃ…データスワップ回路、
２２ａ〜２２ｆ，３２ａ〜３２ｊ…マルチプレクサ。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特開２００２−１６９７７０号公報。
【特許文献２】特開平１０−７８９３５号公報。
【技術分野】
【０００１】
本発明は、データ転送システムにおいて受信されたデータから所望データを選択して後段の回路に送るためのセレクタ回路に関し、特に、画像データ転送システムにおいて受信データからＲＧＢデータを選択するセレクタ回路に関する。
【背景技術】
【０００２】
画像データ転送システムとして、例えば、特許文献１に記載のようにＬＶＤＳトランスミッタ及びＬＶＤＳレシーバを用いたシステムが存在する。特許文献１の画像データ転送システムでは、ＬＶＤＳトランスミッタによりパラレルデータをシリアルデータに変換して送信し、ＬＶＤＳレシーバで、受信されたシリアルデータをパラレルデータに変換して処理している。
【０００３】
図７は、従来技術の画像データ転送システムの一例を示すブロック図である。ＬＶＤＳトランスミッタ回路１０１から送信されたシリアルデータは、ＬＶＤＳレシーバ回路１０２によって受信され、例えば７ビット×５チャネル（ＣＨ０〜ＣＨ４）のパラレルデータに変換される。変換後の３５ビットのデータは、ＲＧＢの各画像データと、制御データ（例えば、データを取り込むタイミングを示すＬＳＹＮＣデータ等）とを含む。ＬＶＤＳレシーバ回路１０２から出力されたデータは、セレクタ回路１０３に送られ、セレクタ回路１０３は、ＬＶＤＳレシーバ回路１０２から送られたデータから、Ｒデータ及び制御データを選択してＲデータ取り込み回路１０４ａに送り、Ｇデータ及び制御データを選択してＧデータ取り込み回路１０４ｂに送り、Ｂデータ及び制御データを選択してＢデータ取り込み回路１０４ｃに送る。
【０００４】
データのビット順序が、どの画像データ転送システムでも全て同じであるならば、ＬＶＤＳレシーバ回路１０２から出力されたＲＧＢの各画像データと制御データとをそのまま後段のＲデータ取り込み回路１０４ａ、Ｇデータ取り込み回路１０４ｂ及びＢデータ取り込み回路１０４ｃに送ればよい。しかし、ＬＶＤＳトランスミッタ回路１０１毎に、送信するシリアルデータ上のデータの順序が多少異なる場合がある。それに伴い、ＬＶＤＳレシーバ回路１０２から出力されるデータのビット順序も異なってくる。従って、画像データ転送システムの構成が変わるたびにＬＶＤＳレシーバ回路１０２より後段の回路を変更していると、設計工数が大きくなってしまう。そこで、この変更を避けるためには、ビット順序を入れかえるための何らかの回路（例えば特許文献２を参照）が必要になる。図７に示した例では、セレクタ回路１０３において、３５ビットの入力データから１ビットを選択する３５対１のマルチプレクサ（ＭＵＸ）を必要な個数だけ設けている。
【０００５】
図７のセレクタ回路１０３では、ＬＶＤＳレシーバ回路１０２から送られた３５ビットのデータは、いったんデータレジスタ１１１に格納され、次いで、３５ビットの内部バス１１２を介して、３１個のマルチプレクサ（ＭＵＸ）１１３ａ〜１１３ｇに送られる。詳しくは、Ｒデータのために１０個のマルチプレクサ１１３ａ〜１１３ｂが設けられ、各マルチプレクサは、１０ビットのＲデータＲＤＡＴＡ［０］〜ＲＤＡＴＡ［９］のうちのいずれか１つを選択してＲデータ取り込み回路１０４ａに送る。また、Ｇデータのために１０個のマルチプレクサ１１３ｃ〜１１３ｄが設けられ、各マルチプレクサは、１０ビットのＧデータＧＤＡＴＡ［０］〜ＧＤＡＴＡ［９］のうちのいずれか１つを選択してＧデータ取り込み回路１０４ｂに送る。また、Ｂデータのために１０個のマルチプレクサ１１３ｅ〜１１３ｆが設けられ、各マルチプレクサは、１０ビットのＢデータＢＤＡＴＡ［０］〜ＢＤＡＴＡ［９］のうちのいずれか１つを選択してＢデータ取り込み回路１０４ｃに送る。さらに、１個のマルチプレクサ１１３ｇが、制御データＬＳＹＮＣを選択して、Ｒデータ取り込み回路１０４ａ、Ｇデータ取り込み回路１０４ｂ、Ｂデータ取り込み回路１０４ｃにそれぞれ送る。各マルチプレクサ１１３ａ〜１１３ｇによるビットの選択は、設定レジスタ１０６において設定され、設定レジスタ１０６内の設定情報は、コントローラ１０５（例えば、画像データ転送システムのプロセッサ）によってソフトウェア的に制御される。これにより、ＬＶＤＳレシーバ回路１０２から出力されるデータのビット順序がどのように変わっても、ＬＶＤＳレシーバ回路１０２より後段の回路変更を行わずに済む。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、図７に示すセレクタ回路では、単純に出力データのビット数に等しい個数のマルチプレクサを持ち、そのビットごとに設定レジスタ内の設定情報を保持する必要が生じるので、回路規模が大きくなってしまうという問題がある。
【０００７】
本発明の目的は、以上の問題点を解決し、回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処できるセレクタ回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の態様に係るセレクタ回路によれば、
複数のビットを含む入力データから、複数のビットをそれぞれ含む複数の出力データを選択して出力するセレクタ回路において、
上記セレクタ回路は、
入力されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力する複数の第１のスワップ回路と、
上記各第１のスワップ回路から出力された各ビットを伝送するバスと、
上記バス上の連続した所定個数のビットをそれぞれ選択して取り出す複数のデータフィールド指定回路とを備え、
上記入力データの各ビットは、上記第１のスワップ回路のうちのいずれかに入力され、上記出力データのそれぞれは、上記データフィールド指定回路のうちのいずれかによって取り出された複数のビットを含むことを特徴とする。
【０００９】
上記セレクタ回路において、上記入力データの複数のビットは、連続したビット順序を有しているか、又は上記第１のスワップ回路のうちの少なくとも１つによりビット順序を入れかえることで連続したビット順序になることを特徴とする。
【００１０】
上記セレクタ回路において、上記各第１のスワップ回路は、入力されたビットをそのままのビット順序で出力するか、又はビット順序を逆転させて出力することを特徴とする。
【００１１】
上記セレクタ回路は、上記各データフィールド指定回路の後段にそれぞれ設けられ、上記各データフィールド指定回路によって取り出されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力する複数の第２のスワップ回路をさらに備えたことを特徴とする。
【００１２】
上記セレクタ回路において、上記各第２のスワップ回路は、上記各データフィールド指定回路によって取り出されたビットをそのままのビット順序で出力するか、又はビット順序を逆転させて出力することを特徴とする。
【００１３】
上記セレクタ回路は、上記バス上の少なくとも１つの制御ビットを選択して取り出す制御データ指定回路をさらに備え、
上記出力データのそれぞれは、上記制御ビットをさらに含むことを特徴とする。
【００１４】
上記セレクタ回路において、上記各出力データは、画像データの複数の成分のうちのいずれかを構成する複数のビットを含むことを特徴とする。
【発明の効果】
【００１５】
このように、本発明のセレクタ回路を用いることにより、画像データ転送システムを設計する際に、回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処して、後段の回路にとって望ましいビット順序でデータを出力することができる。特に、第２のスワップ回路をさらに備えたことにより、画像データとして後段の回路にとって望ましいビット順序でデータを出力することができる。特に、第１及び第２のスワップ回路として簡単な回路を用いたことは、回路規模の増大を防ぐことに有利である。そして、図７で示したような、単純に出力データのビット数に等しい個数のマルチプレクサを持つ回路に比べると、回路規模の増大を抑えることが可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係る画像データ転送システムの概略構成を示すブロック図である。
【図２】図１のチャネルスワップ回路１１ａの詳細構成を示すブロック図である。
【図３】本発明の第２の実施形態に係る画像データ転送システムの概略構成を示すブロック図である。
【図４】図３のデータスワップ回路１６ａの詳細構成を示すブロック図である。
【図５】図３の画像データ転送システムの動作を説明するための概略図である。
【図６】図３の画像データ転送システムの動作を説明するための概略図である。
【図７】従来技術の画像データ転送システムの概略構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
第１の実施形態．
図１は、本発明の第１の実施形態に係る画像データ転送システムの概略構成を示すブロック図である。図１において、ＬＶＤＳトランスミッタ回路１から送信されたシリアルデータは、ＬＶＤＳレシーバ回路２によって受信され、例えば７ビット×５チャネル（ＣＨ０〜ＣＨ４）のパラレルデータに変換される。変換後の３５ビットのデータは、ＲＧＢの各画像データと制御データとを含み、例えば図１の例では、１０ビットのＲデータ、１０ビットのＧデータ及び１０ビットのＢデータと、１ビットの制御データ（例えば、データを取り込むタイミングを示すＬＳＹＮＣデータ等）とを含む。ＬＶＤＳレシーバ回路２から出力された３５ビットのデータは、セレクタ回路３に送られ、セレクタ回路３は、ＬＶＤＳレシーバ回路２から送られたデータから、Ｒデータ及び制御データを選択してＲデータ取り込み回路４ａに送り、Ｇデータ及び制御データを選択してＧデータ取り込み回路４ｂに送り、Ｂデータ及び制御データを選択してＢデータ取り込み回路４ｃに送る。
【００１８】
セレクタ回路３は、ＬＶＤＳトランスミッタ回路１から送信されたシリアルデータ上のデータ順序の相違に起因して、ＬＶＤＳレシーバ回路２から出力されるデータのビット順序が異なる場合に対処するために、ＬＶＤＳレシーバ回路２から送られたデータのビット順序の入れかえを行う。前提条件として、ＬＶＤＳトランスミッタ回路１から送信されるシリアルデータは、ＬＶＤＳレシーバ回路２による変換後にＲデータ、Ｇデータ及びＢデータの各ビットが連続して並んでいるか、又は、変換後にチャネル毎にビット順序の入れかえを行うことによって連続して並ぶように構成されている。
【００１９】
セレクタ回路３において、チャネルスワップ回路１１ａ〜１１ｅは、ＬＶＤＳレシーバ回路２から送られたデータに対して、チャネル毎にビット順序の入れかえを行うか、又は入れかえを行うことなくそのまま通過させる。各チャネルスワップ回路１１ａ〜１１ｅとして、好ましくは、チャネル内のビット順序を昇順及び降順のいずれかに設定する回路を用いることができる。図２は、このようなチャネルスワップ回路１１ａの詳細構成を示すブロック図である。ＬＶＤＳレシーバ回路２から送られたデータは、いったんデータレジスタ２１に格納され、次いで図のようにマルチプレクサ（ＭＵＸ）２２ａ〜２２ｆに送られる。各マルチプレクサ２２ａ〜２２ｆは、２つの入力ビットのうちの一方を選択して出力する２対１のマルチプレクサである。図２に示すようにビット０〜ビット６が昇順で入力される場合、ビット順序の入れかえを行わないとき、ビット０〜ビット６はそのまま昇順で出力され、ビット順序の入れかえを行うとき、ビット０〜ビット６は降順（すなわち逆転したビット順序）で出力される。各マルチプレクサ２２ａ〜２２ｆによるビット順序の入れかえの有無は、設定レジスタ６ａにおいて設定され、設定レジスタ６ａ内の設定情報は、コントローラ５（例えば、画像データ転送システムのプロセッサ）によってソフトウェア的に制御される。チャネルスワップ回路１１ｂ〜１１ｅもまた、図２のチャネルスワップ回路１１ａと同様に構成される。チャネルスワップ回路１１ａ〜１１ｅから出力されたデータは、いったんデータレジスタ１２に格納される。このように、本実施形態のセレクタ回路３は、ＬＶＤＳトランスミッタ回路１から送信されるデータに応じてビット順序の入れかえの有無を選択することにより、データレジスタ１２以降の回路において、Ｒデータ、Ｇデータ及びＢデータの各ビットを連続して並んだ状態にすることができる。
【００２０】
チャネルスワップ回路１１ａ〜１１ｅから出力されたデータは、いったんデータレジスタ１２に格納され、次いで、３５ビットの内部バス１３を介して、データフィールド指定回路１４ａ，１４ｂ，１４ｃ及び制御データ指定回路１５ａ，１５ｂ，１５ｃに送られる。データフィールド指定回路１４ａは、連続して並んだＲデータ、Ｇデータ及びＢデータを含む３５ビットのデータからＲデータの開始位置のビットのみを指定し、このビット以降の１０ビットの範囲をＲデータのデータフィールドとして取り出してＲデータ取り込み回路４ａに送る。同様に、データフィールド指定回路１４ｂは、３５ビットのデータからＧデータの開始位置のビットのみを指定し、このビット以降の１０ビットの範囲をＧデータのデータフィールドとして取り出してＧデータ取り込み回路４ｂに送る。同様に、データフィールド指定回路１４ｃは、３５ビットのデータからＢデータの開始位置のビットのみを指定し、このビット以降の１０ビットの範囲をＢデータのデータフィールドとして取り出してＢデータ取り込み回路４ｃに送る。制御データ指定回路１５ａ，１５ｂ，１５ｃはそれぞれ、３５ビットのデータから、制御データ（例えばＬＳＹＮＣデータ）を含む１ビットを指定し、このビットの制御データを取り出して、Ｒデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ、又はＢデータ取り込み回路４ｃに送る。制御データ指定回路１５ａ，１５ｂ，１５ｃによって取り出されるデータは同一のデータであってもよく（すなわち、同一のビットを指定する）、それに代わって、個別に異なるデータであってもよい（すなわち、別個のビットを指定する）。データフィールド指定回路１４ａ，１４ｂ，１４ｃによって指定される開始位置のビットと、制御データ指定回路１５ａ，１５ｂ，１５ｃによって指定されるビットとは、設定レジスタ６ｂにおいて設定され、設定レジスタ６ｂ内の設定情報は、コントローラ５によってソフトウェア的に制御される。
【００２１】
セレクタ回路３は、以上のように構成されたことにより、ＲＧＢの各画像データ及び制御データを、適切なビット順序で、後段のＲデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ及びＢデータ取り込み回路４ｃに送ることができる。
【００２２】
本実施形態のセレクタ回路３を備えた画像データ転送システムの設計者は、ＬＶＤＳトランスミッタ回路１から送信されるデータに応じて、チャネルスワップ回路１１ａ〜１１ｅにおいてビット順序の入れかえを行うか否か、また、データフィールド指定回路１４ａ，１４ｂ，１４ｃ及び制御データ指定回路１５ａ，１５ｂ，１５ｃにおいてどのビットを指定して取り出すかを選択し、この選択に従って設定レジスタ６１，６ｂ内の設定情報を決定する。このように、本実施形態のセレクタ回路３を用いることにより、画像データ転送システムを設計する際に、回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処することができる。特に、チャネルスワップ回路１１ａ〜１１ｅとして簡単な回路（図２を参照）を用いたことは、回路規模の増大を防ぐことに有利である。
【００２３】
第２の実施形態．
図３は、本発明の第２の実施形態に係る画像データ転送システムの概略構成を示すブロック図である。本実施形態のセレクタ回路３は、第１の実施形態のセレクタ回路３の構成に加えて、データフィールド指定回路１４ａ，１４ｂ，１４ｃの後段において、データスワップ回路１６ａ，１６ｂ，１６ｃをさらに備えたことを特徴とする。
【００２４】
データスワップ回路１６ａ，１６ｂ，１６ｃはそれぞれ、各データフィールド指定回路１４ａ，１４ｂ，１４ｃから出力されたＲデータ、Ｇデータ、Ｂデータに対して、必要に応じてビット順序を入れかえるか否かを選択することができる。各データスワップ回路１６ａ，１６ｂ，１６ｃとして、好ましくは、チャネルスワップ回路１１ａ〜１１ｅと同様に、チャネル内のビット順序を昇順及び降順のいずれかに設定する回路を用いることができる。図４は、このようなデータスワップ回路１６ａの詳細構成を示すブロック図である。データフィールド指定回路１４ａから送られたデータは、いったんデータレジスタ３１に格納され、次いで図のようにマルチプレクサ（ＭＵＸ）３２ａ〜３２ｊに送られる。各マルチプレクサ３２ａ〜３２ｊは、２つの入力ビットのうちの一方を選択して出力する２対１のマルチプレクサである。各マルチプレクサ３２ａ〜３２ｊによるビット順序の入れかえの有無は、設定レジスタ６ｃにおいて設定され、設定レジスタ６ｃ内の設定情報は、コントローラ５によってソフトウェア的に制御される。データスワップ回路１６ｂ，１６ｃもまた、図４のデータスワップ回路１６ａと同様に構成される。データスワップ回路１６ａ，１６ｂ，１６ｃから出力されたデータは、Ｒデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ及びＢデータ取り込み回路４ｃにそれぞれ送られる。
【００２５】
このように、本実施形態のセレクタ回路３は、各データフィールド指定回路１４ａ，１４ｂ，１４ｃから出力されたＲデータ、Ｇデータ、Ｂデータに対して、必要に応じてビット順序の入れかえの有無を選択することにより、画像データとして後段の回路にとって望ましいビット順序で、Ｒデータ、Ｇデータ、Ｂデータの各ビットを出力できる。
【００２６】
図５及び図６は、図３の画像データ転送システムの動作を説明するための概略図である。図５及び図６では、本実施形態のセレクタ回路３によって、入力されたデータのビット順序がどのように選択されるかを具体的に示している。ＬＶＤＳレシーバ回路２からセレクタ回路２に、７ビット×５チャネルで合計３５ビットのデータが入力される。この入力データは、画像データである１０ビットのＲデータ（ＲＤＡＴＡ）、１０ビットのＧデータ（ＧＤＡＴＡ）及び１０ビットのＢデータ（ＢＤＡＴＡ）と、制御データである１ビットのＬＳＹＮＣデータ（ＬＳＹＮＣ）とを含んで構成されている。図示した場合では、Ｒデータの各ビット、Ｇデータの各ビット、及びＢデータの各ビットはそれぞれ連続して並んでおらず、チャネル毎にビット順序の入れかえを行うことにより連続して並ぶような構成となっている。従って、チャネルスワップ回路１１ａ〜１１ｅを用いてビット順序の入れかえを行う。この結果、データレジスタ１２及び内部バス１３では、それぞれ連続して並んだＲデータ、Ｇデータ及びＢデータが得られる。次に、データフィールド指定回路１４ａ，１４ｂ，１４ｃにより、Ｒデータ、Ｇデータ、Ｂデータをそれぞれ取り出す。詳しくは、各データフィールド指定回路１４ａ，１４ｂ，１４ｃによって指定されたＲデータ、Ｇデータ及びＢデータの開始位置から、１０ビットの範囲を取り出す。データフィールド指定回路１４ａ，１４ｂ，１４ｃにより取り出されたＲデータ、Ｇデータ及びＢデータに対して、それぞれデータスワップ回路１６ａ，１６ｂ，１６ｃを用いてビット順序を入れかえて、Ｒデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ及びＢデータ取り込み回路４ｃに送られる。また、制御データ指定回路１５ａ，１５ｂ，１５ｃはそれぞれ、３５ビットのデータから、制御データＬＳＹＮＣデータを含む１ビットを指定して取り出し、Ｒデータ取り込み回路４ａ、Ｇデータ取り込み回路４ｂ及びＢデータ取り込み回路４ｃに送る。
【００２７】
ＬＶＤＳトランスミッタ回路１から送信されるデータに応じて、チャネルスワップ回路１１ａ〜１１ｅのうちの一部のみ、及び／又はデータスワップ回路１６ａ，１６ｂ，１６ｃのうちの一部のみがビット順序の入れかえを行ってもよい。
【００２８】
このように、本実施形態のセレクタ回路３を用いることにより、画像データ転送システムを設計する際に、回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処することができる。特に、データスワップ回路１６ａ，１６ｂ，１６ｃをさらに備えたことにより、画像データとして後段の回路にとって望ましいビット順序で、Ｒデータ、Ｇデータ、Ｂデータの各ビットを出力することができる。
【産業上の利用可能性】
【００２９】
本発明の実施形態に係るセレクタ回路を含む画像データ転送システムは、デジタル複写機、デジタルＴＶ、ファクシミリ装置等、画像処理を行う装置において利用可能である。さらに、この画像データ転送システムは、画像データを処理するためのプロセッサ、例えばＳＩＭＤプロセッサとともに利用可能である。
【符号の説明】
【００３０】
１…ＬＶＤＳトランスミッタ回路、
２…ＬＶＤＳレシーバ回路、
３…セレクタ回路、
４ａ…Ｒデータ取り込み回路、
４ｂ…Ｇデータ取り込み回路、
４ｃ…Ｂデータ取り込み回路、
５…コントローラ、
６ａ，６ｂ，６ｃ…設定レジスタ、
１１ａ〜１１ｅ…チャネルスワップ回路、
１２，２１，３１…データレジスタ、
１３…内部バス、
１４ａ，１４ｂ，１４ｃ…データフィールド指定回路、
１５ａ，１５ｂ，１５ｃ…制御データ指定回路、
１６ａ，１６ｂ，１６ｃ…データスワップ回路、
２２ａ〜２２ｆ，３２ａ〜３２ｊ…マルチプレクサ。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特開２００２−１６９７７０号公報。
【特許文献２】特開平１０−７８９３５号公報。
【特許請求の範囲】
【請求項１】
複数のビットを含む入力データから、複数のビットをそれぞれ含む複数の出力データを選択して出力するセレクタ回路において、
上記セレクタ回路は、
入力されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力する複数の第１のスワップ回路と、
上記各第１のスワップ回路から出力された各ビットを伝送するバスと、
上記バス上の連続した所定個数のビットをそれぞれ選択して取り出す複数のデータフィールド指定回路とを備え、
上記入力データの各ビットは、上記第１のスワップ回路のうちのいずれかに入力され、上記出力データのそれぞれは、上記データフィールド指定回路のうちのいずれかによって取り出された複数のビットを含むことを特徴とするセレクタ回路。
【請求項２】
上記入力データの複数のビットは、連続したビット順序を有しているか、又は上記第１のスワップ回路のうちの少なくとも１つによりビット順序を入れかえることで連続したビット順序になることを特徴とする請求項１記載のセレクタ回路。
【請求項３】
上記各第１のスワップ回路は、入力されたビットをそのままのビット順序で出力するか、又はビット順序を逆転させて出力することを特徴とする請求項１又は２記載のセレクタ回路。
【請求項４】
上記セレクタ回路は、上記各データフィールド指定回路の後段にそれぞれ設けられ、上記各データフィールド指定回路によって取り出されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力する複数の第２のスワップ回路をさらに備えたことを特徴とする請求項１〜３のうちのいずれか１つに記載のセレクタ回路。
【請求項５】
上記各第２のスワップ回路は、上記各データフィールド指定回路によって取り出されたビットをそのままのビット順序で出力するか、又はビット順序を逆転させて出力することを特徴とする請求項４記載のセレクタ回路。
【請求項６】
上記セレクタ回路は、上記バス上の少なくとも１つの制御ビットを選択して取り出す制御データ指定回路をさらに備え、
上記出力データのそれぞれは、上記制御ビットをさらに含むことを特徴とする請求項１〜５のうちのいずれか１つに記載のセレクタ回路。
【請求項７】
上記各出力データは、画像データの複数の成分のうちのいずれかを構成する複数のビットを含むことを特徴とする請求項１〜６のうちのいずれか１つに記載のセレクタ回路。
【請求項１】
複数のビットを含む入力データから、複数のビットをそれぞれ含む複数の出力データを選択して出力するセレクタ回路において、
上記セレクタ回路は、
入力されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力する複数の第１のスワップ回路と、
上記各第１のスワップ回路から出力された各ビットを伝送するバスと、
上記バス上の連続した所定個数のビットをそれぞれ選択して取り出す複数のデータフィールド指定回路とを備え、
上記入力データの各ビットは、上記第１のスワップ回路のうちのいずれかに入力され、上記出力データのそれぞれは、上記データフィールド指定回路のうちのいずれかによって取り出された複数のビットを含むことを特徴とするセレクタ回路。
【請求項２】
上記入力データの複数のビットは、連続したビット順序を有しているか、又は上記第１のスワップ回路のうちの少なくとも１つによりビット順序を入れかえることで連続したビット順序になることを特徴とする請求項１記載のセレクタ回路。
【請求項３】
上記各第１のスワップ回路は、入力されたビットをそのままのビット順序で出力するか、又はビット順序を逆転させて出力することを特徴とする請求項１又は２記載のセレクタ回路。
【請求項４】
上記セレクタ回路は、上記各データフィールド指定回路の後段にそれぞれ設けられ、上記各データフィールド指定回路によって取り出されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力する複数の第２のスワップ回路をさらに備えたことを特徴とする請求項１〜３のうちのいずれか１つに記載のセレクタ回路。
【請求項５】
上記各第２のスワップ回路は、上記各データフィールド指定回路によって取り出されたビットをそのままのビット順序で出力するか、又はビット順序を逆転させて出力することを特徴とする請求項４記載のセレクタ回路。
【請求項６】
上記セレクタ回路は、上記バス上の少なくとも１つの制御ビットを選択して取り出す制御データ指定回路をさらに備え、
上記出力データのそれぞれは、上記制御ビットをさらに含むことを特徴とする請求項１〜５のうちのいずれか１つに記載のセレクタ回路。
【請求項７】
上記各出力データは、画像データの複数の成分のうちのいずれかを構成する複数のビットを含むことを特徴とする請求項１〜６のうちのいずれか１つに記載のセレクタ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１９３４２０（Ｐ２０１１−１９３４２０Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−６０１７３（Ｐ２０１０−６０１７３）
【出願日】平成２２年３月１７日（２０１０．３．１７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１７日（２０１０．３．１７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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