【課題】スタンバイ状態時にＳＲＡＭにデータを保持できる電圧が与えられている場合に、パワーオンリセットがかからないようにすることができる半導体装置を提供する。
【解決手段】ＣＰＵ５は、スタンバイ状態に遷移することを通知する。電源制御回路１１は、スタンバイ状態時に、ＳＲＡＭ４における電力消費を低減させる。ＰＯＲ回路２は、外部電源電圧の値と、現在の状態がスタンバイ状態であるかに応じて、パワーオンリセット信号の活性化を制御する。 （もっと読む）

【課題】安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供する。
【解決手段】酸化物半導体を用いたトランジスタを複数用いて、パルス信号出力回路を構成する。また、パルス信号出力回路の動作に応じて、酸化物半導体を用いたトランジスタのしきい値電圧を変動させる。また、該パルス信号出力回路を含むシフトレジスタを構成する。これにより、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することができる。 （もっと読む）

【課題】動作を不安定にすることなく、各トランジスタの特性劣化を抑制することが可能
な半導体装置を提供することを課題とする。
【解決手段】非選択期間において、トランジスタが一定時間毎にオンすることで、シフト
レジスタ回路の出力端子に電源電位を供給する。そしてシフトレジスタ回路の出力端子は
、該トランジスタを介して電源電位が供給される。該トランジスタは非選択期間において
常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制される。また
、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電位が供
給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生することを抑制で
きる。 （もっと読む）

【課題】半導体装置の制御に好適な制御信号発生回路を提供する。
【解決手段】ジョンソンカウンタ３１は、フリップフロップＦＦ１〜ＦＦ４およびゲート回路４１〜４４を含み、順次入力されるスタート信号ＳＴ１〜ＳＴ４に応答してそれぞれ制御信号Ｃ１〜Ｃ４を「Ｈ」レベルにした後、順次入力されるストップ信号ＳＰ１〜ＳＰ４に応答してそれぞれ制御信号Ｃ１〜Ｃ４を「Ｌ」レベルにする。したがって、多数のフリップフロップを用いることなく、所望の時間間隔で制御信号Ｃ１〜Ｃ４を順次「Ｈ」レベルにし、順次「Ｌ」レベルにすることができる。 （もっと読む）

【課題】クロック信号が切り替えられた際の不具合の発生を低減する。
【解決手段】本発明に係るタイマ回路１１０は、入力クロック信号１１５を用いてカウント値１３４をカウントするカウンタ１２３と、入力クロック信号１１５が変更された際に、基準値１３５として第３設定値１３３を選択する選択部１２５と、カウント値１３４が基準値１３５分変化したタイミングで変化するタイマ出力信号１１６を生成する比較部１２７と、現在のカウント値より大きい値を第３設定値１３３として演算する第３設定値演算部１２４とを備える。 （もっと読む）

【課題】回路規模の増大を抑制しながら、コネクタに接続されたチャージャーの種類を的確に認識する。
【解決手段】電源検出回路１２は、ＶＢＵＳ端子への外部からの給電を検出する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の電圧を検出することにより、チャージャーの種類を特定する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の少なくとも一方のオープン、プルアップ、プルダウンまたは両端子間のショートを検出する。 （もっと読む）

【課題】電子デバイスと、オーディオデバイスを制御するための複数の受動Ｓｐスイッチを有するオーディオアクセサリとを提供すること。
【解決手段】電子デバイスを制御するように適合されているシステムであって、システムは、電子デバイスに結合されているオーディオアクセサリを含み、オーディオアクセサリは、複数の抵抗型スイッチを有し、電子デバイスは、バイアス抵抗器とグラウンド接続とを介して抵抗型スイッチに電力を提供するように適合されているバイアス電圧供給源と、測定モジュールとを含み、測定モジュールは、バイアス電圧供給源と抵抗型スイッチとの間の接続上のバイアスポイントを監視することと、オーディオ出力によって引き起こされるグラウンドオフセット電圧を決定することと、グラウンドオフセット電圧を補償することと、スイッチのどれが係合しているかを決定することとを行うように適合されている。 （もっと読む）

【課題】低消費電力で高速シリアル伝送が可能な半導体装置を提供する。
【解決手段】実施形態によれば、インタフェース部と、駆動回路部と、スイッチ部と、電源回路部と、を備えた半導体装置が提供される。前記インタフェース部は、フローティング状態のバックゲートを有しＳＯＩ基板上に設けられた第１のＭＯＳＦＥＴを含み、入力したシリアルデータの端子切替信号をパラレルデータに変換する。前記電源回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第２のＭＯＳＦＥＴを含み、前記インタフェース部に供給される電源の電位よりも高いオン電位を生成する。前記駆動回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第３のＭＯＳＦＥＴを含み、前記パラレルデータに応じて、前記オン電位をハイレベルとする制御信号を出力する。前記スイッチ部は、前記ＳＯＩ基板上に設けられ、前記制御信号を入力して端子間の接続を切り替える。 （もっと読む）

【課題】出力期間の切替時における出力信号の遅延発生を抑制する出力回路、データドライバと表示装置の提供。
【解決手段】出力回路は差動増幅回路１１０、１０５，出力増幅回路１２０と第１の制御回路１６０、入力端子１０１、出力端子１０４、第１乃至第３の電源端子ＶＤＤ、ＶＳＳ、ＶＭＬを備える。差動増幅回路は前記入力端子の入力信号と前記出力端子の出力信号を入力する差動入力段１１０と第１及び第２のカレントミラー１３０、１４０を備える。出力増幅回路１２０は第１の電源端子ＶＤＤと出力端子１０４との間に接続された第１導電型の第１のトランジスタ１２１と出力端子１０４と第３の電源端子ＶＭＬとの間に接続された第２導電型の第２のトランジスタ１２２とを備える。第１の制御回路１６０は、第１導電型の第３のトランジスタ１６１と第１のスイッチ１６２を備える。 （もっと読む）

【課題】通信周波数を微小変動させる技術よりも、ノイズレベルの低減を更に図ることができるＰＷＭ制御のデューティ決定方法を提供する。
【解決手段】制御ＩＣ６３が、駆動回路に出力するＰＷＭ信号のデューティを、指令値を中心に、所定期間内における平均が前記指令値に一致するように微小変動させる場合、ＰＣ６８のデータベース６９に、実際にＰＷＭ信号を駆動回路に与えることで発生したノイズ成分のレベル測定結果を反映したデータを、そのデューティの変動態様と共に記憶する。そして、データベース６９に記憶されているデータを参照し、与えられた動作環境や動作条件等に応じて抑圧対象となる周波数帯のノイズレベルを低減するように、制御ＩＣ６３によるＰＷＭデューティの変動態様を決定する。 （もっと読む）

【課題】多数の異なるプロトコルに対して、および広範囲のデーターレートに対して、シリアル形式のデータをパラレル形式のデータに変換することが可能な、デシリアライザ回路網を提供する。
【解決手段】プログラマブルロジックデバイス（「ＰＬＤ」）などの高速シリアルデータレシーバ回路網用のデシリアライザ回路網（１０）は、シリアルデータを任意の複数のデータ幅を有するパラレルデータに変換するための回路網を含む。該回路網（１０）はまた、広範囲の周波数の中の任意の周波数で動作可能である。該回路網（１０）は様々な観点において構成可能／再構成可能であり、その構成／再構成の少なくとも１部分はダイナミックに（すなわち、ＰＬＤのユーザーモードオペレ−ションの間に）制御され得る。 （もっと読む）

【課題】光学式のタッチセンサの検査を簡易に行うことの可能なセンサ画素検査用のバス幅変換回路、ならびにそれを備えた情報入出力装置および電子機器を提供する。
【解決手段】バス幅変換回路１１ｃは、複数の受光セルＣＲを有する入力パネル１１に設けられており、受光セルＣＲの受光信号を出力するＮ本のセンサ信号線ＳＳｉｇＸと、Ｍ本（２＜Ｍ＜Ｎ）の検査用出力線ＳｏｕｔＸとの間に接続されている。バス幅変換回路１１ｃは、Ｎ本のセンサ信号線ＳＳｉｇＸから入力されるパラレル信号を、Ｍ本またはＭ本よりも少ない数のパラレル信号として、複数の検査用出力線ＳｏｕｔＸに出力する。 （もっと読む）

【課題】ＴＦＴ特性のばらつきにかかわらず画像ムラがなく、高精細・高解像度の良好な画像を得ることができる半導体表示装置の駆動回路および半導体表示装置を提供する。
【解決手段】半導体表示装置はソース信号線側駆動回路と、ゲイト信号線側駆動回路とを有し、駆動回路はシフトレジスタ回路からのタイミング信号をバッファする複数のインバータ回路を有するバッファ回路を有し、インバータ回路は複数のインバータ回路を並列に接続して構成される。 （もっと読む）

【課題】細かな時間調整を行うことで、ＣＰＵセービングの復帰時間を短縮する無線通信端末装置及びそのセービング復帰制御方式を提供する。
【解決手段】ＣＰＵ１０は外部デバイス３０ａにセービング要求を通知し（Ｓ１００）、外部デバイス３０ａは、割り込み出力待ち設定レジスタ３１に割り込み出力待ち時間を設定する（Ｓ２００）。ＣＰＵ１０は、クロック安定時間設定レジスタ１１にクロック安定時間を設定し（Ｓ３００）、ＣＰＵセービングに移行する。外部デバイス３０ａが起動要求信号を入力し（Ｓ４００）、外部クロック水晶発振子４０に「オン」信号を出力し（Ｓ５００）、外部クロック水晶発振子４０は外部クロックをＣＰＵ１０に出力する（Ｓ６００）。外部デバイス３０ａは、割り込み出力待ち時間の経過後にＣＰＵ１０に割り込み通知を出力する（Ｓ７００）。ＣＰＵ１０は、クロック安定時間が経過した後に動作を再開する。 （もっと読む）

【課題】メモリの出力バッファの平均電流値を低減し、消費電流を抑制すること。
【解決手段】本発明に係る半導体装置は、メモリリードアドレスＤの連続性を判定し、判定結果Ｈを出力するアドレス連続性判定回路２３と、判定結果Ｈに基づいて、メモリリードアドレスＤに対応するリードデータを出力するメモリの出力バッファ２２の駆動能力を制御する駆動能力切り替え制御回路２４と、ＣＰＵの要求リードアドレスＡに対応するリードデータが当該ＣＰＵへ到達するまでの期間に、ＣＰＵ要求リードアドレスＡに連続する予想アドレスを生成するアドレス生成部１２と、予想アドレスに対応するリードデータを格納するプリロードバッファ１４を備える。 （もっと読む）

【課題】回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処できるセレクタ回路を提供する。
【解決手段】セレクタ回路３は、入力されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力するチャネルスワップ回路１１ａ〜１１ｅと、各チャネルスワップ回路１１ａ〜１１ｅから出力された各ビットを伝送する内部バス１２と、内部バス１２上の連続した所定個数のビットをそれぞれ選択して取り出すデータフィールド指定回路１４ａ，１４ｂ，１４ｃとを備える。入力データの各ビットは、チャネルスワップ回路１１ａ〜１１ｅのうちのいずれかに入力され、出力データのそれぞれは、データフィールド指定回路１４ａ，１４ｂ，１４ｃのうちのいずれかによって取り出された複数のビットを含む。 （もっと読む）

【課題】電流検出回路におけるゲインａおよびオフセットｂの変動を補正して、１チップのＩＣ内で高精度な電流検出が可能な電流制御用半導体素子およびそれを用いた制御装置を提供することにある。
【解決手段】電流制御用半導体素子１００は、同一半導体チップ上に、ＭＯＳＦＥＴ１００Ｈと、２つの定電流源Ｉｃ１，Ｉｃ２と、ＭＯＳＦＥＴの電流および定電流源の電流を検出する電流検出回路１２０とを備える。さらに、定電流源は、その電流値を計測するための外部接続端子Ｔ５を備える。補正用測定値保持レジスタ１４５は、外部から測定した定電流源の電流値を保持する。 （もっと読む）

【課題】半導体装置側において自動的にキャリブレーション動作を行う。
【解決手段】出力バッファ７１のインピーダンスを調整するキャリブレーション回路１００と、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション回路１００を活性化させるキャリブレーション起動回路２００とを備える。本発明によれば、コントローラ側からキャリブレーションコマンドを発行することなく、半導体装置側にて自動的にキャリブレーション動作を行うことが可能となる。しかも、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション動作を行っていることから、定期的なキャリブレーション動作が確保されるとともに、キャリブレーション動作中にコントローラからリード動作やライト動作を要求されることもない。 （もっと読む）

【課題】従来の低電圧を検知して、リセットをかける構成では、低電圧の設定値を超えると、リセットが解除され、通常電圧に復帰するまでの過程で、誤動作が発生する危険がある。例えば、リセットが直ぐに解除されると、十分に高い電圧で無い状況で、再起動が開始されることになり、レジスタ設定の誤書込みなどで、誤動作が発生するなど、信頼性面で問題があった。
【解決手段】本発明は、第１の検出電圧を検出する第１検出器と、前記第１の検出電圧より低い第２の検出電圧を検出する第２検出器と、前記第１検出器及び前記第２検出器からの検出結果を受け、リセットの要求を行うリセット要求信号の出力制御を行う制御回路と、を備え、前記制御回路は、前記第２の検出電圧を下回った後、前記第１の検出電圧を上回った時、前記リセット要求信号を変化させ、リセットの要求を行うことを特徴とする。 （もっと読む）