【課題】負荷の増加に伴い、駆動用ドライバをＩＣの外付け素子として用いる場合でも、専用ＩＣを新たに作成するまたは駆動用ドライバに対するプリドライバおよび端子を別途設けることなく、ＩＣと出力端子を共用することで設計およびチップ製作にかかるコストを低減する。
【解決手段】入力信号２，３を切替選択信号２２によって切り替え、出力信号１３〜１６を出力する信号切替ブロック１２と、出力信号１３〜１６をそれぞれチャンネルの異なるスイッチング素子に入力する複数のＤ級アンプと、を備え、信号切替ブロック１２は、複数のＤ級アンプを、負荷を駆動するための駆動用ドライバ、または外付けされた駆動用ドライバ回路に対するプリドライバとするかを前記切替選択信号により切り替える。 （もっと読む）

【課題】カレントミラー回路によって、複数の回路を電流駆動させる場合に、各回路の動作に対するばらつきを低減することができる電源回路を提供する。
【解決手段】ＦＥＴ１、２、３と、スイッチング素子であるスイッチ６〜９とで電源回路を構成している。ＦＥＴ１、２、３でカレントミラー回路を構成している。スイッチ６、７、８、９によって選択回路５０が構成される。選択回路５０は、スイッチ６〜９の切り替えにより、ミラー電流Ｉｂ２をオペアンプ４又はオペアンプ５のいずれかに供給し、さらに、ミラー電流Ｉｂ１をオペアンプ４又はオペアンプ５のいずれかに供給する。すなわち、ミラー電流Ｉｂ１とミラー電流Ｉｂ２とを入れ替えて交互に、オペアンプ４、５にそれぞれ供給する。 （もっと読む）

【課題】入出力端子におけるアイソレーション劣化を抑制可能とする。
【解決手段】
第１の入出力端子５１と第２の入出力端子５２間に第１の単位スイッチ１０１が、第１の入出力端子５１と第３の入出力端子間５３に第２の単位スイッチ１０２が、それぞれ設けられ、第２の入出力端子５２とグランドとの間に第１のシャントスイッチ１０３及び第１のＤＣカットコンデンサ４９が、第３の入出力端子５３とグランドとの間に第２のシャントスイッチ１０４及び第２のＤＣカットコンデンサ５０が、それぞれ直列接続され、第１及び第２の単位スイッチ１０１，１０２を構成する第１乃至第４のＦＥＴ１〜４のゲート・ドレイン間には、それぞれ付加容量４１〜４４が接続されると共に、第１の単位スイッチ１０１に対して第１の端子間連絡用抵抗器３１が、第２の単位スイッチ１０２に対して第２の端子間連絡用抵抗器３２が、それぞれ並列接続されたものとなっている。 （もっと読む）

【課題】最小限の突入電流の発生にとどめることを課題としている。
【解決手段】
本発明は、誘導負荷、特に発電機（１２）の巻き線（１３）を所定の交流中間電圧に接続するための方法に関し、誘導負荷は、ブレーカー（１７）を用いて中間電圧に接続されている。突入電流を減少させるために、中間電圧が所定の位相にある場合に、接続がなされるように調節される。 （もっと読む）

【課題】入出力端子と半導体スイッチとの間を接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供する。
【解決手段】半導体スイッチ回路（２０）は、複数の入力端子（３１，３２）のうち任意の入力端子を配線層（５１）又は再配線層（２５１）を介して複数の出力端子（４１〜４４）のうち任意の出力端子と接続させるように構成される。複数の入力端子及び複数の出力端子のうち、ある端子と半導体スイッチ回路との間を接続する配線と、他の端子と半導体スイッチ回路との間を接続する配線とが交差している箇所において、交差する配線のうち、一方の配線を配線層とし、他方の配線を再配線層とする。 （もっと読む）

【課題】端子切替時の挿入損失の増加を抑制した半導体スイッチを提供する。
【解決手段】実施形態によれば、電源回路部と制御回路部とスイッチ部とを備えた半導体スイッチが提供される。前記電源回路部は、内部電位生成回路と第１のトランジスタとを有する。前記内部電位生成回路部は、電源線に接続され、入力電位よりも高い第１の電位を生成する。前記第１のトランジスタは、前記内部電位生成回路の入力と出力との間に接続され、前記第１の電位が前記入力電位よりも低下したときオンして前記第１の電位を前記入力電位以上に保持するようにしきい値電圧が設定されたことを特徴とする。前記制御回路部は、前記第１の電位を供給され、ハイレベルまたはローレベルの制御信号を出力する。前記スイッチ部は、前記制御信号を入力して端子間の接続を切り替える。 （もっと読む）

【課題】光学式のタッチセンサの検査を簡易に行うことの可能なセンサ画素検査用のバス幅変換回路、ならびにそれを備えた情報入出力装置および電子機器を提供する。
【解決手段】バス幅変換回路１１ｃは、複数の受光セルＣＲを有する入力パネル１１に設けられており、受光セルＣＲの受光信号を出力するＮ本のセンサ信号線ＳＳｉｇＸと、Ｍ本（２＜Ｍ＜Ｎ）の検査用出力線ＳｏｕｔＸとの間に接続されている。バス幅変換回路１１ｃは、Ｎ本のセンサ信号線ＳＳｉｇＸから入力されるパラレル信号を、Ｍ本またはＭ本よりも少ない数のパラレル信号として、複数の検査用出力線ＳｏｕｔＸに出力する。 （もっと読む）

【課題】通過損失が少なく出力特性が良いＳＯＩ基板上の高周波スイッチ回路を提供する。
【解決手段】本発明の実施形態の高周波スイッチ回路は、シリコン基板２０上に形成された酸化膜２１上に、第１の端子１と、入出力端子２と、第１の電極４ｂが前記第１の端子１に電気的に接続され、第２の電極４ｃが前記入出力端子２に接続されたＦＥＴ４とを備える。第１の層間絶縁膜２２が前記ＦＥＴを周囲から離間分離し前記酸化膜２１に達する溝に埋め込まれて配置され、前記酸化膜２１と接続され、前記ＦＥＴ４を周囲から絶縁する。導電体層１０が、前記溝内の前記第１の層間絶縁膜２２上に形成され、接地端子ＧＮＤに接続される。第２の層間絶縁膜２３が、前記導電体層１０上及び前記ＦＥＴ４上に形成される。直流電圧を供給する配線層７が、前記溝内の第１の層間絶縁膜２２上且つ前記導電体層１０上に前記第２の層間絶縁膜２３を介して形成されている。 （もっと読む）

【課題】回路規模の増大を抑えながら、データ転送システムにおいて受信されるデータのビット順序の変更にある程度柔軟に対処できるセレクタ回路を提供する。
【解決手段】セレクタ回路３は、入力されたビットをそのままのビット順序で出力するか、又はビット順序を入れかえて出力するチャネルスワップ回路１１ａ〜１１ｅと、各チャネルスワップ回路１１ａ〜１１ｅから出力された各ビットを伝送する内部バス１２と、内部バス１２上の連続した所定個数のビットをそれぞれ選択して取り出すデータフィールド指定回路１４ａ，１４ｂ，１４ｃとを備える。入力データの各ビットは、チャネルスワップ回路１１ａ〜１１ｅのうちのいずれかに入力され、出力データのそれぞれは、データフィールド指定回路１４ａ，１４ｂ，１４ｃのうちのいずれかによって取り出された複数のビットを含む。 （もっと読む）

【課題】多チャンネルの高周波信号切り替えを小規模の回路構成にて容易に実現できる多チャンネル高周波信号切替装置を提供する。
【解決手段】多チャンネルの高周波信号を扱う切替回路を、四辺形のマトリクス配線領域１１を囲繞するように例えば８組の高周波信号切替スイッチ１２Ａ〜１２Ｈを設け、各チャンネルに共通のマトリクス配線領域に集成して、多チャンネル集成型の高周波信号切替回路を構成した。 （もっと読む）

【課題】マルチポート型メモリスーパーセル及びデータ経路スイッチング回路を伴う集積回路を提供する。
【解決手段】集積回路は、複数のメモリリクエスタ及びメモリスーパーセルを含む。メモリスーパーセルは、別々にアドレスできる記憶位置の各範囲を各々形成する複数のメモリバンクを備え、メモリスーパーセルは、複数のバンクグループへと編成される。複数のバンクグループの各々は、複数のメモリバンクのサブセット及びそれに対応する専用アクセスポートを含む。集積回路は、更に、複数のメモリリクエスタとメモリスーパーセルとの間に結合されたスイッチを含む。このスイッチは、複数のメモリリクエスタの所与の１つによるメモリ要求に応答して、その所与のメモリリクエスタと、メモリ要求によりアドレスされるバンクグループのうちの特定の１つバンクグループの専用アクセスポートとの間にデータ経路を接続する。 （もっと読む）

スイッチ再構成タイミング要件の異なる複数のデータフォーマットを同時にサポートするクロスポイント・セレクタスイッチは、演算スイッチ・データに応じて、その出力を選択的にその入力のそれぞれからデータを受け取るように接続する構成可能なスイッチ部と、このスイッチ部に演算スイッチ・データを供給するように動作可能に接続されている構成部とを備えている。構成部は、スイッチ部の複数の異なる構成をサポートするスイッチ構成データを記憶し、また、構成部は、スイッチ部の異なる構成とそれぞれ関連付けられた異なる演算更新コマンドを受け取って、異なる演算更新コマンドのどれを受け取ったのかに基づき、記憶しているスイッチ構成データで演算スイッチ・データを更新することでスイッチ部を再構成するように動作する。 （もっと読む）

【課題】ＳＬＶＳを多値化して、多値のＣＭＬ及び２値のＳＬＶＳと比べ１ビット当りの消費電力を削減し、ＳＬＶＳの多値化に際して生じる論理値の違いによる電源電流の変動を補償した多値論理ドライバを提供する。
【解決手段】第１、２の差動プッシュプル回路（ＤＰＰ）は各々対応する第１、２の差動入力を受け、各々第１〜４のトランジスタ（Ｔｒ）を含み、第１、３のＴｒのドレーン（Ｄ）は電源に接続され、第２、４のＴｒのソース（Ｓ）は接地され、第１、３のＴｒのゲート（Ｇ）は正入力に接続され、第２、４のＴｒのＧは補入力に接続され、第１のＴｒのＳと第２のＴｒのＤ及び第３のＴｒのＳと第４のＴｒのＤは第１、２のＤＰＰに亘り正・補各々コモン接続されて単一の差動出力を形成し、第１、２のＤＰＰを構成する各４個のＴｒのオン時の抵抗値は差動出力に接続される伝送路の特性抵抗値Ｚｏを単位として各々３／２、３に設定されている。 （もっと読む）

【課題】高周波信号の歪が少ない高周波信号用スイッチ回路を提供する。
【解決手段】ＳＯＩ基板上に形成された高周波信号用スイッチ回路において、１つのアンテナ端子ＡＮＴと複数の高周波端子との間にそれぞれスルースイッチ部を設ける。スルースイッチ部Ｍ４Ｔにおいては、アンテナ端子ＡＮＴと高周波端子ＲＦ４との間にｎ個（ｎは２以上の整数）の電界効果型トランジスタＭ１〜Ｍｎを直列に接続する。トランジスタＭ１〜Ｍｎは、共通の制御信号Ｃｏｎｔ４に基づいてオン状態とオフ状態とを切替える。また、スルースイッチ部Ｍ４Ｔには電界効果型トランジスタＭｘを設け、トランジスタＭｎに対して並列に接続する。トランジスタＭｘのゲートには常時電源電位Ｖｄｄを印加し、常時オン状態とする。 （もっと読む）

【課題】アンテナスイッチの各トランジスタに流れる高周波電流の変化量を低く抑え、高調波歪みを大幅に低減する。
【解決手段】ＳＰ６Ｔスイッチのシャント部３１（，３２）は、ＦＥＴなどからなるトランジスタ５３〜５６、抵抗５７〜６６、およびＤＣカット容量となる静電容量素子６７〜６９から構成されており、抵抗６１〜６５の抵抗比は、たとえば、１：２：２：２：１となるように設定されている。このように、抵抗比を１：２：２：２：１として抵抗分割することによって、オフ時の基本スイッチを構成する多段に接続されたトランジスタ５３〜５６にかかるゲート−ソース間電圧、ゲート−ドレイン間電圧、ドレイン・ソース間電圧を均等化でき、特定のトランジスタのゲート−ソース間容量、およびゲート−ドレイン間容量に流れる高周波電流変化が大きくなることを防ぎ、歪を低く抑えることができる。 （もっと読む）

【課題】多チャンネルの高周波信号切り替えを小規模の回路構成にて容易に実現できる多チャンネル高周波信号切替装置を提供する。
【解決手段】多チャンネルの高周波信号を扱う切替回路を、四辺形のマトリクス配線領域１１を囲繞するように８組の高周波信号切替スイッチ１２Ａ〜１２Ｈを設け、各チャンネルに共通のマトリクス配線領域に集成して、多チャンネル集成型の高周波信号切替回路を構成した。 （もっと読む）

【課題】消費電流を削減することができるアンテナスイッチ半導体集積回路を提供する。
【解決手段】複数のスイッチ用ＦＥＴ４〜１１のオンオフを制御する論理回路１７に与える制御入力信号ＩＮＡ，ＩＮＢのうち、送信モードと受信モードと切り替える制御入力信号ＩＮＡを発振回路１８に入力し、高い電圧が論理回路１７に必要な送信モードのときにのみ、発振回路１８を動作させ、これによって昇圧回路１６を動作させ、論理回路１７に昇圧された電圧を供給し、受信モードのときには、発振回路１８を停止させ、これによって昇圧回路１６を停止させる。そして、論理回路３２によって、スイッチ２０１をオンにすることで、昇圧回路１６の停止時には、電源電圧を論理回路１７に供給する。これによって、昇圧回路の動作期間が少なくなり、消費電流を削減することができる。 （もっと読む）

【課題】高性能化および歩留まりの向上と、制御回路部の低コスト化および低消費電力化とが両立可能なスイッチ装置を提供する。
【解決手段】スイッチ３の入力端子１_１，１_２と出力端子２_１，２_２との間の接続状態を２つの制御端子へ２値の制御電圧ＶＨ，ＶＬを相補的に入力することにより切り替えるスイッチ回路部と、２個の２入力１出力スイッチ４_１，４_２の入力端子５_１１，５_２２と入力端子５_１２，５_２１に電圧ＶＨとＶＬを常時入力し、制御端子ＶＣＴＬにＨレベルを印加した場合、出力端子６_１，６_２から制御電圧ＶＨ，ＶＬをスイッチ３に入力し、入力端子１_１，１_２と出力端子２_１，２_２とを平行なバー状態に接続させ、逆に、制御端子ＶＣＴＬにＬレベルを印加した場合、出力端子６_１，６_２から制御電圧ＶＬ，ＶＨをスイッチ３に入力し、入力端子１_１，１_２と出力端子２_１，２_２とをクロスした状態に接続させる制御回路部とを備える構成を有する。 （もっと読む）

【課題】電圧選択回路の面積を縮小すること。
【解決手段】本発明に係る電圧選択回路１２は、デジタル信号Ｄ０〜Ｄ５に応じた電圧を第１電圧範囲から選択する第１選択回路（ＢＬ−Ｅ）と、そのデジタル信号Ｄ０〜Ｄ５に応じた電圧を第２電圧範囲から選択する第２選択回路（ＢＬ−Ｄ）とを備える。第１選択回路（ＢＬ−Ｅ）に含まれる第１ＭＯＳトランジスタＴＥの拡散層とバックゲートとの間には、第１電圧が印加される。また、第２選択回路（ＢＬ−Ｄ）に含まれる第２ＭＯＳトランジスタＴＤの拡散層とバックゲートとの間には、第２電圧が印加される。第１電圧は第２電圧より小さく、第１ＭＯＳトランジスタＴＥのオフセット長ＬｏＥは、第２ＭＯＳトランジスタＴＤのオフセット長ＬｏＤより短くなるように設計されている。 （もっと読む）