半導体スイッチ
【課題】端子切替時の挿入損失の増加を抑制した半導体スイッチを提供する。
【解決手段】実施形態によれば、電源回路部と制御回路部とスイッチ部とを備えた半導体スイッチが提供される。前記電源回路部は、内部電位生成回路と第１のトランジスタとを有する。前記内部電位生成回路部は、電源線に接続され、入力電位よりも高い第１の電位を生成する。前記第１のトランジスタは、前記内部電位生成回路の入力と出力との間に接続され、前記第１の電位が前記入力電位よりも低下したときオンして前記第１の電位を前記入力電位以上に保持するようにしきい値電圧が設定されたことを特徴とする。前記制御回路部は、前記第１の電位を供給され、ハイレベルまたはローレベルの制御信号を出力する。前記スイッチ部は、前記制御信号を入力して端子間の接続を切り替える。
【解決手段】実施形態によれば、電源回路部と制御回路部とスイッチ部とを備えた半導体スイッチが提供される。前記電源回路部は、内部電位生成回路と第１のトランジスタとを有する。前記内部電位生成回路部は、電源線に接続され、入力電位よりも高い第１の電位を生成する。前記第１のトランジスタは、前記内部電位生成回路の入力と出力との間に接続され、前記第１の電位が前記入力電位よりも低下したときオンして前記第１の電位を前記入力電位以上に保持するようにしきい値電圧が設定されたことを特徴とする。前記制御回路部は、前記第１の電位を供給され、ハイレベルまたはローレベルの制御信号を出力する。前記スイッチ部は、前記制御信号を入力して端子間の接続を切り替える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体スイッチに関する。
【背景技術】
【０００２】
携帯電話機の高周波回路部においては、送信回路及び受信回路が高周波スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。高周波スイッチ回路における重要な特性指標の１つに挿入損失がある。
挿入損失を向上させるためには、高周波スイッチ回路を構成するＦＥＴのゲート幅を大きくし、また各ゲートに供給するオン電圧を高くする必要がある。しかし、小型化の観点から、オン電圧を内部で生成する場合の内部電位生成回路の電流供給能力には限界がある。そのため、スイッチ切替動作において、オン電圧が低下し、スイッチ切替直後の挿入損失が大きくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０３９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、端子切替時の挿入損失の増加を抑制した半導体スイッチを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電源回路部と制御回路部とスイッチ部とを備えた半導体スイッチが提供される。前記電源回路部は、内部電位生成回路と第１のトランジスタとを有する。前記内部電位生成回路部は、電源線に接続され、入力電位よりも高い第１の電位を生成する。前記第１のトランジスタは、前記内部電位生成回路の入力と出力との間に接続され、前記第１の電位が前記入力電位よりも低下したときオンして前記第１の電位を前記入力電位以上に保持するようにしきい値電圧が設定されたことを特徴とする。前記制御回路部は、前記第１の電位を供給され、ハイレベルまたはローレベルの制御信号を出力する。前記スイッチ部は、前記制御信号を入力して端子間の接続を切り替える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体スイッチの構成を例示するブロック図。
【図２】図１に表わした半導体スイッチのスイッチ部の構成を例示する回路図。
【図３】挿入損失のオン電位依存性を表わす特性図。
【図４】図１に表わした半導体スイッチの制御回路部の構成を例示する回路図。
【図５】駆動回路のレベルシフタの構成を例示する回路図。
【図６】図１に表わした半導体スイッチの電源回路部の構成を例示する回路図。
【図７】第１のトランジスタの断面図。
【図８】端子切替時の第１の電位の波形図。
【図９】端子切替時の制御信号の波形図。
【図１０】スイッチ部２の接続が切り替わるときの半導体スイッチの等価回路を表す回路図。
【図１１】第１の電位の変動を計算するための等価回路を表す回路図。
【図１２】第２の実施形態に係る半導体スイッチの電源回路部の構成を例示する回路図。
【図１３】図１２に表した電源回路部の降圧回路の構成を例示する回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体スイッチの構成を例示するブロック図である。
図１に表したように、半導体スイッチ１においては、アンテナ端子ＡＮＴと各高周波端子ＲＦ１〜ＲＦ６との端子間の接続を切り替えるスイッチ部２が設けられている。スイッチ部２は、制御回路部３から出力される制御信号に応じて端子間の接続を切り替える。
【０００９】
制御回路部３においては、切替信号端子ＩＮ１〜ＩＮ３に入力された端子切替信号はデコード回路５でデコードされ、さらに駆動回路６でレベルシフトされ、制御信号として出力される。制御回路部３の駆動回路６には、正の電源電位Ｖｄｄよりも高い第１の電位Ｖｐが供給される。
【００１０】
ここで、第１の電位Ｖｐは、制御信号のハイレベルの電位であり、スイッチ部２の各ＦＥＴのゲートに印加して各ＦＥＴをオンさせる電位である。また、図３において説明するように、第１の電位Ｖｐの定常値は、端子間の挿入損失が所望の値に低減される電位に設定される。
【００１１】
第１の電位Ｖｐは、電源回路部４から供給される。電源回路部４において、内部電位生成回路７は、正の電源電位Ｖｄｄを入力して、入力電位Ｖｄｄよりも高い第１の電位Ｖｐを生成する。また、内部電位生成回路７の入力の電源線９と、出力の高電位電源線１０との間に第１のトランジスタ８が接続されている。
【００１２】
第１のトランジスタ８は、第１の電位Ｖｐが入力電位Ｖｄｄよりも低下したときオンするようにしきい値電圧が設定されている。そのため、電源回路部４から出力される第１の電位Ｖｐは、ほぼ入力電位Ｖｄｄ以上の電位に保持される。
【００１３】
半導体スイッチ１は、アンテナ端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替えるＳＰ６Ｔ（Single-Pole 6-Throw）のスイッチである。
次に各部について説明する。
【００１４】
図２は、図１に表わした半導体スイッチのスイッチ部の構成を例示する回路図である。
図２に表わしたように、アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ６との間には、それぞれｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）Ｔ１１〜Ｔ１ｎ、Ｔ２１〜Ｔ２ｎ、Ｔ３１〜Ｔ３ｎ、Ｔ４１〜Ｔ４ｎ、Ｔ５１〜Ｔ５ｎ、Ｔ６１〜Ｔ６ｎが直列に接続されている。
【００１５】
アンテナ端子ＡＮＴと高周波端子ＲＦ１との間には、スルーＦＥＴ Ｔ１１〜Ｔ１ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ２との間には、スルーＦＥＴ Ｔ２１〜Ｔ２ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ３との間には、スルーＦＥＴ Ｔ３１〜Ｔ３ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ４との間には、スルーＦＥＴ Ｔ４１〜Ｔ４ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ５との間には、スルーＦＥＴ Ｔ５１〜Ｔ５ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ６との間には、スルーＦＥＴ Ｔ６１〜Ｔ６ｎが接続されている。
【００１６】
各高周波端子ＲＦ１〜ＲＦ６と接地との間には、それぞれｍ段（ｍは自然数）のシャントＦＥＴ Ｓ１１〜Ｓ１ｍ、Ｓ２１〜Ｓ２ｍ、Ｓ３１〜Ｓ３ｍ、Ｓ４１〜Ｓ４ｍ、Ｓ５１〜Ｓ５ｍ、Ｓ６１〜Ｓ６ｍが直列に接続されている。
【００１７】
高周波端子ＲＦ１と接地との間には、シャントＦＥＴ Ｓ１１〜Ｓ１ｍが接続されている。高周波端子ＲＦ２と接地との間には、シャントＦＥＴ Ｓ２１〜Ｓ２ｍが接続されている。高周波端子ＲＦ３と接地との間には、シャントＦＥＴ Ｓ３１〜Ｓ３ｍが接続されている。高周波端子ＲＦ４と接地との間には、シャントＦＥＴ Ｓ４１〜Ｓ４ｍが接続されている。高周波端子ＲＦ５と接地との間には、シャントＦＥＴ Ｓ５１〜Ｓ５ｍが接続されている。高周波端子ＲＦ６と接地との間には、シャントＦＥＴ Ｓ６１〜Ｓ６ｍが接続されている。
【００１８】
高周波端子ＲＦ１に接続されたスルーＦＥＴ Ｔ１１〜Ｔ１ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ１ａと接続されている。高周波端子ＲＦ１に接続されたシャントＦＥＴ Ｓ１１〜Ｓ１ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ１ｂと接続されている。
【００１９】
高周波端子ＲＦ２に接続されたスルーＦＥＴ Ｔ２１〜Ｔ２ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ａと接続されている。高周波端子ＲＦ２に接続されたシャントＦＥＴ Ｓ２１〜Ｓ２ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ｂと接続されている。
【００２０】
高周波端子ＲＦ３に接続されたスルーＦＥＴ Ｔ３１〜Ｔ３ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ３ａと接続されている。高周波端子ＲＦ３に接続されたシャントＦＥＴ Ｓ３１〜Ｓ３ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ３ｂと接続されている。
【００２１】
高周波端子ＲＦ４に接続されたスルーＦＥＴ Ｔ４１〜Ｔ４ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ４ａと接続されている。高周波端子ＲＦ４に接続されたシャントＦＥＴ Ｓ４１〜Ｓ４ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ４ｂと接続されている。
【００２２】
高周波端子ＲＦ５に接続されたスルーＦＥＴ Ｔ５１〜Ｔ５ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ５ａと接続されている。高周波端子ＲＦ５に接続されたシャントＦＥＴ Ｓ５１〜Ｓ５ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ５ｂと接続されている。
【００２３】
高周波端子ＲＦ６に接続されたスルーＦＥＴ Ｔ６１〜Ｔ６ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ６ａと接続されている。高周波端子ＲＦ６に接続されたシャントＦＥＴ Ｓ６１〜Ｓ６ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ６ｂと接続されている。
【００２４】
制御端子Ｃｏｎ１ａ〜Ｃｏｎ６ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ｂは、それぞれ制御回路部３に接続される。
なお、図２においては、スイッチ部２の構成として、ＳＰ６Ｔスイッチを例示したが、他の構成のスイッチに対しても同様に適用でき、ｋＰｌＴ（ｋは自然数、ｌは２以上の整数）スイッチを構成することもできる。
【００２５】
シャントＦＥＴは、そのシャントＦＥＴが接続された高周波端子に接続されたスルーＦＥＴがオフにされた際、その高周波端子とアンテナ端子間のアイソレーションを高める。すなわち、スルーＦＥＴがオフ状態であってもそのオフ状態のスルーＦＥＴと接続された高周波端子に高周波信号が漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴを介して、漏れた高周波信号を接地に逃がすことができる。
【００２６】
例えば、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間を導通するためには、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間のｎ段直列接続スルーＦＥＴ Ｔ１１〜Ｔ１ｎをオンとし、高周波端子ＲＦ１と接地との間のｍ段直列接続シャントＦＥＴ Ｓ１１〜Ｓ１ｍをオフとする。同時に、他の各高周波端子ＲＦ２〜ＲＦ６とアンテナ端子ＡＮＴとの間のスルーＦＥＴをすべてオフとし、他の各高周波端子ＲＦ２〜ＲＦ６と接地との間のシャントＦＥＴをすべてオンとすればよい。
【００２７】
上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ６ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ６ａにはオフ電位Ｖｏｆｆの電位が与えられる。
【００２８】
ここで、オン電位Ｖｏｎは、各ＦＥＴが導通状態となり、かつ、そのオン抵抗が十分小さい値になる電位であり、例えば３Ｖに設定される。オフ電位Ｖｏｆｆは、各ＦＥＴが遮断状態となり、かつ、ＲＦ信号が重畳しても遮断状態を十分維持できる電位である。オフ電位Ｖｏｆｆは、各ＦＥＴのしきい値電圧Ｖｔｈや接続段数ｎ、ｍによって決められる。例えば、しきい値電圧Ｖｔｈ＝０．３Ｖ、接続段数ｎ＝ｍ＝１２とした場合、オフ電位Ｖｏｆｆ＝−１．５Ｖ程度に設定することで、ＧＳＭ（Global System for Mobile communications）の送信出力（３５ｄＢｍ程度）に対応できる。
【００２９】
図３は、挿入損失のオン電位依存性を表わす特性図である。
図３においては、スイッチ部２のスルーＦＥＴのオン電位Ｖｏｎに対する、端子間の挿入損失の依存性を例示している。オン電位Ｖｏｎが低いと挿入損失は大きくなることが分かる。一方、オン電位Ｖｏｎが３Ｖを超えると、挿入損失はほぼ飽和する。また、オン電位Ｖｏｎを、例えば３．５Ｖ以上にすると、スイッチ部２を構成するＦＥＴに信頼性上の問題が生じる危険性がある。従って、これらのことを鑑みてオン電位Ｖｏｎの値は設定される。
【００３０】
スイッチ部２の各ＦＥＴのゲート電位を制御する制御信号は、図１に表わした制御回路部３で生成される。
図４は、図１に表わした半導体スイッチの制御回路部の構成を例示する回路図である。
図４に表したように、制御回路部３は、切替信号端子ＩＮ１〜ＩＮ３に入力された端子切替信号をデコードして、スイッチ部２にハイレベルまたはローレベルの制御信号を出力する。
【００３１】
デコーダ回路５ａは、切替信号端子ＩＮ１〜ＩＮ３に入力された３ビットの端子切替信号をデコードする。デコードされた信号は、反転・非反転信号生成回路５ｂを介して、駆動回路６に入力される。
【００３２】
なお、図４に表したデコーダ回路５ａは、３ビットの端子切替信号を６ビットにデコードする場合の構成例であり、真理値表に基づいて他の設計も可能である。また、端子切替信号としてデコードした信号が入力される場合、またはスイッチ部２の端子数が２つの場合は、デコーダ回路５ａは不要である。
【００３３】
駆動回路６においては、６つのレベルシフタ１２ａ〜１２ｆが並置されている。高電位電源線１０から第１の電位Ｖｐが供給され、低電位電源線１１から電位Ｖｎが供給される。例えば、低電位電源線１１を接地に接続して、電位Ｖｎに接地電位０Ｖを供給することもできる。また、低電位電源線１１から負の電位Ｖｎを供給してもよい。
【００３４】
なお、レベルシフタ１２ａ〜１２ｆは差動回路で構成されているため、デコーダ回路５ａと駆動回路６との間に、反転・非反転信号生成回路５ｂが設けられている。また、他の回路部、例えば駆動回路６の前段のデコーダ回路５ａなどには電源電位Ｖｄｄ、または電源電位Ｖｄｄを安定化した内部電源電位Ｖｄｄ１が供給される。
【００３５】
図５は、駆動回路のレベルシフタの構成を例示する回路図である。
図５においては、駆動回路６の１つのレベルシフタ１２の回路図を例示している。
上記のとおり、駆動回路６は、レベルシフタ１２と同一構成の６つのレベルシフタ１２ａ〜１２ｆにより構成される。
【００３６】
レベルシフタ１２は、初段レベルシフタ１３と後段レベルシフタ１４とを有する。初段レベルシフタ１３は、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２とを有する。後段レベルシフタ１４は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２３、Ｎ２４とを有する。
【００３７】
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ接地に接続されている。ＮＭＯＳ Ｎ１１、Ｎ１２のゲートはそれぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ回路に接続されている。
【００３８】
ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位電源線１０を介して、電源回路部４から第１の電位Ｖｐが供給される。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは初段レベルシフタ１３の差動出力の一方の出力線ＯＵＴ１Ｂに接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは初段レベルシフタ１３の差動出力の他方の出力線ＯＵＴ１Ａに接続されている。
【００３９】
上記出力線ＯＵＴ１Ａ、ＯＵＴ１Ｂはそれぞれ後段レベルシフタ１４のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。出力線ＯＵＴ１Ａ、ＯＵＴ１Ｂを介して初段レベルシフタ１３の出力信号は、後段レベルシフタ１４へ入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースには、高電位電源線１０を介して、電源回路部４から第１の電位Ｖｐが供給される。
【００４０】
ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２３のドレインと接続され、さらに各ドレインは、出力端子ＯＵＴＡに接続されている。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２４のドレインと接続され、さらに各ドレインは、出力端子ＯＵＴＢに接続されている。出力端子ＯＵＴＡ、ＯＵＴＢを介して前述したオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図２に表したスイッチ部２のスルーＦＥＴ、シャントＦＥＴの各ゲートに供給される。
【００４１】
初段レベルシフタ１３の入力端子ＩＮＡ、ＩＮＢに入力される差動信号の入力レベルは、例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ回路から供給される。高電位電源線１０には、第１の電位Ｖｐとして、例えば３．５Ｖが供給される。
【００４２】
例えば、入力端子ＩＮＡにハイレベル（１．８Ｖ）、入力端子ＩＮＢにローレベル（０Ｖ）が入力されると、出力線ＯＵＴ１Ａの電位はローレベル（０Ｖ）になり、出力線ＯＵＴ１Ｂの電位は、第１の電位Ｖｐと等しい３．５Ｖになる。すなわち、初段レベルシフタ１３における出力振幅は０〜Ｖｐの３．５Ｖ程度となる。
【００４３】
後段レベルシフタ１４には、初段レベルシフタ１３の出力信号が入力される。高電位電源線１０を介して、初段レベルシフタ１３と同様に第１の電位Ｖｐが供給される。また、低電位電源線１１を介して、電位Ｖｎが供給される。
第１の電位Ｖｐは、例えば３．５Ｖである。電位Ｖｎは、０Ｖまたは負の電位である。以下では、電位Ｖｎが−１．５Ｖの場合を例として説明する。
【００４４】
例えば、出力線ＯＵＴ１Ａがローレベル（０Ｖ）、出力線ＯＵＴ１Ｂがハイレベル（３．５Ｖ）とすると、出力端子ＯＵＴＡの電位は、第１の電位Ｖｐと等しい３．５Ｖになり、出力端子ＯＵＴＢの電位は、電位Ｖｎと等しい−１．５Ｖになる。したがって、オン電位Ｖｏｎとして３．５Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図２に示すスイッチ部２のスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、スイッチ部２が駆動される。
【００４５】
初段レベルシフタ１３は、ハイレベルの電位を第１の電位Ｖｐに変換する。また後段レベルシフタ１４は、ローレベルの電位を電位Ｖｎに変換する。従って、レベルシフタ１２は、ハイレベルが電源電位Ｖｄｄまたは内部電源電位Ｖｄｄ１、ローレベルが０Ｖである入力信号を、ハイレベルが第１の電位Ｖｐ、ローレベルが電位Ｖｎの出力信号に変換する。
【００４６】
なお、電位Ｖｎが０Ｖの場合は、後段レベルシフタ１４はなくてもよい。
また、レベルシフタの回路構成としては、図５に例示したもの以外に様々な種類が存在する。半導体スイッチ１におけるレベルシフタは、ハイレベルを外部から供給される正の電源電位Ｖｄｄよりも高い第１の電位Ｖｐにレベルシフトする機能を有するものであれば、どのような回路構成でも良い。
【００４７】
図６は、図１に表わした半導体スイッチの電源回路部の構成を例示する回路図である。
図６に表したように、電源回路部４においては、内部電位生成回路７は、電源線９から電源電位Ｖｄｄを入力して、入力電位Ｖｄｄよりも高い第１の電位Ｖｐを生成して高電位電源線１０に出力する。
【００４８】
内部電位生成回路７は、発振回路１５、チャージポンプ１６、ローパスフィルタ１７、容量素子１８、レギュレータ１９などで構成される。発振回路１５で生成された相補クロック信号は、チャージポンプ１６に供給される。チャージポンプ１６は、昇圧動作を行い、入力電位Ｖｄｄよりも高い第１の電位Ｖｐを生成する。また、チャージポンプ１６の出力に含まれるリップル成分は、ローパスフィルタ１７で除去され、高電位電源線１０に第１の電位Ｖｐとして出力される。なお、ローパスフィルタ１７での電圧降下は無視している。
【００４９】
さらに、高電位電源線１０と接地との間に、容量素子１８及びレギュレータ１９が並列に接続される。容量素子１８は、高電位電源線１０の出力インピーダンスを低くする。レギュレータ１９は、第１の電位Ｖｐの値を一定値以下に安定化する。
なお、図６においては、容量素子１８は、ローパスフィルタ１７と別に設けられた構成を例示している。しかし、容量素子１８は、ローパスフィルタ１７に含まれていてもよい。
【００５０】
また、図６においては、入力電位Ｖｄｄよりも高い第１の電位Ｖｐを生成する内部電位生成回路７の構成を例示している。同様の構成により負の電位を生成して、電位Ｖｎとして駆動回路６の低電位電源線１１に供給することもできる。
【００５１】
第１のトランジスタ８は、内部電位生成回路７の入力と出力との間、すなわち電源線９と高電位電源線１０との間に接続されている。第１のトランジスタ８のゲート及びドレインは、電源線９に接続されている。第１のトランジスタ８のソースは、内部電位生成回路の出力の高電位電源線１０に接続される。第１のトランジスタ８は、ダイオード接続されている。
【００５２】
第１のトランジスタ８には、入力電位Ｖｄｄと第１の電位Ｖｐとが入力されている。ここで、第１のトランジスタ８は、ＮＭＯＳであり、第１の電位Ｖｐが入力電位Ｖｄｄよりも低下したときオンするようにしきい値電圧Ｖｔｈが設定されている。そのため、第１の電位Ｖｐが入力電位Ｖｄｄよりも低下すると、高電位電源線１０は電源線９に電気的に接続される。従って、第１の電位Ｖｐは、ほぼ入力電位Ｖｄｄ以上に保持される。
【００５３】
これにより、図８、図９において説明するように、半導体スイッチ１は、スイッチ切り替え時の第１の電位Ｖｐの瞬時低下を抑制することができ、切り替え直後の挿入損失の増加を抑制することができる。
【００５４】
また、例えば、ＳＯＩ（Silicon On Insulator）ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを用いることで、スイッチ部２、制御回路部３、電源回路部４を同一半導体基板上に形成することができる。そのため、低コスト、小型化が実現できる。
【００５５】
このように、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを用いることで、化合物半導体ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）と同等の高周波性能を有する高周波スイッチを実現することが可能となる。
ところで、この第１のトランジスタ８の動作及び効果については、第１のトランジスタ８がない場合と比較することにより明確になる。
【００５６】
ＣＭＯＳプロセスを用いた場合には、以下に説明するような課題がある。
ＨＥＭＴと同等の性能をＭＯＳＦＥＴで実現しようとすると、スイッチ部２のＦＥＴの段数とゲート幅を大きくする必要がある。高周波用ＭＯＳＦＥＴは微細プロセスが用いられるため、素子耐圧の観点から、ＨＥＭＴに比べオン電圧とオフ電圧の差を小さくする必要がある。
【００５７】
そのため、ＦＥＴの接続段数を大きくせざるを得ない。段数が増えると挿入損失が増加するため、その分、ゲート幅も大きくする必要がある。
このことは、駆動回路６のレベルシフタ１２ａ〜１２ｆの負荷容量が大きくなることを意味する。例えば、スイッチ部２のあるＲＦポートに対するスルーＦＥＴのゲート容量の総和は１００ｐＦ程度にもなる。このような大きい容量をレベルシフタ１２ａ〜１２ｆが充放電しなければならない。
【００５８】
半導体スイッチ１のように、レベルシフタ１２ａ〜１２ｆに供給される電源が内部で生成されている場合、その内部電位生成回路７の出力インピーダンスが極めて低くないと、スイッチ切替動作において第１の電位Ｖｐおよび電位Ｖｎが大きく変動してしまうことになる。
【００５９】
ここでは、切り替え時の第１の電位Ｖｐの変動に着目する。あるレベルシフタがスルーＦＥＴにローレベルを供給していたとする。そして、スイッチが切り替り、ローレベルからハイレベルになったとする。そうすると、そのレベルシフタの高電位電源線１０から出力端子に大きな過渡電流が流れる。この電流は図５における容量素子１８から供給されることになるが、容量素子１８のキャパシタンスＣｐは１００ｐＦ程度であると想定すると、十分な過渡電流を供給することは出来ない。
【００６０】
従って、第１のトランジスタ８がないと、切り替え時に第１の電位Ｖｐは瞬時に低下することになる。その後、チャージポンプ１６からの電流供給によって第１の電位Ｖｐは所望の値に漸近するが、内蔵可能なチャージポンプ１６の電流供給能力は低いため、その時定数は大きいものとなる。
【００６１】
高周波スイッチに対しては、切り替え時間に対する要求がある。例えば、ＧＳＭにおいてはスイッチ切り替え後１８μｓに高周波信号が入力することがあり得る。よって、切り替え後１８μｓにおいて十分な高周波特性、例えば挿入損失が得られなければならない。
【００６２】
容量素子１８のキャパシタンスＣｐを大きくすることが出来れば、スイッチ切り替え時の第１の電位Ｖｐの瞬時低下を抑制できる。しかし、そのためには、例えばキャパシタンスＣｐを１０００ｐＦ程度にする必要があり、このような大きな容量を内蔵するには多大なチップ面積が必要となる。そうなると、ＣＭＯＳプロセスを用いることのメリットである小型化を大きく損なうことになる。
【００６３】
以上述べたように、ＳＯＩ ＣＭＯＳプロセスを用いた半導体スイッチでは、第１のトランジスタ８がないとスイッチ切り替え直後の挿入損失が大きくなるという課題がある。
これに対して、第１の実施形態に係る半導体スイッチ１においては、電源回路部４の入力と出力との間に第１のトランジスタ８が接続されている。
【００６４】
第１のトランジスタ８のしきい値電圧Ｖｔｈは、そのばらつきをΔＶｔｈとしたとき、Ｖｔｈ≧ΔＶｔｈの範囲で、できるだけ小さい値に設定される。言い換えると、しきい値電圧Ｖｔｈは、ΔＶｔｈだけばらついた場合にも負にならない範囲で、できるだけゼロに近い値に設定される。例えば、しきい値電圧ＶｔｈのばらつきがΔＶｔｈ＝±０．１Ｖとすると、Ｖｔｈ≧０．１Ｖに設定される。
【００６５】
従って、しきい値電圧Ｖｔｈ＝０．１Ｖに設定したとすると、ゲートとドレインとが接続され、ダイオード接続された第１のトランジスタ８は、ドレイン・ソース間電圧Ｖｄｓ≧０．１Ｖで導通状態になる。
【００６６】
また、第１のトランジスタ８のバックゲートはフローティングになっている。
図７は、第１のトランジスタの断面図である。
図７に表したように、第１のトランジスタ８は、ＳＯＩ基板上に設けられたＮＭＯＳである。
【００６７】
シリコン（Ｓｉ）基板６０内に埋め込み酸化膜層６２が設けられている。埋め込み酸化膜層６２上に、ＳＯＩ層６４を挟んでソース領域（ソース）６８とドレイン領域（ドレイン）７２とが設けられている。さらに、埋め込み酸化膜層６２上に、ソース領域６８、ＳＯＩ層６４及びドレイン領域７２を囲んで、素子分離層７４が設けられている。また、ソース領域６８、ＳＯＩ層６４、およびドレイン領域７２の上にゲート酸化膜６６を介してゲート電極（ゲート）７０が設けられている。
【００６８】
第１のトランジスタ８のチャネルの下側は埋め込み酸化膜層６２であり、支持基板であるシリコン（Ｓｉ）基板６０から絶縁されている。また、チャネルの横側は素子分離層７４によって他の素子と絶縁分離されている。さらに、バックゲート８０は、電気的にフローティングになっている。
【００６９】
なお、バックゲートはＰ形であり、ソースおよびドレイン領域６８、７２はＮ形である。従って、チャネルとソース領域６８その間に寄生ダイオード７６が形成され、チャネルとドレイン領域７２との間に寄生ダイオード７８が形成されている。
【００７０】
ダイオード接続された第１のトランジスタ８は、正バイアスのときはドレイン・ソース間電圧Ｖｄｓがしきい値電圧Ｖｔｈ以上のとき（Ｖｄｓ≧Ｖｔｈ）順方向電流が流れる。しかし、逆バイアスのときは、逆直列接続された寄生ダイオード７６、７８が存在するため、逆方向電流は流れない。
【００７１】
次に、半導体スイッチ１の動作について説明する。
ここで、内部電位生成回路７が生成する第１の電位Ｖｐは３．５Ｖ、外部から供給される正の電源電位Ｖｄｄは２．５Ｖを想定する。定常状態においては、第１のトランジスタ８は逆方向にバイアスされており、第１のトランジスタ８を介して電源線９から高電位電源線１０に電流が流れることはない。
【００７２】
ここで留意すべきことは、通常のＣＭＯＳにおいてするように、第１のトランジスタ８のバックゲート８０をソース領域６８に接続していないことである。バックゲート８０をソース領域６８に接続してしまうと、逆方向バイアス時に、バックゲート・ドレイン間の寄生ダイオード７８がオンの状態になる。そのため、寄生ダイオード７８に電流が流れてしまい、第１の電位Ｖｐの値が本来の値よりも下がってしまうことになる。
【００７３】
次に、スイッチ切り替え時の動作を説明する。
前述のように、スイッチ切り替え時には、容量素子１８に充電されていた電荷は、レベルシフタ１２ａ〜１２ｆを介してスイッチ部２のオフからオンに切り替ろうとするＦＥＴのゲート容量に流れ込む。そのため、第１の電位Ｖｐは、瞬時に低下してしまう。しかし、第１の電位ＶｐがＶｐ＜Ｖｄｄ−Ｖｔｈになると、第１のトランジスタ８は導通状態になる。そのため第１の電位ＶｐがＶｄｄ−Ｖｔｈに到達するまで、容量素子１８は第１のトランジスタ８を介して電源線９の電源電位Ｖｄｄからの電流により充電される。
【００７４】
なお、第１の電位ＶｐがＶｄｄ−Ｖｔｈを超えると、第１のトランジスタ８からの電流供給は止まる。容量素子１８は、チャージポンプ１６から供給される電流によって充電される。
以上の動作により、切り替え時の第１の電位Ｖｐの瞬時低下が、第１のトランジスタ８がないときよりも抑制される。
【００７５】
図８は、端子切替時の第１の電位の波形図である。
図８においては、スイッチ切り替え時の第１の電位Ｖｐのシミュレーション波形を、第１のトランジスタ８がない比較例および実施例に対して表している。
なお、シミュレーションは、第１の電位Ｖｐの定常値＝３．５Ｖ、電源電位Ｖｄｄ＝２．５Ｖ、第１のトランジスタ８のしきい値電圧Ｖｔｈ＝０．３Ｖ、時刻５００μｓにてスイッチ切り替え動作という条件で行っている。
【００７６】
スイッチを切り替えた瞬間に、比較例、実施例共に第１の電位Ｖｐが急峻に低下している。しかし、比較例の方は、１．６Ｖ程度まで落ち込んでいるのに対し、実施例の方は２．１Ｖ程度までしか落ち込んでいないことが分かる。
【００７７】
図９は、端子切替時の制御信号の波形図である。
図９においては、スイッチ部２のオフからオンに切り替るスルーＦＥＴのゲート電位のシミュレーション波形を表している。なお、図９においては、レベルシフタ１２ａ〜１２ｆに供給する電位Ｖｎとして、負の電位−１．５Ｖを供給している。
【００７８】
切り替え後１８μｓにおけるゲート電位は、比較例が１．７Ｖであるのに対し、実施例では２．３Ｖに改善されている。図３に表した挿入損失のオン電圧依存性から、切り替え後１８μｓの挿入損失は、比較例に対して０．１ｄＢ改善することが分かる。
【００７９】
なお、第１のトランジスタ８は、スイッチ部２に用いられている各ＦＥＴと同じイオン注入条件で作ることができ、本実施例を実現するにあたり、プロセスが複雑になることはない。
以上述べたように、半導体スイッチ１によれば、スイッチ切り替え時の第１の電位Ｖｐの瞬時低下を抑制することができ、それにより、切り替え直後の挿入損失の増加を抑制することができる。
【００８０】
次に、第１のトランジスタ８の有効性を検討する。
スイッチ部２のｎ段直列接続されたスルーＦＥＴ群の内、総ゲート容量が最も大きいスルーＦＥＴ群に着目し、かつ、そのスルーＦＥＴ群がオフの状態からオンの状態に切り替わるときを考察する。
なお、ここでは、スルーＦＥＴに比べサイズの小さいシャントＦＥＴの存在は無視している。
【００８１】
図１０は、スイッチ部２の接続が切り替わるときの半導体スイッチの等価回路を表す回路図である。
図１０においては、半導体スイッチ１のスイッチ部２を、抵抗値Ｒｇｇの抵抗と、静電容量Ｃｇｇの容量で表している。制御回路部３の駆動回路６のレベルシフタをハイサイドスイッチＨＳ及びローサイドスイッチＬＳで表している。また、電源回路部４を静電容量Ｃｐの容量素子１８で表している。
【００８２】
ここで、抵抗値Ｒｇｇは、着目したスルーＦＥＴ群の各ゲートに設けられている抵抗を並列接続したときの合成値である。静電容量Ｃｇｇは、着目したスルーＦＥＴ群の総ゲート容量である。
【００８３】
図１１は、第１の電位の変動を計算するための等価回路を表す回路図である。
図１１においては、スルーＦＥＴ群がオフの状態からオンの状態に切り替わるときの半導体スイッチ１の等価回路を表している。
図８に表した比較例の第１の電位Ｖｐの変動ΔＶを計算するための等価回路である。
【００８４】
初期状態は、ハイサイドスイッチＨＳはオフである。容量素子１８は、オン電位Ｖｏｎで充電され、スイッチ部２の静電容量Ｃｇｇの容量は、オフ電位Ｖｏｆｆで充電されている。ここで、オン電位Ｖｏｎは、定常状態の第１の電位Ｖｐに等しく、オフ電位Ｖｏｆｆは、定常状態の電位Ｖｎに等しい。
ハイサイドスイッチＨＳがオンの状態に切り替わった後の、スイッチ部２の電位を計算すると、（１）式が得られる。
【００８５】
ΔＶ＝Ｃｇｇ×（Ｖｏｎ−Ｖｏｆｆ）／（Ｃｐ＋Ｃｇｇ） …（１）
【００８６】
例えば、Ｃｇｇ＝７０ｐＦ、Ｃｐ＝２００ｐＦ、Ｖｏｎ＝３．５Ｖ、Ｖｏｆｆ＝−１．５Ｖのとき、ΔＶ≒１．３０Ｖになる。
なお、（１）式中に抵抗値Ｒｇｇがないのは、容量素子１８からスイッチ部２に瞬時電流が流れた後の電位を問題にしているため、抵抗値Ｒｇｇの両端には電位差が生じないためである。
【００８７】
第１のトランジスタ８が有効となる条件は、第１のトランジスタ８がない場合に、（２）式が成立することである。
ΔＶ＞Ｖｏｎ−Ｖｄｄ …（２）
ここで、Ｖｄｄは電源電位である。
【００８８】
（１）、（２）式から（３）式が得られる。
Ｃｇｇ×（Ｖｏｎ−Ｖｏｆｆ）／（Ｃｐ＋Ｃｇｇ）＞Ｖｏｎ−Ｖｄｄ …（３）
【００８９】
なお、第１のトランジスタ８がオンして有効となるためには、さらに第１のトランジスタ８のしきい値電圧Ｖｔｈを考慮する必要がある。例えば、上記と同じ数値例を用いた場合、Ｖｄｄ＝２．５Ｖとして、（３）式から、Ｖｔｈ＜０．３Ｖとなる。
従って、半導体スイッチ１においては、第１のトランジスタ８のしきい値電圧Ｖｔｈは、ばらつきを考慮して負にならない範囲でできるだけ小さくすることが望ましい。
【００９０】
また、第１のトランジスタ８の代わりにダイオードを用いることも考えられる。しかし、上記の数値例の場合は、第１のトランジスタ８の代わりにｐｎ接合ダイオードを用いることはできないことになる。例えばシリコンｐｎ接合ダイオードの場合、順方向電圧が０．６〜０．７Ｖ程度でオンするため、上記の数値例の場合はオンしない。
【００９１】
また、ショットキーバリアダイオードなど、低電圧でオンするダイオードを用いることも考えられるが、ＳＯＩ ＣＭＯＳプロセスでスイッチ部２と同一半導体基板に集積化するのは困難である。
【００９２】
なお、図７に表したように、半導体スイッチ１においては、第１のトランジスタ８としてＳＯＩ基板上に形成されたＮＭＯＳを用いている。しかし。ＰＭＯＳを用いることも可能である。
【００９３】
ただし、ＮＭＯＳはＰＭＯＳよりも高速性に優れるので、第１の電位Ｖｐが電位Ｖｄｄ−Ｖｔｈ以下に低下したとき、瞬時に導通させることができる。また、ＮＭＯＳは、ＰＭＯＳと同じオン抵抗の場合、チャネル幅を小さくでき、レイアウト面積を小さくできる。
【００９４】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体スイッチの電源回路部の構成を例示する回路図である。
図１２に表したように、電源回路部４ａにおいては、図６に表した電源回路部４に降圧回路２０が追加されている。なお、図１２においては、図６の電源回路部４と同一の要素には同一の符号を付している。
【００９５】
降圧回路２０は、電源線９に供給される電源電位Ｖｄｄを入力して、内部回路に電源電位Ｖｄｄ＿ｉｎｔを供給する。外部から供給される電源電位Ｖｄｄが変動しても、内部回路には一定の電源電位Ｖｄｄ＿ｉｎｔを供給することができる。また、内部回路の電源電位Ｖｄｄ＿ｉｎｔが最大定格を超えて高くならないように、電源電位Ｖｄｄを降圧することもできる。内部電位生成回路７には電源電位Ｖｄｄ＿ｉｎｔが供給され、内部電位生成回路７の入力電位はＶｄｄ＿ｉｎｔになる。
【００９６】
第１のトランジスタ８は、内部電位生成回路７の入力と出力との間、すなわち、降圧回路２０の出力の内部電源線２１と高電位電源線１０との間に接続される。第１のトランジスタ８のゲート及びドレインは、内部電源線２１に接続されている。第１のトランジスタ８のソースは、内部電位生成回路の出力の高電位電源線１０に接続される。第１のトランジスタ８は、ダイオード接続されている。
【００９７】
第１のトランジスタ８には、入力電位Ｖｄｄ＿ｉｎｔと第１の電位Ｖｐとが入力されている。上記のとおり、第１のトランジスタ８は、ＮＭＯＳであり、第１の電位Ｖｐが入力電位Ｖｄｄ＿ｉｎｔよりも低下したときオンするようにしきい値電圧Ｖｔｈが設定されている。そのため、第１の電位Ｖｐが入力電位Ｖｄｄ＿ｉｎｔよりも低下すると、高電位電源線１０は内部電源線２１に電気的に接続される。従って、第１の電位Ｖｐは、ほぼ入力電位Ｖｄｄ＿ｉｎｔ以上に保持される。
【００９８】
図１３は、図１２に表した電源回路部の降圧回路の構成を例示する回路図である。
図１３に表したように、降圧回路２０においては、電源線９から入力された電源電位Ｖｄｄを降圧した電源電位Ｖｄｄ＿ｉｎｔを内部電源線２１に出力する。
出力トランジスタ２２が電源線９と内部電源線２１との間に接続される。出力トランジスタ２２は、ＰＭＯＳで構成されている。内部電源線２１と接地との間に、帰還抵抗２３、２４が直列に接続される。また、内部電源線２１と接地との間に、容量２５が接続される。
【００９９】
電源電位Ｖｄｄ＿ｉｎｔは、帰還抵抗２３、２４により分圧され、誤差増幅回路２６の非反転端子に帰還される。誤差増幅回路２６の反転端子には、基準電圧Ｖｒｅｆが入力される。誤差増幅回路２６は、電源電位Ｖｄｄ＿ｉｎｔの誤差を増幅して、出力トランジスタ２２を制御する。
内部電源線２１の電源電位Ｖｄｄ＿ｉｎｔは、（４）式で表される。
【０１００】
Ｖｄｄ＿ｉｎｔ＝（１＋Ｒ１／Ｒ２）×Ｖｒｅｆ …（４）
ここで、Ｒ１、Ｒ２は、それぞれ帰還抵抗２３、２４の抵抗値である。
【０１０１】
なお、図１３においては、降圧回路２０として定電圧回路による構成を例示している。しかし、電源電位Ｖｄｄを降圧して、内部回路の最大定格値以下の電位として電源電位Ｖｄｄ＿ｉｎｔを供給できればよく、定電圧回路でなくてもよい。
なお、第１のトランジスタ８で順方向電流が流れたとき、降圧回路２０はその電流を十分供給することができるように、出力トランジスタ２２のゲート幅は十分大きい値に設定される。
従って、電源回路部４ａを図１に表した半導体スイッチ１の電源回路部４の代わりに用いても、スイッチ切り替え時の第１の電位Ｖｐの瞬時低下を抑制することができ、それにより、切り替え直後の挿入損失の増加を抑制することができる。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１…半導体スイッチ、 ２…スイッチ部、 ３…制御回路部、 ４、４ａ…電源回路部、 ５、５ａ…デコーダ回路、 ６…駆動回路、 ７…内部電位生成回路、 ８…第１のトランジスタ、 ９…電源線、 １０…高電位電源線、 １１…低電位電源線、 １２、１２ａ〜１２ｆ…レベルシフタ、 １５…発振回路、 １６…チャージポンプ、 １７…ローパスフィルタ、 １８…容量素子、 １９…レギュレータ、 ２０…降圧回路、 ２１…内部電源線、 ６８…ソース領域（ソース）、 ７０…ゲート電極（ゲート）、 ７２…ドレイン領域（ドレイン）、 ８０…バックゲート、 ＡＮＴ…アンテナ端子、 ＲＦ１〜ＲＦ６…高周波端子、 Ｓ１１〜Ｓ６ｍ…シャントＦＥＴ、 Ｔ１１〜Ｔ６ｎ…スルーＦＥＴ
【技術分野】
【０００１】
本発明の実施形態は、半導体スイッチに関する。
【背景技術】
【０００２】
携帯電話機の高周波回路部においては、送信回路及び受信回路が高周波スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。高周波スイッチ回路における重要な特性指標の１つに挿入損失がある。
挿入損失を向上させるためには、高周波スイッチ回路を構成するＦＥＴのゲート幅を大きくし、また各ゲートに供給するオン電圧を高くする必要がある。しかし、小型化の観点から、オン電圧を内部で生成する場合の内部電位生成回路の電流供給能力には限界がある。そのため、スイッチ切替動作において、オン電圧が低下し、スイッチ切替直後の挿入損失が大きくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０３９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、端子切替時の挿入損失の増加を抑制した半導体スイッチを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電源回路部と制御回路部とスイッチ部とを備えた半導体スイッチが提供される。前記電源回路部は、内部電位生成回路と第１のトランジスタとを有する。前記内部電位生成回路部は、電源線に接続され、入力電位よりも高い第１の電位を生成する。前記第１のトランジスタは、前記内部電位生成回路の入力と出力との間に接続され、前記第１の電位が前記入力電位よりも低下したときオンして前記第１の電位を前記入力電位以上に保持するようにしきい値電圧が設定されたことを特徴とする。前記制御回路部は、前記第１の電位を供給され、ハイレベルまたはローレベルの制御信号を出力する。前記スイッチ部は、前記制御信号を入力して端子間の接続を切り替える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体スイッチの構成を例示するブロック図。
【図２】図１に表わした半導体スイッチのスイッチ部の構成を例示する回路図。
【図３】挿入損失のオン電位依存性を表わす特性図。
【図４】図１に表わした半導体スイッチの制御回路部の構成を例示する回路図。
【図５】駆動回路のレベルシフタの構成を例示する回路図。
【図６】図１に表わした半導体スイッチの電源回路部の構成を例示する回路図。
【図７】第１のトランジスタの断面図。
【図８】端子切替時の第１の電位の波形図。
【図９】端子切替時の制御信号の波形図。
【図１０】スイッチ部２の接続が切り替わるときの半導体スイッチの等価回路を表す回路図。
【図１１】第１の電位の変動を計算するための等価回路を表す回路図。
【図１２】第２の実施形態に係る半導体スイッチの電源回路部の構成を例示する回路図。
【図１３】図１２に表した電源回路部の降圧回路の構成を例示する回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体スイッチの構成を例示するブロック図である。
図１に表したように、半導体スイッチ１においては、アンテナ端子ＡＮＴと各高周波端子ＲＦ１〜ＲＦ６との端子間の接続を切り替えるスイッチ部２が設けられている。スイッチ部２は、制御回路部３から出力される制御信号に応じて端子間の接続を切り替える。
【０００９】
制御回路部３においては、切替信号端子ＩＮ１〜ＩＮ３に入力された端子切替信号はデコード回路５でデコードされ、さらに駆動回路６でレベルシフトされ、制御信号として出力される。制御回路部３の駆動回路６には、正の電源電位Ｖｄｄよりも高い第１の電位Ｖｐが供給される。
【００１０】
ここで、第１の電位Ｖｐは、制御信号のハイレベルの電位であり、スイッチ部２の各ＦＥＴのゲートに印加して各ＦＥＴをオンさせる電位である。また、図３において説明するように、第１の電位Ｖｐの定常値は、端子間の挿入損失が所望の値に低減される電位に設定される。
【００１１】
第１の電位Ｖｐは、電源回路部４から供給される。電源回路部４において、内部電位生成回路７は、正の電源電位Ｖｄｄを入力して、入力電位Ｖｄｄよりも高い第１の電位Ｖｐを生成する。また、内部電位生成回路７の入力の電源線９と、出力の高電位電源線１０との間に第１のトランジスタ８が接続されている。
【００１２】
第１のトランジスタ８は、第１の電位Ｖｐが入力電位Ｖｄｄよりも低下したときオンするようにしきい値電圧が設定されている。そのため、電源回路部４から出力される第１の電位Ｖｐは、ほぼ入力電位Ｖｄｄ以上の電位に保持される。
【００１３】
半導体スイッチ１は、アンテナ端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替えるＳＰ６Ｔ（Single-Pole 6-Throw）のスイッチである。
次に各部について説明する。
【００１４】
図２は、図１に表わした半導体スイッチのスイッチ部の構成を例示する回路図である。
図２に表わしたように、アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ６との間には、それぞれｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）Ｔ１１〜Ｔ１ｎ、Ｔ２１〜Ｔ２ｎ、Ｔ３１〜Ｔ３ｎ、Ｔ４１〜Ｔ４ｎ、Ｔ５１〜Ｔ５ｎ、Ｔ６１〜Ｔ６ｎが直列に接続されている。
【００１５】
アンテナ端子ＡＮＴと高周波端子ＲＦ１との間には、スルーＦＥＴ Ｔ１１〜Ｔ１ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ２との間には、スルーＦＥＴ Ｔ２１〜Ｔ２ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ３との間には、スルーＦＥＴ Ｔ３１〜Ｔ３ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ４との間には、スルーＦＥＴ Ｔ４１〜Ｔ４ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ５との間には、スルーＦＥＴ Ｔ５１〜Ｔ５ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ６との間には、スルーＦＥＴ Ｔ６１〜Ｔ６ｎが接続されている。
【００１６】
各高周波端子ＲＦ１〜ＲＦ６と接地との間には、それぞれｍ段（ｍは自然数）のシャントＦＥＴ Ｓ１１〜Ｓ１ｍ、Ｓ２１〜Ｓ２ｍ、Ｓ３１〜Ｓ３ｍ、Ｓ４１〜Ｓ４ｍ、Ｓ５１〜Ｓ５ｍ、Ｓ６１〜Ｓ６ｍが直列に接続されている。
【００１７】
高周波端子ＲＦ１と接地との間には、シャントＦＥＴ Ｓ１１〜Ｓ１ｍが接続されている。高周波端子ＲＦ２と接地との間には、シャントＦＥＴ Ｓ２１〜Ｓ２ｍが接続されている。高周波端子ＲＦ３と接地との間には、シャントＦＥＴ Ｓ３１〜Ｓ３ｍが接続されている。高周波端子ＲＦ４と接地との間には、シャントＦＥＴ Ｓ４１〜Ｓ４ｍが接続されている。高周波端子ＲＦ５と接地との間には、シャントＦＥＴ Ｓ５１〜Ｓ５ｍが接続されている。高周波端子ＲＦ６と接地との間には、シャントＦＥＴ Ｓ６１〜Ｓ６ｍが接続されている。
【００１８】
高周波端子ＲＦ１に接続されたスルーＦＥＴ Ｔ１１〜Ｔ１ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ１ａと接続されている。高周波端子ＲＦ１に接続されたシャントＦＥＴ Ｓ１１〜Ｓ１ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ１ｂと接続されている。
【００１９】
高周波端子ＲＦ２に接続されたスルーＦＥＴ Ｔ２１〜Ｔ２ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ａと接続されている。高周波端子ＲＦ２に接続されたシャントＦＥＴ Ｓ２１〜Ｓ２ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ｂと接続されている。
【００２０】
高周波端子ＲＦ３に接続されたスルーＦＥＴ Ｔ３１〜Ｔ３ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ３ａと接続されている。高周波端子ＲＦ３に接続されたシャントＦＥＴ Ｓ３１〜Ｓ３ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ３ｂと接続されている。
【００２１】
高周波端子ＲＦ４に接続されたスルーＦＥＴ Ｔ４１〜Ｔ４ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ４ａと接続されている。高周波端子ＲＦ４に接続されたシャントＦＥＴ Ｓ４１〜Ｓ４ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ４ｂと接続されている。
【００２２】
高周波端子ＲＦ５に接続されたスルーＦＥＴ Ｔ５１〜Ｔ５ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ５ａと接続されている。高周波端子ＲＦ５に接続されたシャントＦＥＴ Ｓ５１〜Ｓ５ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ５ｂと接続されている。
【００２３】
高周波端子ＲＦ６に接続されたスルーＦＥＴ Ｔ６１〜Ｔ６ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ６ａと接続されている。高周波端子ＲＦ６に接続されたシャントＦＥＴ Ｓ６１〜Ｓ６ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ６ｂと接続されている。
【００２４】
制御端子Ｃｏｎ１ａ〜Ｃｏｎ６ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ｂは、それぞれ制御回路部３に接続される。
なお、図２においては、スイッチ部２の構成として、ＳＰ６Ｔスイッチを例示したが、他の構成のスイッチに対しても同様に適用でき、ｋＰｌＴ（ｋは自然数、ｌは２以上の整数）スイッチを構成することもできる。
【００２５】
シャントＦＥＴは、そのシャントＦＥＴが接続された高周波端子に接続されたスルーＦＥＴがオフにされた際、その高周波端子とアンテナ端子間のアイソレーションを高める。すなわち、スルーＦＥＴがオフ状態であってもそのオフ状態のスルーＦＥＴと接続された高周波端子に高周波信号が漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴを介して、漏れた高周波信号を接地に逃がすことができる。
【００２６】
例えば、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間を導通するためには、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間のｎ段直列接続スルーＦＥＴ Ｔ１１〜Ｔ１ｎをオンとし、高周波端子ＲＦ１と接地との間のｍ段直列接続シャントＦＥＴ Ｓ１１〜Ｓ１ｍをオフとする。同時に、他の各高周波端子ＲＦ２〜ＲＦ６とアンテナ端子ＡＮＴとの間のスルーＦＥＴをすべてオフとし、他の各高周波端子ＲＦ２〜ＲＦ６と接地との間のシャントＦＥＴをすべてオンとすればよい。
【００２７】
上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ６ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ６ａにはオフ電位Ｖｏｆｆの電位が与えられる。
【００２８】
ここで、オン電位Ｖｏｎは、各ＦＥＴが導通状態となり、かつ、そのオン抵抗が十分小さい値になる電位であり、例えば３Ｖに設定される。オフ電位Ｖｏｆｆは、各ＦＥＴが遮断状態となり、かつ、ＲＦ信号が重畳しても遮断状態を十分維持できる電位である。オフ電位Ｖｏｆｆは、各ＦＥＴのしきい値電圧Ｖｔｈや接続段数ｎ、ｍによって決められる。例えば、しきい値電圧Ｖｔｈ＝０．３Ｖ、接続段数ｎ＝ｍ＝１２とした場合、オフ電位Ｖｏｆｆ＝−１．５Ｖ程度に設定することで、ＧＳＭ（Global System for Mobile communications）の送信出力（３５ｄＢｍ程度）に対応できる。
【００２９】
図３は、挿入損失のオン電位依存性を表わす特性図である。
図３においては、スイッチ部２のスルーＦＥＴのオン電位Ｖｏｎに対する、端子間の挿入損失の依存性を例示している。オン電位Ｖｏｎが低いと挿入損失は大きくなることが分かる。一方、オン電位Ｖｏｎが３Ｖを超えると、挿入損失はほぼ飽和する。また、オン電位Ｖｏｎを、例えば３．５Ｖ以上にすると、スイッチ部２を構成するＦＥＴに信頼性上の問題が生じる危険性がある。従って、これらのことを鑑みてオン電位Ｖｏｎの値は設定される。
【００３０】
スイッチ部２の各ＦＥＴのゲート電位を制御する制御信号は、図１に表わした制御回路部３で生成される。
図４は、図１に表わした半導体スイッチの制御回路部の構成を例示する回路図である。
図４に表したように、制御回路部３は、切替信号端子ＩＮ１〜ＩＮ３に入力された端子切替信号をデコードして、スイッチ部２にハイレベルまたはローレベルの制御信号を出力する。
【００３１】
デコーダ回路５ａは、切替信号端子ＩＮ１〜ＩＮ３に入力された３ビットの端子切替信号をデコードする。デコードされた信号は、反転・非反転信号生成回路５ｂを介して、駆動回路６に入力される。
【００３２】
なお、図４に表したデコーダ回路５ａは、３ビットの端子切替信号を６ビットにデコードする場合の構成例であり、真理値表に基づいて他の設計も可能である。また、端子切替信号としてデコードした信号が入力される場合、またはスイッチ部２の端子数が２つの場合は、デコーダ回路５ａは不要である。
【００３３】
駆動回路６においては、６つのレベルシフタ１２ａ〜１２ｆが並置されている。高電位電源線１０から第１の電位Ｖｐが供給され、低電位電源線１１から電位Ｖｎが供給される。例えば、低電位電源線１１を接地に接続して、電位Ｖｎに接地電位０Ｖを供給することもできる。また、低電位電源線１１から負の電位Ｖｎを供給してもよい。
【００３４】
なお、レベルシフタ１２ａ〜１２ｆは差動回路で構成されているため、デコーダ回路５ａと駆動回路６との間に、反転・非反転信号生成回路５ｂが設けられている。また、他の回路部、例えば駆動回路６の前段のデコーダ回路５ａなどには電源電位Ｖｄｄ、または電源電位Ｖｄｄを安定化した内部電源電位Ｖｄｄ１が供給される。
【００３５】
図５は、駆動回路のレベルシフタの構成を例示する回路図である。
図５においては、駆動回路６の１つのレベルシフタ１２の回路図を例示している。
上記のとおり、駆動回路６は、レベルシフタ１２と同一構成の６つのレベルシフタ１２ａ〜１２ｆにより構成される。
【００３６】
レベルシフタ１２は、初段レベルシフタ１３と後段レベルシフタ１４とを有する。初段レベルシフタ１３は、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２とを有する。後段レベルシフタ１４は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２３、Ｎ２４とを有する。
【００３７】
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ接地に接続されている。ＮＭＯＳ Ｎ１１、Ｎ１２のゲートはそれぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ回路に接続されている。
【００３８】
ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位電源線１０を介して、電源回路部４から第１の電位Ｖｐが供給される。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは初段レベルシフタ１３の差動出力の一方の出力線ＯＵＴ１Ｂに接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは初段レベルシフタ１３の差動出力の他方の出力線ＯＵＴ１Ａに接続されている。
【００３９】
上記出力線ＯＵＴ１Ａ、ＯＵＴ１Ｂはそれぞれ後段レベルシフタ１４のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。出力線ＯＵＴ１Ａ、ＯＵＴ１Ｂを介して初段レベルシフタ１３の出力信号は、後段レベルシフタ１４へ入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースには、高電位電源線１０を介して、電源回路部４から第１の電位Ｖｐが供給される。
【００４０】
ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２３のドレインと接続され、さらに各ドレインは、出力端子ＯＵＴＡに接続されている。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２４のドレインと接続され、さらに各ドレインは、出力端子ＯＵＴＢに接続されている。出力端子ＯＵＴＡ、ＯＵＴＢを介して前述したオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図２に表したスイッチ部２のスルーＦＥＴ、シャントＦＥＴの各ゲートに供給される。
【００４１】
初段レベルシフタ１３の入力端子ＩＮＡ、ＩＮＢに入力される差動信号の入力レベルは、例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ回路から供給される。高電位電源線１０には、第１の電位Ｖｐとして、例えば３．５Ｖが供給される。
【００４２】
例えば、入力端子ＩＮＡにハイレベル（１．８Ｖ）、入力端子ＩＮＢにローレベル（０Ｖ）が入力されると、出力線ＯＵＴ１Ａの電位はローレベル（０Ｖ）になり、出力線ＯＵＴ１Ｂの電位は、第１の電位Ｖｐと等しい３．５Ｖになる。すなわち、初段レベルシフタ１３における出力振幅は０〜Ｖｐの３．５Ｖ程度となる。
【００４３】
後段レベルシフタ１４には、初段レベルシフタ１３の出力信号が入力される。高電位電源線１０を介して、初段レベルシフタ１３と同様に第１の電位Ｖｐが供給される。また、低電位電源線１１を介して、電位Ｖｎが供給される。
第１の電位Ｖｐは、例えば３．５Ｖである。電位Ｖｎは、０Ｖまたは負の電位である。以下では、電位Ｖｎが−１．５Ｖの場合を例として説明する。
【００４４】
例えば、出力線ＯＵＴ１Ａがローレベル（０Ｖ）、出力線ＯＵＴ１Ｂがハイレベル（３．５Ｖ）とすると、出力端子ＯＵＴＡの電位は、第１の電位Ｖｐと等しい３．５Ｖになり、出力端子ＯＵＴＢの電位は、電位Ｖｎと等しい−１．５Ｖになる。したがって、オン電位Ｖｏｎとして３．５Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図２に示すスイッチ部２のスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、スイッチ部２が駆動される。
【００４５】
初段レベルシフタ１３は、ハイレベルの電位を第１の電位Ｖｐに変換する。また後段レベルシフタ１４は、ローレベルの電位を電位Ｖｎに変換する。従って、レベルシフタ１２は、ハイレベルが電源電位Ｖｄｄまたは内部電源電位Ｖｄｄ１、ローレベルが０Ｖである入力信号を、ハイレベルが第１の電位Ｖｐ、ローレベルが電位Ｖｎの出力信号に変換する。
【００４６】
なお、電位Ｖｎが０Ｖの場合は、後段レベルシフタ１４はなくてもよい。
また、レベルシフタの回路構成としては、図５に例示したもの以外に様々な種類が存在する。半導体スイッチ１におけるレベルシフタは、ハイレベルを外部から供給される正の電源電位Ｖｄｄよりも高い第１の電位Ｖｐにレベルシフトする機能を有するものであれば、どのような回路構成でも良い。
【００４７】
図６は、図１に表わした半導体スイッチの電源回路部の構成を例示する回路図である。
図６に表したように、電源回路部４においては、内部電位生成回路７は、電源線９から電源電位Ｖｄｄを入力して、入力電位Ｖｄｄよりも高い第１の電位Ｖｐを生成して高電位電源線１０に出力する。
【００４８】
内部電位生成回路７は、発振回路１５、チャージポンプ１６、ローパスフィルタ１７、容量素子１８、レギュレータ１９などで構成される。発振回路１５で生成された相補クロック信号は、チャージポンプ１６に供給される。チャージポンプ１６は、昇圧動作を行い、入力電位Ｖｄｄよりも高い第１の電位Ｖｐを生成する。また、チャージポンプ１６の出力に含まれるリップル成分は、ローパスフィルタ１７で除去され、高電位電源線１０に第１の電位Ｖｐとして出力される。なお、ローパスフィルタ１７での電圧降下は無視している。
【００４９】
さらに、高電位電源線１０と接地との間に、容量素子１８及びレギュレータ１９が並列に接続される。容量素子１８は、高電位電源線１０の出力インピーダンスを低くする。レギュレータ１９は、第１の電位Ｖｐの値を一定値以下に安定化する。
なお、図６においては、容量素子１８は、ローパスフィルタ１７と別に設けられた構成を例示している。しかし、容量素子１８は、ローパスフィルタ１７に含まれていてもよい。
【００５０】
また、図６においては、入力電位Ｖｄｄよりも高い第１の電位Ｖｐを生成する内部電位生成回路７の構成を例示している。同様の構成により負の電位を生成して、電位Ｖｎとして駆動回路６の低電位電源線１１に供給することもできる。
【００５１】
第１のトランジスタ８は、内部電位生成回路７の入力と出力との間、すなわち電源線９と高電位電源線１０との間に接続されている。第１のトランジスタ８のゲート及びドレインは、電源線９に接続されている。第１のトランジスタ８のソースは、内部電位生成回路の出力の高電位電源線１０に接続される。第１のトランジスタ８は、ダイオード接続されている。
【００５２】
第１のトランジスタ８には、入力電位Ｖｄｄと第１の電位Ｖｐとが入力されている。ここで、第１のトランジスタ８は、ＮＭＯＳであり、第１の電位Ｖｐが入力電位Ｖｄｄよりも低下したときオンするようにしきい値電圧Ｖｔｈが設定されている。そのため、第１の電位Ｖｐが入力電位Ｖｄｄよりも低下すると、高電位電源線１０は電源線９に電気的に接続される。従って、第１の電位Ｖｐは、ほぼ入力電位Ｖｄｄ以上に保持される。
【００５３】
これにより、図８、図９において説明するように、半導体スイッチ１は、スイッチ切り替え時の第１の電位Ｖｐの瞬時低下を抑制することができ、切り替え直後の挿入損失の増加を抑制することができる。
【００５４】
また、例えば、ＳＯＩ（Silicon On Insulator）ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを用いることで、スイッチ部２、制御回路部３、電源回路部４を同一半導体基板上に形成することができる。そのため、低コスト、小型化が実現できる。
【００５５】
このように、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを用いることで、化合物半導体ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）と同等の高周波性能を有する高周波スイッチを実現することが可能となる。
ところで、この第１のトランジスタ８の動作及び効果については、第１のトランジスタ８がない場合と比較することにより明確になる。
【００５６】
ＣＭＯＳプロセスを用いた場合には、以下に説明するような課題がある。
ＨＥＭＴと同等の性能をＭＯＳＦＥＴで実現しようとすると、スイッチ部２のＦＥＴの段数とゲート幅を大きくする必要がある。高周波用ＭＯＳＦＥＴは微細プロセスが用いられるため、素子耐圧の観点から、ＨＥＭＴに比べオン電圧とオフ電圧の差を小さくする必要がある。
【００５７】
そのため、ＦＥＴの接続段数を大きくせざるを得ない。段数が増えると挿入損失が増加するため、その分、ゲート幅も大きくする必要がある。
このことは、駆動回路６のレベルシフタ１２ａ〜１２ｆの負荷容量が大きくなることを意味する。例えば、スイッチ部２のあるＲＦポートに対するスルーＦＥＴのゲート容量の総和は１００ｐＦ程度にもなる。このような大きい容量をレベルシフタ１２ａ〜１２ｆが充放電しなければならない。
【００５８】
半導体スイッチ１のように、レベルシフタ１２ａ〜１２ｆに供給される電源が内部で生成されている場合、その内部電位生成回路７の出力インピーダンスが極めて低くないと、スイッチ切替動作において第１の電位Ｖｐおよび電位Ｖｎが大きく変動してしまうことになる。
【００５９】
ここでは、切り替え時の第１の電位Ｖｐの変動に着目する。あるレベルシフタがスルーＦＥＴにローレベルを供給していたとする。そして、スイッチが切り替り、ローレベルからハイレベルになったとする。そうすると、そのレベルシフタの高電位電源線１０から出力端子に大きな過渡電流が流れる。この電流は図５における容量素子１８から供給されることになるが、容量素子１８のキャパシタンスＣｐは１００ｐＦ程度であると想定すると、十分な過渡電流を供給することは出来ない。
【００６０】
従って、第１のトランジスタ８がないと、切り替え時に第１の電位Ｖｐは瞬時に低下することになる。その後、チャージポンプ１６からの電流供給によって第１の電位Ｖｐは所望の値に漸近するが、内蔵可能なチャージポンプ１６の電流供給能力は低いため、その時定数は大きいものとなる。
【００６１】
高周波スイッチに対しては、切り替え時間に対する要求がある。例えば、ＧＳＭにおいてはスイッチ切り替え後１８μｓに高周波信号が入力することがあり得る。よって、切り替え後１８μｓにおいて十分な高周波特性、例えば挿入損失が得られなければならない。
【００６２】
容量素子１８のキャパシタンスＣｐを大きくすることが出来れば、スイッチ切り替え時の第１の電位Ｖｐの瞬時低下を抑制できる。しかし、そのためには、例えばキャパシタンスＣｐを１０００ｐＦ程度にする必要があり、このような大きな容量を内蔵するには多大なチップ面積が必要となる。そうなると、ＣＭＯＳプロセスを用いることのメリットである小型化を大きく損なうことになる。
【００６３】
以上述べたように、ＳＯＩ ＣＭＯＳプロセスを用いた半導体スイッチでは、第１のトランジスタ８がないとスイッチ切り替え直後の挿入損失が大きくなるという課題がある。
これに対して、第１の実施形態に係る半導体スイッチ１においては、電源回路部４の入力と出力との間に第１のトランジスタ８が接続されている。
【００６４】
第１のトランジスタ８のしきい値電圧Ｖｔｈは、そのばらつきをΔＶｔｈとしたとき、Ｖｔｈ≧ΔＶｔｈの範囲で、できるだけ小さい値に設定される。言い換えると、しきい値電圧Ｖｔｈは、ΔＶｔｈだけばらついた場合にも負にならない範囲で、できるだけゼロに近い値に設定される。例えば、しきい値電圧ＶｔｈのばらつきがΔＶｔｈ＝±０．１Ｖとすると、Ｖｔｈ≧０．１Ｖに設定される。
【００６５】
従って、しきい値電圧Ｖｔｈ＝０．１Ｖに設定したとすると、ゲートとドレインとが接続され、ダイオード接続された第１のトランジスタ８は、ドレイン・ソース間電圧Ｖｄｓ≧０．１Ｖで導通状態になる。
【００６６】
また、第１のトランジスタ８のバックゲートはフローティングになっている。
図７は、第１のトランジスタの断面図である。
図７に表したように、第１のトランジスタ８は、ＳＯＩ基板上に設けられたＮＭＯＳである。
【００６７】
シリコン（Ｓｉ）基板６０内に埋め込み酸化膜層６２が設けられている。埋め込み酸化膜層６２上に、ＳＯＩ層６４を挟んでソース領域（ソース）６８とドレイン領域（ドレイン）７２とが設けられている。さらに、埋め込み酸化膜層６２上に、ソース領域６８、ＳＯＩ層６４及びドレイン領域７２を囲んで、素子分離層７４が設けられている。また、ソース領域６８、ＳＯＩ層６４、およびドレイン領域７２の上にゲート酸化膜６６を介してゲート電極（ゲート）７０が設けられている。
【００６８】
第１のトランジスタ８のチャネルの下側は埋め込み酸化膜層６２であり、支持基板であるシリコン（Ｓｉ）基板６０から絶縁されている。また、チャネルの横側は素子分離層７４によって他の素子と絶縁分離されている。さらに、バックゲート８０は、電気的にフローティングになっている。
【００６９】
なお、バックゲートはＰ形であり、ソースおよびドレイン領域６８、７２はＮ形である。従って、チャネルとソース領域６８その間に寄生ダイオード７６が形成され、チャネルとドレイン領域７２との間に寄生ダイオード７８が形成されている。
【００７０】
ダイオード接続された第１のトランジスタ８は、正バイアスのときはドレイン・ソース間電圧Ｖｄｓがしきい値電圧Ｖｔｈ以上のとき（Ｖｄｓ≧Ｖｔｈ）順方向電流が流れる。しかし、逆バイアスのときは、逆直列接続された寄生ダイオード７６、７８が存在するため、逆方向電流は流れない。
【００７１】
次に、半導体スイッチ１の動作について説明する。
ここで、内部電位生成回路７が生成する第１の電位Ｖｐは３．５Ｖ、外部から供給される正の電源電位Ｖｄｄは２．５Ｖを想定する。定常状態においては、第１のトランジスタ８は逆方向にバイアスされており、第１のトランジスタ８を介して電源線９から高電位電源線１０に電流が流れることはない。
【００７２】
ここで留意すべきことは、通常のＣＭＯＳにおいてするように、第１のトランジスタ８のバックゲート８０をソース領域６８に接続していないことである。バックゲート８０をソース領域６８に接続してしまうと、逆方向バイアス時に、バックゲート・ドレイン間の寄生ダイオード７８がオンの状態になる。そのため、寄生ダイオード７８に電流が流れてしまい、第１の電位Ｖｐの値が本来の値よりも下がってしまうことになる。
【００７３】
次に、スイッチ切り替え時の動作を説明する。
前述のように、スイッチ切り替え時には、容量素子１８に充電されていた電荷は、レベルシフタ１２ａ〜１２ｆを介してスイッチ部２のオフからオンに切り替ろうとするＦＥＴのゲート容量に流れ込む。そのため、第１の電位Ｖｐは、瞬時に低下してしまう。しかし、第１の電位ＶｐがＶｐ＜Ｖｄｄ−Ｖｔｈになると、第１のトランジスタ８は導通状態になる。そのため第１の電位ＶｐがＶｄｄ−Ｖｔｈに到達するまで、容量素子１８は第１のトランジスタ８を介して電源線９の電源電位Ｖｄｄからの電流により充電される。
【００７４】
なお、第１の電位ＶｐがＶｄｄ−Ｖｔｈを超えると、第１のトランジスタ８からの電流供給は止まる。容量素子１８は、チャージポンプ１６から供給される電流によって充電される。
以上の動作により、切り替え時の第１の電位Ｖｐの瞬時低下が、第１のトランジスタ８がないときよりも抑制される。
【００７５】
図８は、端子切替時の第１の電位の波形図である。
図８においては、スイッチ切り替え時の第１の電位Ｖｐのシミュレーション波形を、第１のトランジスタ８がない比較例および実施例に対して表している。
なお、シミュレーションは、第１の電位Ｖｐの定常値＝３．５Ｖ、電源電位Ｖｄｄ＝２．５Ｖ、第１のトランジスタ８のしきい値電圧Ｖｔｈ＝０．３Ｖ、時刻５００μｓにてスイッチ切り替え動作という条件で行っている。
【００７６】
スイッチを切り替えた瞬間に、比較例、実施例共に第１の電位Ｖｐが急峻に低下している。しかし、比較例の方は、１．６Ｖ程度まで落ち込んでいるのに対し、実施例の方は２．１Ｖ程度までしか落ち込んでいないことが分かる。
【００７７】
図９は、端子切替時の制御信号の波形図である。
図９においては、スイッチ部２のオフからオンに切り替るスルーＦＥＴのゲート電位のシミュレーション波形を表している。なお、図９においては、レベルシフタ１２ａ〜１２ｆに供給する電位Ｖｎとして、負の電位−１．５Ｖを供給している。
【００７８】
切り替え後１８μｓにおけるゲート電位は、比較例が１．７Ｖであるのに対し、実施例では２．３Ｖに改善されている。図３に表した挿入損失のオン電圧依存性から、切り替え後１８μｓの挿入損失は、比較例に対して０．１ｄＢ改善することが分かる。
【００７９】
なお、第１のトランジスタ８は、スイッチ部２に用いられている各ＦＥＴと同じイオン注入条件で作ることができ、本実施例を実現するにあたり、プロセスが複雑になることはない。
以上述べたように、半導体スイッチ１によれば、スイッチ切り替え時の第１の電位Ｖｐの瞬時低下を抑制することができ、それにより、切り替え直後の挿入損失の増加を抑制することができる。
【００８０】
次に、第１のトランジスタ８の有効性を検討する。
スイッチ部２のｎ段直列接続されたスルーＦＥＴ群の内、総ゲート容量が最も大きいスルーＦＥＴ群に着目し、かつ、そのスルーＦＥＴ群がオフの状態からオンの状態に切り替わるときを考察する。
なお、ここでは、スルーＦＥＴに比べサイズの小さいシャントＦＥＴの存在は無視している。
【００８１】
図１０は、スイッチ部２の接続が切り替わるときの半導体スイッチの等価回路を表す回路図である。
図１０においては、半導体スイッチ１のスイッチ部２を、抵抗値Ｒｇｇの抵抗と、静電容量Ｃｇｇの容量で表している。制御回路部３の駆動回路６のレベルシフタをハイサイドスイッチＨＳ及びローサイドスイッチＬＳで表している。また、電源回路部４を静電容量Ｃｐの容量素子１８で表している。
【００８２】
ここで、抵抗値Ｒｇｇは、着目したスルーＦＥＴ群の各ゲートに設けられている抵抗を並列接続したときの合成値である。静電容量Ｃｇｇは、着目したスルーＦＥＴ群の総ゲート容量である。
【００８３】
図１１は、第１の電位の変動を計算するための等価回路を表す回路図である。
図１１においては、スルーＦＥＴ群がオフの状態からオンの状態に切り替わるときの半導体スイッチ１の等価回路を表している。
図８に表した比較例の第１の電位Ｖｐの変動ΔＶを計算するための等価回路である。
【００８４】
初期状態は、ハイサイドスイッチＨＳはオフである。容量素子１８は、オン電位Ｖｏｎで充電され、スイッチ部２の静電容量Ｃｇｇの容量は、オフ電位Ｖｏｆｆで充電されている。ここで、オン電位Ｖｏｎは、定常状態の第１の電位Ｖｐに等しく、オフ電位Ｖｏｆｆは、定常状態の電位Ｖｎに等しい。
ハイサイドスイッチＨＳがオンの状態に切り替わった後の、スイッチ部２の電位を計算すると、（１）式が得られる。
【００８５】
ΔＶ＝Ｃｇｇ×（Ｖｏｎ−Ｖｏｆｆ）／（Ｃｐ＋Ｃｇｇ） …（１）
【００８６】
例えば、Ｃｇｇ＝７０ｐＦ、Ｃｐ＝２００ｐＦ、Ｖｏｎ＝３．５Ｖ、Ｖｏｆｆ＝−１．５Ｖのとき、ΔＶ≒１．３０Ｖになる。
なお、（１）式中に抵抗値Ｒｇｇがないのは、容量素子１８からスイッチ部２に瞬時電流が流れた後の電位を問題にしているため、抵抗値Ｒｇｇの両端には電位差が生じないためである。
【００８７】
第１のトランジスタ８が有効となる条件は、第１のトランジスタ８がない場合に、（２）式が成立することである。
ΔＶ＞Ｖｏｎ−Ｖｄｄ …（２）
ここで、Ｖｄｄは電源電位である。
【００８８】
（１）、（２）式から（３）式が得られる。
Ｃｇｇ×（Ｖｏｎ−Ｖｏｆｆ）／（Ｃｐ＋Ｃｇｇ）＞Ｖｏｎ−Ｖｄｄ …（３）
【００８９】
なお、第１のトランジスタ８がオンして有効となるためには、さらに第１のトランジスタ８のしきい値電圧Ｖｔｈを考慮する必要がある。例えば、上記と同じ数値例を用いた場合、Ｖｄｄ＝２．５Ｖとして、（３）式から、Ｖｔｈ＜０．３Ｖとなる。
従って、半導体スイッチ１においては、第１のトランジスタ８のしきい値電圧Ｖｔｈは、ばらつきを考慮して負にならない範囲でできるだけ小さくすることが望ましい。
【００９０】
また、第１のトランジスタ８の代わりにダイオードを用いることも考えられる。しかし、上記の数値例の場合は、第１のトランジスタ８の代わりにｐｎ接合ダイオードを用いることはできないことになる。例えばシリコンｐｎ接合ダイオードの場合、順方向電圧が０．６〜０．７Ｖ程度でオンするため、上記の数値例の場合はオンしない。
【００９１】
また、ショットキーバリアダイオードなど、低電圧でオンするダイオードを用いることも考えられるが、ＳＯＩ ＣＭＯＳプロセスでスイッチ部２と同一半導体基板に集積化するのは困難である。
【００９２】
なお、図７に表したように、半導体スイッチ１においては、第１のトランジスタ８としてＳＯＩ基板上に形成されたＮＭＯＳを用いている。しかし。ＰＭＯＳを用いることも可能である。
【００９３】
ただし、ＮＭＯＳはＰＭＯＳよりも高速性に優れるので、第１の電位Ｖｐが電位Ｖｄｄ−Ｖｔｈ以下に低下したとき、瞬時に導通させることができる。また、ＮＭＯＳは、ＰＭＯＳと同じオン抵抗の場合、チャネル幅を小さくでき、レイアウト面積を小さくできる。
【００９４】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体スイッチの電源回路部の構成を例示する回路図である。
図１２に表したように、電源回路部４ａにおいては、図６に表した電源回路部４に降圧回路２０が追加されている。なお、図１２においては、図６の電源回路部４と同一の要素には同一の符号を付している。
【００９５】
降圧回路２０は、電源線９に供給される電源電位Ｖｄｄを入力して、内部回路に電源電位Ｖｄｄ＿ｉｎｔを供給する。外部から供給される電源電位Ｖｄｄが変動しても、内部回路には一定の電源電位Ｖｄｄ＿ｉｎｔを供給することができる。また、内部回路の電源電位Ｖｄｄ＿ｉｎｔが最大定格を超えて高くならないように、電源電位Ｖｄｄを降圧することもできる。内部電位生成回路７には電源電位Ｖｄｄ＿ｉｎｔが供給され、内部電位生成回路７の入力電位はＶｄｄ＿ｉｎｔになる。
【００９６】
第１のトランジスタ８は、内部電位生成回路７の入力と出力との間、すなわち、降圧回路２０の出力の内部電源線２１と高電位電源線１０との間に接続される。第１のトランジスタ８のゲート及びドレインは、内部電源線２１に接続されている。第１のトランジスタ８のソースは、内部電位生成回路の出力の高電位電源線１０に接続される。第１のトランジスタ８は、ダイオード接続されている。
【００９７】
第１のトランジスタ８には、入力電位Ｖｄｄ＿ｉｎｔと第１の電位Ｖｐとが入力されている。上記のとおり、第１のトランジスタ８は、ＮＭＯＳであり、第１の電位Ｖｐが入力電位Ｖｄｄ＿ｉｎｔよりも低下したときオンするようにしきい値電圧Ｖｔｈが設定されている。そのため、第１の電位Ｖｐが入力電位Ｖｄｄ＿ｉｎｔよりも低下すると、高電位電源線１０は内部電源線２１に電気的に接続される。従って、第１の電位Ｖｐは、ほぼ入力電位Ｖｄｄ＿ｉｎｔ以上に保持される。
【００９８】
図１３は、図１２に表した電源回路部の降圧回路の構成を例示する回路図である。
図１３に表したように、降圧回路２０においては、電源線９から入力された電源電位Ｖｄｄを降圧した電源電位Ｖｄｄ＿ｉｎｔを内部電源線２１に出力する。
出力トランジスタ２２が電源線９と内部電源線２１との間に接続される。出力トランジスタ２２は、ＰＭＯＳで構成されている。内部電源線２１と接地との間に、帰還抵抗２３、２４が直列に接続される。また、内部電源線２１と接地との間に、容量２５が接続される。
【００９９】
電源電位Ｖｄｄ＿ｉｎｔは、帰還抵抗２３、２４により分圧され、誤差増幅回路２６の非反転端子に帰還される。誤差増幅回路２６の反転端子には、基準電圧Ｖｒｅｆが入力される。誤差増幅回路２６は、電源電位Ｖｄｄ＿ｉｎｔの誤差を増幅して、出力トランジスタ２２を制御する。
内部電源線２１の電源電位Ｖｄｄ＿ｉｎｔは、（４）式で表される。
【０１００】
Ｖｄｄ＿ｉｎｔ＝（１＋Ｒ１／Ｒ２）×Ｖｒｅｆ …（４）
ここで、Ｒ１、Ｒ２は、それぞれ帰還抵抗２３、２４の抵抗値である。
【０１０１】
なお、図１３においては、降圧回路２０として定電圧回路による構成を例示している。しかし、電源電位Ｖｄｄを降圧して、内部回路の最大定格値以下の電位として電源電位Ｖｄｄ＿ｉｎｔを供給できればよく、定電圧回路でなくてもよい。
なお、第１のトランジスタ８で順方向電流が流れたとき、降圧回路２０はその電流を十分供給することができるように、出力トランジスタ２２のゲート幅は十分大きい値に設定される。
従って、電源回路部４ａを図１に表した半導体スイッチ１の電源回路部４の代わりに用いても、スイッチ切り替え時の第１の電位Ｖｐの瞬時低下を抑制することができ、それにより、切り替え直後の挿入損失の増加を抑制することができる。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１…半導体スイッチ、 ２…スイッチ部、 ３…制御回路部、 ４、４ａ…電源回路部、 ５、５ａ…デコーダ回路、 ６…駆動回路、 ７…内部電位生成回路、 ８…第１のトランジスタ、 ９…電源線、 １０…高電位電源線、 １１…低電位電源線、 １２、１２ａ〜１２ｆ…レベルシフタ、 １５…発振回路、 １６…チャージポンプ、 １７…ローパスフィルタ、 １８…容量素子、 １９…レギュレータ、 ２０…降圧回路、 ２１…内部電源線、 ６８…ソース領域（ソース）、 ７０…ゲート電極（ゲート）、 ７２…ドレイン領域（ドレイン）、 ８０…バックゲート、 ＡＮＴ…アンテナ端子、 ＲＦ１〜ＲＦ６…高周波端子、 Ｓ１１〜Ｓ６ｍ…シャントＦＥＴ、 Ｔ１１〜Ｔ６ｎ…スルーＦＥＴ
【特許請求の範囲】
【請求項１】
電源線に接続され、入力電位よりも高い第１の電位を生成する内部電位生成回路と、前記内部電位生成回路の入力と出力との間に接続され、前記第１の電位が前記入力電位よりも低下したときオンして前記第１の電位を前記入力電位以上に保持するようにしきい値電圧が設定された第１のトランジスタと、を有する電源回路部と、
前記第１の電位が供給され、ハイレベルまたはローレベルの制御信号を出力する制御回路部と、
前記制御信号を入力して端子間の接続を切り替えるスイッチ部と、
を備えたことを特徴とする半導体スイッチ。
【請求項２】
前記電源回路部は、前記電源線と前記内部電位生成回路との間に接続され、前記電源線の電位を降圧して前記内部電位生成回路及び前記第１のトランジスタに出力する降圧回路をさらに有することを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
前記第１のトランジスタは、ゲート及びドレインが前記内部電位生成回路の入力に接続され、ソースが前記内部電位生成回路の出力に接続され、バックゲートがフローティングのＮチャネル形ＭＯＳＦＥＴであることを特徴とする請求項１または２に記載の半導体スイッチ。
【請求項４】
前記第１のトランジスタは、前記スイッチ部と同一のＳＯＩ基板上に設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体スイッチ。
【請求項５】
前記スイッチ部は、
アンテナ端子と高周波端子との間に接続されたスルーＦＥＴと、
前記高周波端子と接地との間に接続されたシャントＦＥＴと、
を有し、
前記第１のトランジスタは、前記スルーＦＥＴまたは前記シャントＦＥＴと同一のしきい値電圧を有することを特徴とする請求項１〜４のいずれか１つに記載の半導体スイッチ。
【請求項６】
前記内部電位生成回路は、出力と接地との間に接続された容量素子をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載の半導体スイッチ。
【請求項７】
前記内部電位生成回路は、
発振回路と、
前記発振回路の出力により動作するチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑化するローパスフィルタと、
を有することを特徴とする請求項１〜６のいずれか１つに記載の半導体スイッチ。
【請求項１】
電源線に接続され、入力電位よりも高い第１の電位を生成する内部電位生成回路と、前記内部電位生成回路の入力と出力との間に接続され、前記第１の電位が前記入力電位よりも低下したときオンして前記第１の電位を前記入力電位以上に保持するようにしきい値電圧が設定された第１のトランジスタと、を有する電源回路部と、
前記第１の電位が供給され、ハイレベルまたはローレベルの制御信号を出力する制御回路部と、
前記制御信号を入力して端子間の接続を切り替えるスイッチ部と、
を備えたことを特徴とする半導体スイッチ。
【請求項２】
前記電源回路部は、前記電源線と前記内部電位生成回路との間に接続され、前記電源線の電位を降圧して前記内部電位生成回路及び前記第１のトランジスタに出力する降圧回路をさらに有することを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
前記第１のトランジスタは、ゲート及びドレインが前記内部電位生成回路の入力に接続され、ソースが前記内部電位生成回路の出力に接続され、バックゲートがフローティングのＮチャネル形ＭＯＳＦＥＴであることを特徴とする請求項１または２に記載の半導体スイッチ。
【請求項４】
前記第１のトランジスタは、前記スイッチ部と同一のＳＯＩ基板上に設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体スイッチ。
【請求項５】
前記スイッチ部は、
アンテナ端子と高周波端子との間に接続されたスルーＦＥＴと、
前記高周波端子と接地との間に接続されたシャントＦＥＴと、
を有し、
前記第１のトランジスタは、前記スルーＦＥＴまたは前記シャントＦＥＴと同一のしきい値電圧を有することを特徴とする請求項１〜４のいずれか１つに記載の半導体スイッチ。
【請求項６】
前記内部電位生成回路は、出力と接地との間に接続された容量素子をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載の半導体スイッチ。
【請求項７】
前記内部電位生成回路は、
発振回路と、
前記発振回路の出力により動作するチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑化するローパスフィルタと、
を有することを特徴とする請求項１〜６のいずれか１つに記載の半導体スイッチ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−７０１８１（Ｐ２０１２−７０１８１Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１２６４７（Ｐ２０１０−２１２６４７）
【出願日】平成２２年９月２２日（２０１０．９．２２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２２日（２０１０．９．２２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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