デジタル信号伝送装置，デジタル信号伝送方法及びデジタル信号伝送システム
【課題】固定クロックレートのシリアルデジタル信号の伝送時の波形周期の乱れを、ローコスト且つフレキシブルな集積化が可能なデバイスを用いて補正し、しかも伝送レート幅が広い場合にも容易に補正する。
【解決手段】シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段６と、入力されたシリアルデジタル信号が書き込まれ、書き込まれたシリアルデジタル信号が、クロック生成手段６で生成されたクロックを読出しクロックとして読み出される記憶手段１と、記憶手段１の読出しアドレスを制御することにより、記憶手段１から読み出されるシリアルデジタル信号の波形周期を増減制御する周期制御手段５とを備える。
【解決手段】シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段６と、入力されたシリアルデジタル信号が書き込まれ、書き込まれたシリアルデジタル信号が、クロック生成手段６で生成されたクロックを読出しクロックとして読み出される記憶手段１と、記憶手段１の読出しアドレスを制御することにより、記憶手段１から読み出されるシリアルデジタル信号の波形周期を増減制御する周期制御手段５とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固定クロックレートのシリアルデジタル信号を長距離伝送するための装置，方法及びシステムに関する。
【背景技術】
【０００２】
テレビジョン放送局内では、ＡＥＳ／ＥＢＵデジタルオーディオ信号，ＳＤＩフォーマットのデジタルビデオ信号，ＬＴＣタイムコードといった固定クロックレートのシリアルデジタル信号が、スイッチャ，ミキサー，ＶＴＲなどの様々な放送用機器の間で伝送されている。
【０００３】
こうした固定クロックレートのシリアルデジタル信号を長距離のケーブルを経由して伝送すると、伝送時に信号波形の周期に乱れが生じることがある。例えばＡＥＳ／ＥＢＵデジタルオーディオ信号には、サブフレームを識別する目的などで、バイフェースマークエンコードの規則に従わないプリアンブルＸ，Ｙ，Ｚが含まれており、図１にはそのうちのプリアンブルＸ，Ｙの波形を示しているが、伝送時に、これらのプリアンブルにおいて、クロック３周期分の波形の区間（３Ｔ区間と呼んでいる）やクロック２周期分の波形の区間（２Ｔ区間と呼んでいる）の周期が伸長したり、クロック１周期分の波形の区間（１Ｔ区間と呼んでいる）の周期が収縮することがある。
【０００４】
従来、こうしたシリアルデジタル信号の伝送時の波形周期の乱れを補正するためには、次の（１）〜（３）のような方法がとられていた。
（１）シリアルデジタル信号の出力側の機器が、出力信号をプリエンファシスする。
（２）シリアルデジタル信号の出力側の機器が、出力信号の傾斜を制御する（シリアルデジタル信号の出力ドライバーとして多値出力ドライバーを用いた類似手法もある）。
（３）シリアルデジタル信号の入力側の機器が、入力信号をケーブルイコライザにかける。
【０００５】
しかし、出力信号のプリエンファシスや傾斜の制御を行うための専用デバイスや、ケーブルイコライザは、比較的コストが高く、またフレキシブルに集積化することが困難であった。
【０００６】
また、ＡＥＳ／ＥＢＵデジタルオーディオ信号の場合には、オーディオサンプリングレートによってクロックレートが相違する（例えばサンプリングレートが４８ｋＨｚのときはクロックレートは６．１４４ＭＨｚであるがサンプリングレートが９６ｋＨｚのときはクロックレートは１２．２８８ＭＨｚである）ので、伝送レートの幅が広く、ケーブルイコライザの設計も困難であった。
【０００７】
他方、伝送対象のシリアルデジタル信号に対する補正信号を生成し、この補正信号を加算したシリアルデジタル信号を出力するようにした技術も従来から提案されている（例えば特許文献１参照）。しかし、この技術も、補正信号を生成するための専用デバイスが必要になるので、やはりコストが高くなるとともに集積化が困難になる。
【０００８】
【特許文献１】特開２００６−３５２３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の点に鑑み、固定クロックレートのシリアルデジタル信号の伝送時の波形周期の乱れを、ローコスト且つフレキシブルな集積化が可能なデバイスを用いて補正し、しかも伝送レート幅が広い場合にも容易に補正することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係るデジタル信号伝送装置は、固定クロックレートのシリアルデジタル信号を伝送するデジタル信号伝送装置において、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と
を備えたことを特徴とする。
【００１１】
また、本発明に係るデジタル信号伝送方法は、固定クロックレートのシリアルデジタル信号を伝送するデジタル信号伝送方法において、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成する第１のステップと、
入力された前記シリアルデジタル信号を記憶手段に書き込み、前記記憶手段に書き込んだ前記シリアルデジタル信号を、前記第１のステップで生成したクロックを読出しクロックとして読み出す第２のステップと、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する第３のステップと
を有することを特徴とする。
【００１２】
このデジタル信号伝送装置，デジタル信号伝送方法では、伝送対象のシリアルデジタル信号のクロックレートよりも高速なクロックを生成する。そして、入力されたシリアルデジタル信号を記憶手段に書き込み、この記憶手段からこの高速クロックを読出しクロックとしてシリアルデジタル信号を読み出すとともに、この記憶手段の読出しアドレスを制御することにより、読み出されるシリアルデジタル信号の波形周期を増減制御する。
【００１３】
このようにシリアルデジタル信号の波形周期を増減制御することができるので、シリアルデジタル信号の伝送時の波形周期の乱れを、この乱れとは逆の方向に波形周期を増減させることによって補正する（相殺する）ことが可能になる。
【００１４】
そして、読出しクロックとして用いる高速クロックを生成するデバイスとしては、例えば汎用のＰＬＤ（Programmable Logic Device）またはＦＰＧＡ（Field Programmable Gate Array）に搭載されたＰＬＬ（Phase-Locked Loop）を用いればよい。したがって、出力信号のプリエンファシスや傾斜の制御を行うための専用デバイスを用いて波形周期の乱れを補正する場合や、ケーブルイコライザを用いて波形周期の乱れを補正する場合と比較して、ローコストであり、フレキシブルな集積化が可能である。
【００１５】
また、伝送レート幅が広い場合にも、伝送レートに合わせて波形周期の増減制御量を設定することにより、容易に波形周期の乱れを補正することができる。
【００１６】
次に、本発明に係るデジタル信号伝送システムは、それぞれ固定クロックレートのシリアルデジタル信号の入力部と出力部とを有する第１の機器及び第２の機器から成るデジタル信号伝送システムにおいて、
前記第１の機器は、
前記入力部に入力された前記シリアルデジタル信号の波形周期の乱れを測定する測定手段と、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
前記入力部に入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と、
前記測定手段の測定結果に基づいて前記周期制御手段の制御量を設定する設定手段と、
前記設定手段で設定された前記制御量を示す情報を前記第２の機器に送信する情報送信手段と
を備え、前記記憶手段から読み出された前記シリアルデジタル信号が前記出力部から出力され、
前記第２の機器は、
前記第１の機器の前記情報送信手段から送信された前記制御量を示す情報を取得する情報取得手段と、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
前記入力部に入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と、
前記周期制御手段の制御量を、前記情報取得手段で取得された情報が示す制御量に設定する設定手段と
を備え、前記記憶手段から読み出された前記シリアルデジタル信号が前記出力部から出力される
ことを特徴とする。
【００１７】
このデジタル信号伝送システムでは、第１の機器は、入力部に入力されたシリアルデジタル信号の波形周期の乱れを測定する。また、このシリアルデジタル信号のクロックレートよりも高速なクロックを生成し、入力されたシリアルデジタル信号を記憶手段に書き込み、この記憶手段からこの高速クロックを読出しクロックとしてシリアルデジタル信号を読み出すとともに、波形周期の乱れの測定結果に基づいて設定された制御量だけ読出しアドレスを制御することにより、読み出されるシリアルデジタル信号の波形周期を増減制御する。そして、記憶手段から読み出されたシリアルデジタル信号を出力部から出力するとともに、設定した読出しアドレスの制御量を示す情報を第２の機器に送信する。
【００１８】
第２の機器は、第１の機器から送信されたこの制御量を示す情報を取得する。また、このシリアルデジタル信号のクロックレートよりも高速なクロックを生成し、入力されたシリアルデジタル信号を記憶手段に書き込み、この記憶手段からこの高速クロックを読出しクロックとしてシリアルデジタル信号を読み出すとともに、取得した情報が示す制御量だけ読出しアドレスを制御することにより、読み出されるシリアルデジタル信号の波形周期を増減制御する。そして、記憶手段から読み出されたシリアルデジタル信号を出力部から出力する。
【００１９】
このように、第１の機器が、入力シリアルデジタル信号の波形周期の乱れの測定結果に基づいて波形周期を増減制御したシリアルデジタル信号を出力するとともに、第２の機器も、第１の機器と同じだけ波形周期を増減制御したシリアルデジタル信号を出力する。
【００２０】
したがって、第１の機器の出力部・第２の機器の入力部間と、第２の機器の出力部・第１の機器の入力部間とを互いに等しい長さのケーブルで接続すれば、第２の機器に入力するシリアルデジタル信号の波形周期の乱れと第１の機器に入力するシリアルデジタル信号の波形周期の乱れとが等しくなるので、第１の機器・第２の機器間でシリアルデジタル信号を伝送するための通常のケーブル接続形態のまま（第１の機器と第２の機器との接続を切り離して第１の機器の出力部と入力部とをケーブルで接続するようなループバック接続を行うことなく）、第１の機器・第２の機器間でのシリアルデジタル信号の伝送時の波形周期の乱れを測定してその乱れを補正することができる。
【００２１】
そして、読出しクロックとして用いる高速クロックを生成するデバイスとしては、例えば汎用のＰＬＤまたはＦＰＧＡに搭載されたＰＬＬを用いればよいので、ローコストであり、フレキシブルな集積化が可能である。
【００２２】
また、伝送レート幅が広い場合にも、伝送レートに合わせて波形周期の増減制御量を設定することにより、容易に波形周期の乱れを補正することができる。
【発明の効果】
【００２３】
本発明に係るデジタル信号伝送装置，デジタル信号伝送方法によれば、固定クロックレートのシリアルデジタル信号の伝送時の波形周期の乱れを、ローコスト且つフレキシブルな集積化が可能なデバイスを用いて補正でき、しかも伝送レート幅が広い場合にも容易に補正できるという効果が得られる。
【００２４】
本発明に係るデジタル信号伝送システムによれば、第１の機器・第２の機器間での固定クロックレートのシリアルデジタル信号の伝送時の波形周期の乱れを、ローコスト且つフレキシブルな集積化が可能なデバイスを用いて補正でき、しかも伝送レート幅が広い場合にも容易に補正でき、さらに、第１の機器・第２の機器間でシリアルデジタル信号を伝送するための通常のケーブル接続形態のまま（第１の機器と第２の機器との接続を切り離して第１の機器の出力部と入力部とをケーブルで接続するようなループバック接続を行うことなく）補正できるという効果が得られる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、図面を用いて具体的に説明する。図２は、本発明を適用したデジタル信号伝送装置の構成例を示すブロック図である。このデジタル信号伝送装置１０は、ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れを補正するためのものであり、デュアルポートＲＡＭ１と、デュアルポートＲＡＭ１に対する書込みアドレス，読出しアドレスをそれぞれ生成するライトアドレスジェネレータ２，リードアドレスジェネレータ３と、ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルを検出するプリアンブル検出回路４と、周期制御回路５と、ＰＬＬ（Phase-Locked Loop）６とで構成されている。
【００２６】
デュアルポートＲＡＭ１には、入力されたＡＥＳ／ＥＢＵデジタルオーディオ信号が、そのＡＥＳ／ＥＢＵデジタルオーディオ信号の送信クロック（例えば、ＡＥＳ／ＥＢＵデジタルオーディオ信号のサンプリングレートが４８ｋＨｚのときは６．１４４ＭＨｚのクロック）を書込みクロックとして書き込まれる。
【００２７】
ライトアドレスジェネレータ２は、現在の書込みアドレスの情報を、プリアンブル検出回路４に常時供給する。プリアンブル検出回路４は、プリアンブルを検出したタイミングでライトアドレスジェネレータ２から供給された書込みアドレスを示す情報（すなわちプリアンブルの書込みアドレスを示す情報）を、周期制御回路５に供給する。
【００２８】
ＰＬＬ６は、ＡＥＳ／ＥＢＵデジタルオーディオ信号の送信クロックよりも高速のクロック（一例として、送信クロック６．１４４ＭＨｚの１６２倍である９９５．３２８ＭＨｚ≒１ＧＨｚのクロックとする）を生成する。
【００２９】
デュアルポートＲＡＭ１は、ＦＩＦＯメモリとして用いられ、書き込まれたＡＥＳ／ＥＢＵデジタルオーディオ信号が、ＰＬＬ６で生成されたクロックを読出しクロックとして読み出される。すなわち、送信クロックが６．１４４ＭＨｚであるとすると、ＡＥＳ／ＥＢＵデジタルオーディオ信号の送信クロック１周期分の波形の時間長は１／６１４４０００≒１６３ｎｓ（ナノ秒）なので、その波形が書き込まれたアドレスに対して、ＰＬＬ６で生成されたクロックを読出しクロックとして１６３ナノ秒の間繰り返し読み出しを行うことにより、その波形が読み出される。
【００３０】
周期制御回路５は、プリアンブル検出回路４から供給されるプリアンブルの書込みアドレスの情報に基づき、プリアンブルを読み出す際のデュアルポートＲＡＭ１の読出しアドレスを制御することによってプリアンブルの波形周期を増減制御する周期制御信号を、リードアドレスジェネレータ３に供給する。
【００３１】
ＡＥＳ／ＥＢＵデジタルオーディオ信号を長距離のケーブルを経由して伝送する場合には、バイフェースマークエンコードの規則に従わないプリアンブルにおいて、クロック３周期分の波形の区間（３Ｔ区間）やクロック２周期分の波形の区間（２Ｔ区間）の周期が伸長したり、クロック１周期分の波形の区間（１Ｔ区間）の周期が収縮することがある。
【００３２】
図３は、ＡＥＳ／ＥＢＵデジタルオーディオ信号を長距離のケーブルを経由して伝送した際の、プリアンブルＸ，Ｙの波形周期の乱れの実測例を示す図である。送信クロックが６．１４４ＭＨｚであるとすると、波形周期に乱れがない場合、図３Ａに示すように、プリアンブルＸ，Ｙの全体の時間長は１．３０２μｓ（マイクロ秒）であり、その３Ｔ区間，２Ｔ区間，１Ｔ区間の周期はそれぞれ４８９ｎｓ，３２６ｎｓ，１６３ｎｓである。
【００３３】
これに対し、長さ３００メートルのケーブルを経由してＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送した後では、図３Ｂに示すように、プリアンブルＸでは、１〜３ビット目の３Ｔ区間及び４〜６ビット目の３Ｔ区間の周期が共に５０２ｎｓになり（１３ｎｓ伸長し）、７ビット目の１Ｔ区間の周期が１４５ｎｓになり（１８ｎｓ収縮し）、８ビット目の１Ｔ区間の周期が１５５ｎｓになった（８ｎｓ収縮した）。また、プリアンブルＹでは、１〜３ビット目の３Ｔ区間の周期が４９９ｎｓになり（１０ｎｓ伸長し）、４〜５ビット目の２Ｔ区間の周期が３２６ｎｓになり（変化なし）、６ビット目の１Ｔ区間の周期が１４５ｎｓになり（１８ｎｓ収縮し）、７〜８ビット目の２Ｔ区間の周期が３３４ｎｓになった（８ｎｓ伸長した）。プリアンブルＸ，Ｙの全体の時間長には、変化はなかった。
【００３４】
ＡＥＳ／ＥＢＵデジタルオーディオ信号の伝送時にプリアンブルにおいてこの図３Ｂのような波形周期の乱れが生じる場合、図２に示したデジタル信号伝送装置１０では、この波形周期の乱れとは逆の方向に乱れの大きさに対応する分だけ波形周期を増減させるように周期制御回路５でのプリアンブルの波形周期の増減制御量を設定することにより、伝送時のプリアンブルの波形周期の乱れを補正する（相殺する）ことが可能になる。
【００３５】
図４は、周期制御回路５によって図３Ｂの波形周期の乱れとは逆の方向に乱れの大きさに対応する分だけ波形周期を増減させたプリアンブルＸ，Ｙを示す。プリアンブルＸについては、１〜３ビット目の３Ｔ区間及び４〜６ビット目の３Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、共に送信クロック６．１４４ＭＨｚの１周期の２．８５倍の時間の間繰り返し読出しを行わせ、７ビット目の１Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の１．２倍の時間の間繰り返し読出しを行わせ、８ビット目の１Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の１．１倍の時間の間繰り返し読出しを行わせることにより、１〜３ビット目の３Ｔ区間及び４〜６ビット目の３Ｔ区間の周期を共に２．８５／３倍に減少させ（２．８５Ｔと表記している）、７ビット目の１Ｔ区間の周期を１．２倍に増加させ（１．２Ｔと表記している）、８ビット目の１Ｔ区間の周期を１．１倍に増加させている（１．１Ｔと表記している）。これらの周期２．８５Ｔ，２．８５Ｔ，１．２Ｔ，１．１Ｔの波形の立上がり，立下がりの横側の影を付けた部分は、元の周期３Ｔ，３Ｔ，１Ｔ，１Ｔ（図１）との時間的なずれを示している。
【００３６】
プリアンブルＹについては、１〜３ビット目の３Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の２．９倍の時間の間繰り返し読出しを行わせ、４〜５ビット目の２Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの２周期分の時間（２Ｔ）の間繰り返し読出しを行わせ、６ビット目の１Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の１．２倍の時間の間繰り返し読出しを行わせ、７〜８ビット目の２Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の１．９倍の時間の間繰り返し読出しを行わせることにより、１〜３ビット目の３Ｔ区間の周期を２．９／３倍に減少させ（２．９Ｔと表記している）、４〜５ビット目の２Ｔ区間の周期を２Ｔのままにし、６ビット目の１Ｔ区間の周期を１．２倍に増加させ（１．２Ｔと表記している）、７〜８ビット目の２Ｔ区間の周期を１．９／２倍に減少させている（１．９Ｔと表記している）。これらの周期２．９Ｔ，２Ｔ，１．２Ｔ，１．９Ｔの波形の立上がり，立下がりの横側の影を付けた部分は、元の周期３Ｔ，２Ｔ，１Ｔ，２Ｔ（図１）との時間的なずれを示している。
【００３７】
図３及び図４にはプリアンブルＸ，Ｙのみを示したが、プリアンブルＺについても、全く同様にして伝送時の波形周期の乱れを補正することが可能である。
【００３８】
このように、図２に示したデジタル信号伝送装置１０では、ＡＥＳ／ＥＢＵデジタルオーディオ信号の伝送時のプリアンブルの波形周期の乱れを、この乱れとは逆の方向にプリアンブルの波形周期を増減させることによって補正することができる。
【００３９】
そして、読出しクロックとして用いる高速クロックを生成するＰＬＬ６は、例えば汎用のＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）に搭載されているものを用いればよい。したがって、出力信号のプリエンファシスや傾斜の制御を行うための専用デバイスを用いて波形周期の乱れを補正する場合や、ケーブルイコライザを用いて波形周期の乱れを補正する場合と比較して、ローコストであり、フレキシブルな集積化が可能である。
【００４０】
また、ＡＥＳ／ＥＢＵデジタルオーディオ信号は、オーディオサンプリングレートによってクロックレートが相違する（例えばサンプリングレートが４８ｋＨｚのときはクロックレートは６．１４４ＭＨｚであるがサンプリングレートが９６ｋＨｚのときはクロックレートは１２．２８８ＭＨｚである）ので伝送レートの幅が広いが、このように伝送レート幅が広い場合にも、伝送レートに合わせて周期制御回路５での波形周期の増減制御量を設定することにより、容易に波形周期の乱れを補正することができる。
【００４１】
次に、図２に示したデジタル信号伝送装置１０をオーディオ機器に搭載した例について説明する。図５は、このデジタル信号伝送装置１０を搭載したＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャを示す図である。
【００４２】
ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ２０は、基本的な構成として、複数チャンネルの入力部（入力ドライバーなど）ＤＩＣＨ１〜ＤＩＣＨｎと、複数チャンネルの出力部（出力ドライバーなど）ＤＯＣＨ１〜ＤＯＣＨｎと、各チャンネルの入力部に入力したＡＥＳ／ＥＢＵデジタルオーディオ信号をそれぞれどの出力部から出力するかを切り替えるスイッチング部２１と、内部を制御するＣＰＵ２２とを有する放送用機器であるが、ここでは、各出力部ＤＯＣＨ１〜ＤＯＣＨｎの前段に、それぞれ図２に示したデジタル信号伝送装置１０（互いに区別するためにデジタル信号伝送装置１０−１〜１０−ｎと表記している）が設けられている。
【００４３】
例えば、入力部ＤＩＣＨ１に入力したＡＥＳ／ＥＢＵデジタルオーディオ信号が、スイッチング部２１及びデジタル信号伝送装置１０−１を介して出力部ＤＯＣＨ１から出力され、図５Ａに示しているように、ケーブル３０（例えば１００メートル以上の長さのケーブル）を経由してＶＴＲ４０に伝送されるとする。この場合に、ＶＴＲ４０に伝送されるＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れ（図３Ｂに例示したような乱れ）を補正するためには、まず、図５Ｂに示すように、ＶＴＲ４０からケーブル３０を切り離して、ケーブル３０で出力部ＤＯＣＨ１と入力部ＤＩＣＨ１以外の入力部（図５Ｂでは入力部ＤＩＣＨ２）とを接続するようにループバック接続を行う。
【００４４】
そして、ＣＰＵ２２に、図６に示すような制御量設定処理を実行させる。この処理では、最初に、ループバック接続によってＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ２０に再入力されるＡＥＳ／ＥＢＵデジタルオーディオ信号の波形のエッジ間の時間（立上がりとそれに続く立下がりとの間の時間、及び、立下がりとそれに続く立上がりとの間の時間）を内部のカウンタで計測することにより、ＡＥＳ／ＥＢＵデジタルオーディオ信号から、プリアンブルの３Ｔ区間を検出するとともに、その３Ｔ区間の波形周期の乱れ（図３Ｂに例示したような乱れ）を測定する（ステップＳ１）。
【００４５】
そして、３Ｔ区間以上の周期の波形を検出すると、それに続く５ビット分の波形の周期を同様にしてエッジ間の時間の計測によって測定することにより、プリアンブルＸ，Ｙ，Ｚ（Ｘ，Ｙについては図１参照）のうちのいずれであるかを判別するとともに、その５ビット分の各区間（３Ｔ区間や２Ｔ区間や１Ｔ区間）の波形周期の乱れを測定する（ステップＳ２）。
【００４６】
続いて、ステップＳ１及びＳ２で測定したそのプリアンブルの各区間の波形周期の乱れの方向とは逆の方向に、その乱れの大きさに対応する分だけそのプリアンブルの各区間の波形周期を増減させる（図４に例示したように増減させる）ように、そのＡＥＳ／ＥＢＵデジタルオーディオ信号を出力する出力部の前段のデジタル信号伝送装置１０（ここでは出力部ＤＯＣＨ１の前段のデジタル信号伝送装置１０−１）内の周期制御回路５（図２）の制御量を算出する（ステップＳ３）。
【００４７】
そして、その算出した制御量を示す情報をそのデジタル信号伝送装置１０内の周期制御回路５に供給することにより、そのプリアンブルについてのその周期制御回路５の制御量を設定する（ステップＳ４）。
【００４８】
続いて、プリアンブルＸ，Ｙ，Ｚの全てについてステップＳ４までの処理によって制御量の設定を行ったか否かを判断する（ステップＳ５）。ノーであればステップＳ１に戻り、イエスになると処理を終了する。
【００４９】
このようにしてプリアンブルＸ，Ｙ，Ｚについてのデジタル信号伝送装置１０−１内の周期制御回路５の制御量を設定した後、再び図５Ａのようにケーブル３０をＶＴＲ４０に接続すれば、ケーブル３０を経由してＶＴＲ４０に伝送されるＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れが、デジタル信号伝送装置１０−１によって補正される。
【００５０】
次に、図２に示したデジタル信号伝送装置１０を用いたデジタル信号伝送システムについて説明する。図７は、このデジタル信号伝送装置１０を用いたデジタル信号伝送システムの一例を示す図である。
【００５１】
このデジタル信号伝送システムは、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０とＶＴＲ６０とで構成されている。ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０は、図５に示したＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ２０と同様に入力部ＤＩＣＨ１〜ＤＩＣＨｎ，出力部ＤＯＣＨ１〜ＤＯＣＨｎ，スイッチング部５１及びＣＰＵ５２及びデジタル信号伝送装置１０−１〜１０−ｎを有するとともに、ＬＡＮインタフェース５３を有している。
【００５２】
図７では、ＶＴＲ６０については、本発明に関連する構成部分として、オーディオ入力部ＤＩと、オーディオ出力部ＤＯと、内部を制御するＣＰＵ６１と、ＬＡＮインタフェース６２とのみを示している。オーディオ出力部ＤＯの前段には、図２に示したデジタル信号伝送装置１０が設けられている。
【００５３】
ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０の入力部ＤＩＣＨ１に入力したＡＥＳ／ＥＢＵデジタルオーディオ信号は、出力部ＤＯＣＨ１から出力され、ケーブル７０（例えば１００メートル以上の長さのケーブル）を経由してＶＴＲ６０に伝送されて、オーディオ入力部ＤＩに入力される。
【００５４】
ＶＴＲ６０では、このＡＥＳ／ＥＢＵデジタルオーディオ信号が、図示しない記録処理部に送られるとともに、そのままデジタル信号伝送装置１０を介してオーディオ出力部ＤＯから出力され、ケーブル７０と等しい長さ及び特性（太さ、製造メーカーなど）のケーブル７１を経由してＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０の入力部ＤＩＣＨ２に入力される。
【００５５】
この図７に示すようなＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャとＶＴＲとのケーブル接続形態は、テレビジョン放送局内においてＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ・ＶＴＲ間でＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送するために通常行われているものである。
【００５６】
ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０のＬＡＮインタフェース５３とＶＴＲ６０のＬＡＮインタフェース６２とは、制御用のＬＡＮ８０に接続されている。
【００５７】
このデジタル信号伝送システムでは、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０とＶＴＲ６０とのケーブル７０及び７１での接続を切り離すことなく、ＶＴＲ６０に伝送されるＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れ（図３Ｂに例示したような乱れ）を補正する。図８は、そのためにＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０内のＣＰＵ５２に実行させる制御量設定処理を示すフローチャートであり、図６に示した処理と同一内容のステップには同一符号を付して重複説明を省略する。
【００５８】
この処理では、ステップＳ４の後に、ステップＳ３で算出した制御量を示す情報を、ＬＡＮインタフェース５３からＬＡＮ８０経由でＶＴＲ６０に送信する（ステップＳ１０）。そしてステップＳ５に進む。
【００５９】
ＶＴＲ６０内のＣＰＵ６１は、この図８の処理によってＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０から送られた制御量の情報をＬＡＮインタフェース６２から取得して、デジタル信号伝送装置１０内の周期制御回路５（図２）の制御量を、その情報が示す制御量に設定する。
【００６０】
このように、このデジタル信号伝送システムでは、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０が、ＶＴＲ６０から入力されたＡＥＳ／ＥＢＵデジタルオーディオ信号の波形周期の乱れの測定結果に基づいてプリアンブルの波形周期を増減制御したＡＥＳ／ＥＢＵデジタルオーディオ信号をＶＴＲ６０に対して出力するとともに、ＶＴＲ６０も、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０と同じだけプリアンブルの波形周期を増減制御したシリアルデジタル信号をＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０に対して出力する。
【００６１】
そして、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０からＶＴＲ６０にＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送する（ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０の出力部ＤＯＣＨ１とＶＴＲ６０の入力部ＤＩとを接続する）ケーブル７０と、ＶＴＲ６０からＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０にＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送する（ＶＴＲ６０の出力部Ｄ０とＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０の入力部ＤＩＣＨ２とを接続する）ケーブル７１とは、互いに長さ及び特性が等しい。
【００６２】
これにより、ＶＴＲ６０に入力するＡＥＳ／ＥＢＵデジタルオーディオ信号の波形周期の乱れとＶＴＲ６０からオーディオルーティングスイッチャ５０に入力するＡＥＳ／ＥＢＵデジタルオーディオ信号の波形周期の乱れとが等しくなるので、オーディオルーティングスイッチャ５０・ＶＴＲ６０間でＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送するための通常のケーブル接続形態のまま（オーディオルーティングスイッチャ５０とＶＴＲ６０との接続を切り離してオーディオルーティングスイッチャ５０の出力部と入力部とをケーブルで接続するようなループバック接続を行うことなく）、オーディオルーティングスイッチャ５０・ＶＴＲ６０間でのＡＥＳ／ＥＢＵデジタルオーディオ信号の伝送時の波形周期の乱れを補正することができる。
【００６３】
なお、以上に説明した実施の形態において、図５に示したＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャや、図７に示したデジタル信号伝送システムでは、ＣＰＵの処理によってデジタル信号伝送装置１０内の周期制御回路５（図２）の制御量が自動的に設定されるようになっている。しかし、別の例として、ユーザが、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャの操作パネル（図５や図７では図示を省略している）を用いてこの制御量を設定できるようにしてもよい。
【００６４】
図９は、そのようなユーザの設定操作を可能にするための図８のＣＰＵ５２の処理の変更例を示すフローチャートであり、図８に示した処理と同一内容のステップには同一符号を付して重複説明を省略する。
【００６５】
この処理では、ステップＳ３の後に、プリアンブルＸ，Ｙ，Ｚの全てについてステップＳ３までの処理によって制御量の算出を行ったか否かを判断する（ステップＳ２０）。ノーであれば、ステップＳ１に戻る。
【００６６】
ステップＳ２０でイエスになると、ユーザが制御量を設定するための制御量設定画面を、操作パネルの表示部に表示させる（ステップＳ２１）。
【００６７】
図１０は、このステップＳ２１による制御量設定画面の表示例を示す図である。操作パネル９０の表示部９１の画面上側に、図９のステップＳ１及びＳ２での波形周期の乱れの測定結果（一例として、図３Ｂに示したプリアンブルＸの乱れと同じものとしている）が数値で表示されている。また、この表示部９１の画面下側に、ユーザが制御量を設定するための設定欄が表示されている。
【００６８】
この設定欄では、図９のステップＳ３で算出した制御量による波形周期の増減量（一例として、図４に示したプリアンブルＸについての増減量と同じものとしている）が推奨の制御量として波形で表示されるとともに、この推奨の制御量を選択するためのチェックボックス９１ａが表示されている。
【００６９】
さらに、設定欄には、ユーザが任意の制御量を数値で入力して設定するための入力欄９１ｂと、チェックボックス９１ａまたは入力欄９１ｂでの設定内容を確定するための確定ボタン９１ｃとが表示されている。
【００７０】
図１０には、プリアンブルＸのみについて設定を行う画面を示しているが、プリアンブルＸ，Ｙ，Ｚの全てについての設定を一つの画面で行うような制御量設定画面を表示させてもよいし、各プリアンブルＸ，Ｙ，Ｚついての設定を別々の画面で行うような制御量設定画面を表示させてもよい。また、図１０の例では波形周期の乱れの測定結果を数値で表示するとともに推奨の制御量を波形で表示しているが、波形周期の乱れの測定結果を波形で表示したり、推奨の制御量を数値で表示してもよい。
【００７１】
ユーザは、操作パネル９０の操作部９２のポンティングデバイス（トラックパッドなど）９２ａやテンキー９２ｂを操作することにより、この制御量設定画面で制御量を設定することができる。
【００７２】
図１０に示すように、ステップＳ２１に続き、プリアンブルＸ，Ｙ，Ｚの全てについての制御量設定画面での設定内容が確定するまで待機する（ステップＳ２２）。
【００７３】
設定内容が確定すると、制御量設定画面で設定されたプリアンブルＸ，Ｙ，Ｚについての制御量を示す情報をデジタル信号伝送装置１０（図７では出力部ＤＯＣＨ１の前段のデジタル信号伝送装置１０−１）内の周期制御回路５に送ることにより、そのデジタル信号伝送装置１０内の周期制御回路５の制御量を設定する（ステップＳ２３）。
【００７４】
続いて、制御量設定画面で設定されたプリアンブルＸ，Ｙ，Ｚについての制御量を示す情報を、ＬＡＮインタフェース５３からＬＡＮ８０経由でＶＴＲ６０に送信する（ステップＳ２４）。そして処理を終了する。
【００７５】
また、以上に説明した実施の形態において、図７に示したデジタル信号伝送システムでは、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０内のＣＰＵ５２が、図８のステップＳ３で算出した制御量を示す情報を、ＬＡＮ８０経由でＶＴＲ６０に送信している（図８のステップＳ１０）。しかし、別の例として、この制御量を示す情報を、ＡＥＳ／ＥＢＵデジタルオーディオ信号のユーザデータ領域に格納して送信し、ＶＴＲ６０内のＣＰＵ６１が、ＶＴＲ６０に入力したＡＥＳ／ＥＢＵデジタルオーディオ信号のユーザデータ領域からこの情報を取得するようにしてもよい。
【００７６】
また、以上に説明した実施の形態において、図５や図７の例では、図２に示したデジタル信号伝送装置１０をＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャやＶＴＲに搭載している。しかし、これに限らず、図２に示したデジタル信号伝送装置１０は、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャやＶＴＲ以外のオーディオ機器（例えばオーディオミキサなど）にも搭載してよい。
【００７７】
また、以上に説明した実施の形態では、ＡＥＳ／ＥＢＵデジタルオーディオ信号の波形周期の乱れを解消するために本発明を適用している。しかし、これに限らず、本発明は、ＡＥＳ／ＥＢＵデジタルオーディオ信号以外の固定クロックレートのシリアルデジタル信号（ＳＤＩフォーマットのデジタルビデオ信号，ＬＴＣタイムコードなど）の波形周期の乱れを解消するためにも適用してよい。
【図面の簡単な説明】
【００７８】
【図１】ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルＸ，Ｙの波形を示す図である。
【図２】本発明を適用したデジタル信号伝送装置の構成例を示すブロック図である。
【図３】ＡＥＳ／ＥＢＵデジタルオーディオ信号の長距離伝送時のプリアンブルＸ，Ｙの波形周期の乱れの実測例を示す図である。
【図４】周期制御回路によって波形周期を増減制御したプリアンブルＸ，Ｙの波形を示す図である。
【図５】図２のデジタル信号伝送装置を搭載したＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャを示す図である。
【図６】図５のＣＰＵが実行する制御量設定処理を示すフローチャートである。
【図７】図２のデジタル信号伝送装置を用いたデジタル信号伝送システムを例示する図である。
【図８】図７のＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ内のＣＰＵが実行する制御量設定処理を示すフローチャートである。
【図９】図７のＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ内のＣＰＵが実行する制御量設定処理の変更例を示すフローチャートである。
【図１０】図９の処理による制御量設定画面の表示例を示す図である。
【符号の説明】
【００７９】
１ デュアルポートＲＡＭ、 ２ ライトアドレスジェネレータ、 ３ リードアドレスジェネレータ、 ４ プリアンブル検出回路、 ５ 周期制御回路、 ６ ＰＬＬ、 １０ デジタル信号伝送装置、 ２０ ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ、 ２２ ＣＰＵ、 ３０ ケーブル、 ５０ ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ、 ５２ ＣＰＵ、 ６０ ＶＴＲ、 ６１ ＣＰＵ、 ７０，７１ ケーブル、 ８０ ＬＡＮ
【技術分野】
【０００１】
本発明は、固定クロックレートのシリアルデジタル信号を長距離伝送するための装置，方法及びシステムに関する。
【背景技術】
【０００２】
テレビジョン放送局内では、ＡＥＳ／ＥＢＵデジタルオーディオ信号，ＳＤＩフォーマットのデジタルビデオ信号，ＬＴＣタイムコードといった固定クロックレートのシリアルデジタル信号が、スイッチャ，ミキサー，ＶＴＲなどの様々な放送用機器の間で伝送されている。
【０００３】
こうした固定クロックレートのシリアルデジタル信号を長距離のケーブルを経由して伝送すると、伝送時に信号波形の周期に乱れが生じることがある。例えばＡＥＳ／ＥＢＵデジタルオーディオ信号には、サブフレームを識別する目的などで、バイフェースマークエンコードの規則に従わないプリアンブルＸ，Ｙ，Ｚが含まれており、図１にはそのうちのプリアンブルＸ，Ｙの波形を示しているが、伝送時に、これらのプリアンブルにおいて、クロック３周期分の波形の区間（３Ｔ区間と呼んでいる）やクロック２周期分の波形の区間（２Ｔ区間と呼んでいる）の周期が伸長したり、クロック１周期分の波形の区間（１Ｔ区間と呼んでいる）の周期が収縮することがある。
【０００４】
従来、こうしたシリアルデジタル信号の伝送時の波形周期の乱れを補正するためには、次の（１）〜（３）のような方法がとられていた。
（１）シリアルデジタル信号の出力側の機器が、出力信号をプリエンファシスする。
（２）シリアルデジタル信号の出力側の機器が、出力信号の傾斜を制御する（シリアルデジタル信号の出力ドライバーとして多値出力ドライバーを用いた類似手法もある）。
（３）シリアルデジタル信号の入力側の機器が、入力信号をケーブルイコライザにかける。
【０００５】
しかし、出力信号のプリエンファシスや傾斜の制御を行うための専用デバイスや、ケーブルイコライザは、比較的コストが高く、またフレキシブルに集積化することが困難であった。
【０００６】
また、ＡＥＳ／ＥＢＵデジタルオーディオ信号の場合には、オーディオサンプリングレートによってクロックレートが相違する（例えばサンプリングレートが４８ｋＨｚのときはクロックレートは６．１４４ＭＨｚであるがサンプリングレートが９６ｋＨｚのときはクロックレートは１２．２８８ＭＨｚである）ので、伝送レートの幅が広く、ケーブルイコライザの設計も困難であった。
【０００７】
他方、伝送対象のシリアルデジタル信号に対する補正信号を生成し、この補正信号を加算したシリアルデジタル信号を出力するようにした技術も従来から提案されている（例えば特許文献１参照）。しかし、この技術も、補正信号を生成するための専用デバイスが必要になるので、やはりコストが高くなるとともに集積化が困難になる。
【０００８】
【特許文献１】特開２００６−３５２３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の点に鑑み、固定クロックレートのシリアルデジタル信号の伝送時の波形周期の乱れを、ローコスト且つフレキシブルな集積化が可能なデバイスを用いて補正し、しかも伝送レート幅が広い場合にも容易に補正することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係るデジタル信号伝送装置は、固定クロックレートのシリアルデジタル信号を伝送するデジタル信号伝送装置において、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と
を備えたことを特徴とする。
【００１１】
また、本発明に係るデジタル信号伝送方法は、固定クロックレートのシリアルデジタル信号を伝送するデジタル信号伝送方法において、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成する第１のステップと、
入力された前記シリアルデジタル信号を記憶手段に書き込み、前記記憶手段に書き込んだ前記シリアルデジタル信号を、前記第１のステップで生成したクロックを読出しクロックとして読み出す第２のステップと、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する第３のステップと
を有することを特徴とする。
【００１２】
このデジタル信号伝送装置，デジタル信号伝送方法では、伝送対象のシリアルデジタル信号のクロックレートよりも高速なクロックを生成する。そして、入力されたシリアルデジタル信号を記憶手段に書き込み、この記憶手段からこの高速クロックを読出しクロックとしてシリアルデジタル信号を読み出すとともに、この記憶手段の読出しアドレスを制御することにより、読み出されるシリアルデジタル信号の波形周期を増減制御する。
【００１３】
このようにシリアルデジタル信号の波形周期を増減制御することができるので、シリアルデジタル信号の伝送時の波形周期の乱れを、この乱れとは逆の方向に波形周期を増減させることによって補正する（相殺する）ことが可能になる。
【００１４】
そして、読出しクロックとして用いる高速クロックを生成するデバイスとしては、例えば汎用のＰＬＤ（Programmable Logic Device）またはＦＰＧＡ（Field Programmable Gate Array）に搭載されたＰＬＬ（Phase-Locked Loop）を用いればよい。したがって、出力信号のプリエンファシスや傾斜の制御を行うための専用デバイスを用いて波形周期の乱れを補正する場合や、ケーブルイコライザを用いて波形周期の乱れを補正する場合と比較して、ローコストであり、フレキシブルな集積化が可能である。
【００１５】
また、伝送レート幅が広い場合にも、伝送レートに合わせて波形周期の増減制御量を設定することにより、容易に波形周期の乱れを補正することができる。
【００１６】
次に、本発明に係るデジタル信号伝送システムは、それぞれ固定クロックレートのシリアルデジタル信号の入力部と出力部とを有する第１の機器及び第２の機器から成るデジタル信号伝送システムにおいて、
前記第１の機器は、
前記入力部に入力された前記シリアルデジタル信号の波形周期の乱れを測定する測定手段と、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
前記入力部に入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と、
前記測定手段の測定結果に基づいて前記周期制御手段の制御量を設定する設定手段と、
前記設定手段で設定された前記制御量を示す情報を前記第２の機器に送信する情報送信手段と
を備え、前記記憶手段から読み出された前記シリアルデジタル信号が前記出力部から出力され、
前記第２の機器は、
前記第１の機器の前記情報送信手段から送信された前記制御量を示す情報を取得する情報取得手段と、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
前記入力部に入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と、
前記周期制御手段の制御量を、前記情報取得手段で取得された情報が示す制御量に設定する設定手段と
を備え、前記記憶手段から読み出された前記シリアルデジタル信号が前記出力部から出力される
ことを特徴とする。
【００１７】
このデジタル信号伝送システムでは、第１の機器は、入力部に入力されたシリアルデジタル信号の波形周期の乱れを測定する。また、このシリアルデジタル信号のクロックレートよりも高速なクロックを生成し、入力されたシリアルデジタル信号を記憶手段に書き込み、この記憶手段からこの高速クロックを読出しクロックとしてシリアルデジタル信号を読み出すとともに、波形周期の乱れの測定結果に基づいて設定された制御量だけ読出しアドレスを制御することにより、読み出されるシリアルデジタル信号の波形周期を増減制御する。そして、記憶手段から読み出されたシリアルデジタル信号を出力部から出力するとともに、設定した読出しアドレスの制御量を示す情報を第２の機器に送信する。
【００１８】
第２の機器は、第１の機器から送信されたこの制御量を示す情報を取得する。また、このシリアルデジタル信号のクロックレートよりも高速なクロックを生成し、入力されたシリアルデジタル信号を記憶手段に書き込み、この記憶手段からこの高速クロックを読出しクロックとしてシリアルデジタル信号を読み出すとともに、取得した情報が示す制御量だけ読出しアドレスを制御することにより、読み出されるシリアルデジタル信号の波形周期を増減制御する。そして、記憶手段から読み出されたシリアルデジタル信号を出力部から出力する。
【００１９】
このように、第１の機器が、入力シリアルデジタル信号の波形周期の乱れの測定結果に基づいて波形周期を増減制御したシリアルデジタル信号を出力するとともに、第２の機器も、第１の機器と同じだけ波形周期を増減制御したシリアルデジタル信号を出力する。
【００２０】
したがって、第１の機器の出力部・第２の機器の入力部間と、第２の機器の出力部・第１の機器の入力部間とを互いに等しい長さのケーブルで接続すれば、第２の機器に入力するシリアルデジタル信号の波形周期の乱れと第１の機器に入力するシリアルデジタル信号の波形周期の乱れとが等しくなるので、第１の機器・第２の機器間でシリアルデジタル信号を伝送するための通常のケーブル接続形態のまま（第１の機器と第２の機器との接続を切り離して第１の機器の出力部と入力部とをケーブルで接続するようなループバック接続を行うことなく）、第１の機器・第２の機器間でのシリアルデジタル信号の伝送時の波形周期の乱れを測定してその乱れを補正することができる。
【００２１】
そして、読出しクロックとして用いる高速クロックを生成するデバイスとしては、例えば汎用のＰＬＤまたはＦＰＧＡに搭載されたＰＬＬを用いればよいので、ローコストであり、フレキシブルな集積化が可能である。
【００２２】
また、伝送レート幅が広い場合にも、伝送レートに合わせて波形周期の増減制御量を設定することにより、容易に波形周期の乱れを補正することができる。
【発明の効果】
【００２３】
本発明に係るデジタル信号伝送装置，デジタル信号伝送方法によれば、固定クロックレートのシリアルデジタル信号の伝送時の波形周期の乱れを、ローコスト且つフレキシブルな集積化が可能なデバイスを用いて補正でき、しかも伝送レート幅が広い場合にも容易に補正できるという効果が得られる。
【００２４】
本発明に係るデジタル信号伝送システムによれば、第１の機器・第２の機器間での固定クロックレートのシリアルデジタル信号の伝送時の波形周期の乱れを、ローコスト且つフレキシブルな集積化が可能なデバイスを用いて補正でき、しかも伝送レート幅が広い場合にも容易に補正でき、さらに、第１の機器・第２の機器間でシリアルデジタル信号を伝送するための通常のケーブル接続形態のまま（第１の機器と第２の機器との接続を切り離して第１の機器の出力部と入力部とをケーブルで接続するようなループバック接続を行うことなく）補正できるという効果が得られる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、図面を用いて具体的に説明する。図２は、本発明を適用したデジタル信号伝送装置の構成例を示すブロック図である。このデジタル信号伝送装置１０は、ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れを補正するためのものであり、デュアルポートＲＡＭ１と、デュアルポートＲＡＭ１に対する書込みアドレス，読出しアドレスをそれぞれ生成するライトアドレスジェネレータ２，リードアドレスジェネレータ３と、ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルを検出するプリアンブル検出回路４と、周期制御回路５と、ＰＬＬ（Phase-Locked Loop）６とで構成されている。
【００２６】
デュアルポートＲＡＭ１には、入力されたＡＥＳ／ＥＢＵデジタルオーディオ信号が、そのＡＥＳ／ＥＢＵデジタルオーディオ信号の送信クロック（例えば、ＡＥＳ／ＥＢＵデジタルオーディオ信号のサンプリングレートが４８ｋＨｚのときは６．１４４ＭＨｚのクロック）を書込みクロックとして書き込まれる。
【００２７】
ライトアドレスジェネレータ２は、現在の書込みアドレスの情報を、プリアンブル検出回路４に常時供給する。プリアンブル検出回路４は、プリアンブルを検出したタイミングでライトアドレスジェネレータ２から供給された書込みアドレスを示す情報（すなわちプリアンブルの書込みアドレスを示す情報）を、周期制御回路５に供給する。
【００２８】
ＰＬＬ６は、ＡＥＳ／ＥＢＵデジタルオーディオ信号の送信クロックよりも高速のクロック（一例として、送信クロック６．１４４ＭＨｚの１６２倍である９９５．３２８ＭＨｚ≒１ＧＨｚのクロックとする）を生成する。
【００２９】
デュアルポートＲＡＭ１は、ＦＩＦＯメモリとして用いられ、書き込まれたＡＥＳ／ＥＢＵデジタルオーディオ信号が、ＰＬＬ６で生成されたクロックを読出しクロックとして読み出される。すなわち、送信クロックが６．１４４ＭＨｚであるとすると、ＡＥＳ／ＥＢＵデジタルオーディオ信号の送信クロック１周期分の波形の時間長は１／６１４４０００≒１６３ｎｓ（ナノ秒）なので、その波形が書き込まれたアドレスに対して、ＰＬＬ６で生成されたクロックを読出しクロックとして１６３ナノ秒の間繰り返し読み出しを行うことにより、その波形が読み出される。
【００３０】
周期制御回路５は、プリアンブル検出回路４から供給されるプリアンブルの書込みアドレスの情報に基づき、プリアンブルを読み出す際のデュアルポートＲＡＭ１の読出しアドレスを制御することによってプリアンブルの波形周期を増減制御する周期制御信号を、リードアドレスジェネレータ３に供給する。
【００３１】
ＡＥＳ／ＥＢＵデジタルオーディオ信号を長距離のケーブルを経由して伝送する場合には、バイフェースマークエンコードの規則に従わないプリアンブルにおいて、クロック３周期分の波形の区間（３Ｔ区間）やクロック２周期分の波形の区間（２Ｔ区間）の周期が伸長したり、クロック１周期分の波形の区間（１Ｔ区間）の周期が収縮することがある。
【００３２】
図３は、ＡＥＳ／ＥＢＵデジタルオーディオ信号を長距離のケーブルを経由して伝送した際の、プリアンブルＸ，Ｙの波形周期の乱れの実測例を示す図である。送信クロックが６．１４４ＭＨｚであるとすると、波形周期に乱れがない場合、図３Ａに示すように、プリアンブルＸ，Ｙの全体の時間長は１．３０２μｓ（マイクロ秒）であり、その３Ｔ区間，２Ｔ区間，１Ｔ区間の周期はそれぞれ４８９ｎｓ，３２６ｎｓ，１６３ｎｓである。
【００３３】
これに対し、長さ３００メートルのケーブルを経由してＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送した後では、図３Ｂに示すように、プリアンブルＸでは、１〜３ビット目の３Ｔ区間及び４〜６ビット目の３Ｔ区間の周期が共に５０２ｎｓになり（１３ｎｓ伸長し）、７ビット目の１Ｔ区間の周期が１４５ｎｓになり（１８ｎｓ収縮し）、８ビット目の１Ｔ区間の周期が１５５ｎｓになった（８ｎｓ収縮した）。また、プリアンブルＹでは、１〜３ビット目の３Ｔ区間の周期が４９９ｎｓになり（１０ｎｓ伸長し）、４〜５ビット目の２Ｔ区間の周期が３２６ｎｓになり（変化なし）、６ビット目の１Ｔ区間の周期が１４５ｎｓになり（１８ｎｓ収縮し）、７〜８ビット目の２Ｔ区間の周期が３３４ｎｓになった（８ｎｓ伸長した）。プリアンブルＸ，Ｙの全体の時間長には、変化はなかった。
【００３４】
ＡＥＳ／ＥＢＵデジタルオーディオ信号の伝送時にプリアンブルにおいてこの図３Ｂのような波形周期の乱れが生じる場合、図２に示したデジタル信号伝送装置１０では、この波形周期の乱れとは逆の方向に乱れの大きさに対応する分だけ波形周期を増減させるように周期制御回路５でのプリアンブルの波形周期の増減制御量を設定することにより、伝送時のプリアンブルの波形周期の乱れを補正する（相殺する）ことが可能になる。
【００３５】
図４は、周期制御回路５によって図３Ｂの波形周期の乱れとは逆の方向に乱れの大きさに対応する分だけ波形周期を増減させたプリアンブルＸ，Ｙを示す。プリアンブルＸについては、１〜３ビット目の３Ｔ区間及び４〜６ビット目の３Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、共に送信クロック６．１４４ＭＨｚの１周期の２．８５倍の時間の間繰り返し読出しを行わせ、７ビット目の１Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の１．２倍の時間の間繰り返し読出しを行わせ、８ビット目の１Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の１．１倍の時間の間繰り返し読出しを行わせることにより、１〜３ビット目の３Ｔ区間及び４〜６ビット目の３Ｔ区間の周期を共に２．８５／３倍に減少させ（２．８５Ｔと表記している）、７ビット目の１Ｔ区間の周期を１．２倍に増加させ（１．２Ｔと表記している）、８ビット目の１Ｔ区間の周期を１．１倍に増加させている（１．１Ｔと表記している）。これらの周期２．８５Ｔ，２．８５Ｔ，１．２Ｔ，１．１Ｔの波形の立上がり，立下がりの横側の影を付けた部分は、元の周期３Ｔ，３Ｔ，１Ｔ，１Ｔ（図１）との時間的なずれを示している。
【００３６】
プリアンブルＹについては、１〜３ビット目の３Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の２．９倍の時間の間繰り返し読出しを行わせ、４〜５ビット目の２Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの２周期分の時間（２Ｔ）の間繰り返し読出しを行わせ、６ビット目の１Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の１．２倍の時間の間繰り返し読出しを行わせ、７〜８ビット目の２Ｔ区間が書き込まれたデュアルポートＲＡＭ１のアドレスに対して、送信クロック６．１４４ＭＨｚの１周期の１．９倍の時間の間繰り返し読出しを行わせることにより、１〜３ビット目の３Ｔ区間の周期を２．９／３倍に減少させ（２．９Ｔと表記している）、４〜５ビット目の２Ｔ区間の周期を２Ｔのままにし、６ビット目の１Ｔ区間の周期を１．２倍に増加させ（１．２Ｔと表記している）、７〜８ビット目の２Ｔ区間の周期を１．９／２倍に減少させている（１．９Ｔと表記している）。これらの周期２．９Ｔ，２Ｔ，１．２Ｔ，１．９Ｔの波形の立上がり，立下がりの横側の影を付けた部分は、元の周期３Ｔ，２Ｔ，１Ｔ，２Ｔ（図１）との時間的なずれを示している。
【００３７】
図３及び図４にはプリアンブルＸ，Ｙのみを示したが、プリアンブルＺについても、全く同様にして伝送時の波形周期の乱れを補正することが可能である。
【００３８】
このように、図２に示したデジタル信号伝送装置１０では、ＡＥＳ／ＥＢＵデジタルオーディオ信号の伝送時のプリアンブルの波形周期の乱れを、この乱れとは逆の方向にプリアンブルの波形周期を増減させることによって補正することができる。
【００３９】
そして、読出しクロックとして用いる高速クロックを生成するＰＬＬ６は、例えば汎用のＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）に搭載されているものを用いればよい。したがって、出力信号のプリエンファシスや傾斜の制御を行うための専用デバイスを用いて波形周期の乱れを補正する場合や、ケーブルイコライザを用いて波形周期の乱れを補正する場合と比較して、ローコストであり、フレキシブルな集積化が可能である。
【００４０】
また、ＡＥＳ／ＥＢＵデジタルオーディオ信号は、オーディオサンプリングレートによってクロックレートが相違する（例えばサンプリングレートが４８ｋＨｚのときはクロックレートは６．１４４ＭＨｚであるがサンプリングレートが９６ｋＨｚのときはクロックレートは１２．２８８ＭＨｚである）ので伝送レートの幅が広いが、このように伝送レート幅が広い場合にも、伝送レートに合わせて周期制御回路５での波形周期の増減制御量を設定することにより、容易に波形周期の乱れを補正することができる。
【００４１】
次に、図２に示したデジタル信号伝送装置１０をオーディオ機器に搭載した例について説明する。図５は、このデジタル信号伝送装置１０を搭載したＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャを示す図である。
【００４２】
ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ２０は、基本的な構成として、複数チャンネルの入力部（入力ドライバーなど）ＤＩＣＨ１〜ＤＩＣＨｎと、複数チャンネルの出力部（出力ドライバーなど）ＤＯＣＨ１〜ＤＯＣＨｎと、各チャンネルの入力部に入力したＡＥＳ／ＥＢＵデジタルオーディオ信号をそれぞれどの出力部から出力するかを切り替えるスイッチング部２１と、内部を制御するＣＰＵ２２とを有する放送用機器であるが、ここでは、各出力部ＤＯＣＨ１〜ＤＯＣＨｎの前段に、それぞれ図２に示したデジタル信号伝送装置１０（互いに区別するためにデジタル信号伝送装置１０−１〜１０−ｎと表記している）が設けられている。
【００４３】
例えば、入力部ＤＩＣＨ１に入力したＡＥＳ／ＥＢＵデジタルオーディオ信号が、スイッチング部２１及びデジタル信号伝送装置１０−１を介して出力部ＤＯＣＨ１から出力され、図５Ａに示しているように、ケーブル３０（例えば１００メートル以上の長さのケーブル）を経由してＶＴＲ４０に伝送されるとする。この場合に、ＶＴＲ４０に伝送されるＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れ（図３Ｂに例示したような乱れ）を補正するためには、まず、図５Ｂに示すように、ＶＴＲ４０からケーブル３０を切り離して、ケーブル３０で出力部ＤＯＣＨ１と入力部ＤＩＣＨ１以外の入力部（図５Ｂでは入力部ＤＩＣＨ２）とを接続するようにループバック接続を行う。
【００４４】
そして、ＣＰＵ２２に、図６に示すような制御量設定処理を実行させる。この処理では、最初に、ループバック接続によってＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ２０に再入力されるＡＥＳ／ＥＢＵデジタルオーディオ信号の波形のエッジ間の時間（立上がりとそれに続く立下がりとの間の時間、及び、立下がりとそれに続く立上がりとの間の時間）を内部のカウンタで計測することにより、ＡＥＳ／ＥＢＵデジタルオーディオ信号から、プリアンブルの３Ｔ区間を検出するとともに、その３Ｔ区間の波形周期の乱れ（図３Ｂに例示したような乱れ）を測定する（ステップＳ１）。
【００４５】
そして、３Ｔ区間以上の周期の波形を検出すると、それに続く５ビット分の波形の周期を同様にしてエッジ間の時間の計測によって測定することにより、プリアンブルＸ，Ｙ，Ｚ（Ｘ，Ｙについては図１参照）のうちのいずれであるかを判別するとともに、その５ビット分の各区間（３Ｔ区間や２Ｔ区間や１Ｔ区間）の波形周期の乱れを測定する（ステップＳ２）。
【００４６】
続いて、ステップＳ１及びＳ２で測定したそのプリアンブルの各区間の波形周期の乱れの方向とは逆の方向に、その乱れの大きさに対応する分だけそのプリアンブルの各区間の波形周期を増減させる（図４に例示したように増減させる）ように、そのＡＥＳ／ＥＢＵデジタルオーディオ信号を出力する出力部の前段のデジタル信号伝送装置１０（ここでは出力部ＤＯＣＨ１の前段のデジタル信号伝送装置１０−１）内の周期制御回路５（図２）の制御量を算出する（ステップＳ３）。
【００４７】
そして、その算出した制御量を示す情報をそのデジタル信号伝送装置１０内の周期制御回路５に供給することにより、そのプリアンブルについてのその周期制御回路５の制御量を設定する（ステップＳ４）。
【００４８】
続いて、プリアンブルＸ，Ｙ，Ｚの全てについてステップＳ４までの処理によって制御量の設定を行ったか否かを判断する（ステップＳ５）。ノーであればステップＳ１に戻り、イエスになると処理を終了する。
【００４９】
このようにしてプリアンブルＸ，Ｙ，Ｚについてのデジタル信号伝送装置１０−１内の周期制御回路５の制御量を設定した後、再び図５Ａのようにケーブル３０をＶＴＲ４０に接続すれば、ケーブル３０を経由してＶＴＲ４０に伝送されるＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れが、デジタル信号伝送装置１０−１によって補正される。
【００５０】
次に、図２に示したデジタル信号伝送装置１０を用いたデジタル信号伝送システムについて説明する。図７は、このデジタル信号伝送装置１０を用いたデジタル信号伝送システムの一例を示す図である。
【００５１】
このデジタル信号伝送システムは、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０とＶＴＲ６０とで構成されている。ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０は、図５に示したＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ２０と同様に入力部ＤＩＣＨ１〜ＤＩＣＨｎ，出力部ＤＯＣＨ１〜ＤＯＣＨｎ，スイッチング部５１及びＣＰＵ５２及びデジタル信号伝送装置１０−１〜１０−ｎを有するとともに、ＬＡＮインタフェース５３を有している。
【００５２】
図７では、ＶＴＲ６０については、本発明に関連する構成部分として、オーディオ入力部ＤＩと、オーディオ出力部ＤＯと、内部を制御するＣＰＵ６１と、ＬＡＮインタフェース６２とのみを示している。オーディオ出力部ＤＯの前段には、図２に示したデジタル信号伝送装置１０が設けられている。
【００５３】
ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０の入力部ＤＩＣＨ１に入力したＡＥＳ／ＥＢＵデジタルオーディオ信号は、出力部ＤＯＣＨ１から出力され、ケーブル７０（例えば１００メートル以上の長さのケーブル）を経由してＶＴＲ６０に伝送されて、オーディオ入力部ＤＩに入力される。
【００５４】
ＶＴＲ６０では、このＡＥＳ／ＥＢＵデジタルオーディオ信号が、図示しない記録処理部に送られるとともに、そのままデジタル信号伝送装置１０を介してオーディオ出力部ＤＯから出力され、ケーブル７０と等しい長さ及び特性（太さ、製造メーカーなど）のケーブル７１を経由してＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０の入力部ＤＩＣＨ２に入力される。
【００５５】
この図７に示すようなＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャとＶＴＲとのケーブル接続形態は、テレビジョン放送局内においてＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ・ＶＴＲ間でＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送するために通常行われているものである。
【００５６】
ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０のＬＡＮインタフェース５３とＶＴＲ６０のＬＡＮインタフェース６２とは、制御用のＬＡＮ８０に接続されている。
【００５７】
このデジタル信号伝送システムでは、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０とＶＴＲ６０とのケーブル７０及び７１での接続を切り離すことなく、ＶＴＲ６０に伝送されるＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れ（図３Ｂに例示したような乱れ）を補正する。図８は、そのためにＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０内のＣＰＵ５２に実行させる制御量設定処理を示すフローチャートであり、図６に示した処理と同一内容のステップには同一符号を付して重複説明を省略する。
【００５８】
この処理では、ステップＳ４の後に、ステップＳ３で算出した制御量を示す情報を、ＬＡＮインタフェース５３からＬＡＮ８０経由でＶＴＲ６０に送信する（ステップＳ１０）。そしてステップＳ５に進む。
【００５９】
ＶＴＲ６０内のＣＰＵ６１は、この図８の処理によってＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０から送られた制御量の情報をＬＡＮインタフェース６２から取得して、デジタル信号伝送装置１０内の周期制御回路５（図２）の制御量を、その情報が示す制御量に設定する。
【００６０】
このように、このデジタル信号伝送システムでは、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０が、ＶＴＲ６０から入力されたＡＥＳ／ＥＢＵデジタルオーディオ信号の波形周期の乱れの測定結果に基づいてプリアンブルの波形周期を増減制御したＡＥＳ／ＥＢＵデジタルオーディオ信号をＶＴＲ６０に対して出力するとともに、ＶＴＲ６０も、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０と同じだけプリアンブルの波形周期を増減制御したシリアルデジタル信号をＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０に対して出力する。
【００６１】
そして、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０からＶＴＲ６０にＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送する（ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０の出力部ＤＯＣＨ１とＶＴＲ６０の入力部ＤＩとを接続する）ケーブル７０と、ＶＴＲ６０からＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０にＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送する（ＶＴＲ６０の出力部Ｄ０とＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０の入力部ＤＩＣＨ２とを接続する）ケーブル７１とは、互いに長さ及び特性が等しい。
【００６２】
これにより、ＶＴＲ６０に入力するＡＥＳ／ＥＢＵデジタルオーディオ信号の波形周期の乱れとＶＴＲ６０からオーディオルーティングスイッチャ５０に入力するＡＥＳ／ＥＢＵデジタルオーディオ信号の波形周期の乱れとが等しくなるので、オーディオルーティングスイッチャ５０・ＶＴＲ６０間でＡＥＳ／ＥＢＵデジタルオーディオ信号を伝送するための通常のケーブル接続形態のまま（オーディオルーティングスイッチャ５０とＶＴＲ６０との接続を切り離してオーディオルーティングスイッチャ５０の出力部と入力部とをケーブルで接続するようなループバック接続を行うことなく）、オーディオルーティングスイッチャ５０・ＶＴＲ６０間でのＡＥＳ／ＥＢＵデジタルオーディオ信号の伝送時の波形周期の乱れを補正することができる。
【００６３】
なお、以上に説明した実施の形態において、図５に示したＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャや、図７に示したデジタル信号伝送システムでは、ＣＰＵの処理によってデジタル信号伝送装置１０内の周期制御回路５（図２）の制御量が自動的に設定されるようになっている。しかし、別の例として、ユーザが、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャの操作パネル（図５や図７では図示を省略している）を用いてこの制御量を設定できるようにしてもよい。
【００６４】
図９は、そのようなユーザの設定操作を可能にするための図８のＣＰＵ５２の処理の変更例を示すフローチャートであり、図８に示した処理と同一内容のステップには同一符号を付して重複説明を省略する。
【００６５】
この処理では、ステップＳ３の後に、プリアンブルＸ，Ｙ，Ｚの全てについてステップＳ３までの処理によって制御量の算出を行ったか否かを判断する（ステップＳ２０）。ノーであれば、ステップＳ１に戻る。
【００６６】
ステップＳ２０でイエスになると、ユーザが制御量を設定するための制御量設定画面を、操作パネルの表示部に表示させる（ステップＳ２１）。
【００６７】
図１０は、このステップＳ２１による制御量設定画面の表示例を示す図である。操作パネル９０の表示部９１の画面上側に、図９のステップＳ１及びＳ２での波形周期の乱れの測定結果（一例として、図３Ｂに示したプリアンブルＸの乱れと同じものとしている）が数値で表示されている。また、この表示部９１の画面下側に、ユーザが制御量を設定するための設定欄が表示されている。
【００６８】
この設定欄では、図９のステップＳ３で算出した制御量による波形周期の増減量（一例として、図４に示したプリアンブルＸについての増減量と同じものとしている）が推奨の制御量として波形で表示されるとともに、この推奨の制御量を選択するためのチェックボックス９１ａが表示されている。
【００６９】
さらに、設定欄には、ユーザが任意の制御量を数値で入力して設定するための入力欄９１ｂと、チェックボックス９１ａまたは入力欄９１ｂでの設定内容を確定するための確定ボタン９１ｃとが表示されている。
【００７０】
図１０には、プリアンブルＸのみについて設定を行う画面を示しているが、プリアンブルＸ，Ｙ，Ｚの全てについての設定を一つの画面で行うような制御量設定画面を表示させてもよいし、各プリアンブルＸ，Ｙ，Ｚついての設定を別々の画面で行うような制御量設定画面を表示させてもよい。また、図１０の例では波形周期の乱れの測定結果を数値で表示するとともに推奨の制御量を波形で表示しているが、波形周期の乱れの測定結果を波形で表示したり、推奨の制御量を数値で表示してもよい。
【００７１】
ユーザは、操作パネル９０の操作部９２のポンティングデバイス（トラックパッドなど）９２ａやテンキー９２ｂを操作することにより、この制御量設定画面で制御量を設定することができる。
【００７２】
図１０に示すように、ステップＳ２１に続き、プリアンブルＸ，Ｙ，Ｚの全てについての制御量設定画面での設定内容が確定するまで待機する（ステップＳ２２）。
【００７３】
設定内容が確定すると、制御量設定画面で設定されたプリアンブルＸ，Ｙ，Ｚについての制御量を示す情報をデジタル信号伝送装置１０（図７では出力部ＤＯＣＨ１の前段のデジタル信号伝送装置１０−１）内の周期制御回路５に送ることにより、そのデジタル信号伝送装置１０内の周期制御回路５の制御量を設定する（ステップＳ２３）。
【００７４】
続いて、制御量設定画面で設定されたプリアンブルＸ，Ｙ，Ｚについての制御量を示す情報を、ＬＡＮインタフェース５３からＬＡＮ８０経由でＶＴＲ６０に送信する（ステップＳ２４）。そして処理を終了する。
【００７５】
また、以上に説明した実施の形態において、図７に示したデジタル信号伝送システムでは、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ５０内のＣＰＵ５２が、図８のステップＳ３で算出した制御量を示す情報を、ＬＡＮ８０経由でＶＴＲ６０に送信している（図８のステップＳ１０）。しかし、別の例として、この制御量を示す情報を、ＡＥＳ／ＥＢＵデジタルオーディオ信号のユーザデータ領域に格納して送信し、ＶＴＲ６０内のＣＰＵ６１が、ＶＴＲ６０に入力したＡＥＳ／ＥＢＵデジタルオーディオ信号のユーザデータ領域からこの情報を取得するようにしてもよい。
【００７６】
また、以上に説明した実施の形態において、図５や図７の例では、図２に示したデジタル信号伝送装置１０をＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャやＶＴＲに搭載している。しかし、これに限らず、図２に示したデジタル信号伝送装置１０は、ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャやＶＴＲ以外のオーディオ機器（例えばオーディオミキサなど）にも搭載してよい。
【００７７】
また、以上に説明した実施の形態では、ＡＥＳ／ＥＢＵデジタルオーディオ信号の波形周期の乱れを解消するために本発明を適用している。しかし、これに限らず、本発明は、ＡＥＳ／ＥＢＵデジタルオーディオ信号以外の固定クロックレートのシリアルデジタル信号（ＳＤＩフォーマットのデジタルビデオ信号，ＬＴＣタイムコードなど）の波形周期の乱れを解消するためにも適用してよい。
【図面の簡単な説明】
【００７８】
【図１】ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルＸ，Ｙの波形を示す図である。
【図２】本発明を適用したデジタル信号伝送装置の構成例を示すブロック図である。
【図３】ＡＥＳ／ＥＢＵデジタルオーディオ信号の長距離伝送時のプリアンブルＸ，Ｙの波形周期の乱れの実測例を示す図である。
【図４】周期制御回路によって波形周期を増減制御したプリアンブルＸ，Ｙの波形を示す図である。
【図５】図２のデジタル信号伝送装置を搭載したＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャを示す図である。
【図６】図５のＣＰＵが実行する制御量設定処理を示すフローチャートである。
【図７】図２のデジタル信号伝送装置を用いたデジタル信号伝送システムを例示する図である。
【図８】図７のＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ内のＣＰＵが実行する制御量設定処理を示すフローチャートである。
【図９】図７のＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ内のＣＰＵが実行する制御量設定処理の変更例を示すフローチャートである。
【図１０】図９の処理による制御量設定画面の表示例を示す図である。
【符号の説明】
【００７９】
１ デュアルポートＲＡＭ、 ２ ライトアドレスジェネレータ、 ３ リードアドレスジェネレータ、 ４ プリアンブル検出回路、 ５ 周期制御回路、 ６ ＰＬＬ、 １０ デジタル信号伝送装置、 ２０ ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ、 ２２ ＣＰＵ、 ３０ ケーブル、 ５０ ＡＥＳ／ＥＢＵデジタルオーディオルーティングスイッチャ、 ５２ ＣＰＵ、 ６０ ＶＴＲ、 ６１ ＣＰＵ、 ７０，７１ ケーブル、 ８０ ＬＡＮ
【特許請求の範囲】
【請求項１】
固定クロックレートのシリアルデジタル信号を伝送するデジタル信号伝送装置において、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と
を備えたことを特徴とするデジタル信号伝送装置。
【請求項２】
請求項１に記載のデジタル信号伝送装置において、
入力された前記シリアルデジタル信号の波形周期の乱れを測定する測定手段と、
前記測定手段の測定結果に基づいて前記周期制御手段の制御量を設定する設定手段と
をさらに備えたことを特徴とするデジタル信号伝送装置。
【請求項３】
請求項２に記載のデジタル信号伝送装置において、
前記測定手段は、入力された前記シリアルデジタル信号の波形のエッジ間の時間を計測することにより、該シリアルデジタル信号の波形周期の乱れを測定する
ことを特徴とするデジタル信号伝送装置。
【請求項４】
請求項２に記載のデジタル信号伝送装置において、
前記設定手段は、前記測定手段で測定された波形周期の乱れの方向とは逆の方向に波形周期を増減させるように前記周期制御手段の制御量を設定する
ことを特徴とするデジタル信号伝送装置。
【請求項５】
請求項２に記載のデジタル信号伝送装置において、
前記設定手段は、前記測定手段の測定結果が表示される表示手段と、前記周期制御手段の制御量を設定する操作を行うための操作手段とを含む
ことを特徴とするデジタル信号伝送装置。
【請求項６】
請求項２に記載のデジタル信号伝送装置において、
前記シリアルデジタル信号はＡＥＳ／ＥＢＵデジタルオーディオ信号であり、
前記測定手段は、ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れを測定し、
前記設定手段は、ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルについて前記周期制御手段の制御量を設定する
ことを特徴とするデジタル信号伝送装置。
【請求項７】
請求項１に記載のデジタル信号伝送装置において、
前記クロック生成手段は、ＰＬＤ（Programmable Logic Device）またはＦＰＧＡ（Field Programmable Gate Array）に搭載されたＰＬＬ（Phase-Locked Loop）である
ことを特徴とするデジタル信号伝送装置。
【請求項８】
固定クロックレートのシリアルデジタル信号を伝送するデジタル信号伝送方法において、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成する第１のステップと、
入力された前記シリアルデジタル信号を記憶手段に書き込み、前記記憶手段に書き込んだ前記シリアルデジタル信号を、前記第１のステップで生成したクロックを読出しクロックとして読み出す第２のステップと、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する第３のステップと
を有することを特徴とするデジタル信号伝送方法。
【請求項９】
請求項８に記載のデジタル信号伝送方法において、
入力された前記シリアルデジタル信号の波形周期の乱れを測定する第４のステップと、
前記第４のステップの測定結果に基づいて前記第３のステップでの制御量を設定する第５のステップと
をさらに有することを特徴とするデジタル信号伝送方法。
【請求項１０】
それぞれ固定クロックレートのシリアルデジタル信号の入力部と出力部とを有する第１の機器及び第２の機器から成るデジタル信号伝送システムにおいて、
前記第１の機器は、
前記入力部に入力された前記シリアルデジタル信号の波形周期の乱れを測定する測定手段と、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
前記入力部に入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と、
前記測定手段の測定結果に基づいて前記周期制御手段の制御量を設定する設定手段と、
前記設定手段で設定された前記制御量を示す情報を前記第２の機器に送信する情報送信手段と
を備え、前記記憶手段から読み出された前記シリアルデジタル信号が前記出力部から出力され、
前記第２の機器は、
前記第１の機器の前記情報送信手段から送信された前記制御量を示す情報を取得する情報取得手段と、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
前記入力部に入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と、
前記周期制御手段の制御量を、前記情報取得手段で取得された情報が示す制御量に設定する設定手段と
を備え、前記記憶手段から読み出された前記シリアルデジタル信号が前記出力部から出力される
ことを特徴とするデジタル信号伝送システム。
【請求項１１】
請求項１０に記載のデジタル信号伝送装置において、
前記第１の機器の前記出力部・前記第２の機器の前記入力部間と、前記第２の機器の前記出力部・前記第１の機器の前記入力部間とが、互いに等しい長さのケーブルで接続された
ことを特徴とするデジタル信号伝送システム。
【請求項１】
固定クロックレートのシリアルデジタル信号を伝送するデジタル信号伝送装置において、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と
を備えたことを特徴とするデジタル信号伝送装置。
【請求項２】
請求項１に記載のデジタル信号伝送装置において、
入力された前記シリアルデジタル信号の波形周期の乱れを測定する測定手段と、
前記測定手段の測定結果に基づいて前記周期制御手段の制御量を設定する設定手段と
をさらに備えたことを特徴とするデジタル信号伝送装置。
【請求項３】
請求項２に記載のデジタル信号伝送装置において、
前記測定手段は、入力された前記シリアルデジタル信号の波形のエッジ間の時間を計測することにより、該シリアルデジタル信号の波形周期の乱れを測定する
ことを特徴とするデジタル信号伝送装置。
【請求項４】
請求項２に記載のデジタル信号伝送装置において、
前記設定手段は、前記測定手段で測定された波形周期の乱れの方向とは逆の方向に波形周期を増減させるように前記周期制御手段の制御量を設定する
ことを特徴とするデジタル信号伝送装置。
【請求項５】
請求項２に記載のデジタル信号伝送装置において、
前記設定手段は、前記測定手段の測定結果が表示される表示手段と、前記周期制御手段の制御量を設定する操作を行うための操作手段とを含む
ことを特徴とするデジタル信号伝送装置。
【請求項６】
請求項２に記載のデジタル信号伝送装置において、
前記シリアルデジタル信号はＡＥＳ／ＥＢＵデジタルオーディオ信号であり、
前記測定手段は、ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルの波形周期の乱れを測定し、
前記設定手段は、ＡＥＳ／ＥＢＵデジタルオーディオ信号のプリアンブルについて前記周期制御手段の制御量を設定する
ことを特徴とするデジタル信号伝送装置。
【請求項７】
請求項１に記載のデジタル信号伝送装置において、
前記クロック生成手段は、ＰＬＤ（Programmable Logic Device）またはＦＰＧＡ（Field Programmable Gate Array）に搭載されたＰＬＬ（Phase-Locked Loop）である
ことを特徴とするデジタル信号伝送装置。
【請求項８】
固定クロックレートのシリアルデジタル信号を伝送するデジタル信号伝送方法において、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成する第１のステップと、
入力された前記シリアルデジタル信号を記憶手段に書き込み、前記記憶手段に書き込んだ前記シリアルデジタル信号を、前記第１のステップで生成したクロックを読出しクロックとして読み出す第２のステップと、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する第３のステップと
を有することを特徴とするデジタル信号伝送方法。
【請求項９】
請求項８に記載のデジタル信号伝送方法において、
入力された前記シリアルデジタル信号の波形周期の乱れを測定する第４のステップと、
前記第４のステップの測定結果に基づいて前記第３のステップでの制御量を設定する第５のステップと
をさらに有することを特徴とするデジタル信号伝送方法。
【請求項１０】
それぞれ固定クロックレートのシリアルデジタル信号の入力部と出力部とを有する第１の機器及び第２の機器から成るデジタル信号伝送システムにおいて、
前記第１の機器は、
前記入力部に入力された前記シリアルデジタル信号の波形周期の乱れを測定する測定手段と、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
前記入力部に入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と、
前記測定手段の測定結果に基づいて前記周期制御手段の制御量を設定する設定手段と、
前記設定手段で設定された前記制御量を示す情報を前記第２の機器に送信する情報送信手段と
を備え、前記記憶手段から読み出された前記シリアルデジタル信号が前記出力部から出力され、
前記第２の機器は、
前記第１の機器の前記情報送信手段から送信された前記制御量を示す情報を取得する情報取得手段と、
前記シリアルデジタル信号のクロックレートよりも高速なクロックを生成するクロック生成手段と、
前記入力部に入力された前記シリアルデジタル信号が書き込まれ、書き込まれた前記シリアルデジタル信号が、前記クロック生成手段で生成されたクロックを読出しクロックとして読み出される記憶手段と、
前記記憶手段の読出しアドレスを制御することにより、前記記憶手段から読み出される前記シリアルデジタル信号の波形周期を増減制御する周期制御手段と、
前記周期制御手段の制御量を、前記情報取得手段で取得された情報が示す制御量に設定する設定手段と
を備え、前記記憶手段から読み出された前記シリアルデジタル信号が前記出力部から出力される
ことを特徴とするデジタル信号伝送システム。
【請求項１１】
請求項１０に記載のデジタル信号伝送装置において、
前記第１の機器の前記出力部・前記第２の機器の前記入力部間と、前記第２の機器の前記出力部・前記第１の機器の前記入力部間とが、互いに等しい長さのケーブルで接続された
ことを特徴とするデジタル信号伝送システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−３０１０９４（Ｐ２００８−３０１０９４Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００７−１４３８９７（Ｐ２００７−１４３８９７）
【出願日】平成１９年５月３０日（２００７．５．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成１９年５月３０日（２００７．５．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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