データ処理装置
【課題】高電源電圧で動作する場合に不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を提供する。
【解決手段】データ処理装置は、演算処理部と協働して動作する周辺部と、第１モードから第２モードへの切り替えの際に起動タイミングを制御するための管理部とを含む。周辺部は、第１モードの際に電源供給が制限されるモジュールと、第１モードから第２モードへの切り替えの際に、モジュールの少なくとも一部の復帰を検知して、検知信号を出力するための復帰検知回路と、電源供給の電圧が低い場合に合わせてモジュール全体が復帰するまで検知信号の管理部への出力を遅延させるための遅延回路とを含む。遅延回路の遅延時間は、電源供給の電圧に従い遅延回路に流れる動作電流に起因して、電源供給の電圧が低い場合よりも電源電圧が高い場合の方が短くなるように調整される。
【解決手段】データ処理装置は、演算処理部と協働して動作する周辺部と、第１モードから第２モードへの切り替えの際に起動タイミングを制御するための管理部とを含む。周辺部は、第１モードの際に電源供給が制限されるモジュールと、第１モードから第２モードへの切り替えの際に、モジュールの少なくとも一部の復帰を検知して、検知信号を出力するための復帰検知回路と、電源供給の電圧が低い場合に合わせてモジュール全体が復帰するまで検知信号の管理部への出力を遅延させるための遅延回路とを含む。遅延回路の遅延時間は、電源供給の電圧に従い遅延回路に流れる動作電流に起因して、電源供給の電圧が低い場合よりも電源電圧が高い場合の方が短くなるように調整される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関し、特に、低消費電力化が可能なデータ処理装置に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータはシステムの消費電力低減のため、低電圧動作の実現や、待機電力を低減する目的で低消費電力モードの搭載などが積極的に行われている。
【０００３】
この点で、低電圧動作を実現するとともに、従来の機器にも使用できるように、広い電源電圧範囲での動作が求められている。また、低消費電力モードを有効に活用するために、低消費電力モード時の消費電力の低減、および通常動作モードへの高速な復帰が要求されている。
【０００４】
低消費電力モードでは、動作が不要なモジュールなどは電源供給を停止することで低消費電力を実現することが多い。このような低消費電力モードと通常動作モードとの複数の動作モードを有し、かかる動作モード間での切換を可能とする文献として、特許文献１および特許文献２が存在している。
【０００５】
そして、この場合、通常動作モードと低消費電力モードとの切り替えが必要なため、低消費電力モードの消費電力だけでなく、低消費電力モードから通常動作モードへの復帰時間が重要な要素となる。
【０００６】
この点で、モジュールの復帰を検出する回路は、回路内部の特徴的な検知バイアス電圧が立ち上がったことを検出する検出回路と、当該検出回路からの検知信号を遅延させる遅延回路等で構成されているが、広い電源電圧範囲での動作が求められる場合には、復帰に時間がかかる低電源電圧の動作での遅延時間に律則され、高速な復帰が可能な高電源電圧で動作する場合には不要な待ち時間が長いという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−２０３８０４号公報
【特許文献２】特開平８−２７４６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような問題を解決するためになされたものであって、高電源電圧で動作する場合に不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施例に従うデータ処理装置は、電源供給を制限して低消費電力で動作する第１モードと、電源供給を制限せずに通常動作する第２モードとを有し、種々の電圧の電源供給で動作が可能なデータ処理装置であって、演算処理部と、演算処理部と協働して動作する周辺部と、第１モードから第２モードへの切り替えの際に各部の復帰を検知して起動タイミングを制御するための管理部とを設ける。周辺部は、第１モードの際に電源供給が制限される所定の機能を実行する少なくとも１つのモジュールと、第１モードから第２モードへの切り替えの際に、モジュールに対応して設けられ、モジュールの少なくとも一部の復帰を検知して、検知信号を出力するための復帰検知回路と、第１モードから第２モードへの切り替えの際に、電源供給の電圧が低い場合に合わせてモジュール全体が復帰するまで検知信号の管理部への出力を遅延させるための遅延回路とを含む。遅延回路の遅延時間は、電源供給の電圧に従い遅延回路に流れる動作電流に起因して、電源供給の電圧が低い場合よりも電源電圧が高い場合の方が短くなるように調整される。
【発明の効果】
【００１０】
本発明の一実施例によれば、高電源電圧で動作する場合に不要な待ち時間を抑制して高速な復帰が可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に従うデータ処理装置１の概略ブロック図である。
【図２】本発明の実施の形態１に従う電源回路２２の一部を説明する図である。
【図３】本発明の実施の形態１に従う復帰対象回路の復帰の流れを説明する図である。
【図４】広い電源電圧範囲での動作が可能なデータ処理装置において、与えられる電源電圧に応じた電圧レベルの変化を説明する図である。
【図５】比較例としての遅延回路３００の構成を説明する図である。
【図６】内部ノードＮ０の電圧レベルの変化を説明する図である。
【図７】本発明の実施の形態１に従う遅延回路６０の構成を説明する図である。
【図８】本発明の実施の形態１の変形例に従う復帰対象回路の復帰の流れを説明する図である。
【図９】本発明の実施の形態１の変形例に従う遅延回路３０の構成を説明する図である。
【図１０】本発明の実施の形態２に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。
【図１１】本発明の実施の形態２の変形例に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。
【発明を実施するための形態】
【００１２】
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１に従うデータ処理装置１の概略ブロック図である。
【００１４】
図１を参照して、データ処理装置１は、ＣＰＵ（Central Processing Unit）２と、ＳＲＡＭ（Static Random Access Memory）４と、フラッシュメモリ６と、周辺部８と、システム制御部１０と、Ｉ／Ｏ部１２とを含む。なお、データ処理装置は、広い電源電圧範囲（種々の電圧レベル）での動作が可能であるものとする。
【００１５】
ＣＰＵ２は、各部との間でデータの授受を実行して演算処理する装置である。
ＳＲＡＭ４およびフラッシュメモリ６は、記憶装置であり各種プログラムの格納領域およびＣＰＵ２のワーク領域等として用いられる。
【００１６】
Ｉ／Ｏ部１２は、外部装置とＣＰＵ２との間でデータの入出力を実行するためのインターフェイスである。
【００１７】
周辺部８は、ＣＰＵ２と協働して動作する各種機能を実現するためのハードウェア等を含むものである。
【００１８】
システム制御部１０は、データ処理装置１の状態を管理等するハードウェアを含むものであり、後述するが低消費電力モードや通常動作モードの切り替え等を実行する。
【００１９】
周辺部８は、期間を計測するタイマ１４と、アナログ信号をデジタル信号に変換するＡＤＣ（Analog to Digital Converter）１６と、汎用のＩ／Ｏポートであり、ＣＰＵ２等から任意に設定可能なＧＰＩＯ（General Purpose Input/Output）１８と、デジタル信号をアナログ信号に変換するＤＡＣ（Digital to Analog Converter）２０とを含む。なお、本例においては、ＳＲＡＭ（Static Random Access Memory）４あるいはフラッシュメモリ６を周辺部８とは別に設けている構成について説明したが、特にこれに限られず、周辺部８の一部として設ける構成とすることも可能である。
【００２０】
システム制御部１０は、電源電圧の供給を受けて各部へ供給する各種の電圧を生成する電源回路２２と、クロック信号を生成するクロック２４と、低消費電力モードや通常動作モード等の各種の動作モードを制御するモード制御回路２６とを含む。
【００２１】
図２は、本発明の実施の形態１に従う電源回路２２の一部を説明する図である。
図２を参照して、電源回路２２は、電源電圧Ｖｃｃの供給を受けて、各回路の動作に用いられるバイアス電圧Ｖｂｉａｓを生成するバイアス電圧生成回路２３と、後述する検知用バイアス電圧の比較対象として用いられる基準電圧Ｖｒｅｆを生成する基準電圧生成回路２５とを含む。なお、これに限られず、他のデータ処理装置を動作する上で必要な電圧も生成される。
【００２２】
バイアス電圧生成回路２３は、バイアス電圧Ｖｂｉａｓとして、ＰチャネルＭＯＳトランジスタにバイアス電圧を供給するためのＶｐｂｉａｓと、ＮチャネルＭＯＳトランジスタにバイアス電圧を供給するためのＶｎｂｉａｓとをそれぞれ生成する。当該バイアス電圧は、ＰチャネルＭＯＳトランジスタあるいはＮチャネルＭＯＳトランジスタにおいて一定の電流が流れる定電流源となるように供給される。
【００２３】
図３は、本発明の実施の形態１に従う復帰対象回路の復帰の流れを説明する図である。
図３を参照して、ここでは、復帰対象回路として、バイアス電圧Ｖｐｂｉａｓの供給を受けて復帰する回路について説明する。
【００２４】
本発明の実施の形態においては、低消費電力モードにおいて、周辺部８の少なくとも一部の回路（タイマ１４等）は、電源の供給が停止して動作していない状態であるものとする。当該状態とすることにより低消費電力モードにおける消費電力を低減することが可能である。
【００２５】
そして、低消費電力モードから通常動作モードに移行する場合に、電源の供給が停止して動作が停止している回路（復帰対象回路）に対して復帰するように指示する。具体的には、システム制御部１０のモード制御回路２６は、低消費電力モードから通常動作モードに移行する際に、電源の供給が停止して動作が停止している回路（復帰対象回路）に必要なバイアス電圧が供給されるように指示する。本例においては、一例として、電源回路２２で生成されるバイアス電圧Ｖｐｂｉａｓを供給する。なお、モード制御回路２６から復帰対象回路に対して必要に応じて当該バイアス電圧とともに復帰信号（活性化信号）を入力するようにしても良い。
【００２６】
本例においては、電源電圧Ｖｃｃと復帰対象回路との間には、ＰチャネルＭＯＳトランジスタＰＴ１が設けられ、当該ＰチャネルＭＯＳトランジスタＰＴ１のゲートにバイアス電圧Ｖｐｂｉａｓが供給される。当該バイアス電圧Ｖｐｂｉａｓが与えられて定電流回路が形成され、復帰対象回路に定電流が供給されて、電源の供給が開始され復帰動作が実行される。
【００２７】
図示しないが、当該復帰対象回路の復帰を検知するために復帰対象回路内部の一部の特徴的な内部ノードの電圧レベルを監視する。具体的には、当該内部ノードの電圧レベルを監視して、当該内部ノードの電圧レベルが所定の電圧レベル以上となったかどうかを判断して、所定の電圧レベル以上となった場合に復帰対象回路の少なくとも一部の機能が復帰したことを検知する検知信号を出力する。具体的には、比較器ＣＰは、所定の内部ノードの電圧レベルである検知用バイアス電圧Ｖｘと基準電圧Ｖｒｅｆとを比較して、検知用バイアス電圧が基準電圧Ｖｒｅｆを超えたかどうかを判断し、基準電圧Ｖｒｅｆを超えた場合に検知信号を出力する。そして、検知信号は、遅延回路６０に入力される。遅延回路６０は、復帰対象回路の機能全体が復帰するまで検知信号を所定の期間遅延させてモード制御回路２６に出力する。
【００２８】
遅延回路６０における検知信号の遅延期間は、検知信号が出力されて復帰対象回路の一部分が復帰してから復帰対象回路の全体が完全に復帰するのに要する時間以上の期間、検知信号が遅延するように調整される。当該構成により、モード制御回路２６に検知信号が入力された場合には、復帰対象回路は完全に復帰しており、種々の動作が可能となっている。
【００２９】
図４は、広い電源電圧範囲での動作が可能なデータ処理装置において、与えられる電源電圧に応じた電圧レベルの変化を説明する図である。
【００３０】
図４を参照して、電源電圧（電源供給）の電圧レベルが高い場合、例えば、電源電圧Ｖｃｃ１が供給される場合、当該電源電圧Ｖｃｃ１が所望の電圧レベルに到達するまでの時間は時間Ｔ２である場合が示されている。また、その半分の１／２・Ｖｃｃ１の電圧レベルに到達するまでの時間は、時間Ｔ１である場合が示されている。
【００３１】
一方で、電源電圧Ｖｃｃ２（＝１／２・Ｖｃｃ１）が供給される場合、当該電源電圧Ｖｃｃ２が所望の電圧レベルに到達するまでの時間は時間Ｔ２＃である。また、その半分の１／２・Ｖｃｃ２の電圧レベルに到達するまでの時間は、時間Ｔ１＃である場合が示されている。
【００３２】
したがって、与えられる電源電圧の電圧レベルに従って、所望の電圧レベルに到達する時間が異なり、一般的に電圧レベルが低い程、所望の電圧レベルに到達する時間は長い。すなわち、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定する必要がある。
【００３３】
図５は、比較例としての遅延回路３００の構成を説明する図である。
図５（Ａ）を参照して、遅延回路３００は、入力信号ＩＮの入力を受けるインバータ３０４，３２４と、ＰチャネルＭＯＳトランジスタ３０２，３１２，３１４と、ＮチャネルＭＯＳトランジスタ３０６，３０８，３１６と、ラッチ回路３２２と、コンデンサ３１０とを含む。
【００３４】
ＰチャネルＭＯＳトランジスタ３０２と、ＮチャネルＭＯＳトランジスタ３０６と、ＮチャネルＭＯＳトランジスタ３０８とは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ３０２と、ＮチャネルＭＯＳトランジスタ３０６のゲートは、インバータ３０４の反転信号の入力を受ける。ＮチャネルＭＯＳトランジスタ３０８は、バイアス電圧Ｖｎｂｉａｓの供給を受ける。
【００３５】
コンデンサ３１０は、ＰチャネルＭＯＳトランジスタ３０２とＮチャネルＭＯＳトランジスタ３０６との接続ノード（内部ノードＮ０）と、接地電圧ＧＮＤとの間に設けられる。
【００３６】
ＰチャネルＭＯＳトランジスタ３１２と、ＮチャネルＭＯＳトランジスタ３１４と、ＮチャネルＭＯＳトランジスタ３１６とは、電源電圧Ｖｃｃと接地電圧ＧＮＤと電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ３１２のゲートは、バイアス電圧Ｖｐｂｉａｓの供給を受ける。ＰチャネルＭＯＳトランジスタ３１４と、ＮチャネルＭＯＳトランジスタ３１６のゲートは、内部ノードＮ０と電気的に結合される。
【００３７】
ＰチャネルＭＯＳトランジスタ３１４とＮチャネルＭＯＳトランジスタ３１６との接続ノード（内部ノードＮ１）は、ラッチ回路３２２の入力ノードと電気的に結合される。
【００３８】
ラッチ回路３２２は、２段に接続されたＮＯＲ回路３１８，３２０とで構成される。ＮＯＲ回路３１８の入力ノードは、内部ノードＮ１と電気的に結合され、他方の入力ノードは、ＮＯＲ回路３２０の出力ノードと電気的に結合される。また、ＮＯＲ回路３２０の入力ノードは、ＮＯＲ回路３１８の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ＥＮの入力を受ける。
【００３９】
遅延回路３００の動作について説明する。
一例として、検知信号が入力信号ＩＮとして入力された場合、入力信号ＩＮは「Ｈ」レベルから「Ｌ」レベルに立ち下がるものとする。なお、初期状態において、入力信号は「Ｈ」レベルであるためＰチャネルＭＯＳトランジスタ３０２がＯＮし、電源電圧ＶｃｃとノードＮ０とが電気的に結合され、コンデンサ３１０に電荷が蓄積され、ノードＮ０の電圧レベルはＶｃｃである。そして、入力信号ＩＮ（「Ｌ」レベル）に従って、ＮチャネルＭＯＳトランジスタ３０６がＯＮする。ＮチャネルＭＯＳトランジスタ３０８のゲートにバイアス電圧Ｖｎｂｉａｓが供給されて定電流源として動作するためコンデンサ３１０に蓄積された電荷が引き抜かれて、ノードＮ０の電圧レベルが低下する。ノードＮ０の電圧レベルがＰチャネルＭＯＳトランジスタ３１４の閾値電圧Ｖｔｈに到達した場合にＰチャネルＭＯＳトランジスタ３１４がＯＮする。これに伴い電源電圧ＶｃｃとノードＮ１とが電気的に結合され、「Ｈ」レベルの信号がラッチ回路３２２に入力される。ラッチ回路３２２は、初期状態において「Ｌ」レベルにラッチした状態であり、活性化信号ＥＮ（「Ｈ」レベル）と、ノードＮ１の電圧レベル（「Ｈ」レベル）との入力に基づいて、「Ｈ」レベルの信号をラッチする。すなわち、出力信号ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移する。
【００４０】
図５（Ｂ）を参照して、ここでは、入力信号ＩＮに対応して出力信号ＯＵＴが遅延時間に従って遅延する場合が示されている。
【００４１】
当該構成において、遅延時間は、コンデンサ３１０に蓄積された電荷を定電流源により引き抜く時間に依存しており次式（１）に基づいて計算することが可能である。
【００４２】
遅延時間ｔ＝（Ｃ／Ｉ）・（Ｖｃｃ−Ｖｔｈ）・・・（１）となる。（Ｃ：コンデンサ３１０の容量、Ｉ：定電流値）
図６は、内部ノードＮ０の電圧レベルの変化を説明する図である。
【００４３】
図６に示されるように、次式（１）に従って変化する場合、一例として、遅延回路３００における遅延時間はＴ２となる。
【００４４】
したがって、回路特性に応じて、コンデンサ３１０の容量を調整することにより遅延時間Ｔ２を設定することが可能である。
【００４５】
ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように例えば、コンデンサ３１０の容量等により調整する。
【００４６】
一方で、当該上式（１）に示されるように、遅延回路３００における遅延時間は、電源電圧Ｖｃｃから閾値電圧Ｖｔｈまで電位レベルが下がるまでの時間に対応しているため電源電圧Ｖｃｃの電圧レベルに依存する。
【００４７】
それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間が例えば、コンデンサ３１０の容量等により調整しているにも係らず、電源電圧Ｖｃｃの電圧レベルがさらに高いため式（１）の（Ｖｃｃ−Ｖｔｈ）の値が大きくなり閾値電圧Ｖｔｈまで電位レベルが下がるまでの不要な時間がさらに遅延時間に付加される可能性がある。すなわち、高い電源電圧を用いた場合であっても回路動作の高速な復帰ができない可能性がある。
【００４８】
そこで、本発明の実施の形態１においては、遅延回路３００の代わりに遅延回路６０を設ける構成とする。
【００４９】
図７は、本発明の実施の形態１に従う遅延回路６０の構成を説明する図である。
図７（Ａ）を参照して、遅延回路６０は、ＰチャネルＭＯＳトランジスタ６２，６４，７２，７４と、ＮチャネルＭＯＳトランジスタ６６，７０と、ラッチ回路８０と、コンデンサ６８とを含む。
【００５０】
ＰチャネルＭＯＳトランジスタ６２と、ＰチャネルＭＯＳトランジスタ６４と、ＮチャネルＭＯＳトランジスタ６６とは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ６２のゲートは、バイアス電圧Ｖｐｂｉａｓの供給を受ける。ＰチャネルＭＯＳトランジスタ６４のゲートおよびＮチャネルＭＯＳトランジスタ６６のゲートは、入力信号ＩＮの入力を受ける。
【００５１】
コンデンサ６８は、ＰチャネルＭＯＳトランジスタ６４とＮチャネルＭＯＳトランジスタ６６との接続ノード（内部ノードＮ２）と、接地電圧ＧＮＤとの間に設けられる。
【００５２】
ＰチャネルＭＯＳトランジスタ７４と、ＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７０とは、電源電圧Ｖｃｃと接地電圧ＧＮＤと電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ７４のゲートは、バイアス電圧Ｖｐｂｉａｓの供給を受ける。ＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７０のゲートは、内部ノードＮ２と電気的に結合される。
【００５３】
ＰチャネルＭＯＳトランジスタ７２とＮチャネルＭＯＳトランジスタ７０との接続ノード（内部ノードＮ３）は、ラッチ回路８０の入力ノードと電気的に結合される。
【００５４】
ラッチ回路８０は、２段に接続されたＮＡＮＤ回路７６，７８とで構成される。ＮＡＮＤ回路７６の入力ノードは、内部ノードＮ３と電気的に結合され、他方の入力ノードは、ＮＡＮＤ回路７８の出力ノードと電気的に結合される。また、ＮＡＮＤ回路７８の入力ノードは、ＮＡＮＤ回路７６の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ＥＮの入力を受ける。
【００５５】
遅延回路６０の動作について説明する。
一例として、検知信号が入力信号ＩＮとして入力された場合、入力信号ＩＮは「Ｈ」レベルから「Ｌ」レベルに立ち下がるものとする。なお、初期状態において、入力信号は「Ｈ」レベルであるためＮチャネルＭＯＳトランジスタ６６がＯＮし、接地電圧ＧＮＤとノードＮ２とが電気的に結合され、コンデンサ６８の電荷は放電され、ノードＮ２の電圧レベルはＧＮＤである。そして、入力信号ＩＮ（「Ｌ」レベル）に従って、ＰチャネルＭＯＳトランジスタ６４がＯＮする。ＰチャネルＭＯＳトランジスタ６２のゲートにバイアス電圧Ｖｐｂｉａｓが供給されて定電流源として動作するためコンデンサ６８に電荷を充電し、ノードＮ２の電圧レベルが上昇する。ノードＮ２の電圧レベルがＮチャネルＭＯＳトランジスタ７０の閾値電圧Ｖｔｈを超えた場合にＮチャネルＭＯＳトランジスタ７０がＯＮする。これに伴い接地電圧ＧＮＤとノードＮ３とが電気的に結合され、「Ｌ」レベルの信号がラッチ回路８０に入力される。ラッチ回路８０は、初期状態において「Ｈ」レベルにラッチした状態であり、活性化信号ＥＮ（「Ｈ」レベル）と、ノードＮ３の電圧レベル（「Ｌ」レベル）との入力に基づいて、「Ｌ」レベルの信号をラッチする。すなわち、出力信号ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移する。
【００５６】
図７（Ｂ）を参照して、ここでは、入力信号ＩＮに対応して出力信号ＯＵＴが遅延時間に従って遅延する場合が示されている。
【００５７】
当該構成において、遅延時間は、コンデンサ６８に電荷を充電する時間に依存しており次式（２）に基づいて計算することが可能である。
【００５８】
遅延時間ｔ＝（Ｃ／Ｉ）・（Ｖｔｈ）・・・（２）となる。（Ｃ：コンデンサ６８の容量、Ｉ：定電流値）
したがって、図６に示されるように、次式（２）に従って変化する場合、一例として、遅延回路６０における遅延時間はＴ１となる。
【００５９】
したがって、回路特性に応じて、コンデンサ６８の容量を調整することにより遅延時間Ｔ１を設定することが可能である。
【００６０】
ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように調整される。
【００６１】
ここで、当該上式（２）に示されるように、遅延回路６０における遅延時間は、接地電圧ＧＮＤから閾値電圧Ｖｔｈまで電位レベルが上がるまでの時間に対応しているため電源電圧Ｖｃｃの電圧レベルが高い場合に不要な時間が付加されることはない。すなわち、式（１）と異なり式（２）には、電源電圧Ｖｃｃが含まれておらず、電圧レベルの遷移は０〜Ｖｔｈまでで電源電圧に依存しない。
【００６２】
それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間に設定されるが、当該遅延時間は、電源電圧の電圧レベルが高い場合に不要な時間が付加されることはなく、電源電圧が高い場合における回路動作の復帰が遅くなることはない。
【００６３】
そして、当該式（２）において、コンデンサ６８の容量および閾値電圧Ｖｔｈは固定値であるが、電源電圧Ｖｃｃの電圧レベルが高い場合に定電流源として流れる定電流値Ｉは増加する。すなわち、バイアス電圧の供給を受けて流れる動作電流は変化する。
【００６４】
したがって、定電流値Ｉが電源電圧Ｖｃｃの電圧レベルに依存して変化するため高い電源電圧を用いた場合には、早く所望のレベルである電圧レベルＶｔｈに遷移することになり遅延時間を短くすることが可能である。
【００６５】
すなわち、復帰対象回路および遅延回路は、同じ特性の電流値に依存するため復帰対象回路の復帰時間が短い場合には、遅延時間も短くなり、復帰対象回路の復帰時間が長い場合には遅延時間も長くなり、電源電圧の電圧レベルに応じた復帰動作が可能となる。
【００６６】
それゆえ、高い電源電圧を用いる場合であっても不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。
【００６７】
（実施の形態１の変形例）
上記においては、復帰対象回路としてバイアス電圧Ｖｐｂｉａｓが与えられる場合の遅延回路について説明した。
【００６８】
本発明の実施の形態１の変形例においては、バイアス電圧Ｖｎｂｉａｓが与えられる場合の構成について説明する。
【００６９】
図８は、本発明の実施の形態１の変形例に従う復帰対象回路の復帰の流れを説明する図である。
【００７０】
図８を参照して、ここでは、復帰対象回路として、バイアス電圧Ｖｎｂｉａｓの供給を受けて復帰する回路について説明する。
【００７１】
本発明の実施の形態においては、低消費電力モードにおいて、周辺部８の少なくとも一部の回路（タイマ１４等）は、電源の供給が停止して動作していない状態であるものとする。当該状態とすることにより低消費電力モードにおける消費電力を低減することが可能である。
【００７２】
そして、低消費電力モードから通常動作モードに移行する場合に、電源の供給が停止して動作が停止している回路（復帰対象回路）に対して復帰するように指示する。具体的には、システム制御部１０のモード制御回路２６は、低消費電力モードから通常動作モードに移行する際に、電源の供給が停止して動作が停止している回路（復帰対象回路）に必要なバイアス電圧が供給されるように指示する。本例においては、一例として、電源回路２２で生成されるバイアス電圧Ｖｎｂｉａｓを供給する。なお、モード制御回路２６から復帰対象回路に対して必要に応じて当該バイアス電圧とともに復帰信号（活性化信号）を入力するようにしても良い。
【００７３】
本例においては、接地電圧ＧＮＤと復帰対象回路との間には、ＮチャネルＭＯＳトランジスタＮＴ１が設けられ、当該ＮチャネルＭＯＳトランジスタＮＴ１のゲートにバイアス電圧Ｖｎｂｉａｓが供給される。当該バイアス電圧Ｖｎｂｉａｓが与えられて定電流回路が形成され、復帰対象回路から定電流が流れて、復帰動作が実行される。
【００７４】
図示しないが、当該復帰対象回路の復帰を検知するために復帰対象回路内部の一部の特徴的な内部ノードの電圧レベルを監視する。具体的には、当該内部ノードの電圧レベルを監視して、当該内部ノードの電圧レベルが所定の電圧レベル以上となったかどうかを判断して、所定の電圧レベル以上となった場合に復帰対象回路の少なくとも一部の機能が復帰したことを検知する検知信号を出力する。具体的には、比較器ＣＰは、所定の内部ノードの電圧レベルである検知用バイアス電圧Ｖｙと基準電圧Ｖｒｅｆとを比較して、検知用バイアス電圧が基準電圧Ｖｒｅｆを超えたかどうかを判断し、基準電圧Ｖｒｅｆを超えた場合に検知信号を出力する。そして、検知信号は、遅延回路６０に入力される。遅延回路６０は、復帰対象回路の機能全体が復帰するまで検知信号を所定の期間遅延させてモード制御回路２６に出力する。
【００７５】
遅延回路６０における検知信号の遅延期間は、検知信号が出力されて復帰対象回路の一部分が復帰してから復帰対象回路の全体が完全に復帰するのに要する時間以上の期間、検知信号が遅延するように調整される。当該構成により、モード制御回路２６に検知信号が入力された場合には、復帰対象回路は完全に復帰しており、種々の動作が可能となっている。
【００７６】
図９は、本発明の実施の形態１の変形例に従う遅延回路３０の構成を説明する図である。
【００７７】
図９（Ａ）を参照して、遅延回路３０は、入力信号ＩＮの入力を受けるインバータ３４，５６と、ＰチャネルＭＯＳトランジスタ３２，４２と、ＮチャネルＭＯＳトランジスタ３６，３８，４４，４６と、ラッチ回路５２と、コンデンサ４０とを含む。
【００７８】
ＰチャネルＭＯＳトランジスタ３２と、ＮチャネルＭＯＳトランジスタ３６と、ＮチャネルＭＯＳトランジスタ３８とは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３６のゲートは、インバータ３４の出力信号の入力を受ける。ＮチャネルＭＯＳトランジスタ３８のゲートは、バイアス電圧Ｖｎｂｉａｓの入力を受ける。
【００７９】
コンデンサ４０は、電源電圧Ｖｃｃと、ＰチャネルＭＯＳトランジスタ３４とＮチャネルＭＯＳトランジスタ３６との接続ノード（内部ノードＮ４）と、電源電圧Ｖｃｃとの間に設けられる。
【００８０】
ＰチャネルＭＯＳトランジスタ４２と、ＮチャネルＭＯＳトランジスタ４４と、ＮチャネルＭＯＳトランジスタ４６とは、電源電圧Ｖｃｃと接地電圧ＧＮＤと電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ４２のゲートおよびＮチャネルＭＯＳトランジスタ４４のゲートは、内部ノードＮ４と電気的に結合される。ＮチャネルＭＯＳトランジスタ４６のゲートは、バイアス電圧Ｖｎｂｉａｓの供給を受ける。
【００８１】
ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳトランジスタ４４との接続ノード（内部ノードＮ５）は、ラッチ回路５２の入力ノードと電気的に結合される。
【００８２】
ラッチ回路５２は、２段に接続されたＮＯＲ回路４８，５０とで構成される。ＮＯＲ回路４８の入力ノードは、内部ノードＮ５と電気的に結合され、他方の入力ノードは、ＮＯＲ回路５０の出力ノードと電気的に結合される。また、ＮＯＲ回路５０の入力ノードは、ＮＯＲ回路４８の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ＥＮの入力を受ける。
【００８３】
遅延回路３０の動作について説明する。
一例として、検知信号が入力信号ＩＮとして入力された場合、入力信号ＩＮは「Ｈ」レベルから「Ｌ」レベルに立ち下がるものとする。なお、初期状態において、入力信号は「Ｈ」レベルであるためＰチャネルＭＯＳトランジスタ３２がＯＮし、電源電圧ＶｃｃとノードＮ４とが電気的に結合され、ノードＮ４の電圧レベルは電源電圧Ｖｃｃである。コンデンサ４０の一方および他方は電圧Ｖｃｃと接続されているため充電されない。
【００８４】
そして、入力信号ＩＮ（「Ｌ」レベル）に従って、ＮチャネルＭＯＳトランジスタ３６がＯＮする。また、ＮチャネルＭＯＳトランジスタ３８のゲートにバイアス電圧Ｖｎｂｉａｓが供給されて定電流源として動作する。コンデンサ４０に電荷が充電されてノードＮ４の電圧レベルが電源電圧Ｖｃｃ−Ｖｔｈとなった場合にＰチャネルＭＯＳトランジスタ４２がＯＮする。これに伴い電源電圧ＶｃｃとノードＮ５とが電気的に結合され、「Ｈ」レベルの信号がラッチ回路５２に入力される。ラッチ回路５２は、初期状態において「Ｌ」レベルにラッチした状態であり、活性化信号ＥＮ（「Ｈ」レベル）と、ノードＮ５の電圧レベル（「Ｈ」レベル）との入力に基づいて、「Ｈ」レベルの信号をラッチする。すなわち、出力信号ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移する。
【００８５】
図９（Ｂ）を参照して、ここでは、入力信号ＩＮに対応して出力信号ＯＵＴが遅延時間に従って遅延する場合が示されている。
【００８６】
当該構成において、遅延時間は、コンデンサ４０に電荷を充電してノードＮ４の電圧レベルが電圧ＶｃｃからＶｃｃ−Ｖｔｈに遷移するまでの時間に依存しており次式（２）に基づいて計算することが可能である。
【００８７】
遅延時間ｔ＝（Ｃ／Ｉ）・（Ｖｔｈ）・・・（３）となる。（Ｃ：コンデンサ４０の容量、Ｉ：定電流値）
したがって、回路特性に応じて、コンデンサ４０の容量を調整することにより遅延時間を設定することが可能である。
【００８８】
ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように調整される。
【００８９】
ここで、当該上式（３）に示されるように、遅延回路３０における遅延時間は、電圧Ｖｃｃから電圧Ｖｃｃ−Ｖｔｈに下がるまでの時間に対応しているため電源電圧Ｖｃｃの電圧レベルが高い場合に不要な時間が付加されることはない。すなわち、式（１）と異なり、式（３）には、電源電圧Ｖｃｃが含まれておらず、電圧レベルの遷移はＶｃｃ〜Ｖｃｃ−Ｖｔｈまでで閾値電圧Ｖｔｈに依存し、電源電圧Ｖｃｃに依存しない。
【００９０】
それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間に設定されるが、当該遅延時間は、電源電圧の電圧レベルが高い場合に不要な時間が付加されることはなく、電源電圧が高い場合における回路動作の復帰が遅くなることはない。
【００９１】
そして、当該式（３）において、コンデンサ４０の容量および閾値電圧Ｖｔｈは固定値であるが、電源電圧Ｖｃｃの電圧レベルが高い場合に定電流源として流れる定電流値Ｉは増加する。すなわち、バイアス電圧の供給を受けて流れる動作電流は変化する。
【００９２】
したがって、定電流値Ｉが電源電圧Ｖｃｃの電圧レベルに依存して変化するため高い電源電圧を用いた場合には、早く所望のレベルである電圧レベルＶｃｃ−Ｖｔｈに遷移することになり遅延時間を短くすることが可能である。
【００９３】
すなわち、復帰対象回路および遅延回路は、同じ特性の電流値に依存するため復帰対象回路の復帰時間が短い場合には、遅延時間も短くなり、復帰対象回路の復帰時間が長い場合には遅延時間も長くなり、電源電圧の電圧レベルに応じた復帰動作が可能となる。
【００９４】
それゆえ、高い電源電圧を用いる場合であっても不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。
【００９５】
なお、本例においては、復帰対象回路に対してバイアス電圧Ｖｎｂｉａｓが与えられる場合にバイアス電圧Ｖｎｂｉａｓで動作する遅延回路３０の構成について説明したが、図７で説明したバイアス電圧Ｖｐｂｉａｓで動作する遅延回路６０を用いた構成とすることも可能である。また、図３で説明した復帰対象回路に対してバイアス電圧Ｖｎｂｉａｓで動作する遅延回路３０を用いた構成とすることも可能である。
【００９６】
一方で、バイアス電圧ＶｎｂｉａｓおよびＶｐｂｉａｓに従って回路に流れる動作電流はそれぞれ異なるため復帰対象回路に対応したバイアス電圧で動作する遅延回路とすることにより、復帰対象回路の回路特性に対応した遅延時間の調整を容易に実行することが可能である。また、復帰動作におけるバイアス電圧生成回路２３から出力されるバイアス電圧ＶｎｂｉａｓあるいはＶｐｂｉａｓの生成タイミングが異なる場合には、復帰対象回路に対応したバイアス電圧で動作する遅延回路とすることが望ましい。
【００９７】
（実施の形態２）
上記の実施の形態１においては、復帰対象回路の復帰を検知するためにそれぞれに遅延回路を設ける構成について説明したが、復帰対象回路の復帰順番が予め定められている場合の遅延回路の構成について説明する。
【００９８】
図１０は、本発明の実施の形態２に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。
【００９９】
図１０を参照して、本例においては、複数の復帰対象回路Ａ〜Ｃが設けられており、復帰対象回路Ａ→Ｂ→Ｃの順番に復帰させる場合が示されている。
【０１００】
具体的には、モード制御回路２６は、復帰対象回路Ａに対して復帰信号Ｆ１が与えて検知信号Ｐの入力を受けて、次に復帰対象回路Ｂに対して復帰信号Ｆ２を与える。そして、検知信号Ｑの入力を受けて、次に、復帰対象回路Ｃに対して復帰信号Ｆ３を与える。そして、検知信号Ｒが遅延回路６０（３０）に入力されて遅延した検知信号Ｒがモード制御回路２６に入力されて復帰が完了する。
【０１０１】
すなわち、従来の構成においては、検知信号Ｐの後に遅延回路を設けて復帰対象回路Ａが完全に復帰するまで遅延回路で検知信号Ｐを遅延させる構成としていたが、本発明の実施の形態２においては、復帰順番が予め定められている場合には、復帰対象回路それぞれに対して遅延回路を設ける構成ではなく、最後の順番の復帰対象回路に対してのみ対応する遅延回路を設ける。検知信号Ｐが検知された場合に復帰対象回路Ａは完全には復帰していないが、復帰対象回路ＢあるいはＣが復帰動作をしている間に完全に復帰するため復帰動作を進める構成である。そして、最後の順番の復帰対象回路Ｃに対してのみ当該復帰対象回路Ｃに対応する遅延回路を設けて、当該復帰対象回路Ｃが完全に復帰したことを検知して復帰動作を完了させる。
【０１０２】
複数の復帰対象回路の復帰動作を実行する場合において、復帰順番が予め定められている場合に、それぞれが完全に復帰するまで待つのではなく、後段の復帰対象回路の復帰動作を進めることにより、後段の復帰対象回路の復帰動作中に前段の復帰対象回路の復帰動作を完了させて複数の復帰対象回路全体の復帰に係る時間を短縮することが可能となる。
【０１０３】
また、当該構成により、復帰対象回路それぞれに対して遅延回路を設ける必要が無いため回路の部品点数を削減することも可能である。
【０１０４】
（実施の形態２の変形例）
図１１は、本発明の実施の形態２の変形例に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。
【０１０５】
図１１を参照して、図１０の構成と比較して、複数の復帰対象回路Ａ〜Ｃについて供給されるバイアス電圧の種類が示されている点が異なる。
【０１０６】
ここでは、復帰対象回路Ａは、Ｎバイアス（Ｖｎｂｉａｓ）が供給され、復帰対象回路Ｂは、Ｐバイアス（Ｖｐｂｉａｓ）が供給され、復帰対象回路Ｃは、Ｎバイアス（Ｖｎｂｉａｓ）が供給される場合が示されている。
【０１０７】
当該場合において、最後の順番の復帰対象回路Ｃに対応した遅延回路を設ける。具体的には、Ｎバイアスが供給される復帰対象回路Ｃに対応して遅延回路３０を設けた構成とする。
【０１０８】
当該構成により、復帰対象回路に対応したバイアス電圧で動作する遅延回路を設ける。復帰対象回路の回路特性に対応した遅延時間の調整を容易に実行することが可能であり、上記したように不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。
【０１０９】
また図１１では、最終の復帰対象回路Ｃの出力を検知する検知回路ＣＰ３の検知信号Ｒを遅延回路で遅延させることが記載されているが、図１２に示すように検知回路を有さず、遅延回路のみで復帰を待っても良い。かかる構成とすることで、検知回路ＣＰ３に供給する基準電圧Ｖｒｅｆ３の生成が不要とできる。
【０１１０】
（その他の形態）
上記においては、データ処理装置において、広い電源電圧範囲（種々の電源供給）で動作可能な場合について説明してきた。この点で、電源電圧の電圧範囲に従ってデータ処理装置が最適な動作ができるように電源電圧範囲によって動作周波数や復帰時間を個別に定義するようにしても良い。
【０１１１】
例えば、データ処理装置について、１．６Ｖ〜５．５Ｖの電源電圧範囲で動作可能である場合について説明する。
【０１１２】
電源電圧範囲を範囲１（１．６Ｖ〜１．８Ｖ）、範囲２（１．８Ｖ〜３．３Ｖ）、範囲３（３．３Ｖ〜５．５Ｖ）のように３つの範囲に分類する。
【０１１３】
そして、それぞれにクロック２４の動作周波数と低消費電力モードからの復帰時間を定義する。
【０１１４】
具体的には、クロック２４の最高動作周波数（範囲１：Ｆｍａｘ≦２０ＭＨｚ、範囲２：Ｆｍａｘ≦３０ＭＨｚ、 範囲３：Ｆｍａｘ≦５０ＭＨｚ）と低消費電力モードからの復帰時間（範囲１：ｔ≧２０μｓ、 範囲２：ｔ≧５μｓ、 範囲３：ｔ≧１μｓ）とを定義する。
【０１１５】
そして、電源電圧範囲がどの範囲に属するかに従って、クロック２４の最高動作周波数および復帰時間を切り替える。具体的には、最高動作周波数の切り替えについては、外部からの指示に従ってクロック２４の最高動作周波数を切り替えるようにしても良いし、内部的にＣＰＵ２等からの指示によって切り替えるようにすることも可能である。
【０１１６】
復帰時間の切り替えについては、例えば、それぞれの復帰時間に対応する遅延回路を設けて、遅延回路を切り替えることにより実現することが可能である。あるいは、遅延回路に容量値が互いに異なる複数のコンデンサを設けて、当該コンデンサを選択的に切り替えて遅延回路の遅延時間すなわち、復帰時間を切り替えるようにすることも可能である。
【０１１７】
これにより、範囲１のような低電圧動作の場合は、通常動作モードでの動作周波数は低く抑えられるが、その分消費電力も低く抑えられ、かつ低消費電力モード時の消費電力も小さくなり、全体の消費電力は低く抑えられる。
【０１１８】
また、範囲３のような高電圧動作の場合は、通常動作モードでは高い周波数で動作が可能になり、その分消費電力も増える。しかしながら、低消費電力モードからの復帰時間は早くなるので、動作しない期間は低消費電力モードに移行することで、全体の消費電力を低く抑えることが可能である。
【０１１９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２０】
１ データ処理装置、２ ＣＰＵ、４ ＳＲＡＭ、６ フラッシュメモリ、８ 周辺部、１０ システム制御部、１２ Ｉ／Ｏ部、１４ タイマ、２２ 電源回路、２３ バイアス電圧生成回路、２４ クロック、２５ 基準電圧生成回路、２６ モード制御回路、３０，６０，３００ 遅延回路。
【技術分野】
【０００１】
本発明は、データ処理装置に関し、特に、低消費電力化が可能なデータ処理装置に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータはシステムの消費電力低減のため、低電圧動作の実現や、待機電力を低減する目的で低消費電力モードの搭載などが積極的に行われている。
【０００３】
この点で、低電圧動作を実現するとともに、従来の機器にも使用できるように、広い電源電圧範囲での動作が求められている。また、低消費電力モードを有効に活用するために、低消費電力モード時の消費電力の低減、および通常動作モードへの高速な復帰が要求されている。
【０００４】
低消費電力モードでは、動作が不要なモジュールなどは電源供給を停止することで低消費電力を実現することが多い。このような低消費電力モードと通常動作モードとの複数の動作モードを有し、かかる動作モード間での切換を可能とする文献として、特許文献１および特許文献２が存在している。
【０００５】
そして、この場合、通常動作モードと低消費電力モードとの切り替えが必要なため、低消費電力モードの消費電力だけでなく、低消費電力モードから通常動作モードへの復帰時間が重要な要素となる。
【０００６】
この点で、モジュールの復帰を検出する回路は、回路内部の特徴的な検知バイアス電圧が立ち上がったことを検出する検出回路と、当該検出回路からの検知信号を遅延させる遅延回路等で構成されているが、広い電源電圧範囲での動作が求められる場合には、復帰に時間がかかる低電源電圧の動作での遅延時間に律則され、高速な復帰が可能な高電源電圧で動作する場合には不要な待ち時間が長いという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−２０３８０４号公報
【特許文献２】特開平８−２７４６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような問題を解決するためになされたものであって、高電源電圧で動作する場合に不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施例に従うデータ処理装置は、電源供給を制限して低消費電力で動作する第１モードと、電源供給を制限せずに通常動作する第２モードとを有し、種々の電圧の電源供給で動作が可能なデータ処理装置であって、演算処理部と、演算処理部と協働して動作する周辺部と、第１モードから第２モードへの切り替えの際に各部の復帰を検知して起動タイミングを制御するための管理部とを設ける。周辺部は、第１モードの際に電源供給が制限される所定の機能を実行する少なくとも１つのモジュールと、第１モードから第２モードへの切り替えの際に、モジュールに対応して設けられ、モジュールの少なくとも一部の復帰を検知して、検知信号を出力するための復帰検知回路と、第１モードから第２モードへの切り替えの際に、電源供給の電圧が低い場合に合わせてモジュール全体が復帰するまで検知信号の管理部への出力を遅延させるための遅延回路とを含む。遅延回路の遅延時間は、電源供給の電圧に従い遅延回路に流れる動作電流に起因して、電源供給の電圧が低い場合よりも電源電圧が高い場合の方が短くなるように調整される。
【発明の効果】
【００１０】
本発明の一実施例によれば、高電源電圧で動作する場合に不要な待ち時間を抑制して高速な復帰が可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に従うデータ処理装置１の概略ブロック図である。
【図２】本発明の実施の形態１に従う電源回路２２の一部を説明する図である。
【図３】本発明の実施の形態１に従う復帰対象回路の復帰の流れを説明する図である。
【図４】広い電源電圧範囲での動作が可能なデータ処理装置において、与えられる電源電圧に応じた電圧レベルの変化を説明する図である。
【図５】比較例としての遅延回路３００の構成を説明する図である。
【図６】内部ノードＮ０の電圧レベルの変化を説明する図である。
【図７】本発明の実施の形態１に従う遅延回路６０の構成を説明する図である。
【図８】本発明の実施の形態１の変形例に従う復帰対象回路の復帰の流れを説明する図である。
【図９】本発明の実施の形態１の変形例に従う遅延回路３０の構成を説明する図である。
【図１０】本発明の実施の形態２に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。
【図１１】本発明の実施の形態２の変形例に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。
【発明を実施するための形態】
【００１２】
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１に従うデータ処理装置１の概略ブロック図である。
【００１４】
図１を参照して、データ処理装置１は、ＣＰＵ（Central Processing Unit）２と、ＳＲＡＭ（Static Random Access Memory）４と、フラッシュメモリ６と、周辺部８と、システム制御部１０と、Ｉ／Ｏ部１２とを含む。なお、データ処理装置は、広い電源電圧範囲（種々の電圧レベル）での動作が可能であるものとする。
【００１５】
ＣＰＵ２は、各部との間でデータの授受を実行して演算処理する装置である。
ＳＲＡＭ４およびフラッシュメモリ６は、記憶装置であり各種プログラムの格納領域およびＣＰＵ２のワーク領域等として用いられる。
【００１６】
Ｉ／Ｏ部１２は、外部装置とＣＰＵ２との間でデータの入出力を実行するためのインターフェイスである。
【００１７】
周辺部８は、ＣＰＵ２と協働して動作する各種機能を実現するためのハードウェア等を含むものである。
【００１８】
システム制御部１０は、データ処理装置１の状態を管理等するハードウェアを含むものであり、後述するが低消費電力モードや通常動作モードの切り替え等を実行する。
【００１９】
周辺部８は、期間を計測するタイマ１４と、アナログ信号をデジタル信号に変換するＡＤＣ（Analog to Digital Converter）１６と、汎用のＩ／Ｏポートであり、ＣＰＵ２等から任意に設定可能なＧＰＩＯ（General Purpose Input/Output）１８と、デジタル信号をアナログ信号に変換するＤＡＣ（Digital to Analog Converter）２０とを含む。なお、本例においては、ＳＲＡＭ（Static Random Access Memory）４あるいはフラッシュメモリ６を周辺部８とは別に設けている構成について説明したが、特にこれに限られず、周辺部８の一部として設ける構成とすることも可能である。
【００２０】
システム制御部１０は、電源電圧の供給を受けて各部へ供給する各種の電圧を生成する電源回路２２と、クロック信号を生成するクロック２４と、低消費電力モードや通常動作モード等の各種の動作モードを制御するモード制御回路２６とを含む。
【００２１】
図２は、本発明の実施の形態１に従う電源回路２２の一部を説明する図である。
図２を参照して、電源回路２２は、電源電圧Ｖｃｃの供給を受けて、各回路の動作に用いられるバイアス電圧Ｖｂｉａｓを生成するバイアス電圧生成回路２３と、後述する検知用バイアス電圧の比較対象として用いられる基準電圧Ｖｒｅｆを生成する基準電圧生成回路２５とを含む。なお、これに限られず、他のデータ処理装置を動作する上で必要な電圧も生成される。
【００２２】
バイアス電圧生成回路２３は、バイアス電圧Ｖｂｉａｓとして、ＰチャネルＭＯＳトランジスタにバイアス電圧を供給するためのＶｐｂｉａｓと、ＮチャネルＭＯＳトランジスタにバイアス電圧を供給するためのＶｎｂｉａｓとをそれぞれ生成する。当該バイアス電圧は、ＰチャネルＭＯＳトランジスタあるいはＮチャネルＭＯＳトランジスタにおいて一定の電流が流れる定電流源となるように供給される。
【００２３】
図３は、本発明の実施の形態１に従う復帰対象回路の復帰の流れを説明する図である。
図３を参照して、ここでは、復帰対象回路として、バイアス電圧Ｖｐｂｉａｓの供給を受けて復帰する回路について説明する。
【００２４】
本発明の実施の形態においては、低消費電力モードにおいて、周辺部８の少なくとも一部の回路（タイマ１４等）は、電源の供給が停止して動作していない状態であるものとする。当該状態とすることにより低消費電力モードにおける消費電力を低減することが可能である。
【００２５】
そして、低消費電力モードから通常動作モードに移行する場合に、電源の供給が停止して動作が停止している回路（復帰対象回路）に対して復帰するように指示する。具体的には、システム制御部１０のモード制御回路２６は、低消費電力モードから通常動作モードに移行する際に、電源の供給が停止して動作が停止している回路（復帰対象回路）に必要なバイアス電圧が供給されるように指示する。本例においては、一例として、電源回路２２で生成されるバイアス電圧Ｖｐｂｉａｓを供給する。なお、モード制御回路２６から復帰対象回路に対して必要に応じて当該バイアス電圧とともに復帰信号（活性化信号）を入力するようにしても良い。
【００２６】
本例においては、電源電圧Ｖｃｃと復帰対象回路との間には、ＰチャネルＭＯＳトランジスタＰＴ１が設けられ、当該ＰチャネルＭＯＳトランジスタＰＴ１のゲートにバイアス電圧Ｖｐｂｉａｓが供給される。当該バイアス電圧Ｖｐｂｉａｓが与えられて定電流回路が形成され、復帰対象回路に定電流が供給されて、電源の供給が開始され復帰動作が実行される。
【００２７】
図示しないが、当該復帰対象回路の復帰を検知するために復帰対象回路内部の一部の特徴的な内部ノードの電圧レベルを監視する。具体的には、当該内部ノードの電圧レベルを監視して、当該内部ノードの電圧レベルが所定の電圧レベル以上となったかどうかを判断して、所定の電圧レベル以上となった場合に復帰対象回路の少なくとも一部の機能が復帰したことを検知する検知信号を出力する。具体的には、比較器ＣＰは、所定の内部ノードの電圧レベルである検知用バイアス電圧Ｖｘと基準電圧Ｖｒｅｆとを比較して、検知用バイアス電圧が基準電圧Ｖｒｅｆを超えたかどうかを判断し、基準電圧Ｖｒｅｆを超えた場合に検知信号を出力する。そして、検知信号は、遅延回路６０に入力される。遅延回路６０は、復帰対象回路の機能全体が復帰するまで検知信号を所定の期間遅延させてモード制御回路２６に出力する。
【００２８】
遅延回路６０における検知信号の遅延期間は、検知信号が出力されて復帰対象回路の一部分が復帰してから復帰対象回路の全体が完全に復帰するのに要する時間以上の期間、検知信号が遅延するように調整される。当該構成により、モード制御回路２６に検知信号が入力された場合には、復帰対象回路は完全に復帰しており、種々の動作が可能となっている。
【００２９】
図４は、広い電源電圧範囲での動作が可能なデータ処理装置において、与えられる電源電圧に応じた電圧レベルの変化を説明する図である。
【００３０】
図４を参照して、電源電圧（電源供給）の電圧レベルが高い場合、例えば、電源電圧Ｖｃｃ１が供給される場合、当該電源電圧Ｖｃｃ１が所望の電圧レベルに到達するまでの時間は時間Ｔ２である場合が示されている。また、その半分の１／２・Ｖｃｃ１の電圧レベルに到達するまでの時間は、時間Ｔ１である場合が示されている。
【００３１】
一方で、電源電圧Ｖｃｃ２（＝１／２・Ｖｃｃ１）が供給される場合、当該電源電圧Ｖｃｃ２が所望の電圧レベルに到達するまでの時間は時間Ｔ２＃である。また、その半分の１／２・Ｖｃｃ２の電圧レベルに到達するまでの時間は、時間Ｔ１＃である場合が示されている。
【００３２】
したがって、与えられる電源電圧の電圧レベルに従って、所望の電圧レベルに到達する時間が異なり、一般的に電圧レベルが低い程、所望の電圧レベルに到達する時間は長い。すなわち、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定する必要がある。
【００３３】
図５は、比較例としての遅延回路３００の構成を説明する図である。
図５（Ａ）を参照して、遅延回路３００は、入力信号ＩＮの入力を受けるインバータ３０４，３２４と、ＰチャネルＭＯＳトランジスタ３０２，３１２，３１４と、ＮチャネルＭＯＳトランジスタ３０６，３０８，３１６と、ラッチ回路３２２と、コンデンサ３１０とを含む。
【００３４】
ＰチャネルＭＯＳトランジスタ３０２と、ＮチャネルＭＯＳトランジスタ３０６と、ＮチャネルＭＯＳトランジスタ３０８とは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ３０２と、ＮチャネルＭＯＳトランジスタ３０６のゲートは、インバータ３０４の反転信号の入力を受ける。ＮチャネルＭＯＳトランジスタ３０８は、バイアス電圧Ｖｎｂｉａｓの供給を受ける。
【００３５】
コンデンサ３１０は、ＰチャネルＭＯＳトランジスタ３０２とＮチャネルＭＯＳトランジスタ３０６との接続ノード（内部ノードＮ０）と、接地電圧ＧＮＤとの間に設けられる。
【００３６】
ＰチャネルＭＯＳトランジスタ３１２と、ＮチャネルＭＯＳトランジスタ３１４と、ＮチャネルＭＯＳトランジスタ３１６とは、電源電圧Ｖｃｃと接地電圧ＧＮＤと電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ３１２のゲートは、バイアス電圧Ｖｐｂｉａｓの供給を受ける。ＰチャネルＭＯＳトランジスタ３１４と、ＮチャネルＭＯＳトランジスタ３１６のゲートは、内部ノードＮ０と電気的に結合される。
【００３７】
ＰチャネルＭＯＳトランジスタ３１４とＮチャネルＭＯＳトランジスタ３１６との接続ノード（内部ノードＮ１）は、ラッチ回路３２２の入力ノードと電気的に結合される。
【００３８】
ラッチ回路３２２は、２段に接続されたＮＯＲ回路３１８，３２０とで構成される。ＮＯＲ回路３１８の入力ノードは、内部ノードＮ１と電気的に結合され、他方の入力ノードは、ＮＯＲ回路３２０の出力ノードと電気的に結合される。また、ＮＯＲ回路３２０の入力ノードは、ＮＯＲ回路３１８の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ＥＮの入力を受ける。
【００３９】
遅延回路３００の動作について説明する。
一例として、検知信号が入力信号ＩＮとして入力された場合、入力信号ＩＮは「Ｈ」レベルから「Ｌ」レベルに立ち下がるものとする。なお、初期状態において、入力信号は「Ｈ」レベルであるためＰチャネルＭＯＳトランジスタ３０２がＯＮし、電源電圧ＶｃｃとノードＮ０とが電気的に結合され、コンデンサ３１０に電荷が蓄積され、ノードＮ０の電圧レベルはＶｃｃである。そして、入力信号ＩＮ（「Ｌ」レベル）に従って、ＮチャネルＭＯＳトランジスタ３０６がＯＮする。ＮチャネルＭＯＳトランジスタ３０８のゲートにバイアス電圧Ｖｎｂｉａｓが供給されて定電流源として動作するためコンデンサ３１０に蓄積された電荷が引き抜かれて、ノードＮ０の電圧レベルが低下する。ノードＮ０の電圧レベルがＰチャネルＭＯＳトランジスタ３１４の閾値電圧Ｖｔｈに到達した場合にＰチャネルＭＯＳトランジスタ３１４がＯＮする。これに伴い電源電圧ＶｃｃとノードＮ１とが電気的に結合され、「Ｈ」レベルの信号がラッチ回路３２２に入力される。ラッチ回路３２２は、初期状態において「Ｌ」レベルにラッチした状態であり、活性化信号ＥＮ（「Ｈ」レベル）と、ノードＮ１の電圧レベル（「Ｈ」レベル）との入力に基づいて、「Ｈ」レベルの信号をラッチする。すなわち、出力信号ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移する。
【００４０】
図５（Ｂ）を参照して、ここでは、入力信号ＩＮに対応して出力信号ＯＵＴが遅延時間に従って遅延する場合が示されている。
【００４１】
当該構成において、遅延時間は、コンデンサ３１０に蓄積された電荷を定電流源により引き抜く時間に依存しており次式（１）に基づいて計算することが可能である。
【００４２】
遅延時間ｔ＝（Ｃ／Ｉ）・（Ｖｃｃ−Ｖｔｈ）・・・（１）となる。（Ｃ：コンデンサ３１０の容量、Ｉ：定電流値）
図６は、内部ノードＮ０の電圧レベルの変化を説明する図である。
【００４３】
図６に示されるように、次式（１）に従って変化する場合、一例として、遅延回路３００における遅延時間はＴ２となる。
【００４４】
したがって、回路特性に応じて、コンデンサ３１０の容量を調整することにより遅延時間Ｔ２を設定することが可能である。
【００４５】
ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように例えば、コンデンサ３１０の容量等により調整する。
【００４６】
一方で、当該上式（１）に示されるように、遅延回路３００における遅延時間は、電源電圧Ｖｃｃから閾値電圧Ｖｔｈまで電位レベルが下がるまでの時間に対応しているため電源電圧Ｖｃｃの電圧レベルに依存する。
【００４７】
それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間が例えば、コンデンサ３１０の容量等により調整しているにも係らず、電源電圧Ｖｃｃの電圧レベルがさらに高いため式（１）の（Ｖｃｃ−Ｖｔｈ）の値が大きくなり閾値電圧Ｖｔｈまで電位レベルが下がるまでの不要な時間がさらに遅延時間に付加される可能性がある。すなわち、高い電源電圧を用いた場合であっても回路動作の高速な復帰ができない可能性がある。
【００４８】
そこで、本発明の実施の形態１においては、遅延回路３００の代わりに遅延回路６０を設ける構成とする。
【００４９】
図７は、本発明の実施の形態１に従う遅延回路６０の構成を説明する図である。
図７（Ａ）を参照して、遅延回路６０は、ＰチャネルＭＯＳトランジスタ６２，６４，７２，７４と、ＮチャネルＭＯＳトランジスタ６６，７０と、ラッチ回路８０と、コンデンサ６８とを含む。
【００５０】
ＰチャネルＭＯＳトランジスタ６２と、ＰチャネルＭＯＳトランジスタ６４と、ＮチャネルＭＯＳトランジスタ６６とは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ６２のゲートは、バイアス電圧Ｖｐｂｉａｓの供給を受ける。ＰチャネルＭＯＳトランジスタ６４のゲートおよびＮチャネルＭＯＳトランジスタ６６のゲートは、入力信号ＩＮの入力を受ける。
【００５１】
コンデンサ６８は、ＰチャネルＭＯＳトランジスタ６４とＮチャネルＭＯＳトランジスタ６６との接続ノード（内部ノードＮ２）と、接地電圧ＧＮＤとの間に設けられる。
【００５２】
ＰチャネルＭＯＳトランジスタ７４と、ＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７０とは、電源電圧Ｖｃｃと接地電圧ＧＮＤと電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ７４のゲートは、バイアス電圧Ｖｐｂｉａｓの供給を受ける。ＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７０のゲートは、内部ノードＮ２と電気的に結合される。
【００５３】
ＰチャネルＭＯＳトランジスタ７２とＮチャネルＭＯＳトランジスタ７０との接続ノード（内部ノードＮ３）は、ラッチ回路８０の入力ノードと電気的に結合される。
【００５４】
ラッチ回路８０は、２段に接続されたＮＡＮＤ回路７６，７８とで構成される。ＮＡＮＤ回路７６の入力ノードは、内部ノードＮ３と電気的に結合され、他方の入力ノードは、ＮＡＮＤ回路７８の出力ノードと電気的に結合される。また、ＮＡＮＤ回路７８の入力ノードは、ＮＡＮＤ回路７６の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ＥＮの入力を受ける。
【００５５】
遅延回路６０の動作について説明する。
一例として、検知信号が入力信号ＩＮとして入力された場合、入力信号ＩＮは「Ｈ」レベルから「Ｌ」レベルに立ち下がるものとする。なお、初期状態において、入力信号は「Ｈ」レベルであるためＮチャネルＭＯＳトランジスタ６６がＯＮし、接地電圧ＧＮＤとノードＮ２とが電気的に結合され、コンデンサ６８の電荷は放電され、ノードＮ２の電圧レベルはＧＮＤである。そして、入力信号ＩＮ（「Ｌ」レベル）に従って、ＰチャネルＭＯＳトランジスタ６４がＯＮする。ＰチャネルＭＯＳトランジスタ６２のゲートにバイアス電圧Ｖｐｂｉａｓが供給されて定電流源として動作するためコンデンサ６８に電荷を充電し、ノードＮ２の電圧レベルが上昇する。ノードＮ２の電圧レベルがＮチャネルＭＯＳトランジスタ７０の閾値電圧Ｖｔｈを超えた場合にＮチャネルＭＯＳトランジスタ７０がＯＮする。これに伴い接地電圧ＧＮＤとノードＮ３とが電気的に結合され、「Ｌ」レベルの信号がラッチ回路８０に入力される。ラッチ回路８０は、初期状態において「Ｈ」レベルにラッチした状態であり、活性化信号ＥＮ（「Ｈ」レベル）と、ノードＮ３の電圧レベル（「Ｌ」レベル）との入力に基づいて、「Ｌ」レベルの信号をラッチする。すなわち、出力信号ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移する。
【００５６】
図７（Ｂ）を参照して、ここでは、入力信号ＩＮに対応して出力信号ＯＵＴが遅延時間に従って遅延する場合が示されている。
【００５７】
当該構成において、遅延時間は、コンデンサ６８に電荷を充電する時間に依存しており次式（２）に基づいて計算することが可能である。
【００５８】
遅延時間ｔ＝（Ｃ／Ｉ）・（Ｖｔｈ）・・・（２）となる。（Ｃ：コンデンサ６８の容量、Ｉ：定電流値）
したがって、図６に示されるように、次式（２）に従って変化する場合、一例として、遅延回路６０における遅延時間はＴ１となる。
【００５９】
したがって、回路特性に応じて、コンデンサ６８の容量を調整することにより遅延時間Ｔ１を設定することが可能である。
【００６０】
ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように調整される。
【００６１】
ここで、当該上式（２）に示されるように、遅延回路６０における遅延時間は、接地電圧ＧＮＤから閾値電圧Ｖｔｈまで電位レベルが上がるまでの時間に対応しているため電源電圧Ｖｃｃの電圧レベルが高い場合に不要な時間が付加されることはない。すなわち、式（１）と異なり式（２）には、電源電圧Ｖｃｃが含まれておらず、電圧レベルの遷移は０〜Ｖｔｈまでで電源電圧に依存しない。
【００６２】
それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間に設定されるが、当該遅延時間は、電源電圧の電圧レベルが高い場合に不要な時間が付加されることはなく、電源電圧が高い場合における回路動作の復帰が遅くなることはない。
【００６３】
そして、当該式（２）において、コンデンサ６８の容量および閾値電圧Ｖｔｈは固定値であるが、電源電圧Ｖｃｃの電圧レベルが高い場合に定電流源として流れる定電流値Ｉは増加する。すなわち、バイアス電圧の供給を受けて流れる動作電流は変化する。
【００６４】
したがって、定電流値Ｉが電源電圧Ｖｃｃの電圧レベルに依存して変化するため高い電源電圧を用いた場合には、早く所望のレベルである電圧レベルＶｔｈに遷移することになり遅延時間を短くすることが可能である。
【００６５】
すなわち、復帰対象回路および遅延回路は、同じ特性の電流値に依存するため復帰対象回路の復帰時間が短い場合には、遅延時間も短くなり、復帰対象回路の復帰時間が長い場合には遅延時間も長くなり、電源電圧の電圧レベルに応じた復帰動作が可能となる。
【００６６】
それゆえ、高い電源電圧を用いる場合であっても不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。
【００６７】
（実施の形態１の変形例）
上記においては、復帰対象回路としてバイアス電圧Ｖｐｂｉａｓが与えられる場合の遅延回路について説明した。
【００６８】
本発明の実施の形態１の変形例においては、バイアス電圧Ｖｎｂｉａｓが与えられる場合の構成について説明する。
【００６９】
図８は、本発明の実施の形態１の変形例に従う復帰対象回路の復帰の流れを説明する図である。
【００７０】
図８を参照して、ここでは、復帰対象回路として、バイアス電圧Ｖｎｂｉａｓの供給を受けて復帰する回路について説明する。
【００７１】
本発明の実施の形態においては、低消費電力モードにおいて、周辺部８の少なくとも一部の回路（タイマ１４等）は、電源の供給が停止して動作していない状態であるものとする。当該状態とすることにより低消費電力モードにおける消費電力を低減することが可能である。
【００７２】
そして、低消費電力モードから通常動作モードに移行する場合に、電源の供給が停止して動作が停止している回路（復帰対象回路）に対して復帰するように指示する。具体的には、システム制御部１０のモード制御回路２６は、低消費電力モードから通常動作モードに移行する際に、電源の供給が停止して動作が停止している回路（復帰対象回路）に必要なバイアス電圧が供給されるように指示する。本例においては、一例として、電源回路２２で生成されるバイアス電圧Ｖｎｂｉａｓを供給する。なお、モード制御回路２６から復帰対象回路に対して必要に応じて当該バイアス電圧とともに復帰信号（活性化信号）を入力するようにしても良い。
【００７３】
本例においては、接地電圧ＧＮＤと復帰対象回路との間には、ＮチャネルＭＯＳトランジスタＮＴ１が設けられ、当該ＮチャネルＭＯＳトランジスタＮＴ１のゲートにバイアス電圧Ｖｎｂｉａｓが供給される。当該バイアス電圧Ｖｎｂｉａｓが与えられて定電流回路が形成され、復帰対象回路から定電流が流れて、復帰動作が実行される。
【００７４】
図示しないが、当該復帰対象回路の復帰を検知するために復帰対象回路内部の一部の特徴的な内部ノードの電圧レベルを監視する。具体的には、当該内部ノードの電圧レベルを監視して、当該内部ノードの電圧レベルが所定の電圧レベル以上となったかどうかを判断して、所定の電圧レベル以上となった場合に復帰対象回路の少なくとも一部の機能が復帰したことを検知する検知信号を出力する。具体的には、比較器ＣＰは、所定の内部ノードの電圧レベルである検知用バイアス電圧Ｖｙと基準電圧Ｖｒｅｆとを比較して、検知用バイアス電圧が基準電圧Ｖｒｅｆを超えたかどうかを判断し、基準電圧Ｖｒｅｆを超えた場合に検知信号を出力する。そして、検知信号は、遅延回路６０に入力される。遅延回路６０は、復帰対象回路の機能全体が復帰するまで検知信号を所定の期間遅延させてモード制御回路２６に出力する。
【００７５】
遅延回路６０における検知信号の遅延期間は、検知信号が出力されて復帰対象回路の一部分が復帰してから復帰対象回路の全体が完全に復帰するのに要する時間以上の期間、検知信号が遅延するように調整される。当該構成により、モード制御回路２６に検知信号が入力された場合には、復帰対象回路は完全に復帰しており、種々の動作が可能となっている。
【００７６】
図９は、本発明の実施の形態１の変形例に従う遅延回路３０の構成を説明する図である。
【００７７】
図９（Ａ）を参照して、遅延回路３０は、入力信号ＩＮの入力を受けるインバータ３４，５６と、ＰチャネルＭＯＳトランジスタ３２，４２と、ＮチャネルＭＯＳトランジスタ３６，３８，４４，４６と、ラッチ回路５２と、コンデンサ４０とを含む。
【００７８】
ＰチャネルＭＯＳトランジスタ３２と、ＮチャネルＭＯＳトランジスタ３６と、ＮチャネルＭＯＳトランジスタ３８とは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３６のゲートは、インバータ３４の出力信号の入力を受ける。ＮチャネルＭＯＳトランジスタ３８のゲートは、バイアス電圧Ｖｎｂｉａｓの入力を受ける。
【００７９】
コンデンサ４０は、電源電圧Ｖｃｃと、ＰチャネルＭＯＳトランジスタ３４とＮチャネルＭＯＳトランジスタ３６との接続ノード（内部ノードＮ４）と、電源電圧Ｖｃｃとの間に設けられる。
【００８０】
ＰチャネルＭＯＳトランジスタ４２と、ＮチャネルＭＯＳトランジスタ４４と、ＮチャネルＭＯＳトランジスタ４６とは、電源電圧Ｖｃｃと接地電圧ＧＮＤと電気的に直列に結合され、ＰチャネルＭＯＳトランジスタ４２のゲートおよびＮチャネルＭＯＳトランジスタ４４のゲートは、内部ノードＮ４と電気的に結合される。ＮチャネルＭＯＳトランジスタ４６のゲートは、バイアス電圧Ｖｎｂｉａｓの供給を受ける。
【００８１】
ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳトランジスタ４４との接続ノード（内部ノードＮ５）は、ラッチ回路５２の入力ノードと電気的に結合される。
【００８２】
ラッチ回路５２は、２段に接続されたＮＯＲ回路４８，５０とで構成される。ＮＯＲ回路４８の入力ノードは、内部ノードＮ５と電気的に結合され、他方の入力ノードは、ＮＯＲ回路５０の出力ノードと電気的に結合される。また、ＮＯＲ回路５０の入力ノードは、ＮＯＲ回路４８の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ＥＮの入力を受ける。
【００８３】
遅延回路３０の動作について説明する。
一例として、検知信号が入力信号ＩＮとして入力された場合、入力信号ＩＮは「Ｈ」レベルから「Ｌ」レベルに立ち下がるものとする。なお、初期状態において、入力信号は「Ｈ」レベルであるためＰチャネルＭＯＳトランジスタ３２がＯＮし、電源電圧ＶｃｃとノードＮ４とが電気的に結合され、ノードＮ４の電圧レベルは電源電圧Ｖｃｃである。コンデンサ４０の一方および他方は電圧Ｖｃｃと接続されているため充電されない。
【００８４】
そして、入力信号ＩＮ（「Ｌ」レベル）に従って、ＮチャネルＭＯＳトランジスタ３６がＯＮする。また、ＮチャネルＭＯＳトランジスタ３８のゲートにバイアス電圧Ｖｎｂｉａｓが供給されて定電流源として動作する。コンデンサ４０に電荷が充電されてノードＮ４の電圧レベルが電源電圧Ｖｃｃ−Ｖｔｈとなった場合にＰチャネルＭＯＳトランジスタ４２がＯＮする。これに伴い電源電圧ＶｃｃとノードＮ５とが電気的に結合され、「Ｈ」レベルの信号がラッチ回路５２に入力される。ラッチ回路５２は、初期状態において「Ｌ」レベルにラッチした状態であり、活性化信号ＥＮ（「Ｈ」レベル）と、ノードＮ５の電圧レベル（「Ｈ」レベル）との入力に基づいて、「Ｈ」レベルの信号をラッチする。すなわち、出力信号ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移する。
【００８５】
図９（Ｂ）を参照して、ここでは、入力信号ＩＮに対応して出力信号ＯＵＴが遅延時間に従って遅延する場合が示されている。
【００８６】
当該構成において、遅延時間は、コンデンサ４０に電荷を充電してノードＮ４の電圧レベルが電圧ＶｃｃからＶｃｃ−Ｖｔｈに遷移するまでの時間に依存しており次式（２）に基づいて計算することが可能である。
【００８７】
遅延時間ｔ＝（Ｃ／Ｉ）・（Ｖｔｈ）・・・（３）となる。（Ｃ：コンデンサ４０の容量、Ｉ：定電流値）
したがって、回路特性に応じて、コンデンサ４０の容量を調整することにより遅延時間を設定することが可能である。
【００８８】
ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように調整される。
【００８９】
ここで、当該上式（３）に示されるように、遅延回路３０における遅延時間は、電圧Ｖｃｃから電圧Ｖｃｃ−Ｖｔｈに下がるまでの時間に対応しているため電源電圧Ｖｃｃの電圧レベルが高い場合に不要な時間が付加されることはない。すなわち、式（１）と異なり、式（３）には、電源電圧Ｖｃｃが含まれておらず、電圧レベルの遷移はＶｃｃ〜Ｖｃｃ−Ｖｔｈまでで閾値電圧Ｖｔｈに依存し、電源電圧Ｖｃｃに依存しない。
【００９０】
それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間に設定されるが、当該遅延時間は、電源電圧の電圧レベルが高い場合に不要な時間が付加されることはなく、電源電圧が高い場合における回路動作の復帰が遅くなることはない。
【００９１】
そして、当該式（３）において、コンデンサ４０の容量および閾値電圧Ｖｔｈは固定値であるが、電源電圧Ｖｃｃの電圧レベルが高い場合に定電流源として流れる定電流値Ｉは増加する。すなわち、バイアス電圧の供給を受けて流れる動作電流は変化する。
【００９２】
したがって、定電流値Ｉが電源電圧Ｖｃｃの電圧レベルに依存して変化するため高い電源電圧を用いた場合には、早く所望のレベルである電圧レベルＶｃｃ−Ｖｔｈに遷移することになり遅延時間を短くすることが可能である。
【００９３】
すなわち、復帰対象回路および遅延回路は、同じ特性の電流値に依存するため復帰対象回路の復帰時間が短い場合には、遅延時間も短くなり、復帰対象回路の復帰時間が長い場合には遅延時間も長くなり、電源電圧の電圧レベルに応じた復帰動作が可能となる。
【００９４】
それゆえ、高い電源電圧を用いる場合であっても不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。
【００９５】
なお、本例においては、復帰対象回路に対してバイアス電圧Ｖｎｂｉａｓが与えられる場合にバイアス電圧Ｖｎｂｉａｓで動作する遅延回路３０の構成について説明したが、図７で説明したバイアス電圧Ｖｐｂｉａｓで動作する遅延回路６０を用いた構成とすることも可能である。また、図３で説明した復帰対象回路に対してバイアス電圧Ｖｎｂｉａｓで動作する遅延回路３０を用いた構成とすることも可能である。
【００９６】
一方で、バイアス電圧ＶｎｂｉａｓおよびＶｐｂｉａｓに従って回路に流れる動作電流はそれぞれ異なるため復帰対象回路に対応したバイアス電圧で動作する遅延回路とすることにより、復帰対象回路の回路特性に対応した遅延時間の調整を容易に実行することが可能である。また、復帰動作におけるバイアス電圧生成回路２３から出力されるバイアス電圧ＶｎｂｉａｓあるいはＶｐｂｉａｓの生成タイミングが異なる場合には、復帰対象回路に対応したバイアス電圧で動作する遅延回路とすることが望ましい。
【００９７】
（実施の形態２）
上記の実施の形態１においては、復帰対象回路の復帰を検知するためにそれぞれに遅延回路を設ける構成について説明したが、復帰対象回路の復帰順番が予め定められている場合の遅延回路の構成について説明する。
【００９８】
図１０は、本発明の実施の形態２に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。
【００９９】
図１０を参照して、本例においては、複数の復帰対象回路Ａ〜Ｃが設けられており、復帰対象回路Ａ→Ｂ→Ｃの順番に復帰させる場合が示されている。
【０１００】
具体的には、モード制御回路２６は、復帰対象回路Ａに対して復帰信号Ｆ１が与えて検知信号Ｐの入力を受けて、次に復帰対象回路Ｂに対して復帰信号Ｆ２を与える。そして、検知信号Ｑの入力を受けて、次に、復帰対象回路Ｃに対して復帰信号Ｆ３を与える。そして、検知信号Ｒが遅延回路６０（３０）に入力されて遅延した検知信号Ｒがモード制御回路２６に入力されて復帰が完了する。
【０１０１】
すなわち、従来の構成においては、検知信号Ｐの後に遅延回路を設けて復帰対象回路Ａが完全に復帰するまで遅延回路で検知信号Ｐを遅延させる構成としていたが、本発明の実施の形態２においては、復帰順番が予め定められている場合には、復帰対象回路それぞれに対して遅延回路を設ける構成ではなく、最後の順番の復帰対象回路に対してのみ対応する遅延回路を設ける。検知信号Ｐが検知された場合に復帰対象回路Ａは完全には復帰していないが、復帰対象回路ＢあるいはＣが復帰動作をしている間に完全に復帰するため復帰動作を進める構成である。そして、最後の順番の復帰対象回路Ｃに対してのみ当該復帰対象回路Ｃに対応する遅延回路を設けて、当該復帰対象回路Ｃが完全に復帰したことを検知して復帰動作を完了させる。
【０１０２】
複数の復帰対象回路の復帰動作を実行する場合において、復帰順番が予め定められている場合に、それぞれが完全に復帰するまで待つのではなく、後段の復帰対象回路の復帰動作を進めることにより、後段の復帰対象回路の復帰動作中に前段の復帰対象回路の復帰動作を完了させて複数の復帰対象回路全体の復帰に係る時間を短縮することが可能となる。
【０１０３】
また、当該構成により、復帰対象回路それぞれに対して遅延回路を設ける必要が無いため回路の部品点数を削減することも可能である。
【０１０４】
（実施の形態２の変形例）
図１１は、本発明の実施の形態２の変形例に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。
【０１０５】
図１１を参照して、図１０の構成と比較して、複数の復帰対象回路Ａ〜Ｃについて供給されるバイアス電圧の種類が示されている点が異なる。
【０１０６】
ここでは、復帰対象回路Ａは、Ｎバイアス（Ｖｎｂｉａｓ）が供給され、復帰対象回路Ｂは、Ｐバイアス（Ｖｐｂｉａｓ）が供給され、復帰対象回路Ｃは、Ｎバイアス（Ｖｎｂｉａｓ）が供給される場合が示されている。
【０１０７】
当該場合において、最後の順番の復帰対象回路Ｃに対応した遅延回路を設ける。具体的には、Ｎバイアスが供給される復帰対象回路Ｃに対応して遅延回路３０を設けた構成とする。
【０１０８】
当該構成により、復帰対象回路に対応したバイアス電圧で動作する遅延回路を設ける。復帰対象回路の回路特性に対応した遅延時間の調整を容易に実行することが可能であり、上記したように不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。
【０１０９】
また図１１では、最終の復帰対象回路Ｃの出力を検知する検知回路ＣＰ３の検知信号Ｒを遅延回路で遅延させることが記載されているが、図１２に示すように検知回路を有さず、遅延回路のみで復帰を待っても良い。かかる構成とすることで、検知回路ＣＰ３に供給する基準電圧Ｖｒｅｆ３の生成が不要とできる。
【０１１０】
（その他の形態）
上記においては、データ処理装置において、広い電源電圧範囲（種々の電源供給）で動作可能な場合について説明してきた。この点で、電源電圧の電圧範囲に従ってデータ処理装置が最適な動作ができるように電源電圧範囲によって動作周波数や復帰時間を個別に定義するようにしても良い。
【０１１１】
例えば、データ処理装置について、１．６Ｖ〜５．５Ｖの電源電圧範囲で動作可能である場合について説明する。
【０１１２】
電源電圧範囲を範囲１（１．６Ｖ〜１．８Ｖ）、範囲２（１．８Ｖ〜３．３Ｖ）、範囲３（３．３Ｖ〜５．５Ｖ）のように３つの範囲に分類する。
【０１１３】
そして、それぞれにクロック２４の動作周波数と低消費電力モードからの復帰時間を定義する。
【０１１４】
具体的には、クロック２４の最高動作周波数（範囲１：Ｆｍａｘ≦２０ＭＨｚ、範囲２：Ｆｍａｘ≦３０ＭＨｚ、 範囲３：Ｆｍａｘ≦５０ＭＨｚ）と低消費電力モードからの復帰時間（範囲１：ｔ≧２０μｓ、 範囲２：ｔ≧５μｓ、 範囲３：ｔ≧１μｓ）とを定義する。
【０１１５】
そして、電源電圧範囲がどの範囲に属するかに従って、クロック２４の最高動作周波数および復帰時間を切り替える。具体的には、最高動作周波数の切り替えについては、外部からの指示に従ってクロック２４の最高動作周波数を切り替えるようにしても良いし、内部的にＣＰＵ２等からの指示によって切り替えるようにすることも可能である。
【０１１６】
復帰時間の切り替えについては、例えば、それぞれの復帰時間に対応する遅延回路を設けて、遅延回路を切り替えることにより実現することが可能である。あるいは、遅延回路に容量値が互いに異なる複数のコンデンサを設けて、当該コンデンサを選択的に切り替えて遅延回路の遅延時間すなわち、復帰時間を切り替えるようにすることも可能である。
【０１１７】
これにより、範囲１のような低電圧動作の場合は、通常動作モードでの動作周波数は低く抑えられるが、その分消費電力も低く抑えられ、かつ低消費電力モード時の消費電力も小さくなり、全体の消費電力は低く抑えられる。
【０１１８】
また、範囲３のような高電圧動作の場合は、通常動作モードでは高い周波数で動作が可能になり、その分消費電力も増える。しかしながら、低消費電力モードからの復帰時間は早くなるので、動作しない期間は低消費電力モードに移行することで、全体の消費電力を低く抑えることが可能である。
【０１１９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２０】
１ データ処理装置、２ ＣＰＵ、４ ＳＲＡＭ、６ フラッシュメモリ、８ 周辺部、１０ システム制御部、１２ Ｉ／Ｏ部、１４ タイマ、２２ 電源回路、２３ バイアス電圧生成回路、２４ クロック、２５ 基準電圧生成回路、２６ モード制御回路、３０，６０，３００ 遅延回路。
【特許請求の範囲】
【請求項１】
電源供給を制限して低消費電力で動作する第１モードと、電源供給を制限せずに通常動作する第２モードとを有し、種々の電圧の電源供給で動作が可能なデータ処理装置であって、
演算処理部と、
前記演算処理部と協働して動作する周辺部と、
前記第１モードから前記第２モードへの切り替えの際に各部の復帰を検知して起動タイミングを制御するための管理部とを備え、
前記周辺部は、
前記第１モードの際に電源供給が制限される所定の機能を実行する少なくとも１つのモジュールと、
前記第１モードから第２モードへの切り替えの際に、前記モジュールに対応して設けられ、前記モジュールの少なくとも一部の復帰を検知して、検知信号を出力するための復帰検知回路と、
前記第１モードから第２モードへの切り替えの際に、前記電源供給の電圧が低い場合に合わせて前記モジュール全体が復帰するまで前記検知信号の前記管理部への出力を遅延させるための遅延回路とを含み、
前記遅延回路の遅延時間は、前記電源供給の電圧に従い前記遅延回路に流れる動作電流に起因して、前記電源供給の電圧が低い場合よりも電源電圧が高い場合の方が短くなるように調整される、データ処理装置。
【請求項２】
前記遅延回路の遅延時間は、前記電源供給の電圧に基づく前記遅延回路の動作電流に従って前記電源供給の電圧に依存しない所定の電圧レベル差の遷移に対する時間に相当する、請求項１記載のデータ処理装置。
【請求項３】
前記電源供給の電圧に従い前記遅延回路に流れる動作電流を規定するためのバイアス電圧を生成するバイアス電圧生成回路をさらに備える、請求項１または２記載のデータ処理装置。
【請求項４】
前記バイアス電圧生成回路は、各部を復帰させるための電圧レベルが互いに異なる第１および第２のバイアス電圧を生成し、
前記モジュールが、前記第１および第２のバイアス電圧の一方のバイアス電圧の供給を受けて動作する場合には、前記遅延回路に流れる動作電流を規定するために対応する一方のバイアス電圧を供給する、請求項３に記載のデータ処理装置。
【請求項５】
前記周辺部には、前記第１のモードの際に電源供給が制限される所定の機能を実行する複数のモジュールが設けられ、
前記複数のモジュールにそれぞれ対応して複数の前記復帰検知回路が設けられ、
前記管理部は、前記複数のモジュールのそれぞれの復帰を順番に検知し、
前記遅延回路は、前記複数のモジュールのうちの最終のモジュールに対応する復帰検知回路の後に設けられる、請求項１〜４のいずれかに記載のデータ処理装置。
【請求項６】
前記電源供給の電圧の範囲を複数の区分に分類し、
分類された区分に従って、前記遅延回路の遅延時間を設定する、請求項１〜５のいずれかに記載のデータ処理装置。
【請求項１】
電源供給を制限して低消費電力で動作する第１モードと、電源供給を制限せずに通常動作する第２モードとを有し、種々の電圧の電源供給で動作が可能なデータ処理装置であって、
演算処理部と、
前記演算処理部と協働して動作する周辺部と、
前記第１モードから前記第２モードへの切り替えの際に各部の復帰を検知して起動タイミングを制御するための管理部とを備え、
前記周辺部は、
前記第１モードの際に電源供給が制限される所定の機能を実行する少なくとも１つのモジュールと、
前記第１モードから第２モードへの切り替えの際に、前記モジュールに対応して設けられ、前記モジュールの少なくとも一部の復帰を検知して、検知信号を出力するための復帰検知回路と、
前記第１モードから第２モードへの切り替えの際に、前記電源供給の電圧が低い場合に合わせて前記モジュール全体が復帰するまで前記検知信号の前記管理部への出力を遅延させるための遅延回路とを含み、
前記遅延回路の遅延時間は、前記電源供給の電圧に従い前記遅延回路に流れる動作電流に起因して、前記電源供給の電圧が低い場合よりも電源電圧が高い場合の方が短くなるように調整される、データ処理装置。
【請求項２】
前記遅延回路の遅延時間は、前記電源供給の電圧に基づく前記遅延回路の動作電流に従って前記電源供給の電圧に依存しない所定の電圧レベル差の遷移に対する時間に相当する、請求項１記載のデータ処理装置。
【請求項３】
前記電源供給の電圧に従い前記遅延回路に流れる動作電流を規定するためのバイアス電圧を生成するバイアス電圧生成回路をさらに備える、請求項１または２記載のデータ処理装置。
【請求項４】
前記バイアス電圧生成回路は、各部を復帰させるための電圧レベルが互いに異なる第１および第２のバイアス電圧を生成し、
前記モジュールが、前記第１および第２のバイアス電圧の一方のバイアス電圧の供給を受けて動作する場合には、前記遅延回路に流れる動作電流を規定するために対応する一方のバイアス電圧を供給する、請求項３に記載のデータ処理装置。
【請求項５】
前記周辺部には、前記第１のモードの際に電源供給が制限される所定の機能を実行する複数のモジュールが設けられ、
前記複数のモジュールにそれぞれ対応して複数の前記復帰検知回路が設けられ、
前記管理部は、前記複数のモジュールのそれぞれの復帰を順番に検知し、
前記遅延回路は、前記複数のモジュールのうちの最終のモジュールに対応する復帰検知回路の後に設けられる、請求項１〜４のいずれかに記載のデータ処理装置。
【請求項６】
前記電源供給の電圧の範囲を複数の区分に分類し、
分類された区分に従って、前記遅延回路の遅延時間を設定する、請求項１〜５のいずれかに記載のデータ処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１１４４７８（Ｐ２０１３−１１４４７８Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６０４０５（Ｐ２０１１−２６０４０５）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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