データ受信装置、データ転送制御装置およびデータ転送システム
【課題】 マスタから高速クロックで転送されるシリアルデータを、相対的に低速なクロックで受信して、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供する。
【解決手段】 マスタ１から送られてくるＮ×Ｍビットのシリアルデータを１つの転送サイクルで受信する際に、Ｎ×Ｍビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１に同期して、シフトレジスタ２０に入力して保持し、転送サイクルの残りの期間で、シフトレジスタ２０に保持したデータをスレーブ３側のクロック信号ＣＬＫ２に同期したシフト動作によりスレーブ３（受信部１０）に出力する。
【解決手段】 マスタ１から送られてくるＮ×Ｍビットのシリアルデータを１つの転送サイクルで受信する際に、Ｎ×Ｍビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１に同期して、シフトレジスタ２０に入力して保持し、転送サイクルの残りの期間で、シフトレジスタ２０に保持したデータをスレーブ３側のクロック信号ＣＬＫ２に同期したシフト動作によりスレーブ３（受信部１０）に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタから高速クロックで転送されるシリアルデータを、相対的に低速なクロックで受信して、低消費電力・低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムに関する。
【背景技術】
【０００２】
従来、マスタ（送信側）およびスレーブ（受信側）間のデータ転送において、信号線数に制約がある場合には、例えばマスタ・スレーブ間をデータ信号、クロック信号およびストローブ信号の３本の信号線を用いたシリアルデータ転送が行われている（例えば、特開２００５−３０１４２３号公報参照）。
【０００３】
従来のシリアルデータ転送について、図１２〜図１５を参照して説明する。図１２は従来のデータ転送システムを例示する構成図であり、マスタ（ＣＰＵボード）１０１からスレーブ（表示器）１０３へ転送サイクル毎に６４ビットシリアルデータ（表示データ）を転送するものである。シリアルデータ転送は、データ信号ＤＡＴＡ、クロック信号ＣＬＫおよびストローブ信号ＳＳの３本の信号線を用いた３線式で行われ、スレーブ（表示器）１０３側では、受信部１１０が６４ビットシリアルデータ（表示データ）を受信して、ＬＣＤドライバ１１２を介してＬＣＤ表示パネル１１３に表示する。
【０００４】
各信号（データ信号ＤＡＴＡ、クロック信号ＣＬＫおよびストローブ信号ＳＳ）は、図１３または図１４に示すタイミングで送信される。図１３の場合、受信部１１０では、ストローブ信号ＳＳがイネーブル（Ｌレベル）となる期間に、クロック信号ＣＬＫの立ち上がりタイミングで順次データがサンプリングされ、取り込んでいくこととなる。なお、６４ビットシリアルデータはバイト単位で連続して送受信される。また図１４は、バイト間に転送間隔Ｔｓが設けられている場合である。さらに、図１５に示すように、１転送サイクルの周期はＴｃであり、１バイト目から８バイト目までの６４ビットシリアルデータが転送された後、次の転送サイクルが開始されるまでの間は待ち状態となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３０１４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このようなシリアルデータ転送においては、スレーブ１０３側では、マスタ１０１側から送られてくる転送データの速度（即ちクロック信号ＣＬＫの周波数や１バイトの受信間隔）に応じた受信処理を行う必要がある。つまり、スレーブ１０３側で、マスタ１０１側の高速なクロック信号ＣＬＫを用いて受信処理する場合には、スレーブ１０３の動作周波数を高速にする必要があるが、消費電力が動作周波数に比例して増大するという事情がある。また、スレーブ１０３の動作周波数の高速化に伴って装置コストも増大するという事情もある。
【０００７】
一般的に、シリアルデータ転送におけるボーレート（Baud Rate）、バイト間の転送間隔Ｔｓおよび転送サイクルＴｃ等の通信仕様は、マスタ１０１およびスレーブ１０３の処理や構成部品の仕様に応じて設計段階で決定される。したがって、例えば、部品改廃等の理由で設計変更が生じたときには、上記通信仕様を自由に変更可能なパラメータが存在しないことから、設計仕様に余裕がない場合などでは、代替部品の選定が難しく容易に設計変更が行えないという事情があった。
【０００８】
また、オーバースペックの部品を使用することも考えられるが、装置コストが増大してしまうという事情があった。さらに、マスタ１０１側でファームウェアの変更を行うことにより、スレーブ１０３側での設計変更を比較的容易にすることも可能であるが、この場合、ファームウェアの種類が増えてしまうことにより、ファームウェアの管理や切り替えのタイミング、並びに規格対応が困難となるという事情があった。
【０００９】
特に、圧力伝送器などの２線式計器等に適用する場合には、消費電力（消費電流）に制限があることから、スレーブ１０３の動作周波数が制限され、低消費電力（低消費電流）で且つ安価な部品を選定してシステムを構築する必要がある。
【００１０】
本発明は、上記従来の事情に鑑みてなされたものであって、マスタから高速クロックで転送されるシリアルデータを、相対的に低速なクロックで受信して、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明に係るデータ受信装置は、マスタから送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数）のシリアルデータを１つの転送サイクルで受信するデータ受信装置であって、前記Ｎ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを当該データ受信装置側のクロックで出力するシフトレジスタ、を備えたことを特徴とする。
【００１２】
また、上記発明において、前記Ｎ×Ｍビットシリアルデータの転送タイミングを規定するストローブ信号に基づき、該ストローブ信号が有効である期間は前記マスタ側のクロックを選択し、該ストローブ信号が無効である期間の内の所定期間は当該データ受信装置側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、を備えたことを特徴とする。
【００１３】
また、本発明に係るデータ受信装置は、マスタから送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数）のシリアルデータをＬ＋１個の転送サイクルで受信するデータ受信装置であって、前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、奇数番目の転送サイクルで、奇数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第１シフトレジスタと、偶数番目の転送サイクルで、偶数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第２シフトレジスタと、を備えたことを特徴とする。
【００１４】
また、上記発明において、奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第１シフトレジスタに供給する第１クロック選択手段と、偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第２シフトレジスタに供給する第２クロック選択手段と、を備えたことを特徴とする。
【００１５】
また、上記発明において、前記第１クロック選択手段は、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第１シフトレジスタのクロック入力を開放状態とし、前記第２クロック選択手段は、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第２シフトレジスタのクロック入力を開放状態とすることを特徴とする。
【００１６】
また、本発明に係るデータ転送制御装置は、１つの転送サイクルで、マスタ側から送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数）のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、前記Ｎ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを前記スレーブ側のクロックで出力するシフトレジスタ、を備えたことを特徴とする。
【００１７】
また、上記発明において、前記Ｎ×Ｍビットシリアルデータの転送タイミングを規定するイネーブル信号に基づき、該イネーブル信号が有効である期間は前記マスタ側のクロックを選択し、該イネーブル信号が無効である期間の内の所定期間は前記スレーブ側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、を備えたことを特徴とする。
【００１８】
さらに、本発明に係るデータ転送制御装置は、Ｌ＋１個の転送サイクルで、マスタから送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数）のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、奇数番目の転送サイクルで、奇数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第１シフトレジスタと、偶数番目の転送サイクルで、偶数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第２シフトレジスタと、偶数番目の転送サイクルでは前記第１シフトレジスタの出力を選択し、３番目以降の奇数番目の転送サイクルでは前記第２シフトレジスタの出力を選択して、前記スレーブに出力する出力選択手段と、を備えたことを特徴とする。
【００１９】
また、上記発明において、奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第１シフトレジスタに供給する第１クロック選択手段と、偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第２シフトレジスタに供給する第２クロック選択手段と、を備えたことを特徴とする。
【００２０】
また、上記発明において、前記第１クロック選択手段は、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第１シフトレジスタのクロック入力を開放状態とし、前記第２クロック選択手段は、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第２シフトレジスタのクロック入力を開放状態とすることを特徴とする。
【００２１】
さらに、本発明に係るデータ転送システムは、マスタ並びに請求項１〜請求項５の何れか１項に記載のデータ受信装置、または、マスタ、スレーブ並びに請求項６〜請求項１０の何れか１項に記載のデータ転送制御装置の何れかを備えたことを特徴とする。
【発明の効果】
【００２２】
本発明に係るデータ受信装置、データ転送制御装置およびデータ転送システムによれば、シフトレジスタにおいて、シリアルデータをマスタ側のクロックで入力して保持し、保持したデータをデータ受信装置（またはスレーブ）側のクロックで出力することとしたので、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１に係るデータ転送システムの構成図である。
【図２】実施例１のシフトレジスタの状態遷移を例示する説明図である。
【図３】実施例１の１転送サイクルにおける各種信号のタイムチャートである。
【図４】本発明の実施例２に係るデータ転送システムの構成図である。
【図５】実施例２の第１シフトレジスタおよび第２シフトレジスタの状態遷移を例示する説明図である。
【図６】実施例２の第１〜第４セレクタによる選択状態並びに第１シフトレジスタおよび第２シフトレジスタの動作状態を転送サイクル別に説明する説明図である。
【図７】実施例２の第１転送サイクルおよび第２転送サイクルにおける各種信号のタイムチャートである。
【図８】シフトレジスタのデータ出力時におけるタイムチャートである。
【図９】実施例２の第３転送サイクルおよび第４転送サイクルにおける各種信号のタイムチャートである。
【図１０】実施例２の第Ｌ転送サイクルおよび第Ｌ＋１転送サイクルにおける各種信号のタイムチャートである。
【図１１】本発明の変形例に係るデータ転送システムの構成図である。
【図１２】従来のデータ転送システムを例示する構成図である。
【図１３】シリアルデータ転送（バイト間の転送間隔無し）における各種信号のタイムチャートである。
【図１４】シリアルデータ転送（バイト間の転送間隔有り）における各種信号のタイムチャートである。
【図１５】従来の１転送サイクルにおける各種信号のタイムチャートである。
【発明を実施するための形態】
【００２４】
以下、本発明に係る好適な実施の形態について、実施例１、実施例２の順に図面を参照しながら詳細に説明する。
【実施例１】
【００２５】
図１は本発明の実施例１に係るデータ転送システムの構成図である。同図において、本実施例のデータ転送システムは、データ送信装置としてのマスタ１と、データ転送制御装置５と、データ受信装置としてのスレーブ３と、を備えて構成されている。なお、図１の構成では、データ転送制御装置５をスレーブ３から分離した構成としているが、データ転送制御装置５およびスレーブ３を一体型として、即ちスレーブ３にデータ転送制御装置５を含む構成として、データ受信装置を構成しても良い。
【００２６】
また、図１の構成は、本発明に係るデータ転送システムを温度伝送器に適用したものを例示しており、マスタ１（ＣＰＵボード）からスレーブ３（表示器）間のシリアルデータ転送を想定している。なお、本発明の適用は、本実施例に限定されるものではなく、マスタ１から送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数であり、本実施例ではＮ＝Ｍ＝８）のシリアルデータを１つの転送サイクルで受信する形態のものであれば如何なるシステム種別またはスレーブ種別であっても良い。
【００２７】
ここで、マスタ１は、データ信号ＤＡＴＡｉ、クロック信号ＣＬＫ１およびストローブ信号ＳＳの３本の信号線を用いてシリアルデータを送信する。ここで、マスタ１側（送信側）からは、従来と同様に、転送サイクル毎に６４ビットシリアルデータ（表示データ）が図１３〜図１５に示したタイミングで送信される。
【００２８】
また、スレーブ３は、受信部１０、ＬＣＤドライバ１２およびＬＣＤ表示パネル１３を備えた構成である。受信部１０は、データ転送制御装置５を介して転送サイクル毎に６４ビットシリアルデータを受信する。ＬＣＤドライバ１２は、受信部１０で受信した６４ビットシリアルデータに基づき、ＬＣＤ表示パネル１３のセグメント点灯出力信号を生成して、ＬＣＤ表示パネル１３を駆動する。なお、受信部１０は選択信号生成部１５を備えるが、選択信号生成部１５は、ストローブ信号ＳＳに基づき、データ転送制御装置５のシフトレジスタ２０に供給するクロック信号を選択切り替えする選択信号ＳＥＬを生成するものである。
【００２９】
なお、受信部１０には、例えば８ビットシフトレジスタ（受信バッファ）を備えたシリアルインタフェース（図示せず）を内蔵しているが、より低コストの部品を選定する観点から、ＤＭＡ（Direct Memory Access）等の機能は持たないものとする。また、受信部１０およびＬＣＤドライバ１２を一体型として、ＬＣＤドライバ機能付きマイコンを用いた構成としても良い。
【００３０】
また、データ転送制御装置５は、シフトレジスタ２０およびセレクタ３０を備えた構成である。ここで、シフトレジスタ２０は、６４個のＤフリップフロップをカスケード接続して構成した直列入力直列出力形（SISO）シフトレジスタであり、クロック端子ＣＫに供給されるクロック信号に同期して、データ入力端子ＤＩに接続される１段目のＤフリップフロップは、データ入力端子ＤＩに入力されるデータ（１ビットデータ）をラッチし、ｊ段目（ｊ＝２〜６４）のＤフリップフロップはｊ−１段目のＤフリップフロップ出力をラッチする。つまり、１段目のＤフリップフロップにデータが取り込まれた後、データはクロック信号の立ち上がりタイミング毎にＤフリップフロップを１段ずつ進んでいき、最終段目のＤフリップフロップが保持していたデータがデータ出力端子ＤＯから出力される。
【００３１】
また、セレクタ３０は、特許請求の範囲にいうクロック選択手段に該当し、選択信号生成部１５の選択信号ＳＥＬに基づき、マスタ１側のクロック信号ＣＬＫ１またはスレーブ３側のクロック信号ＣＬＫ２の何れかをシフトレジスタ２０のクロック端子ＣＫに供給する。セレクタ３０の構成は、例えば、２つの入力端子間に２個のトランスファーゲートトランジスタを直列接続し、両者の接続点を出力端子として、一方のトランスファーゲートトランジスタのゲート電極には選択信号ＳＥＬを、他方のトランスファーゲートトランジスタのゲート電極には選択信号ＳＥＬの否定論理信号を、それぞれ供給してオンオフ制御するようにすれば良い。
【００３２】
本実施例では、セレクタ３０において、ストローブ信号ＳＳに基づき、ストローブ信号ＳＳが有効である期間はマスタ１側のクロック信号ＣＬＫ１を選択し、ストローブ信号ＳＳが無効である期間の内の所定期間はスレーブ３側のクロック信号ＣＬＫ２を選択してシフトレジスタ２０に供給する。このようなセレクタ３０によるシフトレジスタ２０の状態遷移について図２を参照して詳しく説明する。
【００３３】
図２は本実施例のシフトレジスタ２０の状態遷移を例示する説明図である。同図に示すように、シフトレジスタ２０は、４つの状態を持つ。すなわち、状態Ｓ０（初期状態）、状態Ｓ１（ＩＤＬＥ状態）、状態Ｓ２（データ入力状態）および状態Ｓ３（データ出力状態）である。
【００３４】
マスタ１からのシリアルデータ転送が開始される以前は、初期状態（状態Ｓ０）にある。次に、シリアルデータ転送の開始と共にストローブ信号ＳＳが有効（Ｌレベル）になると、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ２）に遷移する。ストローブ信号ＳＳが有効（Ｌレベル）である期間、即ちストローブ信号ＳＳが無効（Ｈレベル）となるまでの期間は、セレクタ３０ではマスタ１側のクロック信号ＣＬＫ１が選択（選択信号ＳＥＬ：Ｈレベル）されており、シフトレジスタ２０は、クロック信号ＣＬＫ１に同期して６４ビットシリアルデータ（８ビット×８バイト）が順次保持されていく。
【００３５】
次に、６４ビットシリアルデータのマスタ１からシフトレジスタ２０へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、シフトレジスタ２０はデータ出力状態（状態Ｓ３）に遷移する。このときセレクタ３０ではスレーブ３側のクロック信号ＣＬＫ２が選択され（選択信号ＳＥＬ：Ｈレベル→Ｌレベル）、シフトレジスタ２０は、クロック信号ＣＬＫ２に同期して６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ３に出力していく。
【００３６】
次に、６４ビットシリアルデータのシフトレジスタ２０からスレーブ３へのデータ転送が終了すると、シフトレジスタ２０はＩＤＬＥ状態（状態Ｓ１）に遷移する。この遷移は選択信号ＳＥＬがＬレベルからＨレベルに変化するイベントに伴って行われ、このときセレクタ３０ではマスタ１側のクロック信号ＣＬＫ１が選択されるが、ストローブ信号ＳＳは無効（Ｈレベル）でマスタ１側のクロック信号ＣＬＫ１が供給されないことから、シフトレジスタ２０は何ら動作しないＩＤＬＥ状態となる。
【００３７】
以上説明した「状態Ｓ２（データ入力状態）→状態Ｓ３（データ出力状態）→状態Ｓ１（ＩＤＬＥ状態）」の一連の遷移によって、１つの転送サイクルが形成される。また、ＩＤＬＥ状態（状態Ｓ１）にあるときに、続いて次の転送サイクルがある場合には、ストローブ信号ＳＳがＨレベルからＬレベルに変化するイベントに伴って、データ入力状態（状態Ｓ２）に遷移する。つまり、Ｌ組（Ｌは任意の正整数）の６４ビットシリアルデータが転送されるケースでは、上記一連の遷移がＬ回繰り返されることとなる。なお、６４ビットシリアルデータの組数Ｌが予め分かっている場合には、Ｌ回目の一連の遷移における状態Ｓ３（データ出力状態）で、Ｌ組目の６４ビットシリアルデータがシフトレジスタ２０からスレーブ３へデータ転送された後、初期状態（状態Ｓ０）に遷移する。
【００３８】
次に、１転送サイクルにおけるシフトレジスタ２０の動作について、図３を参照して詳しく説明する。ここで、図３は、本実施例の１転送サイクルにおける各種信号のタイムチャートであり、図３（ａ）はストローブ信号ＳＳを、図３（ｂ）はマスタ１側のクロック信号ＣＬＫ１を、図３（ｃ）はマスタ１から送信されるデータ信号ＤＡＴＡｉを、図３（ｄ）はクロックの選択信号ＳＥＬを、図３（ｅ）はスレーブ３側のクロック信号ＣＬＫ２を、図３（ｆ）はシフトレジスタ２０の出力データ信号ＤＡＴＡｏを、それぞれ示す。
【００３９】
まず、シリアルデータ転送の開始と共にストローブ信号ＳＳが有効（Ｌレベル）となり（図３（ａ）参照）、シフトレジスタ２０は、そのＨレベルからＬレベルへの立ち下がりタイミングでデータ入力状態（状態Ｓ２）に遷移して、マスタ１から送信されるデータ信号ＤＡＴＡｉを受信する。なお、このときセレクタ３０ではマスタ１側のクロック信号ＣＬＫ１が選択され（選択信号ＳＥＬ：Ｈレベル；図３（ｄ）参照）、クロック信号ＣＬＫ１がシフトレジスタ２０のクロック端子ＣＫに供給される。
【００４０】
このデータ入力状態（状態Ｓ２）において、シフトレジスタ２０では、クロック信号ＣＬＫ１に同期して６４ビットシリアルデータ（８ビット×８バイト）が順次保持されていく（図３（ｂ）および（ｃ）参照）。なお図３では、図１４と同様にバイト間に転送間隔を設けているが、これに限定されることなく、図１３と同様にバイト間の転送間隔を設けず連続的に転送を行うようにしても良い。
【００４１】
次に、６４ビットシリアルデータのマスタ１からシフトレジスタ２０へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり（図３（ａ）参照）、また、セレクタ３０ではスレーブ３側のクロック信号ＣＬＫ２が選択され（選択信号ＳＥＬ：Ｈレベル→Ｌレベル；図３（ｄ）参照）、クロック信号ＣＬＫ２がシフトレジスタ２０のクロック端子ＣＫに供給されて、シフトレジスタ２０はデータ出力状態（状態Ｓ３）に遷移する。なお、ストローブ信号ＳＳの立ち上がりタイミングから選択信号ＳＥＬの立ち下がりタイミングまで一定の期間を設けているのはハザード対策等のためである。
【００４２】
このデータ出力状態（状態Ｓ３）において、シフトレジスタ２０は、クロック信号ＣＬＫ２に同期して６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ３に出力していく（図３（ｅ）および（ｆ）参照）。なお図３では、バイト間に転送間隔を設けているが、これに限定されることなく、バイト間の転送間隔を設けず連続的に転送を行うようにしても良い。
【００４３】
次に、６４ビットシリアルデータのシフトレジスタ２０からスレーブ３へのデータ転送が終了すると、選択信号ＳＥＬがＬレベルからＨレベルに変化することに伴って、シフトレジスタ２０はＩＤＬＥ状態（状態Ｓ１）に遷移する。そしてさらに、ストローブ信号ＳＳがＨレベルからＬレベルに変化するイベントに伴って、次の転送サイクルに移行する。
【００４４】
なお、スレーブ３（受信部１０）では、例えば、１バイト毎にシリアルインタフェースの受信バッファで受信した後、順次、メモリ等の記憶手段に退避させており、データ出力状態（状態Ｓ３）のバイト間の転送間隔やＩＤＬＥ状態（状態Ｓ１）の期間を、この処理に当てることができる。より具体的に、スレーブ３（受信部１０）における退避処理は、バイト間に転送間隔を設けた転送の場合には、データ出力状態（状態Ｓ３）のバイト間の転送間隔の期間に行い、バイト間に転送間隔を設けない連続転送の場合には、ＩＤＬＥ状態（状態Ｓ１）の期間に行う。
【００４５】
以上説明したように、本実施例のデータ受信装置、データ転送制御装置およびデータ転送システムでは、マスタ１から送られてくるＮ×Ｍビット（Ｎ＝Ｍ＝８）のシリアルデータを１つの転送サイクルで受信する際に、Ｎ×Ｍビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１に同期して、シフトレジスタ２０に入力して保持し、転送サイクルの残りの期間で、シフトレジスタ２０に保持したデータをスレーブ３側のクロック信号ＣＬＫ２に同期したシフト動作によりスレーブ３（受信部１０）に出力する。より具体的に、シフトレジスタ２０に供給するクロック信号の選択切り替えはセレクタ３０（クロック選択手段）で行い、Ｎ×Ｍビットシリアルデータの転送タイミングを規定するストローブ信号ＳＳに基づき、ストローブ信号ＳＳが有効である期間はマスタ１側のクロック信号ＣＬＫ１を選択し、ストローブ信号ＳＳが無効である期間の内の所定期間はスレーブ３側のクロック信号ＣＬＫ２を選択してシフトレジスタ２０に供給する。
【００４６】
このように、転送サイクルの内のシフトレジスタ２０がデータ入力状態（状態Ｓ２）となる期間を除く期間で、シフトレジスタ２０に一旦保持したデータを、スレーブ３側のクロック信号ＣＬＫ２に同期したシフト動作によりスレーブ３（受信部１０）に出力するので、マスタ１から高速クロック（クロック信号ＣＬＫ１）で転送されるシリアルデータを、スレーブ３側の相対的に低速なクロック（クロック信号ＣＬＫ２）で受信することができる。
【００４７】
また、スレーブ３側のクロック信号ＣＬＫ２は、転送サイクル周期が規定値である場合には、該転送サイクル周期からシフトレジスタ２０がデータ入力状態（状態Ｓ２）となる期間、並びに、バイト間の転送間隔およびＩＤＬＥ状態（状態Ｓ１）の期間を除いた期間に、シフトレジスタ２０からＮ×Ｍビットシリアルデータをシフト出力し得る周波数であれば良く、より低速なクロックを使用することができる。また、転送サイクル周期を任意設定可能な通信仕様である場合には、スレーブ３側のクロック信号ＣＬＫ２は、マスタ１側のクロック信号ＣＬＫ１に依らず、より低速なクロックを使用することができる。
【００４８】
その結果として、スレーブ３は、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができ、また、スレーブ３の動作周波数を低く抑えることができることから、スレーブ３の消費電力を低減することができる。特に、２線式計器などの消費電力（消費電流）に制限がある機器に適用する場合には、消費電力の制限下で通信仕様に応じた機器設計を容易に行うことができる。
【００４９】
また、本実施例において追加される構成要素は、データ転送制御装置５（シフトレジスタ２０およびセレクタ３０）、並びに受信部１０の選択信号生成部１５であり、これらを実現する回路は比較的安価な汎用部品（ディスクリート部品等）を用いて構成できるため、追加回路によるコスト増を抑制することができる。また、マスタ側でクロックが高速化された場合でも、転送サイクル周期の調整によりスレーブ３の動作周波数を高速化する必要がなく、さらに、部品改廃や通信仕様に応じた設計変更が必要な場合であっても、スレーブ３の動作周波数を抑制できることから、代替部品の選定等もオーバースペックの部品を使用することなく容易に行うことができ、安価な汎用部品を用いて容易に装置コストを抑制した設計変更が可能となる。
【００５０】
また、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができるので、データ転送制御装置５およびスレーブ３を一体のものとして扱えば、これらを標準化されたデータ受信装置とすることができる。さらに、スレーブ３（受信部１０）の選択信号生成部１５をデータ転送制御装置５に移して、データ転送制御装置５内でストローブ信号ＳＳに基づき選択信号ＳＥＬを生成する構成とすれば、データ転送制御装置を標準化されたモジュールとして扱うことができる。つまり、既存のデータ転送システム（例えば図１２に示した構成）において、マスタ側クロックの高速化などの変更が生じた場合に、このデータ転送制御装置をマスタおよびスレーブ間に組み込むことで、スレーブ側の動作周波数等の変更をすることなく、マスタおよびスレーブ間のシリアルデータ転送を実現することができるようになる。
【００５１】
なお、本実施例では、１つの転送サイクルで６４ビットシリアルデータ（Ｎ＝Ｍ＝８）を受信することとしたが、これに限定されることなく、ＮおよびＭを任意の正整数として良い。例えば、Ｎ＝８，Ｍ＝１として、１つの転送サイクルで８ビットシリアルデータを受信する場合には、シフトレジスタ２０を８ビットで構成し、８つの転送サイクルで６４ビットシリアルデータを転送することとなる。
【００５２】
また、シフトレジスタ２０の実現は、ディスクリート部品による構成に限らず、ＰＬＡ（Programmable Logic Array）、ＰＬＤ（Programmable
Logic Device）またはＦＰＧＡ（Field-Programmable Gate Array）等のデバイスを用いて構成しても良い。
【実施例２】
【００５３】
次に、図４は本発明の実施例２に係るデータ転送システムの構成図である。同図において、本実施例のデータ転送システムは、データ送信装置としてのマスタ１と、データ転送制御装置６と、データ受信装置としてのスレーブ４と、を備えた構成である。なお、図４の構成では、データ転送制御装置６をスレーブ４から分離した構成としているが、データ転送制御装置６およびスレーブ４を一体型として、即ちスレーブ４にデータ転送制御装置６を含む構成として、データ受信装置を構成しても良い。
【００５４】
また、図４の構成は、本発明に係るデータ転送システムを温度伝送器に適用したものを例示しており、マスタ１（ＣＰＵボード）からスレーブ４（表示器）間のシリアルデータ転送を想定している。なお、本発明の適用は、本実施例に限定されるものではなく、マスタ１から送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数であり、本実施例ではＮ＝Ｍ＝８）のシリアルデータをＬ＋１個の転送サイクルで受信する形態のものであれば如何なるシステム種別またはスレーブ種別であっても良い。
【００５５】
ここで、マスタ１は、実施例１と同様に、データ信号ＤＡＴＡｉ、クロック信号ＣＬＫ１およびストローブ信号ＳＳの３本の信号線を用いてシリアルデータを送信する。ここで、マスタ１側（送信側）からは、従来と同様に、転送サイクル毎に６４ビットシリアルデータ（表示データ）が図１３〜図１５に示したタイミングで送信される。
【００５６】
また、スレーブ４は、受信部１１、ＬＣＤドライバ１２およびＬＣＤ表示パネル１３を備えた構成である。受信部１１は、データ転送制御装置６を介して転送サイクル毎に６４ビットシリアルデータを受信する。ＬＣＤドライバ１２は、受信部１１で受信した６４ビットシリアルデータに基づき、ＬＣＤ表示パネル１３のセグメント点灯出力信号を生成して、ＬＣＤ表示パネル１３を駆動する。
【００５７】
また、受信部１１は、奇遇サイクル判定部１６および選択信号生成部１７を備えている。ここで、奇遇サイクル判定部１６は、ストローブ信号ＳＳに基づき、転送サイクルの奇数番目または偶数番目を判別する。また、選択信号生成部１７は、転送サイクルの順番に応じて、データ転送制御装置６の第１シフトレジスタ２１および第２シフトレジスタ２２に供給するクロック信号を選択切り替えする選択信号ＳＥＬ２〜ＳＥＬ４、並びに、第１シフトレジスタ２１の出力または第２シフトレジスタ２２の出力の何れか選択切り替えする選択信号ＳＥＬ１を生成する。なお、選択信号生成部１７の入力としては、少なくとも奇遇サイクル判定部１６による転送サイクルの奇数／偶数判定結果と、第１転送サイクルおよび最終の転送サイクルを識別し得る情報があれば良い。また、選択設定等の具体的内容については後述する。
【００５８】
なお、受信部１１には、例えば８ビットシフトレジスタ（受信バッファ）を備えたシリアルインタフェース（図示せず）を内蔵しているが、より低コストの部品を選定する観点から、ＤＭＡ（Direct Memory Access）等の機能は持たないものとする。また、受信部１１およびＬＣＤドライバ１２を一体型として、ＬＣＤドライバ機能付きマイコンを用いた構成としても良い。
【００５９】
また、データ転送制御装置６は、第１シフトレジスタ２１および第２シフトレジスタ２２、並びに、第１セレクタ３１、第２セレクタ３２、第３セレクタ３３および第４セレクタ３４を備えた構成である。
【００６０】
ここで、第１シフトレジスタ２１および第２シフトレジスタ２２は、それぞれ６４個のＤフリップフロップをカスケード接続して構成した直列入力直列出力形（SISO）シフトレジスタである。それぞれのシフトレジスタは、クロック端子ＣＫに供給されるクロック信号に同期して、データ入力端子ＤＩに接続される１段目のＤフリップフロップは、データ入力端子ＤＩに入力されるデータ（１ビットデータ）をラッチし、ｊ段目（ｊ＝２〜６４）のＤフリップフロップはｊ−１段目のＤフリップフロップ出力をラッチする。つまり、１段目のＤフリップフロップにデータが取り込まれた後、データはクロック信号の立ち上がりタイミング毎にＤフリップフロップを１段ずつ進んでいき、最終段目のＤフリップフロップが保持していたデータがデータ出力端子ＤＯから出力される。
【００６１】
また、一方の第１シフトレジスタ２１は、奇数番目の転送サイクルで、奇数組目の６４ビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１で入力して保持し、次の転送サイクルで、保持したデータをスレーブ４側のクロック信号ＣＬＫ２で出力する。また、他方の第２シフトレジスタ２２は、偶数番目の転送サイクルで、偶数組目の６４ビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１で入力して保持し、次の転送サイクルで、保持したデータをスレーブ４側のクロック信号ＣＬＫ２で出力する。
【００６２】
また、第２セレクタ３２および第４セレクタ３４の組み合わせは、特許請求の範囲にいう第１クロック選択手段に該当し、選択信号生成部１７の選択信号ＳＥＬ２およびＳＥＬ４に基づき、奇数番目の転送サイクル期間はマスタ１側のクロック信号ＣＬＫ１を選択し、偶数番目の転送サイクル期間はスレーブ４側のクロック信号ＣＬＫ２を選択して、第１シフトレジスタ２１のクロック端子ＣＫに供給する。
【００６３】
また、第３セレクタ３３および第４セレクタ３４の組み合わせは、特許請求の範囲にいう第２クロック選択手段に該当し、選択信号生成部１７の選択信号ＳＥＬ３およびＳＥＬ４に基づき、偶数番目の転送サイクル期間はマスタ１側のクロック信号ＣＬＫ１を選択し、奇数番目の転送サイクル期間はスレーブ４側のクロック信号ＣＬＫ２を選択して、第２シフトレジスタ２２のクロック端子ＣＫに供給する。
【００６４】
なお、第１クロック選択手段および第２クロック選択手段を構成するために第４セレクタ３４を追加しているのは、次の理由による。すなわち、第１クロック選択手段では、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は第１シフトレジスタ２１のクロック入力を開放状態とするためであり、第２クロック選択手段では、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は第２シフトレジスタ２２のクロック入力を開放状態とするためである。
【００６５】
また、第１セレクタ３１は、特許請求の範囲にいう出力選択手段に該当し、選択信号生成部１７の選択信号ＳＥＬ１に基づき、偶数番目の転送サイクルでは第１シフトレジスタ２１の出力を選択し、３番目以降の奇数番目の転送サイクルでは第２シフトレジスタ２２の出力を選択して、スレーブ４の受信部１１に出力する。
【００６６】
なお、第４セレクタ３４の構成は、例えば、２つの出力端子間に２個のトランスファーゲートトランジスタを直列接続し、両者の接続点を入力端子として、一方のトランスファーゲートトランジスタのゲート電極には選択信号ＳＥＬ４を、他方のトランスファーゲートトランジスタのゲート電極には選択信号ＳＥＬ４の否定論理信号を、それぞれ供給してオンオフ制御するようにすれば良い。また、第１セレクタ３１〜第３セレクタ３３の各セレクタの構成は、実施例１のセレクタ３０と同等で良い。
【００６７】
次に、第１セレクタ３１〜第４セレクタ３４の選択切り替えによる第１シフトレジスタ２１および第２シフトレジスタ２２の状態遷移について、図５を参照して詳しく説明する。ここで図５は、本実施例の第１シフトレジスタ２１および第２シフトレジスタ２２の状態遷移を例示する説明図である。同図に示すように、第１シフトレジスタ２１および第２シフトレジスタ２２は、それぞれ４つの状態を持つ。すなわち、状態Ｓ０（初期状態）、状態Ｓ１０，Ｓ２０（ＩＤＬＥ状態）、状態Ｓ１１，Ｓ２１（データ入力状態）および状態Ｓ１２，Ｓ２２（データ出力状態）である。
【００６８】
マスタ１からのシリアルデータ転送が開始される以前は、第１シフトレジスタ２１および第２シフトレジスタ２２は共に初期状態（状態Ｓ０）にある。次に、第１転送サイクルにおいて、シリアルデータ転送の開始と共にストローブ信号ＳＳが有効（Ｌレベル）になると、第１シフトレジスタ２１は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ１１）に遷移する。ストローブ信号ＳＳが有効（Ｌレベル）である期間、即ちストローブ信号ＳＳが無効（Ｈレベル）となるまでの期間は、第１シフトレジスタ２１のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給されており、第１シフトレジスタ２１には、クロック信号ＣＬＫ１に同期して第１組目の６４ビットシリアルデータ（８ビット×８バイト）が順次保持されていく。
【００６９】
次に、第１組目の６４ビットシリアルデータのマスタ１から第１シフトレジスタ２１へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第１転送サイクルが終了して次の第２転送サイクルに移る。この時、第１シフトレジスタ２１はデータ出力状態（状態Ｓ１２）に遷移する。すなわち、第１シフトレジスタ２１のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され、第１シフトレジスタ２１は、クロック信号ＣＬＫ２に同期して第１組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく。そして、第１組目の６４ビットシリアルデータの第１シフトレジスタ２１からスレーブ４へのデータ転送が終了すると、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）に遷移する。
【００７０】
また、第２転送サイクルでは、この第１シフトレジスタ２１によるデータ出力と並行して、第２シフトレジスタ２２ではデータ入力が行われる。すなわち、第２転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると、第２シフトレジスタ２２は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ２１）に遷移する。ストローブ信号ＳＳが有効（Ｌレベル）である期間、即ちストローブ信号ＳＳが無効（Ｈレベル）となるまでの期間は、第２シフトレジスタ２２のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給されており、第２シフトレジスタ２２には、クロック信号ＣＬＫ１に同期して第２組目の６４ビットシリアルデータ（８ビット×８バイト）が順次保持されていく。
【００７１】
次に、第２組目の６４ビットシリアルデータのマスタ１から第２シフトレジスタ２２へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第２転送サイクルが終了して次の第３転送サイクルに移る。この時、第２シフトレジスタ２２はデータ出力状態（状態Ｓ２２）に遷移する。すなわち、第２シフトレジスタ２２のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され、第２シフトレジスタ２２は、クロック信号ＣＬＫ２に同期して第２組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく。そして、第２組目の６４ビットシリアルデータの第２シフトレジスタ２２からスレーブ４へのデータ転送が終了すると、第２シフトレジスタ２２はＩＤＬＥ状態（状態Ｓ２０）に遷移する。
【００７２】
また、第３転送サイクルでは、この第２シフトレジスタ２２によるデータ出力と並行して、第１シフトレジスタ２１ではデータ入力が行われる。すなわち、第３転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると、第１シフトレジスタ２１は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ１１）に遷移する。このようにして、第１シフトレジスタ２１では、奇数番目の転送サイクルで奇数組目の６４ビットシリアルデータを入力して保持し、次の転送サイクルで保持したデータをスレーブ４に出力し、また、他方の第２シフトレジスタ２２では、偶数番目の転送サイクルで偶数組目の６４ビットシリアルデータを入力して保持し、次の転送サイクルで保持したデータをスレーブ４に出力することとなる。
【００７３】
こうして、６４ビットシリアルデータの組数Ｌが奇数である場合には、第１シフトレジスタ２１は、第Ｌ＋１転送サイクルにおける状態Ｓ１２（データ出力状態）で、Ｌ組目の６４ビットシリアルデータをスレーブ４へ出力した後、初期状態（状態Ｓ０）に遷移する。またこのとき、第２シフトレジスタ２２はＩＤＬＥ状態（状態Ｓ２０）にあり、第Ｌ＋１転送サイクルの終了と共に初期状態（状態Ｓ０）に遷移する。また、６４ビットシリアルデータの組数Ｌが偶数である場合には、第２シフトレジスタ２２は、第Ｌ＋１転送サイクルにおける状態Ｓ２２（データ出力状態）で、Ｌ組目の６４ビットシリアルデータをスレーブ４へ出力した後、初期状態（状態Ｓ０）に遷移する。またこのとき、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）にあり、第Ｌ＋１転送サイクルの終了と共に初期状態（状態Ｓ０）に遷移する。
【００７４】
次に、第１セレクタ３１〜第４セレクタ３４の選択切り替えによる第１シフトレジスタ２１および第２シフトレジスタ２２の動作について、図６に示す説明図、並びに図７〜図１０に示すタイムチャートを参照して詳しく説明する。ここで、図６は第１セレクタ３１〜第４セレクタ３４による選択状態並びに第１シフトレジスタ２１および第２シフトレジスタ２２の動作状態を転送サイクル別に説明する説明図であり、図６（ａ）は３組（Ｌ：奇数）の６４ビットシリアルデータを転送する場合、図６（ｂ）はＬ組（Ｌ：偶数）の６４ビットシリアルデータを転送する場合、をそれぞれ示す。また、図７は第１転送サイクルおよび第２転送サイクルにおける各種信号のタイムチャート、図８はシフトレジスタのデータ出力時におけるタイムチャート、図９は第３転送サイクルおよび第４転送サイクルにおける各種信号のタイムチャート、図１０は第Ｌ転送サイクルおよび第Ｌ＋１転送サイクルにおける各種信号のタイムチャートである。各タイムチャートにおいて、（ａ）は転送サイクルを、（ｂ）はストローブ信号ＳＳを、（ｃ）はマスタ１側のクロック信号ＣＬＫ１を、（ｄ）はマスタ１から送信されるデータ信号ＤＡＴＡｉを、（ｅ）は第１シフトレジスタ２１に供給されるクロック信号を、（ｆ）は第１シフトレジスタ２１に入力されるデータ信号を、（ｇ）は第１シフトレジスタ２１から出力されるデータ信号を、（ｈ）は第２シフトレジスタ２２に供給されるクロック信号を、（ｉ）は第２シフトレジスタ２２に入力されるデータ信号を、（ｊ）は第２シフトレジスタ２２から出力されるデータ信号を、それぞれ示す。
【００７５】
まず、図７の第１転送サイクルにおいては、図６（ａ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＡ（第１シフトレジスタ２１出力）側が選択され、第２セレクタ３２ではＩＡ（クロック信号ＣＬＫ１）側が選択され、第３セレクタ３３ではＩＢ（第４セレクタ３４出力）側が選択され、第４セレクタ３４ではＯＡ（第２セレクタ３２）側が選択される。なお、第４セレクタ３４の選択論理はドントケアであり、何れの選択であっても良い。
【００７６】
このような選択下において、第１シフトレジスタ２１は、ストローブ信号ＳＳが有効（Ｌレベル）となると（図７（ｂ）参照）、そのＨレベルからＬレベルへの立ち下がりタイミングでデータ入力状態（状態Ｓ１１）に遷移して、マスタ１から送信されるデータ信号ＤＡＴＡｉを受信する。なお、このとき第１シフトレジスタ２１のクロック端子ＣＫには、マスタ１側のクロック信号ＣＬＫ１が供給されている（図７（ｅ）参照）。このデータ入力状態（状態Ｓ１１）において、第１シフトレジスタ２１では、６４ビットシリアルデータ（８ビット×８バイト）がクロック信号ＣＬＫ１に同期して順次保持されていく（図７（ｆ）参照）。なお、第１シフトレジスタ２１へのデータ入力についての詳細なタイムチャートは、バイト間に転送間隔を設けている場合は図１４と同様であり、バイト間の転送間隔を設けず連続的に転送を行う場合は図１３と同様である。
【００７７】
次に、第１組目の６４ビットシリアルデータのマスタ１から第１シフトレジスタ２１へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第１転送サイクルが終了して次の第２転送サイクルに移る。この第２転送サイクルにおいては、図６（ａ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＡ（第１シフトレジスタ２１出力）側が選択され、第２セレクタ３２ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第３セレクタ３３ではＩＡ（クロック信号ＣＬＫ１）側が選択され、第４セレクタ３４ではＯＡ（第２セレクタ３２）側が選択される。
【００７８】
この第２転送サイクルにおいては、第１シフトレジスタ２１はデータ出力状態（状態Ｓ１２）に遷移している。すなわち、上記選択下において、第１シフトレジスタ２１のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され（図７（ｅ）参照）、第１シフトレジスタ２１は、クロック信号ＣＬＫ２に同期して第１組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図７（ｇ）参照）。ここで、第１シフトレジスタ２１からのバイト単位のデータ出力についての詳細なタイムチャートは図８に示す通りである。なお、図７では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第１組目の６４ビットシリアルデータの第１シフトレジスタ２１からスレーブ４へのデータ転送が終了すると、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）に遷移する。
【００７９】
また、第２転送サイクルにおいては、この第１シフトレジスタ２１によるデータ出力と並行して、第２シフトレジスタ２２ではデータ入力が行われる。すなわち、第２転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると（図７（ｂ）参照）、第２シフトレジスタ２２は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ２１）に遷移する。すなわち、上記選択下において、第２シフトレジスタ２２のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給され（図７（ｈ）参照）、第２組目の６４ビットシリアルデータ（８ビット×８バイト）がクロック信号ＣＬＫ１に同期して順次保持されていく（図７（ｉ）参照）。なお、第２シフトレジスタ２２へのデータ入力についての詳細なタイムチャートは、バイト間に転送間隔を設けている場合は図１４と同様であり、バイト間の転送間隔を設けず連続的に転送を行う場合は図１３と同様である。
【００８０】
次に、第２組目の６４ビットシリアルデータのマスタ１から第２シフトレジスタ２２へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第２転送サイクルが終了して次の第３転送サイクル（図９参照）に移る。この第３転送サイクルにおいては、図６（ａ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＢ（第２シフトレジスタ２２出力）側が選択され、第２セレクタ３２ではＩＡ（クロック信号ＣＬＫ１）側が選択され、第３セレクタ３３ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第４セレクタ３４ではＯＢ（第３セレクタ３３）側が選択される。
【００８１】
この第３転送サイクルにおいては、第２シフトレジスタ２２はデータ出力状態（状態Ｓ２２）に遷移している。すなわち、上記選択下において、第２シフトレジスタ２２のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され（図９（ｈ）参照）、第２シフトレジスタ２２は、クロック信号ＣＬＫ２に同期して第２組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図９（ｊ）参照）。ここで、第２シフトレジスタ２２からのバイト単位のデータ出力についての詳細なタイムチャートは図８に示す通りである。なお、図９では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第２組目の６４ビットシリアルデータの第２シフトレジスタ２２からスレーブ４へのデータ転送が終了すると、第２シフトレジスタ２２はＩＤＬＥ状態（状態Ｓ２０）に遷移する。
【００８２】
また、第３転送サイクルにおいては、この第２シフトレジスタ２２によるデータ出力と並行して、第１シフトレジスタ２１ではデータ入力が行われる。すなわち、第３転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると（図９（ｂ）参照）、第１シフトレジスタ２１は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ１１）に遷移する。すなわち、上記選択下において、第１シフトレジスタ２１のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給され（図９（ｃ）参照）、第３組目の６４ビットシリアルデータ（８ビット×８バイト）がクロック信号ＣＬＫ１に同期して順次保持されていく（図９（ｆ）参照）。
【００８３】
次に、第３組目の６４ビットシリアルデータのマスタ１から第１シフトレジスタ２１へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第３転送サイクルが終了して最終転送サイクルである第４転送サイクルに移る。この第４転送サイクルにおいては、図６（ａ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＡ（第１シフトレジスタ２１出力）側が選択され、第２セレクタ３２ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第３セレクタ３３ではＩＢ（第４セレクタ３４出力即ち開放状態）側が選択され、第４セレクタ３４ではＯＡ（第２セレクタ３２）側が選択される。
【００８４】
この第４転送サイクルにおいては、第１シフトレジスタ２１はデータ出力状態（状態Ｓ１２）に遷移している。すなわち、上記選択下において、第１シフトレジスタ２１のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され（図９（ｅ）参照）、第１シフトレジスタ２１は、クロック信号ＣＬＫ２に同期して第３組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図９（ｇ）参照）。ここで、第１シフトレジスタ２１からのバイト単位のデータ出力についての詳細なタイムチャートは図８に示す通りである。なお、図７では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第３組目の６４ビットシリアルデータの第１シフトレジスタ２１からスレーブ４へのデータ転送が終了すると、第１シフトレジスタ２１は初期状態（状態Ｓ０）に遷移する。またこのとき、第２シフトレジスタ２２はＩＤＬＥ状態（状態Ｓ２０）にあり、第４転送サイクルの終了と共に初期状態（状態Ｓ０）に遷移する。
【００８５】
以上の説明から、Ｌ組の６４ビットシリアルデータを転送する際には、基本的に、第３転送サイクル（奇数番目の転送サイクル）と第２転送サイクル（偶数番目の転送サイクル）を順繰りに繰り返せばよいことが分かる。基本的に、第１転送サイクルにおける選択信号ＳＥＬ１〜ＳＥＬ４の設定は、第３転送サイクルにおける設定としても良いが、非動作状態となるべき第２シフトレジスタ２２に対してスレーブ４側のクロック信号ＣＬＫ２が供給されないよう（第２シフトレジスタ２２のクロック端子ＣＫを開放状態）にするために別設定とした。また同様に、最終の第４転送サイクルにおける選択信号ＳＥＬ１〜ＳＥＬ４の設定は、第２転送サイクルにおける設定としても良いが、非動作状態となるべき第２シフトレジスタ２２に対してスレーブ４側のクロック信号ＣＬＫ２が供給されないようにするために別設定とした。
【００８６】
また、以上の説明は、６４ビットシリアルデータの組数Ｌ＝３で、奇数組の６４ビットシリアルデータを転送する場合についてであったが、偶数組の６４ビットシリアルデータを転送する場合には、最終の転送サイクルにおける選択信号ＳＥＬ１〜ＳＥＬ４の設定は、図６（ａ）の第４転送サイクルとは異なる設定となる。次に、Ｌ組（Ｌ：偶数）の６４ビットシリアルデータを転送する場合について、図６（ｂ）および図１０を参照して説明する。
【００８７】
まず、最終転送サイクルより１つ前の第Ｌ転送サイクルにおいては、図６（ｂ）に示す如く第２転送サイクルと同様に、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＡ（第１シフトレジスタ２１出力）側が選択され、第２セレクタ３２ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第３セレクタ３３ではＩＡ（クロック信号ＣＬＫ１）側が選択され、第４セレクタ３４ではＯＡ（第２セレクタ３２）側が選択される。
【００８８】
この第Ｌ転送サイクルにおいては、第１シフトレジスタ２１はデータ出力状態（状態Ｓ１２）に遷移している。すなわち、上記選択下において、第１シフトレジスタ２１のクロック端子ＣＫにはスレーブ３側のクロック信号ＣＬＫ２が供給され（図１０（ｅ）参照）、第１シフトレジスタ２１は、クロック信号ＣＬＫ２に同期して第Ｌ−１組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図１０（ｇ）参照）。そして、第Ｌ−１組目の６４ビットシリアルデータの第１シフトレジスタ２１からスレーブ４へのデータ転送が終了すると、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）に遷移する。
【００８９】
また、第Ｌ転送サイクルにおいては、この第１シフトレジスタ２１によるデータ出力と並行して、第２シフトレジスタ２２ではデータ入力が行われる。すなわち、第Ｌ転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると（図１０（ｂ）参照）、第２シフトレジスタ２２は、その立ち下がりタイミングでデータ入力状態（状態Ｓ２１）に遷移する。すなわち、上記選択下において、第２シフトレジスタ２２のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給され（図１０（ｈ）参照）、第Ｌ組目の６４ビットシリアルデータ（８ビット×８バイト）がクロック信号ＣＬＫ１に同期して順次保持されていく（図１０（ｉ）参照）。
【００９０】
次に、第Ｌ組目の６４ビットシリアルデータのマスタ１から第２シフトレジスタ２２へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第Ｌ転送サイクルが終了して最終の第Ｌ＋１転送サイクルに移る。この第Ｌ＋１転送サイクルにおいては、図６（ｂ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＢ（第２シフトレジスタ２２出力）側が選択され、第２セレクタ３２ではＩＢ（第４セレクタ３４出力即ち開放状態）側が選択され、第３セレクタ３３ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第４セレクタ３４ではＯＢ（第３セレクタ３３）側が選択される。
【００９１】
この第Ｌ＋１転送サイクルにおいては、第２シフトレジスタ２２はデータ出力状態（状態Ｓ２２）に遷移している。すなわち、上記選択下において、第２シフトレジスタ２２のクロック端子ＣＫにはスレーブ３側のクロック信号ＣＬＫ２が供給され（図１０（ｈ）参照）、第２シフトレジスタ２２は、クロック信号ＣＬＫ２に同期して第２組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図１０（ｊ）参照）。そして、第Ｌ組目の６４ビットシリアルデータの第２シフトレジスタ２２からスレーブ４へのデータ転送が終了すると、第２シフトレジスタ２２は初期状態（状態Ｓ０）に遷移する。またこのとき、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）にあり、第Ｌ＋１転送サイクルの終了と共に初期状態（状態Ｓ０）に遷移する。
【００９２】
なお、スレーブ４（受信部１１）では、例えば、１バイト毎にシリアルインタフェースの受信バッファで受信した後、順次、メモリ等の記憶手段に退避させており、データ出力状態（状態Ｓ１２または状態Ｓ２２）のバイト間の転送間隔やＩＤＬＥ状態（状態Ｓ１０または状態Ｓ２０）の期間を、この処理に当てることができる。より具体的に、スレーブ４（受信部１１）における退避処理は、バイト間に転送間隔を設けた転送の場合には、データ出力状態（状態Ｓ１２または状態Ｓ２２）のバイト間の転送間隔の期間に行い、バイト間に転送間隔を設けない連続転送の場合には、ＩＤＬＥ状態（状態Ｓ１０または状態Ｓ２０）の期間に行う。
【００９３】
以上説明したように、本実施例のデータ受信装置、データ転送制御装置およびデータ転送システムでは、マスタ１から送られてくるＬ組のＮ×Ｍビット（Ｎ＝Ｍ＝８）のシリアルデータをＬ＋１個の転送サイクルで受信する際に、奇偶サイクル判別部１６により転送サイクルの奇数番目または偶数番目を判別し、第１シフトレジスタ２１では、奇数番目の転送サイクルで、奇数組目の６４ビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１で入力して保持し、次の転送サイクルで、保持したデータをスレーブ４側のクロック信号ＣＬＫ２でスレーブ４に出力し、また、第２シフトレジスタ２２では、偶数番目の転送サイクルで、偶数組目の６４ビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１で入力して保持し、次の転送サイクルで、保持したデータをスレーブ４側のクロック信号ＣＬＫ２でスレーブ４に出力する。
【００９４】
より具体的には、第１クロック選択手段（第２セレクタ３２および第４セレクタ３４）により、奇数番目の転送サイクル期間はマスタ１側のクロック信号ＣＬＫ１を選択し、偶数番目の転送サイクル期間はスレーブ４側のクロック信号ＣＬＫ２を選択して第１シフトレジスタ２１に供給し、また、第２クロック選択手段（第３セレクタ３３および第４セレクタ３４）により、偶数番目の転送サイクル期間はマスタ１側のクロック信号ＣＬＫ１を選択し、奇数番目の転送サイクル期間はスレーブ４側のクロック信号ＣＬＫ２を選択して第２シフトレジスタ２２に供給するようにしている。
【００９５】
このように、第１シフトレジスタ２１および第２シフトレジスタ２２において、１つの転送サイクル期間で、当該シフトレジスタに保持したデータを、スレーブ４側のクロック信号ＣＬＫ２に同期したシフト動作によりスレーブ４（受信部１１）に出力するので、マスタ１から高速クロック（クロック信号ＣＬＫ１）で転送されるシリアルデータを、スレーブ４側の相対的に低速なクロック（クロック信号ＣＬＫ２）で受信することができる。
【００９６】
つまり、スレーブ４側のクロック信号ＣＬＫ２は、１つの転送サイクル期間に、第１シフトレジスタ２１または第２シフトレジスタ２２からＮ×Ｍビットシリアルデータをシフト出力し得る周波数であれば良く、より低速なクロックを使用することができる。また、転送サイクル周期を任意設定可能な通信仕様である場合には、スレーブ４側のクロック信号ＣＬＫ２は、マスタ１側のクロック信号ＣＬＫ１に依らず、より低速なクロックを使用することができる。
【００９７】
その結果として、スレーブ４は、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができ、また、スレーブ４の動作周波数を低く抑えることができることから、スレーブ４の消費電力を低減することができる。特に、２線式計器などの消費電力（消費電流）に制限がある機器に適用する場合には、消費電力の制限下で通信仕様に応じた機器設計を容易に行うことができる。
【００９８】
また、本実施例において追加される構成要素は、データ転送制御装置６（第１シフトレジスタ２１、第２シフトレジスタ２２、第１セレクタ３１、第２セレクタ３２、第３セレクタ３３および第４セレクタ３４）、並びに受信部１１の奇遇サイクル判定部１６および選択信号生成部１７であり、これらを実現する回路は比較的安価な汎用部品（ディスクリート部品等）を用いて構成できるため、追加回路によるコスト増を抑制することができる。また、マスタ側でクロックが高速化された場合でも、転送サイクル周期の調整によりスレーブ４の動作周波数を高速化する必要がなく、さらに、部品改廃や通信仕様に応じた設計変更が必要な場合であっても、スレーブ４の動作周波数を抑制できることから、代替部品の選定等もオーバースペックの部品を使用することなく容易に行うことができ、安価な汎用部品を用いて容易に装置コストを抑制した設計変更が可能となる。
【００９９】
また、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができるので、データ転送制御装置６およびスレーブ４を一体のものとして扱えば、これらを標準化されたデータ受信装置とすることができる。
【０１００】
さらに、本実施例の変形として、スレーブ４（受信部１１）の奇遇サイクル判定部１６および選択信号生成部１７をデータ転送制御装置６に移して、データ転送制御装置６内でストローブ信号ＳＳに基づき選択信号奇遇サイクル判定部１６および選択信号生成部１７を生成する構成とすることができる。この変形例に係るデータ転送システムの構成図を図１１に示す。
【０１０１】
本変形例のデータ転送システムは、データ送信装置としてのマスタ１と、内部に奇遇サイクル判定部３６および選択信号生成部３７を備えたデータ転送制御装置７と、データ受信装置としてのスレーブ２と、を備えた構成であり、マスタ１およびスレーブ２のそれぞれの構成は従来のものと同等である。このような構成とすれば、データ転送制御装置７を標準化されたモジュールとして扱うことができる。つまり、既存のデータ転送システム（例えば図１２に示した構成）において、マスタ側クロックの高速化などの変更が生じた場合に、このデータ転送制御装置７をマスタおよびスレーブ間に組み込むことで、スレーブ側の動作周波数等の変更をすることなく、マスタおよびスレーブ間のシリアルデータ転送を実現することができるようになる。
【０１０２】
なお、本実施例および変形例では、１つの転送サイクルで６４ビットシリアルデータ（Ｎ＝Ｍ＝８）を受信することとしたが、これに限定されることなく、ＮおよびＭを任意の正整数として良い。例えば、Ｎ＝８，Ｍ＝１とした場合には、第１シフトレジスタ２１および第２シフトレジスタ２２を８ビットで構成し、マスタから送られてくるＬ×８組の８ビットのシリアルデータをＬ×８＋１個の転送サイクルで受信することとなる。
【０１０３】
さらに、第１シフトレジスタ２１および第２シフトレジスタ２２の実現は、ディスクリート部品による構成に限らず、ＰＬＡ（Programmable Logic Array）、ＰＬＤ（Programmable
Logic Device）またはＦＰＧＡ（Field-Programmable Gate Array）等のデバイスを用いて構成しても良い。
【符号の説明】
【０１０４】
１ マスタ
２，３，４ スレーブ
５，６，７ データ転送制御装置
１０，１１ 受信部
１２ ＬＣＤドライバ
１３ ＬＣＤ表示パネル
２０，２１，２２ シフトレジスタ
３０，３１，３２，３３，３４ セレクタ
１５，１７，３７ 選択信号生成部
１６，３６ 奇遇サイクル判定部
ＣＬＫ１，ＣＬＫ２ クロック信号
ＤＡＴＡｉ データ信号
ＳＳ ストローブ信号
ＳＥＬ，ＳＥＬ２〜ＳＥＬ４ 選択信号
【技術分野】
【０００１】
本発明は、マスタから高速クロックで転送されるシリアルデータを、相対的に低速なクロックで受信して、低消費電力・低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムに関する。
【背景技術】
【０００２】
従来、マスタ（送信側）およびスレーブ（受信側）間のデータ転送において、信号線数に制約がある場合には、例えばマスタ・スレーブ間をデータ信号、クロック信号およびストローブ信号の３本の信号線を用いたシリアルデータ転送が行われている（例えば、特開２００５−３０１４２３号公報参照）。
【０００３】
従来のシリアルデータ転送について、図１２〜図１５を参照して説明する。図１２は従来のデータ転送システムを例示する構成図であり、マスタ（ＣＰＵボード）１０１からスレーブ（表示器）１０３へ転送サイクル毎に６４ビットシリアルデータ（表示データ）を転送するものである。シリアルデータ転送は、データ信号ＤＡＴＡ、クロック信号ＣＬＫおよびストローブ信号ＳＳの３本の信号線を用いた３線式で行われ、スレーブ（表示器）１０３側では、受信部１１０が６４ビットシリアルデータ（表示データ）を受信して、ＬＣＤドライバ１１２を介してＬＣＤ表示パネル１１３に表示する。
【０００４】
各信号（データ信号ＤＡＴＡ、クロック信号ＣＬＫおよびストローブ信号ＳＳ）は、図１３または図１４に示すタイミングで送信される。図１３の場合、受信部１１０では、ストローブ信号ＳＳがイネーブル（Ｌレベル）となる期間に、クロック信号ＣＬＫの立ち上がりタイミングで順次データがサンプリングされ、取り込んでいくこととなる。なお、６４ビットシリアルデータはバイト単位で連続して送受信される。また図１４は、バイト間に転送間隔Ｔｓが設けられている場合である。さらに、図１５に示すように、１転送サイクルの周期はＴｃであり、１バイト目から８バイト目までの６４ビットシリアルデータが転送された後、次の転送サイクルが開始されるまでの間は待ち状態となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３０１４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このようなシリアルデータ転送においては、スレーブ１０３側では、マスタ１０１側から送られてくる転送データの速度（即ちクロック信号ＣＬＫの周波数や１バイトの受信間隔）に応じた受信処理を行う必要がある。つまり、スレーブ１０３側で、マスタ１０１側の高速なクロック信号ＣＬＫを用いて受信処理する場合には、スレーブ１０３の動作周波数を高速にする必要があるが、消費電力が動作周波数に比例して増大するという事情がある。また、スレーブ１０３の動作周波数の高速化に伴って装置コストも増大するという事情もある。
【０００７】
一般的に、シリアルデータ転送におけるボーレート（Baud Rate）、バイト間の転送間隔Ｔｓおよび転送サイクルＴｃ等の通信仕様は、マスタ１０１およびスレーブ１０３の処理や構成部品の仕様に応じて設計段階で決定される。したがって、例えば、部品改廃等の理由で設計変更が生じたときには、上記通信仕様を自由に変更可能なパラメータが存在しないことから、設計仕様に余裕がない場合などでは、代替部品の選定が難しく容易に設計変更が行えないという事情があった。
【０００８】
また、オーバースペックの部品を使用することも考えられるが、装置コストが増大してしまうという事情があった。さらに、マスタ１０１側でファームウェアの変更を行うことにより、スレーブ１０３側での設計変更を比較的容易にすることも可能であるが、この場合、ファームウェアの種類が増えてしまうことにより、ファームウェアの管理や切り替えのタイミング、並びに規格対応が困難となるという事情があった。
【０００９】
特に、圧力伝送器などの２線式計器等に適用する場合には、消費電力（消費電流）に制限があることから、スレーブ１０３の動作周波数が制限され、低消費電力（低消費電流）で且つ安価な部品を選定してシステムを構築する必要がある。
【００１０】
本発明は、上記従来の事情に鑑みてなされたものであって、マスタから高速クロックで転送されるシリアルデータを、相対的に低速なクロックで受信して、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明に係るデータ受信装置は、マスタから送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数）のシリアルデータを１つの転送サイクルで受信するデータ受信装置であって、前記Ｎ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを当該データ受信装置側のクロックで出力するシフトレジスタ、を備えたことを特徴とする。
【００１２】
また、上記発明において、前記Ｎ×Ｍビットシリアルデータの転送タイミングを規定するストローブ信号に基づき、該ストローブ信号が有効である期間は前記マスタ側のクロックを選択し、該ストローブ信号が無効である期間の内の所定期間は当該データ受信装置側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、を備えたことを特徴とする。
【００１３】
また、本発明に係るデータ受信装置は、マスタから送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数）のシリアルデータをＬ＋１個の転送サイクルで受信するデータ受信装置であって、前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、奇数番目の転送サイクルで、奇数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第１シフトレジスタと、偶数番目の転送サイクルで、偶数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第２シフトレジスタと、を備えたことを特徴とする。
【００１４】
また、上記発明において、奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第１シフトレジスタに供給する第１クロック選択手段と、偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第２シフトレジスタに供給する第２クロック選択手段と、を備えたことを特徴とする。
【００１５】
また、上記発明において、前記第１クロック選択手段は、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第１シフトレジスタのクロック入力を開放状態とし、前記第２クロック選択手段は、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第２シフトレジスタのクロック入力を開放状態とすることを特徴とする。
【００１６】
また、本発明に係るデータ転送制御装置は、１つの転送サイクルで、マスタ側から送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数）のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、前記Ｎ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを前記スレーブ側のクロックで出力するシフトレジスタ、を備えたことを特徴とする。
【００１７】
また、上記発明において、前記Ｎ×Ｍビットシリアルデータの転送タイミングを規定するイネーブル信号に基づき、該イネーブル信号が有効である期間は前記マスタ側のクロックを選択し、該イネーブル信号が無効である期間の内の所定期間は前記スレーブ側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、を備えたことを特徴とする。
【００１８】
さらに、本発明に係るデータ転送制御装置は、Ｌ＋１個の転送サイクルで、マスタから送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数）のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、奇数番目の転送サイクルで、奇数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第１シフトレジスタと、偶数番目の転送サイクルで、偶数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第２シフトレジスタと、偶数番目の転送サイクルでは前記第１シフトレジスタの出力を選択し、３番目以降の奇数番目の転送サイクルでは前記第２シフトレジスタの出力を選択して、前記スレーブに出力する出力選択手段と、を備えたことを特徴とする。
【００１９】
また、上記発明において、奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第１シフトレジスタに供給する第１クロック選択手段と、偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第２シフトレジスタに供給する第２クロック選択手段と、を備えたことを特徴とする。
【００２０】
また、上記発明において、前記第１クロック選択手段は、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第１シフトレジスタのクロック入力を開放状態とし、前記第２クロック選択手段は、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第２シフトレジスタのクロック入力を開放状態とすることを特徴とする。
【００２１】
さらに、本発明に係るデータ転送システムは、マスタ並びに請求項１〜請求項５の何れか１項に記載のデータ受信装置、または、マスタ、スレーブ並びに請求項６〜請求項１０の何れか１項に記載のデータ転送制御装置の何れかを備えたことを特徴とする。
【発明の効果】
【００２２】
本発明に係るデータ受信装置、データ転送制御装置およびデータ転送システムによれば、シフトレジスタにおいて、シリアルデータをマスタ側のクロックで入力して保持し、保持したデータをデータ受信装置（またはスレーブ）側のクロックで出力することとしたので、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１に係るデータ転送システムの構成図である。
【図２】実施例１のシフトレジスタの状態遷移を例示する説明図である。
【図３】実施例１の１転送サイクルにおける各種信号のタイムチャートである。
【図４】本発明の実施例２に係るデータ転送システムの構成図である。
【図５】実施例２の第１シフトレジスタおよび第２シフトレジスタの状態遷移を例示する説明図である。
【図６】実施例２の第１〜第４セレクタによる選択状態並びに第１シフトレジスタおよび第２シフトレジスタの動作状態を転送サイクル別に説明する説明図である。
【図７】実施例２の第１転送サイクルおよび第２転送サイクルにおける各種信号のタイムチャートである。
【図８】シフトレジスタのデータ出力時におけるタイムチャートである。
【図９】実施例２の第３転送サイクルおよび第４転送サイクルにおける各種信号のタイムチャートである。
【図１０】実施例２の第Ｌ転送サイクルおよび第Ｌ＋１転送サイクルにおける各種信号のタイムチャートである。
【図１１】本発明の変形例に係るデータ転送システムの構成図である。
【図１２】従来のデータ転送システムを例示する構成図である。
【図１３】シリアルデータ転送（バイト間の転送間隔無し）における各種信号のタイムチャートである。
【図１４】シリアルデータ転送（バイト間の転送間隔有り）における各種信号のタイムチャートである。
【図１５】従来の１転送サイクルにおける各種信号のタイムチャートである。
【発明を実施するための形態】
【００２４】
以下、本発明に係る好適な実施の形態について、実施例１、実施例２の順に図面を参照しながら詳細に説明する。
【実施例１】
【００２５】
図１は本発明の実施例１に係るデータ転送システムの構成図である。同図において、本実施例のデータ転送システムは、データ送信装置としてのマスタ１と、データ転送制御装置５と、データ受信装置としてのスレーブ３と、を備えて構成されている。なお、図１の構成では、データ転送制御装置５をスレーブ３から分離した構成としているが、データ転送制御装置５およびスレーブ３を一体型として、即ちスレーブ３にデータ転送制御装置５を含む構成として、データ受信装置を構成しても良い。
【００２６】
また、図１の構成は、本発明に係るデータ転送システムを温度伝送器に適用したものを例示しており、マスタ１（ＣＰＵボード）からスレーブ３（表示器）間のシリアルデータ転送を想定している。なお、本発明の適用は、本実施例に限定されるものではなく、マスタ１から送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数であり、本実施例ではＮ＝Ｍ＝８）のシリアルデータを１つの転送サイクルで受信する形態のものであれば如何なるシステム種別またはスレーブ種別であっても良い。
【００２７】
ここで、マスタ１は、データ信号ＤＡＴＡｉ、クロック信号ＣＬＫ１およびストローブ信号ＳＳの３本の信号線を用いてシリアルデータを送信する。ここで、マスタ１側（送信側）からは、従来と同様に、転送サイクル毎に６４ビットシリアルデータ（表示データ）が図１３〜図１５に示したタイミングで送信される。
【００２８】
また、スレーブ３は、受信部１０、ＬＣＤドライバ１２およびＬＣＤ表示パネル１３を備えた構成である。受信部１０は、データ転送制御装置５を介して転送サイクル毎に６４ビットシリアルデータを受信する。ＬＣＤドライバ１２は、受信部１０で受信した６４ビットシリアルデータに基づき、ＬＣＤ表示パネル１３のセグメント点灯出力信号を生成して、ＬＣＤ表示パネル１３を駆動する。なお、受信部１０は選択信号生成部１５を備えるが、選択信号生成部１５は、ストローブ信号ＳＳに基づき、データ転送制御装置５のシフトレジスタ２０に供給するクロック信号を選択切り替えする選択信号ＳＥＬを生成するものである。
【００２９】
なお、受信部１０には、例えば８ビットシフトレジスタ（受信バッファ）を備えたシリアルインタフェース（図示せず）を内蔵しているが、より低コストの部品を選定する観点から、ＤＭＡ（Direct Memory Access）等の機能は持たないものとする。また、受信部１０およびＬＣＤドライバ１２を一体型として、ＬＣＤドライバ機能付きマイコンを用いた構成としても良い。
【００３０】
また、データ転送制御装置５は、シフトレジスタ２０およびセレクタ３０を備えた構成である。ここで、シフトレジスタ２０は、６４個のＤフリップフロップをカスケード接続して構成した直列入力直列出力形（SISO）シフトレジスタであり、クロック端子ＣＫに供給されるクロック信号に同期して、データ入力端子ＤＩに接続される１段目のＤフリップフロップは、データ入力端子ＤＩに入力されるデータ（１ビットデータ）をラッチし、ｊ段目（ｊ＝２〜６４）のＤフリップフロップはｊ−１段目のＤフリップフロップ出力をラッチする。つまり、１段目のＤフリップフロップにデータが取り込まれた後、データはクロック信号の立ち上がりタイミング毎にＤフリップフロップを１段ずつ進んでいき、最終段目のＤフリップフロップが保持していたデータがデータ出力端子ＤＯから出力される。
【００３１】
また、セレクタ３０は、特許請求の範囲にいうクロック選択手段に該当し、選択信号生成部１５の選択信号ＳＥＬに基づき、マスタ１側のクロック信号ＣＬＫ１またはスレーブ３側のクロック信号ＣＬＫ２の何れかをシフトレジスタ２０のクロック端子ＣＫに供給する。セレクタ３０の構成は、例えば、２つの入力端子間に２個のトランスファーゲートトランジスタを直列接続し、両者の接続点を出力端子として、一方のトランスファーゲートトランジスタのゲート電極には選択信号ＳＥＬを、他方のトランスファーゲートトランジスタのゲート電極には選択信号ＳＥＬの否定論理信号を、それぞれ供給してオンオフ制御するようにすれば良い。
【００３２】
本実施例では、セレクタ３０において、ストローブ信号ＳＳに基づき、ストローブ信号ＳＳが有効である期間はマスタ１側のクロック信号ＣＬＫ１を選択し、ストローブ信号ＳＳが無効である期間の内の所定期間はスレーブ３側のクロック信号ＣＬＫ２を選択してシフトレジスタ２０に供給する。このようなセレクタ３０によるシフトレジスタ２０の状態遷移について図２を参照して詳しく説明する。
【００３３】
図２は本実施例のシフトレジスタ２０の状態遷移を例示する説明図である。同図に示すように、シフトレジスタ２０は、４つの状態を持つ。すなわち、状態Ｓ０（初期状態）、状態Ｓ１（ＩＤＬＥ状態）、状態Ｓ２（データ入力状態）および状態Ｓ３（データ出力状態）である。
【００３４】
マスタ１からのシリアルデータ転送が開始される以前は、初期状態（状態Ｓ０）にある。次に、シリアルデータ転送の開始と共にストローブ信号ＳＳが有効（Ｌレベル）になると、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ２）に遷移する。ストローブ信号ＳＳが有効（Ｌレベル）である期間、即ちストローブ信号ＳＳが無効（Ｈレベル）となるまでの期間は、セレクタ３０ではマスタ１側のクロック信号ＣＬＫ１が選択（選択信号ＳＥＬ：Ｈレベル）されており、シフトレジスタ２０は、クロック信号ＣＬＫ１に同期して６４ビットシリアルデータ（８ビット×８バイト）が順次保持されていく。
【００３５】
次に、６４ビットシリアルデータのマスタ１からシフトレジスタ２０へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、シフトレジスタ２０はデータ出力状態（状態Ｓ３）に遷移する。このときセレクタ３０ではスレーブ３側のクロック信号ＣＬＫ２が選択され（選択信号ＳＥＬ：Ｈレベル→Ｌレベル）、シフトレジスタ２０は、クロック信号ＣＬＫ２に同期して６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ３に出力していく。
【００３６】
次に、６４ビットシリアルデータのシフトレジスタ２０からスレーブ３へのデータ転送が終了すると、シフトレジスタ２０はＩＤＬＥ状態（状態Ｓ１）に遷移する。この遷移は選択信号ＳＥＬがＬレベルからＨレベルに変化するイベントに伴って行われ、このときセレクタ３０ではマスタ１側のクロック信号ＣＬＫ１が選択されるが、ストローブ信号ＳＳは無効（Ｈレベル）でマスタ１側のクロック信号ＣＬＫ１が供給されないことから、シフトレジスタ２０は何ら動作しないＩＤＬＥ状態となる。
【００３７】
以上説明した「状態Ｓ２（データ入力状態）→状態Ｓ３（データ出力状態）→状態Ｓ１（ＩＤＬＥ状態）」の一連の遷移によって、１つの転送サイクルが形成される。また、ＩＤＬＥ状態（状態Ｓ１）にあるときに、続いて次の転送サイクルがある場合には、ストローブ信号ＳＳがＨレベルからＬレベルに変化するイベントに伴って、データ入力状態（状態Ｓ２）に遷移する。つまり、Ｌ組（Ｌは任意の正整数）の６４ビットシリアルデータが転送されるケースでは、上記一連の遷移がＬ回繰り返されることとなる。なお、６４ビットシリアルデータの組数Ｌが予め分かっている場合には、Ｌ回目の一連の遷移における状態Ｓ３（データ出力状態）で、Ｌ組目の６４ビットシリアルデータがシフトレジスタ２０からスレーブ３へデータ転送された後、初期状態（状態Ｓ０）に遷移する。
【００３８】
次に、１転送サイクルにおけるシフトレジスタ２０の動作について、図３を参照して詳しく説明する。ここで、図３は、本実施例の１転送サイクルにおける各種信号のタイムチャートであり、図３（ａ）はストローブ信号ＳＳを、図３（ｂ）はマスタ１側のクロック信号ＣＬＫ１を、図３（ｃ）はマスタ１から送信されるデータ信号ＤＡＴＡｉを、図３（ｄ）はクロックの選択信号ＳＥＬを、図３（ｅ）はスレーブ３側のクロック信号ＣＬＫ２を、図３（ｆ）はシフトレジスタ２０の出力データ信号ＤＡＴＡｏを、それぞれ示す。
【００３９】
まず、シリアルデータ転送の開始と共にストローブ信号ＳＳが有効（Ｌレベル）となり（図３（ａ）参照）、シフトレジスタ２０は、そのＨレベルからＬレベルへの立ち下がりタイミングでデータ入力状態（状態Ｓ２）に遷移して、マスタ１から送信されるデータ信号ＤＡＴＡｉを受信する。なお、このときセレクタ３０ではマスタ１側のクロック信号ＣＬＫ１が選択され（選択信号ＳＥＬ：Ｈレベル；図３（ｄ）参照）、クロック信号ＣＬＫ１がシフトレジスタ２０のクロック端子ＣＫに供給される。
【００４０】
このデータ入力状態（状態Ｓ２）において、シフトレジスタ２０では、クロック信号ＣＬＫ１に同期して６４ビットシリアルデータ（８ビット×８バイト）が順次保持されていく（図３（ｂ）および（ｃ）参照）。なお図３では、図１４と同様にバイト間に転送間隔を設けているが、これに限定されることなく、図１３と同様にバイト間の転送間隔を設けず連続的に転送を行うようにしても良い。
【００４１】
次に、６４ビットシリアルデータのマスタ１からシフトレジスタ２０へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり（図３（ａ）参照）、また、セレクタ３０ではスレーブ３側のクロック信号ＣＬＫ２が選択され（選択信号ＳＥＬ：Ｈレベル→Ｌレベル；図３（ｄ）参照）、クロック信号ＣＬＫ２がシフトレジスタ２０のクロック端子ＣＫに供給されて、シフトレジスタ２０はデータ出力状態（状態Ｓ３）に遷移する。なお、ストローブ信号ＳＳの立ち上がりタイミングから選択信号ＳＥＬの立ち下がりタイミングまで一定の期間を設けているのはハザード対策等のためである。
【００４２】
このデータ出力状態（状態Ｓ３）において、シフトレジスタ２０は、クロック信号ＣＬＫ２に同期して６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ３に出力していく（図３（ｅ）および（ｆ）参照）。なお図３では、バイト間に転送間隔を設けているが、これに限定されることなく、バイト間の転送間隔を設けず連続的に転送を行うようにしても良い。
【００４３】
次に、６４ビットシリアルデータのシフトレジスタ２０からスレーブ３へのデータ転送が終了すると、選択信号ＳＥＬがＬレベルからＨレベルに変化することに伴って、シフトレジスタ２０はＩＤＬＥ状態（状態Ｓ１）に遷移する。そしてさらに、ストローブ信号ＳＳがＨレベルからＬレベルに変化するイベントに伴って、次の転送サイクルに移行する。
【００４４】
なお、スレーブ３（受信部１０）では、例えば、１バイト毎にシリアルインタフェースの受信バッファで受信した後、順次、メモリ等の記憶手段に退避させており、データ出力状態（状態Ｓ３）のバイト間の転送間隔やＩＤＬＥ状態（状態Ｓ１）の期間を、この処理に当てることができる。より具体的に、スレーブ３（受信部１０）における退避処理は、バイト間に転送間隔を設けた転送の場合には、データ出力状態（状態Ｓ３）のバイト間の転送間隔の期間に行い、バイト間に転送間隔を設けない連続転送の場合には、ＩＤＬＥ状態（状態Ｓ１）の期間に行う。
【００４５】
以上説明したように、本実施例のデータ受信装置、データ転送制御装置およびデータ転送システムでは、マスタ１から送られてくるＮ×Ｍビット（Ｎ＝Ｍ＝８）のシリアルデータを１つの転送サイクルで受信する際に、Ｎ×Ｍビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１に同期して、シフトレジスタ２０に入力して保持し、転送サイクルの残りの期間で、シフトレジスタ２０に保持したデータをスレーブ３側のクロック信号ＣＬＫ２に同期したシフト動作によりスレーブ３（受信部１０）に出力する。より具体的に、シフトレジスタ２０に供給するクロック信号の選択切り替えはセレクタ３０（クロック選択手段）で行い、Ｎ×Ｍビットシリアルデータの転送タイミングを規定するストローブ信号ＳＳに基づき、ストローブ信号ＳＳが有効である期間はマスタ１側のクロック信号ＣＬＫ１を選択し、ストローブ信号ＳＳが無効である期間の内の所定期間はスレーブ３側のクロック信号ＣＬＫ２を選択してシフトレジスタ２０に供給する。
【００４６】
このように、転送サイクルの内のシフトレジスタ２０がデータ入力状態（状態Ｓ２）となる期間を除く期間で、シフトレジスタ２０に一旦保持したデータを、スレーブ３側のクロック信号ＣＬＫ２に同期したシフト動作によりスレーブ３（受信部１０）に出力するので、マスタ１から高速クロック（クロック信号ＣＬＫ１）で転送されるシリアルデータを、スレーブ３側の相対的に低速なクロック（クロック信号ＣＬＫ２）で受信することができる。
【００４７】
また、スレーブ３側のクロック信号ＣＬＫ２は、転送サイクル周期が規定値である場合には、該転送サイクル周期からシフトレジスタ２０がデータ入力状態（状態Ｓ２）となる期間、並びに、バイト間の転送間隔およびＩＤＬＥ状態（状態Ｓ１）の期間を除いた期間に、シフトレジスタ２０からＮ×Ｍビットシリアルデータをシフト出力し得る周波数であれば良く、より低速なクロックを使用することができる。また、転送サイクル周期を任意設定可能な通信仕様である場合には、スレーブ３側のクロック信号ＣＬＫ２は、マスタ１側のクロック信号ＣＬＫ１に依らず、より低速なクロックを使用することができる。
【００４８】
その結果として、スレーブ３は、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができ、また、スレーブ３の動作周波数を低く抑えることができることから、スレーブ３の消費電力を低減することができる。特に、２線式計器などの消費電力（消費電流）に制限がある機器に適用する場合には、消費電力の制限下で通信仕様に応じた機器設計を容易に行うことができる。
【００４９】
また、本実施例において追加される構成要素は、データ転送制御装置５（シフトレジスタ２０およびセレクタ３０）、並びに受信部１０の選択信号生成部１５であり、これらを実現する回路は比較的安価な汎用部品（ディスクリート部品等）を用いて構成できるため、追加回路によるコスト増を抑制することができる。また、マスタ側でクロックが高速化された場合でも、転送サイクル周期の調整によりスレーブ３の動作周波数を高速化する必要がなく、さらに、部品改廃や通信仕様に応じた設計変更が必要な場合であっても、スレーブ３の動作周波数を抑制できることから、代替部品の選定等もオーバースペックの部品を使用することなく容易に行うことができ、安価な汎用部品を用いて容易に装置コストを抑制した設計変更が可能となる。
【００５０】
また、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができるので、データ転送制御装置５およびスレーブ３を一体のものとして扱えば、これらを標準化されたデータ受信装置とすることができる。さらに、スレーブ３（受信部１０）の選択信号生成部１５をデータ転送制御装置５に移して、データ転送制御装置５内でストローブ信号ＳＳに基づき選択信号ＳＥＬを生成する構成とすれば、データ転送制御装置を標準化されたモジュールとして扱うことができる。つまり、既存のデータ転送システム（例えば図１２に示した構成）において、マスタ側クロックの高速化などの変更が生じた場合に、このデータ転送制御装置をマスタおよびスレーブ間に組み込むことで、スレーブ側の動作周波数等の変更をすることなく、マスタおよびスレーブ間のシリアルデータ転送を実現することができるようになる。
【００５１】
なお、本実施例では、１つの転送サイクルで６４ビットシリアルデータ（Ｎ＝Ｍ＝８）を受信することとしたが、これに限定されることなく、ＮおよびＭを任意の正整数として良い。例えば、Ｎ＝８，Ｍ＝１として、１つの転送サイクルで８ビットシリアルデータを受信する場合には、シフトレジスタ２０を８ビットで構成し、８つの転送サイクルで６４ビットシリアルデータを転送することとなる。
【００５２】
また、シフトレジスタ２０の実現は、ディスクリート部品による構成に限らず、ＰＬＡ（Programmable Logic Array）、ＰＬＤ（Programmable
Logic Device）またはＦＰＧＡ（Field-Programmable Gate Array）等のデバイスを用いて構成しても良い。
【実施例２】
【００５３】
次に、図４は本発明の実施例２に係るデータ転送システムの構成図である。同図において、本実施例のデータ転送システムは、データ送信装置としてのマスタ１と、データ転送制御装置６と、データ受信装置としてのスレーブ４と、を備えた構成である。なお、図４の構成では、データ転送制御装置６をスレーブ４から分離した構成としているが、データ転送制御装置６およびスレーブ４を一体型として、即ちスレーブ４にデータ転送制御装置６を含む構成として、データ受信装置を構成しても良い。
【００５４】
また、図４の構成は、本発明に係るデータ転送システムを温度伝送器に適用したものを例示しており、マスタ１（ＣＰＵボード）からスレーブ４（表示器）間のシリアルデータ転送を想定している。なお、本発明の適用は、本実施例に限定されるものではなく、マスタ１から送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数であり、本実施例ではＮ＝Ｍ＝８）のシリアルデータをＬ＋１個の転送サイクルで受信する形態のものであれば如何なるシステム種別またはスレーブ種別であっても良い。
【００５５】
ここで、マスタ１は、実施例１と同様に、データ信号ＤＡＴＡｉ、クロック信号ＣＬＫ１およびストローブ信号ＳＳの３本の信号線を用いてシリアルデータを送信する。ここで、マスタ１側（送信側）からは、従来と同様に、転送サイクル毎に６４ビットシリアルデータ（表示データ）が図１３〜図１５に示したタイミングで送信される。
【００５６】
また、スレーブ４は、受信部１１、ＬＣＤドライバ１２およびＬＣＤ表示パネル１３を備えた構成である。受信部１１は、データ転送制御装置６を介して転送サイクル毎に６４ビットシリアルデータを受信する。ＬＣＤドライバ１２は、受信部１１で受信した６４ビットシリアルデータに基づき、ＬＣＤ表示パネル１３のセグメント点灯出力信号を生成して、ＬＣＤ表示パネル１３を駆動する。
【００５７】
また、受信部１１は、奇遇サイクル判定部１６および選択信号生成部１７を備えている。ここで、奇遇サイクル判定部１６は、ストローブ信号ＳＳに基づき、転送サイクルの奇数番目または偶数番目を判別する。また、選択信号生成部１７は、転送サイクルの順番に応じて、データ転送制御装置６の第１シフトレジスタ２１および第２シフトレジスタ２２に供給するクロック信号を選択切り替えする選択信号ＳＥＬ２〜ＳＥＬ４、並びに、第１シフトレジスタ２１の出力または第２シフトレジスタ２２の出力の何れか選択切り替えする選択信号ＳＥＬ１を生成する。なお、選択信号生成部１７の入力としては、少なくとも奇遇サイクル判定部１６による転送サイクルの奇数／偶数判定結果と、第１転送サイクルおよび最終の転送サイクルを識別し得る情報があれば良い。また、選択設定等の具体的内容については後述する。
【００５８】
なお、受信部１１には、例えば８ビットシフトレジスタ（受信バッファ）を備えたシリアルインタフェース（図示せず）を内蔵しているが、より低コストの部品を選定する観点から、ＤＭＡ（Direct Memory Access）等の機能は持たないものとする。また、受信部１１およびＬＣＤドライバ１２を一体型として、ＬＣＤドライバ機能付きマイコンを用いた構成としても良い。
【００５９】
また、データ転送制御装置６は、第１シフトレジスタ２１および第２シフトレジスタ２２、並びに、第１セレクタ３１、第２セレクタ３２、第３セレクタ３３および第４セレクタ３４を備えた構成である。
【００６０】
ここで、第１シフトレジスタ２１および第２シフトレジスタ２２は、それぞれ６４個のＤフリップフロップをカスケード接続して構成した直列入力直列出力形（SISO）シフトレジスタである。それぞれのシフトレジスタは、クロック端子ＣＫに供給されるクロック信号に同期して、データ入力端子ＤＩに接続される１段目のＤフリップフロップは、データ入力端子ＤＩに入力されるデータ（１ビットデータ）をラッチし、ｊ段目（ｊ＝２〜６４）のＤフリップフロップはｊ−１段目のＤフリップフロップ出力をラッチする。つまり、１段目のＤフリップフロップにデータが取り込まれた後、データはクロック信号の立ち上がりタイミング毎にＤフリップフロップを１段ずつ進んでいき、最終段目のＤフリップフロップが保持していたデータがデータ出力端子ＤＯから出力される。
【００６１】
また、一方の第１シフトレジスタ２１は、奇数番目の転送サイクルで、奇数組目の６４ビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１で入力して保持し、次の転送サイクルで、保持したデータをスレーブ４側のクロック信号ＣＬＫ２で出力する。また、他方の第２シフトレジスタ２２は、偶数番目の転送サイクルで、偶数組目の６４ビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１で入力して保持し、次の転送サイクルで、保持したデータをスレーブ４側のクロック信号ＣＬＫ２で出力する。
【００６２】
また、第２セレクタ３２および第４セレクタ３４の組み合わせは、特許請求の範囲にいう第１クロック選択手段に該当し、選択信号生成部１７の選択信号ＳＥＬ２およびＳＥＬ４に基づき、奇数番目の転送サイクル期間はマスタ１側のクロック信号ＣＬＫ１を選択し、偶数番目の転送サイクル期間はスレーブ４側のクロック信号ＣＬＫ２を選択して、第１シフトレジスタ２１のクロック端子ＣＫに供給する。
【００６３】
また、第３セレクタ３３および第４セレクタ３４の組み合わせは、特許請求の範囲にいう第２クロック選択手段に該当し、選択信号生成部１７の選択信号ＳＥＬ３およびＳＥＬ４に基づき、偶数番目の転送サイクル期間はマスタ１側のクロック信号ＣＬＫ１を選択し、奇数番目の転送サイクル期間はスレーブ４側のクロック信号ＣＬＫ２を選択して、第２シフトレジスタ２２のクロック端子ＣＫに供給する。
【００６４】
なお、第１クロック選択手段および第２クロック選択手段を構成するために第４セレクタ３４を追加しているのは、次の理由による。すなわち、第１クロック選択手段では、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は第１シフトレジスタ２１のクロック入力を開放状態とするためであり、第２クロック選択手段では、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は第２シフトレジスタ２２のクロック入力を開放状態とするためである。
【００６５】
また、第１セレクタ３１は、特許請求の範囲にいう出力選択手段に該当し、選択信号生成部１７の選択信号ＳＥＬ１に基づき、偶数番目の転送サイクルでは第１シフトレジスタ２１の出力を選択し、３番目以降の奇数番目の転送サイクルでは第２シフトレジスタ２２の出力を選択して、スレーブ４の受信部１１に出力する。
【００６６】
なお、第４セレクタ３４の構成は、例えば、２つの出力端子間に２個のトランスファーゲートトランジスタを直列接続し、両者の接続点を入力端子として、一方のトランスファーゲートトランジスタのゲート電極には選択信号ＳＥＬ４を、他方のトランスファーゲートトランジスタのゲート電極には選択信号ＳＥＬ４の否定論理信号を、それぞれ供給してオンオフ制御するようにすれば良い。また、第１セレクタ３１〜第３セレクタ３３の各セレクタの構成は、実施例１のセレクタ３０と同等で良い。
【００６７】
次に、第１セレクタ３１〜第４セレクタ３４の選択切り替えによる第１シフトレジスタ２１および第２シフトレジスタ２２の状態遷移について、図５を参照して詳しく説明する。ここで図５は、本実施例の第１シフトレジスタ２１および第２シフトレジスタ２２の状態遷移を例示する説明図である。同図に示すように、第１シフトレジスタ２１および第２シフトレジスタ２２は、それぞれ４つの状態を持つ。すなわち、状態Ｓ０（初期状態）、状態Ｓ１０，Ｓ２０（ＩＤＬＥ状態）、状態Ｓ１１，Ｓ２１（データ入力状態）および状態Ｓ１２，Ｓ２２（データ出力状態）である。
【００６８】
マスタ１からのシリアルデータ転送が開始される以前は、第１シフトレジスタ２１および第２シフトレジスタ２２は共に初期状態（状態Ｓ０）にある。次に、第１転送サイクルにおいて、シリアルデータ転送の開始と共にストローブ信号ＳＳが有効（Ｌレベル）になると、第１シフトレジスタ２１は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ１１）に遷移する。ストローブ信号ＳＳが有効（Ｌレベル）である期間、即ちストローブ信号ＳＳが無効（Ｈレベル）となるまでの期間は、第１シフトレジスタ２１のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給されており、第１シフトレジスタ２１には、クロック信号ＣＬＫ１に同期して第１組目の６４ビットシリアルデータ（８ビット×８バイト）が順次保持されていく。
【００６９】
次に、第１組目の６４ビットシリアルデータのマスタ１から第１シフトレジスタ２１へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第１転送サイクルが終了して次の第２転送サイクルに移る。この時、第１シフトレジスタ２１はデータ出力状態（状態Ｓ１２）に遷移する。すなわち、第１シフトレジスタ２１のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され、第１シフトレジスタ２１は、クロック信号ＣＬＫ２に同期して第１組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく。そして、第１組目の６４ビットシリアルデータの第１シフトレジスタ２１からスレーブ４へのデータ転送が終了すると、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）に遷移する。
【００７０】
また、第２転送サイクルでは、この第１シフトレジスタ２１によるデータ出力と並行して、第２シフトレジスタ２２ではデータ入力が行われる。すなわち、第２転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると、第２シフトレジスタ２２は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ２１）に遷移する。ストローブ信号ＳＳが有効（Ｌレベル）である期間、即ちストローブ信号ＳＳが無効（Ｈレベル）となるまでの期間は、第２シフトレジスタ２２のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給されており、第２シフトレジスタ２２には、クロック信号ＣＬＫ１に同期して第２組目の６４ビットシリアルデータ（８ビット×８バイト）が順次保持されていく。
【００７１】
次に、第２組目の６４ビットシリアルデータのマスタ１から第２シフトレジスタ２２へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第２転送サイクルが終了して次の第３転送サイクルに移る。この時、第２シフトレジスタ２２はデータ出力状態（状態Ｓ２２）に遷移する。すなわち、第２シフトレジスタ２２のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され、第２シフトレジスタ２２は、クロック信号ＣＬＫ２に同期して第２組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく。そして、第２組目の６４ビットシリアルデータの第２シフトレジスタ２２からスレーブ４へのデータ転送が終了すると、第２シフトレジスタ２２はＩＤＬＥ状態（状態Ｓ２０）に遷移する。
【００７２】
また、第３転送サイクルでは、この第２シフトレジスタ２２によるデータ出力と並行して、第１シフトレジスタ２１ではデータ入力が行われる。すなわち、第３転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると、第１シフトレジスタ２１は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ１１）に遷移する。このようにして、第１シフトレジスタ２１では、奇数番目の転送サイクルで奇数組目の６４ビットシリアルデータを入力して保持し、次の転送サイクルで保持したデータをスレーブ４に出力し、また、他方の第２シフトレジスタ２２では、偶数番目の転送サイクルで偶数組目の６４ビットシリアルデータを入力して保持し、次の転送サイクルで保持したデータをスレーブ４に出力することとなる。
【００７３】
こうして、６４ビットシリアルデータの組数Ｌが奇数である場合には、第１シフトレジスタ２１は、第Ｌ＋１転送サイクルにおける状態Ｓ１２（データ出力状態）で、Ｌ組目の６４ビットシリアルデータをスレーブ４へ出力した後、初期状態（状態Ｓ０）に遷移する。またこのとき、第２シフトレジスタ２２はＩＤＬＥ状態（状態Ｓ２０）にあり、第Ｌ＋１転送サイクルの終了と共に初期状態（状態Ｓ０）に遷移する。また、６４ビットシリアルデータの組数Ｌが偶数である場合には、第２シフトレジスタ２２は、第Ｌ＋１転送サイクルにおける状態Ｓ２２（データ出力状態）で、Ｌ組目の６４ビットシリアルデータをスレーブ４へ出力した後、初期状態（状態Ｓ０）に遷移する。またこのとき、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）にあり、第Ｌ＋１転送サイクルの終了と共に初期状態（状態Ｓ０）に遷移する。
【００７４】
次に、第１セレクタ３１〜第４セレクタ３４の選択切り替えによる第１シフトレジスタ２１および第２シフトレジスタ２２の動作について、図６に示す説明図、並びに図７〜図１０に示すタイムチャートを参照して詳しく説明する。ここで、図６は第１セレクタ３１〜第４セレクタ３４による選択状態並びに第１シフトレジスタ２１および第２シフトレジスタ２２の動作状態を転送サイクル別に説明する説明図であり、図６（ａ）は３組（Ｌ：奇数）の６４ビットシリアルデータを転送する場合、図６（ｂ）はＬ組（Ｌ：偶数）の６４ビットシリアルデータを転送する場合、をそれぞれ示す。また、図７は第１転送サイクルおよび第２転送サイクルにおける各種信号のタイムチャート、図８はシフトレジスタのデータ出力時におけるタイムチャート、図９は第３転送サイクルおよび第４転送サイクルにおける各種信号のタイムチャート、図１０は第Ｌ転送サイクルおよび第Ｌ＋１転送サイクルにおける各種信号のタイムチャートである。各タイムチャートにおいて、（ａ）は転送サイクルを、（ｂ）はストローブ信号ＳＳを、（ｃ）はマスタ１側のクロック信号ＣＬＫ１を、（ｄ）はマスタ１から送信されるデータ信号ＤＡＴＡｉを、（ｅ）は第１シフトレジスタ２１に供給されるクロック信号を、（ｆ）は第１シフトレジスタ２１に入力されるデータ信号を、（ｇ）は第１シフトレジスタ２１から出力されるデータ信号を、（ｈ）は第２シフトレジスタ２２に供給されるクロック信号を、（ｉ）は第２シフトレジスタ２２に入力されるデータ信号を、（ｊ）は第２シフトレジスタ２２から出力されるデータ信号を、それぞれ示す。
【００７５】
まず、図７の第１転送サイクルにおいては、図６（ａ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＡ（第１シフトレジスタ２１出力）側が選択され、第２セレクタ３２ではＩＡ（クロック信号ＣＬＫ１）側が選択され、第３セレクタ３３ではＩＢ（第４セレクタ３４出力）側が選択され、第４セレクタ３４ではＯＡ（第２セレクタ３２）側が選択される。なお、第４セレクタ３４の選択論理はドントケアであり、何れの選択であっても良い。
【００７６】
このような選択下において、第１シフトレジスタ２１は、ストローブ信号ＳＳが有効（Ｌレベル）となると（図７（ｂ）参照）、そのＨレベルからＬレベルへの立ち下がりタイミングでデータ入力状態（状態Ｓ１１）に遷移して、マスタ１から送信されるデータ信号ＤＡＴＡｉを受信する。なお、このとき第１シフトレジスタ２１のクロック端子ＣＫには、マスタ１側のクロック信号ＣＬＫ１が供給されている（図７（ｅ）参照）。このデータ入力状態（状態Ｓ１１）において、第１シフトレジスタ２１では、６４ビットシリアルデータ（８ビット×８バイト）がクロック信号ＣＬＫ１に同期して順次保持されていく（図７（ｆ）参照）。なお、第１シフトレジスタ２１へのデータ入力についての詳細なタイムチャートは、バイト間に転送間隔を設けている場合は図１４と同様であり、バイト間の転送間隔を設けず連続的に転送を行う場合は図１３と同様である。
【００７７】
次に、第１組目の６４ビットシリアルデータのマスタ１から第１シフトレジスタ２１へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第１転送サイクルが終了して次の第２転送サイクルに移る。この第２転送サイクルにおいては、図６（ａ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＡ（第１シフトレジスタ２１出力）側が選択され、第２セレクタ３２ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第３セレクタ３３ではＩＡ（クロック信号ＣＬＫ１）側が選択され、第４セレクタ３４ではＯＡ（第２セレクタ３２）側が選択される。
【００７８】
この第２転送サイクルにおいては、第１シフトレジスタ２１はデータ出力状態（状態Ｓ１２）に遷移している。すなわち、上記選択下において、第１シフトレジスタ２１のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され（図７（ｅ）参照）、第１シフトレジスタ２１は、クロック信号ＣＬＫ２に同期して第１組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図７（ｇ）参照）。ここで、第１シフトレジスタ２１からのバイト単位のデータ出力についての詳細なタイムチャートは図８に示す通りである。なお、図７では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第１組目の６４ビットシリアルデータの第１シフトレジスタ２１からスレーブ４へのデータ転送が終了すると、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）に遷移する。
【００７９】
また、第２転送サイクルにおいては、この第１シフトレジスタ２１によるデータ出力と並行して、第２シフトレジスタ２２ではデータ入力が行われる。すなわち、第２転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると（図７（ｂ）参照）、第２シフトレジスタ２２は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ２１）に遷移する。すなわち、上記選択下において、第２シフトレジスタ２２のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給され（図７（ｈ）参照）、第２組目の６４ビットシリアルデータ（８ビット×８バイト）がクロック信号ＣＬＫ１に同期して順次保持されていく（図７（ｉ）参照）。なお、第２シフトレジスタ２２へのデータ入力についての詳細なタイムチャートは、バイト間に転送間隔を設けている場合は図１４と同様であり、バイト間の転送間隔を設けず連続的に転送を行う場合は図１３と同様である。
【００８０】
次に、第２組目の６４ビットシリアルデータのマスタ１から第２シフトレジスタ２２へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第２転送サイクルが終了して次の第３転送サイクル（図９参照）に移る。この第３転送サイクルにおいては、図６（ａ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＢ（第２シフトレジスタ２２出力）側が選択され、第２セレクタ３２ではＩＡ（クロック信号ＣＬＫ１）側が選択され、第３セレクタ３３ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第４セレクタ３４ではＯＢ（第３セレクタ３３）側が選択される。
【００８１】
この第３転送サイクルにおいては、第２シフトレジスタ２２はデータ出力状態（状態Ｓ２２）に遷移している。すなわち、上記選択下において、第２シフトレジスタ２２のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され（図９（ｈ）参照）、第２シフトレジスタ２２は、クロック信号ＣＬＫ２に同期して第２組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図９（ｊ）参照）。ここで、第２シフトレジスタ２２からのバイト単位のデータ出力についての詳細なタイムチャートは図８に示す通りである。なお、図９では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第２組目の６４ビットシリアルデータの第２シフトレジスタ２２からスレーブ４へのデータ転送が終了すると、第２シフトレジスタ２２はＩＤＬＥ状態（状態Ｓ２０）に遷移する。
【００８２】
また、第３転送サイクルにおいては、この第２シフトレジスタ２２によるデータ出力と並行して、第１シフトレジスタ２１ではデータ入力が行われる。すなわち、第３転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると（図９（ｂ）参照）、第１シフトレジスタ２１は、その立ち下がりタイミング（ストローブ信号ＳＳ：Ｈレベル→Ｌレベル）でデータ入力状態（状態Ｓ１１）に遷移する。すなわち、上記選択下において、第１シフトレジスタ２１のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給され（図９（ｃ）参照）、第３組目の６４ビットシリアルデータ（８ビット×８バイト）がクロック信号ＣＬＫ１に同期して順次保持されていく（図９（ｆ）参照）。
【００８３】
次に、第３組目の６４ビットシリアルデータのマスタ１から第１シフトレジスタ２１へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第３転送サイクルが終了して最終転送サイクルである第４転送サイクルに移る。この第４転送サイクルにおいては、図６（ａ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＡ（第１シフトレジスタ２１出力）側が選択され、第２セレクタ３２ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第３セレクタ３３ではＩＢ（第４セレクタ３４出力即ち開放状態）側が選択され、第４セレクタ３４ではＯＡ（第２セレクタ３２）側が選択される。
【００８４】
この第４転送サイクルにおいては、第１シフトレジスタ２１はデータ出力状態（状態Ｓ１２）に遷移している。すなわち、上記選択下において、第１シフトレジスタ２１のクロック端子ＣＫにはスレーブ４側のクロック信号ＣＬＫ２が供給され（図９（ｅ）参照）、第１シフトレジスタ２１は、クロック信号ＣＬＫ２に同期して第３組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図９（ｇ）参照）。ここで、第１シフトレジスタ２１からのバイト単位のデータ出力についての詳細なタイムチャートは図８に示す通りである。なお、図７では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第３組目の６４ビットシリアルデータの第１シフトレジスタ２１からスレーブ４へのデータ転送が終了すると、第１シフトレジスタ２１は初期状態（状態Ｓ０）に遷移する。またこのとき、第２シフトレジスタ２２はＩＤＬＥ状態（状態Ｓ２０）にあり、第４転送サイクルの終了と共に初期状態（状態Ｓ０）に遷移する。
【００８５】
以上の説明から、Ｌ組の６４ビットシリアルデータを転送する際には、基本的に、第３転送サイクル（奇数番目の転送サイクル）と第２転送サイクル（偶数番目の転送サイクル）を順繰りに繰り返せばよいことが分かる。基本的に、第１転送サイクルにおける選択信号ＳＥＬ１〜ＳＥＬ４の設定は、第３転送サイクルにおける設定としても良いが、非動作状態となるべき第２シフトレジスタ２２に対してスレーブ４側のクロック信号ＣＬＫ２が供給されないよう（第２シフトレジスタ２２のクロック端子ＣＫを開放状態）にするために別設定とした。また同様に、最終の第４転送サイクルにおける選択信号ＳＥＬ１〜ＳＥＬ４の設定は、第２転送サイクルにおける設定としても良いが、非動作状態となるべき第２シフトレジスタ２２に対してスレーブ４側のクロック信号ＣＬＫ２が供給されないようにするために別設定とした。
【００８６】
また、以上の説明は、６４ビットシリアルデータの組数Ｌ＝３で、奇数組の６４ビットシリアルデータを転送する場合についてであったが、偶数組の６４ビットシリアルデータを転送する場合には、最終の転送サイクルにおける選択信号ＳＥＬ１〜ＳＥＬ４の設定は、図６（ａ）の第４転送サイクルとは異なる設定となる。次に、Ｌ組（Ｌ：偶数）の６４ビットシリアルデータを転送する場合について、図６（ｂ）および図１０を参照して説明する。
【００８７】
まず、最終転送サイクルより１つ前の第Ｌ転送サイクルにおいては、図６（ｂ）に示す如く第２転送サイクルと同様に、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＡ（第１シフトレジスタ２１出力）側が選択され、第２セレクタ３２ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第３セレクタ３３ではＩＡ（クロック信号ＣＬＫ１）側が選択され、第４セレクタ３４ではＯＡ（第２セレクタ３２）側が選択される。
【００８８】
この第Ｌ転送サイクルにおいては、第１シフトレジスタ２１はデータ出力状態（状態Ｓ１２）に遷移している。すなわち、上記選択下において、第１シフトレジスタ２１のクロック端子ＣＫにはスレーブ３側のクロック信号ＣＬＫ２が供給され（図１０（ｅ）参照）、第１シフトレジスタ２１は、クロック信号ＣＬＫ２に同期して第Ｌ−１組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図１０（ｇ）参照）。そして、第Ｌ−１組目の６４ビットシリアルデータの第１シフトレジスタ２１からスレーブ４へのデータ転送が終了すると、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）に遷移する。
【００８９】
また、第Ｌ転送サイクルにおいては、この第１シフトレジスタ２１によるデータ出力と並行して、第２シフトレジスタ２２ではデータ入力が行われる。すなわち、第Ｌ転送サイクルにおいてストローブ信号ＳＳが有効（Ｌレベル）になると（図１０（ｂ）参照）、第２シフトレジスタ２２は、その立ち下がりタイミングでデータ入力状態（状態Ｓ２１）に遷移する。すなわち、上記選択下において、第２シフトレジスタ２２のクロック端子ＣＫにはマスタ１側のクロック信号ＣＬＫ１が供給され（図１０（ｈ）参照）、第Ｌ組目の６４ビットシリアルデータ（８ビット×８バイト）がクロック信号ＣＬＫ１に同期して順次保持されていく（図１０（ｉ）参照）。
【００９０】
次に、第Ｌ組目の６４ビットシリアルデータのマスタ１から第２シフトレジスタ２２へのデータ転送が終了すると、ストローブ信号ＳＳが無効（Ｈレベル）となり、第Ｌ転送サイクルが終了して最終の第Ｌ＋１転送サイクルに移る。この第Ｌ＋１転送サイクルにおいては、図６（ｂ）に示すように、選択信号ＳＥＬ１〜ＳＥＬ４に基づき、第１セレクタ３１ではＩＢ（第２シフトレジスタ２２出力）側が選択され、第２セレクタ３２ではＩＢ（第４セレクタ３４出力即ち開放状態）側が選択され、第３セレクタ３３ではＩＢ（第４セレクタ３４出力即ちクロック信号ＣＬＫ２）側が選択され、第４セレクタ３４ではＯＢ（第３セレクタ３３）側が選択される。
【００９１】
この第Ｌ＋１転送サイクルにおいては、第２シフトレジスタ２２はデータ出力状態（状態Ｓ２２）に遷移している。すなわち、上記選択下において、第２シフトレジスタ２２のクロック端子ＣＫにはスレーブ３側のクロック信号ＣＬＫ２が供給され（図１０（ｈ）参照）、第２シフトレジスタ２２は、クロック信号ＣＬＫ２に同期して第２組目の６４ビットシリアルデータ（８ビット×８バイト）を順次シフトしてスレーブ４に出力していく（図１０（ｊ）参照）。そして、第Ｌ組目の６４ビットシリアルデータの第２シフトレジスタ２２からスレーブ４へのデータ転送が終了すると、第２シフトレジスタ２２は初期状態（状態Ｓ０）に遷移する。またこのとき、第１シフトレジスタ２１はＩＤＬＥ状態（状態Ｓ１０）にあり、第Ｌ＋１転送サイクルの終了と共に初期状態（状態Ｓ０）に遷移する。
【００９２】
なお、スレーブ４（受信部１１）では、例えば、１バイト毎にシリアルインタフェースの受信バッファで受信した後、順次、メモリ等の記憶手段に退避させており、データ出力状態（状態Ｓ１２または状態Ｓ２２）のバイト間の転送間隔やＩＤＬＥ状態（状態Ｓ１０または状態Ｓ２０）の期間を、この処理に当てることができる。より具体的に、スレーブ４（受信部１１）における退避処理は、バイト間に転送間隔を設けた転送の場合には、データ出力状態（状態Ｓ１２または状態Ｓ２２）のバイト間の転送間隔の期間に行い、バイト間に転送間隔を設けない連続転送の場合には、ＩＤＬＥ状態（状態Ｓ１０または状態Ｓ２０）の期間に行う。
【００９３】
以上説明したように、本実施例のデータ受信装置、データ転送制御装置およびデータ転送システムでは、マスタ１から送られてくるＬ組のＮ×Ｍビット（Ｎ＝Ｍ＝８）のシリアルデータをＬ＋１個の転送サイクルで受信する際に、奇偶サイクル判別部１６により転送サイクルの奇数番目または偶数番目を判別し、第１シフトレジスタ２１では、奇数番目の転送サイクルで、奇数組目の６４ビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１で入力して保持し、次の転送サイクルで、保持したデータをスレーブ４側のクロック信号ＣＬＫ２でスレーブ４に出力し、また、第２シフトレジスタ２２では、偶数番目の転送サイクルで、偶数組目の６４ビットシリアルデータをマスタ１側のクロック信号ＣＬＫ１で入力して保持し、次の転送サイクルで、保持したデータをスレーブ４側のクロック信号ＣＬＫ２でスレーブ４に出力する。
【００９４】
より具体的には、第１クロック選択手段（第２セレクタ３２および第４セレクタ３４）により、奇数番目の転送サイクル期間はマスタ１側のクロック信号ＣＬＫ１を選択し、偶数番目の転送サイクル期間はスレーブ４側のクロック信号ＣＬＫ２を選択して第１シフトレジスタ２１に供給し、また、第２クロック選択手段（第３セレクタ３３および第４セレクタ３４）により、偶数番目の転送サイクル期間はマスタ１側のクロック信号ＣＬＫ１を選択し、奇数番目の転送サイクル期間はスレーブ４側のクロック信号ＣＬＫ２を選択して第２シフトレジスタ２２に供給するようにしている。
【００９５】
このように、第１シフトレジスタ２１および第２シフトレジスタ２２において、１つの転送サイクル期間で、当該シフトレジスタに保持したデータを、スレーブ４側のクロック信号ＣＬＫ２に同期したシフト動作によりスレーブ４（受信部１１）に出力するので、マスタ１から高速クロック（クロック信号ＣＬＫ１）で転送されるシリアルデータを、スレーブ４側の相対的に低速なクロック（クロック信号ＣＬＫ２）で受信することができる。
【００９６】
つまり、スレーブ４側のクロック信号ＣＬＫ２は、１つの転送サイクル期間に、第１シフトレジスタ２１または第２シフトレジスタ２２からＮ×Ｍビットシリアルデータをシフト出力し得る周波数であれば良く、より低速なクロックを使用することができる。また、転送サイクル周期を任意設定可能な通信仕様である場合には、スレーブ４側のクロック信号ＣＬＫ２は、マスタ１側のクロック信号ＣＬＫ１に依らず、より低速なクロックを使用することができる。
【００９７】
その結果として、スレーブ４は、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができ、また、スレーブ４の動作周波数を低く抑えることができることから、スレーブ４の消費電力を低減することができる。特に、２線式計器などの消費電力（消費電流）に制限がある機器に適用する場合には、消費電力の制限下で通信仕様に応じた機器設計を容易に行うことができる。
【００９８】
また、本実施例において追加される構成要素は、データ転送制御装置６（第１シフトレジスタ２１、第２シフトレジスタ２２、第１セレクタ３１、第２セレクタ３２、第３セレクタ３３および第４セレクタ３４）、並びに受信部１１の奇遇サイクル判定部１６および選択信号生成部１７であり、これらを実現する回路は比較的安価な汎用部品（ディスクリート部品等）を用いて構成できるため、追加回路によるコスト増を抑制することができる。また、マスタ側でクロックが高速化された場合でも、転送サイクル周期の調整によりスレーブ４の動作周波数を高速化する必要がなく、さらに、部品改廃や通信仕様に応じた設計変更が必要な場合であっても、スレーブ４の動作周波数を抑制できることから、代替部品の選定等もオーバースペックの部品を使用することなく容易に行うことができ、安価な汎用部品を用いて容易に装置コストを抑制した設計変更が可能となる。
【００９９】
また、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができるので、データ転送制御装置６およびスレーブ４を一体のものとして扱えば、これらを標準化されたデータ受信装置とすることができる。
【０１００】
さらに、本実施例の変形として、スレーブ４（受信部１１）の奇遇サイクル判定部１６および選択信号生成部１７をデータ転送制御装置６に移して、データ転送制御装置６内でストローブ信号ＳＳに基づき選択信号奇遇サイクル判定部１６および選択信号生成部１７を生成する構成とすることができる。この変形例に係るデータ転送システムの構成図を図１１に示す。
【０１０１】
本変形例のデータ転送システムは、データ送信装置としてのマスタ１と、内部に奇遇サイクル判定部３６および選択信号生成部３７を備えたデータ転送制御装置７と、データ受信装置としてのスレーブ２と、を備えた構成であり、マスタ１およびスレーブ２のそれぞれの構成は従来のものと同等である。このような構成とすれば、データ転送制御装置７を標準化されたモジュールとして扱うことができる。つまり、既存のデータ転送システム（例えば図１２に示した構成）において、マスタ側クロックの高速化などの変更が生じた場合に、このデータ転送制御装置７をマスタおよびスレーブ間に組み込むことで、スレーブ側の動作周波数等の変更をすることなく、マスタおよびスレーブ間のシリアルデータ転送を実現することができるようになる。
【０１０２】
なお、本実施例および変形例では、１つの転送サイクルで６４ビットシリアルデータ（Ｎ＝Ｍ＝８）を受信することとしたが、これに限定されることなく、ＮおよびＭを任意の正整数として良い。例えば、Ｎ＝８，Ｍ＝１とした場合には、第１シフトレジスタ２１および第２シフトレジスタ２２を８ビットで構成し、マスタから送られてくるＬ×８組の８ビットのシリアルデータをＬ×８＋１個の転送サイクルで受信することとなる。
【０１０３】
さらに、第１シフトレジスタ２１および第２シフトレジスタ２２の実現は、ディスクリート部品による構成に限らず、ＰＬＡ（Programmable Logic Array）、ＰＬＤ（Programmable
Logic Device）またはＦＰＧＡ（Field-Programmable Gate Array）等のデバイスを用いて構成しても良い。
【符号の説明】
【０１０４】
１ マスタ
２，３，４ スレーブ
５，６，７ データ転送制御装置
１０，１１ 受信部
１２ ＬＣＤドライバ
１３ ＬＣＤ表示パネル
２０，２１，２２ シフトレジスタ
３０，３１，３２，３３，３４ セレクタ
１５，１７，３７ 選択信号生成部
１６，３６ 奇遇サイクル判定部
ＣＬＫ１，ＣＬＫ２ クロック信号
ＤＡＴＡｉ データ信号
ＳＳ ストローブ信号
ＳＥＬ，ＳＥＬ２〜ＳＥＬ４ 選択信号
【特許請求の範囲】
【請求項１】
マスタから送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数）のシリアルデータを１つの転送サイクルで受信するデータ受信装置であって、
前記Ｎ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを当該データ受信装置側のクロックで出力するシフトレジスタ、
を備えたことを特徴とするデータ受信装置。
【請求項２】
前記Ｎ×Ｍビットシリアルデータの転送タイミングを規定するストローブ信号に基づき、該ストローブ信号が有効である期間は前記マスタ側のクロックを選択し、該ストローブ信号が無効である期間の内の所定期間は当該データ受信装置側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、
を備えたことを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
マスタから送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数）のシリアルデータをＬ＋１個の転送サイクルで受信するデータ受信装置であって、
前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、
奇数番目の転送サイクルで、奇数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第１シフトレジスタと、
偶数番目の転送サイクルで、偶数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第２シフトレジスタと、
を備えたことを特徴とするデータ受信装置。
【請求項４】
奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第１シフトレジスタに供給する第１クロック選択手段と、
偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第２シフトレジスタに供給する第２クロック選択手段と、
を備えたことを特徴とする請求項３に記載のデータ受信装置。
【請求項５】
前記第１クロック選択手段は、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第１シフトレジスタのクロック入力を開放状態とし、
前記第２クロック選択手段は、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第２シフトレジスタのクロック入力を開放状態とすることを特徴とする請求項４に記載のデータ受信装置。
【請求項６】
１つの転送サイクルで、マスタ側から送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数）のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、
前記Ｎ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを前記スレーブ側のクロックで出力するシフトレジスタ、
を備えたことを特徴とするデータ転送制御装置。
【請求項７】
前記Ｎ×Ｍビットシリアルデータの転送タイミングを規定するイネーブル信号に基づき、該イネーブル信号が有効である期間は前記マスタ側のクロックを選択し、該イネーブル信号が無効である期間の内の所定期間は前記スレーブ側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、
を備えたことを特徴とする請求項６に記載のデータ転送制御装置。
【請求項８】
Ｌ＋１個の転送サイクルで、マスタから送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数）のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、
前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、
奇数番目の転送サイクルで、奇数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第１シフトレジスタと、
偶数番目の転送サイクルで、偶数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第２シフトレジスタと、
偶数番目の転送サイクルでは前記第１シフトレジスタの出力を選択し、３番目以降の奇数番目の転送サイクルでは前記第２シフトレジスタの出力を選択して、前記スレーブに出力する出力選択手段と、
を備えたことを特徴とするデータ転送制御装置。
【請求項９】
奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第１シフトレジスタに供給する第１クロック選択手段と、
偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第２シフトレジスタに供給する第２クロック選択手段と、
を備えたことを特徴とする請求項８に記載のデータ転送制御装置。
【請求項１０】
前記第１クロック選択手段は、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第１シフトレジスタのクロック入力を開放状態とし、
前記第２クロック選択手段は、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第２シフトレジスタのクロック入力を開放状態とすることを特徴とする請求項９に記載のデータ転送制御装置。
【請求項１１】
マスタ並びに請求項１〜請求項５の何れか１項に記載のデータ受信装置、または、マスタ、スレーブ並びに請求項６〜請求項１０の何れか１項に記載のデータ転送制御装置の何れかを備えたことを特徴とするデータ転送システム。
【請求項１】
マスタから送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数）のシリアルデータを１つの転送サイクルで受信するデータ受信装置であって、
前記Ｎ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを当該データ受信装置側のクロックで出力するシフトレジスタ、
を備えたことを特徴とするデータ受信装置。
【請求項２】
前記Ｎ×Ｍビットシリアルデータの転送タイミングを規定するストローブ信号に基づき、該ストローブ信号が有効である期間は前記マスタ側のクロックを選択し、該ストローブ信号が無効である期間の内の所定期間は当該データ受信装置側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、
を備えたことを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
マスタから送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数）のシリアルデータをＬ＋１個の転送サイクルで受信するデータ受信装置であって、
前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、
奇数番目の転送サイクルで、奇数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第１シフトレジスタと、
偶数番目の転送サイクルで、偶数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第２シフトレジスタと、
を備えたことを特徴とするデータ受信装置。
【請求項４】
奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第１シフトレジスタに供給する第１クロック選択手段と、
偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第２シフトレジスタに供給する第２クロック選択手段と、
を備えたことを特徴とする請求項３に記載のデータ受信装置。
【請求項５】
前記第１クロック選択手段は、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第１シフトレジスタのクロック入力を開放状態とし、
前記第２クロック選択手段は、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第２シフトレジスタのクロック入力を開放状態とすることを特徴とする請求項４に記載のデータ受信装置。
【請求項６】
１つの転送サイクルで、マスタ側から送られてくるＮ×Ｍビット（Ｎ，Ｍはそれぞれ正整数）のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、
前記Ｎ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを前記スレーブ側のクロックで出力するシフトレジスタ、
を備えたことを特徴とするデータ転送制御装置。
【請求項７】
前記Ｎ×Ｍビットシリアルデータの転送タイミングを規定するイネーブル信号に基づき、該イネーブル信号が有効である期間は前記マスタ側のクロックを選択し、該イネーブル信号が無効である期間の内の所定期間は前記スレーブ側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、
を備えたことを特徴とする請求項６に記載のデータ転送制御装置。
【請求項８】
Ｌ＋１個の転送サイクルで、マスタから送られてくるＬ組のＮ×Ｍビット（Ｎ，Ｍ，Ｌはそれぞれ正整数）のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、
前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、
奇数番目の転送サイクルで、奇数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第１シフトレジスタと、
偶数番目の転送サイクルで、偶数組目のＮ×Ｍビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第２シフトレジスタと、
偶数番目の転送サイクルでは前記第１シフトレジスタの出力を選択し、３番目以降の奇数番目の転送サイクルでは前記第２シフトレジスタの出力を選択して、前記スレーブに出力する出力選択手段と、
を備えたことを特徴とするデータ転送制御装置。
【請求項９】
奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第１シフトレジスタに供給する第１クロック選択手段と、
偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第２シフトレジスタに供給する第２クロック選択手段と、
を備えたことを特徴とする請求項８に記載のデータ転送制御装置。
【請求項１０】
前記第１クロック選択手段は、奇数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第１シフトレジスタのクロック入力を開放状態とし、
前記第２クロック選択手段は、偶数番目の転送サイクルがＬ＋１番目の転送サイクルであるときは、該転送サイクル期間は前記第２シフトレジスタのクロック入力を開放状態とすることを特徴とする請求項９に記載のデータ転送制御装置。
【請求項１１】
マスタ並びに請求項１〜請求項５の何れか１項に記載のデータ受信装置、または、マスタ、スレーブ並びに請求項６〜請求項１０の何れか１項に記載のデータ転送制御装置の何れかを備えたことを特徴とするデータ転送システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１５５６７０（Ｐ２０１２−１５５６７０Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１６５８６（Ｐ２０１１−１６５８６）
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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