パルス幅・デジタル変換回路
【課題】低消費電力で動作し、回路から発生するノイズも小さい、デジタル値とパルス幅との間で相互変換する回路技術を提供する。
【解決手段】クロックを計数してその計数値をデジタル信号として出力するカウンタ３と、外部からデジタル値として入力される入力値ｘｉとカウンタ３の計数値とを比較して、所定の時点から入力値ｘｉと計数値とが一致する時点までの時間幅の出力パルスＰＷＭｉを生成するパルス生成手段２と、を備えており、パルス生成手段２を複数個有しているとともに、各パルス生成手段２は、各々に入力される入力値と一つのカウンタ３が出力する共通の計数値とを比較することとした。
【解決手段】クロックを計数してその計数値をデジタル信号として出力するカウンタ３と、外部からデジタル値として入力される入力値ｘｉとカウンタ３の計数値とを比較して、所定の時点から入力値ｘｉと計数値とが一致する時点までの時間幅の出力パルスＰＷＭｉを生成するパルス生成手段２と、を備えており、パルス生成手段２を複数個有しているとともに、各パルス生成手段２は、各々に入力される入力値と一つのカウンタ３が出力する共通の計数値とを比較することとした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル値とパルス幅との間で相互変換する回路技術に関し、特に、低消費電力で複数の入力信号を並列的にデジタル値からパルス幅へ、又はパルス幅からデジタル値へ変換するデジタル・パルス幅変換回路及びパルス幅・デジタル変換回路に関する。
【背景技術】
【０００２】
従来より、デジタル入力値を、当該デジタル入力値に比例した時間幅のパルスに変換するデジタル・パルス幅変換回路としては、クロックによって動作するカウンタの出力する計数値とデジタル入力値とを比較して、両者が一致したタイミングでパルス出力を立ち下げるものが広く知られている（例えば、特許文献１参照）。
【０００３】
例えば、図１３は従来のデジタル・パルス幅変換回路の一例を示す図である（特許文献１の図１参照）。図１３に示した従来のデジタル・パルス幅変換回路は、ストローブ検出回路１０１、ラッチ回路１０２、カウンタ１０３、デジタル・コンパレータ１０４、及びＪＫフリップ・フロップ１０５を備えた構成からなる。
【０００４】
ストローブ検出回路１０１は、ストローブ信号NOT(STB)が入力されると、その後の最初のクロックCLKの立ち上がりでタイミング・イネーブル信号E1，E2を出力する。タイミング・イネーブル信号E1は、更にその次のクロックの立ち上がりでＬレベルとなる。一方、タイミング・イネーブル信号E2は、リセット信号NOT(reset)がＨレベルの間は常時Ｈレベルとなっている。
【０００５】
また、ラッチ回路１０２には、外部から入力される１６ビットのデジタル・データD0〜D15をラッチし、ラッチデータQ0〜Q15として出力する。そして、１６ビットのカウンタ１０３は、クロックCLKを計数して、その計数値C0〜C15を出力する。また、カウンタ１０３は、その計数値がFFFFになると、カウント・アウト信号C.O.を出力する。
【０００６】
デジタル・コンパレータ１０４は、ラッチデータQ0〜Q15と計数値C0〜C15とを比較して、計数値C0〜C15がラッチデータQ0〜Q15を超えるまで、ＪＫフリップ・フロップ１０５にＨレベルを出力し、計数値C0〜C15がラッチデータQ0〜Q15を超えた時に、この出力値をＬレベルに反転する。
【０００７】
ＪＫフリップ・フロップ１０５は、処理サイクルの最初では、デジタル・コンパレータ１０４の出力信号が入力端子Ｊに入力され、出力ＱにＨレベルを保持する。また、デジタル・コンパレータ１０４の出力信号がＬレベルに反転した後の最初のクロックCLKの立ち上がりタイミングで、ＪＫフリップ・フロップ１０５は、出力ＱをＬレベルに反転する。そして、カウント・アウト信号C.O.が入力されると、ＪＫフリップ・フロップ１０５は出力ＱをＨレベルに復帰させる。
【０００８】
このような構成によって、ＪＫフリップ・フロップ１０５の出力Ｑにはデジタル・データD0〜D15の値に比例した時間幅のパルスが出力される。
【０００９】
一方、パルス幅・デジタル変換回路は、従来、積分型ＡＤ変換器において広く用いられている（例えば、特許文献２，３、非特許文献１参照）。
【００１０】
図１４は積分型ＡＤ変換器において用いられている従来のパルス幅・デジタル変換回路のブロック図である。
【００１１】
従来のパルス幅・デジタル変換回路２０１は、ＡＮＤゲート回路２０２とカウンタ２０３とを有する簡単な構成からなる。ＡＮＤゲート回路２０２には、パルス幅変調された入力パルスPWとクロックCLKとが入力される。ＡＮＤゲート回路２０２は、この入力パルスPWとクロックCLKの論理積からなるゲート信号gをカウンタ２０３に出力する。カウンタ２０３は、入力されるゲート信号gの立ち上がりエッジを計数し、その計数値をmビットのデジタル出力D={D0,…,Dm-1}として出力する。
【００１２】
この構成により、入力パルスPWがＨレベルのときにＡＮＤゲート回路２０２が有効となり、入力パルスPWがＬレベルのときにＡＮＤゲート回路２０２が無効となる。ＡＮＤゲート回路２０２が有効である間は、クロックCLKがゲート信号gとして出力される。そして、カウンタ２０３は、ゲート信号gとして出力されるクロックを計数する。これにより、入力パルスPWの幅に比例したカウント値がデジタル出力D={D0,…,Dm-1}として得られる。
【特許文献１】特開平４−２２２２号公報
【特許文献２】特開平８−２０４５６６号公報
【特許文献３】特開昭６２−２６５８２０号公報
【非特許文献１】鈴木八十二，吉田正廣著，「パルス・デジタル回路入門」，初版，日本国，日刊工業新聞社，２００１年７月２６日，ｐ．２２５〜ｐ．２３２
【非特許文献２】森江隆，岩田穆，“脳機能に学ぶ画像認識集積システム”，社団法人電子情報通信学会，電子情報通信学会技術研究報告，CAS2002-37,VLD2002-51,DSP2002-77, 2002年6月
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年、本発明者らにより、パルス幅を用いて演算を行うパルス幅演算回路素子（以下、「ＰＷＭピクセル回路」という。）が考案されている（例えば、非特許文献２参照）。このような素子を使用して大規模集積回路を構成する場合、図１５に示すように、ＰＷＭピクセル回路３０４をアレイ状に配列してＰＷＭピクセル回路アレイ３０５を構成する。そして、各ＰＷＭピクセル回路アレイ３０５での演算により得られたデータは、パルス出力トリガXRSTに従って、列番号の小さい順に、１列ずつ並列にパルス幅データPW={PW0,…,PWn-1}として出力される。ここで、ｎはＰＷＭピクセル回路アレイ３０５の行数を表し、図１５の例では、ｎ＝１６とされている。尚、通常は、より集積度を上げて、ｎは数十〜数百程度の大きさとなる。
【００１４】
このようなＰＷＭピクセル回路の入力部においては、外部からデジタル値で並列に入力される各デジタル入力信号をパルス幅PW={PWin0,…,PWinn-1}に変換するために、デジタル・パルス幅変換回路が使用される。また、ＰＷＭピクセル回路アレイ３０５からパルス幅データPW={PW0,…,PWn-1}として出力されたデータを、通常のデジタル回路に入力する場合に、パルス幅・デジタル変換回路が使用される。
【００１５】
しかしながら、大規模なＰＷＭピクセル回路アレイに対して、上記従来のデジタル・パルス幅変換回路やパルス幅・デジタル変換回路を使用した場合、各デジタル・パルス幅変換回路や各パルス幅・デジタル変換回路の消費電力の総和がかなり大きくなるという問題がある。
【００１６】
すなわち、多数のデジタル入力値を並列的にパルス幅変調する場合には、図１３に示した従来のデジタル・パルス幅変換回路を複数個並列に配置して、それぞれのデジタル・パルス幅変換回路に対して各デジタル入力値を入力させればよい。そして、各デジタル・パルス幅変換回路から出力されるパルスを取り出すことで、並列的なパルス幅変調が可能となる。
【００１７】
しかしこの場合、各デジタル・パルス幅変換回路において、クロックによるスイッチング動作が頻繁に行われる。そのため、総てのデジタル・パルス幅変換回路の駆動電力を合計すると、かなり大きな電力が消費されることとなる。従って、携帯機器のような低消費電力を要求される装置において、多数のデジタル入力値を並列的にパルス幅変調する場合に使用することは困難である。
【００１８】
また、各行のＰＷＭピクセル回路から出力する多数のパルスのそれぞれに対して、図１４に示したようなパルス幅・デジタル変換回路２０１を使用した場合、多数のカウンタ２０３が並列的にスイッチング動作を行うこととなる。そのため、例えば、カウンタ２０３をＣＭＯＳにより構成した場合でも、カウンタ２０３がスイッチング時の負荷容量を充放電する際の充放電電力消費が大きくなる。この充放電電力消費の増加は、ＰＷＭピクセル回路アレイの行数ｎが大きいほど顕著となる。
【００１９】
また、多数のカウンタ２０３が並列的に動作することにより、カウンタ２０３のスイッチング・ノイズが大きくなる。従って、回路全体のノイズ対策が必要となってくる。
【００２０】
そこで、本発明の目的は、低消費電力で動作し、回路から発生するノイズも小さい、デジタル値とパルス幅との間で相互変換する回路技術を提供することにある。すなわち、複数のデジタル入力値を並列的にパルス幅に変換するデジタル・パルス幅変換回路、及び、複数の入力パルスを並列的にデジタル値に変換するパルス幅・デジタル変換回路を提供する。
【課題を解決するための手段】
【００２１】
本発明に係るデジタル・パルス幅変換回路の第１の構成は、クロックを計数してその計数値をデジタル信号として出力するカウンタと、外部からデジタル値として入力される入力値と前記計数値とを比較して、所定の時点から前記入力値と前記計数値とが一致する時点までの時間幅の出力パルス、又は所定の最大計数値から前記入力値を引いた値と前記計数値とが一致する時点から前記計数値が前記最大計数値に達する時点までの時間幅の出力パルスを生成するパルス生成手段と、を備えており、前記パルス生成手段を複数個有しているとともに、前記各パルス生成手段は、各々に入力される入力値と一つの前記カウンタが出力する共通の計数値とを比較することを特徴とする。
【００２２】
この構成によれば、各パルス生成手段は、各々に入力される入力値と計数値とが一致する時点まで出力パルス、又は所定の最大計数値から前記入力値を引いた値と前記計数値とが一致する時点から前記計数値が前記最大計数値に達する時点までの時間幅の出力パルスを出力し、両者が一致した時点で、出力パルスを立ち下げる。これにより、入力値によって指定される時間幅の出力パルスを生成する。
【００２３】
ここで、各パルス生成手段は、入力値と比較する計数値として、一つのカウンタによって生成された計数値を使用する。これにより、カウンタは、各パルス生成手段へカウント値を出力するための配線のみを駆動すればよい。そのため、各々のパルス生成手段に対してそれぞれカウンタを備えた場合に比べて、大幅に消費電力を低減させることが可能となる。
【００２４】
また、カウンタを一つにすることで、各々のパルス生成手段に対してそれぞれカウンタを備えた場合に比べて、回路のレイアウト面積を小さくすることが可能となる。従って、回路の小型化が可能となる。
【００２５】
本発明に係るデジタル・パルス幅変換回路の第２の構成は、前記第１の構成において、前記各パルス生成手段は、外部から入力される前記入力値をラッチするパルス幅レジスタと、前記パルス幅レジスタがラッチした前記入力値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルスの真理値を反転させる出力パルス反転回路と、を備えていることを特徴とする。
【００２６】
この構成によれば、最初に、外部から入力される入力値がパルス幅レジスタにラッチされる。そして、出力パルス反転回路は出力パルスの出力を開始する。パルス幅レジスタは、入力値をラッチしてタイミングトリガ発生回路に出力する。タイミングトリガ発生回路は、カウンタの出力する計数値と、パルス幅レジスタの出力値とを比較して、両者が完全に一致するタイミングでトリガを発生する。そして、出力パルス反転回路は、タイミングトリガ発生回路からトリガが出力された時点で出力パルスを反転させて立ち下げる。これにより、各パルス生成手段は、入力値で指定される値に比例した時間幅のパルスを生成することができる。
【００２７】
本発明に係るデジタル・パルス幅変換回路の第３の構成は、前記第１の構成において、前記各パルス生成手段は、前記出力パルスの立ち上がりのタイミングを表すデジタル値である基準値をラッチする基準値レジスタと、前記基準値と外部から入力されるデジタル値である前記入力値との加算値を出力する加算回路と、前記加算回路の出力値をラッチするパルス幅レジスタと、前記基準値レジスタがラッチしたデジタル値又は前記パルス幅レジスタがラッチしたデジタル値の何れか一方を切り換えて出力する切換回路と、前記切換回路から出力されるデジタル値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルスの真理値を反転させる出力パルス反転回路と、を備え、前記切換回路は、前記出力パルス反転回路が出力する出力パルスが偽値のときは、前記基準値レジスタがラッチしたデジタル値を出力し、前記出力パルス反転回路が出力する出力パルスが真値のときは、前記パルス幅レジスタがラッチしたデジタル値を出力するように切り換えを行うことを特徴とする。
【００２８】
この構成によれば、最初に、出力パルスの立ち上がりのタイミングを表すデジタル値（以下、「初期値」という。）が基準値レジスタにラッチされる。そして、加算回路は、外部から入力される入力値と初期値とを加算し、この加算値はパルス幅レジスタにラッチされる。この状態では、出力パルス反転回路はパルスを出力していない。従って、切換回路は、基準値レジスタにラッチされた初期値をタイミングトリガ発生回路に出力する。
【００２９】
タイミングトリガ発生回路は、カウンタの出力する計数値と、基準値レジスタの出力値とを比較して、両者が完全に一致するタイミングでトリガを発生する。そして、出力パルス反転回路は、タイミングトリガ発生回路からトリガが出力された時点で出力パルスを反転させて立ち上げる。出力パルスが立ち上がると、切換回路は、パルス幅レジスタにラッチされた加算値をタイミングトリガ発生回路に出力するように切り換える。
【００３０】
タイミングトリガ発生回路は、カウンタの出力する計数値と、パルス幅レジスタの出力値とを比較して、両者が完全に一致するタイミングでトリガを発生する。そして、出力パルス反転回路は、タイミングトリガ発生回路からトリガが出力された時点で出力パルスを反転させて立ち下げる。これにより、各パルス生成手段は、入力値で指定される値に比例した時間幅のパルスを生成することができる。
【００３１】
このように、出力パルスの立ち上がりと立ち下がりとの切り換えを同じ回路を使用して行うことにより、回路遅延の影響を受けることなく、入力値に正比例する時間幅のパルスを生成することが可能となる。
【００３２】
ここで、初期値としては、各パルス生成手段に対して共通の初期値を使用してもよく、また、パルス生成手段ごとに異なる初期値を使用してもよい。
【００３３】
本発明に係るパルス幅・デジタル変換回路の第１の構成は、クロックを計数してその計数値をデジタル信号として出力するカウンタと、外部から入力される入力パルスの終端において前記カウンタが出力する計数値をラッチする終端ラッチ回路と、を備えており、前記終端ラッチ回路を複数個有しているとともに、前記各終端ラッチ回路は、一つの前記カウンタが出力する共通の計数値を、各々に入力される各入力パルスの終端においてラッチすることを特徴とする。
【００３４】
この構成によれば、入力パルスが入力されている間、カウンタはクロックを計数し、その計数値をデジタル値として出力し続ける。そして、各入力パルスの終端において、当該入力パルスに対応する終端ラッチ回路は、カウンタの出力値をラッチする。従って、所定の時間が経過した後に各終端ラッチ回路の出力を参照することにより、各入力パルスのパルス幅に比例したデジタル値を得ることができる。
【００３５】
ここで、各終端ラッチ回路は、入力パルスの終端においてラッチする計数値として、共通のカウンタが出力する計数値を使用する。カウンタは、それぞれの終端ラッチ回路に対して計数値を出力するための配線の寄生容量に抗して出力値の切り換えを行うだけであり、駆動時の消費電力は小さい。そのため、各々の終端ラッチ回路に対してカウンタを備えた構成とした場合に比べると、大幅に消費電力を低減させることが可能である。
【００３６】
また、カウンタを１つにしたことによって、カウンタの出力のスイッチング時に発生するノイズを小さく抑えることができる。従って、パルス幅にジッタ・ノイズが加わることによりパルス幅デジタル変換時に生じる誤差を最小限に抑えることができる。
【００３７】
また、各終端ラッチ回路は、共通のカウンタの出力値をラッチするので、各入力パルスに対する計数値の切り替わりのタイミングにばらつきが生じない。そのため、カウンタのスイッチング時のジッタによる各入力パルス間でのタイミング誤差がばらつくことを防止できる。
【００３８】
本発明に係るパルス幅・デジタル変換回路の第２の構成は、前記第１の構成において、前記入力パルスの始端において前記カウンタが出力する計数値をラッチする始端ラッチ回路と、前記終端ラッチ回路のデジタル出力値と前記始端ラッチ回路のデジタル出力値との差を演算して出力する減算回路とを、各々の前記終端ラッチ回路に対応して備えていることを特徴とする。
【００３９】
この構成によれば、減算回路は、始端ラッチ回路によって入力パルスの始端でラッチしたカウンタ値を、終端ラッチ回路によって入力パルスの終端でラッチしたカウンタ値から減算し、その減算値を出力する。従って、各入力パルスのパルス幅に正比例したデジタル値を、各減算回路の出力として得ることが可能となる。
【００４０】
また、始端と終端でパルスのタイミングを測定するため、各入力パルス間で、始端にタイミングずれがある場合であっても、正しくパルス幅デジタル変換を行うことが可能となる。
【発明の効果】
【００４１】
以上のように、本発明に係るデジタル・パルス幅変換回路の第１の構成によれば、各パルス生成手段が一つのカウンタによって生成された計数値を使用する構成としたことで、多数のパルスを並列的に生成させる場合でも消費電力の極めて低いデジタル・パルス幅変換回路を提供できる。また、同時に回路のレイアウト面積を小さくすることもでき、回路の小型化が実現できる。
【００４２】
また、本発明に係るデジタル・パルス幅変換回路の第２の構成によれば、各パルス生成手段において、入力値で指定される値に比例した時間幅のパルスを生成することが可能なデジタル・パルス幅変換回路を提供することができる。
【００４３】
また、本発明に係るデジタル・パルス幅変換回路の第３の構成によれば、各パルス生成手段は、回路遅延の影響を受けることなく、入力値に正比例する時間幅のパルスを生成することが可能となる。そのため、変換精度が高いデジタル・パルス幅変換回路を提供することができる。
【００４４】
また、本発明に係るパルス幅・デジタル変換回路の第１の構成によれば、各終端回路が一つのカウンタによって生成された計数値を使用する構成としたことにより、入力パルスが多数入力され、これらに対して同時にパルス幅デジタル変換を行う場合であっても、消費電力を低く抑えることができる。特に、入力パルスの数が数十個以上となるパルス幅演算回路の出力インタフェースにおいて使用した場合、従来の回路を使用した場合に比べて顕著に消費電力を抑えることが可能となる。
【００４５】
また、各終端回路が一つのカウンタによって生成された計数値を使用する構成としたことで、同時に、回路のレイアウト面積を小さくすることができ、回路の小型化が可能となる。このように、本発明に係る回路は、省電力性と省面積性を備えているため、携帯機器に使用されるＬＳＩの内部回路等に使用するのに適する。
【００４６】
更に、各終端回路が一つのカウンタによって生成された計数値を使用する構成としたことで、カウンタのスイッチング・ノイズの影響を最小限に抑えることが可能となる。従って、パルス幅デジタル変換時に生じるジッタ・ノイズの誤差を抑えることが可能となる。
【００４７】
また、カウンタのスイッチング時のジッタによる各入力パルス間でのタイミング誤差がばらつくことを防止できる。従って、カウンタ製造時の公差により生じるカウンタに固有のジッタの補正も容易となる。
【００４８】
本発明に係るパルス幅・デジタル変換回路の第２の構成によれば、各入力パルスのパルス幅に正比例したデジタル値を、各減算回路の出力として得ることが可能となる。従って、並列に入力される入力パルスのパルス幅に正比例するパルス幅デジタル変換を行うことが可能なパルス幅・デジタル変換回路が提供できる。また、各入力パルスの始端にばらつきがある場合であっても、正しくパルス幅デジタル変換を行うことが可能となる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００５０】
図１は本発明の実施例１に係るデジタル・パルス幅変換回路の構成を表すブロック図である。本実施例に係るデジタル・パルス幅変換回路１は、並列配置された複数のパルス生成回路２−０〜２−（n-1）、及び一つのカウンタ３を有する。各パルス生成回路２−０〜２−（n-1）のデータ入力端子Dinには、mビットの各デジタル入力値ｘ０〜ｘｎ-1が入力される。そして、各パルス生成回路２−０〜２−（n-1）のパルス出力端子Poutからは、各デジタル入力値ｘ０〜ｘｎ-1に比例する時間幅のパルスPW0〜PWn-1が出力される。
【００５１】
また、カウンタ３は、外部から入力されるクロックclockを計数し、mビットの計数値として出力する。また、各パルス生成回路２−０〜２−（n-1）のカウンタ値入力端子CNTには、カウンタ３から出力される計数値が共通に入力される。
【００５２】
図２は図１の各パルス生成回路の構成を表すブロック図である。パルス生成回路２−ｉ（i∈｛0,1,…,n-1｝）は、パルス幅レジスタ１２、タイミングトリガ発生回路１４、及び出力パルス反転回路１５を有している。
【００５３】
パルス幅レジスタ１２は、外部から入力されるmビットのデジタル値である入力値ｘｉを更新入力renewの立ち上がりにおいてラッチして、その値を出力ノードに出力する。タイミングトリガ発生回路１４は、パルス幅レジスタ１２から出力されるmビットのデジタル値の各ビットと、カウンタ３が出力するmビットの計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生する。
【００５４】
このタイミングトリガ発生回路１４は、m個のＥＸＯＲゲート１６−０〜１６−（ｍ−１）と１個のＮＯＲゲート１７により構成されている。各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の入力の一方には、パルス幅レジスタ１２からの出力ビットがそれぞれ入力され、入力の他方には、カウンタ３からの出力ビットがそれぞれ入力される。そして、各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力P0〜Pm-1はＮＯＲゲート１７に入力される。ＮＯＲゲート１７は、各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力P0〜Pm-1の論理和の反転出力を出力パルス反転回路１５に対して出力する。
【００５５】
すなわち、各デジタル入力値ｘi（i∈｛0,1,…,n-1｝）、カウンタの出力値CNTを（数１），（数２）により表した場合、タイミングトリガ発生回路１４の出力Tiは（数３）のように表される。但し、ここでｘiは０ではないと仮定する。
【００５６】
【数１】
【００５７】
【数２】
【００５８】
【数３】
（数３）より、タイミングトリガ発生回路１４の出力Tiはデジタル入力値ｘiとカウンタの出力値CNTが、総てのビットにおいて一致したときに１となることが分かる。
【００５９】
出力パルス反転回路１５は、タイミングトリガ発生回路１４がトリガを発生したときに、出力パルスPWiの真理値を反転させる。この出力パルス反転回路１５は、Ｔフリップ・フロップ（以下、「Ｔ−ＦＦ」という。）により構成されている。出力パルス反転回路１５のトリガ入力端子ＴにはＮＯＲゲート１７からの出力値が入力される。また、出力パルス反転回路１５の出力端子Ｑからは、パルスPWiが出力される。
【００６０】
以上のように構成された本実施例に係るデジタル・パルス幅変換回路について、以下その動作を図３のタイミング・チャートを参照しながら説明する。
【００６１】
まず、電源を入れた直後の初期状態では、カウンタ３の総ての計数値CNTはHレベルにあるものとし、入力値xｉは0であるとする。この状態で、時刻t0において、カウンタ３及びパルス幅レジスタ１２に対して入力されているリセット入力resetを有効（Lレベル）とする。これにより、カウンタ３の計数値CNTは総て０リセットされる。また、パルス幅レジスタ１２は、リセット信号resetがLレベルとされると、保持している記憶値を総て０にリセットする。そうすると、カウンタ３の計数値CNTとパルス幅レジスタ１２の出力値とが一致し、タイミングトリガ発生回路１４の出力TiはLレベルからHレベルに反転する。従って、出力パルス反転回路１５の出力PoutiがHレベルに反転し、出力Poutiにパルスが出力され始める。
【００６２】
次に、時刻t1において、各パルス生成回路２−ｉに対して、外部回路から入力値ｘｉ（Xi≠（０，０，…，０））が入力される。このとき、パルス幅レジスタ１２に入力されているリセット信号resetがLレベルなので、パルス幅レジスタ１２の出力は総て０のままである。
【００６３】
次いで、時刻t2において、リセット入力resetが無効（Hレベル）とされるとともに、更新信号renewがLレベルからHレベルに反転される。更新信号renewは、各パルス幅レジスタ１２のクロックCLK入力ノードに入力されており、更新信号renewがHレベルに反転した時点で、パルス幅レジスタ１２はその時点の入力値ｘｉの値をラッチする。これにより、パルス幅レジスタ１２の出力値は入力値ｘｉとなる。一方、カウンタ３の計数値CNTは依然として０なので、パルス幅レジスタ１２の出力とカウンタ３の計数値CNTとは一致しなくなり、タイミングトリガ発生回路１４の出力TはHレベルからLレベルに反転する。また、カウンタ３は、リセット信号resetがLレベルからHレベルに反転することにより、クロックclockの計数を開始する。尚、このとき、パルス幅レジスタ１２は、ラッチされた加算値ｘｉを出力し続ける。
【００６４】
クロックclockとともにカウンタ３がカウントアップし、時刻ｔ3においてカウンタ３の計数値CNTが切換回路１３の出力値であるｘiと一致する。このとき、タイミングトリガ発生回路１４の出力値TはLレベルからHレベルに反転する。これにより、出力パルス反転回路１５の出力PoutiはHレベルからLレベルに反転する。これにより、出力パルス反転回路１５の出力PoutiのパルスPWiの幅が確定する。このパルス幅は、デジタル入力値ｘｉに比例することから、デジタル・パルス幅変換が行われたこととなる。
【００６５】
更に、時刻t3から１クロック経過した時刻t4において、カウンタ３がカウントアップしてカウンタ３の計数値CNTが切換回路１３の出力値ｘiと不一致となると、タイミングトリガ発生回路１４の出力TiはHレベルからLレベルに反転する。
【００６６】
そして、カウンタ３はカウントアップするまで計数を続ける。この間、カウンタ３の計数値CNTと入力値ｘiとが一致することはないので、タイミングトリガ発生回路１４の出力TiはLレベルを保持し、出力パルス反転回路１５の出力もＬレベルに保持される。カウンタ３がカウントアップするとカウンタ３の計数値は総て０となり、１サイクルが終了する。そして、続けて同様のサイクルが繰り返される。
【００６７】
以上のようにして、各パルス生成回路２−ｉ（ｉ＝０，…，ｎ−１）は、入力値ｘｉの値に比例した時間幅の出力パルスPWｉを出力する。（ただし、この時間幅は、厳密にはreset信号がLの期間の２クロック分のオフセットが入る。これは、xiからあらかじめ２を引いておくなどの処理で対処できる。）このとき、各パルス生成回路２−ｉは、共通のカウンタ３が出力する計数値CNTを用いて、デジタル入力値ｘｉとの比較を行う。従って、総てのパルス生成回路２−ｉにカウンタを備えた場合と比べると、消費電力が極めて小さくなる。
【００６８】
すなわち、総てのパルス生成回路２−ｉにカウンタを備えた場合には、各カウンタ内のスイッチング素子はクロックごとに少なくとも一つの素子の切換が行われる。従って、例えば、スイッチング素子としてＣＭＯＳを使用した場合、切換に伴って貫通電流や負荷への充放電電流が流れる。そのため、デジタル・パルス幅変換回路全体としての消費電力は大きくなる。
【００６９】
一方、本実施例のように、一つのカウンタ３を駆動し、各パルス生成回路２−ｉはこの共通のカウンタ３の出力値を参照してパルスの切り換えを行うようにすると、カウンタ３内のスイッチング素子の切換に伴って生じる貫通電流や負荷への充放電電流も少なく、消費電力も小さい。従って、デジタル・パルス幅変換回路１の低消費電力化が図られる。
【００７０】
また、カウンタ３を共通化したことにより、回路のレイアウト面積が小さくなり、デジタル・パルス幅変換回路１の小型化が図られる。
【実施例２】
【００７１】
図４は本発明の実施例２に係るデジタル・パルス幅変換回路の構成を表すブロック図である。
【００７２】
図４において、実施例２に係るデジタル・パルス幅変換回路１’は、並列配置された複数のパルス生成回路２−０’〜２−（n-1）’、及び一つのカウンタ３を有する。各パルス生成回路２−０〜２−（n-1）のデータ入力端子Dinには、mビットの各デジタル入力値ｘ０〜ｘｎ-1が入力される。そして、各パルス生成回路２−０’〜２−（n-1）’のパルス出力端子Poutからは、各デジタル入力値ｘ０〜ｘｎ-1に比例するパルスPW0〜PWn-1が出力される。
【００７３】
また、カウンタ３は、外部から入力されるクロックclockを計数し、mビットの計数値として出力する。このクロックclockは、各パルス生成回路２−０’〜２−（n-1）’のクロック入力端子clkにも共通に入力される。また、各パルス生成回路２−０’〜２−（n-1）’のカウンタ値入力端子CNTには、カウンタ３から出力される計数値が共通に入力される。
【００７４】
更に、各パルス生成回路２−０’〜２−（n-1）’の基準値入力端子Dbには、mビットの基準値ｘｂが共通に入力される。この基準値ｘｂは、出力パルスPW0〜PWn-1の立ち上がりのタイミングを指定する値である。
【００７５】
図５は図４の各パルス生成回路の構成を表すブロック図である。パルス生成回路２−ｉ’（ｉ∈｛0,1,…,n-1｝）は、基準値レジスタ１０、加減算回路１１、パルス幅レジスタ１２、切換回路１３、タイミングトリガ発生回路１４、及び出力パルス反転回路１５’を有している。
【００７６】
基準値レジスタ１０は、基準値ｘｂをラッチして、そのラッチした基準値ｘｂの値を出力する。加減算回路１１は、基準値ｘｂと外部から入力されるデジタル値である入力値ｘｉとの加算値ｘｉ＋ｘｂを出力する。パルス幅レジスタ１２は、加減算回路１１の出力値（加算値ｘｉ＋ｘｂ）を更新入力renewの立ち上がりにおいてラッチする。
【００７７】
切換回路１３は、出力パルス反転回路１５’が出力する出力パルスPWｉが偽値（Ｌレベル）のときは、基準値レジスタ１０がラッチしたデジタル値ｘｂを出力し、出力パルス反転回路１５’が出力する出力パルスPWｉが真値（Ｈレベル）のときは、パルス幅レジスタ１２がラッチしたデジタル値ｘｉ＋ｘｂを出力するように切り換えを行う。
【００７８】
タイミングトリガ発生回路１４’は、切換回路１３から出力されるデジタル値の各ビットと、カウンタ３が出力する計数値CNTの各ビットとを比較して、両者が完全に一致したときにトリガを発生する。このタイミングトリガ発生回路１４’は、m個のＥＸＯＲゲート１６−０〜１６−（ｍ−１）、及び１個のＮＯＲゲート１７により構成されている。各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の入力の一方には、切換回路１３からの出力ビットがそれぞれ入力され、他方の入力には、カウンタ３からの出力ビットがそれぞれ入力される。そして、各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力P0〜Pm-1はＮＯＲゲート１７に入力される。ＮＯＲゲート１７は、各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力P0〜Pm-1の論理和の反転出力を出力パルス反転回路１５’に対して出力する。
【００７９】
すなわち、各デジタル入力値xi（i∈｛0,1,…,n-1｝）、各基準値ｘｂ、カウンタの出力値CNTを（数１），（数４），（数２）により表した場合、タイミングトリガ発生回路１４の出力Tiは、出力パルス反転回路１５’の出力値PoutがLレベルのときは（数５）、出力パルス反転回路１５’の出力値PoutがHレベルのときは（数６）のように表される。
【００８０】
【数４】
【００８１】
【数５】
【００８２】
【数６】
【００８３】
出力パルス反転回路１５’は、タイミングトリガ発生回路１４’がトリガを発生したときに、出力パルスPWiの真理値を反転させる。この出力パルス反転回路１５’は、Ｔ−ＦＦにより構成されている。出力パルス反転回路１５’のトリガ入力端子ＴにはＮＯＲゲート１７からの出力値が入力される。また、出力パルス反転回路１５’の出力端子Ｑからは、出力パルスPWiが出力される。
【００８４】
以上のように構成された本実施例に係るデジタル・パルス幅変換回路について、以下その動作を図６のタイミング・チャートを参照しながら説明する。
【００８５】
まず、時刻t1において、各パルス生成回路２−ｉに対して、外部回路から入力値ｘｉ及び基準値ｘｂが入力される。次いで、時刻t2においてカウンタ３のリセット入力ノードR並びに各パルス生成回路２−ｉの基準値レジスタ１０及びパルス幅レジスタ１２のクロック入力ノードCLKに対して更新信号renewが入力される。基準値レジスタ１０及びパルス幅レジスタ１２は、更新信号renewが入力されると、その立ち上がり時点において、それぞれ、そのときの基準値ｘｂ及び入力値ｘｉの値をラッチする。そして、基準値レジスタ１０は、ラッチされた基準値ｘｂを出力し、パルス幅レジスタ１２は、ラッチされた加算値ｘｉ＋ｘｂを出力する。一方、時刻ｔ１においては、出力パルス反転回路の出力はＬレベルであるので、切換回路１３は、基準値レジスタ１０から入力される値ｘｂを出力する。また、カウンタ３は、更新信号renewの立ち上がりにおいて、計数値CNTを０にリセットするとともに、計数を開始する。
【００８６】
次に、カウンタ３がカウントアップして、時刻ｔ3においてカウンタ３の計数値CNTが切換回路１３の出力値である基準値ｘｂと一致する。このとき、タイミングトリガ発生回路１４’の出力TiはＨレベルに反転する。これにより、出力パルス反転回路１５’の出力PoutがＬレベルからＨレベルに反転し、出力パルスPWiの出力が開始される。
【００８７】
時刻ｔ4において、出力パルス反転回路１５’の出力PoutがＨレベルに反転すると、切換回路１３の入力が切り換わって、パルス幅レジスタ１２から入力される値ｘｂ＋ｘｉを出力するようになる。これに伴い各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力値も変化するが、xi≠0であれば、ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力値が総て０となることはない。従って、タイミングトリガ発生回路１４’の出力TiはＬレベルに反転する。
【００８８】
更にカウンタ３がカウントアップして、時刻ｔ5において、カウンタ３の計数値CNTが切換回路１３の出力値である加算値ｘｂ＋ｘｉと一致する。このとき、タイミングトリガ発生回路１４’の出力TiはＨレベルに反転する。これにより、出力パルス反転回路１５’の出力PoutはＨレベルからＬレベルに反転し、出力パルスPWiの出力が停止される。このようにして、デジタル入力値xiに比例した時間幅の出力パルスPWiが生成され、デジタル・パルス幅変換が行われる。
【００８９】
時刻ｔ6において、出力パルス反転回路１５’の出力がＬレベルに反転すると、切換回路１３の入力が切り換わり、切換回路１３は基準値レジスタ１０から入力される値ｘｂを出力するようになる。これに伴い各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力値も変化するが、xi≠0であれば、ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力値が総て０となることはない。従って、タイミングトリガ発生回路１４’の出力TiはＬレベルに反転する。
【００９０】
そして、カウンタ３はカウントアップするまで計数を続ける。この間、カウンタ値と切換回路の出力値ｘｂとが一致することはないので、出力パルス反転回路１５’の出力はＬレベルに保持される。カウンタ３がカウントアップすると計数を停止し、１サイクルが終了する。カウンタ３はカウントアップした後は、リセット入力ノードRが再度Hレベルに反転するまでは、カウントアップした時の出力値（総てHレベル）を維持する。
【００９１】
以上のようにして、各パルス生成回路２−ｉは、入力値ｘｉの値に比例した時間幅の出力パルスPWｉを出力する。このとき、各パルス生成回路２−ｉは、共通のカウンタ３が出力する計数値を用いて、基準値ｘｂ又は加算値ｘｂ＋ｘｉとの比較を行う。従って、実施例１と同様、総てのパルス生成回路２−ｉにカウンタを備えた場合と比べると、消費電力が極めて小さくなるため、デジタル・パルス幅変換回路１の低消費電力化が図られる。
【００９２】
また、カウンタ３を共通化したことにより、回路のレイアウト面積が小さくなり、デジタル・パルス幅変換回路１の小型化が図られる。
【００９３】
また、本実施例においては、基準値レジスタ１０、パルス幅レジスタ１２、及び切換回路１３を用いて、出力パルスPWiの立ち上がりと立ち下がりのタイミングを、共通のタイミングトリガ発生回路１４’を用いて発生させる構成としたことにより、回路遅延の影響を受けることなく、出力パルスPWiのパルス幅を入力値ｘｉに正確に比例させることが可能となる。
【００９４】
尚、本実施例においては、基準値xbにより、各パルス生成回路２−０’〜２−（ｎ−１）’における出力パルスの立ち上がり時点を合わせる構成例を示したが、本発明に置いては、出力パルスの立ち下がり時点を合わせる構成としてもよい。この場合、加減算回路１１は、基準値ｘｂから外部から入力されるデジタル値である入力値ｘｉを減算した減算値xb−ｘiを出力する構成とする。また、切換回路１３は、出力パルス反転回路１５’が出力する出力パルスPWｉが真値（Hレベル）のときは、基準値レジスタ１０がラッチしたデジタル値ｘｂを出力し、出力パルス反転回路１５’が出力する出力パルスPWｉが偽値（Lレベル）のときは、パルス幅レジスタ１２がラッチしたデジタル値xb−ｘiを出力するように切り換えを行う構成とすればよい。
【００９５】
尚、各パルス生成回路２−ｉ内に加減算回路１１を用意せずに、デジタル入力信号xiとして、元々の入力値を基準値xbから加算又は減算した結果を与えるようにしてもよい。
【実施例３】
【００９６】
図７は本発明の実施例３に係るパルス幅・デジタル変換回路の構成を表すブロック図である。
【００９７】
実施例３に係るパルス幅・デジタル変換回路２１は、カウンタ２２、及びn個（n＞２）の終端ラッチ回路２３−０〜２３−（n-1）を有している。パルス幅・デジタル変換回路２１には、外部からクロックCLK、パルス出力トリガXRST、及びn個の入力パルスPW0〜PWn-1が入力される。また、電源電圧VDD及び基板電圧VSSが印加されている。
【００９８】
クロックCLKには、一定の周期のパルス列が入力される。入力パルスPW0〜PWn-1は、パルス幅情報としてデータを入力するためのパルスであり、例えば、図１５に示したような、各ＰＷＭピクセル回路３０４から出力される。パルス出力トリガXRSTは、入力パルスPW0〜PWn-1の出力開始を指示するトリガである。このパルス出力トリガXRSTには、クロックCLKの周期のM倍（Ｍ≧2m）の周期で、クロック周期分の時間幅の反転パルスが出力される。
【００９９】
カウンタ２２は、外部から入力されるクロックCLKを計数してその計数値CNT0〜CNTm-1をmビットのデジタル信号として出力する。各終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）は、外部から入力される入力パルスPWiの終端においてカウンタ２２が出力する計数値CNT0〜CNTm-1をラッチする。そして、各終端ラッチ回路２３−ｉは、それぞれ、ラッチした計数値CNT0〜CNTm-1をmビットのデジタル出力Di,0〜Di,m-1として出力する。
【０１００】
図８は図７の終端ラッチ回路の内部構成を表すブロック図である。
終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）は、m個のラッチ２４−０〜２４−（m-1）、及び１個のインバータ２５により構成されている。
【０１０１】
終端ラッチ回路２３−ｉに入力される入力パルスPWiは、インバータ２５によりレベル反転され、各ラッチ２４−０〜２４−（m-1）のクロック入力端子clkに入力される。また、カウンタ２２の各計数値CNT0〜CNTm-1は、それぞれ、ラッチ２４−０〜２４−（m-1）のデータ入力端子Dに入力される。パルス出力トリガXRSTは、各ラッチ２４−０〜２４−（m-1）のリセット入力端子NOT(R)に入力される。各ラッチ２４−０〜２４−（m-1）の出力端子Qから出力されるデータは、mビットのデジタル出力データDi={Di,0〜Di,m-1}として外部に出力される。
【０１０２】
尚、各ラッチ回路２４−０〜２４−（m-1）は、図９に示したような、非同期リセット入力付きの同期型Ｄフリップ・フロップが用いられる。
【０１０３】
以上のように構成された本実施例に係るパルス幅・デジタル変換回路について、以下その動作を説明する。
【０１０４】
図１０は実施例３に係るパルス幅・デジタル変換回路の各信号レベルの変化を表すタイムチャートである。
【０１０５】
クロックCLKには、一定の周期Tで、幅T/2のパルスを連続的に入力されている。パルス出力トリガXRSTは、時刻t1において、幅Tの反転パルスを出力する。これにより、各ラッチ２４−０〜２４−（m-1）の出力はリセットされ、デジタル出力データDiは総て０リセットされる。
【０１０６】
そして、パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、各入力パルスPWi（i∈{0,1,…,n-1}）の出力が開始される。また、それと同時に、カウンタ２２は、クロックCLKの計数を開始する。カウンタ２２は、クロックCLKの立ち上がりエッジにおいて、その計数値を１ずつ増加させる。
【０１０７】
入力パルスPWiは、例えば、図１５に示したようなＰＷＭピクセル回路３０４によって生成される。このとき、各ＰＷＭピクセル回路３０４は、パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、各入力パルスPWiの出力を開始することで、カウンタ２２の計数開始と同期して入力パルスPWiを出力させることができる。
【０１０８】
時刻t3において、入力パルスPWiはＨレベルからＬレベルに反転する。これにより、インバータ２５の出力NOT(PWi)のレベルはＬレベルからＨレベルに立ち上がる。各ラッチ２４−ｊ（j∈{0,1,…,m-1}）は、このインバータ２５の出力NOT(PWi)の立ち上がりエッジにおいて、データ入力端子Dに入力される計数値CNTjのレベルをラッチして、これをデータ出力端子Qから出力する。
【０１０９】
これにより、各終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）には、入力パルスPWiの立ち下がり時点におけるカウンタ２２のカウント値CNT(i)={CNT(i)0, CNT(i)1,…, CNT(i)m-1}がラッチされる。このカウント値CNT(i)は、入力パルスPWiのパルス幅に比例した値となる。
【０１１０】
カウンタ２２が計数を開始してから少なくとも時間2m・Tだけ経過した時点で、総ての終端ラッチ回路２３−０〜２３−（n-1）のデジタル出力値が確定する（勿論、それ以前に確定する場合もある）。従って、この確定時点後に、各終端ラッチ回路２３−０〜２３−（n-1）のデジタル出力値を取り出すことにより、各入力パルスPW0〜PWn-1のパルス幅に比例したデジタル値を得ることができる。すなわち、パルス幅デジタル変換が完了する。
【０１１１】
このように、各終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）は、入力パルスPWiの終端で、共通のカウンタ２２が出力する計数値CNTをラッチする。従って、カウンタ２２は、それぞれの終端ラッチ回路２３−ｉに対して計数値CNTを出力するための配線の寄生容量に抗して出力値（計数値CNT）の切り換えを行うだけであり、スイッチング時の消費電力は小さい。従って、上記従来のパルス幅デジタル変換を使用した場合に比べると、大幅に消費電力を低減させることが可能である。
【０１１２】
実際に計算機シミュレーションにより評価した結果、８０個の入力パルスPW0〜PW79を並列にパルス幅デジタル変換する場合、終端ラッチ回路として、図１４に示したような従来のパルス幅・デジタル変換回路を使用すると、226mWの電力が消費されることが見積もられた。それに対して、本実施例に係るパルス幅・デジタル変換回路２１を使用した場合、同じ入力パルスをパルス幅デジタル変換する場合の消費電力は6.6mWであった。従って、消費電力は約1/50に抑えることができることが分かった。
【０１１３】
また、カウンタ２２を一つにしたことによって、カウンタ２２のスイッチング時に発生するスイッチング・ノイズを小さく抑えることができる。従って、回路のＳＮ比が向上する。従って、パルス幅にジッタ・ノイズが加わることによりパルス幅デジタル変換時に生じるジッタ誤差を最小限に抑えることができる。これにより、高速パルス幅デジタル変換にも使用することができる。
【０１１４】
また、各終端ラッチ回路２３−０〜２３−（n-1）は、共通のカウンタ２２の出力値CNTをラッチするので、各入力パルスPW0〜PWn-1に対する計数値CNTの切り替わりのタイミングにばらつきが生じない。そのため、カウンタ２２のスイッチング時のジッタによる各入力パルスPW0〜PWn-1間でのタイミング誤差がばらつくことを防止できる。
【実施例４】
【０１１５】
実施例４のパルス幅・デジタル変換回路は、図７に示した実施例３のパルス幅・デジタル変換回路２１において、終端ラッチ回路２３−０〜２３−（n-1）の部分を、図１１に示した回路に置き換える。
【０１１６】
図１１において、終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）、ラッチ２４−０〜２４−（m-1）、及びインバータ２５の構成は、図８と同様であるため説明は省略する。本実施例に係るパルス幅・デジタル変換回路は、これらに加えて、更に、始端ラッチ回路３０−ｉ（i∈{0,1,…,n-1}）及び減算回路３１−ｉを備えていることを特徴としている。
【０１１７】
始端ラッチ回路３０−ｉは、入力パルスPWiの始端（立ち上がりエッジ）において、カウンタ２２から出力される計数値CNTをラッチする。減算回路３１−ｉは、終端ラッチ回路２３−ｉのデジタル出力値Ei={Ei,0〜Ei,m-1}から始端ラッチ回路３０−ｉのデジタル出力値Si={Si,0〜Si,m-1}を減算した減算値を演算して、デジタル出力値Di={Di,0〜Di,m-1}として出力する。
【０１１８】
始端ラッチ回路３０−ｉは、終端ラッチ回路２３−ｉと同様に、mビットの計数値の各ビットCNT0〜CNTm-1の各々に対応してラッチ３２−０〜３２−（m-1）を備えている。これらのラッチ３２−０〜３２−（m-1）は、ラッチ２４−０〜２４−（m-1）と同様、図９に示した非同期リセット入力付きの同期型Ｄフリップ・フロップにより構成されている。
【０１１９】
但し、始端ラッチ回路３０−ｉ内のラッチ３２−０〜３２−（m-1）のクロック端子clkには、インバータ２５を通すことなく、入力パルスPWiが直接入力される。そのため、ラッチ３２−０〜３２−（m-1）は、入力パルスPWiの立ち上がりの時点におけるカウンタ２２の計数値CNTをラッチする。
【０１２０】
以上のように構成された本実施例に係るパルス幅・デジタル変換回路について、以下その動作を説明する。
【０１２１】
図１２は実施例４に係るパルス幅・デジタル変換回路の各信号レベルの変化を表すタイムチャートである。
【０１２２】
クロックCLKには、実施例３の場合と同様、一定の周期Tで、幅T/2のパルスが連続的に入力されている。パルス出力トリガXRSTは、時刻t1において、幅Tの反転パルスを出力する。これにより、各ラッチ２４−０〜２４−（m-1），３２−０〜３２−（m-1）の出力はリセットされ、デジタル出力データEi，Siは総て０リセットされる。
【０１２３】
そして、パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、カウンタ２２は、クロックCLKの計数を開始する。カウンタ２２は、クロックCLKの立ち上がりエッジにおいて、その計数値を１ずつ増加させる。
【０１２４】
時刻t2以後の適当な時刻t4において、入力パルスPWi（i∈{0,1,…,n-1}）の出力が開始される。この時刻t3における入力パルスPWiの立ち上がりにより、始端ラッチ回路３０−ｉのラッチ３２−ｊ（j∈{0,1,…,m-1}）は、カウンタ２２の出力CNTjをラッチして、これをデータ出力端子Qからデジタル出力値Si={Si,0〜Si,m-1}として出力する。
【０１２５】
時刻t4において、入力パルスPWiはＨレベルからＬレベルに反転する。これにより、インバータ５の出力NOT(PWi)のレベルはＬレベルからＨレベルに立ち上がる。各ラッチ２４−ｊ（j∈{0,1,…,m-1}）は、このインバータ２５の出力NOT(PWi)の立ち上がりエッジにおいて、データ入力端子Dに入力される計数値CNTjのレベルをラッチして、これをデータ出力端子Qからデジタル出力値Ei={Ei,0〜Ei,m-1}として出力する。
【０１２６】
減算回路３１−ｉは、終端ラッチ回路２３−ｉのデジタル出力値Ei={Ei,0〜Ei,m-1}から始端ラッチ回路３０−ｉのデジタル出力値Si={Si,0〜Si,m-1}を減算した減算値を演算して、デジタル出力値Di={Di,0〜Di,m-1}として出力する。従って、時刻t3以後において、このデジタル出力値Di={Di,0〜Di,m-1}は、入力パルスPWiのパルス幅に正比例した値となる。
【０１２７】
カウンタ２２が計数を開始してから少なくとも時間2m・Tだけ経過した時点で、総ての終端ラッチ回路２３−０〜２３−（n-1）及び減算回路３１−０〜３１−（n-1）のデジタル出力値が確定する（勿論、それ以前に確定する場合もある）。従って、この確定時点後に、各減算回路３１−０〜３１−（n-1）のデジタル出力値を取り出すことにより、各入力パルスPW0〜PWn-1のパルス幅に比例したデジタル値Di={Di,0〜Di,m-1}を得ることができる。すなわち、パルス幅デジタル変換が完了する。
【０１２８】
このように、本実施例においては、各入力パルスの始端及び終端におけるカウンタ２２の計数値をラッチして、両者の差を演算してデジタル出力値とすることで、各入力パルスPWiの立ち上がりを同期させる必要がなくなる。また、各入力パルスPWiの立ち上がりとカウンタ２２の計数開始タイミングも同期させる必要がなくなる。
【０１２９】
従って、通信回路のように、非同期に変調パルスが入力されるような回路においても、本実施例に係るパルス幅・デジタル変換回路を使用することが可能である。
【０１３０】
尚、減算回路３１−ｉを用意せずに、デジタル出力値Si及びEiをそのまま外部に出力し、外部に用意した減算器で減算を行ってもよい。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施例１に係るデジタル・パルス幅変換回路の構成を表すブロック図である。
【図２】図１の各パルス生成回路の構成を表すブロック図である。
【図３】本発明の実施例１に係るデジタル・パルス幅変換回路の動作を表すタイミング・チャートである。
【図４】本発明の実施例２に係るデジタル・パルス幅変換回路の構成を表すブロック図である。
【図５】図４の各パルス生成回路の構成を表すブロック図である。
【図６】本発明の実施例２に係るデジタル・パルス幅変換回路の動作を表すタイミング・チャートである。
【図７】本発明の実施例３に係るパルス幅・デジタル変換回路の構成を表すブロック図である。
【図８】図７の終端ラッチ回路の内部構成を表すブロック図である。
【図９】図８のラッチ回路の内部構成を表すブロック図である。
【図１０】実施例３に係るパルス幅・デジタル変換回路の各信号レベルの変化を表すタイムチャートである。
【図１１】本発明の実施例４に係るパルス幅・デジタル変換回路の終端ラッチ回路、始端ラッチ回路、及び減算回路の構成を表すブロック図である。
【図１２】実施例４に係るパルス幅・デジタル変換回路の各信号レベルの変化を表すタイムチャートである。
【図１３】従来のデジタル・パルス幅変換回路の一例を示す図である。
【図１４】積分型ＡＤ変換器において用いられている従来のパルス幅・デジタル変換回路のブロック図である。
【図１５】ＰＷＭピクセル回路アレイの構成を表す図である。
【符号の説明】
【０１３２】
１，１’ デジタル・パルス幅変換回路
２−０〜２−（n-1），２−０’〜２−（n-1）’ パルス生成回路
３ カウンタ
１０ 基準値レジスタ
１１ 加減算回路
１２ パルス幅レジスタ
１３ 切換回路
１４，１４’ タイミングトリガ発生回路
１５，１５’ 出力パルス反転回路
１６−０〜１６−（ｍ−１） ＥＸＯＲゲート
１７ ＮＯＲゲート
２１ パルス幅・デジタル変換回路
２２ カウンタ
２３−０〜２３−（n-1） 終端ラッチ回路
２４−０〜２４−（m-1） ラッチ
２５ インバータ
３０−０〜３０−（n-1） 始端ラッチ回路
３１−０〜３１−（n-1） 減算回路
３２−０〜３２−（m-1） ラッチ
【技術分野】
【０００１】
本発明は、デジタル値とパルス幅との間で相互変換する回路技術に関し、特に、低消費電力で複数の入力信号を並列的にデジタル値からパルス幅へ、又はパルス幅からデジタル値へ変換するデジタル・パルス幅変換回路及びパルス幅・デジタル変換回路に関する。
【背景技術】
【０００２】
従来より、デジタル入力値を、当該デジタル入力値に比例した時間幅のパルスに変換するデジタル・パルス幅変換回路としては、クロックによって動作するカウンタの出力する計数値とデジタル入力値とを比較して、両者が一致したタイミングでパルス出力を立ち下げるものが広く知られている（例えば、特許文献１参照）。
【０００３】
例えば、図１３は従来のデジタル・パルス幅変換回路の一例を示す図である（特許文献１の図１参照）。図１３に示した従来のデジタル・パルス幅変換回路は、ストローブ検出回路１０１、ラッチ回路１０２、カウンタ１０３、デジタル・コンパレータ１０４、及びＪＫフリップ・フロップ１０５を備えた構成からなる。
【０００４】
ストローブ検出回路１０１は、ストローブ信号NOT(STB)が入力されると、その後の最初のクロックCLKの立ち上がりでタイミング・イネーブル信号E1，E2を出力する。タイミング・イネーブル信号E1は、更にその次のクロックの立ち上がりでＬレベルとなる。一方、タイミング・イネーブル信号E2は、リセット信号NOT(reset)がＨレベルの間は常時Ｈレベルとなっている。
【０００５】
また、ラッチ回路１０２には、外部から入力される１６ビットのデジタル・データD0〜D15をラッチし、ラッチデータQ0〜Q15として出力する。そして、１６ビットのカウンタ１０３は、クロックCLKを計数して、その計数値C0〜C15を出力する。また、カウンタ１０３は、その計数値がFFFFになると、カウント・アウト信号C.O.を出力する。
【０００６】
デジタル・コンパレータ１０４は、ラッチデータQ0〜Q15と計数値C0〜C15とを比較して、計数値C0〜C15がラッチデータQ0〜Q15を超えるまで、ＪＫフリップ・フロップ１０５にＨレベルを出力し、計数値C0〜C15がラッチデータQ0〜Q15を超えた時に、この出力値をＬレベルに反転する。
【０００７】
ＪＫフリップ・フロップ１０５は、処理サイクルの最初では、デジタル・コンパレータ１０４の出力信号が入力端子Ｊに入力され、出力ＱにＨレベルを保持する。また、デジタル・コンパレータ１０４の出力信号がＬレベルに反転した後の最初のクロックCLKの立ち上がりタイミングで、ＪＫフリップ・フロップ１０５は、出力ＱをＬレベルに反転する。そして、カウント・アウト信号C.O.が入力されると、ＪＫフリップ・フロップ１０５は出力ＱをＨレベルに復帰させる。
【０００８】
このような構成によって、ＪＫフリップ・フロップ１０５の出力Ｑにはデジタル・データD0〜D15の値に比例した時間幅のパルスが出力される。
【０００９】
一方、パルス幅・デジタル変換回路は、従来、積分型ＡＤ変換器において広く用いられている（例えば、特許文献２，３、非特許文献１参照）。
【００１０】
図１４は積分型ＡＤ変換器において用いられている従来のパルス幅・デジタル変換回路のブロック図である。
【００１１】
従来のパルス幅・デジタル変換回路２０１は、ＡＮＤゲート回路２０２とカウンタ２０３とを有する簡単な構成からなる。ＡＮＤゲート回路２０２には、パルス幅変調された入力パルスPWとクロックCLKとが入力される。ＡＮＤゲート回路２０２は、この入力パルスPWとクロックCLKの論理積からなるゲート信号gをカウンタ２０３に出力する。カウンタ２０３は、入力されるゲート信号gの立ち上がりエッジを計数し、その計数値をmビットのデジタル出力D={D0,…,Dm-1}として出力する。
【００１２】
この構成により、入力パルスPWがＨレベルのときにＡＮＤゲート回路２０２が有効となり、入力パルスPWがＬレベルのときにＡＮＤゲート回路２０２が無効となる。ＡＮＤゲート回路２０２が有効である間は、クロックCLKがゲート信号gとして出力される。そして、カウンタ２０３は、ゲート信号gとして出力されるクロックを計数する。これにより、入力パルスPWの幅に比例したカウント値がデジタル出力D={D0,…,Dm-1}として得られる。
【特許文献１】特開平４−２２２２号公報
【特許文献２】特開平８−２０４５６６号公報
【特許文献３】特開昭６２−２６５８２０号公報
【非特許文献１】鈴木八十二，吉田正廣著，「パルス・デジタル回路入門」，初版，日本国，日刊工業新聞社，２００１年７月２６日，ｐ．２２５〜ｐ．２３２
【非特許文献２】森江隆，岩田穆，“脳機能に学ぶ画像認識集積システム”，社団法人電子情報通信学会，電子情報通信学会技術研究報告，CAS2002-37,VLD2002-51,DSP2002-77, 2002年6月
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年、本発明者らにより、パルス幅を用いて演算を行うパルス幅演算回路素子（以下、「ＰＷＭピクセル回路」という。）が考案されている（例えば、非特許文献２参照）。このような素子を使用して大規模集積回路を構成する場合、図１５に示すように、ＰＷＭピクセル回路３０４をアレイ状に配列してＰＷＭピクセル回路アレイ３０５を構成する。そして、各ＰＷＭピクセル回路アレイ３０５での演算により得られたデータは、パルス出力トリガXRSTに従って、列番号の小さい順に、１列ずつ並列にパルス幅データPW={PW0,…,PWn-1}として出力される。ここで、ｎはＰＷＭピクセル回路アレイ３０５の行数を表し、図１５の例では、ｎ＝１６とされている。尚、通常は、より集積度を上げて、ｎは数十〜数百程度の大きさとなる。
【００１４】
このようなＰＷＭピクセル回路の入力部においては、外部からデジタル値で並列に入力される各デジタル入力信号をパルス幅PW={PWin0,…,PWinn-1}に変換するために、デジタル・パルス幅変換回路が使用される。また、ＰＷＭピクセル回路アレイ３０５からパルス幅データPW={PW0,…,PWn-1}として出力されたデータを、通常のデジタル回路に入力する場合に、パルス幅・デジタル変換回路が使用される。
【００１５】
しかしながら、大規模なＰＷＭピクセル回路アレイに対して、上記従来のデジタル・パルス幅変換回路やパルス幅・デジタル変換回路を使用した場合、各デジタル・パルス幅変換回路や各パルス幅・デジタル変換回路の消費電力の総和がかなり大きくなるという問題がある。
【００１６】
すなわち、多数のデジタル入力値を並列的にパルス幅変調する場合には、図１３に示した従来のデジタル・パルス幅変換回路を複数個並列に配置して、それぞれのデジタル・パルス幅変換回路に対して各デジタル入力値を入力させればよい。そして、各デジタル・パルス幅変換回路から出力されるパルスを取り出すことで、並列的なパルス幅変調が可能となる。
【００１７】
しかしこの場合、各デジタル・パルス幅変換回路において、クロックによるスイッチング動作が頻繁に行われる。そのため、総てのデジタル・パルス幅変換回路の駆動電力を合計すると、かなり大きな電力が消費されることとなる。従って、携帯機器のような低消費電力を要求される装置において、多数のデジタル入力値を並列的にパルス幅変調する場合に使用することは困難である。
【００１８】
また、各行のＰＷＭピクセル回路から出力する多数のパルスのそれぞれに対して、図１４に示したようなパルス幅・デジタル変換回路２０１を使用した場合、多数のカウンタ２０３が並列的にスイッチング動作を行うこととなる。そのため、例えば、カウンタ２０３をＣＭＯＳにより構成した場合でも、カウンタ２０３がスイッチング時の負荷容量を充放電する際の充放電電力消費が大きくなる。この充放電電力消費の増加は、ＰＷＭピクセル回路アレイの行数ｎが大きいほど顕著となる。
【００１９】
また、多数のカウンタ２０３が並列的に動作することにより、カウンタ２０３のスイッチング・ノイズが大きくなる。従って、回路全体のノイズ対策が必要となってくる。
【００２０】
そこで、本発明の目的は、低消費電力で動作し、回路から発生するノイズも小さい、デジタル値とパルス幅との間で相互変換する回路技術を提供することにある。すなわち、複数のデジタル入力値を並列的にパルス幅に変換するデジタル・パルス幅変換回路、及び、複数の入力パルスを並列的にデジタル値に変換するパルス幅・デジタル変換回路を提供する。
【課題を解決するための手段】
【００２１】
本発明に係るデジタル・パルス幅変換回路の第１の構成は、クロックを計数してその計数値をデジタル信号として出力するカウンタと、外部からデジタル値として入力される入力値と前記計数値とを比較して、所定の時点から前記入力値と前記計数値とが一致する時点までの時間幅の出力パルス、又は所定の最大計数値から前記入力値を引いた値と前記計数値とが一致する時点から前記計数値が前記最大計数値に達する時点までの時間幅の出力パルスを生成するパルス生成手段と、を備えており、前記パルス生成手段を複数個有しているとともに、前記各パルス生成手段は、各々に入力される入力値と一つの前記カウンタが出力する共通の計数値とを比較することを特徴とする。
【００２２】
この構成によれば、各パルス生成手段は、各々に入力される入力値と計数値とが一致する時点まで出力パルス、又は所定の最大計数値から前記入力値を引いた値と前記計数値とが一致する時点から前記計数値が前記最大計数値に達する時点までの時間幅の出力パルスを出力し、両者が一致した時点で、出力パルスを立ち下げる。これにより、入力値によって指定される時間幅の出力パルスを生成する。
【００２３】
ここで、各パルス生成手段は、入力値と比較する計数値として、一つのカウンタによって生成された計数値を使用する。これにより、カウンタは、各パルス生成手段へカウント値を出力するための配線のみを駆動すればよい。そのため、各々のパルス生成手段に対してそれぞれカウンタを備えた場合に比べて、大幅に消費電力を低減させることが可能となる。
【００２４】
また、カウンタを一つにすることで、各々のパルス生成手段に対してそれぞれカウンタを備えた場合に比べて、回路のレイアウト面積を小さくすることが可能となる。従って、回路の小型化が可能となる。
【００２５】
本発明に係るデジタル・パルス幅変換回路の第２の構成は、前記第１の構成において、前記各パルス生成手段は、外部から入力される前記入力値をラッチするパルス幅レジスタと、前記パルス幅レジスタがラッチした前記入力値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルスの真理値を反転させる出力パルス反転回路と、を備えていることを特徴とする。
【００２６】
この構成によれば、最初に、外部から入力される入力値がパルス幅レジスタにラッチされる。そして、出力パルス反転回路は出力パルスの出力を開始する。パルス幅レジスタは、入力値をラッチしてタイミングトリガ発生回路に出力する。タイミングトリガ発生回路は、カウンタの出力する計数値と、パルス幅レジスタの出力値とを比較して、両者が完全に一致するタイミングでトリガを発生する。そして、出力パルス反転回路は、タイミングトリガ発生回路からトリガが出力された時点で出力パルスを反転させて立ち下げる。これにより、各パルス生成手段は、入力値で指定される値に比例した時間幅のパルスを生成することができる。
【００２７】
本発明に係るデジタル・パルス幅変換回路の第３の構成は、前記第１の構成において、前記各パルス生成手段は、前記出力パルスの立ち上がりのタイミングを表すデジタル値である基準値をラッチする基準値レジスタと、前記基準値と外部から入力されるデジタル値である前記入力値との加算値を出力する加算回路と、前記加算回路の出力値をラッチするパルス幅レジスタと、前記基準値レジスタがラッチしたデジタル値又は前記パルス幅レジスタがラッチしたデジタル値の何れか一方を切り換えて出力する切換回路と、前記切換回路から出力されるデジタル値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルスの真理値を反転させる出力パルス反転回路と、を備え、前記切換回路は、前記出力パルス反転回路が出力する出力パルスが偽値のときは、前記基準値レジスタがラッチしたデジタル値を出力し、前記出力パルス反転回路が出力する出力パルスが真値のときは、前記パルス幅レジスタがラッチしたデジタル値を出力するように切り換えを行うことを特徴とする。
【００２８】
この構成によれば、最初に、出力パルスの立ち上がりのタイミングを表すデジタル値（以下、「初期値」という。）が基準値レジスタにラッチされる。そして、加算回路は、外部から入力される入力値と初期値とを加算し、この加算値はパルス幅レジスタにラッチされる。この状態では、出力パルス反転回路はパルスを出力していない。従って、切換回路は、基準値レジスタにラッチされた初期値をタイミングトリガ発生回路に出力する。
【００２９】
タイミングトリガ発生回路は、カウンタの出力する計数値と、基準値レジスタの出力値とを比較して、両者が完全に一致するタイミングでトリガを発生する。そして、出力パルス反転回路は、タイミングトリガ発生回路からトリガが出力された時点で出力パルスを反転させて立ち上げる。出力パルスが立ち上がると、切換回路は、パルス幅レジスタにラッチされた加算値をタイミングトリガ発生回路に出力するように切り換える。
【００３０】
タイミングトリガ発生回路は、カウンタの出力する計数値と、パルス幅レジスタの出力値とを比較して、両者が完全に一致するタイミングでトリガを発生する。そして、出力パルス反転回路は、タイミングトリガ発生回路からトリガが出力された時点で出力パルスを反転させて立ち下げる。これにより、各パルス生成手段は、入力値で指定される値に比例した時間幅のパルスを生成することができる。
【００３１】
このように、出力パルスの立ち上がりと立ち下がりとの切り換えを同じ回路を使用して行うことにより、回路遅延の影響を受けることなく、入力値に正比例する時間幅のパルスを生成することが可能となる。
【００３２】
ここで、初期値としては、各パルス生成手段に対して共通の初期値を使用してもよく、また、パルス生成手段ごとに異なる初期値を使用してもよい。
【００３３】
本発明に係るパルス幅・デジタル変換回路の第１の構成は、クロックを計数してその計数値をデジタル信号として出力するカウンタと、外部から入力される入力パルスの終端において前記カウンタが出力する計数値をラッチする終端ラッチ回路と、を備えており、前記終端ラッチ回路を複数個有しているとともに、前記各終端ラッチ回路は、一つの前記カウンタが出力する共通の計数値を、各々に入力される各入力パルスの終端においてラッチすることを特徴とする。
【００３４】
この構成によれば、入力パルスが入力されている間、カウンタはクロックを計数し、その計数値をデジタル値として出力し続ける。そして、各入力パルスの終端において、当該入力パルスに対応する終端ラッチ回路は、カウンタの出力値をラッチする。従って、所定の時間が経過した後に各終端ラッチ回路の出力を参照することにより、各入力パルスのパルス幅に比例したデジタル値を得ることができる。
【００３５】
ここで、各終端ラッチ回路は、入力パルスの終端においてラッチする計数値として、共通のカウンタが出力する計数値を使用する。カウンタは、それぞれの終端ラッチ回路に対して計数値を出力するための配線の寄生容量に抗して出力値の切り換えを行うだけであり、駆動時の消費電力は小さい。そのため、各々の終端ラッチ回路に対してカウンタを備えた構成とした場合に比べると、大幅に消費電力を低減させることが可能である。
【００３６】
また、カウンタを１つにしたことによって、カウンタの出力のスイッチング時に発生するノイズを小さく抑えることができる。従って、パルス幅にジッタ・ノイズが加わることによりパルス幅デジタル変換時に生じる誤差を最小限に抑えることができる。
【００３７】
また、各終端ラッチ回路は、共通のカウンタの出力値をラッチするので、各入力パルスに対する計数値の切り替わりのタイミングにばらつきが生じない。そのため、カウンタのスイッチング時のジッタによる各入力パルス間でのタイミング誤差がばらつくことを防止できる。
【００３８】
本発明に係るパルス幅・デジタル変換回路の第２の構成は、前記第１の構成において、前記入力パルスの始端において前記カウンタが出力する計数値をラッチする始端ラッチ回路と、前記終端ラッチ回路のデジタル出力値と前記始端ラッチ回路のデジタル出力値との差を演算して出力する減算回路とを、各々の前記終端ラッチ回路に対応して備えていることを特徴とする。
【００３９】
この構成によれば、減算回路は、始端ラッチ回路によって入力パルスの始端でラッチしたカウンタ値を、終端ラッチ回路によって入力パルスの終端でラッチしたカウンタ値から減算し、その減算値を出力する。従って、各入力パルスのパルス幅に正比例したデジタル値を、各減算回路の出力として得ることが可能となる。
【００４０】
また、始端と終端でパルスのタイミングを測定するため、各入力パルス間で、始端にタイミングずれがある場合であっても、正しくパルス幅デジタル変換を行うことが可能となる。
【発明の効果】
【００４１】
以上のように、本発明に係るデジタル・パルス幅変換回路の第１の構成によれば、各パルス生成手段が一つのカウンタによって生成された計数値を使用する構成としたことで、多数のパルスを並列的に生成させる場合でも消費電力の極めて低いデジタル・パルス幅変換回路を提供できる。また、同時に回路のレイアウト面積を小さくすることもでき、回路の小型化が実現できる。
【００４２】
また、本発明に係るデジタル・パルス幅変換回路の第２の構成によれば、各パルス生成手段において、入力値で指定される値に比例した時間幅のパルスを生成することが可能なデジタル・パルス幅変換回路を提供することができる。
【００４３】
また、本発明に係るデジタル・パルス幅変換回路の第３の構成によれば、各パルス生成手段は、回路遅延の影響を受けることなく、入力値に正比例する時間幅のパルスを生成することが可能となる。そのため、変換精度が高いデジタル・パルス幅変換回路を提供することができる。
【００４４】
また、本発明に係るパルス幅・デジタル変換回路の第１の構成によれば、各終端回路が一つのカウンタによって生成された計数値を使用する構成としたことにより、入力パルスが多数入力され、これらに対して同時にパルス幅デジタル変換を行う場合であっても、消費電力を低く抑えることができる。特に、入力パルスの数が数十個以上となるパルス幅演算回路の出力インタフェースにおいて使用した場合、従来の回路を使用した場合に比べて顕著に消費電力を抑えることが可能となる。
【００４５】
また、各終端回路が一つのカウンタによって生成された計数値を使用する構成としたことで、同時に、回路のレイアウト面積を小さくすることができ、回路の小型化が可能となる。このように、本発明に係る回路は、省電力性と省面積性を備えているため、携帯機器に使用されるＬＳＩの内部回路等に使用するのに適する。
【００４６】
更に、各終端回路が一つのカウンタによって生成された計数値を使用する構成としたことで、カウンタのスイッチング・ノイズの影響を最小限に抑えることが可能となる。従って、パルス幅デジタル変換時に生じるジッタ・ノイズの誤差を抑えることが可能となる。
【００４７】
また、カウンタのスイッチング時のジッタによる各入力パルス間でのタイミング誤差がばらつくことを防止できる。従って、カウンタ製造時の公差により生じるカウンタに固有のジッタの補正も容易となる。
【００４８】
本発明に係るパルス幅・デジタル変換回路の第２の構成によれば、各入力パルスのパルス幅に正比例したデジタル値を、各減算回路の出力として得ることが可能となる。従って、並列に入力される入力パルスのパルス幅に正比例するパルス幅デジタル変換を行うことが可能なパルス幅・デジタル変換回路が提供できる。また、各入力パルスの始端にばらつきがある場合であっても、正しくパルス幅デジタル変換を行うことが可能となる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００５０】
図１は本発明の実施例１に係るデジタル・パルス幅変換回路の構成を表すブロック図である。本実施例に係るデジタル・パルス幅変換回路１は、並列配置された複数のパルス生成回路２−０〜２−（n-1）、及び一つのカウンタ３を有する。各パルス生成回路２−０〜２−（n-1）のデータ入力端子Dinには、mビットの各デジタル入力値ｘ０〜ｘｎ-1が入力される。そして、各パルス生成回路２−０〜２−（n-1）のパルス出力端子Poutからは、各デジタル入力値ｘ０〜ｘｎ-1に比例する時間幅のパルスPW0〜PWn-1が出力される。
【００５１】
また、カウンタ３は、外部から入力されるクロックclockを計数し、mビットの計数値として出力する。また、各パルス生成回路２−０〜２−（n-1）のカウンタ値入力端子CNTには、カウンタ３から出力される計数値が共通に入力される。
【００５２】
図２は図１の各パルス生成回路の構成を表すブロック図である。パルス生成回路２−ｉ（i∈｛0,1,…,n-1｝）は、パルス幅レジスタ１２、タイミングトリガ発生回路１４、及び出力パルス反転回路１５を有している。
【００５３】
パルス幅レジスタ１２は、外部から入力されるmビットのデジタル値である入力値ｘｉを更新入力renewの立ち上がりにおいてラッチして、その値を出力ノードに出力する。タイミングトリガ発生回路１４は、パルス幅レジスタ１２から出力されるmビットのデジタル値の各ビットと、カウンタ３が出力するmビットの計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生する。
【００５４】
このタイミングトリガ発生回路１４は、m個のＥＸＯＲゲート１６−０〜１６−（ｍ−１）と１個のＮＯＲゲート１７により構成されている。各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の入力の一方には、パルス幅レジスタ１２からの出力ビットがそれぞれ入力され、入力の他方には、カウンタ３からの出力ビットがそれぞれ入力される。そして、各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力P0〜Pm-1はＮＯＲゲート１７に入力される。ＮＯＲゲート１７は、各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力P0〜Pm-1の論理和の反転出力を出力パルス反転回路１５に対して出力する。
【００５５】
すなわち、各デジタル入力値ｘi（i∈｛0,1,…,n-1｝）、カウンタの出力値CNTを（数１），（数２）により表した場合、タイミングトリガ発生回路１４の出力Tiは（数３）のように表される。但し、ここでｘiは０ではないと仮定する。
【００５６】
【数１】
【００５７】
【数２】
【００５８】
【数３】
（数３）より、タイミングトリガ発生回路１４の出力Tiはデジタル入力値ｘiとカウンタの出力値CNTが、総てのビットにおいて一致したときに１となることが分かる。
【００５９】
出力パルス反転回路１５は、タイミングトリガ発生回路１４がトリガを発生したときに、出力パルスPWiの真理値を反転させる。この出力パルス反転回路１５は、Ｔフリップ・フロップ（以下、「Ｔ−ＦＦ」という。）により構成されている。出力パルス反転回路１５のトリガ入力端子ＴにはＮＯＲゲート１７からの出力値が入力される。また、出力パルス反転回路１５の出力端子Ｑからは、パルスPWiが出力される。
【００６０】
以上のように構成された本実施例に係るデジタル・パルス幅変換回路について、以下その動作を図３のタイミング・チャートを参照しながら説明する。
【００６１】
まず、電源を入れた直後の初期状態では、カウンタ３の総ての計数値CNTはHレベルにあるものとし、入力値xｉは0であるとする。この状態で、時刻t0において、カウンタ３及びパルス幅レジスタ１２に対して入力されているリセット入力resetを有効（Lレベル）とする。これにより、カウンタ３の計数値CNTは総て０リセットされる。また、パルス幅レジスタ１２は、リセット信号resetがLレベルとされると、保持している記憶値を総て０にリセットする。そうすると、カウンタ３の計数値CNTとパルス幅レジスタ１２の出力値とが一致し、タイミングトリガ発生回路１４の出力TiはLレベルからHレベルに反転する。従って、出力パルス反転回路１５の出力PoutiがHレベルに反転し、出力Poutiにパルスが出力され始める。
【００６２】
次に、時刻t1において、各パルス生成回路２−ｉに対して、外部回路から入力値ｘｉ（Xi≠（０，０，…，０））が入力される。このとき、パルス幅レジスタ１２に入力されているリセット信号resetがLレベルなので、パルス幅レジスタ１２の出力は総て０のままである。
【００６３】
次いで、時刻t2において、リセット入力resetが無効（Hレベル）とされるとともに、更新信号renewがLレベルからHレベルに反転される。更新信号renewは、各パルス幅レジスタ１２のクロックCLK入力ノードに入力されており、更新信号renewがHレベルに反転した時点で、パルス幅レジスタ１２はその時点の入力値ｘｉの値をラッチする。これにより、パルス幅レジスタ１２の出力値は入力値ｘｉとなる。一方、カウンタ３の計数値CNTは依然として０なので、パルス幅レジスタ１２の出力とカウンタ３の計数値CNTとは一致しなくなり、タイミングトリガ発生回路１４の出力TはHレベルからLレベルに反転する。また、カウンタ３は、リセット信号resetがLレベルからHレベルに反転することにより、クロックclockの計数を開始する。尚、このとき、パルス幅レジスタ１２は、ラッチされた加算値ｘｉを出力し続ける。
【００６４】
クロックclockとともにカウンタ３がカウントアップし、時刻ｔ3においてカウンタ３の計数値CNTが切換回路１３の出力値であるｘiと一致する。このとき、タイミングトリガ発生回路１４の出力値TはLレベルからHレベルに反転する。これにより、出力パルス反転回路１５の出力PoutiはHレベルからLレベルに反転する。これにより、出力パルス反転回路１５の出力PoutiのパルスPWiの幅が確定する。このパルス幅は、デジタル入力値ｘｉに比例することから、デジタル・パルス幅変換が行われたこととなる。
【００６５】
更に、時刻t3から１クロック経過した時刻t4において、カウンタ３がカウントアップしてカウンタ３の計数値CNTが切換回路１３の出力値ｘiと不一致となると、タイミングトリガ発生回路１４の出力TiはHレベルからLレベルに反転する。
【００６６】
そして、カウンタ３はカウントアップするまで計数を続ける。この間、カウンタ３の計数値CNTと入力値ｘiとが一致することはないので、タイミングトリガ発生回路１４の出力TiはLレベルを保持し、出力パルス反転回路１５の出力もＬレベルに保持される。カウンタ３がカウントアップするとカウンタ３の計数値は総て０となり、１サイクルが終了する。そして、続けて同様のサイクルが繰り返される。
【００６７】
以上のようにして、各パルス生成回路２−ｉ（ｉ＝０，…，ｎ−１）は、入力値ｘｉの値に比例した時間幅の出力パルスPWｉを出力する。（ただし、この時間幅は、厳密にはreset信号がLの期間の２クロック分のオフセットが入る。これは、xiからあらかじめ２を引いておくなどの処理で対処できる。）このとき、各パルス生成回路２−ｉは、共通のカウンタ３が出力する計数値CNTを用いて、デジタル入力値ｘｉとの比較を行う。従って、総てのパルス生成回路２−ｉにカウンタを備えた場合と比べると、消費電力が極めて小さくなる。
【００６８】
すなわち、総てのパルス生成回路２−ｉにカウンタを備えた場合には、各カウンタ内のスイッチング素子はクロックごとに少なくとも一つの素子の切換が行われる。従って、例えば、スイッチング素子としてＣＭＯＳを使用した場合、切換に伴って貫通電流や負荷への充放電電流が流れる。そのため、デジタル・パルス幅変換回路全体としての消費電力は大きくなる。
【００６９】
一方、本実施例のように、一つのカウンタ３を駆動し、各パルス生成回路２−ｉはこの共通のカウンタ３の出力値を参照してパルスの切り換えを行うようにすると、カウンタ３内のスイッチング素子の切換に伴って生じる貫通電流や負荷への充放電電流も少なく、消費電力も小さい。従って、デジタル・パルス幅変換回路１の低消費電力化が図られる。
【００７０】
また、カウンタ３を共通化したことにより、回路のレイアウト面積が小さくなり、デジタル・パルス幅変換回路１の小型化が図られる。
【実施例２】
【００７１】
図４は本発明の実施例２に係るデジタル・パルス幅変換回路の構成を表すブロック図である。
【００７２】
図４において、実施例２に係るデジタル・パルス幅変換回路１’は、並列配置された複数のパルス生成回路２−０’〜２−（n-1）’、及び一つのカウンタ３を有する。各パルス生成回路２−０〜２−（n-1）のデータ入力端子Dinには、mビットの各デジタル入力値ｘ０〜ｘｎ-1が入力される。そして、各パルス生成回路２−０’〜２−（n-1）’のパルス出力端子Poutからは、各デジタル入力値ｘ０〜ｘｎ-1に比例するパルスPW0〜PWn-1が出力される。
【００７３】
また、カウンタ３は、外部から入力されるクロックclockを計数し、mビットの計数値として出力する。このクロックclockは、各パルス生成回路２−０’〜２−（n-1）’のクロック入力端子clkにも共通に入力される。また、各パルス生成回路２−０’〜２−（n-1）’のカウンタ値入力端子CNTには、カウンタ３から出力される計数値が共通に入力される。
【００７４】
更に、各パルス生成回路２−０’〜２−（n-1）’の基準値入力端子Dbには、mビットの基準値ｘｂが共通に入力される。この基準値ｘｂは、出力パルスPW0〜PWn-1の立ち上がりのタイミングを指定する値である。
【００７５】
図５は図４の各パルス生成回路の構成を表すブロック図である。パルス生成回路２−ｉ’（ｉ∈｛0,1,…,n-1｝）は、基準値レジスタ１０、加減算回路１１、パルス幅レジスタ１２、切換回路１３、タイミングトリガ発生回路１４、及び出力パルス反転回路１５’を有している。
【００７６】
基準値レジスタ１０は、基準値ｘｂをラッチして、そのラッチした基準値ｘｂの値を出力する。加減算回路１１は、基準値ｘｂと外部から入力されるデジタル値である入力値ｘｉとの加算値ｘｉ＋ｘｂを出力する。パルス幅レジスタ１２は、加減算回路１１の出力値（加算値ｘｉ＋ｘｂ）を更新入力renewの立ち上がりにおいてラッチする。
【００７７】
切換回路１３は、出力パルス反転回路１５’が出力する出力パルスPWｉが偽値（Ｌレベル）のときは、基準値レジスタ１０がラッチしたデジタル値ｘｂを出力し、出力パルス反転回路１５’が出力する出力パルスPWｉが真値（Ｈレベル）のときは、パルス幅レジスタ１２がラッチしたデジタル値ｘｉ＋ｘｂを出力するように切り換えを行う。
【００７８】
タイミングトリガ発生回路１４’は、切換回路１３から出力されるデジタル値の各ビットと、カウンタ３が出力する計数値CNTの各ビットとを比較して、両者が完全に一致したときにトリガを発生する。このタイミングトリガ発生回路１４’は、m個のＥＸＯＲゲート１６−０〜１６−（ｍ−１）、及び１個のＮＯＲゲート１７により構成されている。各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の入力の一方には、切換回路１３からの出力ビットがそれぞれ入力され、他方の入力には、カウンタ３からの出力ビットがそれぞれ入力される。そして、各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力P0〜Pm-1はＮＯＲゲート１７に入力される。ＮＯＲゲート１７は、各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力P0〜Pm-1の論理和の反転出力を出力パルス反転回路１５’に対して出力する。
【００７９】
すなわち、各デジタル入力値xi（i∈｛0,1,…,n-1｝）、各基準値ｘｂ、カウンタの出力値CNTを（数１），（数４），（数２）により表した場合、タイミングトリガ発生回路１４の出力Tiは、出力パルス反転回路１５’の出力値PoutがLレベルのときは（数５）、出力パルス反転回路１５’の出力値PoutがHレベルのときは（数６）のように表される。
【００８０】
【数４】
【００８１】
【数５】
【００８２】
【数６】
【００８３】
出力パルス反転回路１５’は、タイミングトリガ発生回路１４’がトリガを発生したときに、出力パルスPWiの真理値を反転させる。この出力パルス反転回路１５’は、Ｔ−ＦＦにより構成されている。出力パルス反転回路１５’のトリガ入力端子ＴにはＮＯＲゲート１７からの出力値が入力される。また、出力パルス反転回路１５’の出力端子Ｑからは、出力パルスPWiが出力される。
【００８４】
以上のように構成された本実施例に係るデジタル・パルス幅変換回路について、以下その動作を図６のタイミング・チャートを参照しながら説明する。
【００８５】
まず、時刻t1において、各パルス生成回路２−ｉに対して、外部回路から入力値ｘｉ及び基準値ｘｂが入力される。次いで、時刻t2においてカウンタ３のリセット入力ノードR並びに各パルス生成回路２−ｉの基準値レジスタ１０及びパルス幅レジスタ１２のクロック入力ノードCLKに対して更新信号renewが入力される。基準値レジスタ１０及びパルス幅レジスタ１２は、更新信号renewが入力されると、その立ち上がり時点において、それぞれ、そのときの基準値ｘｂ及び入力値ｘｉの値をラッチする。そして、基準値レジスタ１０は、ラッチされた基準値ｘｂを出力し、パルス幅レジスタ１２は、ラッチされた加算値ｘｉ＋ｘｂを出力する。一方、時刻ｔ１においては、出力パルス反転回路の出力はＬレベルであるので、切換回路１３は、基準値レジスタ１０から入力される値ｘｂを出力する。また、カウンタ３は、更新信号renewの立ち上がりにおいて、計数値CNTを０にリセットするとともに、計数を開始する。
【００８６】
次に、カウンタ３がカウントアップして、時刻ｔ3においてカウンタ３の計数値CNTが切換回路１３の出力値である基準値ｘｂと一致する。このとき、タイミングトリガ発生回路１４’の出力TiはＨレベルに反転する。これにより、出力パルス反転回路１５’の出力PoutがＬレベルからＨレベルに反転し、出力パルスPWiの出力が開始される。
【００８７】
時刻ｔ4において、出力パルス反転回路１５’の出力PoutがＨレベルに反転すると、切換回路１３の入力が切り換わって、パルス幅レジスタ１２から入力される値ｘｂ＋ｘｉを出力するようになる。これに伴い各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力値も変化するが、xi≠0であれば、ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力値が総て０となることはない。従って、タイミングトリガ発生回路１４’の出力TiはＬレベルに反転する。
【００８８】
更にカウンタ３がカウントアップして、時刻ｔ5において、カウンタ３の計数値CNTが切換回路１３の出力値である加算値ｘｂ＋ｘｉと一致する。このとき、タイミングトリガ発生回路１４’の出力TiはＨレベルに反転する。これにより、出力パルス反転回路１５’の出力PoutはＨレベルからＬレベルに反転し、出力パルスPWiの出力が停止される。このようにして、デジタル入力値xiに比例した時間幅の出力パルスPWiが生成され、デジタル・パルス幅変換が行われる。
【００８９】
時刻ｔ6において、出力パルス反転回路１５’の出力がＬレベルに反転すると、切換回路１３の入力が切り換わり、切換回路１３は基準値レジスタ１０から入力される値ｘｂを出力するようになる。これに伴い各ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力値も変化するが、xi≠0であれば、ＥＸＯＲゲート１６−０〜１６−（ｍ−１）の出力値が総て０となることはない。従って、タイミングトリガ発生回路１４’の出力TiはＬレベルに反転する。
【００９０】
そして、カウンタ３はカウントアップするまで計数を続ける。この間、カウンタ値と切換回路の出力値ｘｂとが一致することはないので、出力パルス反転回路１５’の出力はＬレベルに保持される。カウンタ３がカウントアップすると計数を停止し、１サイクルが終了する。カウンタ３はカウントアップした後は、リセット入力ノードRが再度Hレベルに反転するまでは、カウントアップした時の出力値（総てHレベル）を維持する。
【００９１】
以上のようにして、各パルス生成回路２−ｉは、入力値ｘｉの値に比例した時間幅の出力パルスPWｉを出力する。このとき、各パルス生成回路２−ｉは、共通のカウンタ３が出力する計数値を用いて、基準値ｘｂ又は加算値ｘｂ＋ｘｉとの比較を行う。従って、実施例１と同様、総てのパルス生成回路２−ｉにカウンタを備えた場合と比べると、消費電力が極めて小さくなるため、デジタル・パルス幅変換回路１の低消費電力化が図られる。
【００９２】
また、カウンタ３を共通化したことにより、回路のレイアウト面積が小さくなり、デジタル・パルス幅変換回路１の小型化が図られる。
【００９３】
また、本実施例においては、基準値レジスタ１０、パルス幅レジスタ１２、及び切換回路１３を用いて、出力パルスPWiの立ち上がりと立ち下がりのタイミングを、共通のタイミングトリガ発生回路１４’を用いて発生させる構成としたことにより、回路遅延の影響を受けることなく、出力パルスPWiのパルス幅を入力値ｘｉに正確に比例させることが可能となる。
【００９４】
尚、本実施例においては、基準値xbにより、各パルス生成回路２−０’〜２−（ｎ−１）’における出力パルスの立ち上がり時点を合わせる構成例を示したが、本発明に置いては、出力パルスの立ち下がり時点を合わせる構成としてもよい。この場合、加減算回路１１は、基準値ｘｂから外部から入力されるデジタル値である入力値ｘｉを減算した減算値xb−ｘiを出力する構成とする。また、切換回路１３は、出力パルス反転回路１５’が出力する出力パルスPWｉが真値（Hレベル）のときは、基準値レジスタ１０がラッチしたデジタル値ｘｂを出力し、出力パルス反転回路１５’が出力する出力パルスPWｉが偽値（Lレベル）のときは、パルス幅レジスタ１２がラッチしたデジタル値xb−ｘiを出力するように切り換えを行う構成とすればよい。
【００９５】
尚、各パルス生成回路２−ｉ内に加減算回路１１を用意せずに、デジタル入力信号xiとして、元々の入力値を基準値xbから加算又は減算した結果を与えるようにしてもよい。
【実施例３】
【００９６】
図７は本発明の実施例３に係るパルス幅・デジタル変換回路の構成を表すブロック図である。
【００９７】
実施例３に係るパルス幅・デジタル変換回路２１は、カウンタ２２、及びn個（n＞２）の終端ラッチ回路２３−０〜２３−（n-1）を有している。パルス幅・デジタル変換回路２１には、外部からクロックCLK、パルス出力トリガXRST、及びn個の入力パルスPW0〜PWn-1が入力される。また、電源電圧VDD及び基板電圧VSSが印加されている。
【００９８】
クロックCLKには、一定の周期のパルス列が入力される。入力パルスPW0〜PWn-1は、パルス幅情報としてデータを入力するためのパルスであり、例えば、図１５に示したような、各ＰＷＭピクセル回路３０４から出力される。パルス出力トリガXRSTは、入力パルスPW0〜PWn-1の出力開始を指示するトリガである。このパルス出力トリガXRSTには、クロックCLKの周期のM倍（Ｍ≧2m）の周期で、クロック周期分の時間幅の反転パルスが出力される。
【００９９】
カウンタ２２は、外部から入力されるクロックCLKを計数してその計数値CNT0〜CNTm-1をmビットのデジタル信号として出力する。各終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）は、外部から入力される入力パルスPWiの終端においてカウンタ２２が出力する計数値CNT0〜CNTm-1をラッチする。そして、各終端ラッチ回路２３−ｉは、それぞれ、ラッチした計数値CNT0〜CNTm-1をmビットのデジタル出力Di,0〜Di,m-1として出力する。
【０１００】
図８は図７の終端ラッチ回路の内部構成を表すブロック図である。
終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）は、m個のラッチ２４−０〜２４−（m-1）、及び１個のインバータ２５により構成されている。
【０１０１】
終端ラッチ回路２３−ｉに入力される入力パルスPWiは、インバータ２５によりレベル反転され、各ラッチ２４−０〜２４−（m-1）のクロック入力端子clkに入力される。また、カウンタ２２の各計数値CNT0〜CNTm-1は、それぞれ、ラッチ２４−０〜２４−（m-1）のデータ入力端子Dに入力される。パルス出力トリガXRSTは、各ラッチ２４−０〜２４−（m-1）のリセット入力端子NOT(R)に入力される。各ラッチ２４−０〜２４−（m-1）の出力端子Qから出力されるデータは、mビットのデジタル出力データDi={Di,0〜Di,m-1}として外部に出力される。
【０１０２】
尚、各ラッチ回路２４−０〜２４−（m-1）は、図９に示したような、非同期リセット入力付きの同期型Ｄフリップ・フロップが用いられる。
【０１０３】
以上のように構成された本実施例に係るパルス幅・デジタル変換回路について、以下その動作を説明する。
【０１０４】
図１０は実施例３に係るパルス幅・デジタル変換回路の各信号レベルの変化を表すタイムチャートである。
【０１０５】
クロックCLKには、一定の周期Tで、幅T/2のパルスを連続的に入力されている。パルス出力トリガXRSTは、時刻t1において、幅Tの反転パルスを出力する。これにより、各ラッチ２４−０〜２４−（m-1）の出力はリセットされ、デジタル出力データDiは総て０リセットされる。
【０１０６】
そして、パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、各入力パルスPWi（i∈{0,1,…,n-1}）の出力が開始される。また、それと同時に、カウンタ２２は、クロックCLKの計数を開始する。カウンタ２２は、クロックCLKの立ち上がりエッジにおいて、その計数値を１ずつ増加させる。
【０１０７】
入力パルスPWiは、例えば、図１５に示したようなＰＷＭピクセル回路３０４によって生成される。このとき、各ＰＷＭピクセル回路３０４は、パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、各入力パルスPWiの出力を開始することで、カウンタ２２の計数開始と同期して入力パルスPWiを出力させることができる。
【０１０８】
時刻t3において、入力パルスPWiはＨレベルからＬレベルに反転する。これにより、インバータ２５の出力NOT(PWi)のレベルはＬレベルからＨレベルに立ち上がる。各ラッチ２４−ｊ（j∈{0,1,…,m-1}）は、このインバータ２５の出力NOT(PWi)の立ち上がりエッジにおいて、データ入力端子Dに入力される計数値CNTjのレベルをラッチして、これをデータ出力端子Qから出力する。
【０１０９】
これにより、各終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）には、入力パルスPWiの立ち下がり時点におけるカウンタ２２のカウント値CNT(i)={CNT(i)0, CNT(i)1,…, CNT(i)m-1}がラッチされる。このカウント値CNT(i)は、入力パルスPWiのパルス幅に比例した値となる。
【０１１０】
カウンタ２２が計数を開始してから少なくとも時間2m・Tだけ経過した時点で、総ての終端ラッチ回路２３−０〜２３−（n-1）のデジタル出力値が確定する（勿論、それ以前に確定する場合もある）。従って、この確定時点後に、各終端ラッチ回路２３−０〜２３−（n-1）のデジタル出力値を取り出すことにより、各入力パルスPW0〜PWn-1のパルス幅に比例したデジタル値を得ることができる。すなわち、パルス幅デジタル変換が完了する。
【０１１１】
このように、各終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）は、入力パルスPWiの終端で、共通のカウンタ２２が出力する計数値CNTをラッチする。従って、カウンタ２２は、それぞれの終端ラッチ回路２３−ｉに対して計数値CNTを出力するための配線の寄生容量に抗して出力値（計数値CNT）の切り換えを行うだけであり、スイッチング時の消費電力は小さい。従って、上記従来のパルス幅デジタル変換を使用した場合に比べると、大幅に消費電力を低減させることが可能である。
【０１１２】
実際に計算機シミュレーションにより評価した結果、８０個の入力パルスPW0〜PW79を並列にパルス幅デジタル変換する場合、終端ラッチ回路として、図１４に示したような従来のパルス幅・デジタル変換回路を使用すると、226mWの電力が消費されることが見積もられた。それに対して、本実施例に係るパルス幅・デジタル変換回路２１を使用した場合、同じ入力パルスをパルス幅デジタル変換する場合の消費電力は6.6mWであった。従って、消費電力は約1/50に抑えることができることが分かった。
【０１１３】
また、カウンタ２２を一つにしたことによって、カウンタ２２のスイッチング時に発生するスイッチング・ノイズを小さく抑えることができる。従って、回路のＳＮ比が向上する。従って、パルス幅にジッタ・ノイズが加わることによりパルス幅デジタル変換時に生じるジッタ誤差を最小限に抑えることができる。これにより、高速パルス幅デジタル変換にも使用することができる。
【０１１４】
また、各終端ラッチ回路２３−０〜２３−（n-1）は、共通のカウンタ２２の出力値CNTをラッチするので、各入力パルスPW0〜PWn-1に対する計数値CNTの切り替わりのタイミングにばらつきが生じない。そのため、カウンタ２２のスイッチング時のジッタによる各入力パルスPW0〜PWn-1間でのタイミング誤差がばらつくことを防止できる。
【実施例４】
【０１１５】
実施例４のパルス幅・デジタル変換回路は、図７に示した実施例３のパルス幅・デジタル変換回路２１において、終端ラッチ回路２３−０〜２３−（n-1）の部分を、図１１に示した回路に置き換える。
【０１１６】
図１１において、終端ラッチ回路２３−ｉ（i∈{0,1,…,n-1}）、ラッチ２４−０〜２４−（m-1）、及びインバータ２５の構成は、図８と同様であるため説明は省略する。本実施例に係るパルス幅・デジタル変換回路は、これらに加えて、更に、始端ラッチ回路３０−ｉ（i∈{0,1,…,n-1}）及び減算回路３１−ｉを備えていることを特徴としている。
【０１１７】
始端ラッチ回路３０−ｉは、入力パルスPWiの始端（立ち上がりエッジ）において、カウンタ２２から出力される計数値CNTをラッチする。減算回路３１−ｉは、終端ラッチ回路２３−ｉのデジタル出力値Ei={Ei,0〜Ei,m-1}から始端ラッチ回路３０−ｉのデジタル出力値Si={Si,0〜Si,m-1}を減算した減算値を演算して、デジタル出力値Di={Di,0〜Di,m-1}として出力する。
【０１１８】
始端ラッチ回路３０−ｉは、終端ラッチ回路２３−ｉと同様に、mビットの計数値の各ビットCNT0〜CNTm-1の各々に対応してラッチ３２−０〜３２−（m-1）を備えている。これらのラッチ３２−０〜３２−（m-1）は、ラッチ２４−０〜２４−（m-1）と同様、図９に示した非同期リセット入力付きの同期型Ｄフリップ・フロップにより構成されている。
【０１１９】
但し、始端ラッチ回路３０−ｉ内のラッチ３２−０〜３２−（m-1）のクロック端子clkには、インバータ２５を通すことなく、入力パルスPWiが直接入力される。そのため、ラッチ３２−０〜３２−（m-1）は、入力パルスPWiの立ち上がりの時点におけるカウンタ２２の計数値CNTをラッチする。
【０１２０】
以上のように構成された本実施例に係るパルス幅・デジタル変換回路について、以下その動作を説明する。
【０１２１】
図１２は実施例４に係るパルス幅・デジタル変換回路の各信号レベルの変化を表すタイムチャートである。
【０１２２】
クロックCLKには、実施例３の場合と同様、一定の周期Tで、幅T/2のパルスが連続的に入力されている。パルス出力トリガXRSTは、時刻t1において、幅Tの反転パルスを出力する。これにより、各ラッチ２４−０〜２４−（m-1），３２−０〜３２−（m-1）の出力はリセットされ、デジタル出力データEi，Siは総て０リセットされる。
【０１２３】
そして、パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、カウンタ２２は、クロックCLKの計数を開始する。カウンタ２２は、クロックCLKの立ち上がりエッジにおいて、その計数値を１ずつ増加させる。
【０１２４】
時刻t2以後の適当な時刻t4において、入力パルスPWi（i∈{0,1,…,n-1}）の出力が開始される。この時刻t3における入力パルスPWiの立ち上がりにより、始端ラッチ回路３０−ｉのラッチ３２−ｊ（j∈{0,1,…,m-1}）は、カウンタ２２の出力CNTjをラッチして、これをデータ出力端子Qからデジタル出力値Si={Si,0〜Si,m-1}として出力する。
【０１２５】
時刻t4において、入力パルスPWiはＨレベルからＬレベルに反転する。これにより、インバータ５の出力NOT(PWi)のレベルはＬレベルからＨレベルに立ち上がる。各ラッチ２４−ｊ（j∈{0,1,…,m-1}）は、このインバータ２５の出力NOT(PWi)の立ち上がりエッジにおいて、データ入力端子Dに入力される計数値CNTjのレベルをラッチして、これをデータ出力端子Qからデジタル出力値Ei={Ei,0〜Ei,m-1}として出力する。
【０１２６】
減算回路３１−ｉは、終端ラッチ回路２３−ｉのデジタル出力値Ei={Ei,0〜Ei,m-1}から始端ラッチ回路３０−ｉのデジタル出力値Si={Si,0〜Si,m-1}を減算した減算値を演算して、デジタル出力値Di={Di,0〜Di,m-1}として出力する。従って、時刻t3以後において、このデジタル出力値Di={Di,0〜Di,m-1}は、入力パルスPWiのパルス幅に正比例した値となる。
【０１２７】
カウンタ２２が計数を開始してから少なくとも時間2m・Tだけ経過した時点で、総ての終端ラッチ回路２３−０〜２３−（n-1）及び減算回路３１−０〜３１−（n-1）のデジタル出力値が確定する（勿論、それ以前に確定する場合もある）。従って、この確定時点後に、各減算回路３１−０〜３１−（n-1）のデジタル出力値を取り出すことにより、各入力パルスPW0〜PWn-1のパルス幅に比例したデジタル値Di={Di,0〜Di,m-1}を得ることができる。すなわち、パルス幅デジタル変換が完了する。
【０１２８】
このように、本実施例においては、各入力パルスの始端及び終端におけるカウンタ２２の計数値をラッチして、両者の差を演算してデジタル出力値とすることで、各入力パルスPWiの立ち上がりを同期させる必要がなくなる。また、各入力パルスPWiの立ち上がりとカウンタ２２の計数開始タイミングも同期させる必要がなくなる。
【０１２９】
従って、通信回路のように、非同期に変調パルスが入力されるような回路においても、本実施例に係るパルス幅・デジタル変換回路を使用することが可能である。
【０１３０】
尚、減算回路３１−ｉを用意せずに、デジタル出力値Si及びEiをそのまま外部に出力し、外部に用意した減算器で減算を行ってもよい。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施例１に係るデジタル・パルス幅変換回路の構成を表すブロック図である。
【図２】図１の各パルス生成回路の構成を表すブロック図である。
【図３】本発明の実施例１に係るデジタル・パルス幅変換回路の動作を表すタイミング・チャートである。
【図４】本発明の実施例２に係るデジタル・パルス幅変換回路の構成を表すブロック図である。
【図５】図４の各パルス生成回路の構成を表すブロック図である。
【図６】本発明の実施例２に係るデジタル・パルス幅変換回路の動作を表すタイミング・チャートである。
【図７】本発明の実施例３に係るパルス幅・デジタル変換回路の構成を表すブロック図である。
【図８】図７の終端ラッチ回路の内部構成を表すブロック図である。
【図９】図８のラッチ回路の内部構成を表すブロック図である。
【図１０】実施例３に係るパルス幅・デジタル変換回路の各信号レベルの変化を表すタイムチャートである。
【図１１】本発明の実施例４に係るパルス幅・デジタル変換回路の終端ラッチ回路、始端ラッチ回路、及び減算回路の構成を表すブロック図である。
【図１２】実施例４に係るパルス幅・デジタル変換回路の各信号レベルの変化を表すタイムチャートである。
【図１３】従来のデジタル・パルス幅変換回路の一例を示す図である。
【図１４】積分型ＡＤ変換器において用いられている従来のパルス幅・デジタル変換回路のブロック図である。
【図１５】ＰＷＭピクセル回路アレイの構成を表す図である。
【符号の説明】
【０１３２】
１，１’ デジタル・パルス幅変換回路
２−０〜２−（n-1），２−０’〜２−（n-1）’ パルス生成回路
３ カウンタ
１０ 基準値レジスタ
１１ 加減算回路
１２ パルス幅レジスタ
１３ 切換回路
１４，１４’ タイミングトリガ発生回路
１５，１５’ 出力パルス反転回路
１６−０〜１６−（ｍ−１） ＥＸＯＲゲート
１７ ＮＯＲゲート
２１ パルス幅・デジタル変換回路
２２ カウンタ
２３−０〜２３−（n-1） 終端ラッチ回路
２４−０〜２４−（m-1） ラッチ
２５ インバータ
３０−０〜３０−（n-1） 始端ラッチ回路
３１−０〜３１−（n-1） 減算回路
３２−０〜３２−（m-1） ラッチ
【特許請求の範囲】
【請求項１】
クロックを計数してその計数値をデジタル信号として出力するカウンタと、
外部からデジタル値として入力される入力値と前記計数値とを比較して、所定の時点から前記入力値と前記計数値とが一致する時点までの時間幅の出力パルス、又は所定の最大計数値から前記入力値を引いた値と前記計数値とが一致する時点から前記計数値が前記最大計数値に達する時点までの時間幅の出力パルスを生成するパルス生成手段と、
を備えており、
前記パルス生成手段を複数個有しているとともに、前記各パルス生成手段は、各々に入力される入力値と一つの前記カウンタが出力する共通の計数値とを比較すること
を特徴とするデジタル・パルス幅変換回路。
【請求項２】
前記各パルス生成手段は、
外部から入力される前記入力値をラッチするパルス幅レジスタと、
前記パルス幅レジスタがラッチした前記入力値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、
前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルスの真理値を反転させる出力パルス反転回路と、
を備えていることを特徴とする請求項１記載のデジタル・パルス幅変換回路。
【請求項３】
前記各パルス生成手段は、
前記出力パルスの立ち上がりのタイミングを表すデジタル値である基準値をラッチする基準値レジスタと、
前記基準値と外部から入力されるデジタル値である前記入力値との加算値を出力する加算回路と、
前記加算回路の出力値をラッチするパルス幅レジスタと、
前記基準値レジスタがラッチしたデジタル値又は前記パルス幅レジスタがラッチしたデジタル値の何れか一方を切り換えて出力する切換回路と、
前記切換回路から出力されるデジタル値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、
前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルスの真理値を反転させる出力パルス反転回路と、
を備え、
前記切換回路は、前記出力パルス反転回路が出力する出力パルスが偽値のときは、前記基準値レジスタがラッチしたデジタル値を出力し、前記出力パルス反転回路が出力する出力パルスが真値のときは、前記パルス幅レジスタがラッチしたデジタル値を出力するように切り換えを行うこと
を特徴とする請求項１記載のデジタル・パルス幅変換回路。
【請求項４】
クロックを計数してその計数値をデジタル信号として出力するカウンタと、
外部から入力される入力パルスの終端において前記カウンタが出力する計数値をラッチする終端ラッチ回路と、
を備えており、
前記終端ラッチ回路を複数個有しているとともに、前記各終端ラッチ回路は、一つの前記カウンタが出力する共通の計数値を、各々に入力される各入力パルスの終端においてラッチすること
を特徴とするパルス幅・デジタル変換回路。
【請求項５】
前記入力パルスの始端において前記カウンタが出力する計数値をラッチする始端ラッチ回路と、
前記終端ラッチ回路のデジタル出力値と前記始端ラッチ回路のデジタル出力値との差を演算して出力する減算回路と、
を、各々の前記終端ラッチ回路に対応して備えていることを特徴とする請求項４記載のパルス幅・デジタル変換回路。
【請求項１】
クロックを計数してその計数値をデジタル信号として出力するカウンタと、
外部からデジタル値として入力される入力値と前記計数値とを比較して、所定の時点から前記入力値と前記計数値とが一致する時点までの時間幅の出力パルス、又は所定の最大計数値から前記入力値を引いた値と前記計数値とが一致する時点から前記計数値が前記最大計数値に達する時点までの時間幅の出力パルスを生成するパルス生成手段と、
を備えており、
前記パルス生成手段を複数個有しているとともに、前記各パルス生成手段は、各々に入力される入力値と一つの前記カウンタが出力する共通の計数値とを比較すること
を特徴とするデジタル・パルス幅変換回路。
【請求項２】
前記各パルス生成手段は、
外部から入力される前記入力値をラッチするパルス幅レジスタと、
前記パルス幅レジスタがラッチした前記入力値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、
前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルスの真理値を反転させる出力パルス反転回路と、
を備えていることを特徴とする請求項１記載のデジタル・パルス幅変換回路。
【請求項３】
前記各パルス生成手段は、
前記出力パルスの立ち上がりのタイミングを表すデジタル値である基準値をラッチする基準値レジスタと、
前記基準値と外部から入力されるデジタル値である前記入力値との加算値を出力する加算回路と、
前記加算回路の出力値をラッチするパルス幅レジスタと、
前記基準値レジスタがラッチしたデジタル値又は前記パルス幅レジスタがラッチしたデジタル値の何れか一方を切り換えて出力する切換回路と、
前記切換回路から出力されるデジタル値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、
前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルスの真理値を反転させる出力パルス反転回路と、
を備え、
前記切換回路は、前記出力パルス反転回路が出力する出力パルスが偽値のときは、前記基準値レジスタがラッチしたデジタル値を出力し、前記出力パルス反転回路が出力する出力パルスが真値のときは、前記パルス幅レジスタがラッチしたデジタル値を出力するように切り換えを行うこと
を特徴とする請求項１記載のデジタル・パルス幅変換回路。
【請求項４】
クロックを計数してその計数値をデジタル信号として出力するカウンタと、
外部から入力される入力パルスの終端において前記カウンタが出力する計数値をラッチする終端ラッチ回路と、
を備えており、
前記終端ラッチ回路を複数個有しているとともに、前記各終端ラッチ回路は、一つの前記カウンタが出力する共通の計数値を、各々に入力される各入力パルスの終端においてラッチすること
を特徴とするパルス幅・デジタル変換回路。
【請求項５】
前記入力パルスの始端において前記カウンタが出力する計数値をラッチする始端ラッチ回路と、
前記終端ラッチ回路のデジタル出力値と前記始端ラッチ回路のデジタル出力値との差を演算して出力する減算回路と、
を、各々の前記終端ラッチ回路に対応して備えていることを特徴とする請求項４記載のパルス幅・デジタル変換回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００８−６１２８１（Ｐ２００８−６１２８１Ａ）
【公開日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願番号】特願２００７−３０１７３４（Ｐ２００７−３０１７３４）
【出願日】平成１９年１１月２１日（２００７．１１．２１）
【分割の表示】特願２００３−３５５７６２（Ｐ２００３−３５５７６２）の分割
【原出願日】平成１５年１０月１６日（２００３．１０．１６）
【出願人】（８０２００００３１）財団法人北九州産業学術推進機構 (187)
【Ｆターム（参考）】
【公開日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願日】平成１９年１１月２１日（２００７．１１．２１）
【分割の表示】特願２００３−３５５７６２（Ｐ２００３−３５５７６２）の分割
【原出願日】平成１５年１０月１６日（２００３．１０．１６）
【出願人】（８０２００００３１）財団法人北九州産業学術推進機構 (187)
【Ｆターム（参考）】
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