パルス発生回路
【課題】幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生する。
【解決手段】ＳＩＴｈ１８と、ＳＩＴｈ１８に直列接続されたスイッチング素子２０と、ＳＩＴｈ１８及びスイッチング素子２０に直列接続されたインダクタンス２２と、直列接続されたＳＩＴｈ１８及びスイッチング素子２０に、インダクタンス２２を介して並列接続された低電圧電源２６と、インダクタンス２２の両端に接続される負荷２４と、ＳＩＴｈ１８のゲート・アノード間に、インダクタンス２２を介して接続されるゲートダイオード２８とを備え、ＳＩＴｈ１８の過渡状態において、スイッチング素子２０をターンオフするパルス発生回路。
【解決手段】ＳＩＴｈ１８と、ＳＩＴｈ１８に直列接続されたスイッチング素子２０と、ＳＩＴｈ１８及びスイッチング素子２０に直列接続されたインダクタンス２２と、直列接続されたＳＩＴｈ１８及びスイッチング素子２０に、インダクタンス２２を介して並列接続された低電圧電源２６と、インダクタンス２２の両端に接続される負荷２４と、ＳＩＴｈ１８のゲート・アノード間に、インダクタンス２２を介して接続されるゲートダイオード２８とを備え、ＳＩＴｈ１８の過渡状態において、スイッチング素子２０をターンオフするパルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパルス発生回路に係り、特に、静電誘導サイリスタ（ＳＩＴｈ）を使用し、過渡状態のターンオフに特徴を有するパルス発生回路に関する。
【背景技術】
【０００２】
ＳＩＴｈ、静電誘導トランジスタ（ＳＩＴ）は電力用半導体素子として開発され、実用化されている。高速でターンオン、ターンオフが可能なＳＩＴｈを用い、低電圧電源による簡単な回路構成で、誘導エネルギー蓄積（ＩＥＳ:Ｉｎｄｕｃｔｉｖｅ Ｅｎｅｒｇｙ Ｓｔｏｒｅ）による極幅狭高電圧パルス発生回路が提案されている（例えば、特許文献１参照。）。
【０００３】
しかしながら、従来の極幅狭高電圧パルス発生回路では、ＳＩＴｈを定常電流導通状態においてターンオフしているため、更に幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生するという点で、問題があった。
【非特許文献１】飯田克二、佐久間健、“ＳＩサイリスタによる極短パルス発生回路（ＩＥＳ）”第１５回ＳＩデバイスシンポジウム予稿集、ＳＩデバイス研究会、ＳＳＩＤ−０２―９、２００２年６月１４日、ｐ.４５〜５０,
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＳＩＴｈが過渡状態で、スイッチング素子をオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生するパルス発生回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、（イ）ＳＩサイリスタと、（ロ）ＳＩサイリスタに直列接続されたスイッチング素子と、（ハ）ＳＩサイリスタ及びスイッチング素子に直列接続されたインダクタンスと、（ニ）直列接続されたＳＩサイリスタ及びスイッチング素子に、インダクタンスを介して並列接続された電源と、（ホ）インダクタンスの両端に接続される負荷と、（ヘ）ＳＩサイリスタのゲート・アノード間に、インダクタンスを介して並列に接続されるゲートダイオードとを備え、（ト）ＳＩサイリスタの過渡状態において、スイッチング素子をターンオフするパルス発生回路が提供される。
【０００６】
本発明の他の態様によれば、（イ）ＳＩサイリスタと、（ロ）ＳＩサイリスタに直列接続されたトランスと、（ハ）トランスの１次側のインダクタンスを介してＳＩサイリスタのアノード・カソード間に並列接続された電源と、（ニ）ＳＩサイリスタのアノード・カソード間に逆並列接続されたフライホイールダイオードと、（ホ）トランスの２次側のインダクタンスの両端に配置された負荷と、（ヘ）ＳＩサイリスタのゲート・カソード間に配置されたゲートパルス電源とを備え、（ト）ＳＩサイリスタの過渡状態において、ゲートパルス電源をターンオフするパルス発生回路が提供される。
【０００７】
本発明の他の態様によれば、（イ）互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、（ロ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、（ハ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタの接続点と、直列接続された第１電源及び第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと、（ニ）トランスの２次側のインダクタンスの両端に配置された負荷とを備え、（ホ）第１ＳＩサイリスタの過渡状態において、第１ＳＩサイリスタをターンオフし、第２ＳＩサイリスタの過渡状態において、第２ＳＩサイリスタをターンオフするパルス発生回路が提供される。
【０００８】
本発明の他の態様によれば、（イ）互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、（ロ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第３ＳＩサイリスタ及び第４ＳＩサイリスタと、（ハ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、（ニ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタの接続点と、直列接続された第１電源及び第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと、（ホ）トランスの２次側のインダクタンスの両端に配置された負荷とを備え、（ヘ）第１ＳＩサイリスタの過渡状態において、第１ＳＩサイリスタをターンオフし、第２ＳＩサイリスタの過渡状態において、第２ＳＩサイリスタをターンオフし、第３ＳＩサイリスタの過渡状態において、第３ＳＩサイリスタをターンオフし、第４ＳＩサイリスタの過渡状態において、第４ＳＩサイリスタをターンオフするパルス発生回路が提供される。
【発明の効果】
【０００９】
本発明のパルス発生回路によれば、ＳＩＴｈが過渡状態で、スイッチング素子をオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、平面寸法、時間軸等は現実のものとは異なることに留意すべきである。したがって、具体的な平面寸法、時間軸等は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための回路や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[第１の実施の形態]
（回路構成）
本発明の第１の実施の形態に係るパルス発生回路５０は、図１に示すように、ＳＩＴｈ１８と、ＳＩＴｈ１８に直列に接続されたスイッチング素子２０と、直列接続されたＳＩＴｈ１８とスイッチング素子２０に対して、更にインダクタンス（Ｌ0）２２を介して直列接続された低電圧電源（ＶE）２６とを備える。インダクタンス２２の両端には、負荷２４が接続される。ＳＩＴｈ１８のゲート・アノード間には、インダクタンス２２を介して、ゲートダイオード(Ｄg)２８が接続されている。スイッチング素子２０は、例えば、ＭＯＳＦＥＴならびにＩＧＢＴから構成され、ソース・ドレイン間には保護ダイオードＤfが並列に接続され、ゲート・ソース間には、ゲートパルス電源(Ｖg) ３２が接続されている。尚、ゲートダイオード(Ｄg)２８と並列にゲート抵抗（Ｒg）３０が接続されていてもよい。
【００１３】
（動作波形）
本発明の第１の実施の形態に係るパルス発生回路５０の動作波形は、図２（ａ）乃至（ｄ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatは、図２（ａ）に示すように表され、過渡状態でのターンオフ時のゲート信号波形ＶGKは、図２（ｂ）に示すように表される。一方、定常状態でのターンオフ時における電圧波形Ｖa及び電流波形Ｉaは、図２（ｃ）に示すように表され、定常状態でのターンオフ時におけるゲート信号波形ＶGKは、図２（ｄ）に示すように表される。
【００１４】
過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことがわかる。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなっている。
【００１５】
過渡状態Ａは、ＳＩＴｈ１８が順方向ブロッキング状態にあり、ＳＩＴｈ１８は未だラッチングアップしていない状態に相当する。順方向ブロッキング電圧は、ＶAで表される。
過渡状態Ｂは、ＳＩＴｈ１８がラッチングアップして、定常状態に移行するまでの過渡的な状態に相当する。
【００１６】
定常状態とは、ＳＩＴｈ１８がラッチングアップし、ＳＩＴｈ１８のアノ−ド・カソード間にアノード電流Ｉaが定常電流として導通しつづける状態に相当する。定常状態においては、ＳＩＴｈ１８のアノ−ド・カソード間には導電率変調電流が導通し、ＳＩＴｈ１８は導電率変調状態にある。
【００１７】
本発明の第１の実施の形態に係るパルス発生回路５０は、ＳＩＴｈ１８が過渡状態（導電率変調が不十分な状態）で、スイッチング素子２０をオフにしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【００１８】
（電流―電圧特性）
本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩＴｈ１８の電流―電圧特性は、例えば、図３に示すように表される。過渡状態Ａ、過渡状態Ｂ及び定常状態（導電率変調状態）に分けて表されている。
【００１９】
過渡状態Ａにおいて、順方向電圧ＶFを増加させ、最大ブロッキング電圧ＶAに至ると、過渡状態Ｂに移行し、ＳＩＴｈ１８はラッチングアップする。過渡状態Ａにおける最大ブロッキング電圧ＶAから、過渡状態Ｂと定常状態との臨界点Ｑに至る範囲が過渡状態Ｂに相当する。臨界点Ｃから更に電流が導通する状態が定常状態であり、ＳＩＴｈ１８には導電率変調状態の電流が定常電流として導通する。
【００２０】
図３において示された過渡状態Ａにおける最大ブロッキング電圧ＶAと、過渡状態Ｂと定常状態との臨界点Ｑは、図２（ａ）及び図２（ｃ）に示されている通りである。
【００２１】
（キャリア状態の説明）
本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩＴｈの動作は、図４に示すキャリア状態の説明図を用いて、模式的に表すことができる。ＳＩＴｈは、図４（ａ）に示すように、ｎ-高抵抗半導体層１と、ｎ-高抵抗半導体層１の第1表面に形成された+カソード領域７と、ｎ-高抵抗半導体層１の第２表面に形成されたｐ+アノード領域６と、ｎ-高抵抗半導体層１中のｎ+カソード領域７近傍に埋め込まれて形成されたｐ+ゲート領域２と、ｐ+ゲート領域２とｎ+カソード領域７との間に形成されたｎ-エピタキシャル成長層８と、ｎ+カソード領域７に電気的にオーミック接触するカソード電極５と、ｐ+アノード領域６に電気的にオーミック接触するアノード電極４とを備える。ｐ+ゲート領域２間のチャネル領域は空乏化され、チャネル領域内に形成されたポテンシャルバリアが静電誘導効果によって、容量結合によって制御される。
【００２２】
−過渡状態Ａ−
過渡状態Ａにおいて、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ａ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｂ）に示すように表される。過渡状態Ａにおいては、順方向ブロッキング状態であることから、ｎ-高抵抗半導体層１は空乏化されており、ｎ-高抵抗半導体層１中にリア（電子及び正孔）はほとんど存在していないことがわかる。
【００２３】
−過渡状態Ｂ−
過渡状態Ｂにおいて、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ｃ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｄ）に示すように表される。過渡状態Ｂにおいては、ＳＩＴｈはラッチングアップ状態にあり、空乏化されたｎ-高抵抗半導体層１中に、ｐ+アノード領域６から正孔が注入され、ｎ+カソード領域７から電子が注入される。
【００２４】
−定常状態−
定常状態において、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ｅ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｆ）に示すように表される。定常状態においては、ＳＩＴｈのアノード・カソード間には電流が導通し続けており、電子電流及び正孔電流が略同程度の電流密度で流れる。ｎ-高抵抗半導体層１中には、キャリアが充満しており、もはや空乏化されてはいない。アノードからの注入電流である正孔電流と、カソードからの注入電流である電子電流によって、ＳＩＴｈのアノード・カソード間は、導電率変調状態になっている。
【００２５】
（スイッチング特性）
本発明の第１の実施の形態に係るパルス発生回路において、過渡状態Ａ及び過渡状態Ｂにおけるターンオフ時の電圧波形Ｖat3〜Ｖat8と、定常状態におけるターンオフ時の電圧波形Ｖa,Ｖa1,Ｖa2及び電流波形Ｉaの測定データは、図５に示すように表される。
【００２６】
過渡状態Ａにおけるターンオフ時のパルス電圧波形Ｖat8の電圧ピークは、過渡状態Ｂにおけるターンオフ時のパルス電圧波形Ｖat7と比較して低下しているが、パルス幅は明らかに短い。
【００２７】
過渡状態Ｂ内で比較すると、ターンオフ時のパルス電圧波形Ｖat3,Ｖat4,Ｖat5,Ｖat6,Ｖat7の順番で電圧ピーク値は上昇し、パルス幅は短くかつ電圧上昇率ｄｖ／ｄｔも高い。
定常状態内で比較すると、ターンオフ時のパルス電圧波形Ｖa,Ｖa1,Ｖa2の順番でパルス幅は短くかつ電圧上昇率ｄｖ／ｄｔも高くなるが、電圧ピーク値は略一定である。電流波形Ｉaは、定常状態における電圧波形Ｖaに対応する。
【００２８】
（パルス発生回路の回路動作）
本発明の第１の実施の形態に係るパルス発生回路の回路動作を、図６を参照して説明する。
【００２９】
（ａ）ＳＩＴｈ１８及びスイッチング素子２０をオン状態にして、図６に示すように、導通電流Ｉonを低電圧電源（ＶE）２６からインダクタンス（Ｌ0）２２を介して導通させる。この状態で、インダクタンス（Ｌ0）２２に磁気エネルギーが蓄積される。
【００３０】
（ｂ）次に、スイッチング素子２０をオフ状態にすると、ＳＩＴｈ１８のアノード・ゲート間には、遮断電流Ｉoffがインダクタンス２２及び、ゲートダイオード(Ｄg)２８を介して導通し、ＳＩＴｈ１８をターンオフする。
【００３１】
（ｃ）ＳＩＴｈ１８がターンオフすると、インダクタンス（Ｌ0）２２に流れていた電流が負荷２４に転流し、負荷２４に急峻な電流を流すことによって、急峻な電圧パルスを発生する。
【００３２】
本発明の第１の実施の形態に係るパルス発生回路は、ＳＩＴｈ１８のスイッチング動作を過渡状態で実行することによって、パルス幅の短い、かつ急峻な電圧上昇率ｄｖ／ｄｔを有する電圧パルスを発生することができる。
【００３３】
又、本発明の第１の実施の形態に係るパルス発生回路は、低電圧電源（ＶE）２６から高電圧パルスの発生が可能である。
【００３４】
又、本発明の第１の実施の形態に係るパルス発生回路は、負荷２４に投入したエネルギーの内、余分なエネルギーの回生が可能である。
【００３５】
[第２の実施の形態]
（回路構成）
本発明の第２の実施の形態に係るパルス発生回路５０は、図７（ａ）に示すように、ＳＩＴｈ１８と、ＳＩＴｈ１８と直列接続されたトランス１６と、更にトランス１６を介してＳＩＴｈ１８のアノード・カソード間に対して並列接続された低電圧電源（ＶE）２６とを備える。トランス１６の１次側のインダクタンス（Ｌ0）２２に対して、２次側のインダクタンスの両端には、負荷２４が接続される。ＳＩＴｈ１８のアノード・カソード間には、逆並列接続されたフライホイールダイオード（ＦＷＤ）が配置されている。ＳＩＴｈ１８のゲート・カソード間には、ゲートパルス電源３２が接続されている。
【００３６】
（動作波形）
本発明の第２の実施の形態に係るパルス発生回路５０の動作波形は、図７（ｂ）乃至（ｄ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatは、図７（ｂ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉgは、図７（ｃ）に示すように表され 、過渡状態でのターンオフ時のゲート信号波形ＶGKは、図７（ｄ）に示すように表される。
【００３７】
過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。
【００３８】
本発明の第２の実施の形態に係るパルス発生回路は、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。
【００３９】
本発明の第２の実施の形態に係るパルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【００４０】
[第３の実施の形態]
本発明の第３の実施の形態に係るパルス発生回路５０は、図８（ａ）に示すように、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０に対して並列に接続された直列接続構成の低電圧電源（ＶE1）３４及び低電圧電源（ＶE2）３６と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０の接続点と直列接続構成の低電圧電源（ＶE1）３４及び低電圧電源（ＶE2）３６の接続点との間に接続されたトランス１６とを備える。トランス１６の１次側のインダクタンスに対して、２次側のインダクタンスの両端には、負荷２４が接続される。
【００４１】
（動作波形）
本発明の第３の実施の形態に係るパルス発生回路５０の動作波形は、図８（ｂ）乃至図８（ｅ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖatは、図８（ｂ）に示すように表され、過渡状態でのターンオフ時における電流波形Ｉatは、図８（ｃ）に示すように表される。又、過渡状態でのターンオフ時におけるゲート電流波形Ｉg1 は、図８（ｄ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉg2 は、図８（ｅ）に示すように表される。
【００４２】
過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。
【００４３】
又、本発明の第３の実施の形態に係るパルス発生回路５０は、図８（ａ）に示すようなハーフブリッジの構成を有することから、正負両方向の高電圧パルスを発生することができる。
【００４４】
本発明の第３の実施の形態に係るパルス発生回路は、本発明の第２の実施の形態に係るパルス発生回路と同様に、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。
【００４５】
本発明の第３の実施の形態に係るパルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【００４６】
[第４の実施の形態]
本発明の第４の実施の形態に係るパルス発生回路５０は、図９（ａ）に示すように、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０と、直列接続構成のＳＩＴｈ４２及びＳＩＴｈ４４と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０に対して並列に接続された低電圧電源（ＶE）２６と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０の接続点と直列接続構成のＳＩＴｈ４２及びＳＩＴｈ４４の接続点との間に接続されたトランス１６とを備える。トランス１６の１次側のインダクタンスに対して、２次側のインダクタンスの両端には、負荷２４が接続される。
【００４７】
（動作波形）
本発明の第４の実施の形態に係るパルス発生回路５０の動作波形は、図９（ｂ）乃至図９（ｅ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖatは、図９（ｂ）に示すように表され、過渡状態でのターンオフ時における電流波形Ｉatは、図９（ｃ）に示すように表される。又、過渡状態でのターンオフ時におけるゲート電流波形Ｉg1 ，Ｉg4は、図８（ｄ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉg2 ，Ｉg3 は、図８（ｅ）に示すように表される。
【００４８】
過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１乃至第３の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。
【００４９】
又、本発明の第４の実施の形態に係るパルス発生回路５０は、図９（ａ）に示すようなフルブリッジの構成を有することから、正負両方向の高電圧パルスを発生することができる。しかも、フルブリッジの構成を有することから、本発明の第４の実施の形態に係るパルス発生回路５０に比較して、電流駆動能力増大することができる。
【００５０】
本発明の第４の実施の形態に係るパルス発生回路は、本発明の第２乃至第３の実施の形態に係るパルス発生回路と同様に、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。
【００５１】
本発明の第４の実施の形態に係る半導体パルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【００５２】
[適用例]
本発明の第１乃至第４の実施の形態に係るパルス発生回路の適用例は、図１０に示すように表される。即ち、図１０（ａ）は、比較例として、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０を、定常状態においてターンオフ動作させて発生する電圧パルスを使用して、放電用アノード電極１０と放電用カソード電極１２間にアーク放電を発生する場合の模式図であり、図１０（ｂ）は、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０を、過渡状態においてターンオフ動作させて発生する電圧パルスを使用して、放電用アノード電極１０と放電用カソード電極１２間にグロー放電を発生する場合の模式図である。
【００５３】
本発明の第１乃至第４の実施の形態に係るパルス発生回路５０は、定常状態においてＳＩＴｈをターンオフ動作させて発生する電圧パルスを使用する場合には、電圧パルスのパルス幅が相対的に長く、電圧上昇率（ｄｖ／ｄｔ）も相対的に低いため、１０（ａ）に示すように、アーク放電が発生しやすい。一方、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０は、過渡状態においてＳＩＴｈをターンオフ動作させて発生する電圧パルスを使用する場合には、電圧パルスのパルス幅が短く、電圧上昇率（ｄｖ／ｄｔ）も高いため、１０（ｂ）に示すように、グロー放電が発生しやすい。
【００５４】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態に係るパルス発生回路の模式的構成図。
【図２】本発明の第１の実施の形態に係るパルス発生回路の動作波形であって、（ａ）過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉat、（ｂ）過渡状態でのターンオフ時のゲート信号波形ＶGK、（ｃ）定常状態でのターンオフ時における電圧波形Ｖa及び電流波形Ｉa、（ｄ）定常状態でのターンオフ時におけるゲート信号波形ＶGK。
【図３】本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩサイリスタの電流―電圧特性例。
【図４】本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩサイリスタの動作説明図であって、（ａ）過渡状態Ａにおいて、ＳＩサイリスタの断面構造におけるキャリア分布の模式図、（ｂ）過渡状態Ａにおいて、アノード・カソード間のキャリア濃度分布の模式図、（ｃ）過渡状態Ｂにおいて、ＳＩサイリスタの断面構造におけるキャリア分布の模式図、（ｄ）過渡状態Ｂにおいて、アノード・カソード間のキャリア濃度分布の模式図、（ｅ）定常状態において、ＳＩサイリスタの断面構造におけるキャリア濃度分布の模式図、（ｆ）定常状態において、アノード・カソード間のキャリア濃度分布の模式図。
【図５】本発明の第１の実施の形態に係るパルス発生回路において、過渡状態Ａ及び過渡状態Ｂにおけるターンオフ時の電圧波形Ｖat3〜Ｖat8と、定常状態におけるターンオフ時の電圧波形Ｖa,Ｖa1,Ｖa2及び電流波形Ｉaの測定データを示す図。
【図６】本発明の第１の実施の形態に係るパルス発生回路の回路動作の説明図。
【図７】本発明の第２の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatの模式図、（ｃ）過渡状態でのターンオフ時におけるゲート電流波形Ｉgの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート信号波形ＶGKの模式図。
【図８】本発明の第３の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における出力電圧波形Ｖatの模式図、（ｃ）過渡状態でのターンオフ時における入力電流波形Ｉatの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg1（ｅ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg2の模式図。
【図９】本発明の第４の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における出力電圧波形Ｖatの模式図、（ｃ）過状態でのターンオフ時における入力電流波形Ｉatの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg1,Ｉg4の模式図、（ｅ）過渡状態でのターンオフ時のゲート電流波形Ｉg2,Ｉg3の模式図。
【図１０】本発明の第１乃至第４の実施の形態に係るパルス発生回路の適用例の説明図であって、（ａ）比較例としてのアーク放電の場合の模式図、（ｂ）グロー放電の場合の模式図。
【符号の説明】
【００５７】
１…ｎ-高抵抗半導体層
２…ｐ+ゲート領域
４…アノード電極
５…カソード電極
６…ｐ+アノード領域
７…ｎ+カソード領域
８…ｎ-エピタキシャル成長層
１０…放電用アノード電極
１２…放電用カソード電極
１４…フライホイールダイオード（ＦＷＤ）
１６…トランス
１８，３８，４０，４２，４４…ＳＩサイリスタ（ＳＩＴｈ）
２０…スイッチング素子
２２…インダクタンス（Ｌ0）
２４…負荷
２６,３４,３６…低電圧電源（ＶE）
２８…ゲートダイオード(Ｄg)
３０…ゲート抵抗(Ｒg)
３２…ゲートパルス電源(Ｖg)
５０…パルス発生回路
【技術分野】
【０００１】
本発明はパルス発生回路に係り、特に、静電誘導サイリスタ（ＳＩＴｈ）を使用し、過渡状態のターンオフに特徴を有するパルス発生回路に関する。
【背景技術】
【０００２】
ＳＩＴｈ、静電誘導トランジスタ（ＳＩＴ）は電力用半導体素子として開発され、実用化されている。高速でターンオン、ターンオフが可能なＳＩＴｈを用い、低電圧電源による簡単な回路構成で、誘導エネルギー蓄積（ＩＥＳ:Ｉｎｄｕｃｔｉｖｅ Ｅｎｅｒｇｙ Ｓｔｏｒｅ）による極幅狭高電圧パルス発生回路が提案されている（例えば、特許文献１参照。）。
【０００３】
しかしながら、従来の極幅狭高電圧パルス発生回路では、ＳＩＴｈを定常電流導通状態においてターンオフしているため、更に幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生するという点で、問題があった。
【非特許文献１】飯田克二、佐久間健、“ＳＩサイリスタによる極短パルス発生回路（ＩＥＳ）”第１５回ＳＩデバイスシンポジウム予稿集、ＳＩデバイス研究会、ＳＳＩＤ−０２―９、２００２年６月１４日、ｐ.４５〜５０,
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＳＩＴｈが過渡状態で、スイッチング素子をオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生するパルス発生回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、（イ）ＳＩサイリスタと、（ロ）ＳＩサイリスタに直列接続されたスイッチング素子と、（ハ）ＳＩサイリスタ及びスイッチング素子に直列接続されたインダクタンスと、（ニ）直列接続されたＳＩサイリスタ及びスイッチング素子に、インダクタンスを介して並列接続された電源と、（ホ）インダクタンスの両端に接続される負荷と、（ヘ）ＳＩサイリスタのゲート・アノード間に、インダクタンスを介して並列に接続されるゲートダイオードとを備え、（ト）ＳＩサイリスタの過渡状態において、スイッチング素子をターンオフするパルス発生回路が提供される。
【０００６】
本発明の他の態様によれば、（イ）ＳＩサイリスタと、（ロ）ＳＩサイリスタに直列接続されたトランスと、（ハ）トランスの１次側のインダクタンスを介してＳＩサイリスタのアノード・カソード間に並列接続された電源と、（ニ）ＳＩサイリスタのアノード・カソード間に逆並列接続されたフライホイールダイオードと、（ホ）トランスの２次側のインダクタンスの両端に配置された負荷と、（ヘ）ＳＩサイリスタのゲート・カソード間に配置されたゲートパルス電源とを備え、（ト）ＳＩサイリスタの過渡状態において、ゲートパルス電源をターンオフするパルス発生回路が提供される。
【０００７】
本発明の他の態様によれば、（イ）互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、（ロ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、（ハ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタの接続点と、直列接続された第１電源及び第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと、（ニ）トランスの２次側のインダクタンスの両端に配置された負荷とを備え、（ホ）第１ＳＩサイリスタの過渡状態において、第１ＳＩサイリスタをターンオフし、第２ＳＩサイリスタの過渡状態において、第２ＳＩサイリスタをターンオフするパルス発生回路が提供される。
【０００８】
本発明の他の態様によれば、（イ）互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、（ロ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第３ＳＩサイリスタ及び第４ＳＩサイリスタと、（ハ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、（ニ）直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタの接続点と、直列接続された第１電源及び第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと、（ホ）トランスの２次側のインダクタンスの両端に配置された負荷とを備え、（ヘ）第１ＳＩサイリスタの過渡状態において、第１ＳＩサイリスタをターンオフし、第２ＳＩサイリスタの過渡状態において、第２ＳＩサイリスタをターンオフし、第３ＳＩサイリスタの過渡状態において、第３ＳＩサイリスタをターンオフし、第４ＳＩサイリスタの過渡状態において、第４ＳＩサイリスタをターンオフするパルス発生回路が提供される。
【発明の効果】
【０００９】
本発明のパルス発生回路によれば、ＳＩＴｈが過渡状態で、スイッチング素子をオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、平面寸法、時間軸等は現実のものとは異なることに留意すべきである。したがって、具体的な平面寸法、時間軸等は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための回路や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[第１の実施の形態]
（回路構成）
本発明の第１の実施の形態に係るパルス発生回路５０は、図１に示すように、ＳＩＴｈ１８と、ＳＩＴｈ１８に直列に接続されたスイッチング素子２０と、直列接続されたＳＩＴｈ１８とスイッチング素子２０に対して、更にインダクタンス（Ｌ0）２２を介して直列接続された低電圧電源（ＶE）２６とを備える。インダクタンス２２の両端には、負荷２４が接続される。ＳＩＴｈ１８のゲート・アノード間には、インダクタンス２２を介して、ゲートダイオード(Ｄg)２８が接続されている。スイッチング素子２０は、例えば、ＭＯＳＦＥＴならびにＩＧＢＴから構成され、ソース・ドレイン間には保護ダイオードＤfが並列に接続され、ゲート・ソース間には、ゲートパルス電源(Ｖg) ３２が接続されている。尚、ゲートダイオード(Ｄg)２８と並列にゲート抵抗（Ｒg）３０が接続されていてもよい。
【００１３】
（動作波形）
本発明の第１の実施の形態に係るパルス発生回路５０の動作波形は、図２（ａ）乃至（ｄ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatは、図２（ａ）に示すように表され、過渡状態でのターンオフ時のゲート信号波形ＶGKは、図２（ｂ）に示すように表される。一方、定常状態でのターンオフ時における電圧波形Ｖa及び電流波形Ｉaは、図２（ｃ）に示すように表され、定常状態でのターンオフ時におけるゲート信号波形ＶGKは、図２（ｄ）に示すように表される。
【００１４】
過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことがわかる。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなっている。
【００１５】
過渡状態Ａは、ＳＩＴｈ１８が順方向ブロッキング状態にあり、ＳＩＴｈ１８は未だラッチングアップしていない状態に相当する。順方向ブロッキング電圧は、ＶAで表される。
過渡状態Ｂは、ＳＩＴｈ１８がラッチングアップして、定常状態に移行するまでの過渡的な状態に相当する。
【００１６】
定常状態とは、ＳＩＴｈ１８がラッチングアップし、ＳＩＴｈ１８のアノ−ド・カソード間にアノード電流Ｉaが定常電流として導通しつづける状態に相当する。定常状態においては、ＳＩＴｈ１８のアノ−ド・カソード間には導電率変調電流が導通し、ＳＩＴｈ１８は導電率変調状態にある。
【００１７】
本発明の第１の実施の形態に係るパルス発生回路５０は、ＳＩＴｈ１８が過渡状態（導電率変調が不十分な状態）で、スイッチング素子２０をオフにしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【００１８】
（電流―電圧特性）
本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩＴｈ１８の電流―電圧特性は、例えば、図３に示すように表される。過渡状態Ａ、過渡状態Ｂ及び定常状態（導電率変調状態）に分けて表されている。
【００１９】
過渡状態Ａにおいて、順方向電圧ＶFを増加させ、最大ブロッキング電圧ＶAに至ると、過渡状態Ｂに移行し、ＳＩＴｈ１８はラッチングアップする。過渡状態Ａにおける最大ブロッキング電圧ＶAから、過渡状態Ｂと定常状態との臨界点Ｑに至る範囲が過渡状態Ｂに相当する。臨界点Ｃから更に電流が導通する状態が定常状態であり、ＳＩＴｈ１８には導電率変調状態の電流が定常電流として導通する。
【００２０】
図３において示された過渡状態Ａにおける最大ブロッキング電圧ＶAと、過渡状態Ｂと定常状態との臨界点Ｑは、図２（ａ）及び図２（ｃ）に示されている通りである。
【００２１】
（キャリア状態の説明）
本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩＴｈの動作は、図４に示すキャリア状態の説明図を用いて、模式的に表すことができる。ＳＩＴｈは、図４（ａ）に示すように、ｎ-高抵抗半導体層１と、ｎ-高抵抗半導体層１の第1表面に形成された+カソード領域７と、ｎ-高抵抗半導体層１の第２表面に形成されたｐ+アノード領域６と、ｎ-高抵抗半導体層１中のｎ+カソード領域７近傍に埋め込まれて形成されたｐ+ゲート領域２と、ｐ+ゲート領域２とｎ+カソード領域７との間に形成されたｎ-エピタキシャル成長層８と、ｎ+カソード領域７に電気的にオーミック接触するカソード電極５と、ｐ+アノード領域６に電気的にオーミック接触するアノード電極４とを備える。ｐ+ゲート領域２間のチャネル領域は空乏化され、チャネル領域内に形成されたポテンシャルバリアが静電誘導効果によって、容量結合によって制御される。
【００２２】
−過渡状態Ａ−
過渡状態Ａにおいて、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ａ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｂ）に示すように表される。過渡状態Ａにおいては、順方向ブロッキング状態であることから、ｎ-高抵抗半導体層１は空乏化されており、ｎ-高抵抗半導体層１中にリア（電子及び正孔）はほとんど存在していないことがわかる。
【００２３】
−過渡状態Ｂ−
過渡状態Ｂにおいて、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ｃ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｄ）に示すように表される。過渡状態Ｂにおいては、ＳＩＴｈはラッチングアップ状態にあり、空乏化されたｎ-高抵抗半導体層１中に、ｐ+アノード領域６から正孔が注入され、ｎ+カソード領域７から電子が注入される。
【００２４】
−定常状態−
定常状態において、ＳＩＴｈの断面構造におけるキャリア分布は、模式的に図４（ｅ）に示すように表され、ＳＩＴｈのアノード・カソード間におけるキャリア濃度分布は、模式的に図４（ｆ）に示すように表される。定常状態においては、ＳＩＴｈのアノード・カソード間には電流が導通し続けており、電子電流及び正孔電流が略同程度の電流密度で流れる。ｎ-高抵抗半導体層１中には、キャリアが充満しており、もはや空乏化されてはいない。アノードからの注入電流である正孔電流と、カソードからの注入電流である電子電流によって、ＳＩＴｈのアノード・カソード間は、導電率変調状態になっている。
【００２５】
（スイッチング特性）
本発明の第１の実施の形態に係るパルス発生回路において、過渡状態Ａ及び過渡状態Ｂにおけるターンオフ時の電圧波形Ｖat3〜Ｖat8と、定常状態におけるターンオフ時の電圧波形Ｖa,Ｖa1,Ｖa2及び電流波形Ｉaの測定データは、図５に示すように表される。
【００２６】
過渡状態Ａにおけるターンオフ時のパルス電圧波形Ｖat8の電圧ピークは、過渡状態Ｂにおけるターンオフ時のパルス電圧波形Ｖat7と比較して低下しているが、パルス幅は明らかに短い。
【００２７】
過渡状態Ｂ内で比較すると、ターンオフ時のパルス電圧波形Ｖat3,Ｖat4,Ｖat5,Ｖat6,Ｖat7の順番で電圧ピーク値は上昇し、パルス幅は短くかつ電圧上昇率ｄｖ／ｄｔも高い。
定常状態内で比較すると、ターンオフ時のパルス電圧波形Ｖa,Ｖa1,Ｖa2の順番でパルス幅は短くかつ電圧上昇率ｄｖ／ｄｔも高くなるが、電圧ピーク値は略一定である。電流波形Ｉaは、定常状態における電圧波形Ｖaに対応する。
【００２８】
（パルス発生回路の回路動作）
本発明の第１の実施の形態に係るパルス発生回路の回路動作を、図６を参照して説明する。
【００２９】
（ａ）ＳＩＴｈ１８及びスイッチング素子２０をオン状態にして、図６に示すように、導通電流Ｉonを低電圧電源（ＶE）２６からインダクタンス（Ｌ0）２２を介して導通させる。この状態で、インダクタンス（Ｌ0）２２に磁気エネルギーが蓄積される。
【００３０】
（ｂ）次に、スイッチング素子２０をオフ状態にすると、ＳＩＴｈ１８のアノード・ゲート間には、遮断電流Ｉoffがインダクタンス２２及び、ゲートダイオード(Ｄg)２８を介して導通し、ＳＩＴｈ１８をターンオフする。
【００３１】
（ｃ）ＳＩＴｈ１８がターンオフすると、インダクタンス（Ｌ0）２２に流れていた電流が負荷２４に転流し、負荷２４に急峻な電流を流すことによって、急峻な電圧パルスを発生する。
【００３２】
本発明の第１の実施の形態に係るパルス発生回路は、ＳＩＴｈ１８のスイッチング動作を過渡状態で実行することによって、パルス幅の短い、かつ急峻な電圧上昇率ｄｖ／ｄｔを有する電圧パルスを発生することができる。
【００３３】
又、本発明の第１の実施の形態に係るパルス発生回路は、低電圧電源（ＶE）２６から高電圧パルスの発生が可能である。
【００３４】
又、本発明の第１の実施の形態に係るパルス発生回路は、負荷２４に投入したエネルギーの内、余分なエネルギーの回生が可能である。
【００３５】
[第２の実施の形態]
（回路構成）
本発明の第２の実施の形態に係るパルス発生回路５０は、図７（ａ）に示すように、ＳＩＴｈ１８と、ＳＩＴｈ１８と直列接続されたトランス１６と、更にトランス１６を介してＳＩＴｈ１８のアノード・カソード間に対して並列接続された低電圧電源（ＶE）２６とを備える。トランス１６の１次側のインダクタンス（Ｌ0）２２に対して、２次側のインダクタンスの両端には、負荷２４が接続される。ＳＩＴｈ１８のアノード・カソード間には、逆並列接続されたフライホイールダイオード（ＦＷＤ）が配置されている。ＳＩＴｈ１８のゲート・カソード間には、ゲートパルス電源３２が接続されている。
【００３６】
（動作波形）
本発明の第２の実施の形態に係るパルス発生回路５０の動作波形は、図７（ｂ）乃至（ｄ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatは、図７（ｂ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉgは、図７（ｃ）に示すように表され 、過渡状態でのターンオフ時のゲート信号波形ＶGKは、図７（ｄ）に示すように表される。
【００３７】
過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。
【００３８】
本発明の第２の実施の形態に係るパルス発生回路は、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。
【００３９】
本発明の第２の実施の形態に係るパルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【００４０】
[第３の実施の形態]
本発明の第３の実施の形態に係るパルス発生回路５０は、図８（ａ）に示すように、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０に対して並列に接続された直列接続構成の低電圧電源（ＶE1）３４及び低電圧電源（ＶE2）３６と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０の接続点と直列接続構成の低電圧電源（ＶE1）３４及び低電圧電源（ＶE2）３６の接続点との間に接続されたトランス１６とを備える。トランス１６の１次側のインダクタンスに対して、２次側のインダクタンスの両端には、負荷２４が接続される。
【００４１】
（動作波形）
本発明の第３の実施の形態に係るパルス発生回路５０の動作波形は、図８（ｂ）乃至図８（ｅ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖatは、図８（ｂ）に示すように表され、過渡状態でのターンオフ時における電流波形Ｉatは、図８（ｃ）に示すように表される。又、過渡状態でのターンオフ時におけるゲート電流波形Ｉg1 は、図８（ｄ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉg2 は、図８（ｅ）に示すように表される。
【００４２】
過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。
【００４３】
又、本発明の第３の実施の形態に係るパルス発生回路５０は、図８（ａ）に示すようなハーフブリッジの構成を有することから、正負両方向の高電圧パルスを発生することができる。
【００４４】
本発明の第３の実施の形態に係るパルス発生回路は、本発明の第２の実施の形態に係るパルス発生回路と同様に、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。
【００４５】
本発明の第３の実施の形態に係るパルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【００４６】
[第４の実施の形態]
本発明の第４の実施の形態に係るパルス発生回路５０は、図９（ａ）に示すように、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０と、直列接続構成のＳＩＴｈ４２及びＳＩＴｈ４４と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０に対して並列に接続された低電圧電源（ＶE）２６と、直列接続構成のＳＩＴｈ３８及びＳＩＴｈ４０の接続点と直列接続構成のＳＩＴｈ４２及びＳＩＴｈ４４の接続点との間に接続されたトランス１６とを備える。トランス１６の１次側のインダクタンスに対して、２次側のインダクタンスの両端には、負荷２４が接続される。
【００４７】
（動作波形）
本発明の第４の実施の形態に係るパルス発生回路５０の動作波形は、図９（ｂ）乃至図９（ｅ）に示すように模式的に表される。即ち、過渡状態でのターンオフ時における電圧波形Ｖatは、図９（ｂ）に示すように表され、過渡状態でのターンオフ時における電流波形Ｉatは、図９（ｃ）に示すように表される。又、過渡状態でのターンオフ時におけるゲート電流波形Ｉg1 ，Ｉg4は、図８（ｄ）に示すように表され、過渡状態でのターンオフ時におけるゲート電流波形Ｉg2 ，Ｉg3 は、図８（ｅ）に示すように表される。
【００４８】
過渡状態でのターンオフ時における電圧波形Ｖatは、定常状態でのターンオフ時における電圧波形Ｖaに比較し、パルス幅が狭く、かつ急峻な立上がりを示すことは、第１乃至第３の実施の形態と同様である。即ち、パルス幅が短く、かつ高い電圧上昇率ｄｖ／ｄｔを有するパルス電圧波形Ｖatを発生することができる。しかも、電圧波形Ｖatのピーク値も高くなる。
【００４９】
又、本発明の第４の実施の形態に係るパルス発生回路５０は、図９（ａ）に示すようなフルブリッジの構成を有することから、正負両方向の高電圧パルスを発生することができる。しかも、フルブリッジの構成を有することから、本発明の第４の実施の形態に係るパルス発生回路５０に比較して、電流駆動能力増大することができる。
【００５０】
本発明の第４の実施の形態に係るパルス発生回路は、本発明の第２乃至第３の実施の形態に係るパルス発生回路と同様に、ＳＩＴｈ１８が高耐圧であることを利用して、トランス１６の昇圧比ｎが少なく、負荷インピーダンスを小さく設定することができる。トランス１６の２次側から見たインピーダンスは、１次側から見たインピーダンスのｎ2倍とすることができる。
【００５１】
本発明の第４の実施の形態に係る半導体パルス電源回路によれば、ＳＩＴｈが過渡状態（導電率変調が不十分な状態）で、ターンオフしてパルスを発生させることで、幅の短いかつ高い電圧上昇率（ｄｖ／ｄｔ）の高電圧パルスを発生することができる。
【００５２】
[適用例]
本発明の第１乃至第４の実施の形態に係るパルス発生回路の適用例は、図１０に示すように表される。即ち、図１０（ａ）は、比較例として、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０を、定常状態においてターンオフ動作させて発生する電圧パルスを使用して、放電用アノード電極１０と放電用カソード電極１２間にアーク放電を発生する場合の模式図であり、図１０（ｂ）は、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０を、過渡状態においてターンオフ動作させて発生する電圧パルスを使用して、放電用アノード電極１０と放電用カソード電極１２間にグロー放電を発生する場合の模式図である。
【００５３】
本発明の第１乃至第４の実施の形態に係るパルス発生回路５０は、定常状態においてＳＩＴｈをターンオフ動作させて発生する電圧パルスを使用する場合には、電圧パルスのパルス幅が相対的に長く、電圧上昇率（ｄｖ／ｄｔ）も相対的に低いため、１０（ａ）に示すように、アーク放電が発生しやすい。一方、本発明の第１乃至第４の実施の形態に係るパルス発生回路５０は、過渡状態においてＳＩＴｈをターンオフ動作させて発生する電圧パルスを使用する場合には、電圧パルスのパルス幅が短く、電圧上昇率（ｄｖ／ｄｔ）も高いため、１０（ｂ）に示すように、グロー放電が発生しやすい。
【００５４】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態に係るパルス発生回路の模式的構成図。
【図２】本発明の第１の実施の形態に係るパルス発生回路の動作波形であって、（ａ）過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉat、（ｂ）過渡状態でのターンオフ時のゲート信号波形ＶGK、（ｃ）定常状態でのターンオフ時における電圧波形Ｖa及び電流波形Ｉa、（ｄ）定常状態でのターンオフ時におけるゲート信号波形ＶGK。
【図３】本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩサイリスタの電流―電圧特性例。
【図４】本発明の第１の実施の形態に係るパルス発生回路に適用するＳＩサイリスタの動作説明図であって、（ａ）過渡状態Ａにおいて、ＳＩサイリスタの断面構造におけるキャリア分布の模式図、（ｂ）過渡状態Ａにおいて、アノード・カソード間のキャリア濃度分布の模式図、（ｃ）過渡状態Ｂにおいて、ＳＩサイリスタの断面構造におけるキャリア分布の模式図、（ｄ）過渡状態Ｂにおいて、アノード・カソード間のキャリア濃度分布の模式図、（ｅ）定常状態において、ＳＩサイリスタの断面構造におけるキャリア濃度分布の模式図、（ｆ）定常状態において、アノード・カソード間のキャリア濃度分布の模式図。
【図５】本発明の第１の実施の形態に係るパルス発生回路において、過渡状態Ａ及び過渡状態Ｂにおけるターンオフ時の電圧波形Ｖat3〜Ｖat8と、定常状態におけるターンオフ時の電圧波形Ｖa,Ｖa1,Ｖa2及び電流波形Ｉaの測定データを示す図。
【図６】本発明の第１の実施の形態に係るパルス発生回路の回路動作の説明図。
【図７】本発明の第２の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における電圧波形Ｖat及び電流波形Ｉatの模式図、（ｃ）過渡状態でのターンオフ時におけるゲート電流波形Ｉgの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート信号波形ＶGKの模式図。
【図８】本発明の第３の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における出力電圧波形Ｖatの模式図、（ｃ）過渡状態でのターンオフ時における入力電流波形Ｉatの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg1（ｅ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg2の模式図。
【図９】本発明の第４の実施の形態に係るパルス発生回路であって、（ａ）模式的回路構成図、（ｂ）過渡状態でのターンオフ時における出力電圧波形Ｖatの模式図、（ｃ）過状態でのターンオフ時における入力電流波形Ｉatの模式図、（ｄ）過渡状態でのターンオフ時におけるゲート電流波形Ｉg1,Ｉg4の模式図、（ｅ）過渡状態でのターンオフ時のゲート電流波形Ｉg2,Ｉg3の模式図。
【図１０】本発明の第１乃至第４の実施の形態に係るパルス発生回路の適用例の説明図であって、（ａ）比較例としてのアーク放電の場合の模式図、（ｂ）グロー放電の場合の模式図。
【符号の説明】
【００５７】
１…ｎ-高抵抗半導体層
２…ｐ+ゲート領域
４…アノード電極
５…カソード電極
６…ｐ+アノード領域
７…ｎ+カソード領域
８…ｎ-エピタキシャル成長層
１０…放電用アノード電極
１２…放電用カソード電極
１４…フライホイールダイオード（ＦＷＤ）
１６…トランス
１８，３８，４０，４２，４４…ＳＩサイリスタ（ＳＩＴｈ）
２０…スイッチング素子
２２…インダクタンス（Ｌ0）
２４…負荷
２６,３４,３６…低電圧電源（ＶE）
２８…ゲートダイオード(Ｄg)
３０…ゲート抵抗(Ｒg)
３２…ゲートパルス電源(Ｖg)
５０…パルス発生回路
【特許請求の範囲】
【請求項１】
ＳＩサイリスタと、
前記ＳＩサイリスタに直列接続されたスイッチング素子と、
前記ＳＩサイリスタ及び前記スイッチング素子に直列接続されたインダクタンスと、
直列接続された前記ＳＩサイリスタ及び前記スイッチング素子に、前記インダクタンスを介して並列接続された電源と、
前記インダクタンスの両端に接続される負荷と、
前記ＳＩサイリスタのゲート・アノード間に、前記インダクタンスを介して並列に接続されるゲートダイオード
とを備え、前記ＳＩサイリスタの過渡状態において、前記スイッチング素子をターンオフ
することを特徴とするパルス発生回路。
【請求項２】
前記ＳＩサイリスタの過渡状態は、前記ＳＩサイリスタのブロッキング状態と定常状態との間であることを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記スイッチング素子をターンオフすることで、前記負荷に電圧パルスを発生することを特徴とする請求項１又は請求項２に記載のパルス発生回路。
【請求項４】
前記スイッチング素子は、ＭＯＳＦＥＴならびにＩＧＢＴで構成されることを特徴とする請求項１乃至請求項３の内、いずれか１項に記載のパルス発生回路。
【請求項５】
ＳＩサイリスタと、
前記ＳＩサイリスタに直列接続されたトランスと、
前記トランスの１次側のインダクタンスを介して前記ＳＩサイリスタのアノード・カソード間に並列接続された電源と、
前記ＳＩサイリスタのアノード・カソード間に逆並列接続されたフライホイールダイオードと、
前記トランスの２次側のインダクタンスの両端に配置された負荷と、
前記ＳＩサイリスタのゲート・カソード間に配置されたゲートパルス電源
とを備え、前記ＳＩサイリスタの過渡状態において、前記ゲートパルス電源をターンオフ
することを特徴とするパルス発生回路。
【請求項６】
前記ＳＩサイリスタの過渡状態は、前記ＳＩサイリスタのブロッキング状態と定常状態との間であることを特徴とする請求項５記載のパルス発生回路。
【請求項７】
前記ゲートパルス電源をターンオフすることで、前記負荷に電圧パルスを発生することを特徴とする請求項５又は請求項６に記載のパルス発生回路。
【請求項８】
互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタの接続点と、直列接続された前記第１電源及び前記第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと
前記トランスの２次側のインダクタンスの両端に配置された負荷
とを備え、前記第１ＳＩサイリスタの過渡状態において、前記第１ＳＩサイリスタをターンオフし、前記第２ＳＩサイリスタの過渡状態において、前記第２ＳＩサイリスタをターンオフすることを特徴とするパルス発生回路。
【請求項９】
前記第１ＳＩサイリスタの過渡状態は、前記第１ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第２ＳＩサイリスタの過渡状態は、前記第２ＳＩサイリスタのブロッキング状態と定常状態との間であることを特徴とする請求項８記載のパルス発生回路。
【請求項１０】
前記第１ＳＩサイリスタをターンオフすることで前記負荷に正方向の電圧パルスを発生し、前記第２ＳＩサイリスタをターンオフすることで、前記負荷に負方向の電圧パルスを発生することを特徴とする請求項８又は請求項９に記載のパルス発生回路。
【請求項１１】
互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第３ＳＩサイリスタ及び第４ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタの接続点と、直列接続された前記第１電源及び前記第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと
前記トランスの２次側のインダクタンスの両端に配置された負荷
とを備え、前記第１ＳＩサイリスタの過渡状態において、前記第１ＳＩサイリスタをターンオフし、前記第２ＳＩサイリスタの過渡状態において、前記第２ＳＩサイリスタをターンオフし、前記第３ＳＩサイリスタの過渡状態において、前記第３ＳＩサイリスタをターンオフし、前記第４ＳＩサイリスタの過渡状態において、前記第４ＳＩサイリスタをターンオフすることを特徴とするパルス発生回路。
【請求項１２】
前記第１ＳＩサイリスタの過渡状態は、前記第１ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第２ＳＩサイリスタの過渡状態は、前記第２ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第３ＳＩサイリスタの過渡状態は、前記第３ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第４ＳＩサイリスタの過渡状態は、前記第４ＳＩサイリスタのブロッキング状態と定常状態との間であることを特徴とする請求項１１記載のパルス発生回路。
【請求項１３】
前記第１ＳＩサイリスタ及び前記第４ＳＩサイリスタをターンオフすることで前記負荷に正方向の電圧パルスを発生し、前記第２ＳＩサイリスタ及び前記第３ＳＩサイリスタをターンオフすることで、前記負荷に負方向の電圧パルスを発生することを特徴とする請求項１１又は請求項１２に記載のパルス発生回路。
【請求項１】
ＳＩサイリスタと、
前記ＳＩサイリスタに直列接続されたスイッチング素子と、
前記ＳＩサイリスタ及び前記スイッチング素子に直列接続されたインダクタンスと、
直列接続された前記ＳＩサイリスタ及び前記スイッチング素子に、前記インダクタンスを介して並列接続された電源と、
前記インダクタンスの両端に接続される負荷と、
前記ＳＩサイリスタのゲート・アノード間に、前記インダクタンスを介して並列に接続されるゲートダイオード
とを備え、前記ＳＩサイリスタの過渡状態において、前記スイッチング素子をターンオフ
することを特徴とするパルス発生回路。
【請求項２】
前記ＳＩサイリスタの過渡状態は、前記ＳＩサイリスタのブロッキング状態と定常状態との間であることを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記スイッチング素子をターンオフすることで、前記負荷に電圧パルスを発生することを特徴とする請求項１又は請求項２に記載のパルス発生回路。
【請求項４】
前記スイッチング素子は、ＭＯＳＦＥＴならびにＩＧＢＴで構成されることを特徴とする請求項１乃至請求項３の内、いずれか１項に記載のパルス発生回路。
【請求項５】
ＳＩサイリスタと、
前記ＳＩサイリスタに直列接続されたトランスと、
前記トランスの１次側のインダクタンスを介して前記ＳＩサイリスタのアノード・カソード間に並列接続された電源と、
前記ＳＩサイリスタのアノード・カソード間に逆並列接続されたフライホイールダイオードと、
前記トランスの２次側のインダクタンスの両端に配置された負荷と、
前記ＳＩサイリスタのゲート・カソード間に配置されたゲートパルス電源
とを備え、前記ＳＩサイリスタの過渡状態において、前記ゲートパルス電源をターンオフ
することを特徴とするパルス発生回路。
【請求項６】
前記ＳＩサイリスタの過渡状態は、前記ＳＩサイリスタのブロッキング状態と定常状態との間であることを特徴とする請求項５記載のパルス発生回路。
【請求項７】
前記ゲートパルス電源をターンオフすることで、前記負荷に電圧パルスを発生することを特徴とする請求項５又は請求項６に記載のパルス発生回路。
【請求項８】
互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタの接続点と、直列接続された前記第１電源及び前記第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと
前記トランスの２次側のインダクタンスの両端に配置された負荷
とを備え、前記第１ＳＩサイリスタの過渡状態において、前記第１ＳＩサイリスタをターンオフし、前記第２ＳＩサイリスタの過渡状態において、前記第２ＳＩサイリスタをターンオフすることを特徴とするパルス発生回路。
【請求項９】
前記第１ＳＩサイリスタの過渡状態は、前記第１ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第２ＳＩサイリスタの過渡状態は、前記第２ＳＩサイリスタのブロッキング状態と定常状態との間であることを特徴とする請求項８記載のパルス発生回路。
【請求項１０】
前記第１ＳＩサイリスタをターンオフすることで前記負荷に正方向の電圧パルスを発生し、前記第２ＳＩサイリスタをターンオフすることで、前記負荷に負方向の電圧パルスを発生することを特徴とする請求項８又は請求項９に記載のパルス発生回路。
【請求項１１】
互いに直列接続された第１ＳＩサイリスタ及び第２ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第３ＳＩサイリスタ及び第４ＳＩサイリスタと、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタに並列接続され、互いに直列接続された第１電源及び第２電源と、
直列接続された前記第１ＳＩサイリスタ及び前記第２ＳＩサイリスタの接続点と、直列接続された前記第１電源及び前記第２電源の接続点との間に接続された１次側のインダクタンスを有するトランスと
前記トランスの２次側のインダクタンスの両端に配置された負荷
とを備え、前記第１ＳＩサイリスタの過渡状態において、前記第１ＳＩサイリスタをターンオフし、前記第２ＳＩサイリスタの過渡状態において、前記第２ＳＩサイリスタをターンオフし、前記第３ＳＩサイリスタの過渡状態において、前記第３ＳＩサイリスタをターンオフし、前記第４ＳＩサイリスタの過渡状態において、前記第４ＳＩサイリスタをターンオフすることを特徴とするパルス発生回路。
【請求項１２】
前記第１ＳＩサイリスタの過渡状態は、前記第１ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第２ＳＩサイリスタの過渡状態は、前記第２ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第３ＳＩサイリスタの過渡状態は、前記第３ＳＩサイリスタのブロッキング状態と定常状態との間であり、前記第４ＳＩサイリスタの過渡状態は、前記第４ＳＩサイリスタのブロッキング状態と定常状態との間であることを特徴とする請求項１１記載のパルス発生回路。
【請求項１３】
前記第１ＳＩサイリスタ及び前記第４ＳＩサイリスタをターンオフすることで前記負荷に正方向の電圧パルスを発生し、前記第２ＳＩサイリスタ及び前記第３ＳＩサイリスタをターンオフすることで、前記負荷に負方向の電圧パルスを発生することを特徴とする請求項１１又は請求項１２に記載のパルス発生回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−２５９３０８（Ｐ２００７−２５９３０８Ａ）
【公開日】平成１９年１０月４日（２００７．１０．４）
【国際特許分類】
【出願番号】特願２００６−８３９００（Ｐ２００６−８３９００）
【出願日】平成１８年３月２４日（２００６．３．２４）
【出願人】（０００００４０６４）日本碍子株式会社 (2,325)
【Ｆターム（参考）】
【公開日】平成１９年１０月４日（２００７．１０．４）
【国際特許分類】
【出願日】平成１８年３月２４日（２００６．３．２４）
【出願人】（０００００４０６４）日本碍子株式会社 (2,325)
【Ｆターム（参考）】
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