パワーアンプ回路および回路装置
【課題】電源電圧が低下した場合も、出力信号の位相が変化しないパワーアンプ回路の実現。
【解決手段】電源VDDと、電源に接続されたＭＯＳトランジスタTr,Trxと、ＭＯＳトランジスタのゲート・ドレイン間に接続された補償容量Cxgd,Cxgdxと、を有し、補償容量は、電源の電圧変化に応じて変化するＭＯＳトランジスタのゲート・ドレイン間容量Cgd,Cgdxの変化を相殺するように、電源の電圧変化に応じて容量値が変化する特性を有するパワーアンプ回路。
【解決手段】電源VDDと、電源に接続されたＭＯＳトランジスタTr,Trxと、ＭＯＳトランジスタのゲート・ドレイン間に接続された補償容量Cxgd,Cxgdxと、を有し、補償容量は、電源の電圧変化に応じて変化するＭＯＳトランジスタのゲート・ドレイン間容量Cgd,Cgdxの変化を相殺するように、電源の電圧変化に応じて容量値が変化する特性を有するパワーアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを有するパワーアンプ回路、およびパワーアンプ回路を有する回路装置に関する。
【背景技術】
【０００２】
携帯端末の送信回路の最後段の高周波アンプであるパワーアンプ（ＰＡ）には、長年の間ＧａＡｓ等の化合物半導体トランジスタが用いられてきた。しかし近年、ＭＯＳトランジスタの高周波特性が向上し、ＭＯＳトランジスタでもパワーアンプが設計されるようになってきた。
【０００３】
携帯端末の送信回路等において、パワーアンプ（ＰＡ）は、アンテナを介して離れた基地局に信号を送る高周波増幅器（アンプ）であるため、基本的には大出力で消費電力も非常に大きい。携帯端末の消費電力の大部分が、パワーアンプにおける消費電力により占められる場合もあり、パワーアンプの消費電力を下げるために様々な試みが行われてきた。
【０００４】
例えば、携帯端末から基地局が遠距離にあり、そのためパワーアンプが大出力で信号を出力する場合と、携帯端末から基地局が近・中距離にあり、そのためパワーアンプが小・中出力で信号を出力する場合とがあり、実際の運用では後者の頻度が高い。このことに着目し、小・中出力の場合にはパワーアンプのバイアスを下げて消費電力を低減しようとする試みが提案されている。しかしながら、この方式では、電源電圧が常に高いため、消費電力をあまり低下させることはできない。そこで、小・中出力時にはパワーアンプの電源電圧を下げて消費電力を下げようとする試みが行なわれている。
【０００５】
しかし、パワーアンプ回路で電源電圧を低下させると、出力信号の利得と位相が大きく変化してしまう。送信信号は振幅位相変調信号であるため、利得と位相が変化すると、基地局での信号受信に障害が生じる。そこで、電源電圧を変化させても、利得と位相が変化しない方策が必要となる。実際には、利得の変化は問題にならず、位相遅れ自体も問題ではないが、位相遅れ量が変化することが問題である。
【０００６】
そのため、電源電圧が低下した場合も、出力信号の位相が変化しないパワーアンプ回路が要望されていた。
また、実際にパワーアンプ素子を製造する場合、素子の製造バラツキや経年変化のために素子特性が異なり、パワーアンプ回路における出力信号の位相がバラツクという問題があった。
そのため、素子の製造バラツキや経年変化のために素子特性が一定でない場合でも、出力信号の位相が一定のパワーアンプ回路が要望されていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−２５２７９７号公報
【特許文献２】特開２００９−２３２４４５号公報
【特許文献３】特開２００２−３４４３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態によれば、電源電圧が低下した場合も、出力信号の位相が変化しないパワーアンプ回路が実現される。
実施形態によれば、素子の製造バラツキや経年変化のために素子特性が一定でない場合でも、出力信号の位相が一定のパワーアンプ回路が実現される。
【課題を解決するための手段】
【０００９】
本発明の第１の観点によれば、電源と、電源に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのゲート・ドレイン間に接続された補償容量と、を有し、補償容量は、電源の電圧変化に応じて変化するＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、電源の電圧変化に応じて容量値が変化する特性を有するパワーアンプ回路が提供される。
【００１０】
また、本発明の第２の観点によれば、電源と、電源に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのゲート・ドレイン間に接続された可変容量と、を有し、電源の電圧変化に応じて、変化するＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、可変容量の容量値が変化されるパワーアンプ回路が提供される。
【発明の効果】
【００１１】
実施形態によれば、電源電圧の変化にかかわらず、出力信号の位相が変化しないパワーアンプ回路が実現される。
また、実施形態によれば、出力信号の位相が、使用する素子によらず長期間一定であるパワーアンプ回路が実現される。
【図面の簡単な説明】
【００１２】
【図１】図１は、パワーアンプ回路を使用した送信回路の概略構成を示す図である。
【図２】図２は、ＭＯＳトランジスタ使用したパワーアンプ回路で、電源電圧ＶＤＤを変化させた時の出力信号の利得と位相の変化例を示す図である。
【図３】図３は、パワーアンプ回路の構成を示す図である。
【図４】図４は、差動対をなすＲＬＣ共振負荷パワーアンプ回路の構成例および特性例を示す図である。
【図５】図５は、電源ＶＤＤの電圧を変化させた時のトランジスタの寄生容量および特性の変化を示す図である。
【図６】図６は、第１実施形態の差動型パワーアンプ回路の構成を示す図である。
【図７】図７は、バラクタの素子構造および印加電圧に対する容量変化特性を示す図である。
【図８】図８は、補償容量としてバラクタを接続する具体的な回路構成を示す図である。
【図９】図９は、ＶＤＤの変化に対する、寄生容量、補償容量（バラクタ）、およびクロスカップリング容量の容量値の変化を示す図である。
【図１０】図１０は、第１実施形態の差動型パワーアンプ回路において、ＶＤＤを変化させた時の周波数に対する利得および位相のボード線図である。
【図１１】図１１は、第２実施形態の差動型パワーアンプ回路の構成を示す図である。
【図１２】図１２は、第２実施形態の差動型パワーアンプ回路のスイッチを、ＭＯＳトランジスタと給電抵抗の組で実現した例を示す図である。
【図１３】図１３は、第３実施形態の差動型パワーアンプ回路の構成を示す図である。
【図１４】図１４は、第３実施形態の差動型パワーアンプ回路において、フィードバック部を、フラッシュＡＤ変換器と温度計コード・容量コード変換回路で形成した回路例を示す図である。
【図１５】図１５は、第４実施形態の回路装置の構成を示す図である。
【図１６】図１６は、位相差・デジタル変換回路の回路構成を示す図である。
【図１７】図１７は、補完回路（ＡＵＸ）の回路図を示す図である。
【図１８】図１８は、制御部の回路構成を示す図である。
【図１９】図１９は、制御部の動作を示すフローチャートである。
【図２０】図２０は、第４実施形態の回路装置で、デジタル制御型のＤＣ／ＤＣコンバータの代わりに、アナログ制御型のＤＣ／ＤＣコンバータを使用した回路装置の変形例の構成を示す図である。
【図２１】図２１は、第２から第４実施形態の差動型パワーアンプ回路および回路装置において、ＶＤＤを変化させた時の周波数に対する利得および位相のボード線図である。
【図２２】図２２は、一般的な携帯端末の送受信回路の構成を示す図である。
【発明を実施するための形態】
【００１３】
図１は、パワーアンプ回路を使用した送信回路の概略構成を示す図である。実施形態を説明する前に、パワーアンプ回路について説明する。
【００１４】
図１に示した送信回路１０は、可変減衰回路１０と、パワーアンプ回路１２と、減衰量制御回路１３と、バイアス制御回路１４と、を有する。可変減衰回路１０は、送信信号を減衰してパワーアンプ回路１２に出力する。可変減衰回路１０は、減衰量制御回路１３からの制御信号に応じて、減衰量が可変である。パワーアンプ回路１２は、可変減衰回路１０から出力された送信信号を増幅して出力する。パワーアンプ回路１２は、バイアス制御回路１４からのバイアス制御信号によりバイアスが制御され、それにより増幅率が変化する。減衰量制御回路１３は、送信先（基地局）からの受信信号の受信レベルと送信電力制御情報とに基づいて、送信信号の出力レベルを制御する制御信号を生成して出力する。バイアス制御回路１４は、減衰量制御回路１３からの制御信号に応じてバイアス制御信号を生成し、パワーアンプ回路１２に出力する。図１に示すような送信回路を使用することにより、例えば、送信回路が設けられた携帯端末と基地局との距離に応じて、出力信号の電力を調整することが可能である。
【００１５】
一方、ＭＯＳトランジスタ使用したパワーアンプ回路が実用化されようとしている。ＭＯＳトランジスタ使用したパワーアンプ回路では、図１のようにバイアスを調整するだけでは、パワーアンプ回路１２の電源電圧は常に高いため、消費電力をあまり低下させることはできない。
【００１６】
そこで、パワーアンプ回路１２の電源電圧を下げて消費電力を下げようとする試みが行なわれている。例えば、ＭＯＳトランジスタを使用したパワーアンプ回路で、大出力時には電源電圧ＶＤＤを３．３Ｖに、小・中出力時には出力電力に応じて電源電圧ＶＤＤを０．４Ｖまで段階的に下げることにより、消費電力を削減する。しかし、電源電圧ＶＤＤを３．３Ｖから０．４Ｖまで下げていくと、出力信号の利得と位相が大きく変化してしまう。
【００１７】
図２は、ＭＯＳトランジスタ使用したパワーアンプ回路で、電源電圧ＶＤＤを変化させた時の出力信号の利得と位相の変化例を示す図である。図２において、（Ａ）はＶＤＤ＝３．３Ｖの時の周波数と利得の関係を、（Ｂ）はＶＤＤを３．３Ｖから０．４Ｖまでに段階的に変化させた時の周波数と利得の関係の変化を示す。さらに、図２において、（Ｃ）はＶＤＤ＝３．３Ｖの時の周波数と位相の関係を、（Ｄ）はＶＤＤを３．３Ｖから０．４Ｖまでに段階的に変化させた時の周波数と位相の関係の変化を示す。
【００１８】
送信信号は振幅位相変調信号であるため、送信信号の利得および位相が変化すると、受信側（基地局）での受信に障害が発生する。そこで、送信回路において、パワーアンプ回路の電源電圧ＶＤＤを変化させても、送信信号において利得と位相が変化しないような方策が必要となる。実際には、受信側で受信信号を増幅するため、利得の変化は問題にならない。また、位相遅れも一定であれば問題にならないが、位相が変化すると問題を生じる。
【００１９】
図３は、パワーアンプ回路の構成を示す図である。
パワーアンプ回路は、図３に示すように、ＲＬＣ共振負荷アンプＡ１およびＡ２と、入出力マッチング回路Ｍ１およびＭ２と、を有する。通常、ＲＬＣ共振負荷アンプＡ１およびＡ２は、差動型であり、差動対をなす同一の特性の２個のＭＯＳトランジスタを有し、２個のＭＯＳトランジスタのドレインと電源端子の間にそれぞれ同一の負荷を接続し、ソースを接地電位に接続する。これにより、対称性を有する差動対が形成される。差動信号を２個のＭＯＳトランジスタのゲートに印加し、２個のＭＯＳトランジスタのドレインから差動出力が得られる。
【００２０】
図４は、差動対をなすＲＬＣ共振負荷パワーアンプ回路の構成例および特性例を示す図であり、図４の（Ａ）は回路構成図であり、（Ｂ）は周波数に対する利得のボード線図であり、（Ｃ）は周波数に対する位相のボード線図である。図４では、図示を簡単にするため、単相のＲＬＣ共振負荷パワーアンプ回路を示している。
【００２１】
図４の（Ａ）に示すように、ＲＬＣ共振負荷パワーアンプ回路は、ＭＯＳトランジスタＴｒを有し、ＭＯＳトランジスタＴｒのソースは接地され、ＭＯＳトランジスタＴｒのドレインはＲＬＣ共振負荷を介して電源ＶＤＤに接続される。ＭＯＳトランジスタＴｒのゲートに入力信号ｉｎが入力され、ドレインから出力ｏｕｔが出力される。ＲＬＣ共振負荷は、抵抗負荷Ｒｄ、インダクタンス負荷Ｌｄ、容量負荷ＣｄおよびＭＯＳトランジスタＴｒのゲート・ドレイン間寄生容量Ｃｇｄを含む。
【００２２】
図４の（Ｂ）および（Ｃ）に示すように、ＲＬＣ共振負荷パワーアンプ回路は、共振周波数ｆ０＝１／（２π（ＬｄＣｄ）1/2）に利得ピークと位相遅れ変曲点があり、回路は通常共振周波数ｆ０かその付近で動作する。ここでは、１．８ＧＨｚを動作周波数としている。
【００２３】
図５は、電源ＶＤＤの電圧を変化させた時のＣｇｄおよび特性の変化を示す図である。図５の（Ａ）は、ＶＤＤの電圧を変化させた時のＣｇｄの変化を示す。図５の（Ｂ）および（Ｃ）は、ＶＤＤの電圧を変化させた時の周波数に対する利得および位相のボード線図である。なお、以下の説明では、電源ＶＤＤの電圧をＶＤＤで表す場合がある。
【００２４】
図５の（Ａ）に示すように、電源電圧ＶＤＤが下がると、Ｃｇｄが大きく増加し、ＲＬＣ共振負荷アンプの容量Ｃが増える。よって、図５の（Ｂ）に示すように、利得ピークも低周波側にシフトし、図５の（Ｃ）に示すように、位相遅れが大きく変化する変曲点も低周波側にシフトする。このため、回路動作周波数（１．８ＧＨｚ）での位相遅れ量が大きく変化することになる。一般に、受信側では、位相遅れ自体は問題ではなく、位相遅れ量が変化することが問題である。
【００２５】
一般に、パワーアンプ回路を使用する側は、パワーアンプ回路に対して出力電力が変わった場合でも位相がある一定範囲内に収まるよう要求するが、利得に関しては特に要求しないのが現状である。そのため、ＶＤＤが変化した場合の利得の変化については特に考慮せず、位相の変化を所定範囲内に抑制する必要がある。そこで、実施形態は、電源電圧ＶＤＤが変化した場合でも、位相変化が小さいパワーアンプ回路を提供する。
【００２６】
また、実際にパワーアンプ素子を製造する場合、素子の製造バラツキや経年変化のために素子特性が異なり、パワーアンプ回路における出力信号の位相のバラツクが避けられない。実施形態は、このような場合でも、位相の変化が所定範囲内であるパワーアンプ回路を提供する。
【００２７】
図６は、第１実施形態の差動型パワーアンプ回路の構成を示す図である。
第１実施形態の差動型パワーアンプ回路は、正相入力信号ｉｎを増幅する第１の系と、逆相入力信号ｉｎｘを増幅する第２の系と、を有し、第１および第２の系は、図４の（Ａ）に類似した構成を有する。第１の系は、ＭＯＳトランジスタＴｒを有し、ＭＯＳトランジスタＴｒのソースは接地され、ＭＯＳトランジスタＴｒのドレインはインダクタンスＬｄを介して電源ＶＤＤに接続される。図４で説明したように、ＲＬＣ共振負荷を形成する抵抗Ｒｄおよび容量Ｃｄが存在するが、発明には直接関係しないので、以後図示は省略する。ＭＯＳトランジスタＴｒのゲートに正相入力信号ｉｎが入力され、ドレインから正相出力ｏｕｔが出力される。同様に、第２の系は、ＭＯＳトランジスタＴｒｘを有し、ＭＯＳトランジスタＴｒｘのソースは接地され、ＭＯＳトランジスタＴｒｘのドレインはインダクタンスＬｄｘを介して電源ＶＤＤに接続される。ＭＯＳトランジスタＴｒｘのゲートに逆相入力信号ｉｎｘが入力され、ドレインから逆相出力ｏｕｔｘが出力される。さらに、第１の系のＭＯＳトランジスタＴｒのドレインと、第２の系のＭＯＳトランジスタＴｒｘのゲートとの間にクロスカップル容量Ｃｘｃが設けられる。さらに、第１の系のＭＯＳトランジスタＴｒのゲートと、第２の系のＭＯＳトランジスタＴｒｘのゲートとの間にクロスカップル容量Ｃｘｃｘが設けられる。
【００２８】
前述のように、ＭＯＳトランジスタＴｒのゲート・ドレイン（すなわち、入力信号端子と出力信号端子）間には、寄生容量Ｃｇｄが存在し、ＭＯＳトランジスタＴｒｘのゲート・ドレイン間には、寄生容量Ｃｇｄｘが存在する。
【００２９】
第１実施形態の差動型パワーアンプ回路では、ＭＯＳトランジスタＴｒのゲート・ドレイン間に補償容量Ｃｘｇｄを設け、ＭＯＳトランジスタＴｒｘのゲート・ドレイン間に補償容量Ｃｘｇｄｘを設ける。補償容量Ｃｘｇｄは、電源電圧ＶＤＤが変化した場合に、寄生容量Ｃｇｄの変化を相殺するように変化する特性を有する。同様に、補償容量Ｃｘｇｄｘは、電源電圧ＶＤＤが変化した場合に、寄生容量Ｃｇｄｘの変化を相殺するように変化する特性を有する。
【００３０】
補償容量ＣｘｇｄおよびＣｘｇｄｘは、上記の特性を有するものであればどのようなものでも良いが、例えば、広く知られているバラクタ（可変容量ダイオード）で実現される。
【００３１】
図７は、バラクタの素子構造および印加電圧に対する容量変化特性を示す図である。
図７の（Ａ）に示すように、バラクタは、ＭＯＳトランジスタのソース／ドレイン（Ｓ／Ｄ）に同一の電圧ＶＳ／Ｄを印加し、ゲート（Ｇ）に電圧ＶＧを印加する。これにより、ゲート（Ｇ）とソース／ドレイン（Ｓ／Ｄ）間には、電圧Ｖ＝ＶＧ−ＶＳ／Ｄが印加される。
【００３２】
図７の（Ｂ）に示すように、バラクタの容量値Ｃは、電圧Ｖに応じて変化する。図６に示すように、バラクタＣｘｇｄおよびＣｘｇｄｘのゲート（Ｇ）はＬｄおよびＬｄｘを介して電源ＶＤＤに接続される。バラクタのソース／ドレイン（Ｓ／Ｄ）にバイアス電圧Ｖｂｉａｓを印加すると、電圧ＶＤＤ−Ｖｂｉａｓが印加される。電源電圧ＶＤＤが、最大値と最小値の間で変化した時に、ＶＤＤ−Ｖｂｉａｓが図７の（Ｂ）に示すよう範囲になるようにＶｂｉａｓを設定すれば、バラクタの容量値Ｃは、ＶＤＤが高い時には容量値Ｃが大きく、ＶＤＤが低い時には容量値Ｃが小さくなる。言い換えれば、バラクタの容量値Ｃは、ＶＤＤの変化に対して、寄生容量Ｃｇｄおよび寄生容量Ｃｇｄｘの変化と逆に変化する。
【００３３】
図６に示すように、寄生容量Ｃｇｄと補償容量（バラクタ）Ｃｘｇｄは、ＭＯＳトランジスタＴｒのゲート・ドレイン間に接続されている。そのため、ＭＯＳトランジスタＴｒのゲート・ドレイン間の容量は、ＣｇｄとＣｘｇｄの和である。同様に、ＭＯＳトランジスタＴｒｘのゲート・ドレイン間の容量は、ＣｇｄｘとＣｘｇｄｘの和である。
【００３４】
図６の回路構成では、バラクタのソース／ドレイン（Ｓ／Ｄ）は、入力信号端子に接続され、入力信号のバイアスレベルがバラクタのＶｂｉａｓとして入力される。バラクタの特性を適宜選択することにより、バラクタを直接入力信号端子に接続することも可能であるが、バイアス電圧を設定して接続するには、遮断用容量を介して入力信号端子に接続する。
【００３５】
図８は、補償容量としてバラクタを接続する具体的な回路構成を示す図である。
第１の系では、ＭＯＳトランジスタＴｒのゲートとドレイン間に、遮断用容量Ｃｃｕｔと補償容量Ｃｘｇｄを直列に接続し、ＣｃｕｔとＣｘｇｄの接続ノードに給電抵抗Ｒｂｉａｓを介してバイアス電圧Ｖｂｉａｓを印加する。同様に、第２の系では、ＭＯＳトランジスタＴｒｘのゲートとドレイン間に、遮断用容量Ｃｃｕｔｘと補償容量Ｃｘｇｄｘを直列に接続し、ＣｃｕｔｘとＣｘｇｄｘの接続ノードに給電抵抗Ｒｂｉａｓｘを介してバイアス電圧Ｖｂｉａｓを印加する。ＣｃｕｔおよびＣｃｕｔｘの容量値は、バラクタの容量値に対して十分に大きくし、例えば、２０ｐＦである。ＲｂｉａｓおよびＲｂｉａｓｘの抵抗値は、例えば、１０ｋΩである。バイアス電圧Ｖｂｉａｓは、バラクタの電圧依存性が寄生容量の電圧依存性と逆になるように設定する。なお、直列に接続したＣｃｕｔおよびＣｃｕｔｘが、寄生容量Ｃｇｄと並列に接続されるので、直列に接続したＣｃｕｔおよびＣｃｕｔｘのＶＤＤの変化に対する特性が、Ｃｇｄと逆特性になるように設定することが望ましい。
【００３６】
しかし、上記のように補償容量および遮断用容量を接続した場合、ＭＯＳトランジスタＴｒのゲートとドレイン（入力信号端子と出力信号端子）間の総容量が増え、回路特性が劣化する。そこで、図６および図８に示すように、クロスカップル容量ＣｘｃおよびＣｘｃｘを接続する。Ｃｘｃの容量値は、Ｃｘｃ＝Ｃｇｄ＋Ｃｘｇｄとし、Ｃｘｃｘについても同様である。
【００３７】
図９は、ＶＤＤの変化に対する、寄生容量ＣｇｄおよびＣｇｄｘ、補償容量（バラクタ）ＣｘｇｄおよびＣｘｇｄｘ、およびクロスカップリング容量ＣｘｃおよびＣｘｃｘの容量値の変化を示す図である。図９で、Ｐが寄生容量ＣｇｄおよびＣｇｄｘの変化を、ＱがバラクタＣｘｇｄおよびＣｘｇｄｘの容量値の変化を、Ｒがクロスカップリング容量ＣｘｃおよびＣｘｃｘの変化を、それぞれ示す。ＰとＱは、ＶＤＤの変化に対して逆に変化しており、それらの和はほぼ一定である。これにより、ＶＤＤを変化させても、出力信号において位相は変化しない。
【００３８】
図１０は、第１実施形態の差動型パワーアンプ回路において、ＶＤＤを変化させた時の周波数に対する利得および位相のボード線図である。参考に、図５の（Ｂ）および（Ｃ）の変化を破線で示す。図１０の（Ａ）において、電源電圧ＶＤＤを変化させた時にも、利得がピークとなる周波数位置の変化が小さいことが分かる。図１０の（Ｂ）において、電源電圧ＶＤＤを変化させた時にも、位相が急激に変化する周波数位置の変化が小さいことが分かる。
【００３９】
図１１は、第２実施形態の差動型パワーアンプ回路の構成を示す図である。
第２実施形態の差動型パワーアンプ回路は、図６に示した第１実施形態の差動型パワーアンプ回路において、補償容量ＣｘｇｄおよびＣｘｇｄｘの代わりに、可変容量２１および２１ｘを設けたことが異なり、他の部分は同じである。図１１において、インダクタンス負荷ＬｄおよびＬｄｘは、図示を省略している。
【００４０】
可変容量２１は、並列に接続した４ユニットを有し、各ユニットは、直列に接続した固定容量とスイッチを有する。具体的には、可変容量２１は、固定容量Ｃｘｇｄ０〜Ｃｘｇｄ３とスイッチＳＷ０〜ＳＷ３をそれぞれ直列に接続した４つのユニットを有する。可変容量２１ｘについても同様であり、固定容量Ｃｘｇｄｘ０〜Ｃｘｇｄｘ３とスイッチＳＷｘ０〜ＳＷｘ３をそれぞれ直列に接続した４つのユニットがある。スイッチＳＷ０〜ＳＷ３およびＳＷｘ０〜ＳＷｘ３は、容量コード信号により、オン・オフが制御される。固定容量は、容量値の比が、Ｃｘｇｄ０：Ｃｘｇｄ１：Ｃｘｇｄ２：Ｃｘｇｄ３＝１：２：４：８およびＣｘｇｄｘ０：Ｃｘｇｄｘ１：Ｃｘｇｄｘ２：Ｃｘｇｄｘ３＝１：２：４：８になるように設定されている。したがって、４ビットの容量コード信号によりスイッチＳＷ０〜ＳＷ３およびＳＷｘ０〜ＳＷｘ３のオン・オフを制御することにより、可変容量２１および２１ｘの容量値を、０から１５レベルまでの１６段階に亘り段階的に変化させることが可能である。
【００４１】
したがって、容量コードを変化させて、可変容量２１および２１ｘの容量値を、寄生容量ＣｇｄおよびＣｇｄｘの電圧依存性と逆特性になるように変化させれば、出力信号において位相が変化しない。
【００４２】
図１２は、第２実施形態の差動型パワーアンプ回路のスイッチＳＷ０〜ＳＷ３およびＳＷｘ０〜ＳＷｘ３を、ＭＯＳトランジスタと給電抵抗の組で実現した例を示す。ＭＯＳトランジスタＭ０〜Ｍ３と固定容量Ｃｘｇｄ０〜Ｃｘｇｄ３の対応する組を、ＭＯＳトランジスタＴｒのゲートとドレイン（入力端子と出力端子）間に直列に接続する。ＭＯＳトランジスタＭ０〜Ｍ３と固定容量Ｃｘｇｄ０〜Ｃｘｇｄ３の接続ノードに、給電抵抗Ｒｂｉａｓ０〜Ｒｂｉａｓ３を介してバイアス電圧Ｖｂｉａｓを印加する。図１２において、第２の系側の可変容量２１ｘにおける参照符号は、図示を省略している。
【００４３】
上記のように、固定容量の容量値は、Ｃｘｇｄ０：Ｃｘｇｄ１：Ｃｘｇｄ２：Ｃｘｇｄ３＝１：２：４：８になるように設定されており、ＭＯＳトランジスタＭ０〜Ｍ３のゲート幅も、Ｍ０：Ｍ１：Ｍ２：Ｍ３＝１：２：４：８になるように設定されている。バイアス電圧Ｖｂｉａｓは、アンプ用トランジスタＴｒおよびＴｒｘのゲートバイアス電圧と同じ電圧である。
【００４４】
容量コードは、外部で電源電圧ＶＤＤを検出して、それに応じて出力信号における位相が変化しないように、外部から設定してもよいが、内部で電源電圧ＶＤＤを検出して容量コードを決定することも可能である。また、第２実施形態の差動型パワーアンプ回路は、製造バラツキ等によりＭＯＳトランジスタのゲート・ドレイン間の寄生容量にバラツキがある場合でも、可変容量２１および２１ｘの容量を調整して所定範囲にすることが可能である。これにより、製造バラツキがある場合でも、出力信号における位相が所定範囲内にある差動型パワーアンプ回路が実現できる。
【００４５】
図１３は、第３実施形態の差動型パワーアンプ回路の構成を示す図である。
第３実施形態の差動型パワーアンプ回路は、第２実施形態の差動型パワーアンプ回路において、電源電圧ＶＤＤを検出して容量コードを決定し、可変容量２１および２１ｘの容量を設定するフィードバック部３０を設けたことが異なり、他の部分は同じである。なお、図示を簡単にするため、図１３では、負荷インダクタンスＬｄは片側のみ表示している。
【００４６】
図１４は、第３実施形態の差動型パワーアンプ回路において、フィードバック部３０を、フラッシュＡＤ変換器と温度計コード・容量コード変換回路３１で形成した回路例を示す図である。
【００４７】
図１４において、基準電圧ＶＤＤＲＥＦと、抵抗列Ｒ０〜Ｒ１５と、比較器Ｃ０〜Ｃ１４は、フラッシュＡＤ変換器を形成する。フラッシュＡＤ変換器は、ＶＤＤの電圧値に応じて、“０”から“１”に変化する位置が変化する温度計コードを出力する。温度計コード・容量コード変換回路３１は、温度計コードを容量コードに変換する。温度計コード・容量コード変換回路３１は、組合せ回路で実現され、電源電圧ＶＤＤが低下して温度計コードが下がると、値が定価する容量コードを出力する。言い換えれば、温度計コード・容量コード変換回路３１は、電源電圧ＶＤＤの変化に応じた寄生容量の変化を相殺する容量コードが発生するための変換データを記憶している。これにより電源電圧ＶＤＤが低下しても、ＭＯＳトランジスタＴｒおよびＴｒｘのゲート・ドレイン間容量、すなわち入力信号端子と出力信号端子間の容量は変化せず、出力信号における位相は変化しない。
【００４８】
以上説明したように、第３実施形態の差動型パワーアンプ回路においては、フィードバック回路３０により、電源電圧ＶＤＤに応じて容量コードが自動的に設定される。これにより、電源電圧ＶＤＤが変化しても、自動的に容量補償され位相変化が抑圧される。
【００４９】
図１５は、第４実施形態の回路装置の構成を示す図である。
第４実施形態の回路装置は、第２実施形態の差動型パワーアンプ（ＰＡ）回路４０を内蔵し、チップの形で実現される。第４実施形態の回路装置は、さらに、ＤＣ／ＤＣコンバータ４３と、試験用発振器４６と、発振信号用バッファ４７と、発振信号供給用容量４８と、位相差・デジタル変換部５０と、制御部５１と、ＡＤ変換器５２と、を有する。
【００５０】
素子バラツキや経年変化が大きい場合、第３実施形態の差動型パワーアンプ回路では、寄生容量ＣｇｄおよびＣｇｄｘの電圧依存性を十分に補償できない。そこで、第４実施形態の回路装置では、ＰＡ４０を使用する回路装置に自動校正機能を持たせて、電源電圧ＶＤＤごとに、寄生容量の変化を相殺する容量コードが発生するための変換データを生成して記憶する。以下、自動校正動作時の動作を説明する。
【００５１】
校正時には、ＰＡ４０、ＤＣ／ＤＣコンバータ４３、試験用発振器４６、位相差・デジタル変換部５０および制御部５１を動作状態にする。ＤＣ／ＤＣコンバータ４３には、外部からバッテリィ４１により電力が供給される。制御部５１は、ＤＣ／ＤＣコンバータ４３の出力する電源電圧ＶＤＤを８段階で変化させる電源制御コード（３ビット）を出力する。
【００５２】
制御部５１は、最小電源電圧に対応する電源制御コードおよび最小の可変容量に対応する容量コード（４ビット）を出力する。この状態で、試験用発振器４６からは発振信号が出力され、発振信号用バッファ４７および発振信号供給用容量４８バッファを介して、パワーアンプ回路（ＰＡ）４０に入力する。ＰＡ４０は、入力された発振信号を増幅して出力する。位相差・デジタル変換部５０は、ＰＡ４０の入力信号と出力信号の位相差を検出して、位相差をデジタル信号に変換して、制御部５１に出力する。制御部５１は、この状態の位相差を基準値として記憶する。
【００５３】
次に、制御部５１は、電源制御コードを段階的に増加させて電源電圧ＶＤＤを変化させ、各電源電圧で、位相差・デジタル変換部５０の出力する位相差が基準値になるまで、容量コードを変化させ、その時の電源制御コードと容量コードを対応して記憶する。なお、ＡＤ変換器５２を動作させて、ＡＤ変換器５２が検出したその時の電源電圧ＶＤＤの値と容量コードを対応して記憶するようにしてもよい。この処理を、すべての電源制御コードの値について行なう。これにより、各電源電圧ＶＤＤの時に、位相が同一の値になる容量コードのテーブルが形成される。以上で校正処理が終了する。
【００５４】
通常動作時には、ＤＣ／ＤＣコンバータ４３、試験用発振器４６および位相差・デジタル変換部５０を停止状態にし、ＰＡ４０、制御部５１およびＡＤ変換器５２を動作状態にする。また、ＤＣ／ＤＣコンバータ４４は、デジタル制御データにより電圧値が段階的に変化するデジタル制御型で、チップの内部に設けても外部に設けてもよい。外部に設けたバッテリィ４１によりＤＣ／ＤＣコンバータ４４に電力が供給され、ＤＣ／ＤＣコンバータ４４は、デジタル制御データにより指示された電圧の電源を出力する。ＡＤ変換器５２は、ＤＣ／ＤＣコンバータ４４の出力する電圧を検出して制御部５１に送る。制御部５１は、記憶したテーブルから検出した電圧に対応する容量コードを決定して、ＰＡ４０に出力する。この状態で、入力信号端子ＩＮから入力信号を入力すると、ＰＡ４０は、入力信号を増幅して、所定の位相で出力信号を、出力信号端子ＯＵＴから出力する。参照番号４５および４９は、チップ外に設けた終端抵抗を示す。
【００５５】
図１６は、位相差・デジタル変換回路の回路構成を示す図である。
パワーアンプ回路（ＰＡ）４０からの信号は正弦波なので、クリッピングバッファ６１および６２で矩形波に整形する。ＸＯＲ６３がパルス列を出力するが、位相差が±１８０度ならパルス幅が極大になり、位相差がゼロならパルス幅が極小となる。パルス列のＤＣ電圧成分は、位相差が±１８０度なら１、すなわち電圧ＶＤＤＲＥＦ電圧に、位相差がゼロならゼロ、すなわちＧＮＤ電圧となる。ＬＰＦ６５は、パルス列におけるパルス幅のＤＣ電圧成分を抽出する。ＡＤ変換器６６は、ＤＣ電圧成分をデジタル変換する（ここでは４ビットデータ）。上記処理では、位相が遅れているのか進んでいるのかは判らないので、上記処理と並列に、クリッピングバッファ６１および６２の出力をＤＥＦ６４に入力する。ＤＥＦ６４では、パワーアンプ（ＰＡ）４０への入力信号の立ち上がり時に、ＰＡ４０からの出力信号が、ＤＥＦ６４の出力となるので、ＰＡ４０の出力信号がゼロ、すなわち位相遅れているか、ＰＡ４０の出力信号が１、すなわち位相進んでいるか、が判定できる。しかし、位相差がちょうど０度か±１８０度の時にはＤＥＦ６４の出力は不定となってしまう。ただ、位相差がちょうど０度の場合、ＡＤ変換器６６の出力は必ず００００となり、位相差がちょうど±１８０度の場合、ＡＤ変換器６６の出力は必ず１１１１となる。そこで、ＡＤ変換器６６の出力とＤＥＦ６４の出力を補完回路（ＡＵＸ）６７に入力し、位相差がちょうど０度の場合は補完回路出力をゼロ、位相差がちょうど±１８０度の場合は補完回路出力を１とし、それ以外の場合はＤＥＦ６４の出力をそのままＡＵＸ６７の出力とする。ＡＤ変換器６６の出力（４ビット）と補完回路（ＡＵＸ）６７の出力（１ビット）を合わせた５ビットが位相差・デジタル変換部５０の出力である。
【００５６】
図１７は、補完回路（ＡＵＸ）６７の回路図を示す。図示のように、単純な組合せ回路であり、説明は省略する。
【００５７】
図１８は、制御部５１の回路構成を示す図である。
制御部５１は、コア制御部８１と、位相差記憶メモリ８２と、一致検出器８３と、エンコーダ８４と、アドレスセレクタ８５と、容量コードメモリ８６と、容量コードセレクタ８７と、デコーダ８８と、を有する。
【００５８】
図１９は、制御部５１の動作を示すフローチャートである。制御部５１の構成および動作を、図１８および図１９を参照して説明する。
校正処理を開始すると、ステップＳ１１で、図１８の全回路を動作状態にしてリセットする。
【００５９】
ステップＳ１２では、容量コード記憶メモリ８６を書き込みを行う状態に設定し、アドレスＡＤＤＲ＝０を示すアドレスデータを出力し、アドレスセレクタ８５および容量コードセレクタ８７への信号ＳＥＬ＝０に設定する。これにより、アドレスセレクタ８５および容量コードセレクタ８７は、コア制御部８１からのアドレスデータおよび容量コードを選択する状態になる。また、容量コード記憶メモリ８６は、最小のＶＤＤの容量コードを記憶するアドレスにアクセスする状態になり、デコーダ８８は、最小のＶＤＤを指示するデジタル信号を出力する。
【００６０】
ステップ１３では、４ビットの容量コード＝００００を出力する。この状態で、ＤＣ／ＤＣコンバータ４３は最小のＶＤＤを出力し、ＰＡ４０の可変容量は最小の容量値である状態になり、位相差・デジタル変換部５０は、この状態の位相差を検出する。
ステップＳ１４では、位相差記憶メモリ８２に、位相差・デジタル変換部５０の検出した位相差を書き込む。この位相差が基準位相差になる。
【００６１】
ステップＳ１５では、位相差記憶メモリ８２からの読み出しを行なう。これにより、位相差記憶メモリ８２は、基準位相差を出力する状態になる。
【００６２】
ステップＳ１６では、容量コード記憶メモリ８６のアドレスＡＤＤＲを１増加させたアドレスデータを出力する。これにより、容量コードメモリ８６は、前の段階より１段階増加させたＶＤＤの場合の容量コードを記憶するアドレスにアクセスする状態になり、デコーダ８８は、前の段階より１段階増加させたＶＤＤを指示するデジタル信号を出力する。この状態で、ＤＣ／ＤＣコンバータ４３は前の段階より１段階増加させたＶＤＤを出力する。
【００６３】
ステップＳ１７では、４ビットの容量コード＝００００を出力する。この状態で、ＰＡ４０の可変容量は最小の容量値である状態になり、位相差・デジタル変換部５０は、この状態の位相差を検出する。
【００６４】
ステップＳ１８では、一致検出器８３が、位相差記憶メモリ８２が出力する基準位相差と、位相差・デジタル変換部５０の検出した位相差が一致するかを判定し、一致していればステップＳ２１に進み、一致していなければステップＳ１９に進む。
【００６５】
ステップＳ１９では、容量コードを１増加する。これにより、ＰＡ４０の可変容量は、前の状態から１段階増加した状態になる。
【００６６】
ステップＳ２０では、容量コードが最大値に達したかを判定し、達していなければステップＳ１８に戻り、達していればステップＳ２１に進む。ステップＳ１８からＳ２０を繰り返すことにより、基準位相差に一致するまで容量コードが増加される。
【００６７】
ステップＳ２１では、その状態の容量コード記憶メモリ８６のアドレスに、容量コードを記憶し、アドレスデータが最大値に達したかを判定し、達していなければステップＳ１６に戻り、達していればステップＳ２２に進む。ステップＳ１６からＳ２１を繰り返すことにより、容量コード記憶メモリ８６において、各段階のＶＤＤを示すアドレスに基準位相差に一致する容量コードが記憶される。
【００６８】
ステップＳ２では、容量コード記憶メモリ８６を、読み出しを行う状態に設定し、ＳＥＬ＝０に設定する。これにより、アドレスセレクタ８５は、エンコーダ８４からのデータを選択し、容量コードセレクタ８７は、容量コード記憶メモリ８６からの出力データを選択する状態になる。
【００６９】
ステップＳ２３では、コア制御部８１、位相差記憶メモリ８２、一致検出器８３およびデコーダ８８を停止状態にする。
【００７０】
通常動作状態では、アドレスセレクタ８５が、エンコーダ８４からの電源電圧ＶＤＤの段階を指示するデータを選択する。アドレスセレクタ８５で選択された電源電圧ＶＤＤの段階を指示するデータは、容量コード記憶メモリ８６のアドレスに入力する。容量コード記憶メモリ８６は、電源電圧ＶＤＤの段階に対応する容量コードを読み出し、容量コードセレクタ８７に出力する。容量コードセレクタ８７は、この容量コードをＰＡ４０に出力し、ＰＡ４０は可変容量を容量コードで指示された値に設定する。これにより、ＶＤＤが変化しても出力信号における位相変化の小さい状態になる。
【００７１】
図２０は、第４実施形態の回路装置で、デジタル制御型のＤＣ／ＤＣコンバータ４４の代わりに、アナログ制御型のＤＣ／ＤＣコンバータ４４’を使用した回路装置の変形例の構成を示す。ＤＣ／ＤＣコンバータ４４’の出力する電源電圧ＶＤＤを制御するアナログ制御電圧は、入力端子５４から入力される。他の部分は、第４実施形態の回路装置と同じである。
【００７２】
図２１は、第２から第４実施形態の差動型パワーアンプ回路および回路装置において、ＶＤＤを変化させた時の周波数に対する利得および位相のボード線図であり、第２から第４実施形態での特性は同じである。参考に、図５の（Ｂ）および（Ｃ）の変化を破線で示す。図２１の（Ａ）において、電源電圧ＶＤＤを変化させた時にも、利得がピークとなる周波数位置の変化が小さいことが分かる。図２１の（Ｂ）において、電源電圧ＶＤＤを変化させた時にも、位相が急激に変化する周波数位置の変化が小さいことが分かる。
【００７３】
第４実施形態の回路装置は、製造バラツキ等によりＭＯＳトランジスタのゲート・ドレイン間の寄生容量にバラツキがある場合でも、パワーアンプ回路において、可変容量２１および２１ｘの容量を調整して所定範囲にすることが可能である。これにより、製造バラツキがある場合でも、出力信号における位相が所定範囲内にある差動型パワーアンプ回路が実現できる。
【００７４】
以上第１から第４実施形態の差動型パワーアンプ回路および回路装置について説明したが、実施形態の差動型パワーアンプ回路および回路装置は、例えば、携帯端末の送信回路の最後段の高周波アンプとして使用できる。
【００７５】
図２２は、一般的な携帯端末の送受信回路の構成を示す図である。
一般的な携帯端末の送受信回路は、アンテナ１０１と、アンテナスイッチ１０２と、リニアアンプ１０３と、受信周波数バンドパスフィルタ１０４と、ダウンミキサ１０５と、中間周波数バンドパスフィルタ１０６と、復調回路１０７と、ベースバンド回路１０８と、変調回路１０９と、アップミキサ１１０と、送信周波数バンドパスフィルタ１１１と、パワーアンプ１１２と、を有する。このような送受信回路の構成は広く知られているので説明は省略するが、第１から第４実施形態の差動型パワーアンプ回路および回路装置は、パワーアンプ１１２として使用に適している。
【００７６】
パワーアンプ１１２は、アンテナ１０１に信号を送る高周波アンプゆえ、基本的には大出力で消費電力も非常に大きいため、これまでＧａＡｓ等の化合物半導体トランジスタが用いられていた。第１から第４実施形態の差動型パワーアンプ回路および回路装置をパワーアンプ１１２として使用すれば、消費電力を大幅に低減することが可能である。
【００７７】
以上実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、差動型パワーアンプ回路を例として説明したが、実施形態で説明した構成は、単相型のパワーアンプ回路にも適用可能である。また、第１実施形態では、バラクタを使用する例を説明したが、同様の特性を実現できる素子であれば、どのようなものを使用してもよい。さらに、第４実施形態では、最小ＶＤＤで最小容量コードの場合に検出される位相を基準位相としたが、どのような条件の位相を基準位相とするかは任意であり、ＶＤＤの変化に応じた容量コードの決定方法も各種の変形例があり得る。
【００７８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００７９】
以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
電源と、
前記電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート・ドレイン間に接続された補償容量と、を備え、
前記補償容量は、前記電源の電圧変化に応じて変化する前記ＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、前記電源の電圧変化に応じて容量値が変化する特性を有することを特徴とするパワーアンプ回路。
（付記２）
前記補償容量は、バラクタである付記１記載のパワーアンプ回路。
（付記３）
前記補償容量の前記ＭＯＳトランジスタのゲート側の端子と、前記ＭＯＳトランジスタのゲートの間に接続されたバイアス調整容量を備え、
前記補償容量と前記バイアス調整容量の接続ノードに、バイアス電圧が印加される付記１または２記載のパワーアンプ回路。
（付記４）
前記ＭＯＳトランジスタと前記補償容量の組をさらに備え、前記２個のＭＯＳトランジスタのゲートには差動信号が入力され、前記２個のＭＯＳトランジスタのドレインから差動信号が出力される付記１から３のいずれか記載のパワーアンプ回路。
（付記５）
前記２個のＭＯＳトランジスタの一方のゲートと前記２個のＭＯＳトランジスタの他方のドレインとの間、および前記２個のＭＯＳトランジスタの一方のドレインと前記２個のＭＯＳトランジスタの他方のゲートとの間にそれぞれ接続された２個のクロスカップリング容量（Ｃｘｃ，Ｃｘｃｘ）を備える付記４記載のパワーアンプ回路。
（付記６）
電源と、
前記電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート・ドレイン間に接続された可変容量と、を備え、
前記電源の電圧変化に応じて、変化する前記ＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、前記可変容量の容量値が変化されることを特徴とするパワーアンプ回路。
（付記７）
前記可変容量は、並列に接続した複数の容量ユニットを有し、
各容量ユニットは、直列に接続した固定容量とスイッチを有し、
前記スイッチのオン・オフを切り替えて、並列に接続される前記容量ユニットの個数を制御して前記可変容量の容量値を変化させる付記６記載のパワーアンプ回路。
（付記８）
前記可変容量の容量値は、前記電源の電圧変化に応じて、外部から設定される付記６または７記載のパワーアンプ回路。
（付記９）
前記電源の電圧値を検出し、検出した電圧値に応じて、前記可変容量の容量値を設定するフィードバック回路（３０）を備える付記６または７記載のパワーアンプ回路。
（付記１０）
前記フィードバック回路は、前記電源の電圧値に対応する前記可変容量の容量値を記憶したテーブルを有し、前記テーブルから検出した電圧値に対応する前記可変容量の容量値を読み出して設定する付記９記載のパワーアンプ回路。
（付記１１）
前記ＭＯＳトランジスタと前記可変容量の組をさらに備え、前記２個のＭＯＳトランジスタのゲートには差動信号が入力され、前記２個のＭＯＳトランジスタのドレインから差動信号が出力される付記６から１０のいずれか記載のパワーアンプ回路。
（付記１２）
前記２個のＭＯＳトランジスタの一方のゲートと前記２個のＭＯＳトランジスタの他方のドレインとの間、および前記２個のＭＯＳトランジスタの一方のドレインと前記２個のＭＯＳトランジスタの他方のゲートとの間にそれぞれ接続された２個のクロスカップリング容量を備える付記１１記載のパワーアンプ回路。
（付記１３）
付記６または７記載のパワーアンプ回路を備える回路装置であって、
校正専用電源と、
試験用発振器と、
前記試験用発振器の出力する発振信号を前記パワーアンプ回路に入力した時の位相差を検出する位相差デジタル変換部と、
校正時に、前記電源として前記校正専用電源を動作させて電圧値を変化させるように制御し、各電圧値において、前記可変容量の容量値を変化させて前記位相差デジタル変換部が検出した位相差が所定値になる前記可変容量の容量値を検出して、前記可変容量の容量値を前記電圧値と対応付けて記憶したテーブルを作成する制御部と、
前記電源の電圧値をデジタルデータとして検出するＡＤ変換器と、を備え、
回路動作時には、前記制御部は、前記ルックアップテーブルから前記ＡＤ変換器の検出した電圧値に対応する容量値を読み出して、前記可変容量を前記読み出した容量値に設定する回路装置。
【符号の説明】
【００８０】
２１，２１ｘ 可変容量
Ｔｒ，Ｔｒｘ ＭＯＳトランジスタ
Ｃｇｄ，Ｃｇｄｘ 寄生容量
Ｃｘｇｄ，Ｃｘｇｄｘ 補償容量
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを有するパワーアンプ回路、およびパワーアンプ回路を有する回路装置に関する。
【背景技術】
【０００２】
携帯端末の送信回路の最後段の高周波アンプであるパワーアンプ（ＰＡ）には、長年の間ＧａＡｓ等の化合物半導体トランジスタが用いられてきた。しかし近年、ＭＯＳトランジスタの高周波特性が向上し、ＭＯＳトランジスタでもパワーアンプが設計されるようになってきた。
【０００３】
携帯端末の送信回路等において、パワーアンプ（ＰＡ）は、アンテナを介して離れた基地局に信号を送る高周波増幅器（アンプ）であるため、基本的には大出力で消費電力も非常に大きい。携帯端末の消費電力の大部分が、パワーアンプにおける消費電力により占められる場合もあり、パワーアンプの消費電力を下げるために様々な試みが行われてきた。
【０００４】
例えば、携帯端末から基地局が遠距離にあり、そのためパワーアンプが大出力で信号を出力する場合と、携帯端末から基地局が近・中距離にあり、そのためパワーアンプが小・中出力で信号を出力する場合とがあり、実際の運用では後者の頻度が高い。このことに着目し、小・中出力の場合にはパワーアンプのバイアスを下げて消費電力を低減しようとする試みが提案されている。しかしながら、この方式では、電源電圧が常に高いため、消費電力をあまり低下させることはできない。そこで、小・中出力時にはパワーアンプの電源電圧を下げて消費電力を下げようとする試みが行なわれている。
【０００５】
しかし、パワーアンプ回路で電源電圧を低下させると、出力信号の利得と位相が大きく変化してしまう。送信信号は振幅位相変調信号であるため、利得と位相が変化すると、基地局での信号受信に障害が生じる。そこで、電源電圧を変化させても、利得と位相が変化しない方策が必要となる。実際には、利得の変化は問題にならず、位相遅れ自体も問題ではないが、位相遅れ量が変化することが問題である。
【０００６】
そのため、電源電圧が低下した場合も、出力信号の位相が変化しないパワーアンプ回路が要望されていた。
また、実際にパワーアンプ素子を製造する場合、素子の製造バラツキや経年変化のために素子特性が異なり、パワーアンプ回路における出力信号の位相がバラツクという問題があった。
そのため、素子の製造バラツキや経年変化のために素子特性が一定でない場合でも、出力信号の位相が一定のパワーアンプ回路が要望されていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−２５２７９７号公報
【特許文献２】特開２００９−２３２４４５号公報
【特許文献３】特開２００２−３４４３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態によれば、電源電圧が低下した場合も、出力信号の位相が変化しないパワーアンプ回路が実現される。
実施形態によれば、素子の製造バラツキや経年変化のために素子特性が一定でない場合でも、出力信号の位相が一定のパワーアンプ回路が実現される。
【課題を解決するための手段】
【０００９】
本発明の第１の観点によれば、電源と、電源に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのゲート・ドレイン間に接続された補償容量と、を有し、補償容量は、電源の電圧変化に応じて変化するＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、電源の電圧変化に応じて容量値が変化する特性を有するパワーアンプ回路が提供される。
【００１０】
また、本発明の第２の観点によれば、電源と、電源に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのゲート・ドレイン間に接続された可変容量と、を有し、電源の電圧変化に応じて、変化するＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、可変容量の容量値が変化されるパワーアンプ回路が提供される。
【発明の効果】
【００１１】
実施形態によれば、電源電圧の変化にかかわらず、出力信号の位相が変化しないパワーアンプ回路が実現される。
また、実施形態によれば、出力信号の位相が、使用する素子によらず長期間一定であるパワーアンプ回路が実現される。
【図面の簡単な説明】
【００１２】
【図１】図１は、パワーアンプ回路を使用した送信回路の概略構成を示す図である。
【図２】図２は、ＭＯＳトランジスタ使用したパワーアンプ回路で、電源電圧ＶＤＤを変化させた時の出力信号の利得と位相の変化例を示す図である。
【図３】図３は、パワーアンプ回路の構成を示す図である。
【図４】図４は、差動対をなすＲＬＣ共振負荷パワーアンプ回路の構成例および特性例を示す図である。
【図５】図５は、電源ＶＤＤの電圧を変化させた時のトランジスタの寄生容量および特性の変化を示す図である。
【図６】図６は、第１実施形態の差動型パワーアンプ回路の構成を示す図である。
【図７】図７は、バラクタの素子構造および印加電圧に対する容量変化特性を示す図である。
【図８】図８は、補償容量としてバラクタを接続する具体的な回路構成を示す図である。
【図９】図９は、ＶＤＤの変化に対する、寄生容量、補償容量（バラクタ）、およびクロスカップリング容量の容量値の変化を示す図である。
【図１０】図１０は、第１実施形態の差動型パワーアンプ回路において、ＶＤＤを変化させた時の周波数に対する利得および位相のボード線図である。
【図１１】図１１は、第２実施形態の差動型パワーアンプ回路の構成を示す図である。
【図１２】図１２は、第２実施形態の差動型パワーアンプ回路のスイッチを、ＭＯＳトランジスタと給電抵抗の組で実現した例を示す図である。
【図１３】図１３は、第３実施形態の差動型パワーアンプ回路の構成を示す図である。
【図１４】図１４は、第３実施形態の差動型パワーアンプ回路において、フィードバック部を、フラッシュＡＤ変換器と温度計コード・容量コード変換回路で形成した回路例を示す図である。
【図１５】図１５は、第４実施形態の回路装置の構成を示す図である。
【図１６】図１６は、位相差・デジタル変換回路の回路構成を示す図である。
【図１７】図１７は、補完回路（ＡＵＸ）の回路図を示す図である。
【図１８】図１８は、制御部の回路構成を示す図である。
【図１９】図１９は、制御部の動作を示すフローチャートである。
【図２０】図２０は、第４実施形態の回路装置で、デジタル制御型のＤＣ／ＤＣコンバータの代わりに、アナログ制御型のＤＣ／ＤＣコンバータを使用した回路装置の変形例の構成を示す図である。
【図２１】図２１は、第２から第４実施形態の差動型パワーアンプ回路および回路装置において、ＶＤＤを変化させた時の周波数に対する利得および位相のボード線図である。
【図２２】図２２は、一般的な携帯端末の送受信回路の構成を示す図である。
【発明を実施するための形態】
【００１３】
図１は、パワーアンプ回路を使用した送信回路の概略構成を示す図である。実施形態を説明する前に、パワーアンプ回路について説明する。
【００１４】
図１に示した送信回路１０は、可変減衰回路１０と、パワーアンプ回路１２と、減衰量制御回路１３と、バイアス制御回路１４と、を有する。可変減衰回路１０は、送信信号を減衰してパワーアンプ回路１２に出力する。可変減衰回路１０は、減衰量制御回路１３からの制御信号に応じて、減衰量が可変である。パワーアンプ回路１２は、可変減衰回路１０から出力された送信信号を増幅して出力する。パワーアンプ回路１２は、バイアス制御回路１４からのバイアス制御信号によりバイアスが制御され、それにより増幅率が変化する。減衰量制御回路１３は、送信先（基地局）からの受信信号の受信レベルと送信電力制御情報とに基づいて、送信信号の出力レベルを制御する制御信号を生成して出力する。バイアス制御回路１４は、減衰量制御回路１３からの制御信号に応じてバイアス制御信号を生成し、パワーアンプ回路１２に出力する。図１に示すような送信回路を使用することにより、例えば、送信回路が設けられた携帯端末と基地局との距離に応じて、出力信号の電力を調整することが可能である。
【００１５】
一方、ＭＯＳトランジスタ使用したパワーアンプ回路が実用化されようとしている。ＭＯＳトランジスタ使用したパワーアンプ回路では、図１のようにバイアスを調整するだけでは、パワーアンプ回路１２の電源電圧は常に高いため、消費電力をあまり低下させることはできない。
【００１６】
そこで、パワーアンプ回路１２の電源電圧を下げて消費電力を下げようとする試みが行なわれている。例えば、ＭＯＳトランジスタを使用したパワーアンプ回路で、大出力時には電源電圧ＶＤＤを３．３Ｖに、小・中出力時には出力電力に応じて電源電圧ＶＤＤを０．４Ｖまで段階的に下げることにより、消費電力を削減する。しかし、電源電圧ＶＤＤを３．３Ｖから０．４Ｖまで下げていくと、出力信号の利得と位相が大きく変化してしまう。
【００１７】
図２は、ＭＯＳトランジスタ使用したパワーアンプ回路で、電源電圧ＶＤＤを変化させた時の出力信号の利得と位相の変化例を示す図である。図２において、（Ａ）はＶＤＤ＝３．３Ｖの時の周波数と利得の関係を、（Ｂ）はＶＤＤを３．３Ｖから０．４Ｖまでに段階的に変化させた時の周波数と利得の関係の変化を示す。さらに、図２において、（Ｃ）はＶＤＤ＝３．３Ｖの時の周波数と位相の関係を、（Ｄ）はＶＤＤを３．３Ｖから０．４Ｖまでに段階的に変化させた時の周波数と位相の関係の変化を示す。
【００１８】
送信信号は振幅位相変調信号であるため、送信信号の利得および位相が変化すると、受信側（基地局）での受信に障害が発生する。そこで、送信回路において、パワーアンプ回路の電源電圧ＶＤＤを変化させても、送信信号において利得と位相が変化しないような方策が必要となる。実際には、受信側で受信信号を増幅するため、利得の変化は問題にならない。また、位相遅れも一定であれば問題にならないが、位相が変化すると問題を生じる。
【００１９】
図３は、パワーアンプ回路の構成を示す図である。
パワーアンプ回路は、図３に示すように、ＲＬＣ共振負荷アンプＡ１およびＡ２と、入出力マッチング回路Ｍ１およびＭ２と、を有する。通常、ＲＬＣ共振負荷アンプＡ１およびＡ２は、差動型であり、差動対をなす同一の特性の２個のＭＯＳトランジスタを有し、２個のＭＯＳトランジスタのドレインと電源端子の間にそれぞれ同一の負荷を接続し、ソースを接地電位に接続する。これにより、対称性を有する差動対が形成される。差動信号を２個のＭＯＳトランジスタのゲートに印加し、２個のＭＯＳトランジスタのドレインから差動出力が得られる。
【００２０】
図４は、差動対をなすＲＬＣ共振負荷パワーアンプ回路の構成例および特性例を示す図であり、図４の（Ａ）は回路構成図であり、（Ｂ）は周波数に対する利得のボード線図であり、（Ｃ）は周波数に対する位相のボード線図である。図４では、図示を簡単にするため、単相のＲＬＣ共振負荷パワーアンプ回路を示している。
【００２１】
図４の（Ａ）に示すように、ＲＬＣ共振負荷パワーアンプ回路は、ＭＯＳトランジスタＴｒを有し、ＭＯＳトランジスタＴｒのソースは接地され、ＭＯＳトランジスタＴｒのドレインはＲＬＣ共振負荷を介して電源ＶＤＤに接続される。ＭＯＳトランジスタＴｒのゲートに入力信号ｉｎが入力され、ドレインから出力ｏｕｔが出力される。ＲＬＣ共振負荷は、抵抗負荷Ｒｄ、インダクタンス負荷Ｌｄ、容量負荷ＣｄおよびＭＯＳトランジスタＴｒのゲート・ドレイン間寄生容量Ｃｇｄを含む。
【００２２】
図４の（Ｂ）および（Ｃ）に示すように、ＲＬＣ共振負荷パワーアンプ回路は、共振周波数ｆ０＝１／（２π（ＬｄＣｄ）1/2）に利得ピークと位相遅れ変曲点があり、回路は通常共振周波数ｆ０かその付近で動作する。ここでは、１．８ＧＨｚを動作周波数としている。
【００２３】
図５は、電源ＶＤＤの電圧を変化させた時のＣｇｄおよび特性の変化を示す図である。図５の（Ａ）は、ＶＤＤの電圧を変化させた時のＣｇｄの変化を示す。図５の（Ｂ）および（Ｃ）は、ＶＤＤの電圧を変化させた時の周波数に対する利得および位相のボード線図である。なお、以下の説明では、電源ＶＤＤの電圧をＶＤＤで表す場合がある。
【００２４】
図５の（Ａ）に示すように、電源電圧ＶＤＤが下がると、Ｃｇｄが大きく増加し、ＲＬＣ共振負荷アンプの容量Ｃが増える。よって、図５の（Ｂ）に示すように、利得ピークも低周波側にシフトし、図５の（Ｃ）に示すように、位相遅れが大きく変化する変曲点も低周波側にシフトする。このため、回路動作周波数（１．８ＧＨｚ）での位相遅れ量が大きく変化することになる。一般に、受信側では、位相遅れ自体は問題ではなく、位相遅れ量が変化することが問題である。
【００２５】
一般に、パワーアンプ回路を使用する側は、パワーアンプ回路に対して出力電力が変わった場合でも位相がある一定範囲内に収まるよう要求するが、利得に関しては特に要求しないのが現状である。そのため、ＶＤＤが変化した場合の利得の変化については特に考慮せず、位相の変化を所定範囲内に抑制する必要がある。そこで、実施形態は、電源電圧ＶＤＤが変化した場合でも、位相変化が小さいパワーアンプ回路を提供する。
【００２６】
また、実際にパワーアンプ素子を製造する場合、素子の製造バラツキや経年変化のために素子特性が異なり、パワーアンプ回路における出力信号の位相のバラツクが避けられない。実施形態は、このような場合でも、位相の変化が所定範囲内であるパワーアンプ回路を提供する。
【００２７】
図６は、第１実施形態の差動型パワーアンプ回路の構成を示す図である。
第１実施形態の差動型パワーアンプ回路は、正相入力信号ｉｎを増幅する第１の系と、逆相入力信号ｉｎｘを増幅する第２の系と、を有し、第１および第２の系は、図４の（Ａ）に類似した構成を有する。第１の系は、ＭＯＳトランジスタＴｒを有し、ＭＯＳトランジスタＴｒのソースは接地され、ＭＯＳトランジスタＴｒのドレインはインダクタンスＬｄを介して電源ＶＤＤに接続される。図４で説明したように、ＲＬＣ共振負荷を形成する抵抗Ｒｄおよび容量Ｃｄが存在するが、発明には直接関係しないので、以後図示は省略する。ＭＯＳトランジスタＴｒのゲートに正相入力信号ｉｎが入力され、ドレインから正相出力ｏｕｔが出力される。同様に、第２の系は、ＭＯＳトランジスタＴｒｘを有し、ＭＯＳトランジスタＴｒｘのソースは接地され、ＭＯＳトランジスタＴｒｘのドレインはインダクタンスＬｄｘを介して電源ＶＤＤに接続される。ＭＯＳトランジスタＴｒｘのゲートに逆相入力信号ｉｎｘが入力され、ドレインから逆相出力ｏｕｔｘが出力される。さらに、第１の系のＭＯＳトランジスタＴｒのドレインと、第２の系のＭＯＳトランジスタＴｒｘのゲートとの間にクロスカップル容量Ｃｘｃが設けられる。さらに、第１の系のＭＯＳトランジスタＴｒのゲートと、第２の系のＭＯＳトランジスタＴｒｘのゲートとの間にクロスカップル容量Ｃｘｃｘが設けられる。
【００２８】
前述のように、ＭＯＳトランジスタＴｒのゲート・ドレイン（すなわち、入力信号端子と出力信号端子）間には、寄生容量Ｃｇｄが存在し、ＭＯＳトランジスタＴｒｘのゲート・ドレイン間には、寄生容量Ｃｇｄｘが存在する。
【００２９】
第１実施形態の差動型パワーアンプ回路では、ＭＯＳトランジスタＴｒのゲート・ドレイン間に補償容量Ｃｘｇｄを設け、ＭＯＳトランジスタＴｒｘのゲート・ドレイン間に補償容量Ｃｘｇｄｘを設ける。補償容量Ｃｘｇｄは、電源電圧ＶＤＤが変化した場合に、寄生容量Ｃｇｄの変化を相殺するように変化する特性を有する。同様に、補償容量Ｃｘｇｄｘは、電源電圧ＶＤＤが変化した場合に、寄生容量Ｃｇｄｘの変化を相殺するように変化する特性を有する。
【００３０】
補償容量ＣｘｇｄおよびＣｘｇｄｘは、上記の特性を有するものであればどのようなものでも良いが、例えば、広く知られているバラクタ（可変容量ダイオード）で実現される。
【００３１】
図７は、バラクタの素子構造および印加電圧に対する容量変化特性を示す図である。
図７の（Ａ）に示すように、バラクタは、ＭＯＳトランジスタのソース／ドレイン（Ｓ／Ｄ）に同一の電圧ＶＳ／Ｄを印加し、ゲート（Ｇ）に電圧ＶＧを印加する。これにより、ゲート（Ｇ）とソース／ドレイン（Ｓ／Ｄ）間には、電圧Ｖ＝ＶＧ−ＶＳ／Ｄが印加される。
【００３２】
図７の（Ｂ）に示すように、バラクタの容量値Ｃは、電圧Ｖに応じて変化する。図６に示すように、バラクタＣｘｇｄおよびＣｘｇｄｘのゲート（Ｇ）はＬｄおよびＬｄｘを介して電源ＶＤＤに接続される。バラクタのソース／ドレイン（Ｓ／Ｄ）にバイアス電圧Ｖｂｉａｓを印加すると、電圧ＶＤＤ−Ｖｂｉａｓが印加される。電源電圧ＶＤＤが、最大値と最小値の間で変化した時に、ＶＤＤ−Ｖｂｉａｓが図７の（Ｂ）に示すよう範囲になるようにＶｂｉａｓを設定すれば、バラクタの容量値Ｃは、ＶＤＤが高い時には容量値Ｃが大きく、ＶＤＤが低い時には容量値Ｃが小さくなる。言い換えれば、バラクタの容量値Ｃは、ＶＤＤの変化に対して、寄生容量Ｃｇｄおよび寄生容量Ｃｇｄｘの変化と逆に変化する。
【００３３】
図６に示すように、寄生容量Ｃｇｄと補償容量（バラクタ）Ｃｘｇｄは、ＭＯＳトランジスタＴｒのゲート・ドレイン間に接続されている。そのため、ＭＯＳトランジスタＴｒのゲート・ドレイン間の容量は、ＣｇｄとＣｘｇｄの和である。同様に、ＭＯＳトランジスタＴｒｘのゲート・ドレイン間の容量は、ＣｇｄｘとＣｘｇｄｘの和である。
【００３４】
図６の回路構成では、バラクタのソース／ドレイン（Ｓ／Ｄ）は、入力信号端子に接続され、入力信号のバイアスレベルがバラクタのＶｂｉａｓとして入力される。バラクタの特性を適宜選択することにより、バラクタを直接入力信号端子に接続することも可能であるが、バイアス電圧を設定して接続するには、遮断用容量を介して入力信号端子に接続する。
【００３５】
図８は、補償容量としてバラクタを接続する具体的な回路構成を示す図である。
第１の系では、ＭＯＳトランジスタＴｒのゲートとドレイン間に、遮断用容量Ｃｃｕｔと補償容量Ｃｘｇｄを直列に接続し、ＣｃｕｔとＣｘｇｄの接続ノードに給電抵抗Ｒｂｉａｓを介してバイアス電圧Ｖｂｉａｓを印加する。同様に、第２の系では、ＭＯＳトランジスタＴｒｘのゲートとドレイン間に、遮断用容量Ｃｃｕｔｘと補償容量Ｃｘｇｄｘを直列に接続し、ＣｃｕｔｘとＣｘｇｄｘの接続ノードに給電抵抗Ｒｂｉａｓｘを介してバイアス電圧Ｖｂｉａｓを印加する。ＣｃｕｔおよびＣｃｕｔｘの容量値は、バラクタの容量値に対して十分に大きくし、例えば、２０ｐＦである。ＲｂｉａｓおよびＲｂｉａｓｘの抵抗値は、例えば、１０ｋΩである。バイアス電圧Ｖｂｉａｓは、バラクタの電圧依存性が寄生容量の電圧依存性と逆になるように設定する。なお、直列に接続したＣｃｕｔおよびＣｃｕｔｘが、寄生容量Ｃｇｄと並列に接続されるので、直列に接続したＣｃｕｔおよびＣｃｕｔｘのＶＤＤの変化に対する特性が、Ｃｇｄと逆特性になるように設定することが望ましい。
【００３６】
しかし、上記のように補償容量および遮断用容量を接続した場合、ＭＯＳトランジスタＴｒのゲートとドレイン（入力信号端子と出力信号端子）間の総容量が増え、回路特性が劣化する。そこで、図６および図８に示すように、クロスカップル容量ＣｘｃおよびＣｘｃｘを接続する。Ｃｘｃの容量値は、Ｃｘｃ＝Ｃｇｄ＋Ｃｘｇｄとし、Ｃｘｃｘについても同様である。
【００３７】
図９は、ＶＤＤの変化に対する、寄生容量ＣｇｄおよびＣｇｄｘ、補償容量（バラクタ）ＣｘｇｄおよびＣｘｇｄｘ、およびクロスカップリング容量ＣｘｃおよびＣｘｃｘの容量値の変化を示す図である。図９で、Ｐが寄生容量ＣｇｄおよびＣｇｄｘの変化を、ＱがバラクタＣｘｇｄおよびＣｘｇｄｘの容量値の変化を、Ｒがクロスカップリング容量ＣｘｃおよびＣｘｃｘの変化を、それぞれ示す。ＰとＱは、ＶＤＤの変化に対して逆に変化しており、それらの和はほぼ一定である。これにより、ＶＤＤを変化させても、出力信号において位相は変化しない。
【００３８】
図１０は、第１実施形態の差動型パワーアンプ回路において、ＶＤＤを変化させた時の周波数に対する利得および位相のボード線図である。参考に、図５の（Ｂ）および（Ｃ）の変化を破線で示す。図１０の（Ａ）において、電源電圧ＶＤＤを変化させた時にも、利得がピークとなる周波数位置の変化が小さいことが分かる。図１０の（Ｂ）において、電源電圧ＶＤＤを変化させた時にも、位相が急激に変化する周波数位置の変化が小さいことが分かる。
【００３９】
図１１は、第２実施形態の差動型パワーアンプ回路の構成を示す図である。
第２実施形態の差動型パワーアンプ回路は、図６に示した第１実施形態の差動型パワーアンプ回路において、補償容量ＣｘｇｄおよびＣｘｇｄｘの代わりに、可変容量２１および２１ｘを設けたことが異なり、他の部分は同じである。図１１において、インダクタンス負荷ＬｄおよびＬｄｘは、図示を省略している。
【００４０】
可変容量２１は、並列に接続した４ユニットを有し、各ユニットは、直列に接続した固定容量とスイッチを有する。具体的には、可変容量２１は、固定容量Ｃｘｇｄ０〜Ｃｘｇｄ３とスイッチＳＷ０〜ＳＷ３をそれぞれ直列に接続した４つのユニットを有する。可変容量２１ｘについても同様であり、固定容量Ｃｘｇｄｘ０〜Ｃｘｇｄｘ３とスイッチＳＷｘ０〜ＳＷｘ３をそれぞれ直列に接続した４つのユニットがある。スイッチＳＷ０〜ＳＷ３およびＳＷｘ０〜ＳＷｘ３は、容量コード信号により、オン・オフが制御される。固定容量は、容量値の比が、Ｃｘｇｄ０：Ｃｘｇｄ１：Ｃｘｇｄ２：Ｃｘｇｄ３＝１：２：４：８およびＣｘｇｄｘ０：Ｃｘｇｄｘ１：Ｃｘｇｄｘ２：Ｃｘｇｄｘ３＝１：２：４：８になるように設定されている。したがって、４ビットの容量コード信号によりスイッチＳＷ０〜ＳＷ３およびＳＷｘ０〜ＳＷｘ３のオン・オフを制御することにより、可変容量２１および２１ｘの容量値を、０から１５レベルまでの１６段階に亘り段階的に変化させることが可能である。
【００４１】
したがって、容量コードを変化させて、可変容量２１および２１ｘの容量値を、寄生容量ＣｇｄおよびＣｇｄｘの電圧依存性と逆特性になるように変化させれば、出力信号において位相が変化しない。
【００４２】
図１２は、第２実施形態の差動型パワーアンプ回路のスイッチＳＷ０〜ＳＷ３およびＳＷｘ０〜ＳＷｘ３を、ＭＯＳトランジスタと給電抵抗の組で実現した例を示す。ＭＯＳトランジスタＭ０〜Ｍ３と固定容量Ｃｘｇｄ０〜Ｃｘｇｄ３の対応する組を、ＭＯＳトランジスタＴｒのゲートとドレイン（入力端子と出力端子）間に直列に接続する。ＭＯＳトランジスタＭ０〜Ｍ３と固定容量Ｃｘｇｄ０〜Ｃｘｇｄ３の接続ノードに、給電抵抗Ｒｂｉａｓ０〜Ｒｂｉａｓ３を介してバイアス電圧Ｖｂｉａｓを印加する。図１２において、第２の系側の可変容量２１ｘにおける参照符号は、図示を省略している。
【００４３】
上記のように、固定容量の容量値は、Ｃｘｇｄ０：Ｃｘｇｄ１：Ｃｘｇｄ２：Ｃｘｇｄ３＝１：２：４：８になるように設定されており、ＭＯＳトランジスタＭ０〜Ｍ３のゲート幅も、Ｍ０：Ｍ１：Ｍ２：Ｍ３＝１：２：４：８になるように設定されている。バイアス電圧Ｖｂｉａｓは、アンプ用トランジスタＴｒおよびＴｒｘのゲートバイアス電圧と同じ電圧である。
【００４４】
容量コードは、外部で電源電圧ＶＤＤを検出して、それに応じて出力信号における位相が変化しないように、外部から設定してもよいが、内部で電源電圧ＶＤＤを検出して容量コードを決定することも可能である。また、第２実施形態の差動型パワーアンプ回路は、製造バラツキ等によりＭＯＳトランジスタのゲート・ドレイン間の寄生容量にバラツキがある場合でも、可変容量２１および２１ｘの容量を調整して所定範囲にすることが可能である。これにより、製造バラツキがある場合でも、出力信号における位相が所定範囲内にある差動型パワーアンプ回路が実現できる。
【００４５】
図１３は、第３実施形態の差動型パワーアンプ回路の構成を示す図である。
第３実施形態の差動型パワーアンプ回路は、第２実施形態の差動型パワーアンプ回路において、電源電圧ＶＤＤを検出して容量コードを決定し、可変容量２１および２１ｘの容量を設定するフィードバック部３０を設けたことが異なり、他の部分は同じである。なお、図示を簡単にするため、図１３では、負荷インダクタンスＬｄは片側のみ表示している。
【００４６】
図１４は、第３実施形態の差動型パワーアンプ回路において、フィードバック部３０を、フラッシュＡＤ変換器と温度計コード・容量コード変換回路３１で形成した回路例を示す図である。
【００４７】
図１４において、基準電圧ＶＤＤＲＥＦと、抵抗列Ｒ０〜Ｒ１５と、比較器Ｃ０〜Ｃ１４は、フラッシュＡＤ変換器を形成する。フラッシュＡＤ変換器は、ＶＤＤの電圧値に応じて、“０”から“１”に変化する位置が変化する温度計コードを出力する。温度計コード・容量コード変換回路３１は、温度計コードを容量コードに変換する。温度計コード・容量コード変換回路３１は、組合せ回路で実現され、電源電圧ＶＤＤが低下して温度計コードが下がると、値が定価する容量コードを出力する。言い換えれば、温度計コード・容量コード変換回路３１は、電源電圧ＶＤＤの変化に応じた寄生容量の変化を相殺する容量コードが発生するための変換データを記憶している。これにより電源電圧ＶＤＤが低下しても、ＭＯＳトランジスタＴｒおよびＴｒｘのゲート・ドレイン間容量、すなわち入力信号端子と出力信号端子間の容量は変化せず、出力信号における位相は変化しない。
【００４８】
以上説明したように、第３実施形態の差動型パワーアンプ回路においては、フィードバック回路３０により、電源電圧ＶＤＤに応じて容量コードが自動的に設定される。これにより、電源電圧ＶＤＤが変化しても、自動的に容量補償され位相変化が抑圧される。
【００４９】
図１５は、第４実施形態の回路装置の構成を示す図である。
第４実施形態の回路装置は、第２実施形態の差動型パワーアンプ（ＰＡ）回路４０を内蔵し、チップの形で実現される。第４実施形態の回路装置は、さらに、ＤＣ／ＤＣコンバータ４３と、試験用発振器４６と、発振信号用バッファ４７と、発振信号供給用容量４８と、位相差・デジタル変換部５０と、制御部５１と、ＡＤ変換器５２と、を有する。
【００５０】
素子バラツキや経年変化が大きい場合、第３実施形態の差動型パワーアンプ回路では、寄生容量ＣｇｄおよびＣｇｄｘの電圧依存性を十分に補償できない。そこで、第４実施形態の回路装置では、ＰＡ４０を使用する回路装置に自動校正機能を持たせて、電源電圧ＶＤＤごとに、寄生容量の変化を相殺する容量コードが発生するための変換データを生成して記憶する。以下、自動校正動作時の動作を説明する。
【００５１】
校正時には、ＰＡ４０、ＤＣ／ＤＣコンバータ４３、試験用発振器４６、位相差・デジタル変換部５０および制御部５１を動作状態にする。ＤＣ／ＤＣコンバータ４３には、外部からバッテリィ４１により電力が供給される。制御部５１は、ＤＣ／ＤＣコンバータ４３の出力する電源電圧ＶＤＤを８段階で変化させる電源制御コード（３ビット）を出力する。
【００５２】
制御部５１は、最小電源電圧に対応する電源制御コードおよび最小の可変容量に対応する容量コード（４ビット）を出力する。この状態で、試験用発振器４６からは発振信号が出力され、発振信号用バッファ４７および発振信号供給用容量４８バッファを介して、パワーアンプ回路（ＰＡ）４０に入力する。ＰＡ４０は、入力された発振信号を増幅して出力する。位相差・デジタル変換部５０は、ＰＡ４０の入力信号と出力信号の位相差を検出して、位相差をデジタル信号に変換して、制御部５１に出力する。制御部５１は、この状態の位相差を基準値として記憶する。
【００５３】
次に、制御部５１は、電源制御コードを段階的に増加させて電源電圧ＶＤＤを変化させ、各電源電圧で、位相差・デジタル変換部５０の出力する位相差が基準値になるまで、容量コードを変化させ、その時の電源制御コードと容量コードを対応して記憶する。なお、ＡＤ変換器５２を動作させて、ＡＤ変換器５２が検出したその時の電源電圧ＶＤＤの値と容量コードを対応して記憶するようにしてもよい。この処理を、すべての電源制御コードの値について行なう。これにより、各電源電圧ＶＤＤの時に、位相が同一の値になる容量コードのテーブルが形成される。以上で校正処理が終了する。
【００５４】
通常動作時には、ＤＣ／ＤＣコンバータ４３、試験用発振器４６および位相差・デジタル変換部５０を停止状態にし、ＰＡ４０、制御部５１およびＡＤ変換器５２を動作状態にする。また、ＤＣ／ＤＣコンバータ４４は、デジタル制御データにより電圧値が段階的に変化するデジタル制御型で、チップの内部に設けても外部に設けてもよい。外部に設けたバッテリィ４１によりＤＣ／ＤＣコンバータ４４に電力が供給され、ＤＣ／ＤＣコンバータ４４は、デジタル制御データにより指示された電圧の電源を出力する。ＡＤ変換器５２は、ＤＣ／ＤＣコンバータ４４の出力する電圧を検出して制御部５１に送る。制御部５１は、記憶したテーブルから検出した電圧に対応する容量コードを決定して、ＰＡ４０に出力する。この状態で、入力信号端子ＩＮから入力信号を入力すると、ＰＡ４０は、入力信号を増幅して、所定の位相で出力信号を、出力信号端子ＯＵＴから出力する。参照番号４５および４９は、チップ外に設けた終端抵抗を示す。
【００５５】
図１６は、位相差・デジタル変換回路の回路構成を示す図である。
パワーアンプ回路（ＰＡ）４０からの信号は正弦波なので、クリッピングバッファ６１および６２で矩形波に整形する。ＸＯＲ６３がパルス列を出力するが、位相差が±１８０度ならパルス幅が極大になり、位相差がゼロならパルス幅が極小となる。パルス列のＤＣ電圧成分は、位相差が±１８０度なら１、すなわち電圧ＶＤＤＲＥＦ電圧に、位相差がゼロならゼロ、すなわちＧＮＤ電圧となる。ＬＰＦ６５は、パルス列におけるパルス幅のＤＣ電圧成分を抽出する。ＡＤ変換器６６は、ＤＣ電圧成分をデジタル変換する（ここでは４ビットデータ）。上記処理では、位相が遅れているのか進んでいるのかは判らないので、上記処理と並列に、クリッピングバッファ６１および６２の出力をＤＥＦ６４に入力する。ＤＥＦ６４では、パワーアンプ（ＰＡ）４０への入力信号の立ち上がり時に、ＰＡ４０からの出力信号が、ＤＥＦ６４の出力となるので、ＰＡ４０の出力信号がゼロ、すなわち位相遅れているか、ＰＡ４０の出力信号が１、すなわち位相進んでいるか、が判定できる。しかし、位相差がちょうど０度か±１８０度の時にはＤＥＦ６４の出力は不定となってしまう。ただ、位相差がちょうど０度の場合、ＡＤ変換器６６の出力は必ず００００となり、位相差がちょうど±１８０度の場合、ＡＤ変換器６６の出力は必ず１１１１となる。そこで、ＡＤ変換器６６の出力とＤＥＦ６４の出力を補完回路（ＡＵＸ）６７に入力し、位相差がちょうど０度の場合は補完回路出力をゼロ、位相差がちょうど±１８０度の場合は補完回路出力を１とし、それ以外の場合はＤＥＦ６４の出力をそのままＡＵＸ６７の出力とする。ＡＤ変換器６６の出力（４ビット）と補完回路（ＡＵＸ）６７の出力（１ビット）を合わせた５ビットが位相差・デジタル変換部５０の出力である。
【００５６】
図１７は、補完回路（ＡＵＸ）６７の回路図を示す。図示のように、単純な組合せ回路であり、説明は省略する。
【００５７】
図１８は、制御部５１の回路構成を示す図である。
制御部５１は、コア制御部８１と、位相差記憶メモリ８２と、一致検出器８３と、エンコーダ８４と、アドレスセレクタ８５と、容量コードメモリ８６と、容量コードセレクタ８７と、デコーダ８８と、を有する。
【００５８】
図１９は、制御部５１の動作を示すフローチャートである。制御部５１の構成および動作を、図１８および図１９を参照して説明する。
校正処理を開始すると、ステップＳ１１で、図１８の全回路を動作状態にしてリセットする。
【００５９】
ステップＳ１２では、容量コード記憶メモリ８６を書き込みを行う状態に設定し、アドレスＡＤＤＲ＝０を示すアドレスデータを出力し、アドレスセレクタ８５および容量コードセレクタ８７への信号ＳＥＬ＝０に設定する。これにより、アドレスセレクタ８５および容量コードセレクタ８７は、コア制御部８１からのアドレスデータおよび容量コードを選択する状態になる。また、容量コード記憶メモリ８６は、最小のＶＤＤの容量コードを記憶するアドレスにアクセスする状態になり、デコーダ８８は、最小のＶＤＤを指示するデジタル信号を出力する。
【００６０】
ステップ１３では、４ビットの容量コード＝００００を出力する。この状態で、ＤＣ／ＤＣコンバータ４３は最小のＶＤＤを出力し、ＰＡ４０の可変容量は最小の容量値である状態になり、位相差・デジタル変換部５０は、この状態の位相差を検出する。
ステップＳ１４では、位相差記憶メモリ８２に、位相差・デジタル変換部５０の検出した位相差を書き込む。この位相差が基準位相差になる。
【００６１】
ステップＳ１５では、位相差記憶メモリ８２からの読み出しを行なう。これにより、位相差記憶メモリ８２は、基準位相差を出力する状態になる。
【００６２】
ステップＳ１６では、容量コード記憶メモリ８６のアドレスＡＤＤＲを１増加させたアドレスデータを出力する。これにより、容量コードメモリ８６は、前の段階より１段階増加させたＶＤＤの場合の容量コードを記憶するアドレスにアクセスする状態になり、デコーダ８８は、前の段階より１段階増加させたＶＤＤを指示するデジタル信号を出力する。この状態で、ＤＣ／ＤＣコンバータ４３は前の段階より１段階増加させたＶＤＤを出力する。
【００６３】
ステップＳ１７では、４ビットの容量コード＝００００を出力する。この状態で、ＰＡ４０の可変容量は最小の容量値である状態になり、位相差・デジタル変換部５０は、この状態の位相差を検出する。
【００６４】
ステップＳ１８では、一致検出器８３が、位相差記憶メモリ８２が出力する基準位相差と、位相差・デジタル変換部５０の検出した位相差が一致するかを判定し、一致していればステップＳ２１に進み、一致していなければステップＳ１９に進む。
【００６５】
ステップＳ１９では、容量コードを１増加する。これにより、ＰＡ４０の可変容量は、前の状態から１段階増加した状態になる。
【００６６】
ステップＳ２０では、容量コードが最大値に達したかを判定し、達していなければステップＳ１８に戻り、達していればステップＳ２１に進む。ステップＳ１８からＳ２０を繰り返すことにより、基準位相差に一致するまで容量コードが増加される。
【００６７】
ステップＳ２１では、その状態の容量コード記憶メモリ８６のアドレスに、容量コードを記憶し、アドレスデータが最大値に達したかを判定し、達していなければステップＳ１６に戻り、達していればステップＳ２２に進む。ステップＳ１６からＳ２１を繰り返すことにより、容量コード記憶メモリ８６において、各段階のＶＤＤを示すアドレスに基準位相差に一致する容量コードが記憶される。
【００６８】
ステップＳ２では、容量コード記憶メモリ８６を、読み出しを行う状態に設定し、ＳＥＬ＝０に設定する。これにより、アドレスセレクタ８５は、エンコーダ８４からのデータを選択し、容量コードセレクタ８７は、容量コード記憶メモリ８６からの出力データを選択する状態になる。
【００６９】
ステップＳ２３では、コア制御部８１、位相差記憶メモリ８２、一致検出器８３およびデコーダ８８を停止状態にする。
【００７０】
通常動作状態では、アドレスセレクタ８５が、エンコーダ８４からの電源電圧ＶＤＤの段階を指示するデータを選択する。アドレスセレクタ８５で選択された電源電圧ＶＤＤの段階を指示するデータは、容量コード記憶メモリ８６のアドレスに入力する。容量コード記憶メモリ８６は、電源電圧ＶＤＤの段階に対応する容量コードを読み出し、容量コードセレクタ８７に出力する。容量コードセレクタ８７は、この容量コードをＰＡ４０に出力し、ＰＡ４０は可変容量を容量コードで指示された値に設定する。これにより、ＶＤＤが変化しても出力信号における位相変化の小さい状態になる。
【００７１】
図２０は、第４実施形態の回路装置で、デジタル制御型のＤＣ／ＤＣコンバータ４４の代わりに、アナログ制御型のＤＣ／ＤＣコンバータ４４’を使用した回路装置の変形例の構成を示す。ＤＣ／ＤＣコンバータ４４’の出力する電源電圧ＶＤＤを制御するアナログ制御電圧は、入力端子５４から入力される。他の部分は、第４実施形態の回路装置と同じである。
【００７２】
図２１は、第２から第４実施形態の差動型パワーアンプ回路および回路装置において、ＶＤＤを変化させた時の周波数に対する利得および位相のボード線図であり、第２から第４実施形態での特性は同じである。参考に、図５の（Ｂ）および（Ｃ）の変化を破線で示す。図２１の（Ａ）において、電源電圧ＶＤＤを変化させた時にも、利得がピークとなる周波数位置の変化が小さいことが分かる。図２１の（Ｂ）において、電源電圧ＶＤＤを変化させた時にも、位相が急激に変化する周波数位置の変化が小さいことが分かる。
【００７３】
第４実施形態の回路装置は、製造バラツキ等によりＭＯＳトランジスタのゲート・ドレイン間の寄生容量にバラツキがある場合でも、パワーアンプ回路において、可変容量２１および２１ｘの容量を調整して所定範囲にすることが可能である。これにより、製造バラツキがある場合でも、出力信号における位相が所定範囲内にある差動型パワーアンプ回路が実現できる。
【００７４】
以上第１から第４実施形態の差動型パワーアンプ回路および回路装置について説明したが、実施形態の差動型パワーアンプ回路および回路装置は、例えば、携帯端末の送信回路の最後段の高周波アンプとして使用できる。
【００７５】
図２２は、一般的な携帯端末の送受信回路の構成を示す図である。
一般的な携帯端末の送受信回路は、アンテナ１０１と、アンテナスイッチ１０２と、リニアアンプ１０３と、受信周波数バンドパスフィルタ１０４と、ダウンミキサ１０５と、中間周波数バンドパスフィルタ１０６と、復調回路１０７と、ベースバンド回路１０８と、変調回路１０９と、アップミキサ１１０と、送信周波数バンドパスフィルタ１１１と、パワーアンプ１１２と、を有する。このような送受信回路の構成は広く知られているので説明は省略するが、第１から第４実施形態の差動型パワーアンプ回路および回路装置は、パワーアンプ１１２として使用に適している。
【００７６】
パワーアンプ１１２は、アンテナ１０１に信号を送る高周波アンプゆえ、基本的には大出力で消費電力も非常に大きいため、これまでＧａＡｓ等の化合物半導体トランジスタが用いられていた。第１から第４実施形態の差動型パワーアンプ回路および回路装置をパワーアンプ１１２として使用すれば、消費電力を大幅に低減することが可能である。
【００７７】
以上実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、差動型パワーアンプ回路を例として説明したが、実施形態で説明した構成は、単相型のパワーアンプ回路にも適用可能である。また、第１実施形態では、バラクタを使用する例を説明したが、同様の特性を実現できる素子であれば、どのようなものを使用してもよい。さらに、第４実施形態では、最小ＶＤＤで最小容量コードの場合に検出される位相を基準位相としたが、どのような条件の位相を基準位相とするかは任意であり、ＶＤＤの変化に応じた容量コードの決定方法も各種の変形例があり得る。
【００７８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００７９】
以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
電源と、
前記電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート・ドレイン間に接続された補償容量と、を備え、
前記補償容量は、前記電源の電圧変化に応じて変化する前記ＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、前記電源の電圧変化に応じて容量値が変化する特性を有することを特徴とするパワーアンプ回路。
（付記２）
前記補償容量は、バラクタである付記１記載のパワーアンプ回路。
（付記３）
前記補償容量の前記ＭＯＳトランジスタのゲート側の端子と、前記ＭＯＳトランジスタのゲートの間に接続されたバイアス調整容量を備え、
前記補償容量と前記バイアス調整容量の接続ノードに、バイアス電圧が印加される付記１または２記載のパワーアンプ回路。
（付記４）
前記ＭＯＳトランジスタと前記補償容量の組をさらに備え、前記２個のＭＯＳトランジスタのゲートには差動信号が入力され、前記２個のＭＯＳトランジスタのドレインから差動信号が出力される付記１から３のいずれか記載のパワーアンプ回路。
（付記５）
前記２個のＭＯＳトランジスタの一方のゲートと前記２個のＭＯＳトランジスタの他方のドレインとの間、および前記２個のＭＯＳトランジスタの一方のドレインと前記２個のＭＯＳトランジスタの他方のゲートとの間にそれぞれ接続された２個のクロスカップリング容量（Ｃｘｃ，Ｃｘｃｘ）を備える付記４記載のパワーアンプ回路。
（付記６）
電源と、
前記電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート・ドレイン間に接続された可変容量と、を備え、
前記電源の電圧変化に応じて、変化する前記ＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、前記可変容量の容量値が変化されることを特徴とするパワーアンプ回路。
（付記７）
前記可変容量は、並列に接続した複数の容量ユニットを有し、
各容量ユニットは、直列に接続した固定容量とスイッチを有し、
前記スイッチのオン・オフを切り替えて、並列に接続される前記容量ユニットの個数を制御して前記可変容量の容量値を変化させる付記６記載のパワーアンプ回路。
（付記８）
前記可変容量の容量値は、前記電源の電圧変化に応じて、外部から設定される付記６または７記載のパワーアンプ回路。
（付記９）
前記電源の電圧値を検出し、検出した電圧値に応じて、前記可変容量の容量値を設定するフィードバック回路（３０）を備える付記６または７記載のパワーアンプ回路。
（付記１０）
前記フィードバック回路は、前記電源の電圧値に対応する前記可変容量の容量値を記憶したテーブルを有し、前記テーブルから検出した電圧値に対応する前記可変容量の容量値を読み出して設定する付記９記載のパワーアンプ回路。
（付記１１）
前記ＭＯＳトランジスタと前記可変容量の組をさらに備え、前記２個のＭＯＳトランジスタのゲートには差動信号が入力され、前記２個のＭＯＳトランジスタのドレインから差動信号が出力される付記６から１０のいずれか記載のパワーアンプ回路。
（付記１２）
前記２個のＭＯＳトランジスタの一方のゲートと前記２個のＭＯＳトランジスタの他方のドレインとの間、および前記２個のＭＯＳトランジスタの一方のドレインと前記２個のＭＯＳトランジスタの他方のゲートとの間にそれぞれ接続された２個のクロスカップリング容量を備える付記１１記載のパワーアンプ回路。
（付記１３）
付記６または７記載のパワーアンプ回路を備える回路装置であって、
校正専用電源と、
試験用発振器と、
前記試験用発振器の出力する発振信号を前記パワーアンプ回路に入力した時の位相差を検出する位相差デジタル変換部と、
校正時に、前記電源として前記校正専用電源を動作させて電圧値を変化させるように制御し、各電圧値において、前記可変容量の容量値を変化させて前記位相差デジタル変換部が検出した位相差が所定値になる前記可変容量の容量値を検出して、前記可変容量の容量値を前記電圧値と対応付けて記憶したテーブルを作成する制御部と、
前記電源の電圧値をデジタルデータとして検出するＡＤ変換器と、を備え、
回路動作時には、前記制御部は、前記ルックアップテーブルから前記ＡＤ変換器の検出した電圧値に対応する容量値を読み出して、前記可変容量を前記読み出した容量値に設定する回路装置。
【符号の説明】
【００８０】
２１，２１ｘ 可変容量
Ｔｒ，Ｔｒｘ ＭＯＳトランジスタ
Ｃｇｄ，Ｃｇｄｘ 寄生容量
Ｃｘｇｄ，Ｃｘｇｄｘ 補償容量
【特許請求の範囲】
【請求項１】
電源と、
前記電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート・ドレイン間に接続された補償容量と、を備え、
前記補償容量は、前記電源の電圧変化に応じて変化する前記ＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、前記電源の電圧変化に応じて容量値が変化する特性を有することを特徴とするパワーアンプ回路。
【請求項２】
前記補償容量は、バラクタである請求項１記載のパワーアンプ回路。
【請求項３】
電源と、
前記電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート・ドレイン間に接続された可変容量と、を備え、
前記電源の電圧変化に応じて、変化する前記ＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、前記可変容量の容量値が変化されることを特徴とするパワーアンプ回路。
【請求項４】
前記電源の電圧値を検出し、検出した電圧値に応じて、前記可変容量の容量値を設定するフィードバック回路を備える請求項３記載のパワーアンプ回路。
【請求項５】
請求項３記載のパワーアンプ回路を備える回路装置であって、
校正専用電源と、
試験用発振器と、
前記試験用発振器の出力する発振信号を前記パワーアンプ回路に入力した時の位相差を検出する位相差デジタル変換部と、
校正時に、前記電源として前記校正専用電源を動作させて電圧値を変化させるように制御し、各電圧値において、前記可変容量の容量値を変化させて前記位相差デジタル変換部が検出した位相差が所定値になる前記可変容量の容量値を検出して、前記可変容量の容量値を前記電圧値と対応付けて記憶したルックアップテーブルを作成する制御部と、
前記電源の電圧値をデジタルデータとして検出するＡＤ変換器と、を備え、
回路動作時には、前記制御部は、前記ルックアップテーブルから前記ＡＤ変換器の検出した電圧値に対応する容量値を読み出して、前記可変容量を前記読み出した容量値に設定する回路装置。
【請求項１】
電源と、
前記電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート・ドレイン間に接続された補償容量と、を備え、
前記補償容量は、前記電源の電圧変化に応じて変化する前記ＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、前記電源の電圧変化に応じて容量値が変化する特性を有することを特徴とするパワーアンプ回路。
【請求項２】
前記補償容量は、バラクタである請求項１記載のパワーアンプ回路。
【請求項３】
電源と、
前記電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート・ドレイン間に接続された可変容量と、を備え、
前記電源の電圧変化に応じて、変化する前記ＭＯＳトランジスタのゲート・ドレイン間容量の変化を相殺するように、前記可変容量の容量値が変化されることを特徴とするパワーアンプ回路。
【請求項４】
前記電源の電圧値を検出し、検出した電圧値に応じて、前記可変容量の容量値を設定するフィードバック回路を備える請求項３記載のパワーアンプ回路。
【請求項５】
請求項３記載のパワーアンプ回路を備える回路装置であって、
校正専用電源と、
試験用発振器と、
前記試験用発振器の出力する発振信号を前記パワーアンプ回路に入力した時の位相差を検出する位相差デジタル変換部と、
校正時に、前記電源として前記校正専用電源を動作させて電圧値を変化させるように制御し、各電圧値において、前記可変容量の容量値を変化させて前記位相差デジタル変換部が検出した位相差が所定値になる前記可変容量の容量値を検出して、前記可変容量の容量値を前記電圧値と対応付けて記憶したルックアップテーブルを作成する制御部と、
前記電源の電圧値をデジタルデータとして検出するＡＤ変換器と、を備え、
回路動作時には、前記制御部は、前記ルックアップテーブルから前記ＡＤ変換器の検出した電圧値に対応する容量値を読み出して、前記可変容量を前記読み出した容量値に設定する回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−１２９８５（Ｐ２０１３−１２９８５Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４５４４２（Ｐ２０１１−１４５４４２）
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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