フィルタリング回路及びフィルタリング回路を備えたデータ中継装置
【課題】イーサネット（登録商標）からの６４バイト未満のショートフレーム（ショートパケット）を廃棄し、ＷＡＮ側へ透過させないフィルタリング回路を搭載したデータ中継装置を提供する。
【解決手段】データサイズ検出部（１４）は、現在処理しているフレームを現在フレームとしたとき、その現在フレームのデータ部分が最小データサイズ未満のとき、転送禁止命令を生成する。書き込みメモリアドレス生成部（１５）は、転送禁止命令に応答して、メモリブロック（１２）に格納されている現在フレームのデータ部分を、現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する。
【解決手段】データサイズ検出部（１４）は、現在処理しているフレームを現在フレームとしたとき、その現在フレームのデータ部分が最小データサイズ未満のとき、転送禁止命令を生成する。書き込みメモリアドレス生成部（１５）は、転送禁止命令に応答して、メモリブロック（１２）に格納されている現在フレームのデータ部分を、現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタリング回路及びフィルタリング回路を備えたデータ中継装置に関する。
【背景技術】
【０００２】
インターネットを利用したサービスの普及や情報通信技術の進歩に伴って、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）とＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）とを接続する中継装置が普及してきている。中継装置は、プロトコルなどが異なるネットワーク同士を接続する機能を備えている。ネットワーク同士を適切に接続する中継装置の技術が知られている（例えば、特許文献１〜４参照）。
【０００３】
特許文献１には、ＨＤＬＣショートパケットの発生を阻止したり、ショートパケットを廃棄したりすることにより、ＨＤＬＣ回路内の論理回路を簡素化し、消費電力を低減するための技術が開示されている。その特許文献１の技術では、ＨＤＬＣ送信回路は、入力された送信パケットデータにＦＣＳデータ部分を付加し、ＦＣＳデータ部分が付加されたオクテット単位の送信パケットデータに、オクテット単位のフラグデータ部分を付加し、フラグデータ部分が付加された送信パケットデータに’０’インサーションを行っている。また、ＨＤＬＣ受信回路は、入力された受信パケットデータからフラグデータ部分を削除し、フラグデータ部分が削除された受信パケットデータのパケット長が所定のバイト数未満のショートパケットを廃棄する。廃棄しなかった受信パケットデータから’０’インサーションされたビットを削除し、’０’インサーションされたビットが削除された受信パケットデータからＦＣＳデータ部分を削除する。特許文献２に記載の技術は、このような構成・動作を備えるフィルタリングブロックによって、廃棄される受信パケットの後段ブロックへ透過を抑制し、低消費電力化の効果を実現している。
【０００４】
特許文献２には、簡易な構成で、高速かつ柔軟なデータフィルタリングをすることができるデータフィルタリング装置に関する技術が開示されている。そのデータフィルタリング装置は、データパターン発生回路としてのカウンタ回路３３がデータフレームにおける位置に応じたパターンデータＣＮＴ［５：０］を、フレームデータＭＲＤ［７：０］に同期して順次発生し、フレームデータＭＲＤ［７：０］とともに、メモリ３６のアドレス入力端子に入力させている。この結果、フレームデータＭＲＤ［７：０］及びパターンデータＣＮＴ［５：０］が指定するアドレスアドレスに格納されている、フレームデータＭＲＤ［７：０］の値が選択条件を満たすか否かを示す値を有するデータが、メモリ３６から出力される。そして、そのデータ値に基づいて、判定回路４０が入力したデータフレームを出力するか否か判定する。特許文献２に記載の技術は、このような構成・動作によって、簡易な構成で、高速かつ柔軟なデータフィルタリングをすることができるデータフィルタリング装置を実現している。
【０００５】
特許文献３には、中継遅延を低減し、不正フレームの中継頻度を低減するができる、ＬＡＮ中継装置に関する技術が開示されている。そのＬＡＮ中継装置は、チェックサム確認部と、バッファ制御部とを備えている。そのチェックサム確認部は、フレームバッファと、受信フレームの所定の範囲に基づいて、エラー確認値を求めている。また、送信側が生成して受信フレームに格納したエラー確認のためのエラー検出情報を求めている。そのチェックサム確認部は、そのエラー検出情報とエラー確認値とが一致しない場合に、その受信フレームを不正フレームと判断する。また、バッファ制御部は、受信フレームをそのフレームの先頭からバッファリングし、判断結果が通知された場合にバッファリングを終了し、不正フレームと判断された場合にその受信フレームを廃棄する。このような技術によって、中継遅延を低減し、かつ、不正フレームの中継頻度を低減するができるという効果を実現している。
【０００６】
特許文献４には、コンピュータネットワークのスイッチ式中継装置を管理するための技術が開示されている。その技術において、中継装置の管理は、中継装置のポートに接続されたセグメントバスを有する中継装置により達成されている。スイッチエンジンは、イーサネット（登録商標）ネットワークからパケットを受信したポートによりセグメントバスへ送給されるパケットを供給する。アービタユニットは、どのポートがセグメントバスへのパケットの送給が許されるかを決定する。マネージメントユニットは、第１セグメントバスから第２セグメントバスへ選択されたポートを転送する命令を受け取り、そしてアービタユニットは、第１セグメントバスから第２セグメントバスへの選択されたポートの転送が行われるまでいずれのポートも第１及び第２のセグメントバスへパケットを送給するのを防止するようにアクチベートされる。このような技術によって、１００メガビット／秒の高いデータレートのネットワークから、１０メガビット／秒の低いデータレートのネットワークへのパケットの中継を実現している。また、１０メガビット／秒の低いデータレートのネットワークから１００メガビット／秒の高いデータレートのネットワークへの中継を実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−４０６５８号公報
【特許文献２】特開２００４−４０７０８号公報
【特許文献３】特開２０１０−１４８０３１号公報
【特許文献４】特開平１０−２１００６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のように、ＩＥＥＥ８０２．３などの規格に対応して設けられたイーサネット（登録商標）を使用するＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）から、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）などの規格に対応して設けられたＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）へのデータを中継する技術が知られている。
【０００９】
イーサネット（登録商標）の規格上、最小フレーム（パケット）サイズは６４バイトであるが、予期せぬタイミングでの電源Ｏｎ／Ｏｆｆや、活線挿抜などにより６４バイト未満のショートフレーム（ショートパケット）が入力されることがある。そのようなショートフレーム（ショートパケット）が発生すると、無駄なショートフレーム（ショートパケット）を透過してしまい、転送効率が低下するという問題点がある。
【００１０】
本発明が解決しようとする課題は、イーサネット（登録商標）からの６４バイト未満のショートフレーム（ショートパケット）を廃棄し、ＷＡＮ側へ透過させないフィルタリング回路を搭載したデータ中継装置を提供することにある。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
上記の課題を解決するために、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線（６）を介して供給されるフレームを受け取ってフィルタリングするフィルタリング回路（３）を以下にように構成する。そのフィルタリング回路（３）は、フレームのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）に基づいて、フレームからデータ部分を抽出するＳＦＤ検出部（１３）と、ＳＦＤ検出部（１３）から供給されるデータ部分を保持するメモリブロック（１２）と、ＳＦＤ検出部（１３）から供給されるデータ部分のデータサイズが、許容される最小データサイズ未満か否かを判定するデータサイズ検出部（１４）と、メモリブロック（１２）にデータ部分を格納するときの書き込みメモリアドレスを指定する書き込みメモリアドレス生成部（１５）とを備えているものとする。
ここにおいて、データサイズ検出部（１４）は、現在処理しているフレームを現在フレームとしたときの現在フレームのデータ部分が最小データサイズ未満のとき、転送禁止命令を生成する。書き込みメモリアドレス生成部（１５）は、転送禁止命令に応答して、メモリブロック（１２）に格納されている現在フレームのデータ部分を、現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、イーサネット（登録商標）からの６４バイト未満のショートフレーム（ショートパケット）を廃棄し、ＷＡＮ側へ透過させないフィルタリング回路を搭載したデータ中継装置を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本実施形態のデータ転送装置が受け取るフレーム（パケット）の構成を例示するブロック図である。
【図２】図２は、本実施形態のデータ中継装置１の構成を例示するブロック図である。
【図３】図３は、本実施形態のデータ中継装置１を備えるチップ基板１１の構成を例示するブロック図である。
【図４】図４は、本実施形態のデータ中継装置１の動作を例示するタイミングチャートである。
【図５】図５は、本実施形態のフィルタリング回路３の構成を例示するブロック図である。
【図６】図６は、本実施形態のフィルタリング回路３の動作を例示するタイミングチャートである。
【図７】図７は、本実施形態のフィルタリング回路３の動作を例示するタイミングチャートである。
【図８】図８は、本実施形態の比較例を説明するためのタイミングチャートである。
【図９】図９は、レジスタにて構成されたフィルタリング回路の構成を概念的に示すブロック図である。
【図１０】図１０は、レジスタにて構成されたフィルタリング回路のレイアウトを示すレイアウト図である。
【図１１】図１１は、本願発明のデータ中継装置１のフィルタリング回路３の第２実施形態の構成を例示するブロック図である。
【発明を実施するための形態】
【００１５】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
図１は、本実施形態のデータ転送装置が受け取るフレーム（パケット）の構成を例示するブロック図である。図１に示されているように、イーサネット（登録商標）に対応したフレーム（パケット）は、１フレームと言う単位の中に７バイトのプリアンブルと、１バイトのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）と、６０バイト以上のペイロードと、４バイトのＦＣＳ（Ｆｒａｍｅ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ）を備えている。このうち有効データとなるペイロードとＦＣＳ部分を、有効フレーム（有効パケット）と呼ぶ。
【００１７】
イーサネット（登録商標）の規格上、最小フレーム（パケット）サイズは６４バイトである。したがって、通常時は有効フレームが６４バイト以上となるように構成される。イーサネット（登録商標）における最小フレーム長が６４バイト＝５１２ビットであるにもかかわらず、送出するデータが小さく、有効フレーム長が６４バイトに満たない場合には、足りない分を０で埋めて６４バイトとしている。
【００１８】
しかしながら、予期せぬタイミングでの電源Ｏｎ／Ｏｆｆや、活線挿抜などにより６４バイト未満のショートフレーム（ショートパケット）が生成されることがある。ショートフレーム（ショートパケット）が発生し、そのショートフレーム（ショートパケット）を透過してしまうと、転送効率が低下してしまう。
【００１９】
本実施形態のデータ中継装置は、イーサネット（登録商標）からの６４バイト未満のショートフレーム（ショートパケット）を廃棄し、ＷＡＮ側へ透過させないフィルタリング回路を搭載している。また、フィルタリング回路は、メモリ回路（メモリＩＣ）を使用して、６４バイト未満のショートフレーム（ショートパケット）の廃棄を実現している。
【００２０】
図２は、本実施形態のデータ中継装置１の構成を例示するブロック図である。図２に示されているように、データ中継装置１は、ＬＡＮ６とＷＡＮ７間に配置されている。データ中継装置１は、データ変換ブロック２を備えている。そのデータ変換ブロック２は、ＬＡＮ側から供給されるＬＡＮイネーブル信号ＬＡＮ＿ＥＮとＬＡＮ用データＬＡＮ＿ＤＴとを受け取り、ＷＡＮ用データＷＡＮ＿ＤＴを生成してＷＡＮ７に供給する。
【００２１】
データ変換ブロック２は、フィルタリング回路３と、速度変換用ＦＩＦＯ４と、ＷＡＮ用データ作成部５とを備え、ＬＡＮ６からＷＡＮ７へのデータ変換を実行する。
【００２２】
フィルタリング回路３は、ＬＡＮ側から供給されるＬＡＮのデータ（ＬＡＮ用データＬＡＮ＿ＤＴ）と、データの有効を示すイネーブル信号（ＬＡＮイネーブル信号ＬＡＮ＿ＥＮ）とを受けとる。
フィルタリング回路３では、必要なデータ（ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤ）を抽出する。また、フィルタリング回路３は、データ有効信号（ＦＩＦＯ書き込み有効信号ＦＩＦＯ＿ＷＶＡＬＩＤ）を速度変換用ＦＩＦＯ４に供給する。データ変換ブロック２の内部において、ここまでの動作は、ＬＡＮ側の通信速度で行われる。
【００２３】
速度変換用ＦＩＦＯ４は、フィルタリング回路３から供給されるデータ（ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤ）を、ＷＡＮ側の通信速度で読み出して、ＷＡＮ用データ作成部５に供給する。
【００２４】
ＷＡＮ用データ作成部５は、ＦＩＦＯに書き込まれていたデータを、ＦＩＦＯ読み出しデータＦＩＦＯ＿ＲＤとして読み出す。また、ＷＡＮ用データ作成部５は、データの有効信号（ＦＩＦＯ読み出し有効信号ＦＩＦＯ＿ＲＶＡＬＩＤ）を読みだして、ＷＡＮ用のデータ（ＷＡＮ用データＷＡＮ＿ＤＴ）を生成し、ＷＡＮ７側へ供給する。
【００２５】
本実施形態のデータ変換ブロック２において、フィルタリング回路３は、ＬＡＮ側のデータをフィルタリングする機能を備えている。このような構成・動作によって。転送効率低下を防ぐことが可能である。
【００２６】
図３は、本実施形態のデータ中継装置１を備えるチップ基板１１の構成を例示するブロック図である。データ中継装置１のデータ変換ブロック２は、フィルタリング回路３を備えている。そのフィルタリング回路３には、メモリブロック１２が設けられている。そのメモリブロック１２には、メモリセル１２ａとＹデコーダ１２ｂとＸデコーダ１２ｃとが設けられている。本実施形態のフィルタリング回路３は、必要なデータ（ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤ）を抽出し、シフトレジスタ構成ではなく、メモリブロック１２のメモリセル１２ａに格納している。メモリブロック１２を設けることにより、フィルタリング回路３における記憶領域が集中配置される。そのため、配線遅延のばらつきによるタイミング問題を回避することが可能となる。また、フィルタリング条件のフレーム（パケット）サイズが変更になった場合の対応も容易になる。
【００２７】
図４は、本実施形態のデータ中継装置１の動作を例示するタイミングチャートである。データ中継装置１は、図４のタイムチャートに示されているように、本実施形態のデータ中継装置１のデータ変換ブロック２において、データ変換ブロック２内部のフィルタリング回路３は、６４バイト以上のフレーム（パケット）を受け取った場合、ＦＩＦＯ書き込み有効信号ＦＩＦＯ＿ＷＶＡＬＩＤとＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤとを出力する。そのフィルタリング回路３は、６４バイト未満のショートフレーム（パケット）を受け取った場合、ＦＩＦＯ書き込み有効信号ＦＩＦＯ＿ＷＶＡＬＩＤとＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤとの出力を禁止する。それによって、６４バイト未満のショートフレーム（パケット）は、廃棄される。このような構成・動作により、フレーム（パケット）の転送効率を上げることが出来る。更に６４バイト未満のショートフレーム（パケット）を廃棄することで、不測の動作による不具合の回避や、無駄なフレーム（パケット）転送を回避することによる低消費電力化の効果も得られる。
【００２８】
図５は、本実施形態のデータ中継装置１における、データ変換ブロック２のフィルタリング回路３の構成を例示するブロック図である。図５に示されているように、フィルタリング回路３は、メモリブロック１２と、ＳＦＤ検出ブロック１３と、パケットサイズ検出ブロック１４と、ライトアドレス生成ブロック１５と、リードアドレス生成ブロック１６とを備えている。また、パケットサイズ検出ブロック１４は、カウンタ１７と判定部１８とを備えている。
【００２９】
ＳＦＤ検出ブロック１３は、イーサネット（登録商標）から入力されるフレームの中から、フレーム（パケット）のスタート部分を検出する。パケットサイズ検出ブロック１４は、フレーム（パケット）が、６４バイト未満かそれ以上かを監視する。ライトアドレス生成ブロック１５は、フレーム（パケット）をメモリブロック１２に書き込むためのライトアドレスを生成している。リードアドレス生成ブロック１６は、パケットサイズ検出ブロック１４にて６４バイト以上を確認した後、メモリブロック１２に対してリード命令を行う。デュアルポートＲＡＭを使用したメモリブロック１２は、イーサネット（登録商標）より入力されたフレーム（パケット）を保持し、ＷＡＮ７側に出力する。
【００３０】
ＳＦＤ検出ブロック１３は、ＬＡＮ用データＬＡＮ＿ＤＴとＬＡＮイネーブル信号ＬＡＮ＿ＥＮとを受け取る。ＳＦＤ検出ブロック１３は、メモリ書き込みデータＭＥＭ＿ＷＤと、メモリ書き込み許可信号ＭＥＭ＿ＷＥと、フレーム（パケット）用のＶＡＬＩＤ信号（パケット有効信号ＰＫＴ＿ＶＡＬＩＤ）とを生成し、後段の機能ブロックに供給する。
【００３１】
パケットサイズ検出ブロック１４のカウンタ１７は、パケット有効信号ＰＫＴ＿ＶＡＬＩＤを受け取り、そのパケット有効信号ＰＫＴ＿ＶＡＬＩＤに基づいて、フレーム（パケット）のバイト数をカウントする。カウンタ１７は、カウントした結果を判定部１８に供給する。判定部１８は、カウンタ１７から供給されるカウント値に基づいて、フレーム（パケット）サイズが６４バイト以上か否かを判定する。
【００３２】
パケットサイズ検出ブロック１４の判定部１８は、フレーム（パケット）サイズが６４バイト未満のとき、読み出し不許可信号ＲＥＡＤ＿ＮＧをライトアドレス生成ブロック１５に供給する。パケットサイズ検出ブロック１４の判定部１８は、フレーム（パケット）サイズが６４バイト以上のとき、読み出し許可信号ＲＥＡＤ＿ＯＫをリードアドレス生成ブロック１６に供給する。
【００３３】
ライトアドレス生成ブロック１５は、メモリ書き込み許可信号ＭＥＭ＿ＷＥを受け取る。ライトアドレス生成ブロック１５は、そのメモリ書き込み許可信号ＭＥＭ＿ＷＥに応答してメモリ書き込みアドレスＭＥＭ＿ＷＡを生成してメモリブロック１２に供給する。また、ライトアドレス生成ブロック１５は、読み出し不許可信号ＲＥＡＤ＿ＮＧに応答して、メモリ書き込みアドレスＭＥＭ＿ＷＡの供給を停止する。
【００３４】
リードアドレス生成ブロック１６は、読み出し許可信号ＲＥＡＤ＿ＯＫを受け取る。リードアドレス生成ブロック１６は、読み出し許可信号ＲＥＡＤ＿ＯＫに応答して、メモリ読み出しアドレスＭＥＭ＿ＲＡとメモリ読み出し許可信号ＭＥＭ＿ＲＥとをメモリブロック１２に供給する。
【００３５】
メモリブロック１２は、メモリ読み出しアドレスＭＥＭ＿ＲＡとメモリ読み出し許可信号ＭＥＭ＿ＲＥとに応答して、ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤとＦＩＦＯ書き込み有効信号ＦＩＦＯ＿ＷＶＡＬＩＤを生成し、後段の速度変換用ＦＩＦＯ４に供給する。
【００３６】
以下に、本実施形態のフィルタリング回路３の動作について、説明を行う。図６、図７は、本実施形態のフィルタリング回路３の動作を例示するタイミングチャートである。図６は、データ中継装置１が６４バイト以上のフレーム（パケット）を受け取ったときのフィルタリング回路３の動作を例示している。図７は、データ中継装置１が６４バイト未満のフレーム（パケット）を受け取ったときのフィルタリング回路３の動作を例示している。
【００３７】
図６を参照すると、６４バイト以上のフレーム（パケット）を受け取った場合の動作において、時刻ｔ１でＬＡＮ用データＬＡＮ＿ＤＴとＬＡＮイネーブル信号ＬＡＮ＿ＥＮとを受け取る。このとき、パケットサイズ検出ブロック１４のバイトカウント値ＢＹＴＥ＿ＣＮＴが０に設定される。その後、ＬＡＮ＿ＥＮが非アクティブになることでフレーム（パケット）の終了と判断する。
【００３８】
時刻ｔ２において、ＳＦＤ検出ブロック１３は、フレーム（パケット）の先頭を認識するために、ＳＦＤを検出する。具体的には、ＳＦＤ検出ブロック１３は、ＬＡＮ＿ＥＮがアクティブになった後、ＬＡＮ＿ＤＴから規則的なデータ（プリアンブル）が入力されるが、あるタイミングでデータが１ビット不規則になる。それをＳＦＤとして判断し、ＳＦＤの次のデータをフレーム（パケット）の先頭と認識する。ＳＦＤ検出ブロック１３は、プリアンブルとＳＦＤを削除して、メモリへライトするデータ（メモリ書き込みデータＭＥＭ＿ＷＤ）と、メモリ書き込み許可信号ＭＥＭ＿ＷＥとを後段の回路ブロックに供給する。また、ＳＦＤ検出ブロック１３は、ＳＦＤの検出に応答して、パケット有効信号ＰＫＴ＿ＶＡＬＩＤをパケットサイズ検出ブロック１４に供給する。ライトアドレス生成ブロック１５は、ＳＦＤ検出ブロック１３にて生成されたライトイネーブル信号により、メモリ書き込みデータＭＥＭ＿ＷＤに対応するメモリブロック１２のライトアドレスとして、メモリ書き込みアドレスＭＥＭ＿ＷＡを生成する。
【００３９】
時刻ｔ２以降、パケットサイズ検出ブロック１４のカウンタ１７は、フレーム（パケット）が有効であることを示すための信号（パケット有効信号ＰＫＴ＿ＶＡＬＩＤ）により、フレーム（パケット）のバイト数を監視する。判定部１８は、その監視結果に基づいて、６４バイト以上であればリードを開始させるための命令（読み出し許可信号ＲＥＡＤ＿ＯＫ）を生成する。
【００４０】
図６に示されているように、時刻ｔ３において、パケットサイズ検出ブロック１４フレーム（パケット）のバイト数が６４バイト以上であると判断する。時刻ｔ４において、パケットサイズ検出ブロック１４は、読み出し許可信号ＲＥＡＤ＿ＯＫを生成し、リードアドレス生成ブロック１６に供給する。
【００４１】
パケットサイズ検出ブロック１４から読み出し許可信号ＲＥＡＤ＿ＯＫが出力されると、リードアドレス生成ブロック１６は、メモリブロック１２に対してリードを許可するイネーブル信号（メモリ読み出し許可信号ＭＥＭ＿ＲＥ）とメモリ読み出しアドレスＭＥＭ＿ＲＡとを通知する。そのメモリ読み出し許可信号ＭＥＭ＿ＲＥとメモリ読み出しアドレスＭＥＭ＿ＲＡとに応答して、メモリブロック１２からはフレーム（パケット）の読み出しが行われる。読み出されたデータは、後段の速度変換用ＦＩＦＯ４へ供給される。メモリブロック１２から読みだされたデータは、ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤとして、速度変換用ＦＩＦＯ４に供給される。また、フィルタリング回路３は、フレーム（パケット）のＶＡＬＩＤ信号、及びＦＩＦＯのライトイネーブル信号を出力する。
【００４２】
６４バイト未満のフレーム（パケット）を受け取った場合の動作において説明を行う。図７を参照すると、ＬＡＮ用データＬＡＮ＿ＤＴとＬＡＮイネーブル信号ＬＡＮ＿ＥＮとを受け取り、フレーム（パケット）のバイト数を監視するまでの動作は、６４バイト以上のフレーム（パケット）を受け取った場合と同様である。
【００４３】
図７に示されているように、時刻ｔ５において、パケットサイズ検出ブロック１４は、フレーム（パケット）用のＶＡＬＩＤ信号（パケット有効信号ＰＫＴ＿ＶＡＬＩＤ）により、フレーム（パケット）のバイト数を監視し、フレーム（パケット）サイズが６４バイト未満であると判断する。時刻ｔ６において、パケットサイズ検出ブロック１４は、ライトアドレス生成ブロック１５に対してフレーム（パケット）が６４バイト未満であることを示す信号（読み出し不許可信号ＲＥＡＤ＿ＮＧ）を供給する。
【００４４】
ライトアドレス生成ブロック１５は、フレーム（パケット）サイズが６４バイト未満の場合、ライトアドレスを廃棄フレーム（パケット）のスタートアドレスまで戻す。ライトアドレス生成ブロック１５は、次のフレーム（パケット）のライトイネーブルに応答して、そのアドレスからカウントアップする。
【００４５】
上述したように、本実施形態のフィルタリング回路３において、ＳＦＤが実データの先頭と認識された後、ライトアドレス生成ブロック１５は、そこからライトアドレスを生成（カウントアップ）していく。ライトアドレス生成ブロック１５は、前回ライトが終了した最終アドレスを保持している。ライトアドレス生成ブロック１５は、その最終アドレスをスタートとし、以降は、そこからカウントアップされていく。アドレスがＦｕｌｌ状態になったら、またゼロに戻り、カウントアップする。
【００４６】
上述のように、本実施形態のフィルタリング回路３は、データ長が６４バイト未満だった場合、ライトアドレスは前回ライトが終了した最終アドレスまで戻す。そして、戻したアドレスをスタートとし、次のパケットで再びカウントアップされる。リードアドレスは、パケット長を監視しているカウンタが６４バイト以上を認識した時点で、カウントアップを開始する。リードアドレスも前回リードが終了した最終アドレスからカウントアップする。
【００４７】
［比較例］
以下に、本実施形態の比較例について説明を行う。図８は、本実施形態の比較例を説明するためのタイミングチャートである。図８は、本実施形態のフィルタリング回路３を備えていないデータ中継装置１の動作を例示している。図８に示されているように、フィルタリング回路３を備えていないデータ中継装置１は、ショートフレーム（パケット）が発生すると、その無駄なショートフレーム（パケット）を透過してしまう。そのため、ネットワーク全体における転送効率が低下することになる。
【００４８】
また、上述の特許文献の技術では、ショートフレーム（パケット）を廃棄する目的のために、レジスタにて構成されたフィルタリング回路を備えている。図９は、レジスタにて構成されたフィルタリング回路の構成を概念的に示すブロック図である。図９に示す回路は、データ信号シフト部と、Ｌｅｖｅｌ変換部と、制御信号シフト部と、パケットサイズ検出ブロックと、ＶＡＬＩＤ生成部とを備えている。
【００４９】
データ信号シフト部は、パケットデータ入力ＤＩＮを４ｂｙｔｅ（３２ｂｉｔ）分シフトし、パケットデータ出力ＤＯＵＴする。Ｌｅｖｅｌ変換部は、ＰＬＳ入力１ｂｉｔパルスを１ｂｙｔｅ（８ｂｉｔ）分引延ばす。制御信号シフト部は、Ｌｅｖｅｌ変換部により１ｂｙｔｅ（８ｂｉｔ）分、引延ばされた出力信号を４ｂｙｔｅ（３２ｂｉｔ）分シフトし出力する。
【００５０】
パケットサイズ検出部は、制御信号シフト部からの出力信号に対し、マスク制御するための信号を生成する。また、４ｂｙｔｅ未満のショートパケットを検知する。ＶＡＬＩＤ生成部は、制御信号シフト部からの出力信号と、パケットサイズ検出部からの出力信号とを入力とするＮＯＲ論理回路であり、マスク処理後、その出力を出力信号ＶＡＬＩＤ＿ＯＵＴとする。
【００５１】
図１０は、レジスタにて構成されたフィルタリング回路のレイアウトを示すレイアウト図である。図１０に示されているように、フィルタリング回路がレジスタ構成の場合、レイアウト時に個々のＦＦを集中配置させることが困難になる。そのため、配線遅延にばらつきが生じ、高速動作に対応できない。また、フィルタリング条件であるフレーム（パケット）サイズが変更された場合の回路修正が容易ではない。
【００５２】
本実施形態のデータ中継装置１は、６４バイト未満のショートフレーム（パケット）を廃棄し、それによりフレーム（パケット）の転送効率を上げることが可能となる。また、本実施形態のデータ中継装置１のフィルタリング回路３には、メモリブロック１２が備えられている。フレームを保持する記憶領域を、メモリにて構成することにより、配線ばらつきの低減や回路変更時、変更量を少なくすることが出来る。これによって、ディグレード等の影響を回避しやすいデータ中継装置１を構成することが可能となる。また、６４バイト未満のショートフレーム（パケット）を廃棄することで、不測の動作による不具合の回避や、無駄なフレーム（パケット）転送を回避することによる低消費電力化の効果も得られる。
【００５３】
［第２実施形態］
以下に、本願発明の第２実施形態について説明を行う。図１１は、本願発明のデータ中継装置１のフィルタリング回路３の第２実施形態の構成を例示するブロック図である。第２実施形態のフィルタリング回路３において、判定部１８は比較値保持領域２１を備えている。その比較値保持領域２１は、比較値の変更が可能なように構成されている。判定部１８の比較値を変更することで、フィルタリング回路３におけるフィルタリング条件のフレーム（パケット）サイズを変更することが可能となる。これによって、第２実施形態のフィルタリング回路３は、６４バイト未満のショートフレーム（パケット）を廃棄するだけでなく、フィルタリング条件であるフレーム（パケット）サイズが変更された場合でも、容易に対応することが可能である。
【００５４】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００５５】
［付記］
（付記１）ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線を介して供給されるフレームを受け取るフィルタリング回路と、
上記のフィルタリング回路の後段に配置され、上記のフレームからプリアンブル部分が除かれたデータを保持する速度変換用ＦＩＦＯと、
上記の速度変換用ＦＩＦＯの後段に配置され、上記の速度変換用ＦＩＦＯに保持されている上記のデータを読み出してＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）用データを生成し、上記のＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）用データをＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線に供給するＷＡＮ用データ生成部と
を具備し、
上記のフィルタリング回路は、
上記のフレームのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）に基づいて、上記のフレームからデータ部分を抽出するＳＦＤ検出部と、
上記のＳＦＤ検出部から供給される上記のデータ部分を保持するメモリブロックと、
上記のＳＦＤ検出部から供給される上記のデータ部分のデータサイズが、許容される最小データサイズ未満か否かを判定するデータサイズ検出部と、
上記のメモリブロックに上記のデータ部分を格納するときの書き込みメモリアドレスを指定する書き込みメモリアドレス生成部と
を備え、
上記のデータサイズ検出部は、
上記のフレームを現在フレームとしたときの上記の現在フレームの上記のデータ部分が上記の最小データサイズ未満のとき、転送禁止命令を生成し、
上記の書き込みメモリアドレス生成部は、
上記の転送禁止命令に応答して、上記のメモリブロックに格納されている上記の現在フレームのデータ部分を、上記の現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する
データ中継装置。
【００５６】
（付記２）上記したデータ中継装置において、
上記のＳＦＤ検出部は、
上記のデータ部分の抽出開始に応答して、書き込み開始命令を上記の書き込みメモリアドレス生成部に供給し、
上記の書き込みメモリアドレス生成部は、
上記の転送禁止命令を受け取った後で、かつ、上記の次のフレームのデータ部分の書き込み開始命令を受け取ったときに、上記の次のフレームのデータ部分を格納するときの書き込みメモリアドレスとして、上記のメモリブロックに格納されている上記の最小データサイズ未満のデータ部分を上書きするような書き込みメモリアドレスを指定する
データ中継装置。
【００５７】
（付記３）上記したデータ中継装置において、
上記の書き込みメモリアドレス生成部は、
上記のメモリブロックに上記のデータ部分を格納するときの書き込みメモリアドレスを連続アドレスで指定し、
上記の転送禁止命令を受け取った後で、かつ、上記の次のフレームのデータ部分の書き込み開始命令を受け取ったときに、上記の連続アドレスの先頭メモリアドレスを、上記の次のフレームのデータ部分の先頭を格納するときの書き込みメモリアドレスとして指定し、
上記の先頭メモリアドレスからの連続アドレスを、上記の次のフレームのデータ部分を格納するときの書き込みメモリアドレスとして指定する
データ中継装置。
【００５８】
（付記４）上記したデータ中継装置において、
上記のフィルタリング回路は、さらに、
上記のメモリブロックから上記のデータ部分を読み出すときの読み出しメモリアドレスを指定する読み出しメモリアドレス生成部を備え、
上記のデータサイズ検出部は、
上記のデータ部分が上記の最小データサイズ以上のとき、読み出し開始命令を上記の読み出しメモリアドレス生成部に供給し、
上記の読み出しメモリアドレス生成部は、
上記の読み出し開始命令に応答して、上記の読み出しメモリアドレスと読み出し許可信号とを上記のメモリブロックに供給し、
上記のメモリブロックは、
上記の読み出しメモリアドレスに対応して読みだされた上記のデータ部分を、上記の速度変換用ＦＩＦＯに供給する
データ中継装置。
【００５９】
（付記５）上記したデータ中継装置において、
上記のデータサイズ検出部は、
上記のデータ部分のデータサイズを測定した測定結果を示すカウンタ値を出力するカウンタと、
上記のカウンタ値との比較に使用される比較用設定値を保持し、上記のカウンタ値と上記の比較用設定値との比較結果に基づいて、上記のデータ部分のデータサイズが、上記の最小データサイズ未満か否かを判定する判定部と
を備え、
上記の判定部は、
上記の最小データサイズが６４バイトとなるような上記の比較用設定値を保持する
データ中継装置。
【００６０】
（付記６）上記したデータ中継装置において、
上記の判定部は、
上記の比較用設定値の変更命令に応答して、上記の比較用設定値を更新する
データ中継装置。
【００６１】
（付記７）上記したデータ中継装置において、
上記のメモリブロックは、
アレイ状に配置された複数のメモリセルを有するメモリセルアレイと、
上記のメモリセルアレイに対するデータの入出力を制御する制御回路と
を備え、
上記の制御回路は、
上記の書き込みメモリアドレスに基づいて上記のメモリセルアレイの記憶領域を特定し、上記の記憶領域に上記のＳＦＤ検出部から供給される上記のデータ部分を格納する
データ中継装置。
【符号の説明】
【００６２】
１…データ中継装置
２…データ変換ブロック
３…フィルタリング回路
４…速度変換用ＦＩＦＯ
５…ＷＡＮ用データ作成部
６…ＬＡＮ
７…ＷＡＮ
１１…チップ基板
１２…メモリブロック
１２ａ…メモリセル
１２ｂ…Ｙデコーダ
１２ｃ…Ｘデコーダ
１３…ＳＦＤ検出ブロック
１４…パケットサイズ検出ブロック
１５…ライトアドレス生成ブロック
１６…リードアドレス生成ブロック
１７…カウンタ
１８…判定部
２１…比較値保持領域
ＬＡＮ＿ＥＮ…ＬＡＮイネーブル信号
ＬＡＮ＿ＤＴ…ＬＡＮ用データ
ＦＩＦＯ＿ＷＶＡＬＩＤ…ＦＩＦＯ書き込み有効信号
ＦＩＦＯ＿ＷＤ…ＦＩＦＯ書き込みデータ
ＦＩＦＯ＿ＲＶＡＬＩＤ…ＦＩＦＯ読み出し有効信号
ＦＩＦＯ＿ＲＤ…ＦＩＦＯ読み出しデータ
ＷＡＮ＿ＤＴ…ＷＡＮ用データ
ＭＥＭ＿ＷＤ…メモリ書き込みデータ
ＭＥＭ＿ＷＥ…メモリ書き込み許可信号
ＭＥＭ＿ＷＡ…メモリ書き込みアドレス
ＰＫＴ＿ＶＡＬＩＤ…パケット有効信号
ＲＥＡＤ＿ＮＧ…読み出し不許可信号
ＲＥＡＤ＿ＯＫ…読み出し許可信号
ＭＥＭ＿ＲＡ…メモリ読み出しアドレス
ＭＥＭ＿ＲＥ…メモリ読み出し許可信号
ＰＫＴ＿ＶＡＬＩＤ…パケット有効信号
ＢＹＴＥ＿ＣＮＴ…バイトカウント値
【技術分野】
【０００１】
本発明は、フィルタリング回路及びフィルタリング回路を備えたデータ中継装置に関する。
【背景技術】
【０００２】
インターネットを利用したサービスの普及や情報通信技術の進歩に伴って、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）とＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）とを接続する中継装置が普及してきている。中継装置は、プロトコルなどが異なるネットワーク同士を接続する機能を備えている。ネットワーク同士を適切に接続する中継装置の技術が知られている（例えば、特許文献１〜４参照）。
【０００３】
特許文献１には、ＨＤＬＣショートパケットの発生を阻止したり、ショートパケットを廃棄したりすることにより、ＨＤＬＣ回路内の論理回路を簡素化し、消費電力を低減するための技術が開示されている。その特許文献１の技術では、ＨＤＬＣ送信回路は、入力された送信パケットデータにＦＣＳデータ部分を付加し、ＦＣＳデータ部分が付加されたオクテット単位の送信パケットデータに、オクテット単位のフラグデータ部分を付加し、フラグデータ部分が付加された送信パケットデータに’０’インサーションを行っている。また、ＨＤＬＣ受信回路は、入力された受信パケットデータからフラグデータ部分を削除し、フラグデータ部分が削除された受信パケットデータのパケット長が所定のバイト数未満のショートパケットを廃棄する。廃棄しなかった受信パケットデータから’０’インサーションされたビットを削除し、’０’インサーションされたビットが削除された受信パケットデータからＦＣＳデータ部分を削除する。特許文献２に記載の技術は、このような構成・動作を備えるフィルタリングブロックによって、廃棄される受信パケットの後段ブロックへ透過を抑制し、低消費電力化の効果を実現している。
【０００４】
特許文献２には、簡易な構成で、高速かつ柔軟なデータフィルタリングをすることができるデータフィルタリング装置に関する技術が開示されている。そのデータフィルタリング装置は、データパターン発生回路としてのカウンタ回路３３がデータフレームにおける位置に応じたパターンデータＣＮＴ［５：０］を、フレームデータＭＲＤ［７：０］に同期して順次発生し、フレームデータＭＲＤ［７：０］とともに、メモリ３６のアドレス入力端子に入力させている。この結果、フレームデータＭＲＤ［７：０］及びパターンデータＣＮＴ［５：０］が指定するアドレスアドレスに格納されている、フレームデータＭＲＤ［７：０］の値が選択条件を満たすか否かを示す値を有するデータが、メモリ３６から出力される。そして、そのデータ値に基づいて、判定回路４０が入力したデータフレームを出力するか否か判定する。特許文献２に記載の技術は、このような構成・動作によって、簡易な構成で、高速かつ柔軟なデータフィルタリングをすることができるデータフィルタリング装置を実現している。
【０００５】
特許文献３には、中継遅延を低減し、不正フレームの中継頻度を低減するができる、ＬＡＮ中継装置に関する技術が開示されている。そのＬＡＮ中継装置は、チェックサム確認部と、バッファ制御部とを備えている。そのチェックサム確認部は、フレームバッファと、受信フレームの所定の範囲に基づいて、エラー確認値を求めている。また、送信側が生成して受信フレームに格納したエラー確認のためのエラー検出情報を求めている。そのチェックサム確認部は、そのエラー検出情報とエラー確認値とが一致しない場合に、その受信フレームを不正フレームと判断する。また、バッファ制御部は、受信フレームをそのフレームの先頭からバッファリングし、判断結果が通知された場合にバッファリングを終了し、不正フレームと判断された場合にその受信フレームを廃棄する。このような技術によって、中継遅延を低減し、かつ、不正フレームの中継頻度を低減するができるという効果を実現している。
【０００６】
特許文献４には、コンピュータネットワークのスイッチ式中継装置を管理するための技術が開示されている。その技術において、中継装置の管理は、中継装置のポートに接続されたセグメントバスを有する中継装置により達成されている。スイッチエンジンは、イーサネット（登録商標）ネットワークからパケットを受信したポートによりセグメントバスへ送給されるパケットを供給する。アービタユニットは、どのポートがセグメントバスへのパケットの送給が許されるかを決定する。マネージメントユニットは、第１セグメントバスから第２セグメントバスへ選択されたポートを転送する命令を受け取り、そしてアービタユニットは、第１セグメントバスから第２セグメントバスへの選択されたポートの転送が行われるまでいずれのポートも第１及び第２のセグメントバスへパケットを送給するのを防止するようにアクチベートされる。このような技術によって、１００メガビット／秒の高いデータレートのネットワークから、１０メガビット／秒の低いデータレートのネットワークへのパケットの中継を実現している。また、１０メガビット／秒の低いデータレートのネットワークから１００メガビット／秒の高いデータレートのネットワークへの中継を実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−４０６５８号公報
【特許文献２】特開２００４−４０７０８号公報
【特許文献３】特開２０１０−１４８０３１号公報
【特許文献４】特開平１０−２１００６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のように、ＩＥＥＥ８０２．３などの規格に対応して設けられたイーサネット（登録商標）を使用するＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）から、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）などの規格に対応して設けられたＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）へのデータを中継する技術が知られている。
【０００９】
イーサネット（登録商標）の規格上、最小フレーム（パケット）サイズは６４バイトであるが、予期せぬタイミングでの電源Ｏｎ／Ｏｆｆや、活線挿抜などにより６４バイト未満のショートフレーム（ショートパケット）が入力されることがある。そのようなショートフレーム（ショートパケット）が発生すると、無駄なショートフレーム（ショートパケット）を透過してしまい、転送効率が低下するという問題点がある。
【００１０】
本発明が解決しようとする課題は、イーサネット（登録商標）からの６４バイト未満のショートフレーム（ショートパケット）を廃棄し、ＷＡＮ側へ透過させないフィルタリング回路を搭載したデータ中継装置を提供することにある。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
上記の課題を解決するために、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線（６）を介して供給されるフレームを受け取ってフィルタリングするフィルタリング回路（３）を以下にように構成する。そのフィルタリング回路（３）は、フレームのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）に基づいて、フレームからデータ部分を抽出するＳＦＤ検出部（１３）と、ＳＦＤ検出部（１３）から供給されるデータ部分を保持するメモリブロック（１２）と、ＳＦＤ検出部（１３）から供給されるデータ部分のデータサイズが、許容される最小データサイズ未満か否かを判定するデータサイズ検出部（１４）と、メモリブロック（１２）にデータ部分を格納するときの書き込みメモリアドレスを指定する書き込みメモリアドレス生成部（１５）とを備えているものとする。
ここにおいて、データサイズ検出部（１４）は、現在処理しているフレームを現在フレームとしたときの現在フレームのデータ部分が最小データサイズ未満のとき、転送禁止命令を生成する。書き込みメモリアドレス生成部（１５）は、転送禁止命令に応答して、メモリブロック（１２）に格納されている現在フレームのデータ部分を、現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、イーサネット（登録商標）からの６４バイト未満のショートフレーム（ショートパケット）を廃棄し、ＷＡＮ側へ透過させないフィルタリング回路を搭載したデータ中継装置を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本実施形態のデータ転送装置が受け取るフレーム（パケット）の構成を例示するブロック図である。
【図２】図２は、本実施形態のデータ中継装置１の構成を例示するブロック図である。
【図３】図３は、本実施形態のデータ中継装置１を備えるチップ基板１１の構成を例示するブロック図である。
【図４】図４は、本実施形態のデータ中継装置１の動作を例示するタイミングチャートである。
【図５】図５は、本実施形態のフィルタリング回路３の構成を例示するブロック図である。
【図６】図６は、本実施形態のフィルタリング回路３の動作を例示するタイミングチャートである。
【図７】図７は、本実施形態のフィルタリング回路３の動作を例示するタイミングチャートである。
【図８】図８は、本実施形態の比較例を説明するためのタイミングチャートである。
【図９】図９は、レジスタにて構成されたフィルタリング回路の構成を概念的に示すブロック図である。
【図１０】図１０は、レジスタにて構成されたフィルタリング回路のレイアウトを示すレイアウト図である。
【図１１】図１１は、本願発明のデータ中継装置１のフィルタリング回路３の第２実施形態の構成を例示するブロック図である。
【発明を実施するための形態】
【００１５】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
図１は、本実施形態のデータ転送装置が受け取るフレーム（パケット）の構成を例示するブロック図である。図１に示されているように、イーサネット（登録商標）に対応したフレーム（パケット）は、１フレームと言う単位の中に７バイトのプリアンブルと、１バイトのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）と、６０バイト以上のペイロードと、４バイトのＦＣＳ（Ｆｒａｍｅ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ）を備えている。このうち有効データとなるペイロードとＦＣＳ部分を、有効フレーム（有効パケット）と呼ぶ。
【００１７】
イーサネット（登録商標）の規格上、最小フレーム（パケット）サイズは６４バイトである。したがって、通常時は有効フレームが６４バイト以上となるように構成される。イーサネット（登録商標）における最小フレーム長が６４バイト＝５１２ビットであるにもかかわらず、送出するデータが小さく、有効フレーム長が６４バイトに満たない場合には、足りない分を０で埋めて６４バイトとしている。
【００１８】
しかしながら、予期せぬタイミングでの電源Ｏｎ／Ｏｆｆや、活線挿抜などにより６４バイト未満のショートフレーム（ショートパケット）が生成されることがある。ショートフレーム（ショートパケット）が発生し、そのショートフレーム（ショートパケット）を透過してしまうと、転送効率が低下してしまう。
【００１９】
本実施形態のデータ中継装置は、イーサネット（登録商標）からの６４バイト未満のショートフレーム（ショートパケット）を廃棄し、ＷＡＮ側へ透過させないフィルタリング回路を搭載している。また、フィルタリング回路は、メモリ回路（メモリＩＣ）を使用して、６４バイト未満のショートフレーム（ショートパケット）の廃棄を実現している。
【００２０】
図２は、本実施形態のデータ中継装置１の構成を例示するブロック図である。図２に示されているように、データ中継装置１は、ＬＡＮ６とＷＡＮ７間に配置されている。データ中継装置１は、データ変換ブロック２を備えている。そのデータ変換ブロック２は、ＬＡＮ側から供給されるＬＡＮイネーブル信号ＬＡＮ＿ＥＮとＬＡＮ用データＬＡＮ＿ＤＴとを受け取り、ＷＡＮ用データＷＡＮ＿ＤＴを生成してＷＡＮ７に供給する。
【００２１】
データ変換ブロック２は、フィルタリング回路３と、速度変換用ＦＩＦＯ４と、ＷＡＮ用データ作成部５とを備え、ＬＡＮ６からＷＡＮ７へのデータ変換を実行する。
【００２２】
フィルタリング回路３は、ＬＡＮ側から供給されるＬＡＮのデータ（ＬＡＮ用データＬＡＮ＿ＤＴ）と、データの有効を示すイネーブル信号（ＬＡＮイネーブル信号ＬＡＮ＿ＥＮ）とを受けとる。
フィルタリング回路３では、必要なデータ（ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤ）を抽出する。また、フィルタリング回路３は、データ有効信号（ＦＩＦＯ書き込み有効信号ＦＩＦＯ＿ＷＶＡＬＩＤ）を速度変換用ＦＩＦＯ４に供給する。データ変換ブロック２の内部において、ここまでの動作は、ＬＡＮ側の通信速度で行われる。
【００２３】
速度変換用ＦＩＦＯ４は、フィルタリング回路３から供給されるデータ（ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤ）を、ＷＡＮ側の通信速度で読み出して、ＷＡＮ用データ作成部５に供給する。
【００２４】
ＷＡＮ用データ作成部５は、ＦＩＦＯに書き込まれていたデータを、ＦＩＦＯ読み出しデータＦＩＦＯ＿ＲＤとして読み出す。また、ＷＡＮ用データ作成部５は、データの有効信号（ＦＩＦＯ読み出し有効信号ＦＩＦＯ＿ＲＶＡＬＩＤ）を読みだして、ＷＡＮ用のデータ（ＷＡＮ用データＷＡＮ＿ＤＴ）を生成し、ＷＡＮ７側へ供給する。
【００２５】
本実施形態のデータ変換ブロック２において、フィルタリング回路３は、ＬＡＮ側のデータをフィルタリングする機能を備えている。このような構成・動作によって。転送効率低下を防ぐことが可能である。
【００２６】
図３は、本実施形態のデータ中継装置１を備えるチップ基板１１の構成を例示するブロック図である。データ中継装置１のデータ変換ブロック２は、フィルタリング回路３を備えている。そのフィルタリング回路３には、メモリブロック１２が設けられている。そのメモリブロック１２には、メモリセル１２ａとＹデコーダ１２ｂとＸデコーダ１２ｃとが設けられている。本実施形態のフィルタリング回路３は、必要なデータ（ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤ）を抽出し、シフトレジスタ構成ではなく、メモリブロック１２のメモリセル１２ａに格納している。メモリブロック１２を設けることにより、フィルタリング回路３における記憶領域が集中配置される。そのため、配線遅延のばらつきによるタイミング問題を回避することが可能となる。また、フィルタリング条件のフレーム（パケット）サイズが変更になった場合の対応も容易になる。
【００２７】
図４は、本実施形態のデータ中継装置１の動作を例示するタイミングチャートである。データ中継装置１は、図４のタイムチャートに示されているように、本実施形態のデータ中継装置１のデータ変換ブロック２において、データ変換ブロック２内部のフィルタリング回路３は、６４バイト以上のフレーム（パケット）を受け取った場合、ＦＩＦＯ書き込み有効信号ＦＩＦＯ＿ＷＶＡＬＩＤとＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤとを出力する。そのフィルタリング回路３は、６４バイト未満のショートフレーム（パケット）を受け取った場合、ＦＩＦＯ書き込み有効信号ＦＩＦＯ＿ＷＶＡＬＩＤとＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤとの出力を禁止する。それによって、６４バイト未満のショートフレーム（パケット）は、廃棄される。このような構成・動作により、フレーム（パケット）の転送効率を上げることが出来る。更に６４バイト未満のショートフレーム（パケット）を廃棄することで、不測の動作による不具合の回避や、無駄なフレーム（パケット）転送を回避することによる低消費電力化の効果も得られる。
【００２８】
図５は、本実施形態のデータ中継装置１における、データ変換ブロック２のフィルタリング回路３の構成を例示するブロック図である。図５に示されているように、フィルタリング回路３は、メモリブロック１２と、ＳＦＤ検出ブロック１３と、パケットサイズ検出ブロック１４と、ライトアドレス生成ブロック１５と、リードアドレス生成ブロック１６とを備えている。また、パケットサイズ検出ブロック１４は、カウンタ１７と判定部１８とを備えている。
【００２９】
ＳＦＤ検出ブロック１３は、イーサネット（登録商標）から入力されるフレームの中から、フレーム（パケット）のスタート部分を検出する。パケットサイズ検出ブロック１４は、フレーム（パケット）が、６４バイト未満かそれ以上かを監視する。ライトアドレス生成ブロック１５は、フレーム（パケット）をメモリブロック１２に書き込むためのライトアドレスを生成している。リードアドレス生成ブロック１６は、パケットサイズ検出ブロック１４にて６４バイト以上を確認した後、メモリブロック１２に対してリード命令を行う。デュアルポートＲＡＭを使用したメモリブロック１２は、イーサネット（登録商標）より入力されたフレーム（パケット）を保持し、ＷＡＮ７側に出力する。
【００３０】
ＳＦＤ検出ブロック１３は、ＬＡＮ用データＬＡＮ＿ＤＴとＬＡＮイネーブル信号ＬＡＮ＿ＥＮとを受け取る。ＳＦＤ検出ブロック１３は、メモリ書き込みデータＭＥＭ＿ＷＤと、メモリ書き込み許可信号ＭＥＭ＿ＷＥと、フレーム（パケット）用のＶＡＬＩＤ信号（パケット有効信号ＰＫＴ＿ＶＡＬＩＤ）とを生成し、後段の機能ブロックに供給する。
【００３１】
パケットサイズ検出ブロック１４のカウンタ１７は、パケット有効信号ＰＫＴ＿ＶＡＬＩＤを受け取り、そのパケット有効信号ＰＫＴ＿ＶＡＬＩＤに基づいて、フレーム（パケット）のバイト数をカウントする。カウンタ１７は、カウントした結果を判定部１８に供給する。判定部１８は、カウンタ１７から供給されるカウント値に基づいて、フレーム（パケット）サイズが６４バイト以上か否かを判定する。
【００３２】
パケットサイズ検出ブロック１４の判定部１８は、フレーム（パケット）サイズが６４バイト未満のとき、読み出し不許可信号ＲＥＡＤ＿ＮＧをライトアドレス生成ブロック１５に供給する。パケットサイズ検出ブロック１４の判定部１８は、フレーム（パケット）サイズが６４バイト以上のとき、読み出し許可信号ＲＥＡＤ＿ＯＫをリードアドレス生成ブロック１６に供給する。
【００３３】
ライトアドレス生成ブロック１５は、メモリ書き込み許可信号ＭＥＭ＿ＷＥを受け取る。ライトアドレス生成ブロック１５は、そのメモリ書き込み許可信号ＭＥＭ＿ＷＥに応答してメモリ書き込みアドレスＭＥＭ＿ＷＡを生成してメモリブロック１２に供給する。また、ライトアドレス生成ブロック１５は、読み出し不許可信号ＲＥＡＤ＿ＮＧに応答して、メモリ書き込みアドレスＭＥＭ＿ＷＡの供給を停止する。
【００３４】
リードアドレス生成ブロック１６は、読み出し許可信号ＲＥＡＤ＿ＯＫを受け取る。リードアドレス生成ブロック１６は、読み出し許可信号ＲＥＡＤ＿ＯＫに応答して、メモリ読み出しアドレスＭＥＭ＿ＲＡとメモリ読み出し許可信号ＭＥＭ＿ＲＥとをメモリブロック１２に供給する。
【００３５】
メモリブロック１２は、メモリ読み出しアドレスＭＥＭ＿ＲＡとメモリ読み出し許可信号ＭＥＭ＿ＲＥとに応答して、ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤとＦＩＦＯ書き込み有効信号ＦＩＦＯ＿ＷＶＡＬＩＤを生成し、後段の速度変換用ＦＩＦＯ４に供給する。
【００３６】
以下に、本実施形態のフィルタリング回路３の動作について、説明を行う。図６、図７は、本実施形態のフィルタリング回路３の動作を例示するタイミングチャートである。図６は、データ中継装置１が６４バイト以上のフレーム（パケット）を受け取ったときのフィルタリング回路３の動作を例示している。図７は、データ中継装置１が６４バイト未満のフレーム（パケット）を受け取ったときのフィルタリング回路３の動作を例示している。
【００３７】
図６を参照すると、６４バイト以上のフレーム（パケット）を受け取った場合の動作において、時刻ｔ１でＬＡＮ用データＬＡＮ＿ＤＴとＬＡＮイネーブル信号ＬＡＮ＿ＥＮとを受け取る。このとき、パケットサイズ検出ブロック１４のバイトカウント値ＢＹＴＥ＿ＣＮＴが０に設定される。その後、ＬＡＮ＿ＥＮが非アクティブになることでフレーム（パケット）の終了と判断する。
【００３８】
時刻ｔ２において、ＳＦＤ検出ブロック１３は、フレーム（パケット）の先頭を認識するために、ＳＦＤを検出する。具体的には、ＳＦＤ検出ブロック１３は、ＬＡＮ＿ＥＮがアクティブになった後、ＬＡＮ＿ＤＴから規則的なデータ（プリアンブル）が入力されるが、あるタイミングでデータが１ビット不規則になる。それをＳＦＤとして判断し、ＳＦＤの次のデータをフレーム（パケット）の先頭と認識する。ＳＦＤ検出ブロック１３は、プリアンブルとＳＦＤを削除して、メモリへライトするデータ（メモリ書き込みデータＭＥＭ＿ＷＤ）と、メモリ書き込み許可信号ＭＥＭ＿ＷＥとを後段の回路ブロックに供給する。また、ＳＦＤ検出ブロック１３は、ＳＦＤの検出に応答して、パケット有効信号ＰＫＴ＿ＶＡＬＩＤをパケットサイズ検出ブロック１４に供給する。ライトアドレス生成ブロック１５は、ＳＦＤ検出ブロック１３にて生成されたライトイネーブル信号により、メモリ書き込みデータＭＥＭ＿ＷＤに対応するメモリブロック１２のライトアドレスとして、メモリ書き込みアドレスＭＥＭ＿ＷＡを生成する。
【００３９】
時刻ｔ２以降、パケットサイズ検出ブロック１４のカウンタ１７は、フレーム（パケット）が有効であることを示すための信号（パケット有効信号ＰＫＴ＿ＶＡＬＩＤ）により、フレーム（パケット）のバイト数を監視する。判定部１８は、その監視結果に基づいて、６４バイト以上であればリードを開始させるための命令（読み出し許可信号ＲＥＡＤ＿ＯＫ）を生成する。
【００４０】
図６に示されているように、時刻ｔ３において、パケットサイズ検出ブロック１４フレーム（パケット）のバイト数が６４バイト以上であると判断する。時刻ｔ４において、パケットサイズ検出ブロック１４は、読み出し許可信号ＲＥＡＤ＿ＯＫを生成し、リードアドレス生成ブロック１６に供給する。
【００４１】
パケットサイズ検出ブロック１４から読み出し許可信号ＲＥＡＤ＿ＯＫが出力されると、リードアドレス生成ブロック１６は、メモリブロック１２に対してリードを許可するイネーブル信号（メモリ読み出し許可信号ＭＥＭ＿ＲＥ）とメモリ読み出しアドレスＭＥＭ＿ＲＡとを通知する。そのメモリ読み出し許可信号ＭＥＭ＿ＲＥとメモリ読み出しアドレスＭＥＭ＿ＲＡとに応答して、メモリブロック１２からはフレーム（パケット）の読み出しが行われる。読み出されたデータは、後段の速度変換用ＦＩＦＯ４へ供給される。メモリブロック１２から読みだされたデータは、ＦＩＦＯ書き込みデータＦＩＦＯ＿ＷＤとして、速度変換用ＦＩＦＯ４に供給される。また、フィルタリング回路３は、フレーム（パケット）のＶＡＬＩＤ信号、及びＦＩＦＯのライトイネーブル信号を出力する。
【００４２】
６４バイト未満のフレーム（パケット）を受け取った場合の動作において説明を行う。図７を参照すると、ＬＡＮ用データＬＡＮ＿ＤＴとＬＡＮイネーブル信号ＬＡＮ＿ＥＮとを受け取り、フレーム（パケット）のバイト数を監視するまでの動作は、６４バイト以上のフレーム（パケット）を受け取った場合と同様である。
【００４３】
図７に示されているように、時刻ｔ５において、パケットサイズ検出ブロック１４は、フレーム（パケット）用のＶＡＬＩＤ信号（パケット有効信号ＰＫＴ＿ＶＡＬＩＤ）により、フレーム（パケット）のバイト数を監視し、フレーム（パケット）サイズが６４バイト未満であると判断する。時刻ｔ６において、パケットサイズ検出ブロック１４は、ライトアドレス生成ブロック１５に対してフレーム（パケット）が６４バイト未満であることを示す信号（読み出し不許可信号ＲＥＡＤ＿ＮＧ）を供給する。
【００４４】
ライトアドレス生成ブロック１５は、フレーム（パケット）サイズが６４バイト未満の場合、ライトアドレスを廃棄フレーム（パケット）のスタートアドレスまで戻す。ライトアドレス生成ブロック１５は、次のフレーム（パケット）のライトイネーブルに応答して、そのアドレスからカウントアップする。
【００４５】
上述したように、本実施形態のフィルタリング回路３において、ＳＦＤが実データの先頭と認識された後、ライトアドレス生成ブロック１５は、そこからライトアドレスを生成（カウントアップ）していく。ライトアドレス生成ブロック１５は、前回ライトが終了した最終アドレスを保持している。ライトアドレス生成ブロック１５は、その最終アドレスをスタートとし、以降は、そこからカウントアップされていく。アドレスがＦｕｌｌ状態になったら、またゼロに戻り、カウントアップする。
【００４６】
上述のように、本実施形態のフィルタリング回路３は、データ長が６４バイト未満だった場合、ライトアドレスは前回ライトが終了した最終アドレスまで戻す。そして、戻したアドレスをスタートとし、次のパケットで再びカウントアップされる。リードアドレスは、パケット長を監視しているカウンタが６４バイト以上を認識した時点で、カウントアップを開始する。リードアドレスも前回リードが終了した最終アドレスからカウントアップする。
【００４７】
［比較例］
以下に、本実施形態の比較例について説明を行う。図８は、本実施形態の比較例を説明するためのタイミングチャートである。図８は、本実施形態のフィルタリング回路３を備えていないデータ中継装置１の動作を例示している。図８に示されているように、フィルタリング回路３を備えていないデータ中継装置１は、ショートフレーム（パケット）が発生すると、その無駄なショートフレーム（パケット）を透過してしまう。そのため、ネットワーク全体における転送効率が低下することになる。
【００４８】
また、上述の特許文献の技術では、ショートフレーム（パケット）を廃棄する目的のために、レジスタにて構成されたフィルタリング回路を備えている。図９は、レジスタにて構成されたフィルタリング回路の構成を概念的に示すブロック図である。図９に示す回路は、データ信号シフト部と、Ｌｅｖｅｌ変換部と、制御信号シフト部と、パケットサイズ検出ブロックと、ＶＡＬＩＤ生成部とを備えている。
【００４９】
データ信号シフト部は、パケットデータ入力ＤＩＮを４ｂｙｔｅ（３２ｂｉｔ）分シフトし、パケットデータ出力ＤＯＵＴする。Ｌｅｖｅｌ変換部は、ＰＬＳ入力１ｂｉｔパルスを１ｂｙｔｅ（８ｂｉｔ）分引延ばす。制御信号シフト部は、Ｌｅｖｅｌ変換部により１ｂｙｔｅ（８ｂｉｔ）分、引延ばされた出力信号を４ｂｙｔｅ（３２ｂｉｔ）分シフトし出力する。
【００５０】
パケットサイズ検出部は、制御信号シフト部からの出力信号に対し、マスク制御するための信号を生成する。また、４ｂｙｔｅ未満のショートパケットを検知する。ＶＡＬＩＤ生成部は、制御信号シフト部からの出力信号と、パケットサイズ検出部からの出力信号とを入力とするＮＯＲ論理回路であり、マスク処理後、その出力を出力信号ＶＡＬＩＤ＿ＯＵＴとする。
【００５１】
図１０は、レジスタにて構成されたフィルタリング回路のレイアウトを示すレイアウト図である。図１０に示されているように、フィルタリング回路がレジスタ構成の場合、レイアウト時に個々のＦＦを集中配置させることが困難になる。そのため、配線遅延にばらつきが生じ、高速動作に対応できない。また、フィルタリング条件であるフレーム（パケット）サイズが変更された場合の回路修正が容易ではない。
【００５２】
本実施形態のデータ中継装置１は、６４バイト未満のショートフレーム（パケット）を廃棄し、それによりフレーム（パケット）の転送効率を上げることが可能となる。また、本実施形態のデータ中継装置１のフィルタリング回路３には、メモリブロック１２が備えられている。フレームを保持する記憶領域を、メモリにて構成することにより、配線ばらつきの低減や回路変更時、変更量を少なくすることが出来る。これによって、ディグレード等の影響を回避しやすいデータ中継装置１を構成することが可能となる。また、６４バイト未満のショートフレーム（パケット）を廃棄することで、不測の動作による不具合の回避や、無駄なフレーム（パケット）転送を回避することによる低消費電力化の効果も得られる。
【００５３】
［第２実施形態］
以下に、本願発明の第２実施形態について説明を行う。図１１は、本願発明のデータ中継装置１のフィルタリング回路３の第２実施形態の構成を例示するブロック図である。第２実施形態のフィルタリング回路３において、判定部１８は比較値保持領域２１を備えている。その比較値保持領域２１は、比較値の変更が可能なように構成されている。判定部１８の比較値を変更することで、フィルタリング回路３におけるフィルタリング条件のフレーム（パケット）サイズを変更することが可能となる。これによって、第２実施形態のフィルタリング回路３は、６４バイト未満のショートフレーム（パケット）を廃棄するだけでなく、フィルタリング条件であるフレーム（パケット）サイズが変更された場合でも、容易に対応することが可能である。
【００５４】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００５５】
［付記］
（付記１）ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線を介して供給されるフレームを受け取るフィルタリング回路と、
上記のフィルタリング回路の後段に配置され、上記のフレームからプリアンブル部分が除かれたデータを保持する速度変換用ＦＩＦＯと、
上記の速度変換用ＦＩＦＯの後段に配置され、上記の速度変換用ＦＩＦＯに保持されている上記のデータを読み出してＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）用データを生成し、上記のＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）用データをＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線に供給するＷＡＮ用データ生成部と
を具備し、
上記のフィルタリング回路は、
上記のフレームのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）に基づいて、上記のフレームからデータ部分を抽出するＳＦＤ検出部と、
上記のＳＦＤ検出部から供給される上記のデータ部分を保持するメモリブロックと、
上記のＳＦＤ検出部から供給される上記のデータ部分のデータサイズが、許容される最小データサイズ未満か否かを判定するデータサイズ検出部と、
上記のメモリブロックに上記のデータ部分を格納するときの書き込みメモリアドレスを指定する書き込みメモリアドレス生成部と
を備え、
上記のデータサイズ検出部は、
上記のフレームを現在フレームとしたときの上記の現在フレームの上記のデータ部分が上記の最小データサイズ未満のとき、転送禁止命令を生成し、
上記の書き込みメモリアドレス生成部は、
上記の転送禁止命令に応答して、上記のメモリブロックに格納されている上記の現在フレームのデータ部分を、上記の現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する
データ中継装置。
【００５６】
（付記２）上記したデータ中継装置において、
上記のＳＦＤ検出部は、
上記のデータ部分の抽出開始に応答して、書き込み開始命令を上記の書き込みメモリアドレス生成部に供給し、
上記の書き込みメモリアドレス生成部は、
上記の転送禁止命令を受け取った後で、かつ、上記の次のフレームのデータ部分の書き込み開始命令を受け取ったときに、上記の次のフレームのデータ部分を格納するときの書き込みメモリアドレスとして、上記のメモリブロックに格納されている上記の最小データサイズ未満のデータ部分を上書きするような書き込みメモリアドレスを指定する
データ中継装置。
【００５７】
（付記３）上記したデータ中継装置において、
上記の書き込みメモリアドレス生成部は、
上記のメモリブロックに上記のデータ部分を格納するときの書き込みメモリアドレスを連続アドレスで指定し、
上記の転送禁止命令を受け取った後で、かつ、上記の次のフレームのデータ部分の書き込み開始命令を受け取ったときに、上記の連続アドレスの先頭メモリアドレスを、上記の次のフレームのデータ部分の先頭を格納するときの書き込みメモリアドレスとして指定し、
上記の先頭メモリアドレスからの連続アドレスを、上記の次のフレームのデータ部分を格納するときの書き込みメモリアドレスとして指定する
データ中継装置。
【００５８】
（付記４）上記したデータ中継装置において、
上記のフィルタリング回路は、さらに、
上記のメモリブロックから上記のデータ部分を読み出すときの読み出しメモリアドレスを指定する読み出しメモリアドレス生成部を備え、
上記のデータサイズ検出部は、
上記のデータ部分が上記の最小データサイズ以上のとき、読み出し開始命令を上記の読み出しメモリアドレス生成部に供給し、
上記の読み出しメモリアドレス生成部は、
上記の読み出し開始命令に応答して、上記の読み出しメモリアドレスと読み出し許可信号とを上記のメモリブロックに供給し、
上記のメモリブロックは、
上記の読み出しメモリアドレスに対応して読みだされた上記のデータ部分を、上記の速度変換用ＦＩＦＯに供給する
データ中継装置。
【００５９】
（付記５）上記したデータ中継装置において、
上記のデータサイズ検出部は、
上記のデータ部分のデータサイズを測定した測定結果を示すカウンタ値を出力するカウンタと、
上記のカウンタ値との比較に使用される比較用設定値を保持し、上記のカウンタ値と上記の比較用設定値との比較結果に基づいて、上記のデータ部分のデータサイズが、上記の最小データサイズ未満か否かを判定する判定部と
を備え、
上記の判定部は、
上記の最小データサイズが６４バイトとなるような上記の比較用設定値を保持する
データ中継装置。
【００６０】
（付記６）上記したデータ中継装置において、
上記の判定部は、
上記の比較用設定値の変更命令に応答して、上記の比較用設定値を更新する
データ中継装置。
【００６１】
（付記７）上記したデータ中継装置において、
上記のメモリブロックは、
アレイ状に配置された複数のメモリセルを有するメモリセルアレイと、
上記のメモリセルアレイに対するデータの入出力を制御する制御回路と
を備え、
上記の制御回路は、
上記の書き込みメモリアドレスに基づいて上記のメモリセルアレイの記憶領域を特定し、上記の記憶領域に上記のＳＦＤ検出部から供給される上記のデータ部分を格納する
データ中継装置。
【符号の説明】
【００６２】
１…データ中継装置
２…データ変換ブロック
３…フィルタリング回路
４…速度変換用ＦＩＦＯ
５…ＷＡＮ用データ作成部
６…ＬＡＮ
７…ＷＡＮ
１１…チップ基板
１２…メモリブロック
１２ａ…メモリセル
１２ｂ…Ｙデコーダ
１２ｃ…Ｘデコーダ
１３…ＳＦＤ検出ブロック
１４…パケットサイズ検出ブロック
１５…ライトアドレス生成ブロック
１６…リードアドレス生成ブロック
１７…カウンタ
１８…判定部
２１…比較値保持領域
ＬＡＮ＿ＥＮ…ＬＡＮイネーブル信号
ＬＡＮ＿ＤＴ…ＬＡＮ用データ
ＦＩＦＯ＿ＷＶＡＬＩＤ…ＦＩＦＯ書き込み有効信号
ＦＩＦＯ＿ＷＤ…ＦＩＦＯ書き込みデータ
ＦＩＦＯ＿ＲＶＡＬＩＤ…ＦＩＦＯ読み出し有効信号
ＦＩＦＯ＿ＲＤ…ＦＩＦＯ読み出しデータ
ＷＡＮ＿ＤＴ…ＷＡＮ用データ
ＭＥＭ＿ＷＤ…メモリ書き込みデータ
ＭＥＭ＿ＷＥ…メモリ書き込み許可信号
ＭＥＭ＿ＷＡ…メモリ書き込みアドレス
ＰＫＴ＿ＶＡＬＩＤ…パケット有効信号
ＲＥＡＤ＿ＮＧ…読み出し不許可信号
ＲＥＡＤ＿ＯＫ…読み出し許可信号
ＭＥＭ＿ＲＡ…メモリ読み出しアドレス
ＭＥＭ＿ＲＥ…メモリ読み出し許可信号
ＰＫＴ＿ＶＡＬＩＤ…パケット有効信号
ＢＹＴＥ＿ＣＮＴ…バイトカウント値
【特許請求の範囲】
【請求項１】
ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線を介して供給されるフレームを受け取ってフィルタリングするフィルタリング回路であって、
前記フィルタリング回路は、
前記フレームのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）に基づいて、前記フレームからデータ部分を抽出するＳＦＤ検出部と、
前記ＳＦＤ検出部から供給される前記データ部分を保持するメモリブロックと、
前記ＳＦＤ検出部から供給される前記データ部分のデータサイズが、許容される最小データサイズ未満か否かを判定するデータサイズ検出部と、
前記メモリブロックに前記データ部分を格納するときの書き込みメモリアドレスを指定する書き込みメモリアドレス生成部と
を備え、
前記データサイズ検出部は、
前記フレームを現在フレームとしたときの前記現在フレームの前記データ部分が前記最小データサイズ未満のとき、転送禁止命令を生成し、
前記書き込みメモリアドレス生成部は、
前記転送禁止命令に応答して、前記メモリブロックに格納されている前記現在フレームのデータ部分を、前記現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する
フィルタリング回路。
【請求項２】
請求項１に記載のフィルタリング回路において、
前記ＳＦＤ検出部は、
前記データ部分の抽出開始に応答して、書き込み開始命令を前記書き込みメモリアドレス生成部に供給し、
前記書き込みメモリアドレス生成部は、
前記転送禁止命令を受け取った後で、かつ、前記次のフレームのデータ部分の書き込み開始命令を受け取ったときに、前記次のフレームのデータ部分を格納するときの書き込みメモリアドレスとして、前記メモリブロックに格納されている前記最小データサイズ未満のデータ部分を上書きするような書き込みメモリアドレスを指定する
フィルタリング回路。
【請求項３】
請求項２に記載のフィルタリング回路において、
前記書き込みメモリアドレス生成部は、
前記メモリブロックに前記データ部分を格納するときの書き込みメモリアドレスを連続アドレスで指定し、
前記転送禁止命令を受け取った後で、かつ、前記次のフレームのデータ部分の書き込み開始命令を受け取ったときに、前記連続アドレスの先頭メモリアドレスを、前記次のフレームのデータ部分の先頭を格納するときの書き込みメモリアドレスとして指定し、
前記先頭メモリアドレスからの連続アドレスを、前記次のフレームのデータ部分を格納するときの書き込みメモリアドレスとして指定する
フィルタリング回路。
【請求項４】
請求項１から３の何れか１項に記載のフィルタリング回路において、
さらに、
前記メモリブロックから前記データ部分を読み出すときの読み出しメモリアドレスを指定する読み出しメモリアドレス生成部を備え、
前記データサイズ検出部は、
前記データ部分が前記最小データサイズ以上のとき、読み出し開始命令を前記読み出しメモリアドレス生成部に供給し、
前記読み出しメモリアドレス生成部は、
前記読み出し開始命令に応答して、前記読み出しメモリアドレスと読み出し許可信号とを前記メモリブロックに供給し、
前記メモリブロックは、
前記読み出しメモリアドレスに対応して読みだされた前記データ部分を、速度変換用ＦＩＦＯに提供する
フィルタリング回路。
【請求項５】
請求項１から４の何れか１項に記載のフィルタリング回路において、
前記データサイズ検出部は、
前記データ部分のデータサイズを測定した測定結果を示すカウンタ値を出力するカウンタと、
前記カウンタ値との比較に使用される比較用設定値を保持し、前記カウンタ値と前記比較用設定値との比較結果に基づいて、前記データ部分のデータサイズが、前記最小データサイズ未満か否かを判定する判定部と
を備え、
前記判定部は、
前記最小データサイズが６４バイトとなるような前記比較用設定値を保持する
フィルタリング回路。
【請求項６】
請求項５に記載のフィルタリング回路において、
前記判定部は、
前記比較用設定値の変更命令に応答して、前記比較用設定値を更新する
フィルタリング回路。
【請求項７】
請求項１から６の何れか１項に記載のフィルタリング回路において、
前記メモリブロックは、
アレイ状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対するデータの入出力を制御する制御回路と
を備え、
前記制御回路は、
前記書き込みメモリアドレスに基づいて前記メモリセルアレイの記憶領域を特定し、前記記憶領域に前記ＳＦＤ検出部から供給される前記データ部分を格納する
フィルタリング回路。
【請求項８】
ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線を介して供給されるフレームを受け取るフィルタリング回路と、
前記フィルタリング回路の後段に配置され、前記フレームからプリアンブル部分が除かれたデータを保持する速度変換用ＦＩＦＯと、
前記速度変換用ＦＩＦＯの後段に配置され、前記速度変換用ＦＩＦＯに保持されている前記データを読み出してＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）用データを生成し、前記ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）用データをＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線に供給するＷＡＮ用データ生成部と
を具備し、
前記フィルタリング回路は、
前記フレームのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）に基づいて、前記フレームからデータ部分を抽出するＳＦＤ検出部と、
前記ＳＦＤ検出部から供給される前記データ部分を保持するメモリブロックと、
前記ＳＦＤ検出部から供給される前記データ部分のデータサイズが、許容される最小データサイズ未満か否かを判定するデータサイズ検出部と、
前記メモリブロックに前記データ部分を格納するときの書き込みメモリアドレスを指定する書き込みメモリアドレス生成部と
を備え、
前記データサイズ検出部は、
前記フレームを現在フレームとしたときの前記現在フレームの前記データ部分が前記最小データサイズ未満のとき、転送禁止命令を生成し、
前記書き込みメモリアドレス生成部は、
前記転送禁止命令に応答して、前記メモリブロックに格納されている前記現在フレームのデータ部分を、前記現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する
データ中継装置。
【請求項１】
ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線を介して供給されるフレームを受け取ってフィルタリングするフィルタリング回路であって、
前記フィルタリング回路は、
前記フレームのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）に基づいて、前記フレームからデータ部分を抽出するＳＦＤ検出部と、
前記ＳＦＤ検出部から供給される前記データ部分を保持するメモリブロックと、
前記ＳＦＤ検出部から供給される前記データ部分のデータサイズが、許容される最小データサイズ未満か否かを判定するデータサイズ検出部と、
前記メモリブロックに前記データ部分を格納するときの書き込みメモリアドレスを指定する書き込みメモリアドレス生成部と
を備え、
前記データサイズ検出部は、
前記フレームを現在フレームとしたときの前記現在フレームの前記データ部分が前記最小データサイズ未満のとき、転送禁止命令を生成し、
前記書き込みメモリアドレス生成部は、
前記転送禁止命令に応答して、前記メモリブロックに格納されている前記現在フレームのデータ部分を、前記現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する
フィルタリング回路。
【請求項２】
請求項１に記載のフィルタリング回路において、
前記ＳＦＤ検出部は、
前記データ部分の抽出開始に応答して、書き込み開始命令を前記書き込みメモリアドレス生成部に供給し、
前記書き込みメモリアドレス生成部は、
前記転送禁止命令を受け取った後で、かつ、前記次のフレームのデータ部分の書き込み開始命令を受け取ったときに、前記次のフレームのデータ部分を格納するときの書き込みメモリアドレスとして、前記メモリブロックに格納されている前記最小データサイズ未満のデータ部分を上書きするような書き込みメモリアドレスを指定する
フィルタリング回路。
【請求項３】
請求項２に記載のフィルタリング回路において、
前記書き込みメモリアドレス生成部は、
前記メモリブロックに前記データ部分を格納するときの書き込みメモリアドレスを連続アドレスで指定し、
前記転送禁止命令を受け取った後で、かつ、前記次のフレームのデータ部分の書き込み開始命令を受け取ったときに、前記連続アドレスの先頭メモリアドレスを、前記次のフレームのデータ部分の先頭を格納するときの書き込みメモリアドレスとして指定し、
前記先頭メモリアドレスからの連続アドレスを、前記次のフレームのデータ部分を格納するときの書き込みメモリアドレスとして指定する
フィルタリング回路。
【請求項４】
請求項１から３の何れか１項に記載のフィルタリング回路において、
さらに、
前記メモリブロックから前記データ部分を読み出すときの読み出しメモリアドレスを指定する読み出しメモリアドレス生成部を備え、
前記データサイズ検出部は、
前記データ部分が前記最小データサイズ以上のとき、読み出し開始命令を前記読み出しメモリアドレス生成部に供給し、
前記読み出しメモリアドレス生成部は、
前記読み出し開始命令に応答して、前記読み出しメモリアドレスと読み出し許可信号とを前記メモリブロックに供給し、
前記メモリブロックは、
前記読み出しメモリアドレスに対応して読みだされた前記データ部分を、速度変換用ＦＩＦＯに提供する
フィルタリング回路。
【請求項５】
請求項１から４の何れか１項に記載のフィルタリング回路において、
前記データサイズ検出部は、
前記データ部分のデータサイズを測定した測定結果を示すカウンタ値を出力するカウンタと、
前記カウンタ値との比較に使用される比較用設定値を保持し、前記カウンタ値と前記比較用設定値との比較結果に基づいて、前記データ部分のデータサイズが、前記最小データサイズ未満か否かを判定する判定部と
を備え、
前記判定部は、
前記最小データサイズが６４バイトとなるような前記比較用設定値を保持する
フィルタリング回路。
【請求項６】
請求項５に記載のフィルタリング回路において、
前記判定部は、
前記比較用設定値の変更命令に応答して、前記比較用設定値を更新する
フィルタリング回路。
【請求項７】
請求項１から６の何れか１項に記載のフィルタリング回路において、
前記メモリブロックは、
アレイ状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対するデータの入出力を制御する制御回路と
を備え、
前記制御回路は、
前記書き込みメモリアドレスに基づいて前記メモリセルアレイの記憶領域を特定し、前記記憶領域に前記ＳＦＤ検出部から供給される前記データ部分を格納する
フィルタリング回路。
【請求項８】
ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線を介して供給されるフレームを受け取るフィルタリング回路と、
前記フィルタリング回路の後段に配置され、前記フレームからプリアンブル部分が除かれたデータを保持する速度変換用ＦＩＦＯと、
前記速度変換用ＦＩＦＯの後段に配置され、前記速度変換用ＦＩＦＯに保持されている前記データを読み出してＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）用データを生成し、前記ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）用データをＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）回線に供給するＷＡＮ用データ生成部と
を具備し、
前記フィルタリング回路は、
前記フレームのＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）に基づいて、前記フレームからデータ部分を抽出するＳＦＤ検出部と、
前記ＳＦＤ検出部から供給される前記データ部分を保持するメモリブロックと、
前記ＳＦＤ検出部から供給される前記データ部分のデータサイズが、許容される最小データサイズ未満か否かを判定するデータサイズ検出部と、
前記メモリブロックに前記データ部分を格納するときの書き込みメモリアドレスを指定する書き込みメモリアドレス生成部と
を備え、
前記データサイズ検出部は、
前記フレームを現在フレームとしたときの前記現在フレームの前記データ部分が前記最小データサイズ未満のとき、転送禁止命令を生成し、
前記書き込みメモリアドレス生成部は、
前記転送禁止命令に応答して、前記メモリブロックに格納されている前記現在フレームのデータ部分を、前記現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する
データ中継装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１６０８８９（Ｐ２０１２−１６０８８９Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１８８５０（Ｐ２０１１−１８８５０）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００１９７３６６）ＮＥＣアクセステクニカ株式会社 (1,236)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００１９７３６６）ＮＥＣアクセステクニカ株式会社 (1,236)
【Ｆターム（参考）】
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