メモリモジュール
【課題】メモリバッファを用いることなく、各チャネルにかかる負荷が低減されたメモリモジュールを提供する。
【解決手段】モジュール基板１８０と、モジュール基板１８０に搭載されたメモリチップＭＣ１０１〜ＭＣ１７２と、メモリチップＭＣ１０１〜ＭＣ１７２にそれぞれ個別に接続され、リードデータ又はライトデータが伝送されるデータ入出力配線ＤＱＬ１〜ＤＱＬ７２とを備える。メモリチップＭＣ１０１〜ＭＣ１７２の数は、データ入出力配線ＤＱＬ１〜ＤＱＬ７２を介して同時に伝送されるリードデータ又はライトデータのビット数と等しい。このように、複数のデータ入出力配線がそれぞれ個別のメモリチップに接続されていることから、メモリバッファを用いることなく、各チャネルにかかる負荷を低減することが可能となる。
【解決手段】モジュール基板１８０と、モジュール基板１８０に搭載されたメモリチップＭＣ１０１〜ＭＣ１７２と、メモリチップＭＣ１０１〜ＭＣ１７２にそれぞれ個別に接続され、リードデータ又はライトデータが伝送されるデータ入出力配線ＤＱＬ１〜ＤＱＬ７２とを備える。メモリチップＭＣ１０１〜ＭＣ１７２の数は、データ入出力配線ＤＱＬ１〜ＤＱＬ７２を介して同時に伝送されるリードデータ又はライトデータのビット数と等しい。このように、複数のデータ入出力配線がそれぞれ個別のメモリチップに接続されていることから、メモリバッファを用いることなく、各チャネルにかかる負荷を低減することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モジュール基板に多数のメモリチップが搭載されてなるメモリモジュールに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表されるメモリチップは、通常、モジュール基板に搭載された状態のメモリモジュールとして使用される。近年、メモリモジュールに要求される記憶容量はますます増大しており、かかる要求を満たすため、１つのメモリモジュールに搭載されるメモリチップの数も増大している。
【０００３】
図７は、一般的なメモリモジュールの構成を示す模式図である。
【０００４】
図７に示すメモリモジュールは、それぞれデータ入出力端子ＤＱを４個有するメモリチップ（×４品のメモリチップ）がモジュール基板８０に７２個搭載されており、データ入出力配線ＤＱＬ（チャネル）を７２本有している。つまり、７２ビットのリードデータ又はライトデータを同時に入出力することができる。
【０００５】
メモリチップＭＣ１〜ＭＣ７２は、それぞれ対応するチップセレクト信号ＣＳ０〜ＣＳ３によって選択される。具体的には、チップセレクト信号ＣＳ０〜ＣＳ３のそれぞれに１８個のメモリチップが割り当てられており、チップセレクト信号ＣＳ０〜ＣＳ３のいずれかが活性化すると１８個のメモリチップが同時に選択される。上述の通り、各メモリチップは４個のデータ入出力端子を有していることから、７２ビット（１８チップ×４Ｉ／Ｏ）のデータを同時に入出力することができる。
【０００６】
また、異なるチップセレクト信号によって選択される４個のメモリチップ（例えばメモリチップＭＣ１，ＭＣ１９，ＭＣ３７，ＭＣ５５）は、そのデータ入出力端子ＤＱが同じデータ入出力配線ＤＱＬに共通接続されている。このように、従来のメモリモジュールでは、一つのデータ入出力配線ＤＱＬに複数のメモリチップが共通接続されていることから、メモリコントローラ９０から見たデータ入出力配線ＤＱＬの負荷が大きく、これが高速なデータ転送の妨げとなっていた。
【０００７】
このため、高いデータ転送レートが要求される場合には、Fully Buffered型と呼ばれるタイプのメモリモジュールが用いられる（特許文献１参照）。Fully Buffered型のメモリモジュールでは、複数のメモリモジュールがカスケード接続されることから、使用するメモリモジュールの数が増えてもチャネルにかかる負荷が増大しないという利点を有している。
【０００８】
Fully Buffered型のメモリモジュールにおいては、複数のメモリチップの他にＡＭＢ(Advanced Memory Buffer)と呼ばれるメモリバッファがモジュール基板に搭載される。メモリバッファは、メモリコントローラ９０より供給されるアドレス、データ及びコマンドをバッファリングし、当該メモリモジュール上のメモリチップに転送する役割を果たす。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２６８６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、メモリモジュールにメモリバッファを搭載すると、その分コスト増を招くだけでなく、搭載可能なメモリチップのサイズが小さくなってしまう。したがって、メモリバッファを用いることなく、各チャネルにかかる負荷が低減されたメモリモジュールの開発が望まれている。
【課題を解決するための手段】
【００１１】
本発明の一側面によるメモリモジュールは、モジュール基板と、前記モジュール基板に搭載され、それぞれデータ入出力端子を備える複数のメモリチップと、対応する前記データ入出力端子にそれぞれ個別に接続され、リードデータ又はライトデータが伝送される複数のデータ入出力配線とを備えることを特徴とする。
【００１２】
また、本発明の他の側面によるメモリモジュールは、モジュール基板と、前記モジュール基板に搭載された複数のメモリチップと、前記複数のメモリチップにそれぞれ個別に接続され、リードデータ又はライトデータが伝送される複数のデータ入出力配線と、前記複数のメモリチップに共通接続され、前記複数のメモリチップに対する前記リードデータ又はライトデータの入出力タイミングを示すデータストローブ信号が伝送されるデータストローブ配線とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、複数のデータ入出力配線がそれぞれ個別の入出力端子又は個別のメモリチップに接続されていることから、メモリバッファを用いることなく、各チャネルにかかる負荷を低減することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい第１の実施形態によるメモリモジュール１００の構成を模式的に示す図である。
【図２】本発明の好ましい第２の実施形態によるメモリモジュール２００の構成を模式的に示す図である。
【図３】メモリチップＭＣ２０１〜ＭＣ２７２の構成を説明するための模式図である。
【図４】本発明の好ましい第３の実施形態によるメモリモジュール３００の構成を模式的に示す図である。
【図５】本発明の第４の実施形態を説明するためのブロック図である。
【図６】本発明の第５の実施形態を説明するためのブロック図である。
【図７】一般的なメモリモジュールの構成を示す模式図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の好ましい第１の実施形態によるメモリモジュール１００の構成を模式的に示す図である。
【００１７】
図１に示すように、本実施形態によるメモリモジュール１００は、モジュール基板１８０と、モジュール基板１８０に搭載された７２個のメモリチップＭＣ１０１〜ＭＣ１７２を備えている。各メモリチップＭＣ１０１〜ＭＣ１７２は、データ入出力端子ＤＱを１個のみ有するメモリチップ（×１品のメモリチップ）である。また、各メモリチップＭＣ１０１〜ＭＣ１７２は、一対のデータストローブ端子ＤＱＳＴ，ＤＱＳＢを備えている。
【００１８】
各メモリチップＭＣ１０１〜ＭＣ１７２に設けられたデータ入出力端子ＤＱは、モジュール基板１８０に設けられたデータ入出力配線（チャネル）ＤＱＬ１〜ＤＱＬ７２にそれぞれ接続されている。言い換えれば、モジュール基板１８０に搭載されたメモリチップＭＣ１０１〜ＭＣ１７２の数は、データ入出力配線ＤＱＬ１〜ＤＱＬ７２の本数と等しく、これにより×１品である７２個のメモリチップＭＣ１０１〜ＭＣ１７２が同時に動作することによって、７２ビットのリードデータ又はライトデータが同時に入出力される。このように、本実施形態では、７２個のメモリチップＭＣ１０１〜ＭＣ１７２が同時に動作することから、単一のチップセレクト信号ＣＳ０が用いられている。
【００１９】
また、７２個のメモリチップＭＣ１０１〜ＭＣ１７２のうち、４個ずつのメモリチップに設けられたデータストローブ端子ＤＱＳＴ，ＤＱＳＢは、モジュール基板１８０に設けられた同じデータストローブ配線対ＤＱＳＴＬ，ＤＱＳＢＬに共通接続されている。したがって、データ入出力配線が７２本設けられているのに対し、データストローブ配線については１８対（７２／４）だけ設けられている。
【００２０】
データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬは、各メモリチップに対するリードデータ又はライトデータの入出力タイミングを示すデータストローブ信号を伝送するための配線である。具体的には、リード動作時においては、メモリチップのデータストローブ端子ＤＱＳＴ，ＤＱＳＢからデータストローブ信号が出力され、これに同期してデータ入出力端子ＤＱからリードデータが出力される。一方、ライト動作時においては、メモリコントローラ１９０からデータストローブ信号が出力され、これに同期してデータ入出力端子ＤＱへライトデータが入力される。
【００２１】
このように、本実施形態によるメモリモジュール１００は、×１品のメモリチップＭＣ１０１〜ＭＣ１７２を用い、各データ入出力端子ＤＱをそれぞれ対応するデータ入出力配線ＤＱＬ１〜ＤＱＬ７２に個別に接続していることから、メモリコントローラ１９０から見たデータ入出力配線ＤＱＬ１〜ＤＱＬ７２の負荷が小さくなる。これにより、信号品質が高められることから、メモリバッファを用いることなく高速なデータ転送が可能となる。
【００２２】
但し、本実施形態によるメモリモジュール１００では、７２個のメモリチップＭＣ１０１〜ＭＣ１７２が同時に動作することから、モジュール全体の発熱量が大きくなる。次に説明する第２の実施形態は、この問題を解消するものである。
【００２３】
図２は、本発明の好ましい第２の実施形態によるメモリモジュール２００の構成を模式的に示す図である。
【００２４】
図２に示すように、本実施形態によるメモリモジュール２００は、モジュール基板２８０と、モジュール基板２８０に搭載された７２個のメモリチップＭＣ２０１〜ＭＣ２７２を備えている。各メモリチップＭＣ２０１〜ＭＣ２７２は、データ入出力端子ＤＱを１個のみ有するメモリチップ（×１品のメモリチップ）である。また、各メモリチップＭＣ２０１〜ＭＣ２７２は、一対のデータストローブ端子ＤＱＳＴ，ＤＱＳＢを備えている。したがって、基本構成は、図１に示した第１の実施形態によるメモリモジュール１００と同様である。
【００２５】
しかしながら、本実施形態によるメモリモジュール２００では、４つのチップセレクト信号ＣＳ０〜ＣＳ３が用いられており、これら４つのチップセレクト信号ＣＳ０〜ＣＳ３がメモリチップＭＣ２０１〜ＭＣ２７２に共通に供給されている。この点において、第１の実施形態によるメモリモジュール１００と相違している。
【００２６】
図３は、本実施形態において用いるメモリチップＭＣ２０１〜ＭＣ２７２の構成を説明するための模式図である。
【００２７】
図３に示すように、本実施形態において用いるメモリチップＭＣ２０１〜ＭＣ２７２は、チップセレクト信号ＣＳ０〜ＣＳ３に基づいてそれぞれ活性化される４つの領域ＡＲＥＡ０〜ＡＲＥＡ３に分割されている。チップセレクト信号ＣＳ０〜ＣＳ３の活性化は排他的であり、２以上のチップセレクト信号が同時に活性状態となることはない。したがって、各メモリチップＭＣ２０１〜ＭＣ２７２においては、これら４つの領域ＡＲＥＡ０〜ＡＲＥＡ３のいずれか一つのみが選択的に活性化され、活性化された領域だけが動作を行うことになる。但し、Ｉ／Ｏバッファについてはこれら４つの領域ＡＲＥＡ０〜ＡＲＥＡ３に対して共通である。チップセレクト信号ＣＳ０〜ＣＳ３に基づく領域ＡＲＥＡ０〜ＡＲＥＡ３の選択は、バンクアドレスに基づくバンクの選択とは異なり、非選択の領域を低消費電力モードにエントリさせることができる。例えば、非選択の領域をセルフリフレッシュモードにエントリさせたり、パワーダウンモードにエントリさせたりすることができる。
【００２８】
このため、７２個のメモリチップＭＣ２０１〜ＭＣ２７２が同時に動作するにもかかわらず、各メモリチップ内で活性化される領域は１つのみとなる。したがって、チップの１／４の領域だけが動作を行い、残りの３／４の領域は非アクセス状態となることから、第１の実施形態に比べてモジュール全体の発熱量を大幅に低減することが可能となる。特に、非選択の領域を低消費電力モードにエントリさせれば、モジュール全体の発熱量はより低減する。
【００２９】
尚、上述した第１及び第２の本実施形態では、各メモリチップに設けられたデータ入出力端子ＤＱが１個のみであるが、各データ入出力配線ＤＱＬ（チャネル）に接続されるメモリチップ数が１個である限り、各メモリチップに設けられるデータ入出力端子ＤＱの数が１個に限定されるものではない。次に説明する第３の実施形態は、各メモリチップに設けられるデータ入出力端子ＤＱの数を複数とした例である。
【００３０】
図４は、本発明の好ましい第３の実施形態によるメモリモジュール３００の構成を模式的に示す図である。
【００３１】
図４に示すように、本実施形態によるメモリモジュール３００は、モジュール基板３８０と、モジュール基板３８０に搭載された３６個のメモリチップＭＣ３０１〜ＭＣ３３６を備えている。各メモリチップＭＣ３０１〜ＭＣ３３６は、データ入出力端子ＤＱを２個有するメモリチップ（×２品のメモリチップ）である。また、本実施形態において用いるメモリチップＭＣ３０１〜ＭＣ３３６は、チップセレクト信号ＣＳ０，ＣＳ１に基づいてそれぞれ活性化される２つの領域に分割されている。
【００３２】
各メモリチップＭＣ３０１〜ＭＣ３３６に設けられたデータ入出力端子ＤＱ０，ＤＱ１は、モジュール基板３８０に設けられたデータ入出力配線（チャネル）ＤＱＬ１〜ＤＱＬ７２にそれぞれ個別に接続されている。言い換えれば、モジュール基板３８０に搭載されたメモリチップＭＣ３０１〜ＭＣ３３６の数は、データ入出力配線ＤＱＬ１〜ＤＱＬ７２の本数の半分（３６個）であり、これにより×２品である３６個のメモリチップＭＣ３０１〜ＭＣ３３６が同時に動作することによって、７２ビットのリードデータ又はライトデータが同時に入出力される。
【００３３】
また、３６個のメモリチップＭＣ３０１〜ＭＣ３３６のうち、２個ずつのメモリチップについては、モジュール基板３８０に設けられた同じデータストローブ配線対ＤＱＳＴＬ，ＤＱＳＢＬにデータストローブ端子ＤＱＳＴ，ＤＱＳＢが共通接続されている。したがって、データ入出力配線が７２本設けられているのに対し、データストローブ配線については１８対だけ設けられている。
【００３４】
このように、本実施形態によるメモリモジュール３００は、×２品のメモリチップＭＣ３０１〜ＭＣ３３６を用いているが、各データ入出力端子ＤＱ０，ＤＱ１をそれぞれ対応するデータ入出力配線ＤＱＬ１〜ＤＱＬ７２に個別に接続していることから、メモリコントローラ３９０から見たデータ入出力配線ＤＱＬ１〜ＤＱＬ７２の負荷は、第１及び第２の実施形態と同等となる。これにより、信号品質が高められることから、メモリバッファを用いることなく高速なデータ転送が可能となる。
【００３５】
以上説明したように、第１〜第３の実施形態では、データ入出力配線ＤＱＬについてはそれぞれ１個のメモリチップにのみ接続し、データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬについては複数のメモリチップに共通接続している。このため、ライト動作時においてメモリコントローラからメモリチップへデータストローブ信号を供給する場合、並びに、リード動作時においてメモリチップからメモリコントローラへデータストローブ信号を供給する場合のいずれにおいても、データストローブ信号の入出力環境が通常のメモリモジュールとは異なっている。次に説明する第４及び第５の実施形態は、このような環境の相違が考慮されたメモリモジュールを提供するものである。
【００３６】
図５は、図１に示したメモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５に備えられたデータストローブ信号入出力回路のブロック図であり、本発明の第４の実施形態を示している。ここで、メモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５は、同じデータストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬに共通接続された４つのメモリチップである。
【００３７】
図５に示すように、これらメモリチップは、いずれもデータストローブ信号入力回路（Ｉバッファ）４０１を備えている。データストローブ信号入力回路４０１とは、データストローブ端子ＤＱＳＴ，ＤＱＳＢを介してデータストローブ信号を取り込む回路である。このように、データストローブ信号の入力回路については、各メモリチップとも互いに同じ回路構成を有している。
【００３８】
これに対し、データストローブ信号出力回路（Ｏバッファ）４０２については、メモリチップＭＣ１０１には備えられている一方、他のメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５には備えられていない。つまり、メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５は、データストローブ端子ＤＱＳＴ，ＤＱＳＢを介してデータストローブ信号を出力する機能を有していない。
【００３９】
これは、ライト動作時においては全てのメモリチップＭＣ１０１〜ＭＣ１７２に対してライトデータが入力されるため、全てのメモリチップＭＣ１０１〜ＭＣ１７２に対してデータストローブ信号を供給する必要があるのに対し、リード動作時においては全てのメモリチップＭＣ１０１〜ＭＣ１７２からリードデータが出力されるものの、データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬを共用する複数のメモリチップにおいては、そのいずれか１つがデータストローブ信号を出力すれば足りるからである。
【００４０】
また、このような回路構成を採ることにより、メモリコントローラからみたデータストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬの負荷が小さくなるという効果もある。つまり、メモリチップＭＣ１０１のように、データストローブ端子ＤＱＳＴ，ＤＱＳＢにデータストローブ信号出力回路４０２が接続されている場合には、データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬから見たデータストローブ端子ＤＱＳＴ，ＤＱＳＢの容量が相対的に大きくなるのに対し、他のメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５のように、データストローブ端子ＤＱＳＴ，ＤＱＳＢにデータストローブ信号出力回路４０２が接続されていない場合には、データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬから見たデータストローブ端子ＤＱＳＴ，ＤＱＳＢの容量が相対的に小さくなるからである。
【００４１】
したがって、複数（本実施形態では４つ）のメモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５にて一対のデータストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬを共用しているにもかかわらず、ライト時におけるメモリコントローラ側の負荷が小さくなり、その結果、データストローブ信号の信号品質を高めることが可能となる。
【００４２】
図６は、図１に示したメモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５に備えられたデータ出力回路のブロック図であり、本発明の第５の実施形態を示している。
【００４３】
図６に示すように、これらメモリチップは、いずれもデータ出力回路５０１を備えている。データ出力回路５０１とは、データ入出力端子ＤＱを介してリードデータを出力する回路である。このように、リードデータの出力回路部については、各メモリチップとも互いに同じ回路構成を有している。
【００４４】
これに対し、データストローブ信号出力回路については、メモリチップＭＣ１０１には通常の駆動能力を有するＤＱＳ出力バッファ４０２が備えられている一方、他のメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５には、通常の駆動能力を有するＤＱＳ出力バッファは備えられておらず、非常に駆動能力の小さいＤＱＳサブ出力バッファ５０２が備えられているに過ぎない。メモリチップＭＣ１０１に備えられたＤＱＳ出力バッファ４０２は、図５に示したＯバッファに対応する回路であり、メモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５がリード動作を行う場合に、代表してデータストローブ信号を出力する回路である。このように、図５に示した例と同様、リード動作においてはメモリチップＭＣ１０１のみが有効なデータストローブ信号を出力することから、メモリチップＭＣ１０１が出力するデータストローブ信号の位相と、他のメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５が出力するリードデータの位相とがわずかにずれる可能性がある。
【００４５】
この点を考慮して、本実施形態では、各メモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５にＤＱＳサブ出力バッファ５０２を設けるとともに、データストローブ信号出力回路４０２を持たないメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５に対しては比較回路５０３を設けている。
【００４６】
ＤＱＳサブ出力バッファ５０２は、リードデータに対して位相制御された駆動能力の小さいストローブ信号ＩＤＱＳａ又はＩＤＱＳｂを生成する回路である。また、比較回路５０３は、当該メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５内のＤＱＳサブ出力バッファ５０２により生成されたストローブ信号ＩＤＱＳａの位相と、メモリチップＭＣ１０１内のＤＱＳサブ出力バッファ５０２により生成されたストローブ信号ＩＤＱＳｂの位相とを比較し、その結果に基づいてタイミング調整信号Ｔを生成する回路である。タイミング調整信号Ｔはデータ出力回路５０１に供給され、データ出力回路５０１はこれに基づいてリードデータの出力タイミングを調整する。
【００４７】
これにより、メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５については自ら有効なデータストローブ信号を出力しないにもかかわらず、メモリチップＭＣ１０１が出力するデータストローブ信号の位相と、メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５が出力するリードデータの位相を正確に一致させることが可能となる。
【００４８】
このように、前述した第４の実施形態では、メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５からＤＱＳ出力バッファ４０２を完全に排除しているが、本実施形態のように、これらメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５に極めて駆動能力の小さいＤＱＳサブ出力バッファ５０２を設けても構わない。
【００４９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５０】
例えば、上記各実施形態では、データストローブ配線を複数のメモリチップに共通接続しているが、本発明においてこの点は必須でない。したがって、データストローブ配線についても複数のメモリチップに対してそれぞれ個別に接続しても構わない。
【００５１】
また、上記各実施形態では、リードデータ及びライトデータについてはシングルエンド型の信号とし、データストローブ信号についてはディファレンシャル型の信号としているが、本発明がこれに限定されるものではない。したがって、例えばリードデータ及びライトデータをディファレンシャル型の信号としても構わない。この場合、１ビット当たり２本のデータ入出力配線が必要となる。
【００５２】
さらに、本発明において使用するメモリチップの種類については特に限定されず、ＤＲＡＭの他、ＰＲＡＭ、ＲＲＡＭなどを用いても構わない。
【００５３】
また、図２に示す第２の実施形態や、図４に示す第４の実施形態では、同じデータストローブ配線に共通接続されたメモリチップの数と、各メモリチップに含まれる領域の数とが等しいが、本発明においてこの点は必須でない。
【符号の説明】
【００５４】
１００，２００，３００ メモリモジュール
１８０，２８０，３８０ モジュール基板
１９０，２９０，３９０ メモリコントローラ
４０１ データストローブ信号入力回路
４０２ データストローブ信号出力回路
５０１ データ出力回路
５０２ ＤＱＳサブ出力バッファ
５０３ 比較回路
ＡＲＥＡ０〜ＡＲＥＡ３ 領域
ＣＳ０〜ＣＳ３ チップセレクト信号
ＤＱ データ入出力端子
ＤＱＬ データ入出力配線
ＤＱＳＴ，ＤＱＳＢ データストローブ端子
ＤＱＳＴＬ，ＤＱＳＢＬ データストローブ配線
ＩＤＱＳａ，ＩＤＱＳｂ ストローブ信号
ＭＣ１０１〜ＭＣ１７２，ＭＣ２０１〜ＭＣ２７２，ＭＣ３０１〜ＭＣ３３６ メモリチップ
【技術分野】
【０００１】
本発明は、モジュール基板に多数のメモリチップが搭載されてなるメモリモジュールに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表されるメモリチップは、通常、モジュール基板に搭載された状態のメモリモジュールとして使用される。近年、メモリモジュールに要求される記憶容量はますます増大しており、かかる要求を満たすため、１つのメモリモジュールに搭載されるメモリチップの数も増大している。
【０００３】
図７は、一般的なメモリモジュールの構成を示す模式図である。
【０００４】
図７に示すメモリモジュールは、それぞれデータ入出力端子ＤＱを４個有するメモリチップ（×４品のメモリチップ）がモジュール基板８０に７２個搭載されており、データ入出力配線ＤＱＬ（チャネル）を７２本有している。つまり、７２ビットのリードデータ又はライトデータを同時に入出力することができる。
【０００５】
メモリチップＭＣ１〜ＭＣ７２は、それぞれ対応するチップセレクト信号ＣＳ０〜ＣＳ３によって選択される。具体的には、チップセレクト信号ＣＳ０〜ＣＳ３のそれぞれに１８個のメモリチップが割り当てられており、チップセレクト信号ＣＳ０〜ＣＳ３のいずれかが活性化すると１８個のメモリチップが同時に選択される。上述の通り、各メモリチップは４個のデータ入出力端子を有していることから、７２ビット（１８チップ×４Ｉ／Ｏ）のデータを同時に入出力することができる。
【０００６】
また、異なるチップセレクト信号によって選択される４個のメモリチップ（例えばメモリチップＭＣ１，ＭＣ１９，ＭＣ３７，ＭＣ５５）は、そのデータ入出力端子ＤＱが同じデータ入出力配線ＤＱＬに共通接続されている。このように、従来のメモリモジュールでは、一つのデータ入出力配線ＤＱＬに複数のメモリチップが共通接続されていることから、メモリコントローラ９０から見たデータ入出力配線ＤＱＬの負荷が大きく、これが高速なデータ転送の妨げとなっていた。
【０００７】
このため、高いデータ転送レートが要求される場合には、Fully Buffered型と呼ばれるタイプのメモリモジュールが用いられる（特許文献１参照）。Fully Buffered型のメモリモジュールでは、複数のメモリモジュールがカスケード接続されることから、使用するメモリモジュールの数が増えてもチャネルにかかる負荷が増大しないという利点を有している。
【０００８】
Fully Buffered型のメモリモジュールにおいては、複数のメモリチップの他にＡＭＢ(Advanced Memory Buffer)と呼ばれるメモリバッファがモジュール基板に搭載される。メモリバッファは、メモリコントローラ９０より供給されるアドレス、データ及びコマンドをバッファリングし、当該メモリモジュール上のメモリチップに転送する役割を果たす。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２６８６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、メモリモジュールにメモリバッファを搭載すると、その分コスト増を招くだけでなく、搭載可能なメモリチップのサイズが小さくなってしまう。したがって、メモリバッファを用いることなく、各チャネルにかかる負荷が低減されたメモリモジュールの開発が望まれている。
【課題を解決するための手段】
【００１１】
本発明の一側面によるメモリモジュールは、モジュール基板と、前記モジュール基板に搭載され、それぞれデータ入出力端子を備える複数のメモリチップと、対応する前記データ入出力端子にそれぞれ個別に接続され、リードデータ又はライトデータが伝送される複数のデータ入出力配線とを備えることを特徴とする。
【００１２】
また、本発明の他の側面によるメモリモジュールは、モジュール基板と、前記モジュール基板に搭載された複数のメモリチップと、前記複数のメモリチップにそれぞれ個別に接続され、リードデータ又はライトデータが伝送される複数のデータ入出力配線と、前記複数のメモリチップに共通接続され、前記複数のメモリチップに対する前記リードデータ又はライトデータの入出力タイミングを示すデータストローブ信号が伝送されるデータストローブ配線とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、複数のデータ入出力配線がそれぞれ個別の入出力端子又は個別のメモリチップに接続されていることから、メモリバッファを用いることなく、各チャネルにかかる負荷を低減することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい第１の実施形態によるメモリモジュール１００の構成を模式的に示す図である。
【図２】本発明の好ましい第２の実施形態によるメモリモジュール２００の構成を模式的に示す図である。
【図３】メモリチップＭＣ２０１〜ＭＣ２７２の構成を説明するための模式図である。
【図４】本発明の好ましい第３の実施形態によるメモリモジュール３００の構成を模式的に示す図である。
【図５】本発明の第４の実施形態を説明するためのブロック図である。
【図６】本発明の第５の実施形態を説明するためのブロック図である。
【図７】一般的なメモリモジュールの構成を示す模式図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の好ましい第１の実施形態によるメモリモジュール１００の構成を模式的に示す図である。
【００１７】
図１に示すように、本実施形態によるメモリモジュール１００は、モジュール基板１８０と、モジュール基板１８０に搭載された７２個のメモリチップＭＣ１０１〜ＭＣ１７２を備えている。各メモリチップＭＣ１０１〜ＭＣ１７２は、データ入出力端子ＤＱを１個のみ有するメモリチップ（×１品のメモリチップ）である。また、各メモリチップＭＣ１０１〜ＭＣ１７２は、一対のデータストローブ端子ＤＱＳＴ，ＤＱＳＢを備えている。
【００１８】
各メモリチップＭＣ１０１〜ＭＣ１７２に設けられたデータ入出力端子ＤＱは、モジュール基板１８０に設けられたデータ入出力配線（チャネル）ＤＱＬ１〜ＤＱＬ７２にそれぞれ接続されている。言い換えれば、モジュール基板１８０に搭載されたメモリチップＭＣ１０１〜ＭＣ１７２の数は、データ入出力配線ＤＱＬ１〜ＤＱＬ７２の本数と等しく、これにより×１品である７２個のメモリチップＭＣ１０１〜ＭＣ１７２が同時に動作することによって、７２ビットのリードデータ又はライトデータが同時に入出力される。このように、本実施形態では、７２個のメモリチップＭＣ１０１〜ＭＣ１７２が同時に動作することから、単一のチップセレクト信号ＣＳ０が用いられている。
【００１９】
また、７２個のメモリチップＭＣ１０１〜ＭＣ１７２のうち、４個ずつのメモリチップに設けられたデータストローブ端子ＤＱＳＴ，ＤＱＳＢは、モジュール基板１８０に設けられた同じデータストローブ配線対ＤＱＳＴＬ，ＤＱＳＢＬに共通接続されている。したがって、データ入出力配線が７２本設けられているのに対し、データストローブ配線については１８対（７２／４）だけ設けられている。
【００２０】
データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬは、各メモリチップに対するリードデータ又はライトデータの入出力タイミングを示すデータストローブ信号を伝送するための配線である。具体的には、リード動作時においては、メモリチップのデータストローブ端子ＤＱＳＴ，ＤＱＳＢからデータストローブ信号が出力され、これに同期してデータ入出力端子ＤＱからリードデータが出力される。一方、ライト動作時においては、メモリコントローラ１９０からデータストローブ信号が出力され、これに同期してデータ入出力端子ＤＱへライトデータが入力される。
【００２１】
このように、本実施形態によるメモリモジュール１００は、×１品のメモリチップＭＣ１０１〜ＭＣ１７２を用い、各データ入出力端子ＤＱをそれぞれ対応するデータ入出力配線ＤＱＬ１〜ＤＱＬ７２に個別に接続していることから、メモリコントローラ１９０から見たデータ入出力配線ＤＱＬ１〜ＤＱＬ７２の負荷が小さくなる。これにより、信号品質が高められることから、メモリバッファを用いることなく高速なデータ転送が可能となる。
【００２２】
但し、本実施形態によるメモリモジュール１００では、７２個のメモリチップＭＣ１０１〜ＭＣ１７２が同時に動作することから、モジュール全体の発熱量が大きくなる。次に説明する第２の実施形態は、この問題を解消するものである。
【００２３】
図２は、本発明の好ましい第２の実施形態によるメモリモジュール２００の構成を模式的に示す図である。
【００２４】
図２に示すように、本実施形態によるメモリモジュール２００は、モジュール基板２８０と、モジュール基板２８０に搭載された７２個のメモリチップＭＣ２０１〜ＭＣ２７２を備えている。各メモリチップＭＣ２０１〜ＭＣ２７２は、データ入出力端子ＤＱを１個のみ有するメモリチップ（×１品のメモリチップ）である。また、各メモリチップＭＣ２０１〜ＭＣ２７２は、一対のデータストローブ端子ＤＱＳＴ，ＤＱＳＢを備えている。したがって、基本構成は、図１に示した第１の実施形態によるメモリモジュール１００と同様である。
【００２５】
しかしながら、本実施形態によるメモリモジュール２００では、４つのチップセレクト信号ＣＳ０〜ＣＳ３が用いられており、これら４つのチップセレクト信号ＣＳ０〜ＣＳ３がメモリチップＭＣ２０１〜ＭＣ２７２に共通に供給されている。この点において、第１の実施形態によるメモリモジュール１００と相違している。
【００２６】
図３は、本実施形態において用いるメモリチップＭＣ２０１〜ＭＣ２７２の構成を説明するための模式図である。
【００２７】
図３に示すように、本実施形態において用いるメモリチップＭＣ２０１〜ＭＣ２７２は、チップセレクト信号ＣＳ０〜ＣＳ３に基づいてそれぞれ活性化される４つの領域ＡＲＥＡ０〜ＡＲＥＡ３に分割されている。チップセレクト信号ＣＳ０〜ＣＳ３の活性化は排他的であり、２以上のチップセレクト信号が同時に活性状態となることはない。したがって、各メモリチップＭＣ２０１〜ＭＣ２７２においては、これら４つの領域ＡＲＥＡ０〜ＡＲＥＡ３のいずれか一つのみが選択的に活性化され、活性化された領域だけが動作を行うことになる。但し、Ｉ／Ｏバッファについてはこれら４つの領域ＡＲＥＡ０〜ＡＲＥＡ３に対して共通である。チップセレクト信号ＣＳ０〜ＣＳ３に基づく領域ＡＲＥＡ０〜ＡＲＥＡ３の選択は、バンクアドレスに基づくバンクの選択とは異なり、非選択の領域を低消費電力モードにエントリさせることができる。例えば、非選択の領域をセルフリフレッシュモードにエントリさせたり、パワーダウンモードにエントリさせたりすることができる。
【００２８】
このため、７２個のメモリチップＭＣ２０１〜ＭＣ２７２が同時に動作するにもかかわらず、各メモリチップ内で活性化される領域は１つのみとなる。したがって、チップの１／４の領域だけが動作を行い、残りの３／４の領域は非アクセス状態となることから、第１の実施形態に比べてモジュール全体の発熱量を大幅に低減することが可能となる。特に、非選択の領域を低消費電力モードにエントリさせれば、モジュール全体の発熱量はより低減する。
【００２９】
尚、上述した第１及び第２の本実施形態では、各メモリチップに設けられたデータ入出力端子ＤＱが１個のみであるが、各データ入出力配線ＤＱＬ（チャネル）に接続されるメモリチップ数が１個である限り、各メモリチップに設けられるデータ入出力端子ＤＱの数が１個に限定されるものではない。次に説明する第３の実施形態は、各メモリチップに設けられるデータ入出力端子ＤＱの数を複数とした例である。
【００３０】
図４は、本発明の好ましい第３の実施形態によるメモリモジュール３００の構成を模式的に示す図である。
【００３１】
図４に示すように、本実施形態によるメモリモジュール３００は、モジュール基板３８０と、モジュール基板３８０に搭載された３６個のメモリチップＭＣ３０１〜ＭＣ３３６を備えている。各メモリチップＭＣ３０１〜ＭＣ３３６は、データ入出力端子ＤＱを２個有するメモリチップ（×２品のメモリチップ）である。また、本実施形態において用いるメモリチップＭＣ３０１〜ＭＣ３３６は、チップセレクト信号ＣＳ０，ＣＳ１に基づいてそれぞれ活性化される２つの領域に分割されている。
【００３２】
各メモリチップＭＣ３０１〜ＭＣ３３６に設けられたデータ入出力端子ＤＱ０，ＤＱ１は、モジュール基板３８０に設けられたデータ入出力配線（チャネル）ＤＱＬ１〜ＤＱＬ７２にそれぞれ個別に接続されている。言い換えれば、モジュール基板３８０に搭載されたメモリチップＭＣ３０１〜ＭＣ３３６の数は、データ入出力配線ＤＱＬ１〜ＤＱＬ７２の本数の半分（３６個）であり、これにより×２品である３６個のメモリチップＭＣ３０１〜ＭＣ３３６が同時に動作することによって、７２ビットのリードデータ又はライトデータが同時に入出力される。
【００３３】
また、３６個のメモリチップＭＣ３０１〜ＭＣ３３６のうち、２個ずつのメモリチップについては、モジュール基板３８０に設けられた同じデータストローブ配線対ＤＱＳＴＬ，ＤＱＳＢＬにデータストローブ端子ＤＱＳＴ，ＤＱＳＢが共通接続されている。したがって、データ入出力配線が７２本設けられているのに対し、データストローブ配線については１８対だけ設けられている。
【００３４】
このように、本実施形態によるメモリモジュール３００は、×２品のメモリチップＭＣ３０１〜ＭＣ３３６を用いているが、各データ入出力端子ＤＱ０，ＤＱ１をそれぞれ対応するデータ入出力配線ＤＱＬ１〜ＤＱＬ７２に個別に接続していることから、メモリコントローラ３９０から見たデータ入出力配線ＤＱＬ１〜ＤＱＬ７２の負荷は、第１及び第２の実施形態と同等となる。これにより、信号品質が高められることから、メモリバッファを用いることなく高速なデータ転送が可能となる。
【００３５】
以上説明したように、第１〜第３の実施形態では、データ入出力配線ＤＱＬについてはそれぞれ１個のメモリチップにのみ接続し、データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬについては複数のメモリチップに共通接続している。このため、ライト動作時においてメモリコントローラからメモリチップへデータストローブ信号を供給する場合、並びに、リード動作時においてメモリチップからメモリコントローラへデータストローブ信号を供給する場合のいずれにおいても、データストローブ信号の入出力環境が通常のメモリモジュールとは異なっている。次に説明する第４及び第５の実施形態は、このような環境の相違が考慮されたメモリモジュールを提供するものである。
【００３６】
図５は、図１に示したメモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５に備えられたデータストローブ信号入出力回路のブロック図であり、本発明の第４の実施形態を示している。ここで、メモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５は、同じデータストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬに共通接続された４つのメモリチップである。
【００３７】
図５に示すように、これらメモリチップは、いずれもデータストローブ信号入力回路（Ｉバッファ）４０１を備えている。データストローブ信号入力回路４０１とは、データストローブ端子ＤＱＳＴ，ＤＱＳＢを介してデータストローブ信号を取り込む回路である。このように、データストローブ信号の入力回路については、各メモリチップとも互いに同じ回路構成を有している。
【００３８】
これに対し、データストローブ信号出力回路（Ｏバッファ）４０２については、メモリチップＭＣ１０１には備えられている一方、他のメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５には備えられていない。つまり、メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５は、データストローブ端子ＤＱＳＴ，ＤＱＳＢを介してデータストローブ信号を出力する機能を有していない。
【００３９】
これは、ライト動作時においては全てのメモリチップＭＣ１０１〜ＭＣ１７２に対してライトデータが入力されるため、全てのメモリチップＭＣ１０１〜ＭＣ１７２に対してデータストローブ信号を供給する必要があるのに対し、リード動作時においては全てのメモリチップＭＣ１０１〜ＭＣ１７２からリードデータが出力されるものの、データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬを共用する複数のメモリチップにおいては、そのいずれか１つがデータストローブ信号を出力すれば足りるからである。
【００４０】
また、このような回路構成を採ることにより、メモリコントローラからみたデータストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬの負荷が小さくなるという効果もある。つまり、メモリチップＭＣ１０１のように、データストローブ端子ＤＱＳＴ，ＤＱＳＢにデータストローブ信号出力回路４０２が接続されている場合には、データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬから見たデータストローブ端子ＤＱＳＴ，ＤＱＳＢの容量が相対的に大きくなるのに対し、他のメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５のように、データストローブ端子ＤＱＳＴ，ＤＱＳＢにデータストローブ信号出力回路４０２が接続されていない場合には、データストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬから見たデータストローブ端子ＤＱＳＴ，ＤＱＳＢの容量が相対的に小さくなるからである。
【００４１】
したがって、複数（本実施形態では４つ）のメモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５にて一対のデータストローブ配線ＤＱＳＴＬ，ＤＱＳＢＬを共用しているにもかかわらず、ライト時におけるメモリコントローラ側の負荷が小さくなり、その結果、データストローブ信号の信号品質を高めることが可能となる。
【００４２】
図６は、図１に示したメモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５に備えられたデータ出力回路のブロック図であり、本発明の第５の実施形態を示している。
【００４３】
図６に示すように、これらメモリチップは、いずれもデータ出力回路５０１を備えている。データ出力回路５０１とは、データ入出力端子ＤＱを介してリードデータを出力する回路である。このように、リードデータの出力回路部については、各メモリチップとも互いに同じ回路構成を有している。
【００４４】
これに対し、データストローブ信号出力回路については、メモリチップＭＣ１０１には通常の駆動能力を有するＤＱＳ出力バッファ４０２が備えられている一方、他のメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５には、通常の駆動能力を有するＤＱＳ出力バッファは備えられておらず、非常に駆動能力の小さいＤＱＳサブ出力バッファ５０２が備えられているに過ぎない。メモリチップＭＣ１０１に備えられたＤＱＳ出力バッファ４０２は、図５に示したＯバッファに対応する回路であり、メモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５がリード動作を行う場合に、代表してデータストローブ信号を出力する回路である。このように、図５に示した例と同様、リード動作においてはメモリチップＭＣ１０１のみが有効なデータストローブ信号を出力することから、メモリチップＭＣ１０１が出力するデータストローブ信号の位相と、他のメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５が出力するリードデータの位相とがわずかにずれる可能性がある。
【００４５】
この点を考慮して、本実施形態では、各メモリチップＭＣ１０１，ＭＣ１１９，ＭＣ１３７，ＭＣ１５５にＤＱＳサブ出力バッファ５０２を設けるとともに、データストローブ信号出力回路４０２を持たないメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５に対しては比較回路５０３を設けている。
【００４６】
ＤＱＳサブ出力バッファ５０２は、リードデータに対して位相制御された駆動能力の小さいストローブ信号ＩＤＱＳａ又はＩＤＱＳｂを生成する回路である。また、比較回路５０３は、当該メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５内のＤＱＳサブ出力バッファ５０２により生成されたストローブ信号ＩＤＱＳａの位相と、メモリチップＭＣ１０１内のＤＱＳサブ出力バッファ５０２により生成されたストローブ信号ＩＤＱＳｂの位相とを比較し、その結果に基づいてタイミング調整信号Ｔを生成する回路である。タイミング調整信号Ｔはデータ出力回路５０１に供給され、データ出力回路５０１はこれに基づいてリードデータの出力タイミングを調整する。
【００４７】
これにより、メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５については自ら有効なデータストローブ信号を出力しないにもかかわらず、メモリチップＭＣ１０１が出力するデータストローブ信号の位相と、メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５が出力するリードデータの位相を正確に一致させることが可能となる。
【００４８】
このように、前述した第４の実施形態では、メモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５からＤＱＳ出力バッファ４０２を完全に排除しているが、本実施形態のように、これらメモリチップＭＣ１１９，ＭＣ１３７，ＭＣ１５５に極めて駆動能力の小さいＤＱＳサブ出力バッファ５０２を設けても構わない。
【００４９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５０】
例えば、上記各実施形態では、データストローブ配線を複数のメモリチップに共通接続しているが、本発明においてこの点は必須でない。したがって、データストローブ配線についても複数のメモリチップに対してそれぞれ個別に接続しても構わない。
【００５１】
また、上記各実施形態では、リードデータ及びライトデータについてはシングルエンド型の信号とし、データストローブ信号についてはディファレンシャル型の信号としているが、本発明がこれに限定されるものではない。したがって、例えばリードデータ及びライトデータをディファレンシャル型の信号としても構わない。この場合、１ビット当たり２本のデータ入出力配線が必要となる。
【００５２】
さらに、本発明において使用するメモリチップの種類については特に限定されず、ＤＲＡＭの他、ＰＲＡＭ、ＲＲＡＭなどを用いても構わない。
【００５３】
また、図２に示す第２の実施形態や、図４に示す第４の実施形態では、同じデータストローブ配線に共通接続されたメモリチップの数と、各メモリチップに含まれる領域の数とが等しいが、本発明においてこの点は必須でない。
【符号の説明】
【００５４】
１００，２００，３００ メモリモジュール
１８０，２８０，３８０ モジュール基板
１９０，２９０，３９０ メモリコントローラ
４０１ データストローブ信号入力回路
４０２ データストローブ信号出力回路
５０１ データ出力回路
５０２ ＤＱＳサブ出力バッファ
５０３ 比較回路
ＡＲＥＡ０〜ＡＲＥＡ３ 領域
ＣＳ０〜ＣＳ３ チップセレクト信号
ＤＱ データ入出力端子
ＤＱＬ データ入出力配線
ＤＱＳＴ，ＤＱＳＢ データストローブ端子
ＤＱＳＴＬ，ＤＱＳＢＬ データストローブ配線
ＩＤＱＳａ，ＩＤＱＳｂ ストローブ信号
ＭＣ１０１〜ＭＣ１７２，ＭＣ２０１〜ＭＣ２７２，ＭＣ３０１〜ＭＣ３３６ メモリチップ
【特許請求の範囲】
【請求項１】
モジュール基板と、
前記モジュール基板に搭載され、それぞれデータ入出力端子を備える複数のメモリチップと、
対応する前記データ入出力端子にそれぞれ個別に接続され、リードデータ又はライトデータが伝送される複数のデータ入出力配線と、を備えることを特徴とするメモリモジュール。
【請求項２】
前記複数のメモリチップの数は、前記複数のデータ入出力配線を介して同時に伝送される前記リードデータ又はライトデータのビット数と等しいことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記複数のメモリチップの数は、前記複数のデータ入出力配線の本数と等しいことを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記複数のメモリチップは、複数のチップセレクト信号に基づいて排他的に活性化される複数の領域に分割されていることを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
【請求項５】
前記複数のチップセレクト信号は、前記複数のメモリチップに対して共通に供給されることを特徴とする請求項４に記載のメモリモジュール。
【請求項６】
前記複数のメモリチップに共通接続され、前記複数のメモリチップに対する前記リードデータ又はライトデータの入出力タイミングを示すデータストローブ信号が伝送されるデータストローブ配線をさらに備えることを特徴とする請求項４又は５のいずれか一項に記載のメモリモジュール。
【請求項７】
前記複数のメモリチップは、データストローブ端子と、前記データストローブ端子を介して前記データストローブ信号を取り込むデータストローブ信号入力回路とを備えており、
前記データストローブ配線から見た前記データストローブ端子の容量は、複数のメモリチップのうち所定のメモリチップにおいて相対的に大きく、前記所定のメモリチップとは異なる他のメモリチップにおいて相対的に小さいことを特徴とする請求項６に記載のメモリモジュール。
【請求項８】
前記所定のメモリチップは、前記データストローブ端子を介して前記データストローブ信号を出力するデータストローブ信号出力回路を備えており、
前記所定のメモリチップとは異なる他のメモリチップは、前記データストローブ信号出力回路を備えていないことを特徴とする請求項７に記載のメモリモジュール。
【請求項９】
前記複数のメモリチップは、いずれも前記データストローブ端子を介して前記データストローブ信号を出力するデータストローブ信号出力回路を備えており、
前記所定のメモリチップに備えられた前記データストローブ信号出力回路の駆動能力は、前記所定のメモリチップとは異なる他のメモリチップに備えられた前記データストローブ信号出力回路の駆動能力よりも大きいことを特徴とする請求項７に記載のメモリモジュール。
【請求項１０】
前記複数のメモリチップは、前記データ入出力端子を介して前記リードデータを出力するデータ出力回路をさらに備えており、
前記所定のメモリチップとは異なる他のメモリチップは、当該メモリチップに備えられた前記データストローブ信号出力回路により生成された前記データストローブ信号の位相と、前記所定のメモリチップに備えられた前記データストローブ信号出力回路により生成された前記データストローブ信号の位相とを比較することによってタイミング調整信号を生成する比較回路を有しており、
前記所定のメモリチップとは異なる他のメモリチップに備えられた前記データ出力回路は、前記タイミング調整信号に基づいて前記リードデータの出力タイミングを調整することを特徴とする請求項９に記載のメモリモジュール。
【請求項１１】
モジュール基板と、
前記モジュール基板に搭載された複数のメモリチップと、
前記複数のメモリチップにそれぞれ個別に接続され、リードデータ又はライトデータが伝送される複数のデータ入出力配線と、
前記複数のメモリチップに共通接続され、前記複数のメモリチップに対する前記リードデータ又はライトデータの入出力タイミングを示すデータストローブ信号が伝送されるデータストローブ配線と、を備えることを特徴とするメモリモジュール。
【請求項１】
モジュール基板と、
前記モジュール基板に搭載され、それぞれデータ入出力端子を備える複数のメモリチップと、
対応する前記データ入出力端子にそれぞれ個別に接続され、リードデータ又はライトデータが伝送される複数のデータ入出力配線と、を備えることを特徴とするメモリモジュール。
【請求項２】
前記複数のメモリチップの数は、前記複数のデータ入出力配線を介して同時に伝送される前記リードデータ又はライトデータのビット数と等しいことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記複数のメモリチップの数は、前記複数のデータ入出力配線の本数と等しいことを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記複数のメモリチップは、複数のチップセレクト信号に基づいて排他的に活性化される複数の領域に分割されていることを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
【請求項５】
前記複数のチップセレクト信号は、前記複数のメモリチップに対して共通に供給されることを特徴とする請求項４に記載のメモリモジュール。
【請求項６】
前記複数のメモリチップに共通接続され、前記複数のメモリチップに対する前記リードデータ又はライトデータの入出力タイミングを示すデータストローブ信号が伝送されるデータストローブ配線をさらに備えることを特徴とする請求項４又は５のいずれか一項に記載のメモリモジュール。
【請求項７】
前記複数のメモリチップは、データストローブ端子と、前記データストローブ端子を介して前記データストローブ信号を取り込むデータストローブ信号入力回路とを備えており、
前記データストローブ配線から見た前記データストローブ端子の容量は、複数のメモリチップのうち所定のメモリチップにおいて相対的に大きく、前記所定のメモリチップとは異なる他のメモリチップにおいて相対的に小さいことを特徴とする請求項６に記載のメモリモジュール。
【請求項８】
前記所定のメモリチップは、前記データストローブ端子を介して前記データストローブ信号を出力するデータストローブ信号出力回路を備えており、
前記所定のメモリチップとは異なる他のメモリチップは、前記データストローブ信号出力回路を備えていないことを特徴とする請求項７に記載のメモリモジュール。
【請求項９】
前記複数のメモリチップは、いずれも前記データストローブ端子を介して前記データストローブ信号を出力するデータストローブ信号出力回路を備えており、
前記所定のメモリチップに備えられた前記データストローブ信号出力回路の駆動能力は、前記所定のメモリチップとは異なる他のメモリチップに備えられた前記データストローブ信号出力回路の駆動能力よりも大きいことを特徴とする請求項７に記載のメモリモジュール。
【請求項１０】
前記複数のメモリチップは、前記データ入出力端子を介して前記リードデータを出力するデータ出力回路をさらに備えており、
前記所定のメモリチップとは異なる他のメモリチップは、当該メモリチップに備えられた前記データストローブ信号出力回路により生成された前記データストローブ信号の位相と、前記所定のメモリチップに備えられた前記データストローブ信号出力回路により生成された前記データストローブ信号の位相とを比較することによってタイミング調整信号を生成する比較回路を有しており、
前記所定のメモリチップとは異なる他のメモリチップに備えられた前記データ出力回路は、前記タイミング調整信号に基づいて前記リードデータの出力タイミングを調整することを特徴とする請求項９に記載のメモリモジュール。
【請求項１１】
モジュール基板と、
前記モジュール基板に搭載された複数のメモリチップと、
前記複数のメモリチップにそれぞれ個別に接続され、リードデータ又はライトデータが伝送される複数のデータ入出力配線と、
前記複数のメモリチップに共通接続され、前記複数のメモリチップに対する前記リードデータ又はライトデータの入出力タイミングを示すデータストローブ信号が伝送されるデータストローブ配線と、を備えることを特徴とするメモリモジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２１８６４１（Ｐ２０１０−２１８６４１Ａ）
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願番号】特願２００９−６５５１９（Ｐ２００９−６５５１９）
【出願日】平成２１年３月１８日（２００９．３．１８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願日】平成２１年３月１８日（２００９．３．１８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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