不揮発性半導体記憶装置の書き込み方法
【目的】 ＥＥＰＲＯＭの記憶容量を増大させる。
【構成】 書き込み時、ソース３の電位をフローティングにし、ドレイン２に０Ｖ、１Ｖ、２Ｖ及び３Ｖの中から選択された所定の電圧を印加し、そのタイミングで制御ゲート１００に１０〜１５Ｖ程度のパルス電圧を印加する。これにより、メモリセルのしきい値は７Ｖ、５Ｖ、３Ｖ及び１Ｖのいずれかになり、夫々の状態をデータ“１１”、“１０”、“０１”及び“００”に対応させる。従って、１個のメモリセルに４値のデータを記憶させることができる。
【構成】 書き込み時、ソース３の電位をフローティングにし、ドレイン２に０Ｖ、１Ｖ、２Ｖ及び３Ｖの中から選択された所定の電圧を印加し、そのタイミングで制御ゲート１００に１０〜１５Ｖ程度のパルス電圧を印加する。これにより、メモリセルのしきい値は７Ｖ、５Ｖ、３Ｖ及び１Ｖのいずれかになり、夫々の状態をデータ“１１”、“１０”、“０１”及び“００”に対応させる。従って、１個のメモリセルに４値のデータを記憶させることができる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的に書き換えが可能な不揮発性半導体記憶装置の書き込み方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種にＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory)がある。このＥＥＰＲＯＭは、電気的に情報の書き換え及び読み出しが可能で且つ電源を切っても情報が消えない性質（不揮発性）を有する半導体記憶装置である。このうち、特に、データを一括消去可能なＥＥＰＲＯＭとしてフラッシュＥＥＰＲＯＭがある。
【０００３】図２に、代表的なフラッシュＥＥＰＲＯＭの電気的結線の様子を４個のメモリセルについて示す。
【０００４】各メモリセル１０〜１３は、電極を持たない浮遊ゲート１１０〜１１３を有している。そして、ワード線１００がメモリセル１０と１１の制御ゲートに夫々接続され、ワード線１０１がメモリセル１２と１３の制御ゲートに夫々接続されている。但し、実際には、各ワード線と各制御ゲートは例えばポリシリコンにより一体に構成され、ワード線自体が、各メモリセルの領域において、その制御ゲートを構成する。一方、メモリセル１０と１２のドレインには夫々ビット線１０２が接続され、メモリセル１１と１３のドレインには夫々ビット線１０３が接続されている。更に、メモリセル１０と１２のソースは共通のソース線１０４に接続され、メモリセル１１と１３のソースはやはり共通のソース線１０５に接続されている。
【０００５】例えば、メモリセル１０の断面構造を図１（ａ）に示すが、ｐ型シリコン基板１の表面領域にｎ型不純物拡散層からなるドレイン２及びソース３が夫々形成され、それらの間がチャネル領域４となっている。そして、このチャネル領域４の上に、厚さ１０ｎｍ程度のＳｉＯ2 膜からなるトンネル絶縁膜５が形成され、その上に低抵抗ポリシリコンからなる浮遊ゲート１１０、層間絶縁膜６及び低抵抗ポリシリコンからなる制御ゲート１００が順次形成されている。１０２は、ドレイン２に接続されたビット線、１０４はソース線である。
【０００６】このように構成されたメモリセルの記憶動作は、書き込み時、例えば基板１を接地し、制御ゲート１００を高電圧に設定して、容量結合により浮遊ゲート１１０の電位を上げ、極薄酸化膜からなるトンネル絶縁膜５を通して基板１から浮遊ゲート１１０に電子を注入する。極薄酸化膜の伝導機構は、この程度の膜厚ではファウラー−ノルドハイム（Fowler-Nordheim)の式に従い、電界としては、６〜７ＭＶ／ｃｍ程度必要となる。そして、浮遊ゲート１１０内に電子が蓄積された結果、制御ゲート１００からみたトランジスタのしきい値はプラス方向へシフトする。消去時は、例えば制御ゲート１００を接地し、ソース３を高電圧に設定することによって、電子を浮遊ゲート１１０から引き抜いてしきい値を下げる。
【０００７】そして、このメモリセルのしきい値の高低を、制御ゲートに所定の電圧を印加することにより検出し、読み出しを行う。
【０００８】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭでは、上述したように、１個のメモリセルにしきい値の高い状態と低い状態の２個の記憶状態しか与えていなかった。即ち、単位メモリセルを“１”と“０”の１ビット（２値）のデータの記憶にしか用いていなかった。このため、メモリセルアレイ全体で記憶する情報量が少ないという欠点があった。
【０００９】そこで、本発明の目的は、特にメモリセルの数を増やさなくてもその記憶容量を大きくすることができる不揮発性半導体記憶装置の書き込み方法を提供することである。
【００１０】
【課題を解決するための手段】上述した課題を解決するために、本発明では、半導体基板内に形成されたドレイン及びソースと、前記ドレイン及びソースの間に配されたチャネル領域と、前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に層間絶縁膜を介して設けられた制御ゲートとを有するメモリセルの入力データを書き込むことが可能な不揮発性半導体記憶装置の書き込み方法であって、前記ドレインに所定の電圧を印加し、前記制御ゲートにパルス状の電圧を印加することにより前記メモリセルのしきい値電圧を設定する。
【００１１】本発明の一態様では、前記ソースをフローティング状態とし、前記ドレインに少なくとも３段階の異なるレベルから選択した所定の電圧を印加し、前記ドレインに所望レベルの電圧が印加されているタイミングで前記制御ゲートにパルス状の電圧を印加することにより、前記浮遊ゲートにトンネル現象により所定量の電荷を注入し、これにより、前記メモリセルのしきい値電圧を少なくとも３段階のレベルから選択された所定レベルにする。
【００１２】また、本発明の好ましい態様では、前記制御ゲートに接続されたワード線と前記ドレインに接続されたビット線とを有し、複数の前記メモリセルからなるマトリクスの行線又は列線を構成する複数の前記ビット線のうちの選択されたビット線に少なくとも３段階の異なるレベルから選択した所定の書き込み電圧を印加するとともに、前記選択されたビット線に所望レベルの書き込み電圧が印加されている時に、前記マトリクスの列線又は行線を構成する複数の前記ワード線のうちの選択されたワード線にパルス状の電圧を印加し、これにより、前記選択されたビット線と前記選択されたワード線により選択されたメモリセルの浮遊ゲートに、前記選択されたワード線に前記パルス状の電圧が印加された時に前記選択されたビット線に印加されている書き込み電圧のレベルに対応した所定量の電荷を注入し、その選択されたメモリセルに、その書き込み電圧のレベルに対応した情報を記憶させる。
【００１３】
【作用】本発明の不揮発性半導体記憶装置の書き込み方法では、単位メモリセルに例えば３値以上のデータを記憶させることができるので、特にメモリセルの数を増やさなくても、装置全体の記憶容量を大きくすることができる。
【００１４】
【実施例】以下、本発明を実施例につき図面を参照して説明する。
【００１５】図１（ａ）は本発明を適用するフラッシュＥＥＰＲＯＭメモリセルの断面構造であり、従来技術の項で説明したのと同じである。また、図２はフラッシュＥＥＰＲＯＭの４個のメモリセルの電気的結線の様子を示したもので、これも従来技術の項で説明したのと同じである。
【００１６】本実施例においては、フラッシュＥＥＰＲＯＭの各メモリセルに、“００”〜“１１”の４値のデータを記憶させる。
【００１７】今、図２のメモリセル１０に書き込みを行う場合を説明する。
【００１８】例えば、メモリセル１０にデータ“１１”を書き込む場合、選択されたビット線１０２を接地し、ソース線１０４を開放し、選択されたワード線１００に１０〜１５Ｖ程度のパルス電圧を印加する。これにより、メモリセル１０の浮遊ゲート１１０に電圧が誘起され、この浮遊ゲート１１０とドレイン２との電位差に応じ、ファウラー−ノルドハイムトンネリングにより、浮遊ゲート１１０に所定量の電荷が注入される。そして、メモリセル１０のしきい値は７Ｖ程度に上昇する。この状態を“１１”とする。なお、この時、ビット線１０２以外のビット線に３Ｖ程度の電圧を印加しておくことにより、メモリセル１０以外のメモリセルではファウラー−ノルドハイムトンネリングが起こらず、従って、それらのメモリセルへの書き込みは行われない。
【００１９】同様にして、メモリセル１０にデータ“１０”を書き込む場合には、選択されたビット線１０２に１Ｖ程度の電圧を印加し、他は上と同じにする。これによりメモリセル１０のしきい値は５Ｖ程度となり、この状態を“１０”とする。
【００２０】更に、メモリセル１０にデータ“０１”を書き込む場合には、選択されたビット線１０２に２Ｖ程度の電圧を印加し、他は上と同じにする。これによりメモリセル１０のしきい値は３Ｖ程度となり、この状態を“０１”とする。
【００２１】更に、メモリセル１０にデータ“００”を書き込む場合には、選択されたビット線１０２に３Ｖ程度の電圧を印加し、他は上と同じにする。この場合、メモリセル１０のしきい値は１Ｖ程度であって、これは初期のしきい値（消去レベル）から殆ど変化していない。この状態を“００”とする。
【００２２】本実施例におけるメモリセルのドレインに印加する電圧としきい値電圧との関係を図１（ｂ）に示す。
【００２３】このメモリセル１０の読み出しを行う場合には、例えば、ビット線１０２に１Ｖの電圧を印加するとともにそれ以外のビット線の電位を全て０Ｖにし、ソース線を全て０Ｖにする。そして、この状態で、ワード線１００に５Ｖの電圧を印加し、その時にソース−ドレイン間に流れる電流を、予め４つの状態に設定したリファレンスセルの電流と比較することにより読み出しを行う。
【００２４】また、記憶状態の消去は、全メモリセルを一括して行う。
【００２５】以上に説明したように、本実施例の方法によれば、単位メモリセルに“００”〜“１１”の４値のデータを記憶させることができ、且つ、それを読み出すことができる。従って、メモリセルの数が同じの場合、従来の２倍の情報量を記憶することができる。
【００２６】なお、上述した実施例ではメモリセルのしきい値を１Ｖ、３Ｖ、５Ｖ、７Ｖの４つのレベルに設定したが、更に細分化すれば、より多くのデータを記憶させることができるのは言うまでもない。また、上述した実施例で具体的な電圧値を示したが、これらの電圧値は、メモリセルの構造、特に、トンネル絶縁膜や層間絶縁膜の厚さにより適宜変更されるべきものである。
【００２７】図３に本発明の第２の実施例を示す。
【００２８】この実施例においては、フラッシュＥＥＰＲＯＭセルアレイのビット線Ｂ1 〜Ｂn 方向のソースを共通にし、各ソース線Ｓ1 〜Ｓn にｎ型ＭＯＳトランジスタＱ1 〜Ｑn を設けている。そして、例えば、メモリセルＭ11に書き込みを行う場合、ＭＯＳトランジスタＱ1 をカットオフして、ソースをフローティングにする。その他の構成は上述した第１の実施例と同じである。
【００２９】
【発明の効果】本発明によれば、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置の単位メモリセルに３値以上例えばｎ（ｎ≧２）ビットのデータを記憶させることができるので、特にメモリセルの数を増やさなくても大きな記憶容量を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるフラッシュＥＥＰＲＯＭメモリセルの構造を示す概略断面図及び書き込み時のドレイン電圧としきい値電圧との関係を示すグラフである。
【図２】フラッシュＥＥＰＲＯＭの４個のメモリセルの電気的結線図である。
【図３】本発明の第２の実施例によるフラッシュＥＥＰＲＯＭセルアレイの電気的結線図である。
【符号の説明】
１ ｐ型シリコン基板
２ ドレイン
３ ソース
４ チャネル領域
５ トンネル絶縁膜
６ 層間絶縁膜
１０、１１、１２、１３ メモリセル
１００、１０１ ワード線（制御ゲート）
１０２、１０３ ビット線
１０４、１０５ ソース線
１１０、１１１、１１２、１１３ 浮遊ゲート
【０００１】
【産業上の利用分野】本発明は、電気的に書き換えが可能な不揮発性半導体記憶装置の書き込み方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種にＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory)がある。このＥＥＰＲＯＭは、電気的に情報の書き換え及び読み出しが可能で且つ電源を切っても情報が消えない性質（不揮発性）を有する半導体記憶装置である。このうち、特に、データを一括消去可能なＥＥＰＲＯＭとしてフラッシュＥＥＰＲＯＭがある。
【０００３】図２に、代表的なフラッシュＥＥＰＲＯＭの電気的結線の様子を４個のメモリセルについて示す。
【０００４】各メモリセル１０〜１３は、電極を持たない浮遊ゲート１１０〜１１３を有している。そして、ワード線１００がメモリセル１０と１１の制御ゲートに夫々接続され、ワード線１０１がメモリセル１２と１３の制御ゲートに夫々接続されている。但し、実際には、各ワード線と各制御ゲートは例えばポリシリコンにより一体に構成され、ワード線自体が、各メモリセルの領域において、その制御ゲートを構成する。一方、メモリセル１０と１２のドレインには夫々ビット線１０２が接続され、メモリセル１１と１３のドレインには夫々ビット線１０３が接続されている。更に、メモリセル１０と１２のソースは共通のソース線１０４に接続され、メモリセル１１と１３のソースはやはり共通のソース線１０５に接続されている。
【０００５】例えば、メモリセル１０の断面構造を図１（ａ）に示すが、ｐ型シリコン基板１の表面領域にｎ型不純物拡散層からなるドレイン２及びソース３が夫々形成され、それらの間がチャネル領域４となっている。そして、このチャネル領域４の上に、厚さ１０ｎｍ程度のＳｉＯ2 膜からなるトンネル絶縁膜５が形成され、その上に低抵抗ポリシリコンからなる浮遊ゲート１１０、層間絶縁膜６及び低抵抗ポリシリコンからなる制御ゲート１００が順次形成されている。１０２は、ドレイン２に接続されたビット線、１０４はソース線である。
【０００６】このように構成されたメモリセルの記憶動作は、書き込み時、例えば基板１を接地し、制御ゲート１００を高電圧に設定して、容量結合により浮遊ゲート１１０の電位を上げ、極薄酸化膜からなるトンネル絶縁膜５を通して基板１から浮遊ゲート１１０に電子を注入する。極薄酸化膜の伝導機構は、この程度の膜厚ではファウラー−ノルドハイム（Fowler-Nordheim)の式に従い、電界としては、６〜７ＭＶ／ｃｍ程度必要となる。そして、浮遊ゲート１１０内に電子が蓄積された結果、制御ゲート１００からみたトランジスタのしきい値はプラス方向へシフトする。消去時は、例えば制御ゲート１００を接地し、ソース３を高電圧に設定することによって、電子を浮遊ゲート１１０から引き抜いてしきい値を下げる。
【０００７】そして、このメモリセルのしきい値の高低を、制御ゲートに所定の電圧を印加することにより検出し、読み出しを行う。
【０００８】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭでは、上述したように、１個のメモリセルにしきい値の高い状態と低い状態の２個の記憶状態しか与えていなかった。即ち、単位メモリセルを“１”と“０”の１ビット（２値）のデータの記憶にしか用いていなかった。このため、メモリセルアレイ全体で記憶する情報量が少ないという欠点があった。
【０００９】そこで、本発明の目的は、特にメモリセルの数を増やさなくてもその記憶容量を大きくすることができる不揮発性半導体記憶装置の書き込み方法を提供することである。
【００１０】
【課題を解決するための手段】上述した課題を解決するために、本発明では、半導体基板内に形成されたドレイン及びソースと、前記ドレイン及びソースの間に配されたチャネル領域と、前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に層間絶縁膜を介して設けられた制御ゲートとを有するメモリセルの入力データを書き込むことが可能な不揮発性半導体記憶装置の書き込み方法であって、前記ドレインに所定の電圧を印加し、前記制御ゲートにパルス状の電圧を印加することにより前記メモリセルのしきい値電圧を設定する。
【００１１】本発明の一態様では、前記ソースをフローティング状態とし、前記ドレインに少なくとも３段階の異なるレベルから選択した所定の電圧を印加し、前記ドレインに所望レベルの電圧が印加されているタイミングで前記制御ゲートにパルス状の電圧を印加することにより、前記浮遊ゲートにトンネル現象により所定量の電荷を注入し、これにより、前記メモリセルのしきい値電圧を少なくとも３段階のレベルから選択された所定レベルにする。
【００１２】また、本発明の好ましい態様では、前記制御ゲートに接続されたワード線と前記ドレインに接続されたビット線とを有し、複数の前記メモリセルからなるマトリクスの行線又は列線を構成する複数の前記ビット線のうちの選択されたビット線に少なくとも３段階の異なるレベルから選択した所定の書き込み電圧を印加するとともに、前記選択されたビット線に所望レベルの書き込み電圧が印加されている時に、前記マトリクスの列線又は行線を構成する複数の前記ワード線のうちの選択されたワード線にパルス状の電圧を印加し、これにより、前記選択されたビット線と前記選択されたワード線により選択されたメモリセルの浮遊ゲートに、前記選択されたワード線に前記パルス状の電圧が印加された時に前記選択されたビット線に印加されている書き込み電圧のレベルに対応した所定量の電荷を注入し、その選択されたメモリセルに、その書き込み電圧のレベルに対応した情報を記憶させる。
【００１３】
【作用】本発明の不揮発性半導体記憶装置の書き込み方法では、単位メモリセルに例えば３値以上のデータを記憶させることができるので、特にメモリセルの数を増やさなくても、装置全体の記憶容量を大きくすることができる。
【００１４】
【実施例】以下、本発明を実施例につき図面を参照して説明する。
【００１５】図１（ａ）は本発明を適用するフラッシュＥＥＰＲＯＭメモリセルの断面構造であり、従来技術の項で説明したのと同じである。また、図２はフラッシュＥＥＰＲＯＭの４個のメモリセルの電気的結線の様子を示したもので、これも従来技術の項で説明したのと同じである。
【００１６】本実施例においては、フラッシュＥＥＰＲＯＭの各メモリセルに、“００”〜“１１”の４値のデータを記憶させる。
【００１７】今、図２のメモリセル１０に書き込みを行う場合を説明する。
【００１８】例えば、メモリセル１０にデータ“１１”を書き込む場合、選択されたビット線１０２を接地し、ソース線１０４を開放し、選択されたワード線１００に１０〜１５Ｖ程度のパルス電圧を印加する。これにより、メモリセル１０の浮遊ゲート１１０に電圧が誘起され、この浮遊ゲート１１０とドレイン２との電位差に応じ、ファウラー−ノルドハイムトンネリングにより、浮遊ゲート１１０に所定量の電荷が注入される。そして、メモリセル１０のしきい値は７Ｖ程度に上昇する。この状態を“１１”とする。なお、この時、ビット線１０２以外のビット線に３Ｖ程度の電圧を印加しておくことにより、メモリセル１０以外のメモリセルではファウラー−ノルドハイムトンネリングが起こらず、従って、それらのメモリセルへの書き込みは行われない。
【００１９】同様にして、メモリセル１０にデータ“１０”を書き込む場合には、選択されたビット線１０２に１Ｖ程度の電圧を印加し、他は上と同じにする。これによりメモリセル１０のしきい値は５Ｖ程度となり、この状態を“１０”とする。
【００２０】更に、メモリセル１０にデータ“０１”を書き込む場合には、選択されたビット線１０２に２Ｖ程度の電圧を印加し、他は上と同じにする。これによりメモリセル１０のしきい値は３Ｖ程度となり、この状態を“０１”とする。
【００２１】更に、メモリセル１０にデータ“００”を書き込む場合には、選択されたビット線１０２に３Ｖ程度の電圧を印加し、他は上と同じにする。この場合、メモリセル１０のしきい値は１Ｖ程度であって、これは初期のしきい値（消去レベル）から殆ど変化していない。この状態を“００”とする。
【００２２】本実施例におけるメモリセルのドレインに印加する電圧としきい値電圧との関係を図１（ｂ）に示す。
【００２３】このメモリセル１０の読み出しを行う場合には、例えば、ビット線１０２に１Ｖの電圧を印加するとともにそれ以外のビット線の電位を全て０Ｖにし、ソース線を全て０Ｖにする。そして、この状態で、ワード線１００に５Ｖの電圧を印加し、その時にソース−ドレイン間に流れる電流を、予め４つの状態に設定したリファレンスセルの電流と比較することにより読み出しを行う。
【００２４】また、記憶状態の消去は、全メモリセルを一括して行う。
【００２５】以上に説明したように、本実施例の方法によれば、単位メモリセルに“００”〜“１１”の４値のデータを記憶させることができ、且つ、それを読み出すことができる。従って、メモリセルの数が同じの場合、従来の２倍の情報量を記憶することができる。
【００２６】なお、上述した実施例ではメモリセルのしきい値を１Ｖ、３Ｖ、５Ｖ、７Ｖの４つのレベルに設定したが、更に細分化すれば、より多くのデータを記憶させることができるのは言うまでもない。また、上述した実施例で具体的な電圧値を示したが、これらの電圧値は、メモリセルの構造、特に、トンネル絶縁膜や層間絶縁膜の厚さにより適宜変更されるべきものである。
【００２７】図３に本発明の第２の実施例を示す。
【００２８】この実施例においては、フラッシュＥＥＰＲＯＭセルアレイのビット線Ｂ1 〜Ｂn 方向のソースを共通にし、各ソース線Ｓ1 〜Ｓn にｎ型ＭＯＳトランジスタＱ1 〜Ｑn を設けている。そして、例えば、メモリセルＭ11に書き込みを行う場合、ＭＯＳトランジスタＱ1 をカットオフして、ソースをフローティングにする。その他の構成は上述した第１の実施例と同じである。
【００２９】
【発明の効果】本発明によれば、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置の単位メモリセルに３値以上例えばｎ（ｎ≧２）ビットのデータを記憶させることができるので、特にメモリセルの数を増やさなくても大きな記憶容量を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるフラッシュＥＥＰＲＯＭメモリセルの構造を示す概略断面図及び書き込み時のドレイン電圧としきい値電圧との関係を示すグラフである。
【図２】フラッシュＥＥＰＲＯＭの４個のメモリセルの電気的結線図である。
【図３】本発明の第２の実施例によるフラッシュＥＥＰＲＯＭセルアレイの電気的結線図である。
【符号の説明】
１ ｐ型シリコン基板
２ ドレイン
３ ソース
４ チャネル領域
５ トンネル絶縁膜
６ 層間絶縁膜
１０、１１、１２、１３ メモリセル
１００、１０１ ワード線（制御ゲート）
１０２、１０３ ビット線
１０４、１０５ ソース線
１１０、１１１、１１２、１１３ 浮遊ゲート
【特許請求の範囲】
【請求項１】 半導体基板内に形成されたドレイン及びソースと、前記ドレイン及びソースの間に配されたチャネル領域と、前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に層間絶縁膜を介して設けられた制御ゲートとを有するメモリセルの入力データを書き込むことが可能な不揮発性半導体記憶装置の書き込み方法であって、前記ドレインに所定の電圧を印加し、前記制御ゲートにパルス状の電圧を印加することにより前記メモリセルのしきい値電圧を設定することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項２】 前記ソースをフローティング状態とし、前記ドレインに少なくとも３段階の異なるレベルから選択した所定の電圧を印加し、前記ドレインに所望レベルの電圧が印加されているタイミングで前記制御ゲートにパルス状の電圧を印加することにより、前記浮遊ゲートにトンネル現象により所定量の電荷を注入し、これにより、前記メモリセルのしきい値電圧を少なくとも３段階のレベルから選択された所定レベルにすることを特徴とする請求項１に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３】 前記制御ゲートに接続されたワード線と前記ドレインに接続されたビット線とを有し、複数の前記メモリセルからなるマトリクスの行線又は列線を構成する複数の前記ビット線のうちの選択されたビット線に少なくとも３段階の異なるレベルから選択した所定の書き込み電圧を印加するとともに、前記選択されたビット線に所望レベルの書き込み電圧が印加されている時に、前記マトリクスの列線又は行線を構成する複数の前記ワード線のうちの選択されたワード線にパルス状の電圧を印加し、これにより、前記選択されたビット線と前記選択されたワード線により選択されたメモリセルの浮遊ゲートに、前記選択されたワード線に前記パルス状の電圧が印加された時に前記選択されたビット線に印加されている書き込み電圧のレベルに対応した所定量の電荷を注入し、その選択されたメモリセルに、その書き込み電圧のレベルに対応した情報を記憶させるようにしたことを特徴とする請求項２に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１】 半導体基板内に形成されたドレイン及びソースと、前記ドレイン及びソースの間に配されたチャネル領域と、前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に層間絶縁膜を介して設けられた制御ゲートとを有するメモリセルの入力データを書き込むことが可能な不揮発性半導体記憶装置の書き込み方法であって、前記ドレインに所定の電圧を印加し、前記制御ゲートにパルス状の電圧を印加することにより前記メモリセルのしきい値電圧を設定することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項２】 前記ソースをフローティング状態とし、前記ドレインに少なくとも３段階の異なるレベルから選択した所定の電圧を印加し、前記ドレインに所望レベルの電圧が印加されているタイミングで前記制御ゲートにパルス状の電圧を印加することにより、前記浮遊ゲートにトンネル現象により所定量の電荷を注入し、これにより、前記メモリセルのしきい値電圧を少なくとも３段階のレベルから選択された所定レベルにすることを特徴とする請求項１に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３】 前記制御ゲートに接続されたワード線と前記ドレインに接続されたビット線とを有し、複数の前記メモリセルからなるマトリクスの行線又は列線を構成する複数の前記ビット線のうちの選択されたビット線に少なくとも３段階の異なるレベルから選択した所定の書き込み電圧を印加するとともに、前記選択されたビット線に所望レベルの書き込み電圧が印加されている時に、前記マトリクスの列線又は行線を構成する複数の前記ワード線のうちの選択されたワード線にパルス状の電圧を印加し、これにより、前記選択されたビット線と前記選択されたワード線により選択されたメモリセルの浮遊ゲートに、前記選択されたワード線に前記パルス状の電圧が印加された時に前記選択されたビット線に印加されている書き込み電圧のレベルに対応した所定量の電荷を注入し、その選択されたメモリセルに、その書き込み電圧のレベルに対応した情報を記憶させるようにしたことを特徴とする請求項２に記載の不揮発性半導体記憶装置の書き込み方法。
【図２】
【図３】
【図１】
【図３】
【図１】
【公開番号】特開平６−２６８１８１
【公開日】平成６年（１９９４）９月２２日
【国際特許分類】
【出願番号】特願平５−８００６９
【出願日】平成５年（１９９３）３月１５日
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り １９９２年９月１６日、社団法人応用物理学会発行の「１９９２年秋季第５３回応用物理学会学術講演会予稿集第２分冊」に発表
【出願人】（０００００６６５５）新日本製鐵株式会社 (6,474)
【公開日】平成６年（１９９４）９月２２日
【国際特許分類】
【出願日】平成５年（１９９３）３月１５日
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り １９９２年９月１６日、社団法人応用物理学会発行の「１９９２年秋季第５３回応用物理学会学術講演会予稿集第２分冊」に発表
【出願人】（０００００６６５５）新日本製鐵株式会社 (6,474)
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