不揮発性記憶装置
【課題】実施形態は、抵抗変化素子と、それを安定して双方向動作させることが可能な電流制御素子と、を有するメモリセルを備えた不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、第１の信号線と、前記第１の信号線と非平行な第２の信号線と、前記第１の信号線と前記第２の信号線とに接続されたメモリセルを備える。さらにメモリセルは、前記第１の信号線と前記第２の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含む。そして、前記抵抗変化部と前記電流制御部とが、前記第１の信号線と前記第２の信号線との間に直列に配置され、前記電流制御部は、第１の導電体と、前記第１の導電体から離間して設けられた第２の導電体と、前記第１の導電体と前記第２の導電体と間の対向する２つの面の間に設けられた絶縁層と、を有する。前記２つの面のそれぞれは、前記第１の信号線から前記第２の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する。
【解決手段】実施形態に係る不揮発性記憶装置は、第１の信号線と、前記第１の信号線と非平行な第２の信号線と、前記第１の信号線と前記第２の信号線とに接続されたメモリセルを備える。さらにメモリセルは、前記第１の信号線と前記第２の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含む。そして、前記抵抗変化部と前記電流制御部とが、前記第１の信号線と前記第２の信号線との間に直列に配置され、前記電流制御部は、第１の導電体と、前記第１の導電体から離間して設けられた第２の導電体と、前記第１の導電体と前記第２の導電体と間の対向する２つの面の間に設けられた絶縁層と、を有する。前記２つの面のそれぞれは、前記第１の信号線から前記第２の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性記憶装置として、抵抗変化素子をメモリセルに使用する抵抗変化型メモリが提案されている。この抵抗変化素子を用いることにより、複数のメモリセルを積層した３次元構造のメモリアレイの形成が容易となる。このため、抵抗変化型メモリは、次世代の大容量記憶装置を実現するものとして期待されている。
【０００３】
抵抗変化型メモリでは、電流制御素子と、抵抗変化素子の直列回路によりメモリセルを構成する。電流制御素子には、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等が用いられるが、その整流性のため動作が一方向に制限される。そこで、例えば、ＭＩＭ(Metal Insulator Metal)構造を有し双方向動作が可能な素子を用いたメモリセルが検討されている。しかしながら、これらの素子が動作する範囲は、電流密度が低い領域に限られており、抵抗変化素子に書き込みまたは消去を行う電流を供給できないことがある。そこで、抵抗変化素子と、それを安定して双方向動作させることが可能な電流制御素子と、を有するメモリセルを備えた不揮発性記憶装置が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１３０１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、抵抗変化素子と、それを安定して双方向動作させることが可能な電流制御素子と、を有するメモリセルを備えた不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、第１の信号線と、前記第１の信号線と非平行な第２の信号線と、前記第１の信号線と前記第２の信号線とに接続されたメモリセルを備える。前記メモリセルは、前記第１の信号線と前記第２の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含む。そして、前記抵抗変化部と前記電流制御部とが、前記第１の信号線と前記第２の信号線との間に直列に配置され、前記電流制御部は、第１の導電体と、前記第１の導電体から離間して設けられた第２の導電体と、前記第１の導電体と前記第２の導電体と間の対向する２つの面の間に設けられた絶縁層と、を有する。前記２つの面のそれぞれは、前記第１の信号線から前記第２の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る不揮発性記憶装置のメモリアレイを模式的に示す斜視図である。
【図２】一実施形態に係る不揮発性記憶装置のメモリセルを模式的に示す斜視図である。
【図３】メモリセルの抵抗変化部の電流電圧特性を示すグラフである。
【図４】メモリセルの電流制御部の電流電圧特性を示すグラフである。
【図５】一実施形態に係るメモリセルの構造を模式的に示す断面図である。
【図６】一実施形態に係るメモリセルの製造過程を模式的に示す斜視図である。
【図７】図６に続くメモリセルの製造過程を模式的に示す断面図である。
【図８】図７に続くメモリセルの製造過程を模式的に示す断面図である。
【図９】図８に続くメモリセルの製造過程を模式的に示す断面図である。
【図１０】一実施形態の変形例に係るメモリセルの構造を模式的に示す断面図である。
【図１１】一実施形態の変形例に係るメモリセルの製造過程を模式的に示す斜視図である。
【図１２】図１１に続くメモリセルの製造過程を模式的に示す斜視図である。
【図１３】一実施形態の別の変形例に係るメモリセルの構造を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、便宜上、図面中に示した直交座標のＸ、Ｙ、Ｚ軸にもとづいて各要素の配置を説明する場合がある。
【０００９】
図１は、本実施形態に係る不揮発性記憶装置のメモリアレイ１００を模式的に示す斜視図である。図２は、メモリアレイ１００に含まれるメモリセル３０を模式的に示す斜視図である。
【００１０】
図１に示すメモリアレイ１００は、第１の信号線であるワード線１０と、第２の信号線であるビット線２０を含む。同図に示すように、複数のワード線１０と、複数のビット線２０とが、それぞれＸ‐Ｙ平面において平行に配置される。そして、複数のワード線１０と、複数のビット線２０は、Ｚ方向に交互に積層される。ワード線１０の延在方向と、ビット線２０の延在方向とは、互いに非平行である。すなわち、ワード線１０と、ビット線２０と、は、交差する。
【００１１】
図１に示す例では、Ｙ方向に延在する複数のワード線１０は、Ｘ方向に配置される。Ｘ方向に延在する複数のビット線２０は、Ｙ方向に配置される。そして、ワード線１０とビット線２０との交差部には、メモリセル３０が接続されている。メモリセル３０は、ワード線１０とビット線２０との間に設けられ、Ｚ方向に積層される。同図には、メモリセル３０をＺ方向に２段に積層した例を示すが、３段以上の任意の多層構造とすることができる。これにより、３次元のメモリアレイが構成される。
【００１２】
また、図１に示すように、メモリアレイ１００は、基板２の上に設けられる。基板２には、例えば、シリコン基板を用いる。そして、メモリアレイを駆動する制御回路（図示しない）を基板２の表面に設けることができる。ワード線１０およびビット線２０は、例えば、タングステン（Ｗ）、または、その合金であるタングステンシリコン（ＷＳｉ）、もしくは、ニッケルシリコン（ＮｉＳｉ）、コバルトシリコン（ＣｏＳｉ）などを用いることができる。これらの金属は、熱に強く、且つ、比抵抗が小さいため、配線材料として好適である。
【００１３】
図２に示すように、メモリセル３０は、直列に接続された抵抗変化部５と、電流制御部３と、を有する。抵抗変化部５では、上下に導電性の電極層が配置され、その間に抵抗値が変化する抵抗変化層が配置される。
【００１４】
抵抗変化層は、例えば、電界、電流、熱もしくは化学エネルギー等により抵抗値が変化する材料を用いる。本実施形態では、電圧を印加することにより抵抗値が変化する材料を用いる。例えば、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、バナジウム（Ｖ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびニッケル（Ｎｉ）のうちの、少なくとも１つの金属と、酸素（Ｏ）と、を含む材料を用いる。
【００１５】
一方、電流制御部には、双方向の電流、すなわち、ワード線１０からビット線２０に向けて流れる電流、および、ビット線２０からワード線１０に流れる電流の双方を制御できる素子を用いる。例えば、電流の流れる方向に２つの導電層と、それに挟まれた絶縁層と、を有するＭＩＭ構造（Metal-Insulator-Metal）、もしくは、ＳＩＳ構造（Silicon-Insulator-Silicon）の素子を用いる。
【００１６】
次に、図３および図４を参照して、抵抗変化部５および電流制御部３の動作を説明する。図３は、抵抗変化部５の電流電圧特性を示すグラフであり、図４は、電流制御部３の電流電圧特性を示すグラフである。それぞれ、横軸は、例えば、ワード線１０からビット線２０の方向に印加される電圧を示す。中央の０点を境に、右はワード線１０の側に印加されるプラス電圧、左はマイナス電圧を示している。縦軸は、抵抗変化部５および電流制御部３に流れる電流の絶対値を電流密度として示す。中央の０点を境に、右側では、ワード線１０の側からビット線２０の側に電流が流れ、左側では、ビット線２０の側からワード線１０の側へ電流が流れる。
【００１７】
抵抗変化部５では、一方向に流れる電流によりデータ書き込みを行い、その逆方向に流れる電流によりデータの消去を行う双方向動作が可能である。例えば、ワード線１０からビット線２０の方向に電流を流してデータの書き込みを行い、ビット線２０からワード線１０の方向に電流を流してデータを消去する。抵抗変化部５の電流電圧特性は、電流の方向に依存しないので、ビット線２０とワード線１０とを入れ替えた構成としても良い。
【００１８】
図３に示すグラフのプラス側は、高抵抗状態にある抵抗変化部５において、ワード線１０の側からビット線２０の側に流れる電流を示し、マイナス側は、低抵抗状態にある抵抗変化部５において、ビット線２０の側からワード線１０の側に流れる電流を示す。例えば、高抵抗状態にある抵抗変化部５のワード線１０側の電極にＶ１以上の電圧を印加すると、抵抗変化部５に流れる電流はステップ状に増加し、その後、飽和する。そして、抵抗変化部５は、高抵抗状態から低抵抗状態へ変化する。すなわち、ワード線１０の側にＶ１以上の電圧を印加し、同図中に示す書き込み電流ＩＷを流すことにより、抵抗変化部５をＯＮ状態（低抵抗状態）に変化させることができる。
【００１９】
次に、ワード線１０の側の電極にマイナス電圧を印加し、ＯＮ状態にある抵抗変化部をＯＦＦ状態(高抵抗状態)に移行させる。すなわち、図３に示すように、−Ｖ２以上の電圧を印加し、抵抗変化部５に消去電流ＩＥを流すことにより、ＯＦＦ状態に変化させる。
【００２０】
データの読み出しは、例えば、ビット線２０にＶ１およびＶ２よりも低い電圧Ｖ３を印加し、抵抗変化部５に流れる電流を検出することにより行う。図３に示すように、ＯＦＦ状態にある抵抗変化部５には、読み出し電流ＩＲ１が流れる。一方、ＯＮ状態にある抵抗変化部では、読み出し電流ＩＲ２が流れる。この際、抵抗変化部５に流れる電流ＩＲ１、ＩＲ２がＩＷおよびＩＥよりも小さく、抵抗変化を生じさせないように制御する。そして、例えば、ＯＦＦ状態の読み出し電流ＩＲ１を「０」に対応させ、ＯＮ状態の読み出し電流ＩＲ２を「１」に対応させる。
【００２１】
図４は、例えば、ＭＩＭ構造を有する電流制御部３の電流電圧特性を示す。同図に示すように、ワード線１０の側にプラス電圧が印加される右側の特性と、マイナス電圧が印加される左側の特性とは左右対称である。電流制御部３では、印加電圧Ｖ４〜Ｖ５の間において電流密度がステップ状に変化し、直列に接続された抵抗変化部５に流れる電流をＩＬおよびＩＨの２段階に制御することができる。
【００２２】
例えば、抵抗変化部５がＯＦＦ状態の時、ワード線１０に印加される電圧がＶ１+Ｖ５以上の電圧であれば、電流制御部３は、ワード線１０からビット線２０の方向へ電流ＩＨを流すことができる。そして、ＩＨがＩＷよりも大きければ、抵抗変化部５には書き込み電流ＩＷが流れ、ＯＦＦ状態からＯＮ状態に変化する。
【００２３】
一方、ＯＮ状態にある抵抗変化部５において、ワード線１０とビット線２０との間に−Ｖ２+（−Ｖ５）以上の電圧が印加されると、電流制御部３は、ビット線２０からワード線１０へ電流ＩＨを流すことができる。そして、ＩＨがＩＥよりも大きければ、抵抗変化部５には消去電流ＩＥが流れ、ＯＮ状態からＯＦＦ状態に変化する。
【００２４】
さらに、例えば、データ読み出し時には、±Ｖ４の範囲の電圧をワード線１０の側に印加することにより、抵抗変化部５に流れる電流をＩＬ以下に抑制することができる。ＩＬがＩＷおよびＩＥよりも十分に小さければ、抵抗変化部５における抵抗値の変化（誤動作）を防ぐことができる。
【００２５】
上記の通りメモリセル３０は、直列に配置された抵抗変化部５と電流制御部３とを含む。例えば、電流制御部３に用いるＭＩＭ構造、もしくは、ＳＩＳ構造の素子が双方向動作する電流範囲は、低い電流領域に限られる。このため、抵抗変化部５の状態を変化させるために十分な電流を流すことができない場合がある。すなわち、ワード線１０とビット線２０との間を流れる電流に対し、抵抗変化部５と電流制御部３とが同じ断面積を有する場合、電流制御部３の電流ＩＨが、抵抗変化部５の書き込み電流ＩＷもしくは消去電流ＩＥよりも小さく、抵抗変化に時間がかかるか、又は、抵抗変化が起こらないことがある。
【００２６】
これに対し、本実施形態では、例えば、図５に示す構造の電流制御部３を用いることにより、抵抗変化部５を安定して双方向動作させる。以下、図５〜図９を参照して、本実施形態に係る不揮発性記憶装置およびメモリセル３０について詳細に説明する。
【００２７】
図５は、メモリセル３０の構造を模式的に示す断面図である。図５（ａ）は、ワード線１０およびビット線２０を含む断面であり、図５（ｂ）は、図５（ａ）中に示すＶｂ−Ｖｂ断面を示している。図５（ｃ）は、図５（ａ）に示すメモリセルの変形例を示す断面図である。
【００２８】
図５（ａ）に示すように、メモリセル３０は、ワード線１０とビット線２０との間に直列に配置された抵抗変化部５と電流制御部３とを含む。電流制御部３は、ワード線１０の側に設けられた第１の導電体である金属部２１と、金属部２１から離間して設けられた第２の導電体である金属部２５とを有する。そして、金属部２１と金属部２５と間の対向する２つの面の間に設けられた絶縁層２３を有する。
【００２９】
また、図５（ｂ）に示すように、メモリセル３０は、例えば、円形の断面を有し、外側の金属部２１と、中央の金属部２５と、の間に絶縁層２３が設けられる。
【００３０】
金属部２１は、例えば、ワード線１０からビット線２０に向かう方向に直交する平面であって、抵抗変化部５の側の主面２１ｃに開口２８ａが設けられ、ワード線１０の側に底部２８ｂが設けられた凹部２８を有する。そして、金属部２５は、凹部２８の中に延在する部分２９を有する。また、金属部２５に凹部が設けられ、金属部２１が、その凹部に延在する部分を有しても良い。すなわち、ワード線１０の側に設けられた開口と、抵抗変化部５の側に設けられた底部と、を有する凹部を、金属部２５に設けても良い。
【００３１】
このように、金属部２１の凹部２８の中に金属部２５の一部が延在する構造とすることにより、金属部２１と絶縁層２３との接触面の面積、および、金属部２５と絶縁層２３との接触面の面積は、例えば、２つの金属部が、ワード線１０からビット線２０に向かう方向に直交する平面を介して対向する単純なＭＩＭ構造に比べて広くなる。
【００３２】
電流制御部３では、金属部２１と金属部２５との間に絶縁層２３を介して流れる電流を制御する。したがって、金属部２１もしくは金属部２５と、絶縁層２３と、の間の接触面積を広くすることにより、電流制御部３に流す電流を大きくすることができる。
【００３３】
一方、抵抗変化部５は、例えば、スラブ状の抵抗変化層１３を、２つの電極１５および２５で挟み込んだ構造を有する。ここで、金属部２５は、抵抗変化部５のワード線１０の側の電極を兼ねる。抵抗変化層１３のワード線１０の側の主面１３ａ、および、ビット線２０の側の主面１３ｂは、ワード線１０からビット線２０に向かう方向に直交する平面であり、その面積は、例えば、図５（ｂ）に示す断面に等しい。そして、金属部２１もしくは金属部２５と、絶縁層２３と、の間の接触面積よりも狭い。
【００３４】
したがって、例えば、ワード線１０からビット線２０に流れる電流の抵抗変化部５における電流密度は、電流制御部３の電流密度よりも大きくなる。すなわち、図４に示す電流制御部の電流ＩＨが、抵抗変化部５の書き込み電流ＩＷよりも小さい場合であっても、金属部２１もしくは金属部２５と、絶縁層２３と、の間の接触面積を広くすることにより、抵抗変化部５をＯＦＦ状態からＯＮ状態に変化させることができる。また、ＩＨが消去電流ＩＥよりも小さい場合でも、抵抗変化部５をＯＮ状態からＯＦＦ容量状態に変化させることができる。
【００３５】
例えば、ＩＷがＩＨの１．１倍、且つ、ＩＥがＩＨの１．１倍である場合には、電流制御部３における金属部２１（および金属部２５）と絶縁層２３との間の接触面積を抵抗変化部５の主面１３ａの面積の１．１倍以上とすれば良い。また、ＩＷがＩＨの１．８倍、且つ、ＩＥがＩＨの２．２倍の場合は、金属部２１（および金属部２５）と絶縁層２３との間の接触面積を、抵抗変化部５の主面１３ａの２．２倍以上にすれば良い。これにより、電流制御部３が流すことのできる最大電流を、抵抗変化部５の書き込み電流および消去電流よりも大きくすることができる。
【００３６】
電流制御部３における金属部２１もしくは２５と、絶縁層２３と、の間の接触面積を広げる方法は、上記の実施形態に限らず、様々な形態が考えられる。すなわち、金属部２１と金属部２５との間において、対向する２つの面が、ワード線１０からビット線２０に向かう方向に直交する面に対し、平行な部分（主面２１ｃ）と、交差する部分２７ａおよび２７ｂと、を有していれば良い。これにより、ワード線１０からビット線２０に向かう方向に直交する面に交差する部分２７ａ（もしくは２７ｂ）の面積が付加され、金属部２１もしくは２５と、絶縁層２３と、の間の接触面積を、抵抗変化層１３の主面１３ａおよび１３ｂよりも広くすることができる。
【００３７】
電流制御部３および抵抗変化部５は、電流の流れる方向に依存しない特性を有する。したがって、図５（ａ）に示すメモリセル３０のワード線１０とビット線２０とを単純に入れ替えても、上記の動作を実現できる。さらに、図５（ｃ）に示すように、電流制御部３をビット線２０の側に配置し、抵抗変化部５をワード線１０の側に配置しても、メモリセル３０と同じように動作させることができる。図５（ｃ）に示すメモリセルでは、金属層２１において、ビット線２０の側の開口２８ａと、抵抗変化部５の側に設けられた底部２８ｂと、を有する凹部２８が設けられ、金属層２５の一部が凹部２８の中に延在する。また、図５（ｃ）の例でも、金属層２５に凹部が設けられ、金属層２１がその凹部に延在する部分を有しても良い。
【００３８】
次に、図６〜図９を参照して、メモリアレイ１００の製造過程の一例を説明する。図６（ａ）〜図６（ｃ）は、その製造過程を模式的に示す斜視図であり、図７〜図９は、各工程における断面図である。
【００３９】
まず、図６（ａ）に示すように、ワード線１０となる金属層１０ａの上に、絶縁層３１を形成し、その表面から金属層１０ａに至る複数の開口３３を形成する。絶縁層３１には、例えば、シリコン酸化膜（ＳｉＯ２）を用いることができる。開口３３は、例えば、円形に形成する（図５（ｂ）参照）。なお、金属層１０ａは、例えば、シリコン基板（図示しない）の上に設けられる。
【００４０】
次に、絶縁層３１の上面および開口３３の内部に、金属部２１となる金属層２１ａ、絶縁層２３、および、金属部２５となる金属層２５ａを順に積層する。図６（ｂ）に示すように、金属層２５ａは、開口３３の内部を埋め込み、その表面が平坦となるように形成する。金属層２１ａおよび２５ａには、例えば、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｎｉ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ等を用いることができる。
【００４１】
続いて、図６（ｃ）に示すように、金属層２５ａの上に、抵抗変化層１３と、電極１５となる電極層１５ａと、を形成する。抵抗変化層１３および電極層１５ａは、例えば、スパッタ法を用いて形成することができる。
【００４２】
次に、図７（ａ）に示すように、金属層２１ａと、絶縁層２３と、金属層２５ａとが埋め込まれた開口３３の上に、ハードマスク４１を形成する。ハードマスク４１には、例えば、ＳｉＯ２膜を用いることができ、開口３３の形状に合わせて形成される。
【００４３】
続いて、図７（ｂ）に示すように、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、電極層１５ａの表面から金属層１０ａに至る部分をエッチングし、電極層１５ａ、抵抗変化層１３、および、金属部２１と絶縁層２３と金属部２５とを含むＭＩＭ構造を選択的に形成する。
【００４４】
次に、図８（ａ）に示すように、ハードマスク４１を除去し、電流制御部３と抵抗変化部５とを含むメモリセル３０を絶縁層３５ａで覆う。
【００４５】
続いて、図８（ｂ）に示すように、絶縁層３５ａの表面にハードマスク４５を形成し、絶縁層３５ａおよび金属層１０ａをエッチングして分断する。これにより、金属層１０ａは、複数のワード線１０に加工される。
【００４６】
次に、図９（ａ）に示すように、ハードマスク４５を除去し、絶縁層３５ａに覆われたメモリセル３０と、ワード線１０の側面と、を覆う絶縁層３５ｂを形成する。
【００４７】
続いて、図９（ｂ）に示すように、絶縁層３５ｂの上面を研削して電極１５を露出させ、その上にビット線２０を形成する。ビット線２０は、例えば、ワード線１０に直交する方向に形成する。これにより、メモリアレイ１００の第１層目が完成する。
【００４８】
さらに、同様の工程を繰り返して、複数層のメモリセルが積層された３次元メモリアレイを形成することができる。例えば、図１に示すように、ワード線１０とビット線２０とは、積層方向に交互に形成する。また、電流制御部３および抵抗変化部５の積層順を、交互に反転させて形成することもできる。さらに、上記の例において、ワード線１０とビット線２０とを入れ替えた構成とすることもできる。
【００４９】
次に図１０を参照して、本実施形態の変形例に係るメモリセル４０を説明する。図１０（ａ）は、メモリセル４０におけるワード線１０およびビット線２０を含む断面を示す模式図である。図１０（ｂ）は、図１０（ａ）中に示すＸｂ−Ｘｂ断面を示す模式図である。
【００５０】
本変形例に係るメモリセル４０では、図１０（ａ）に示すように、金属部２１の凹部２８の中に金属部２５の一部が延在する点で、図５に示すメモリセル３０と共通するが、金属部２１の凹部２８が溝状に設けられる点で相違する。
【００５１】
図１０（ｂ）に示すように、ワード線１０からビット線２０に向かう方向に直交するＭＩＭ構造の断面では、ストライプ状の２つの金属部２１の間に金属部２５が設けられ、金属部２１と金属部２５との間に絶縁層２３が挟まれた構造となる。
【００５２】
金属部２１と金属部２５との間において対向する２つの面は、ワード線１０からビット線２０に向かう方向に直交する面に対し、平行な部分（主面２１ｃ）と、交差する部分２７ａおよび２７ｂと、を有する。
【００５３】
これにより、電流制御部３における金属部２１（および金属部２５）と絶縁層２３との間の接触面積を、抵抗変化層１３の主面１３ａの面積よりも大きくすることができる。そして、本変形例では、図５に示すメモリセル３０よりも金属部２１と絶縁層２３との間の接触面積を広くすることができる。したがって、抵抗変化部５における書き込み電流ＩＷおよび消去電流ＩＥと、電流制御部の電流ＩＨと、の差が大きい場合に有利である。
【００５４】
次に、図１１〜図１２を参照して、本変形例に係るメモリセル４０の製造過程を説明する。図１１（ａ）〜図１２（ｃ）は、その製造過程を模式的に示す斜視図である。
【００５５】
図１１（ａ）に示すように、ワード線１０となる金属層１０ａの上に、絶縁層３１を形成し、その表面から金属層１０ａに至るストライプ状の複数の開口５１を形成する。金属層１０ａは、例えば、シリコン基板（図示しない）の上に設けられる。
【００５６】
次に、図１１（ｂ）に示すように、絶縁層３１の上面および開口５１の内部に、金属部２１となる金属層２１ａ、絶縁層２３、および、金属部２５となる金属層２５ａを順に積層する。金属層２５ａは、開口５１の内部を埋め込み、その表面が平坦となるように形成する。
【００５７】
続いて、図１１（ｃ）に示すように、金属層２５ａの上に、抵抗変化層１３と電極層１５ａとを形成する。
【００５８】
次に、金属層２１ａと、絶縁層２３と、金属層２５ａとが埋め込まれた開口５１の上にハードマスク４１を形成し（図７（ｂ）参照）、電極層１５ａの表面から金属層１０ａに至る部分をエッチングする。これにより、図１２（ａ）に示すように、電極層１５ａ、抵抗変化層１３、金属部２１、絶縁層２３および金属部２５をストライプ状に形成する。さらに、金属層１０ａをエッチングして分断し、複数のワード線１０を形成する。
【００５９】
次に、ストライプ状の電極層１５ａと、抵抗変化層１３と、金属部２１、絶縁層２３および金属部２５を含むＭＩＭ構造と、の間に絶縁層（図示しない）を形成し、その後、ワード線１０と直交する方向にエッチングマスクを形成する。そして、図１２（ｂ）に示すように、電極層１５ａと、抵抗変化層１３と、ＭＩＭ構造と、をメモリセル４０の形状にエッチングする。
【００６０】
続いて、メモリセル４０の間の空間に絶縁層を形成した後、ワード線１０に直交するビット線２０を形成して、第１層目のメモリセル４０を完成する。そして、同様の工程を繰り返すことにより、複数のメモリセル４０が積層されたメモリアレイを形成することができる。
【００６１】
次に、図１３を参照して、本実施形態の別の変形例に係るメモリセル５０を説明する。図１３（ａ）は、メモリセル５０におけるワード線１０およびビット線２０を含む断面を示す模式図である。図１３（ｂ）は、図１３（ａ）中に示すＸＩＩＩｂ−ＸＩＩＩｂ断面を示す模式図である。
【００６２】
図１３（ａ）に示すように、メモリセル５０では、金属部２１におけるビット線２０の方向に延設された部分と、金属部２５におけるワード線１０の方向に延設された部分と、が対向し、その間に絶縁層２３が設けられる。
【００６３】
一方、図１３（ｂ）に示すように、ワード線１０からビット線２０に向かう方向に直交する断面では、金属部２１と金属部２５との間にストライプ状の絶縁層２３が設けられる。
【００６４】
本変形例に係るメモリセル５０は、例えば、図１１（ｃ）に示す工程において、開口５１の中央を境界として、その中に埋め込まれた金属層２１ａ、絶縁層２３および金属層２５ａをエッチングすることにより形成することができる。メモリセル５０は、図１０に示すメモリセル４０に比べて構造が単純であり、メモリアレイ１００を微細化する場合に有効である。
【００６５】
上記の実施形態に示す例では、ワード線１０からビット線２０に向かう方向に直交する平面に対し、金属部２１と金属部２５とが対向する２つの面の一部が直交する例を用いて説明したが、これに限られる訳ではない。例えば、２つの面の一部が、ワード線１０からビット線２０に向かう方向に直交する平面に対し、斜めに交差しても良い。また、金属部２１および金属部２５は、導電体であれば良く、例えば、半導体を用いても良い。さらに、金属部２５と抵抗変化層１３との間に電極を設けても良い。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
２・・・基板、 ３・・・電流制御部、 ５・・・抵抗変化部、 １０・・・ワード線、 １０ａ、２１ａ、２５ａ・・・金属層、 １３・・・抵抗変化層、 １３ａ、１３ｂ、２１ｃ・・・主面、 １５・・・電極、 １５ａ・・・電極層、 ２０・・・ビット線、 ２１、２５・・・金属部、 ２３・・・絶縁層、 ２７ａ、２７ｂ・・・交差部分、 ２８・・・凹部、 ２９・・・延在部、 ３０、４０、５０・・・メモリセル、 ３１、３５ａ、・・・絶縁層、 ３３、５１・・・開口、 ３５ａ、３５ｂ・・・絶縁層、 ４１、４５・・・ハードマスク、 １００・・・メモリアレイ
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性記憶装置として、抵抗変化素子をメモリセルに使用する抵抗変化型メモリが提案されている。この抵抗変化素子を用いることにより、複数のメモリセルを積層した３次元構造のメモリアレイの形成が容易となる。このため、抵抗変化型メモリは、次世代の大容量記憶装置を実現するものとして期待されている。
【０００３】
抵抗変化型メモリでは、電流制御素子と、抵抗変化素子の直列回路によりメモリセルを構成する。電流制御素子には、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等が用いられるが、その整流性のため動作が一方向に制限される。そこで、例えば、ＭＩＭ(Metal Insulator Metal)構造を有し双方向動作が可能な素子を用いたメモリセルが検討されている。しかしながら、これらの素子が動作する範囲は、電流密度が低い領域に限られており、抵抗変化素子に書き込みまたは消去を行う電流を供給できないことがある。そこで、抵抗変化素子と、それを安定して双方向動作させることが可能な電流制御素子と、を有するメモリセルを備えた不揮発性記憶装置が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１３０１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、抵抗変化素子と、それを安定して双方向動作させることが可能な電流制御素子と、を有するメモリセルを備えた不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、第１の信号線と、前記第１の信号線と非平行な第２の信号線と、前記第１の信号線と前記第２の信号線とに接続されたメモリセルを備える。前記メモリセルは、前記第１の信号線と前記第２の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含む。そして、前記抵抗変化部と前記電流制御部とが、前記第１の信号線と前記第２の信号線との間に直列に配置され、前記電流制御部は、第１の導電体と、前記第１の導電体から離間して設けられた第２の導電体と、前記第１の導電体と前記第２の導電体と間の対向する２つの面の間に設けられた絶縁層と、を有する。前記２つの面のそれぞれは、前記第１の信号線から前記第２の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る不揮発性記憶装置のメモリアレイを模式的に示す斜視図である。
【図２】一実施形態に係る不揮発性記憶装置のメモリセルを模式的に示す斜視図である。
【図３】メモリセルの抵抗変化部の電流電圧特性を示すグラフである。
【図４】メモリセルの電流制御部の電流電圧特性を示すグラフである。
【図５】一実施形態に係るメモリセルの構造を模式的に示す断面図である。
【図６】一実施形態に係るメモリセルの製造過程を模式的に示す斜視図である。
【図７】図６に続くメモリセルの製造過程を模式的に示す断面図である。
【図８】図７に続くメモリセルの製造過程を模式的に示す断面図である。
【図９】図８に続くメモリセルの製造過程を模式的に示す断面図である。
【図１０】一実施形態の変形例に係るメモリセルの構造を模式的に示す断面図である。
【図１１】一実施形態の変形例に係るメモリセルの製造過程を模式的に示す斜視図である。
【図１２】図１１に続くメモリセルの製造過程を模式的に示す斜視図である。
【図１３】一実施形態の別の変形例に係るメモリセルの構造を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、便宜上、図面中に示した直交座標のＸ、Ｙ、Ｚ軸にもとづいて各要素の配置を説明する場合がある。
【０００９】
図１は、本実施形態に係る不揮発性記憶装置のメモリアレイ１００を模式的に示す斜視図である。図２は、メモリアレイ１００に含まれるメモリセル３０を模式的に示す斜視図である。
【００１０】
図１に示すメモリアレイ１００は、第１の信号線であるワード線１０と、第２の信号線であるビット線２０を含む。同図に示すように、複数のワード線１０と、複数のビット線２０とが、それぞれＸ‐Ｙ平面において平行に配置される。そして、複数のワード線１０と、複数のビット線２０は、Ｚ方向に交互に積層される。ワード線１０の延在方向と、ビット線２０の延在方向とは、互いに非平行である。すなわち、ワード線１０と、ビット線２０と、は、交差する。
【００１１】
図１に示す例では、Ｙ方向に延在する複数のワード線１０は、Ｘ方向に配置される。Ｘ方向に延在する複数のビット線２０は、Ｙ方向に配置される。そして、ワード線１０とビット線２０との交差部には、メモリセル３０が接続されている。メモリセル３０は、ワード線１０とビット線２０との間に設けられ、Ｚ方向に積層される。同図には、メモリセル３０をＺ方向に２段に積層した例を示すが、３段以上の任意の多層構造とすることができる。これにより、３次元のメモリアレイが構成される。
【００１２】
また、図１に示すように、メモリアレイ１００は、基板２の上に設けられる。基板２には、例えば、シリコン基板を用いる。そして、メモリアレイを駆動する制御回路（図示しない）を基板２の表面に設けることができる。ワード線１０およびビット線２０は、例えば、タングステン（Ｗ）、または、その合金であるタングステンシリコン（ＷＳｉ）、もしくは、ニッケルシリコン（ＮｉＳｉ）、コバルトシリコン（ＣｏＳｉ）などを用いることができる。これらの金属は、熱に強く、且つ、比抵抗が小さいため、配線材料として好適である。
【００１３】
図２に示すように、メモリセル３０は、直列に接続された抵抗変化部５と、電流制御部３と、を有する。抵抗変化部５では、上下に導電性の電極層が配置され、その間に抵抗値が変化する抵抗変化層が配置される。
【００１４】
抵抗変化層は、例えば、電界、電流、熱もしくは化学エネルギー等により抵抗値が変化する材料を用いる。本実施形態では、電圧を印加することにより抵抗値が変化する材料を用いる。例えば、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、バナジウム（Ｖ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびニッケル（Ｎｉ）のうちの、少なくとも１つの金属と、酸素（Ｏ）と、を含む材料を用いる。
【００１５】
一方、電流制御部には、双方向の電流、すなわち、ワード線１０からビット線２０に向けて流れる電流、および、ビット線２０からワード線１０に流れる電流の双方を制御できる素子を用いる。例えば、電流の流れる方向に２つの導電層と、それに挟まれた絶縁層と、を有するＭＩＭ構造（Metal-Insulator-Metal）、もしくは、ＳＩＳ構造（Silicon-Insulator-Silicon）の素子を用いる。
【００１６】
次に、図３および図４を参照して、抵抗変化部５および電流制御部３の動作を説明する。図３は、抵抗変化部５の電流電圧特性を示すグラフであり、図４は、電流制御部３の電流電圧特性を示すグラフである。それぞれ、横軸は、例えば、ワード線１０からビット線２０の方向に印加される電圧を示す。中央の０点を境に、右はワード線１０の側に印加されるプラス電圧、左はマイナス電圧を示している。縦軸は、抵抗変化部５および電流制御部３に流れる電流の絶対値を電流密度として示す。中央の０点を境に、右側では、ワード線１０の側からビット線２０の側に電流が流れ、左側では、ビット線２０の側からワード線１０の側へ電流が流れる。
【００１７】
抵抗変化部５では、一方向に流れる電流によりデータ書き込みを行い、その逆方向に流れる電流によりデータの消去を行う双方向動作が可能である。例えば、ワード線１０からビット線２０の方向に電流を流してデータの書き込みを行い、ビット線２０からワード線１０の方向に電流を流してデータを消去する。抵抗変化部５の電流電圧特性は、電流の方向に依存しないので、ビット線２０とワード線１０とを入れ替えた構成としても良い。
【００１８】
図３に示すグラフのプラス側は、高抵抗状態にある抵抗変化部５において、ワード線１０の側からビット線２０の側に流れる電流を示し、マイナス側は、低抵抗状態にある抵抗変化部５において、ビット線２０の側からワード線１０の側に流れる電流を示す。例えば、高抵抗状態にある抵抗変化部５のワード線１０側の電極にＶ１以上の電圧を印加すると、抵抗変化部５に流れる電流はステップ状に増加し、その後、飽和する。そして、抵抗変化部５は、高抵抗状態から低抵抗状態へ変化する。すなわち、ワード線１０の側にＶ１以上の電圧を印加し、同図中に示す書き込み電流ＩＷを流すことにより、抵抗変化部５をＯＮ状態（低抵抗状態）に変化させることができる。
【００１９】
次に、ワード線１０の側の電極にマイナス電圧を印加し、ＯＮ状態にある抵抗変化部をＯＦＦ状態(高抵抗状態)に移行させる。すなわち、図３に示すように、−Ｖ２以上の電圧を印加し、抵抗変化部５に消去電流ＩＥを流すことにより、ＯＦＦ状態に変化させる。
【００２０】
データの読み出しは、例えば、ビット線２０にＶ１およびＶ２よりも低い電圧Ｖ３を印加し、抵抗変化部５に流れる電流を検出することにより行う。図３に示すように、ＯＦＦ状態にある抵抗変化部５には、読み出し電流ＩＲ１が流れる。一方、ＯＮ状態にある抵抗変化部では、読み出し電流ＩＲ２が流れる。この際、抵抗変化部５に流れる電流ＩＲ１、ＩＲ２がＩＷおよびＩＥよりも小さく、抵抗変化を生じさせないように制御する。そして、例えば、ＯＦＦ状態の読み出し電流ＩＲ１を「０」に対応させ、ＯＮ状態の読み出し電流ＩＲ２を「１」に対応させる。
【００２１】
図４は、例えば、ＭＩＭ構造を有する電流制御部３の電流電圧特性を示す。同図に示すように、ワード線１０の側にプラス電圧が印加される右側の特性と、マイナス電圧が印加される左側の特性とは左右対称である。電流制御部３では、印加電圧Ｖ４〜Ｖ５の間において電流密度がステップ状に変化し、直列に接続された抵抗変化部５に流れる電流をＩＬおよびＩＨの２段階に制御することができる。
【００２２】
例えば、抵抗変化部５がＯＦＦ状態の時、ワード線１０に印加される電圧がＶ１+Ｖ５以上の電圧であれば、電流制御部３は、ワード線１０からビット線２０の方向へ電流ＩＨを流すことができる。そして、ＩＨがＩＷよりも大きければ、抵抗変化部５には書き込み電流ＩＷが流れ、ＯＦＦ状態からＯＮ状態に変化する。
【００２３】
一方、ＯＮ状態にある抵抗変化部５において、ワード線１０とビット線２０との間に−Ｖ２+（−Ｖ５）以上の電圧が印加されると、電流制御部３は、ビット線２０からワード線１０へ電流ＩＨを流すことができる。そして、ＩＨがＩＥよりも大きければ、抵抗変化部５には消去電流ＩＥが流れ、ＯＮ状態からＯＦＦ状態に変化する。
【００２４】
さらに、例えば、データ読み出し時には、±Ｖ４の範囲の電圧をワード線１０の側に印加することにより、抵抗変化部５に流れる電流をＩＬ以下に抑制することができる。ＩＬがＩＷおよびＩＥよりも十分に小さければ、抵抗変化部５における抵抗値の変化（誤動作）を防ぐことができる。
【００２５】
上記の通りメモリセル３０は、直列に配置された抵抗変化部５と電流制御部３とを含む。例えば、電流制御部３に用いるＭＩＭ構造、もしくは、ＳＩＳ構造の素子が双方向動作する電流範囲は、低い電流領域に限られる。このため、抵抗変化部５の状態を変化させるために十分な電流を流すことができない場合がある。すなわち、ワード線１０とビット線２０との間を流れる電流に対し、抵抗変化部５と電流制御部３とが同じ断面積を有する場合、電流制御部３の電流ＩＨが、抵抗変化部５の書き込み電流ＩＷもしくは消去電流ＩＥよりも小さく、抵抗変化に時間がかかるか、又は、抵抗変化が起こらないことがある。
【００２６】
これに対し、本実施形態では、例えば、図５に示す構造の電流制御部３を用いることにより、抵抗変化部５を安定して双方向動作させる。以下、図５〜図９を参照して、本実施形態に係る不揮発性記憶装置およびメモリセル３０について詳細に説明する。
【００２７】
図５は、メモリセル３０の構造を模式的に示す断面図である。図５（ａ）は、ワード線１０およびビット線２０を含む断面であり、図５（ｂ）は、図５（ａ）中に示すＶｂ−Ｖｂ断面を示している。図５（ｃ）は、図５（ａ）に示すメモリセルの変形例を示す断面図である。
【００２８】
図５（ａ）に示すように、メモリセル３０は、ワード線１０とビット線２０との間に直列に配置された抵抗変化部５と電流制御部３とを含む。電流制御部３は、ワード線１０の側に設けられた第１の導電体である金属部２１と、金属部２１から離間して設けられた第２の導電体である金属部２５とを有する。そして、金属部２１と金属部２５と間の対向する２つの面の間に設けられた絶縁層２３を有する。
【００２９】
また、図５（ｂ）に示すように、メモリセル３０は、例えば、円形の断面を有し、外側の金属部２１と、中央の金属部２５と、の間に絶縁層２３が設けられる。
【００３０】
金属部２１は、例えば、ワード線１０からビット線２０に向かう方向に直交する平面であって、抵抗変化部５の側の主面２１ｃに開口２８ａが設けられ、ワード線１０の側に底部２８ｂが設けられた凹部２８を有する。そして、金属部２５は、凹部２８の中に延在する部分２９を有する。また、金属部２５に凹部が設けられ、金属部２１が、その凹部に延在する部分を有しても良い。すなわち、ワード線１０の側に設けられた開口と、抵抗変化部５の側に設けられた底部と、を有する凹部を、金属部２５に設けても良い。
【００３１】
このように、金属部２１の凹部２８の中に金属部２５の一部が延在する構造とすることにより、金属部２１と絶縁層２３との接触面の面積、および、金属部２５と絶縁層２３との接触面の面積は、例えば、２つの金属部が、ワード線１０からビット線２０に向かう方向に直交する平面を介して対向する単純なＭＩＭ構造に比べて広くなる。
【００３２】
電流制御部３では、金属部２１と金属部２５との間に絶縁層２３を介して流れる電流を制御する。したがって、金属部２１もしくは金属部２５と、絶縁層２３と、の間の接触面積を広くすることにより、電流制御部３に流す電流を大きくすることができる。
【００３３】
一方、抵抗変化部５は、例えば、スラブ状の抵抗変化層１３を、２つの電極１５および２５で挟み込んだ構造を有する。ここで、金属部２５は、抵抗変化部５のワード線１０の側の電極を兼ねる。抵抗変化層１３のワード線１０の側の主面１３ａ、および、ビット線２０の側の主面１３ｂは、ワード線１０からビット線２０に向かう方向に直交する平面であり、その面積は、例えば、図５（ｂ）に示す断面に等しい。そして、金属部２１もしくは金属部２５と、絶縁層２３と、の間の接触面積よりも狭い。
【００３４】
したがって、例えば、ワード線１０からビット線２０に流れる電流の抵抗変化部５における電流密度は、電流制御部３の電流密度よりも大きくなる。すなわち、図４に示す電流制御部の電流ＩＨが、抵抗変化部５の書き込み電流ＩＷよりも小さい場合であっても、金属部２１もしくは金属部２５と、絶縁層２３と、の間の接触面積を広くすることにより、抵抗変化部５をＯＦＦ状態からＯＮ状態に変化させることができる。また、ＩＨが消去電流ＩＥよりも小さい場合でも、抵抗変化部５をＯＮ状態からＯＦＦ容量状態に変化させることができる。
【００３５】
例えば、ＩＷがＩＨの１．１倍、且つ、ＩＥがＩＨの１．１倍である場合には、電流制御部３における金属部２１（および金属部２５）と絶縁層２３との間の接触面積を抵抗変化部５の主面１３ａの面積の１．１倍以上とすれば良い。また、ＩＷがＩＨの１．８倍、且つ、ＩＥがＩＨの２．２倍の場合は、金属部２１（および金属部２５）と絶縁層２３との間の接触面積を、抵抗変化部５の主面１３ａの２．２倍以上にすれば良い。これにより、電流制御部３が流すことのできる最大電流を、抵抗変化部５の書き込み電流および消去電流よりも大きくすることができる。
【００３６】
電流制御部３における金属部２１もしくは２５と、絶縁層２３と、の間の接触面積を広げる方法は、上記の実施形態に限らず、様々な形態が考えられる。すなわち、金属部２１と金属部２５との間において、対向する２つの面が、ワード線１０からビット線２０に向かう方向に直交する面に対し、平行な部分（主面２１ｃ）と、交差する部分２７ａおよび２７ｂと、を有していれば良い。これにより、ワード線１０からビット線２０に向かう方向に直交する面に交差する部分２７ａ（もしくは２７ｂ）の面積が付加され、金属部２１もしくは２５と、絶縁層２３と、の間の接触面積を、抵抗変化層１３の主面１３ａおよび１３ｂよりも広くすることができる。
【００３７】
電流制御部３および抵抗変化部５は、電流の流れる方向に依存しない特性を有する。したがって、図５（ａ）に示すメモリセル３０のワード線１０とビット線２０とを単純に入れ替えても、上記の動作を実現できる。さらに、図５（ｃ）に示すように、電流制御部３をビット線２０の側に配置し、抵抗変化部５をワード線１０の側に配置しても、メモリセル３０と同じように動作させることができる。図５（ｃ）に示すメモリセルでは、金属層２１において、ビット線２０の側の開口２８ａと、抵抗変化部５の側に設けられた底部２８ｂと、を有する凹部２８が設けられ、金属層２５の一部が凹部２８の中に延在する。また、図５（ｃ）の例でも、金属層２５に凹部が設けられ、金属層２１がその凹部に延在する部分を有しても良い。
【００３８】
次に、図６〜図９を参照して、メモリアレイ１００の製造過程の一例を説明する。図６（ａ）〜図６（ｃ）は、その製造過程を模式的に示す斜視図であり、図７〜図９は、各工程における断面図である。
【００３９】
まず、図６（ａ）に示すように、ワード線１０となる金属層１０ａの上に、絶縁層３１を形成し、その表面から金属層１０ａに至る複数の開口３３を形成する。絶縁層３１には、例えば、シリコン酸化膜（ＳｉＯ２）を用いることができる。開口３３は、例えば、円形に形成する（図５（ｂ）参照）。なお、金属層１０ａは、例えば、シリコン基板（図示しない）の上に設けられる。
【００４０】
次に、絶縁層３１の上面および開口３３の内部に、金属部２１となる金属層２１ａ、絶縁層２３、および、金属部２５となる金属層２５ａを順に積層する。図６（ｂ）に示すように、金属層２５ａは、開口３３の内部を埋め込み、その表面が平坦となるように形成する。金属層２１ａおよび２５ａには、例えば、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｎｉ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ等を用いることができる。
【００４１】
続いて、図６（ｃ）に示すように、金属層２５ａの上に、抵抗変化層１３と、電極１５となる電極層１５ａと、を形成する。抵抗変化層１３および電極層１５ａは、例えば、スパッタ法を用いて形成することができる。
【００４２】
次に、図７（ａ）に示すように、金属層２１ａと、絶縁層２３と、金属層２５ａとが埋め込まれた開口３３の上に、ハードマスク４１を形成する。ハードマスク４１には、例えば、ＳｉＯ２膜を用いることができ、開口３３の形状に合わせて形成される。
【００４３】
続いて、図７（ｂ）に示すように、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、電極層１５ａの表面から金属層１０ａに至る部分をエッチングし、電極層１５ａ、抵抗変化層１３、および、金属部２１と絶縁層２３と金属部２５とを含むＭＩＭ構造を選択的に形成する。
【００４４】
次に、図８（ａ）に示すように、ハードマスク４１を除去し、電流制御部３と抵抗変化部５とを含むメモリセル３０を絶縁層３５ａで覆う。
【００４５】
続いて、図８（ｂ）に示すように、絶縁層３５ａの表面にハードマスク４５を形成し、絶縁層３５ａおよび金属層１０ａをエッチングして分断する。これにより、金属層１０ａは、複数のワード線１０に加工される。
【００４６】
次に、図９（ａ）に示すように、ハードマスク４５を除去し、絶縁層３５ａに覆われたメモリセル３０と、ワード線１０の側面と、を覆う絶縁層３５ｂを形成する。
【００４７】
続いて、図９（ｂ）に示すように、絶縁層３５ｂの上面を研削して電極１５を露出させ、その上にビット線２０を形成する。ビット線２０は、例えば、ワード線１０に直交する方向に形成する。これにより、メモリアレイ１００の第１層目が完成する。
【００４８】
さらに、同様の工程を繰り返して、複数層のメモリセルが積層された３次元メモリアレイを形成することができる。例えば、図１に示すように、ワード線１０とビット線２０とは、積層方向に交互に形成する。また、電流制御部３および抵抗変化部５の積層順を、交互に反転させて形成することもできる。さらに、上記の例において、ワード線１０とビット線２０とを入れ替えた構成とすることもできる。
【００４９】
次に図１０を参照して、本実施形態の変形例に係るメモリセル４０を説明する。図１０（ａ）は、メモリセル４０におけるワード線１０およびビット線２０を含む断面を示す模式図である。図１０（ｂ）は、図１０（ａ）中に示すＸｂ−Ｘｂ断面を示す模式図である。
【００５０】
本変形例に係るメモリセル４０では、図１０（ａ）に示すように、金属部２１の凹部２８の中に金属部２５の一部が延在する点で、図５に示すメモリセル３０と共通するが、金属部２１の凹部２８が溝状に設けられる点で相違する。
【００５１】
図１０（ｂ）に示すように、ワード線１０からビット線２０に向かう方向に直交するＭＩＭ構造の断面では、ストライプ状の２つの金属部２１の間に金属部２５が設けられ、金属部２１と金属部２５との間に絶縁層２３が挟まれた構造となる。
【００５２】
金属部２１と金属部２５との間において対向する２つの面は、ワード線１０からビット線２０に向かう方向に直交する面に対し、平行な部分（主面２１ｃ）と、交差する部分２７ａおよび２７ｂと、を有する。
【００５３】
これにより、電流制御部３における金属部２１（および金属部２５）と絶縁層２３との間の接触面積を、抵抗変化層１３の主面１３ａの面積よりも大きくすることができる。そして、本変形例では、図５に示すメモリセル３０よりも金属部２１と絶縁層２３との間の接触面積を広くすることができる。したがって、抵抗変化部５における書き込み電流ＩＷおよび消去電流ＩＥと、電流制御部の電流ＩＨと、の差が大きい場合に有利である。
【００５４】
次に、図１１〜図１２を参照して、本変形例に係るメモリセル４０の製造過程を説明する。図１１（ａ）〜図１２（ｃ）は、その製造過程を模式的に示す斜視図である。
【００５５】
図１１（ａ）に示すように、ワード線１０となる金属層１０ａの上に、絶縁層３１を形成し、その表面から金属層１０ａに至るストライプ状の複数の開口５１を形成する。金属層１０ａは、例えば、シリコン基板（図示しない）の上に設けられる。
【００５６】
次に、図１１（ｂ）に示すように、絶縁層３１の上面および開口５１の内部に、金属部２１となる金属層２１ａ、絶縁層２３、および、金属部２５となる金属層２５ａを順に積層する。金属層２５ａは、開口５１の内部を埋め込み、その表面が平坦となるように形成する。
【００５７】
続いて、図１１（ｃ）に示すように、金属層２５ａの上に、抵抗変化層１３と電極層１５ａとを形成する。
【００５８】
次に、金属層２１ａと、絶縁層２３と、金属層２５ａとが埋め込まれた開口５１の上にハードマスク４１を形成し（図７（ｂ）参照）、電極層１５ａの表面から金属層１０ａに至る部分をエッチングする。これにより、図１２（ａ）に示すように、電極層１５ａ、抵抗変化層１３、金属部２１、絶縁層２３および金属部２５をストライプ状に形成する。さらに、金属層１０ａをエッチングして分断し、複数のワード線１０を形成する。
【００５９】
次に、ストライプ状の電極層１５ａと、抵抗変化層１３と、金属部２１、絶縁層２３および金属部２５を含むＭＩＭ構造と、の間に絶縁層（図示しない）を形成し、その後、ワード線１０と直交する方向にエッチングマスクを形成する。そして、図１２（ｂ）に示すように、電極層１５ａと、抵抗変化層１３と、ＭＩＭ構造と、をメモリセル４０の形状にエッチングする。
【００６０】
続いて、メモリセル４０の間の空間に絶縁層を形成した後、ワード線１０に直交するビット線２０を形成して、第１層目のメモリセル４０を完成する。そして、同様の工程を繰り返すことにより、複数のメモリセル４０が積層されたメモリアレイを形成することができる。
【００６１】
次に、図１３を参照して、本実施形態の別の変形例に係るメモリセル５０を説明する。図１３（ａ）は、メモリセル５０におけるワード線１０およびビット線２０を含む断面を示す模式図である。図１３（ｂ）は、図１３（ａ）中に示すＸＩＩＩｂ−ＸＩＩＩｂ断面を示す模式図である。
【００６２】
図１３（ａ）に示すように、メモリセル５０では、金属部２１におけるビット線２０の方向に延設された部分と、金属部２５におけるワード線１０の方向に延設された部分と、が対向し、その間に絶縁層２３が設けられる。
【００６３】
一方、図１３（ｂ）に示すように、ワード線１０からビット線２０に向かう方向に直交する断面では、金属部２１と金属部２５との間にストライプ状の絶縁層２３が設けられる。
【００６４】
本変形例に係るメモリセル５０は、例えば、図１１（ｃ）に示す工程において、開口５１の中央を境界として、その中に埋め込まれた金属層２１ａ、絶縁層２３および金属層２５ａをエッチングすることにより形成することができる。メモリセル５０は、図１０に示すメモリセル４０に比べて構造が単純であり、メモリアレイ１００を微細化する場合に有効である。
【００６５】
上記の実施形態に示す例では、ワード線１０からビット線２０に向かう方向に直交する平面に対し、金属部２１と金属部２５とが対向する２つの面の一部が直交する例を用いて説明したが、これに限られる訳ではない。例えば、２つの面の一部が、ワード線１０からビット線２０に向かう方向に直交する平面に対し、斜めに交差しても良い。また、金属部２１および金属部２５は、導電体であれば良く、例えば、半導体を用いても良い。さらに、金属部２５と抵抗変化層１３との間に電極を設けても良い。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
２・・・基板、 ３・・・電流制御部、 ５・・・抵抗変化部、 １０・・・ワード線、 １０ａ、２１ａ、２５ａ・・・金属層、 １３・・・抵抗変化層、 １３ａ、１３ｂ、２１ｃ・・・主面、 １５・・・電極、 １５ａ・・・電極層、 ２０・・・ビット線、 ２１、２５・・・金属部、 ２３・・・絶縁層、 ２７ａ、２７ｂ・・・交差部分、 ２８・・・凹部、 ２９・・・延在部、 ３０、４０、５０・・・メモリセル、 ３１、３５ａ、・・・絶縁層、 ３３、５１・・・開口、 ３５ａ、３５ｂ・・・絶縁層、 ４１、４５・・・ハードマスク、 １００・・・メモリアレイ
【特許請求の範囲】
【請求項１】
第１の信号線と、
前記第１の信号線と非平行な第２の信号線と、
前記第１の信号線と前記第２の信号線とに接続されたメモリセルであって、前記第１の信号線と前記第２の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含むメモリセルと、
を備え、
前記抵抗変化部と前記電流制御部とが、前記第１の信号線と前記第２の信号線との間に直列に配置され、
前記電流制御部は、第１の導電体と、前記第１の導電体から離間して設けられた第２の導電体と、前記第１の導電体と前記第２の導電体と間の対向する２つの面の間に設けられた絶縁層と、を有し、
前記２つの面のそれぞれは、前記第１の信号線から前記第２の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する不揮発性記憶装置。
【請求項２】
前記第１の導電体は、前記抵抗変化部の側の開口と、前記第１の信号線または前記第２の信号線の側の底部と、を有する凹部、もしくは、前記第１の信号線または第２の信号線の側の開口と、前記抵抗変化部の側の底部と、を有する凹部を含み、
前記第２の導電体は、前記凹部の中に延在する部分を有する請求項１記載の不揮発性記憶装置。
【請求項３】
前記電流制御部は、前記第１の導電体と前記第２の導電体との間に前記絶縁層を介して流れる前記電流を制御する請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記抵抗変化部を流れる前記電流の密度は、前記第１の導電体と前記第２の導電体との間を流れる前記電流の密度よりも高い請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記電流制御部の最大電流は、前記抵抗変化部の書き込み電流よりも大きい請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項１】
第１の信号線と、
前記第１の信号線と非平行な第２の信号線と、
前記第１の信号線と前記第２の信号線とに接続されたメモリセルであって、前記第１の信号線と前記第２の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含むメモリセルと、
を備え、
前記抵抗変化部と前記電流制御部とが、前記第１の信号線と前記第２の信号線との間に直列に配置され、
前記電流制御部は、第１の導電体と、前記第１の導電体から離間して設けられた第２の導電体と、前記第１の導電体と前記第２の導電体と間の対向する２つの面の間に設けられた絶縁層と、を有し、
前記２つの面のそれぞれは、前記第１の信号線から前記第２の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する不揮発性記憶装置。
【請求項２】
前記第１の導電体は、前記抵抗変化部の側の開口と、前記第１の信号線または前記第２の信号線の側の底部と、を有する凹部、もしくは、前記第１の信号線または第２の信号線の側の開口と、前記抵抗変化部の側の底部と、を有する凹部を含み、
前記第２の導電体は、前記凹部の中に延在する部分を有する請求項１記載の不揮発性記憶装置。
【請求項３】
前記電流制御部は、前記第１の導電体と前記第２の導電体との間に前記絶縁層を介して流れる前記電流を制御する請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記抵抗変化部を流れる前記電流の密度は、前記第１の導電体と前記第２の導電体との間を流れる前記電流の密度よりも高い請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記電流制御部の最大電流は、前記抵抗変化部の書き込み電流よりも大きい請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−６５７１６（Ｐ２０１３−６５７１６Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０３７８２（Ｐ２０１１−２０３７８２）
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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