並列ＰＭＯＳトランジスタ基板のためのデジタル制御装置
本発明は、並列PMOSトランジスタの基板のためのデジタル制御装置であって、ターゲット電圧とセットポイント電圧との間のエラー・データおよび制御データをデジタル化して保存するための動作メモリと、入力エラー・データに応じて選択された前記動作メモリ内のエラー・データからセットポイントの増分データを計算するとともに、前記動作メモリ内の対応するタイムマーカを用いて、前記入力エラー・データを保存するためのデジタル選択オーダ・フィルタ（３６）と、入力エラー・データに応じて選択された前記動作メモリ内の制御増分データと制御データとから、新規制御データを計算するとともに、前記動作メモリ内に前記新規制御データを保存するための制御コンピュータ（３８）とを具備し、前記エラー・データおよび前記制御データの各々は、タイムマーカを用いて形成されることを特徴とするデジタル制御装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力回路のための電圧制御に関する。
【背景技術】
【０００２】
電子装置および電子装置関連の構成要素の分野は、著しい成長を遂げている。
【０００３】
当初、集積回路は大きく、かつプリント・カード上に一緒に集められた、より大きな又はより小さな、チップ又はプロセッサで構成されていた。
【０００４】
小型化の進歩により、種々の部品又は「IP」を有するマイクロプロセッサのサイズをチップに近づけることが可能になっている。
【０００５】
これらの集積回路は、一般に「システム・オン・チップ」、又はSoCと呼ばれる。一つの特別なSoC設計である「ネットワーク・オン・チップ」（NoC）は、チップ内により良いIPおよび通信管理を有するとともに、同様の利点を提供する。
【０００６】
これらの集積回路は、非常に小型化したサイズ内で、一連の非常に多種類の機能性を有することができるため、特に利点がある。
【０００７】
その上、単一チップ上に回路の全素子を配置することは、システムの消費量を減少させる。
【０００８】
これらの非常に小型化した回路用の電力は、多くの問題の発端となる。事実、これらのチップのエッチング精度を与えられたとすると、標準電力システムを使用することにもはや問題はない。
【０００９】
これらの回路の電圧制御に対する一つの解決策は、デジタル制御の並列PMOSトランジスタの基板の使用である。
【００１０】
このように、有効化されたトランジスタの数に応じて、前記基板の抵抗は変化し、かつ電圧が前記装置の下流（downstream）に供給される。
【００１１】
基板に対するこの命令ロジックは、主に線形スロープ傾斜法（linear slope ramp methods）を使用して、現在まで基本的に維持され、温度計（thermometer）と一般に呼ばれている。
【００１２】
この結果、緩慢な電圧遷移となる。この緩慢な遷移はまた、著しいエネルギ消費を生み出す。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、この状況を改善することを目的とする。
【課題を解決するための手段】
【００１４】
そのため、本発明は、並列PMOSトランジスタの基板のためのデジタル制御装置であって、
−ターゲット電圧とセットポイント電圧との間のエラー・データおよび制御データをデジタル化して保存するための動作メモリと、
−入力エラー・データに基づいて選択された前記動作メモリ内のエラー・データからセットポイントの増分データを計算するとともに、前記動作メモリ内の対応するタイムマーカを用いて、前記入力エラー・データを保存するためのデジタル選択オーダ・フィルタ（３６）と、
−入力エラー・データに基づいて選択された前記動作メモリ内の制御増分データと制御データとから、新規制御データを計算するとともに、前記動作メモリ内に前記新規制御データを保存するための制御コンピュータ（３８）と
を具備し、
前記エラー・データおよび前記制御データの各々は、タイムマーカを用いて形成される
ことを特徴とするデジタル制御装置を提供する。
【００１５】
この装置は、前記PMOS基板の遷移時間を改良できるため、非常に利点があり、駆動回路および減少するエネルギ損失の両方に利点がある。
【００１６】
本発明の他の特徴および利点は、非限定的かつ情報として提供される実施例および図面から得られる以降の記載内容を読むことでより十分に明らかになる。
【図面の簡単な説明】
【００１７】
【図１】本発明に基よる制御装置によって制御されたNoCの一般的なブロック図を示す。
【図２】図１の制御装置のモジュラブロック図を示す。
【図３】図２の装置の一素子の実施形態を示す。
【図４】図２の装置の別の素子の実施形態を示す。
【発明を実施するための形態】
【００１８】
前記図面および以降の記載内容は、大部分において特定の性質の素子を有している。従って、前記素子を、本発明をより十分に理解するために使用するだけではなく、必要に応じて、その定義に役立てるために使用できる。
【００１９】
加えて、この各数式は、本発明の明細書内で使用する特定の数式に対する定式化を提供するため、詳細な説明にさらに寄与している。各数式は、説明目的のために、かつ参照を円滑にするためにある。前記数式は、本明細書の不可欠な部分であるとともに、したがって本発明をより十分に理解するために使用するだけではなく、必要に応じて、その定義に役立てるために使用できる。
【００２０】
図１は、NoC２を示し、前記NoC２の電圧はPMOS基板４と電圧源６とによって制御されている。前記PMOS基板４は、制御装置８によってデジタル制御される。
【００２１】
前記NoC２は、付帯性の電気特性によって示される、すなわち、それは静電容量１０、抵抗１２、および電流漏洩１４（漏洩電流生成器として図示されている）にともなう電荷であるとみなされる。
【００２２】
理想的な電圧源６は、前記PMOS基板４の入力１６と、前記制御装置８の入力１８とに供給する電圧Vhを供給する。前記PMOS基板４は、装置８の入力２２に接続するとともに、上述のNoC２に電力供給する出力２０を有する。
【００２３】
前記PMOS基板４は、並列に配置した一連のn PMOSトランジスタを具備している。各トランジスタは、抵抗Riを有するとともに、前記制御装置８の出力２６を受信する前記PMOS基板４の入力２４によって個々に制御される。
【００２４】
このように、装置８の入力１８・２２で受信した前記電圧は、一般にこの装置の出力２６に対するデジタル制御であるとともに、この制御は、前記PMOS基板４の各トランジスタを個々に制御でき、その結果、前記入力１６で受信した電圧Vhは、前記有効化されたトランジスタによって制御される。
【００２５】
以下に示すように、前記基板４に接続された装置８は、高電圧Vhiと低電圧Vloとの間でNoC２の電圧を制御できる。
【００２６】
本明細書に記載の実施形態では、一連のPMOSトランジスタは、同一抵抗Riを有する。しかしながら、他の実施形態では、異なる抵抗を有するトランジスタを使用してもよい。
【００２７】
周知の通り、素子によって消費されるジュール熱は、RI２に等しい。かつ、もちろん消費されたジュール・エネルギは、この電力の総量である。デジタル回路の場合、前記消費されたジュール・エネルギは、後述の式（１）によれば、回路の時間ピッチに乗算した瞬間的電力の合計である。
【００２８】
したがって、あまり多くの電流ピークを生成することなく、特別に高速に電圧遷移をさせるための回路のエネルギ効率が重要であることは、明らかである。
【００２９】
このことは、前記装置８によってなされる。実際、現在まで、アプリケーションは、チップの電力の熱分散が、そのような重要な問題になることまで要求されていなかった。
【００３０】
加えて、従来の傾斜法（温度計）は、これらのアプリケーションに十分であった。これらの回路に対する電力管理を重要とするのは、回路の周波数の上昇、チップの密度の増加、およびモバイル装置内の内蔵部品である。
【００３１】
現在まで、この問題への満足な解決策は、提供されていない。たかだか、電圧制御回路の処理電荷に応じて駆動電圧を最適化していたに過ぎない。
【００３２】
本発明は、いくつかの方法で消失エネルギを減少できる前記制御装置８によってこのことを補うことを可能にする。
【００３３】
図２は、前記制御装置８の動作原理を説明する制御装置８のモジュールブロック図である。
【００３４】
前記制御装置８は、アナログ−デジタル変換器３０・３２、減算器３４、デジタル・フィルタ３６、および制御コンピュータ３８を具備している。
【００３５】
前記変換器３０は、ターゲット電圧Vrefをデジタル変換するために、装置８から入力１８を受信する。前記ターゲット電圧Vrefは、前記NoCのより高い管理レベルを用いて外部ループからの入力として受信される。
【００３６】
前記変換器３２は、前記PMOS基板４の出力電圧VC（即ち、前記NoC２の制御電圧）をデジタル変換するために、装置８からの入力２２を受信する。
【００３７】
前記変換器３０・３２の出力は、前記減算器３４に接続し、その結果、後者は、出力としてこれら２つの電圧間の差分ekを送信する。前記差分ekは、エラー、即ち、前記制御電圧を前記ターゲット値にするために必要な電圧ジャンプを表す。
【００３８】
添え字kは、値がk番目のサンプル（又は時間ピッチ）で取得されたということを示している。
【００３９】
前記デジタル・フィルタ３６は、差分ekと、デジタル形式の電圧VC（以降、Vckと記載する）と、図３に記載の装置８の入力４０からの強度情報△IMとを受信する。
【００４０】
△IMは、ユーザ固有の定数であるとともに、前記PMOS基板が更新される度に、強度ジャンプ上の上限を表す。
【００４１】
前記デジタル・フィルタ３６は、デジタル電圧エラーekを相殺するために、有効化又は無効化されなければならないトランジスタの数に対応する増分ジャンプを計算する。
【００４２】
前記制御のこの増分ジャンプは、前記PMOS基板４を制御するためのデジタル命令に前記ジャンプを変換するために、制御コンピュータ３８に転送される。
【００４３】
図３は、デジタル・フィルタ３６の特別な実施形態を図示する。
【００４４】
前記デジタル・フィルタは、リターダ（retarder）４２、乗算器４４、リターダ４６、減算器４８、乗算器５０、減算器５２、およびリミッタ５４を具備している。
【００４５】
前記リターダ４２は、前記デジタル・フィルタ３６の入力３４を受信する。前記リターダ４２は、受信した入力に先行して、時間ピッチのエラーを出力するように機能する。したがって、この場合、前記リターダ４２は前記エラーek-1を返す。
【００４６】
前記エラーek-1は、前記リターダ４６と、前記乗算器４４と、前記減算器４８に転送される。前記リターダ４６は、前記リターダ４２と同じように動作し、その結果、前記リターダ４６の出力時に、エラーek-2を得る。
その後前記エラーek-2は、出力としてエラーek-1とek-2の間の差分を返す前記減算器４８に転送される。この差分は、乗算器５０に送信される。
【００４７】
前記乗算器４４および前記乗算器５０は、自身の入力に固定係数を乗算して返す。
【００４８】
前記乗算器４４・５０の出力は、前記減算器５２に接続し、その結果、後者は、出力として、前記エラーek-1の乗算値と、エラーek-1およびek-2の間の差分の乗算値との間の差分を返す。
【００４９】
このジャンプの値（多数のトランジスタを示す）は、以降では△ukと記載する。
【００５０】
したがって、フィルタ部は、厳密に言えば、リターダ４２と、乗算器４４と、リターダ４６と、減算器４８と、乗算器５０と、減算器５２とによって形成されている。
【００５１】
したがって、前記減算器の出力では、後述の式（２）による二次デジタル・フィルタがある。
【００５２】
乗算器４４・５０の係数の値は、後述の式（３）および（５）によれば、前記NoC２からのデータおよび前記PMOS基板４からのデータに応じてそれぞれ選択される。
【００５３】
これらの式では、パラメータを以下のように定義する。
−ωnは、クロック周波数である
−uklは、低電圧レベルでの有効化されたPMOSトランジスタ基板のトランジスタ数である
−Cは、NoCの静電容量である
−R0は、前記PMOSトランジスタ基板からの抵抗の特性抵抗である
−R1は、低電圧レベルでのNoCの動的抵抗である
−bは、時定数R0Cの逆数である
−β1は、時定数R1Cの逆数である
−ξは、後述の式（４）を使用して定義されるＡを用いて、〔Ａ＋１/４,Ａ＋１/２〕の範囲内で選択される減衰定数である。
【００５４】
このように作られたデジタル・フィルタによって、ターゲット電圧Vrefへの収束は、非常に高速になり、そのことはエネルギ損失を制限する。
【００５５】
その後、値△ukは、リミッタ５４に送信される。
【００５６】
前記リミッタ５４は、前記デジタル・フィルタ３６の性能を更に向上させる。
【００５７】
前記エラーekが大であるとき、減算器５２の出力結果のジャンプは、高い値を有しうる。
【００５８】
このことは、結果的に前記PMOS基板４内の著しい強度を有するジャンプとなり、そのことは、エネルギ損失の点で好ましくない。
【００５９】
前記リミッタ５４は、対応する強度ジャンプを制限するために、△ukが想定可能な値を制限することによって、これらの損失を制御することができる。
【００６０】
前記時間ピッチは、非常に短いので、前記デジタル・フィルタのために、過大なエネルギを損失することよりも、前記ターゲット電圧へ到達するように追加のサイクルを使用することのほうがより良い。
【００６１】
上述のように、前記リミッタ５４は、入力にVkおよび△IMを受信する。△IMは、前記エネルギ損失を制限するために、前記デジタル・フィルタ３６に受けた最大強度ジャンプを表している。
【００６２】
本明細書の実施形態では、△IMの値は設定され、(Vhi-Vlo)/2R0に等しい。このことは、エネルギ損失を減少させながら、かなりの直流電流を取得できる。
【００６３】
このことは、後述の式（６）によれば△ukの値の限界に達している。ここで、C△Iは、電流変化のマージン係数である。
【００６４】
このため、前記デジタル・フィルタ３６の出力では、制限されたトランジスタの増分値△uk(b)を得る。
【００６５】
前記制御コンピュータ３８は、この増分値を取得するとともに、厳密に言えば、前記増分値を命令に変換する。
【００６６】
図４は、前記制御コンピュータ３８の実施形態を図示している。
【００６７】
前記制御コンピュータ３８は、ラウンダ（rounder）５６、加算器５８、リターダ６２、およびリミッタ６０を具備している。
【００６８】
前記ラウンダ５６は、前記デジタル・フィルタ３６の出力を受信する。さらに言えば、出力中の制限された増分値は、整数である必要はないが、整数個のトランジスタが、有効化又は無効化される。
【００６９】
前記ラウンダ５６は、小数部分が0.5以上の場合、次に大きい整数に丸め込むことによって、かつ少数部分が、0.5未満の場合、次に小さい整数に丸め込むことによって、従来の整数関数として動作する。
【００７０】
出力△uk(b,a)（すなわち、制限され、かつ丸め込まれた）を得る。
【００７１】
前記ラウンダ５６の出力は、前記加算器５８に接続し、前記加算器５８はまた、前記リターダ６２の出力を受信する。前記リターダ６２は、直前の時間ピッチの命令を前記加算器５８に送信する。
【００７２】
このため、前記加算器５８の出力では、制御値uk=uk-1+△u(b,a)を得る。
【００７３】
しかしながら、ukのための取得値は、前記PMOS基板４のトランジスタ数を超過することができる。
【００７４】
したがって、前記値ukは、前記加算器５８の出力で前記リミッタ６０の中に送信される。前記リミッタ５４に関して、ukがPMOSトランジスタ基板中のトランジスタの合計数を超過しないように、前記リミッタ６０は、ukの絶対値を制限する。
【００７５】
最後に、出力について、前記制御値ukは、前記PMOS基板４の入力２４に対して出力２６に基づいて送信される。
【００７６】
前述では、一定のデータが、動作メモリ内に記録されるか、又は動作メモリから取得される。実施形態は、リターダからのデータ、又はリミッタからの制限データ（例えば、IMのような）を含んでいる。このメモリは、いくつかの方法で使用できる。
【００７７】
第一の変形例によれば、記録データ、又は記録されるためのデータを使用する各素子は、それ自身のメモリ領域を有してもよい。
【００７８】
第二の変形例によれば、一連のメモリは、いくつかの素子間で共有できる。この場合、素子の各グループにメモリを提供できる。
【００７９】
例えば、前記リターダ４２・４６用のメモリと、前記リミッタ５４のデータ用のメモリと、前記リターダ６２用のメモリと、前記ラウンダ５６および前記リミッタ６０のデータ用のメモリとを具備してもよい。
【００８０】
最後に、第三の変形例によれば、単一メモリを、前記装置８の全素子よって共有してもよい。
【００８１】
本発明は、上述した実施形態に限定されない。本発明は、特に添付された特許請求の範囲によってカバーされた実施形態全体をカバーするとともに、特に以下の特徴を有する。
−前記デジタル・フィルタは、２次よりも高次のオーダであり、かつ異なる定数を有することができる。
−前記リミッタは、信号が正又は負のいずれかであるかに応じて、異なる種々の信号を制限でき、かつ単にこれらの信号の絶対値を制限できるだけではない。
−前記ラウンダは、ある場合では省略できる。
−前記ラウンダを前記リミッタの出力制御部と呼ぶことができる。
【００８２】
【数１】
【符号の説明】
【００８３】
２ NoC
４ PMOS基板装置
６ 電圧源
８ 制御装置
１０ 静電容量
１２ 抵抗
１４ 電流漏洩
【技術分野】
【０００１】
本発明は、低消費電力回路のための電圧制御に関する。
【背景技術】
【０００２】
電子装置および電子装置関連の構成要素の分野は、著しい成長を遂げている。
【０００３】
当初、集積回路は大きく、かつプリント・カード上に一緒に集められた、より大きな又はより小さな、チップ又はプロセッサで構成されていた。
【０００４】
小型化の進歩により、種々の部品又は「IP」を有するマイクロプロセッサのサイズをチップに近づけることが可能になっている。
【０００５】
これらの集積回路は、一般に「システム・オン・チップ」、又はSoCと呼ばれる。一つの特別なSoC設計である「ネットワーク・オン・チップ」（NoC）は、チップ内により良いIPおよび通信管理を有するとともに、同様の利点を提供する。
【０００６】
これらの集積回路は、非常に小型化したサイズ内で、一連の非常に多種類の機能性を有することができるため、特に利点がある。
【０００７】
その上、単一チップ上に回路の全素子を配置することは、システムの消費量を減少させる。
【０００８】
これらの非常に小型化した回路用の電力は、多くの問題の発端となる。事実、これらのチップのエッチング精度を与えられたとすると、標準電力システムを使用することにもはや問題はない。
【０００９】
これらの回路の電圧制御に対する一つの解決策は、デジタル制御の並列PMOSトランジスタの基板の使用である。
【００１０】
このように、有効化されたトランジスタの数に応じて、前記基板の抵抗は変化し、かつ電圧が前記装置の下流（downstream）に供給される。
【００１１】
基板に対するこの命令ロジックは、主に線形スロープ傾斜法（linear slope ramp methods）を使用して、現在まで基本的に維持され、温度計（thermometer）と一般に呼ばれている。
【００１２】
この結果、緩慢な電圧遷移となる。この緩慢な遷移はまた、著しいエネルギ消費を生み出す。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、この状況を改善することを目的とする。
【課題を解決するための手段】
【００１４】
そのため、本発明は、並列PMOSトランジスタの基板のためのデジタル制御装置であって、
−ターゲット電圧とセットポイント電圧との間のエラー・データおよび制御データをデジタル化して保存するための動作メモリと、
−入力エラー・データに基づいて選択された前記動作メモリ内のエラー・データからセットポイントの増分データを計算するとともに、前記動作メモリ内の対応するタイムマーカを用いて、前記入力エラー・データを保存するためのデジタル選択オーダ・フィルタ（３６）と、
−入力エラー・データに基づいて選択された前記動作メモリ内の制御増分データと制御データとから、新規制御データを計算するとともに、前記動作メモリ内に前記新規制御データを保存するための制御コンピュータ（３８）と
を具備し、
前記エラー・データおよび前記制御データの各々は、タイムマーカを用いて形成される
ことを特徴とするデジタル制御装置を提供する。
【００１５】
この装置は、前記PMOS基板の遷移時間を改良できるため、非常に利点があり、駆動回路および減少するエネルギ損失の両方に利点がある。
【００１６】
本発明の他の特徴および利点は、非限定的かつ情報として提供される実施例および図面から得られる以降の記載内容を読むことでより十分に明らかになる。
【図面の簡単な説明】
【００１７】
【図１】本発明に基よる制御装置によって制御されたNoCの一般的なブロック図を示す。
【図２】図１の制御装置のモジュラブロック図を示す。
【図３】図２の装置の一素子の実施形態を示す。
【図４】図２の装置の別の素子の実施形態を示す。
【発明を実施するための形態】
【００１８】
前記図面および以降の記載内容は、大部分において特定の性質の素子を有している。従って、前記素子を、本発明をより十分に理解するために使用するだけではなく、必要に応じて、その定義に役立てるために使用できる。
【００１９】
加えて、この各数式は、本発明の明細書内で使用する特定の数式に対する定式化を提供するため、詳細な説明にさらに寄与している。各数式は、説明目的のために、かつ参照を円滑にするためにある。前記数式は、本明細書の不可欠な部分であるとともに、したがって本発明をより十分に理解するために使用するだけではなく、必要に応じて、その定義に役立てるために使用できる。
【００２０】
図１は、NoC２を示し、前記NoC２の電圧はPMOS基板４と電圧源６とによって制御されている。前記PMOS基板４は、制御装置８によってデジタル制御される。
【００２１】
前記NoC２は、付帯性の電気特性によって示される、すなわち、それは静電容量１０、抵抗１２、および電流漏洩１４（漏洩電流生成器として図示されている）にともなう電荷であるとみなされる。
【００２２】
理想的な電圧源６は、前記PMOS基板４の入力１６と、前記制御装置８の入力１８とに供給する電圧Vhを供給する。前記PMOS基板４は、装置８の入力２２に接続するとともに、上述のNoC２に電力供給する出力２０を有する。
【００２３】
前記PMOS基板４は、並列に配置した一連のn PMOSトランジスタを具備している。各トランジスタは、抵抗Riを有するとともに、前記制御装置８の出力２６を受信する前記PMOS基板４の入力２４によって個々に制御される。
【００２４】
このように、装置８の入力１８・２２で受信した前記電圧は、一般にこの装置の出力２６に対するデジタル制御であるとともに、この制御は、前記PMOS基板４の各トランジスタを個々に制御でき、その結果、前記入力１６で受信した電圧Vhは、前記有効化されたトランジスタによって制御される。
【００２５】
以下に示すように、前記基板４に接続された装置８は、高電圧Vhiと低電圧Vloとの間でNoC２の電圧を制御できる。
【００２６】
本明細書に記載の実施形態では、一連のPMOSトランジスタは、同一抵抗Riを有する。しかしながら、他の実施形態では、異なる抵抗を有するトランジスタを使用してもよい。
【００２７】
周知の通り、素子によって消費されるジュール熱は、RI２に等しい。かつ、もちろん消費されたジュール・エネルギは、この電力の総量である。デジタル回路の場合、前記消費されたジュール・エネルギは、後述の式（１）によれば、回路の時間ピッチに乗算した瞬間的電力の合計である。
【００２８】
したがって、あまり多くの電流ピークを生成することなく、特別に高速に電圧遷移をさせるための回路のエネルギ効率が重要であることは、明らかである。
【００２９】
このことは、前記装置８によってなされる。実際、現在まで、アプリケーションは、チップの電力の熱分散が、そのような重要な問題になることまで要求されていなかった。
【００３０】
加えて、従来の傾斜法（温度計）は、これらのアプリケーションに十分であった。これらの回路に対する電力管理を重要とするのは、回路の周波数の上昇、チップの密度の増加、およびモバイル装置内の内蔵部品である。
【００３１】
現在まで、この問題への満足な解決策は、提供されていない。たかだか、電圧制御回路の処理電荷に応じて駆動電圧を最適化していたに過ぎない。
【００３２】
本発明は、いくつかの方法で消失エネルギを減少できる前記制御装置８によってこのことを補うことを可能にする。
【００３３】
図２は、前記制御装置８の動作原理を説明する制御装置８のモジュールブロック図である。
【００３４】
前記制御装置８は、アナログ−デジタル変換器３０・３２、減算器３４、デジタル・フィルタ３６、および制御コンピュータ３８を具備している。
【００３５】
前記変換器３０は、ターゲット電圧Vrefをデジタル変換するために、装置８から入力１８を受信する。前記ターゲット電圧Vrefは、前記NoCのより高い管理レベルを用いて外部ループからの入力として受信される。
【００３６】
前記変換器３２は、前記PMOS基板４の出力電圧VC（即ち、前記NoC２の制御電圧）をデジタル変換するために、装置８からの入力２２を受信する。
【００３７】
前記変換器３０・３２の出力は、前記減算器３４に接続し、その結果、後者は、出力としてこれら２つの電圧間の差分ekを送信する。前記差分ekは、エラー、即ち、前記制御電圧を前記ターゲット値にするために必要な電圧ジャンプを表す。
【００３８】
添え字kは、値がk番目のサンプル（又は時間ピッチ）で取得されたということを示している。
【００３９】
前記デジタル・フィルタ３６は、差分ekと、デジタル形式の電圧VC（以降、Vckと記載する）と、図３に記載の装置８の入力４０からの強度情報△IMとを受信する。
【００４０】
△IMは、ユーザ固有の定数であるとともに、前記PMOS基板が更新される度に、強度ジャンプ上の上限を表す。
【００４１】
前記デジタル・フィルタ３６は、デジタル電圧エラーekを相殺するために、有効化又は無効化されなければならないトランジスタの数に対応する増分ジャンプを計算する。
【００４２】
前記制御のこの増分ジャンプは、前記PMOS基板４を制御するためのデジタル命令に前記ジャンプを変換するために、制御コンピュータ３８に転送される。
【００４３】
図３は、デジタル・フィルタ３６の特別な実施形態を図示する。
【００４４】
前記デジタル・フィルタは、リターダ（retarder）４２、乗算器４４、リターダ４６、減算器４８、乗算器５０、減算器５２、およびリミッタ５４を具備している。
【００４５】
前記リターダ４２は、前記デジタル・フィルタ３６の入力３４を受信する。前記リターダ４２は、受信した入力に先行して、時間ピッチのエラーを出力するように機能する。したがって、この場合、前記リターダ４２は前記エラーek-1を返す。
【００４６】
前記エラーek-1は、前記リターダ４６と、前記乗算器４４と、前記減算器４８に転送される。前記リターダ４６は、前記リターダ４２と同じように動作し、その結果、前記リターダ４６の出力時に、エラーek-2を得る。
その後前記エラーek-2は、出力としてエラーek-1とek-2の間の差分を返す前記減算器４８に転送される。この差分は、乗算器５０に送信される。
【００４７】
前記乗算器４４および前記乗算器５０は、自身の入力に固定係数を乗算して返す。
【００４８】
前記乗算器４４・５０の出力は、前記減算器５２に接続し、その結果、後者は、出力として、前記エラーek-1の乗算値と、エラーek-1およびek-2の間の差分の乗算値との間の差分を返す。
【００４９】
このジャンプの値（多数のトランジスタを示す）は、以降では△ukと記載する。
【００５０】
したがって、フィルタ部は、厳密に言えば、リターダ４２と、乗算器４４と、リターダ４６と、減算器４８と、乗算器５０と、減算器５２とによって形成されている。
【００５１】
したがって、前記減算器の出力では、後述の式（２）による二次デジタル・フィルタがある。
【００５２】
乗算器４４・５０の係数の値は、後述の式（３）および（５）によれば、前記NoC２からのデータおよび前記PMOS基板４からのデータに応じてそれぞれ選択される。
【００５３】
これらの式では、パラメータを以下のように定義する。
−ωnは、クロック周波数である
−uklは、低電圧レベルでの有効化されたPMOSトランジスタ基板のトランジスタ数である
−Cは、NoCの静電容量である
−R0は、前記PMOSトランジスタ基板からの抵抗の特性抵抗である
−R1は、低電圧レベルでのNoCの動的抵抗である
−bは、時定数R0Cの逆数である
−β1は、時定数R1Cの逆数である
−ξは、後述の式（４）を使用して定義されるＡを用いて、〔Ａ＋１/４,Ａ＋１/２〕の範囲内で選択される減衰定数である。
【００５４】
このように作られたデジタル・フィルタによって、ターゲット電圧Vrefへの収束は、非常に高速になり、そのことはエネルギ損失を制限する。
【００５５】
その後、値△ukは、リミッタ５４に送信される。
【００５６】
前記リミッタ５４は、前記デジタル・フィルタ３６の性能を更に向上させる。
【００５７】
前記エラーekが大であるとき、減算器５２の出力結果のジャンプは、高い値を有しうる。
【００５８】
このことは、結果的に前記PMOS基板４内の著しい強度を有するジャンプとなり、そのことは、エネルギ損失の点で好ましくない。
【００５９】
前記リミッタ５４は、対応する強度ジャンプを制限するために、△ukが想定可能な値を制限することによって、これらの損失を制御することができる。
【００６０】
前記時間ピッチは、非常に短いので、前記デジタル・フィルタのために、過大なエネルギを損失することよりも、前記ターゲット電圧へ到達するように追加のサイクルを使用することのほうがより良い。
【００６１】
上述のように、前記リミッタ５４は、入力にVkおよび△IMを受信する。△IMは、前記エネルギ損失を制限するために、前記デジタル・フィルタ３６に受けた最大強度ジャンプを表している。
【００６２】
本明細書の実施形態では、△IMの値は設定され、(Vhi-Vlo)/2R0に等しい。このことは、エネルギ損失を減少させながら、かなりの直流電流を取得できる。
【００６３】
このことは、後述の式（６）によれば△ukの値の限界に達している。ここで、C△Iは、電流変化のマージン係数である。
【００６４】
このため、前記デジタル・フィルタ３６の出力では、制限されたトランジスタの増分値△uk(b)を得る。
【００６５】
前記制御コンピュータ３８は、この増分値を取得するとともに、厳密に言えば、前記増分値を命令に変換する。
【００６６】
図４は、前記制御コンピュータ３８の実施形態を図示している。
【００６７】
前記制御コンピュータ３８は、ラウンダ（rounder）５６、加算器５８、リターダ６２、およびリミッタ６０を具備している。
【００６８】
前記ラウンダ５６は、前記デジタル・フィルタ３６の出力を受信する。さらに言えば、出力中の制限された増分値は、整数である必要はないが、整数個のトランジスタが、有効化又は無効化される。
【００６９】
前記ラウンダ５６は、小数部分が0.5以上の場合、次に大きい整数に丸め込むことによって、かつ少数部分が、0.5未満の場合、次に小さい整数に丸め込むことによって、従来の整数関数として動作する。
【００７０】
出力△uk(b,a)（すなわち、制限され、かつ丸め込まれた）を得る。
【００７１】
前記ラウンダ５６の出力は、前記加算器５８に接続し、前記加算器５８はまた、前記リターダ６２の出力を受信する。前記リターダ６２は、直前の時間ピッチの命令を前記加算器５８に送信する。
【００７２】
このため、前記加算器５８の出力では、制御値uk=uk-1+△u(b,a)を得る。
【００７３】
しかしながら、ukのための取得値は、前記PMOS基板４のトランジスタ数を超過することができる。
【００７４】
したがって、前記値ukは、前記加算器５８の出力で前記リミッタ６０の中に送信される。前記リミッタ５４に関して、ukがPMOSトランジスタ基板中のトランジスタの合計数を超過しないように、前記リミッタ６０は、ukの絶対値を制限する。
【００７５】
最後に、出力について、前記制御値ukは、前記PMOS基板４の入力２４に対して出力２６に基づいて送信される。
【００７６】
前述では、一定のデータが、動作メモリ内に記録されるか、又は動作メモリから取得される。実施形態は、リターダからのデータ、又はリミッタからの制限データ（例えば、IMのような）を含んでいる。このメモリは、いくつかの方法で使用できる。
【００７７】
第一の変形例によれば、記録データ、又は記録されるためのデータを使用する各素子は、それ自身のメモリ領域を有してもよい。
【００７８】
第二の変形例によれば、一連のメモリは、いくつかの素子間で共有できる。この場合、素子の各グループにメモリを提供できる。
【００７９】
例えば、前記リターダ４２・４６用のメモリと、前記リミッタ５４のデータ用のメモリと、前記リターダ６２用のメモリと、前記ラウンダ５６および前記リミッタ６０のデータ用のメモリとを具備してもよい。
【００８０】
最後に、第三の変形例によれば、単一メモリを、前記装置８の全素子よって共有してもよい。
【００８１】
本発明は、上述した実施形態に限定されない。本発明は、特に添付された特許請求の範囲によってカバーされた実施形態全体をカバーするとともに、特に以下の特徴を有する。
−前記デジタル・フィルタは、２次よりも高次のオーダであり、かつ異なる定数を有することができる。
−前記リミッタは、信号が正又は負のいずれかであるかに応じて、異なる種々の信号を制限でき、かつ単にこれらの信号の絶対値を制限できるだけではない。
−前記ラウンダは、ある場合では省略できる。
−前記ラウンダを前記リミッタの出力制御部と呼ぶことができる。
【００８２】
【数１】
【符号の説明】
【００８３】
２ NoC
４ PMOS基板装置
６ 電圧源
８ 制御装置
１０ 静電容量
１２ 抵抗
１４ 電流漏洩
【特許請求の範囲】
【請求項１】
並列PMOSトランジスタの基板のためのデジタル制御装置であって、
−ターゲット電圧とセットポイント電圧との間のエラー・データ（ek）および制御データ（uk）をデジタル化して保存するための動作メモリと、
−入力エラー・データに応じて選択された前記動作メモリ内のエラー・データからセットポイントの増分データ（△uk）を計算するとともに、前記動作メモリ内の対応するタイムマーカを用いて、前記入力エラー・データを保存するためのデジタル選択オーダ・フィルタ（３６）と、
−入力エラー・データに応じて選択された前記動作メモリ内の制御増分データ（△uk）と制御データとから、新規制御データ（uk）を計算するとともに、前記動作メモリ内に前記新規制御データを保存するための制御コンピュータ（３８）と
を具備し、
前記エラー・データ（ek）および前記制御データ（uk）の各々は、タイムマーカを用いて形成される
ことを特徴とするデジタル制御装置。
【請求項２】
前記デジタル・フィルタ（３６）はまた、強度制限データ（△IM）に応じて、前記制御増分データを制限するためのリミッタ（５４）を具備することを特徴とする請求項１に記載の装置。
【請求項３】
前記制御コンピュータ（３８）は、制御制限データに応じて、前記制御データを制限するためのリミッタ（６０）を具備することを特徴とする請求項１又は２に記載の装置。
【請求項４】
前記デジタル・フィルタは、２次より大きいか又は２次に等しいオーダであり、そのパラメータは、PMOSトランジスタの基板の下流の電荷（charge downstream）に応じて設定されることを特徴とする請求項１〜３のいずれか１項に記載の装置。
【請求項１】
並列PMOSトランジスタの基板のためのデジタル制御装置であって、
−ターゲット電圧とセットポイント電圧との間のエラー・データ（ek）および制御データ（uk）をデジタル化して保存するための動作メモリと、
−入力エラー・データに応じて選択された前記動作メモリ内のエラー・データからセットポイントの増分データ（△uk）を計算するとともに、前記動作メモリ内の対応するタイムマーカを用いて、前記入力エラー・データを保存するためのデジタル選択オーダ・フィルタ（３６）と、
−入力エラー・データに応じて選択された前記動作メモリ内の制御増分データ（△uk）と制御データとから、新規制御データ（uk）を計算するとともに、前記動作メモリ内に前記新規制御データを保存するための制御コンピュータ（３８）と
を具備し、
前記エラー・データ（ek）および前記制御データ（uk）の各々は、タイムマーカを用いて形成される
ことを特徴とするデジタル制御装置。
【請求項２】
前記デジタル・フィルタ（３６）はまた、強度制限データ（△IM）に応じて、前記制御増分データを制限するためのリミッタ（５４）を具備することを特徴とする請求項１に記載の装置。
【請求項３】
前記制御コンピュータ（３８）は、制御制限データに応じて、前記制御データを制限するためのリミッタ（６０）を具備することを特徴とする請求項１又は２に記載の装置。
【請求項４】
前記デジタル・フィルタは、２次より大きいか又は２次に等しいオーダであり、そのパラメータは、PMOSトランジスタの基板の下流の電荷（charge downstream）に応じて設定されることを特徴とする請求項１〜３のいずれか１項に記載の装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２０１２−５１３６２８（Ｐ２０１２−５１３６２８Ａ）
【公表日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１１−５４１５３５（Ｐ２０１１−５４１５３５）
【出願日】平成２１年１２月１７日（２００９．１２．１７）
【国際出願番号】ＰＣＴ／ＦＲ２００９／００１４４２
【国際公開番号】ＷＯ２０１０／０７２９１３
【国際公開日】平成２２年７月１日（２０１０．７．１）
【出願人】（５０７０３３０５９）サントル・ナショナル・ドゥ・ラ・レシェルシュ・サイエンティフィーク・（セ・エン・エール・エス） (17)
【出願人】（５０９２６５３０２）アンスティテュ・ポリテクニック・ドゥ・グルノーブル (3)
【Ｆターム（参考）】
【公表日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２１年１２月１７日（２００９．１２．１７）
【国際出願番号】ＰＣＴ／ＦＲ２００９／００１４４２
【国際公開番号】ＷＯ２０１０／０７２９１３
【国際公開日】平成２２年７月１日（２０１０．７．１）
【出願人】（５０７０３３０５９）サントル・ナショナル・ドゥ・ラ・レシェルシュ・サイエンティフィーク・（セ・エン・エール・エス） (17)
【出願人】（５０９２６５３０２）アンスティテュ・ポリテクニック・ドゥ・グルノーブル (3)
【Ｆターム（参考）】
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