中性子計測用のデータ収集装置及びプログラムダウンロード方法
【課題】子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードできるようにすること。
【解決手段】中性子計測用のデータ収集装置は、FPGA20a〜20dを備えた複数の子基板12a〜12dと、ダウンロード用ROM19を備えた親基板11とを備え、FPGA20aをマスターモードに設定すると共に、他のFPGA20b〜20dをスレーブモードに設定する。マスターモードのFPGA20aからダウンロード用ROM19にクロックを出力してプログラムデータをマスターモードのFPGA20aに設定すると共に、FPGA20aから出力されるクロック及びダウンロード用ROM19から出力されたプログラムデータをスレーブモードの各FPGA20b〜20dにも入力して当該プログラムデータを設定する。
【解決手段】中性子計測用のデータ収集装置は、FPGA20a〜20dを備えた複数の子基板12a〜12dと、ダウンロード用ROM19を備えた親基板11とを備え、FPGA20aをマスターモードに設定すると共に、他のFPGA20b〜20dをスレーブモードに設定する。マスターモードのFPGA20aからダウンロード用ROM19にクロックを出力してプログラムデータをマスターモードのFPGA20aに設定すると共に、FPGA20aから出力されるクロック及びダウンロード用ROM19から出力されたプログラムデータをスレーブモードの各FPGA20b〜20dにも入力して当該プログラムデータを設定する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数の子基板において多数の検出信号の読み取りを分散して行った後、親基板が子基板から測定データを読み込む中性子計測用のデータ収集装置及びプログラムダウンロード方法に関する。
【背景技術】
【0002】
現在、中性子散乱実験により物質の構造解析が行われている。中性子散乱実験では中性子計測手法の一つとして飛行時間測定法(TOF)が提案されている。飛行時間測定法では中性子の捕獲位置を正確に求めるために中性子用電荷分割型位置敏感検出器(以下、「PSD」という)が開発されている。
【0003】
図11は、1本のPSDから読み出しを行う読み出し回路の模式的なシステム構成図である。抵抗線で表されたPSD1の両端に電荷増幅器2a,2bが接続される。電荷増幅器2a,2bはPSD1の両端に現れた電荷を電圧に変換して対応した負荷分散用基板(以下、「子基板」という)3へ電圧形式の中性子検出信号を送出する。
【0004】
図示していない帯域フィルタを通して波形整形することで、中性子検出信号を時定数が0.5μsから1μs程度で2μs幅程度のパルス波形を得る。子基板3にはアナログ/デジタル変換回路(ADC)4a,4b及びFPGA5が設けられている。子基板3のADC4a,4bへ波形整形した中性子検出信号を送出する。ADC4a,4bは、サンプリング周波数が20MHzから50MHzで、ビット数が12ビットから14ビットのものを使用し、入力する中性子検出信号を12ビットから14ビットのデジタルデータ(Q1,Q2)に変換する。ADC4a,4bから出力されるデジタルデータ(Q1,Q2)をFPGA5へ入力して、Q1とQ2のピーク値を検出する。
【0005】
子基板のFPGA5は、親基板側のメインFPGA8からのポーリングでFPGA5で検出した測定データを親基板7のメインFPGA8へ伝送する。メインFPGA8においてx/L=a*Q2/(Q1+b*Q2)−cの計算を行い、中性子の捕獲位置を求める。なお、「a」は倍率、「b」は比率、「c」はオフセットである。中性子の捕獲位置データをヒストグラム作成回路9に入力してヒストグラムを作成し、制御用コンピュータ10から要求があればヒストグラムを転送する。
【0006】
実際の中性子散乱実験では、多数のPSDを二次元状に配置して、各PSDの読み出しを同時並列的に行う必要がある。このために、1枚の子基板3で処理するPSD1の本数を2本程度に制限し、複数の子基板3で負荷分散することで、処理速度を低下させることなくFPGA5に要求される能力を低く抑え、コストを抑制するようにしている。
【0007】
ところで、子基板3に搭載したFPGA5のプログラムを仕様変更などに応じて変更する必要性が生じることがある。一般にFPGAのプログラムの書き換えは、FPGAにダウンロードすべきプログラムを格納したROMを基板上に設け、FPGAが自らROMにクロックを与えてデータ要求し、クロックに同期してプログラムを読み出してFPGAにダウンロードする方式(以下、「マスターモード」という)と、パソコンからFPGAにクロック及びプログラムデータを与えてプログラムをダウンロードする方式(以下、「スレーブモード」という)とがある。
【特許文献1】特開昭62−14272号公報
【特許文献2】特開2003−58386号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
ところが、多数の中性子検出信号の読み取りを複数の子基板で負荷分散するシステム構成の場合、プログラム変更対象のFPGAの個数が増大するので、FPGAのプログラム変更作業が非常に煩雑になるといった問題がある。例えば、マスターモードでプログラム変更する場合を想定すると、各子基板に設置する専用ROMにプログラムを格納して、子基板毎に専用ROMを交換するROM交換作業が必要になる。しかし、占有面積が制限された子基板上の狭いスペースで作業しなければならず、非常に困難なROM交換作業が要求される。一方、スレーブモードでプログラム変更する場合を想定すると、パソコンから一つ一つ子基板のアドレスを指定してクロックとプログラムデータを順番に送り込む作業が必要となる。
【0009】
本発明は、以上のような実情に鑑みてなされたものであり、中性子検出信号の分散処理能力を子基板の積み重ね数で調整することができ、親基板側のダウンロード用ROMで子基板側の全てのFPGAのプログラムを管理でき、分散処理能力に応じて子基板の積み重ね数を増減させても子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることのできる中性子計測用のデータ収集装置及びプログラムダウンロード方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の中性子計測用のデータ収集装置は、多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するFPGAと、前記親基板に設けられ前記各子基板のFPGAにダウンロードすべきプログラムを格納したダウンロード用メモリとを備え、前記各FPGAは、FPGA側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第1モードと、FPGAにクロックとプログラムデータを供給してプログラムを設定する第2モードとを設定可能に構成され、前記FPGAの一つを第1モードに設定すると共に、他のFPGAを第2モードに設定し、第1モードのFPGAからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第1モードのFPGAに設定すると共に、第1モードのFPGAから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力して当該プログラムデータを設定することを特徴とする。
【0011】
このように構成された中性子計測用のデータ収集装置によれば、FPGAの一つを第1モードに設定すると共に、他のFPGAを第2モードに設定し、第1モードのFPGAから出力されるクロック及び当該クロックによりダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力するように構成したので、親基板側のダウンロード用メモリで子基板側の全てのFPGAのプログラムを管理でき、また子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【0012】
また本発明は、上記中性子計測用のデータ収集装置において、前記各子基板は、各子基板に設置したFPGAの入出力端子が個別に接続された複数の導体ピンからなる子基板側ピン配列を有し、前記親基板は、前記ダウンロード用メモリの外部端子であるクロック入力用のクロック端子及びデータ出力用のデータ出力端子が割り付けられたクロックピン及びデータピンを含む複数の導体ピンからなる親基板側ピン配列を有し、前記子基板側ピン配列はFPGAの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されることを特徴とする。
【0013】
このように構成された中性子計測用のデータ収集装置によれば、前記子基板側ピン配列はFPGAの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されるので、第1モードのFPGAから出力されたクロックは親基板側ピン配列の導体ピンを介して親基板側のダウンロード用メモリの外部端子へ供給されると共に第1モードのFPGAからクロックが入力される導体ピンと共通ピンとなっている他の子基板の子基板側ピン配列の導体ピンを介して第2モードのFPGAへ入力される。また、第1モードのFPGAにプログラムデータを入力する当該子基板の子基板側ピン配列の導体ピンと共通ピンとなっている他の子基板の子基板側ピン配列の導体ピンを介して第2モードのFPGAへプログラムデータが入力される。これにより、第1モードのFPGAには第1モードでプログラムデータが設定され、第2モードのFPGAには第2モードでプログラムデータが設定されることとなり、子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【0014】
また本発明は、上記中性子計測用のデータ収集装置において、前記親基板は、全子基板で対応可能な中性子検出信号総数に対応した数の導体ピンを有する親基板側検出器用ピン配列を有し、前記各子基板は、前記親基板側検出器用ピン配列の各導体ピンと導通する複数の導体ピンを有する子基板側検出器用ピン配列と、前記子基板側検出器用ピン配列に対応して設けられ各子基板に取り込む中性子検出信号を選択するためのショートパターンとを具備したことを特徴とする。
【0015】
このように構成された中性子計測用のデータ収集装置によれば、中性子検出信号総数である全入力を検出器用ピン配列に配置でき、各子基板に取り込む中性子検出信号をショートパターンのショート状態で選択することができ、全ての子基板を同一構成とすることができ、コスト削減を図ることができる。
【0016】
また本発明は、上記中性子計測用のデータ収集装置において、前記親基板に設けられた前記親基板側ピン配列及び親基板側検出器用ピン配列、前記各子基板に設けられた前記子基板側ピン配列及び前記子基板側検出器用ピン配列は、当該各ピン配列を介して各基板を上下に積み重ね可能であると共に積み重ねた上下の基板で同一位置の各導体ピンが導通するICソケットで構成されたことを特徴とする。
【0017】
このように構成された中性子計測用のデータ収集装置によれば、同一構成の子基板を各ピン配列を介して親基板の上に積み重ねて集積化することが可能であり、子基板の積層数を増減するだけで、分散処理の能力を容易に調整することができる。
【0018】
また本発明は、上記中性子計測用のデータ収集装置において、第1モードのFPGAから出力したクロックを前記子基板側ピン配列のクロック用共通ピン及び当該クロック用共通ピンに導通している前記親基板側ピン配列のクロックピンを介して前記ダウンロード用メモリのクロック端子に入力すると共に、第2モードのFPGAの前記子基板側ピン配列のクロック用共通ピンを介して当該第2モードのFPGAに入力し、前記ダウンロード用メモリのデータ出力端子からクロックに同期して出力されたプログラムデータを前記親基板側ピン配列のデータピン及び当該データピンに導通している前記子基板側ピン配列のデータ用共通ピンを介して第1モードのFPGA及び第2モードの各FPGAに入力することを特徴とする。
【0019】
このように構成された中性子計測用のデータ収集装置によれば、第1モードのFPGAには第1モードでプログラムデータが設定され、第2モードのFPGAには第2モードでプログラムデータが設定されることとなり、子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【0020】
また本発明は、上記中性子計測用のデータ収集装置において、前記各子基板は、複数組のショートパターンで構成され前記FPGAの識別アドレスを示すビットパターンを発生させるID番号設定回路を備え、前記親基板が特定の子基板の識別アドレスを示す選択信号を前記各子基板へ出力し、前記各子基板のFPGAは入力した選択信号が示す識別アドレスから自分が選択されたか否か判断することを特徴とする。
【0021】
このように構成された中性子計測用のデータ収集装置によれば、各子基板に当該子基板の識別アドレスを示すビットパターンを発生させるID番号設定回路を設けたので、複数組のショートパターンといった簡単な構成で各子基板のFPGAに自分の識別アドレスを認識させることができる。
【0022】
また本発明のプログラムダウンロード方法は、多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するFPGAと、前記親基板に設けられ前記各子基板のFPGAにダウンロードすべきプログラムを格納したダウンロード用メモリとを備えた中性子計測用のデータ収集装置におけるプログラムダウンロード方法であって、前記FPGAの一つをFPGA側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第1モードに設定し、他のFPGAをFPGAにクロックとプログラムデータを供給してプログラムを設定する第2モードに設定し、第1モードのFPGAからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第1モードのFPGAに設定すると共に、第1モードのFPGAから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力して当該プログラムデータを設定することを特徴とする。
【0023】
このように構成されたプログラムダウンロード方法によれば、親基板側のダウンロード用メモリで子基板側の全てのFPGAのプログラムを管理でき、分散処理能力に応じて子基板の数を増減させても子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【発明の効果】
【0024】
本発明によれば、中性子検出信号の分散処理能力を子基板の積み重ね数で調整することができ、親基板側のダウンロード用ROMで子基板側の全てのFPGAのプログラムを管理でき、さらに分散処理能力に応じて子基板の積み重ね数を増減させても子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【発明を実施するための最良の形態】
【0025】
以下、本発明の一実施の形態について図面を参照しながら具体的に説明する。
図1は本発明を適用した一実施の形態に係る中性子計測用のデータ収集装置における基板部分の分解斜視図であり、図2は当該基板部分の平面図である。親基板11の基板面における右側約半分の領域に、4枚の子基板12a、12b、12c、12dが2枚ずつ並べて上下に積み上げて配置されている。すなわち、親基板11上面の子基板設置領域(右側半分)には、2枚の子基板12c、12dが後述する検出器用ピン配列を同方向に向けて並列に配置され、その一方の子基板12cの上面に子基板12aが同じく検出器用ピン配列を同方向に向けて配置され、他方の子基板12dの上面に子基板12bが同じく検出器用ピン配列を同方向に向けて配置されている。
【0026】
親基板11の子基板設置領域における一辺には左右一対のコネクタ部品13a、13bが設けられている。各コネクタ部品13a、13bは、8本のPSDの左右の信号の読み出しを行うように構成されており、それぞれ16本のピン端子を備えているものとする。コネクタ部品13a、13bには各PSDに接続された信号ケーブルが並列に接続される。2次元状に設置された8本のPSDの両端からの全中性子検出信号が2つのコネクタ部品13a、13bに振り分けられて入力されるように構成されている。
【0027】
親基板11には、コネクタ部品13a、13bに対応してそれぞれ16本の導体ピンからなる検出器用ピン配列14a−1、14a−2、14b−1、14b−2が形成されている。検出器用ピン配列14a−1、14a−2、14b−1、14b−2は導体ピン毎に独立した又は一列に一体化した構造のICソケットで構成されている。ICソケットの構造は後述する。検出器用ピン配列14a−1、14a−2、14b−1、14b−2は、子基板12c、12dの周縁部であって子基板側の検出器用ピン配列位置と対向する位置に形成されている。
【0028】
また親基板11には、子基板設置領域において子基板12c、12dの一方の長辺の周縁部とそれぞれ対向する各位置に複数の導体ピンからなる親基板側ピン配列15a、15bが設けられている。親基板側ピン配列15a、15bは導体ピン毎に独立した又は一列に一体化した構造のICソケットで構成されている。ICソケットの構造は後述する。
【0029】
さらに、親基板11には、子基板設置領域において子基板12c、12dの他方の長辺の周縁部とそれぞれ対向する各位置に電源供給用(接地用を含む)ICソケット16a、16bが設置されている。本実施の形態では、電源供給用ICソケット16a、16bは検出器用ピン配列等のICソケットと同一構造であるが、積み重ねられる複数の子基板に電源供給ライン及びアースラインを共通接続できる構成であれば、特に限定されるものではない。
【0030】
図3はコネクタ部品13a、13bの導体ピンと検出器用ピン配列14a−1、14a−2、14b−1、14b−2の導体ピンとの配線の拡大図である。コネクタ部品13a、13bは8本のPSDの両端の信号をそれぞれ受けている。一方のコネクタ部品13aは8本のPSDの左側の信号を差動信号で受け、また他方のコネクタ部品13bは8本のPSDの右側の信号を差動信号で受けている。そのため、コネクタ部品13a、13bの導体ピン数はそれぞれ16本になり、総数で32本になる。差動信号としたのは、ノイズの影響を小さくするためである。コネクタ部品13a、13bを検出器用ピン配列14a−1、14a−2、14b−1、14b−2につなぐ際に、各PSDの左右の信号が対になるように配線している。検出器用ピン配列14a−1、14a−2、14b−1、14b−2に、それぞれ2本分の左右のデータが対で配置されており、したがって、4枚の子基板12a、12b、12c、12dを検出器用ピン配列14a−1、14a−2、14b−1、14b−2のどれかに対応させれば良いことになる。また、親基板側ピン配列15a、15bは、当該ピン配列を構成する個々の導体ピンが、親基板11に形成した配線パターンを経由して、親基板11に設置したメインFPGA17の所定の入出力端子に並列に導通している。
【0031】
また、親基板11の奥側の一辺であってメインFPGA17に近い領域に親基板11外の制御用コンピュータ及びその他の周辺機器に接続するための周辺機器用コネクタ18が設けられている。また、親基板11には各子基板12a、12b、12c、12dにプログラムをダウンロードするためのFPGA用ダウンロードROM19が設置されている。FPGA用ダウンロードROM19の各端子は親基板側ピン配列15a、15bの一部の導体ピンと配線パターンを介して導通接続されている。
【0032】
図4は1枚の子基板12cの平面図である。子基板12cは親基板11に重ねて設置される1段目の一方の子基板である。子基板12cは全体が長方形状をなしており、親基板側のメインFPGA17に対してFPGA20が実装されている。子基板12cの一方の短辺側の周縁部21には複数の貫通孔が一列に形成されており、当該貫通孔に左右一対の検出器用ピン配列22a、22bが挿入されている。子基板12cの周縁部21に一列に形成された貫通孔形成領域が、上記親基板側の検出器用ピン配列14a−1、14a−2に対向している。
【0033】
子基板12cの一方の長辺側の周縁部26には複数の貫通孔が一列に形成されており、その貫通孔に子基板側ピン配列27が設置されている。子基板側ピン配列27は、親基板11側に設けた親基板側ピン配列15aと対向する位置に設けられている。子基板側ピン配列27と親基板側ピン配列15aとは導体ピンが一対一で対応している。基板を積み重ねた際には後述する構造にて親基板側ピン配列15aと子基板側ピン配列27とが一対一で導通した状態となる。
【0034】
子基板12cの他方の長辺の周縁部28には複数の貫通孔が一列に形成されていて、その貫通孔に電源供給用ICソケット29が挿入されている。上記ピン配列同様に、基板を積み重ねた際には電源供給用ICソケット16a、16bと子基板側の電源供給用ICソケット29とが対向する。
【0035】
ここで、ICソケットで構成されたピン配列の構造について説明する。図5(a)に示すように、上下に積み重ねられる基板同士は、互いに対向するピン配列を介して連結され導通されるように構成されている。図5(b)は複数の導体ピンが一列に一体化されたICソケットで構成されたピン配列の構造を示す一部断面図である。同図に示すように、樹脂部31がソケット本体を構成している。樹脂部31の上面に頭部連結孔32が形成され、樹脂部31の上面から下面に掛けて頭部連結孔32に金属内壁33が形成されている。本例では検出器用ピン配列22a、22bに限らず他のICソケットも同様の構造をなしているものとする。そして、金属内壁33の下端部から下方に延出した金属導体からなる足部34が形成されている。足部34は他のICソケットの頭部連結孔32に挿入可能な形状及び寸法をなしている。
【0036】
したがって、図5(a)に示すように、親基板11の上に子基板12cを積み重ねて親基板側の検出器用ピン配列14a−1、14a−2の各頭部連結孔32に対して、子基板12cの検出器用ピン配列22a、22bの足部34を挿入して連結する。同時に、親基板側ピン配列15aの各頭部連結孔32に対して、子基板側ピン配列27の足部34を挿入して連結する。さらに、親基板11側の電源供給用ICソケット16aに子基板12c側の電源供給用ICソケット29を連結する。
【0037】
このように、一段目の子基板12cは、検出器用ピン配列22a、22b、子基板側ピン配列27及び電源供給用ICソケット29が、親基板11側の検出器用ピン配列14a−1、14a−2、親基板側ピン配列15a及び電源供給用ICソケット16aに一対一で連結され導通することになる。一段目のもう一つの子基板12dも同様にして、親基板11に重ね合わされて導体ピン同士が連結される。
【0038】
さらに、1段目の子基板12c、12dの上に2段目の子基板12a、12bが上記同様にして重ね合わされて共通ピン化させる。すなわち、1段目子基板12c、12dの検出器用ピン配列22a、22b及び子基板側ピン配列27の各頭部連結孔32に対して、2段目子基板12a、12bの検出器用ピン配列22a、22b及び子基板側ピン配列27の各足部34を挿入して連結する。また、1段目の子基板12c、12dの電源供給用ICソケット29と2段目子基板12a、12bの電源供給用ICソケット29とを連結する。
【0039】
以上のようにして、本実施の形態は、親基板11側の検出器用ピン配列14a−1、14a−2、14b−1、14b−2に対して、子基板12a〜12d側の検出器用ピン配列22a、22bを導体ピン単位で共通接続でき、全ての子基板12a〜12dの検出器用ピン配列22a、22bに対して全検出信号入力を配置することができる。また、親基板側ピン配列15a、15bに対して、全ての子基板12a〜12dの子基板側ピン配列27を導体ピン単位で共通接続でき、親基板側ピン配列15a、15bに対して各子基板12a〜12dの子基板側ピン配列27が共通ピンとなる。すなわち、親基板11から親基板側ピン配列15a、15bの所定の導体ピンに対して信号を入力すると、当該親基板側ピン配列15a、15bの導体ピンに対して各子基板12a〜12dの子基板側ピン配列27の共通ピン化されている導体ピンを介して各子基板12a〜12dに同時並列的に入力される。逆に、何れか一つの子基板12a〜12dから自己の子基板側ピン配列27の導体ピンに信号を入力すれば、他の子基板と共通化されている子基板側ピン配列27の該当導体ピンを占有して親基板側ピン配列15a、15bの対応導体ピンに当該信号が出力される。本実施の形態では、メインFPGA17の入出力端子を親基板側ピン配列15a、15bの所定の導体ピンに割り当てると共に、FPGA用ダウンロードROM19の入出力端子を親基板側ピン配列15a、15bの所定の導体ピンに割り当てるように、親基板11上の配線パターンを形成している。
【0040】
また、図4に示すように、子基板における検出器用ピン配列22a、22bにはショートパターン23a、23bが設置されている。ショートパターン23a、23bは、各々対応する導体ピンに導通した入側パターン24と、各々対応する入側パターン24から僅かに離間した出側パターン25とからそれぞれ構成されている。一対の入側パターン24と出側パターン25とは、初期状態では非導通とされている。入側パターン24と出側パターン25とをショートさせた導体ピンから検出信号が取り込まれるように構成している。すなわち、ショートさせるショートパターン23a、23bを選択することで、各子基板12a〜12dへ入力する信号を個別に選択することができる。
【0041】
本実施の形態では、1枚の子基板で16個の導体ピンを有し、差動信号で受信するので、4本分のPSDの検出信号を取り込み可能に構成している。その中から2本分のPSDの検出信号を8個の導体ピンから取り込むようにしている。したがって、一方の検出器用ピン配列22a又は22bから8個の導体ピンを選択して、選択した8個の導体ピンについて入側パターン24と出側パターン25とをショートさせる。
【0042】
図6は、子基板12cの概略的な配線パターンを示す図である。一枚の子基板12cには、4つの増幅器35a、35b、35c、35dが並列に実装されている。検出器用ピン配列22a、22bの各導体ピンは、ショートパターン23a、23bを介して各増幅器35a、35b、35c、35dに配線パターンで接続されている。また、子基板12aには、4つのADC36a、36b、36c、36dが並列に実装されている。各ADC36a、36b、36c、36dは、各々対応する増幅器35a、35b、35c、35dの出力端が接続されている。ADC36a、36b、36c、36dはFPGA20の信号入力端に接続されている。
【0043】
本実施の形態では、4枚の子基板12a、12b、12c、12dは全て同一構成をしており、ショートパターン23a、23bのショート位置を選択することで、異なるPSDの検出信号を取り込むことができる。なお、4枚の子基板12a、12b、12c、12dの各部の構成要素に対しては同一符号を用いて説明する。
【0044】
また、FPGA20に隣接してID番号設定回路37が設けられている。ID番号設定回路37は、簡単な二対のショートパターンで構成されている。2つのショートパターンのショート有無の組み合わせによって2ビットのID番号を設定可能である。例えば、ショートパターンをショートさせれば“0”、ショートさせずにバイアス電位のままとすれば“1”とする。そして、ID番号設定回路37が“00”であればアドレス=0、“01”であればアドレス=1、“10”であればアドレス=2、“11”であればアドレス=3とする。ID番号設定回路37がFPGA20に接続されていて、2ビットのID番号を認識させるように構成されている。本実施の形態では、4枚の子基板12a、12b、12c、12dにそれぞれ固有のID番号を設定して識別可能にしている。
【0045】
FPGA20の所定の入出力端子は子基板側ピン配列27の各々対応する導体ピンに配線パターンを経由して接続されている。FPGA20とメインFPGA17との間の信号のやり取りは子基板側ピン配列27及び親基板側ピン配列15a(15b)を介して行われる。
【0046】
ここで、片側に積み重ねられる2枚の子基板12a、12cは親基板11側の同一の親基板側ピン配列15aに接続され、他方の片側に積み重ねられる2枚の子基板12b、12dは親基板11側の同一の親基板側ピン配列15bに接続される。さらに、親基板11側の親基板側ピン配列15a、15bにはメインFPGA17から同一信号が配線パターンを経由して並列に印加される。したがって、メインFPGA17から親基板側ピン配列15a、15bに出力される信号は、同時に4枚の子基板12a、12b、12c、12dの各子基板側ピン配列27へ共通に与えられることになる。
【0047】
次に、以上のように構成された本実施の形態の動作について説明する。
本例では、1枚の子基板で2本のPSDの読み取りを行うものとする。そのため、個々の子基板12a、12b、12c、12dについてショートパターン23a、23bの中から各々対応するPSDから検出信号が入力する導体ピンの入側パターン24と出側パターン25とをショートさせる。
【0048】
これにより、全てのPSDの両端部に現れた電荷がパルス波形の検出信号に変換されてからコネクタ部品13a、13bの各端子に左右8本分ずつ別々に入力され、コネクタ部品13a、13bに入力する全入力信号が4枚の子基板12a、12b、12c、12dの各検出器用ピン配列22a、22bへ2枚ずつ共通に与えられる。そして、子基板12a、12b、12c、12dにおいてショートパターン23a、23で選択されたPSDの検出信号だけが子基板12a、12b、12c、12dに取り込まれる。
【0049】
各子基板12a、12b、12c、12dでは検出器用ピン配列22a、22bからショートパターン23a、23を介して取り込まれた2つの検出信号(Q1、Q2)が対応する2つの増幅器(35a〜35dの中の2つ)で増幅された後、2つの対応するADC(36a〜36dの中の2つ)でデジタルデータに変換される。各検出信号のパルス波形を16ビットで量子化してFPGA20へ出力する。
【0050】
FPGA20では、2つのADC(36a〜36dの中の2つ)から入力するデジタルデータをピークスキャンして、2つの検出信号Q1とQ2のピーク値を検出する。
【0051】
全ての子基板12a、12b、12c、12dにおいて同様にして各々割り付けられたPSDの検出信号の読み取りが行われ、Q1とQ2のピーク値を検出する。
【0052】
このようにして子基板12a、12b、12c、12dにおいてFPGA20で検出された測定データは、後述する同期方法にしたがって時刻情報と共に読み出されて親基板11のメインFPGA17に取り込まれる。
【0053】
図7は、本実施の形態における親基板(メインFPGA17)と複数の子基板(FPGA20)の同期方法を説明するための説明図である。FPGA20は、シフトレジスタ41、AND回路42及び時刻カウンタ43を備えている。
【0054】
各子基板12a、12b、12c、12dにおける子基板側ピン配列27の所定の導体ピンにはメインFPGA17から同期クロックが共通に供給され、他の所定の導体ピンには時間信号が共通に供給される。図8に示すように、時間信号が3クロック以上ハイならば測定停止状態とし、時間信号がローになったら測定開始とする。また、時間信号は時間分類が変わるごとに1クロックだけにハイにする。
【0055】
メインFPGA17は、測定停止時は時間信号を少なくとも2クロック以上(本実施の形態では3クロック)ハイにする。FPGA20では、時間信号がシフトレジスタ41の初段に入力され同期クロックに同期して順次シフトされる。時間信号が3クロック連続してハイであると、AND回路42からクリア信号が生成されて時刻カウンタ43のクリア端子に印加される。これにより時刻カウンタ43がゼロクリアされる。
【0056】
メインFPGA17は、時間信号をローにして測定開始を指示する。そして、測定開始から所定クロック経過したところで、時間信号を1クロックだけにハイにする。時刻カウンタ43は、時間分類の変化を示す当該1クロック(ハイ)をカウントする。時間分類が変化してから所定クロック経過したところで、時間信号を1クロックだけにハイにする。これにより時刻カウンタ43は、時刻カウント値を1つインクリメントする。このように時間分類が変化する度に時刻カウント値を1つインクリメントする動作を繰り返す。したがって、時刻カウンタ43には、測定開始からその時々の時間分類を示す時刻カウント値が保持される。
【0057】
メインFPGA17は、個々の時間分類において各子基板12a、12b、12c、12dのFPGA20からQ1とQ2のピーク値を時刻カウント値(時刻情報)と共に読み出す。
【0058】
図9は親基板11から子基板12a、12b、12c、12dを選択するための選択方法を説明する説明図である。
【0059】
各子基板12a、12b、12c、12dのFPGA20は、各々付設のID番号設定回路37からID番号(アドレス)が与えられており、自分のアドレスを認識しているものとする。
【0060】
メインFPGA17は、子基板から測定データ及び時刻情報を読み出す場合、各子基板12a、12b、12c、12dにおける子基板側ピン配列27の所定の導体ピンにアドレスを特定した選択信号を与える。各子基板12a、12b、12c、12dのFPGA20は、与えられた選択信号が自分のアドレスを示している場合は、それまでにピーク検出されているQ1とQ2のピーク値と、ピーク検出時に時刻カウンタ43からコピーされている時刻カウント値(時刻情報)を、子基板側ピン配列27においてデータバスに接続されている所定導体ピンに送出する。
【0061】
メインFPGA17は、データバスを経由して選択信号で指定した子基板から伝送されてくるQ1とQ2のピーク値及び時刻情報を取り込む。同様にして、選択信号で子基板を順次選択して、全ての子基板から測定データ及び時刻情報を取り込むことができる。
【0062】
メインFPGA17は、子基板12a、12b、12c、12dから収集した測定データ及び時刻情報に基づいて中性子の捕獲位置を特定する。中性子の捕獲位置情報及びその他の必要なデータを周辺機器用コネクタ18から制御用コンピュータ又は周辺機器へ送出する。
【0063】
図10は親基板11側のFPGA用ダウンロードROM19から各子基板12a、12b、12c、12dのFPGA20へプログラムデータをダウンロードする方法を説明するための説明図である。なお、各子基板12a、12b、12c、12dのFPGA20を区別するため、子基板12aのFPGAを20a、子基板12bのFPGAを20b、子基板12cのFPGAを20c、子基板12dのFPGAを20dとする。FPGA20a〜FPGA20dは全て同一プログラムがダウンロードされる。
【0064】
本実施の形態では、親基板11に子基板用のFPGA用ダウンロードROM19を設け、各子基板12a〜12dにおいて各子基板側ピン配列27の一部(共通ピン)を使用して全子基板12a〜12dに一括ダウンロードする。
【0065】
一つの子基板12aのFPGA20aだけを第1モードとしてのマスターモードに設定し、他の子基板12b〜12dのFPGA20b〜20dを第2モードとしてのスレーブモードに設定する。前述した通り、マスターモードはROMとFPGAが1対1に配置され、FPGA側からクロックを発生してROM内のデータを出力させる方法である。また、スレーブモードはFPGAにクロックとデータを供給してプログラムを設定する方法である。
【0066】
本実施の形態では、マスターモードのFPGA20aがFPGA用ダウンロードROM19に対してクロックを出力し、FPGA用ダウンロードROM19がそのクロックに同期してプログラムデータを出力する。FPGA用ダウンロードROM19がクロックに同期して出力するプログラムデータはマスターモードのFPGA20aに供給されてダウンロードされる。
【0067】
具体的には、マスターモードのFPGA20aから自己の子基板12aの子基板側ピン配列27の一部であるクロック用共通ピンにクロックを出力し、当該子基板側ピン配列27のクロック用共通ピンに上記ICソケット構造にて導通した親基板側ピン配列15aのクロックピンを介してFPGA用ダウンロードROM19のクロック端子に供給される。
【0068】
FPGA用ダウンロードROM19は、マスターモードのFPGA20aから自己のクロック端子に供給されるクロックに同期してデータ出力端子(Do)からプログラムデータを出力する。FPGA用ダウンロードROM19のデータ出力端子(Do)は親基板側ピン配列15a、15bのデータピンに配線パターンを介してそれぞれ接続されている。一方の親基板側ピン配列15aのデータピンは、マスターモードのFPGA20aの子基板12aの子基板側ピン配列27のデータ用共通ピンに上記ICソケット構造にて導通している。したがって、親基板側ピン配列15aのデータピンに供給されたプログラムデータは、親基板側ピン配列15aのデータピンに導通した子基板12aの子基板側ピン配列27のデータ用共通ピンを介してマスターモードのFPGA20aに入力されてプログラムダウンロードされる。
【0069】
以上の動作がマスターモードのFPGA20aがFPGA用ダウンロードROM19に対してクロックを出力して、FPGA用ダウンロードROM19からクロックに同期してプログラムをダウンロードするマスターモード動作である。
【0070】
このとき、スレーブモードに設定されている他の子基板12b〜12dのFPGA20b〜20dでは、マスターモードのFPGA20aの出力したクロックとFPGA用ダウンロードROM19が出力したプログラムデータとを入力してスレーブモードでプログラムダウンロードを実行している。
【0071】
具体的には、子基板12aの子基板側ピン配列27のクロック用共通ピンは、同時に他の全ての子基板12b〜12dの子基板側ピン配列27のクロック用共通ピンに上記ICソケット構造を介して導通している。このため、マスターモードのFPGA20aは自己の子基板12aの子基板側ピン配列27のクロック用共通ピンにクロックを出力するが、子基板12aの子基板側ピン配列27のクロック用共通ピンからFPGA用ダウンロードROM19に対してクロックが供給されるのと同時に他の子基板12b〜12dの子基板側ピン配列27のクロック用共通ピンに同一クロックが供給されることになる。マスターモードのFPGA20aが出力したクロックが、スレーブモードのFPGAに対するプログラムダウンロード用のクロックとして他の子基板12b〜12dの子基板側ピン配列27のクロック用共通ピンを介してスレーブモードのFPGA20b〜20dに入力する。
【0072】
また、FPGA用ダウンロードROM19からプログラムデータが供給される親基板側ピン配列15a、15bのデータピンは、各子基板12a〜12dの子基板側ピン配列27のデータ用共通ピンに上記ICソケット構造にて導通している。このため、親基板側ピン配列15a、15bのデータピンに供給されたプログラムデータは、子基板12aの子基板側ピン配列27のデータ用共通ピンを介してマスターモードのFPGA20aに入力されると共に、他の子基板12b〜12dの子基板側ピン配列27のデータ用共通ピンを介してスレーブモードのFPGA20b〜20dに入力される。
【0073】
以上の動作がスレーブモードのFPGA20b〜20dがマスターモードのFPGA20aが出力するクロックを利用してFPGA用ダウンロードROM19から出力されるプログラムデータをダウンロードするスレーブモード動作である。
【0074】
このように、回路構成を共通化した複数の子基板12a〜12dを積み重ねて配置し、親基板11を含む各基板間は共通ピン化されたピン配列(14a−1、14a−2、14b−1、14b−2、15a、15b、22a、22b、27)を介して接続したので、システム全体で分散処理できる能力を子基板の積層数で調整できる。しかも、一つの子基板12aのFPGA20aだけをマスターモードに設定し、他の子基板12b〜12dのFPGA20b〜20dをスレーブモードに設定したので、FPGA用ダウンロードROM19を親基板11に1つ設けるだけで、極めて簡単且つ迅速に全ての子基板12a〜12dのFPGA20a〜20dにプログラムをダウンロードすることができる。
【0075】
また、本実施の形態によれば、全ての子基板12a、12b、12c、12dを同一構成とし、各子基板におけるFPGA20の入出力端子に相当する子基板側ピン配列27をICソケット構造を利用して共通接続したので、メインFPGA17からは1ビットの時間信号を子基板側ピン配列27の1つの端子ピンに与えるだけで、複数の子基板12a〜12dの測定データを同期させることができる。また、選択信号を子基板側ピン配列27の1つの端子ピンに与えるだけで、子基板を指定して測定データ及び時刻情報を取り込むことができる。
【産業上の利用可能性】
【0076】
本発明は、複数の子基板において多数の検出信号の読み取りを分散して行った後、親基板が子基板から測定データを読み込む中性子計測システムに適用可能である。
【図面の簡単な説明】
【0077】
【図1】本発明の一実施の形態に係るデータ収集装置の基板部分の分解斜視図
【図2】図1に示すデータ収集装置の基板部分の平面図
【図3】コネクタ部品と検出器用ピン配列の導体ピンとの配線の拡大図
【図4】上記一実施の形態における子基板の平面図
【図5】(a)上下に積層される基板同士の積層構造を示す部分断面図、(b)検出信号用ICソケットの構造を示す図
【図6】上記一実施の形態における子基板の概略的な配線パターンを示す図
【図7】上記一実施の形態における親基板と子基板の同期方法を説明するための説明図
【図8】上記一実施の形態における同期信号(同期クロック、時間信号)のタイミング図
【図9】上記一実施の形態における子基板の選択方法を説明するための説明図
【図10】上記一実施の形態における子基板のFPGAのプログラムダウンロード方法を説明するための説明図
【図11】PSDの読み出しを行う読み出し回路の模式的なシステム構成図
【符号の説明】
【0078】
11…親基板、12a,12b,12c,12d…子基板、13a,13b…コネクタ部品、14a−1,14a−2,14b−1,14b−2…検出器用ピン配列(親基板側)、15a,15b…親基板側ピン配列、16a,16b…電源供給用ICソケット(親基板側)、17…メインFPGA、18…周辺機器用コネクタ、19…FPGA用ダウンロードROM、20…FPGA、21…周縁部(子基板短辺側)、22a,22b…検出器用ピン配列(子基板側)、23a,23b…ショートパターン、24…入側パターン、25…出側パターン、26,28…周縁部(子基板長辺側)、27…子基板側ピン配列、29…電源供給用ICソケット(子基板側)、31…樹脂部、32…頭部連結孔、33…金属内壁、34…足部、35a,35b,35c,35d…増幅器、36a,36b,36c、36d…ADC、37…ID番号設定回路、41…シフトレジスタ、42…AND回路、43…時刻カウンタ
【技術分野】
【0001】
本発明は、複数の子基板において多数の検出信号の読み取りを分散して行った後、親基板が子基板から測定データを読み込む中性子計測用のデータ収集装置及びプログラムダウンロード方法に関する。
【背景技術】
【0002】
現在、中性子散乱実験により物質の構造解析が行われている。中性子散乱実験では中性子計測手法の一つとして飛行時間測定法(TOF)が提案されている。飛行時間測定法では中性子の捕獲位置を正確に求めるために中性子用電荷分割型位置敏感検出器(以下、「PSD」という)が開発されている。
【0003】
図11は、1本のPSDから読み出しを行う読み出し回路の模式的なシステム構成図である。抵抗線で表されたPSD1の両端に電荷増幅器2a,2bが接続される。電荷増幅器2a,2bはPSD1の両端に現れた電荷を電圧に変換して対応した負荷分散用基板(以下、「子基板」という)3へ電圧形式の中性子検出信号を送出する。
【0004】
図示していない帯域フィルタを通して波形整形することで、中性子検出信号を時定数が0.5μsから1μs程度で2μs幅程度のパルス波形を得る。子基板3にはアナログ/デジタル変換回路(ADC)4a,4b及びFPGA5が設けられている。子基板3のADC4a,4bへ波形整形した中性子検出信号を送出する。ADC4a,4bは、サンプリング周波数が20MHzから50MHzで、ビット数が12ビットから14ビットのものを使用し、入力する中性子検出信号を12ビットから14ビットのデジタルデータ(Q1,Q2)に変換する。ADC4a,4bから出力されるデジタルデータ(Q1,Q2)をFPGA5へ入力して、Q1とQ2のピーク値を検出する。
【0005】
子基板のFPGA5は、親基板側のメインFPGA8からのポーリングでFPGA5で検出した測定データを親基板7のメインFPGA8へ伝送する。メインFPGA8においてx/L=a*Q2/(Q1+b*Q2)−cの計算を行い、中性子の捕獲位置を求める。なお、「a」は倍率、「b」は比率、「c」はオフセットである。中性子の捕獲位置データをヒストグラム作成回路9に入力してヒストグラムを作成し、制御用コンピュータ10から要求があればヒストグラムを転送する。
【0006】
実際の中性子散乱実験では、多数のPSDを二次元状に配置して、各PSDの読み出しを同時並列的に行う必要がある。このために、1枚の子基板3で処理するPSD1の本数を2本程度に制限し、複数の子基板3で負荷分散することで、処理速度を低下させることなくFPGA5に要求される能力を低く抑え、コストを抑制するようにしている。
【0007】
ところで、子基板3に搭載したFPGA5のプログラムを仕様変更などに応じて変更する必要性が生じることがある。一般にFPGAのプログラムの書き換えは、FPGAにダウンロードすべきプログラムを格納したROMを基板上に設け、FPGAが自らROMにクロックを与えてデータ要求し、クロックに同期してプログラムを読み出してFPGAにダウンロードする方式(以下、「マスターモード」という)と、パソコンからFPGAにクロック及びプログラムデータを与えてプログラムをダウンロードする方式(以下、「スレーブモード」という)とがある。
【特許文献1】特開昭62−14272号公報
【特許文献2】特開2003−58386号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
ところが、多数の中性子検出信号の読み取りを複数の子基板で負荷分散するシステム構成の場合、プログラム変更対象のFPGAの個数が増大するので、FPGAのプログラム変更作業が非常に煩雑になるといった問題がある。例えば、マスターモードでプログラム変更する場合を想定すると、各子基板に設置する専用ROMにプログラムを格納して、子基板毎に専用ROMを交換するROM交換作業が必要になる。しかし、占有面積が制限された子基板上の狭いスペースで作業しなければならず、非常に困難なROM交換作業が要求される。一方、スレーブモードでプログラム変更する場合を想定すると、パソコンから一つ一つ子基板のアドレスを指定してクロックとプログラムデータを順番に送り込む作業が必要となる。
【0009】
本発明は、以上のような実情に鑑みてなされたものであり、中性子検出信号の分散処理能力を子基板の積み重ね数で調整することができ、親基板側のダウンロード用ROMで子基板側の全てのFPGAのプログラムを管理でき、分散処理能力に応じて子基板の積み重ね数を増減させても子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることのできる中性子計測用のデータ収集装置及びプログラムダウンロード方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の中性子計測用のデータ収集装置は、多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するFPGAと、前記親基板に設けられ前記各子基板のFPGAにダウンロードすべきプログラムを格納したダウンロード用メモリとを備え、前記各FPGAは、FPGA側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第1モードと、FPGAにクロックとプログラムデータを供給してプログラムを設定する第2モードとを設定可能に構成され、前記FPGAの一つを第1モードに設定すると共に、他のFPGAを第2モードに設定し、第1モードのFPGAからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第1モードのFPGAに設定すると共に、第1モードのFPGAから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力して当該プログラムデータを設定することを特徴とする。
【0011】
このように構成された中性子計測用のデータ収集装置によれば、FPGAの一つを第1モードに設定すると共に、他のFPGAを第2モードに設定し、第1モードのFPGAから出力されるクロック及び当該クロックによりダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力するように構成したので、親基板側のダウンロード用メモリで子基板側の全てのFPGAのプログラムを管理でき、また子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【0012】
また本発明は、上記中性子計測用のデータ収集装置において、前記各子基板は、各子基板に設置したFPGAの入出力端子が個別に接続された複数の導体ピンからなる子基板側ピン配列を有し、前記親基板は、前記ダウンロード用メモリの外部端子であるクロック入力用のクロック端子及びデータ出力用のデータ出力端子が割り付けられたクロックピン及びデータピンを含む複数の導体ピンからなる親基板側ピン配列を有し、前記子基板側ピン配列はFPGAの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されることを特徴とする。
【0013】
このように構成された中性子計測用のデータ収集装置によれば、前記子基板側ピン配列はFPGAの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されるので、第1モードのFPGAから出力されたクロックは親基板側ピン配列の導体ピンを介して親基板側のダウンロード用メモリの外部端子へ供給されると共に第1モードのFPGAからクロックが入力される導体ピンと共通ピンとなっている他の子基板の子基板側ピン配列の導体ピンを介して第2モードのFPGAへ入力される。また、第1モードのFPGAにプログラムデータを入力する当該子基板の子基板側ピン配列の導体ピンと共通ピンとなっている他の子基板の子基板側ピン配列の導体ピンを介して第2モードのFPGAへプログラムデータが入力される。これにより、第1モードのFPGAには第1モードでプログラムデータが設定され、第2モードのFPGAには第2モードでプログラムデータが設定されることとなり、子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【0014】
また本発明は、上記中性子計測用のデータ収集装置において、前記親基板は、全子基板で対応可能な中性子検出信号総数に対応した数の導体ピンを有する親基板側検出器用ピン配列を有し、前記各子基板は、前記親基板側検出器用ピン配列の各導体ピンと導通する複数の導体ピンを有する子基板側検出器用ピン配列と、前記子基板側検出器用ピン配列に対応して設けられ各子基板に取り込む中性子検出信号を選択するためのショートパターンとを具備したことを特徴とする。
【0015】
このように構成された中性子計測用のデータ収集装置によれば、中性子検出信号総数である全入力を検出器用ピン配列に配置でき、各子基板に取り込む中性子検出信号をショートパターンのショート状態で選択することができ、全ての子基板を同一構成とすることができ、コスト削減を図ることができる。
【0016】
また本発明は、上記中性子計測用のデータ収集装置において、前記親基板に設けられた前記親基板側ピン配列及び親基板側検出器用ピン配列、前記各子基板に設けられた前記子基板側ピン配列及び前記子基板側検出器用ピン配列は、当該各ピン配列を介して各基板を上下に積み重ね可能であると共に積み重ねた上下の基板で同一位置の各導体ピンが導通するICソケットで構成されたことを特徴とする。
【0017】
このように構成された中性子計測用のデータ収集装置によれば、同一構成の子基板を各ピン配列を介して親基板の上に積み重ねて集積化することが可能であり、子基板の積層数を増減するだけで、分散処理の能力を容易に調整することができる。
【0018】
また本発明は、上記中性子計測用のデータ収集装置において、第1モードのFPGAから出力したクロックを前記子基板側ピン配列のクロック用共通ピン及び当該クロック用共通ピンに導通している前記親基板側ピン配列のクロックピンを介して前記ダウンロード用メモリのクロック端子に入力すると共に、第2モードのFPGAの前記子基板側ピン配列のクロック用共通ピンを介して当該第2モードのFPGAに入力し、前記ダウンロード用メモリのデータ出力端子からクロックに同期して出力されたプログラムデータを前記親基板側ピン配列のデータピン及び当該データピンに導通している前記子基板側ピン配列のデータ用共通ピンを介して第1モードのFPGA及び第2モードの各FPGAに入力することを特徴とする。
【0019】
このように構成された中性子計測用のデータ収集装置によれば、第1モードのFPGAには第1モードでプログラムデータが設定され、第2モードのFPGAには第2モードでプログラムデータが設定されることとなり、子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【0020】
また本発明は、上記中性子計測用のデータ収集装置において、前記各子基板は、複数組のショートパターンで構成され前記FPGAの識別アドレスを示すビットパターンを発生させるID番号設定回路を備え、前記親基板が特定の子基板の識別アドレスを示す選択信号を前記各子基板へ出力し、前記各子基板のFPGAは入力した選択信号が示す識別アドレスから自分が選択されたか否か判断することを特徴とする。
【0021】
このように構成された中性子計測用のデータ収集装置によれば、各子基板に当該子基板の識別アドレスを示すビットパターンを発生させるID番号設定回路を設けたので、複数組のショートパターンといった簡単な構成で各子基板のFPGAに自分の識別アドレスを認識させることができる。
【0022】
また本発明のプログラムダウンロード方法は、多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するFPGAと、前記親基板に設けられ前記各子基板のFPGAにダウンロードすべきプログラムを格納したダウンロード用メモリとを備えた中性子計測用のデータ収集装置におけるプログラムダウンロード方法であって、前記FPGAの一つをFPGA側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第1モードに設定し、他のFPGAをFPGAにクロックとプログラムデータを供給してプログラムを設定する第2モードに設定し、第1モードのFPGAからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第1モードのFPGAに設定すると共に、第1モードのFPGAから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力して当該プログラムデータを設定することを特徴とする。
【0023】
このように構成されたプログラムダウンロード方法によれば、親基板側のダウンロード用メモリで子基板側の全てのFPGAのプログラムを管理でき、分散処理能力に応じて子基板の数を増減させても子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【発明の効果】
【0024】
本発明によれば、中性子検出信号の分散処理能力を子基板の積み重ね数で調整することができ、親基板側のダウンロード用ROMで子基板側の全てのFPGAのプログラムを管理でき、さらに分散処理能力に応じて子基板の積み重ね数を増減させても子基板側の全てのFPGAに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【発明を実施するための最良の形態】
【0025】
以下、本発明の一実施の形態について図面を参照しながら具体的に説明する。
図1は本発明を適用した一実施の形態に係る中性子計測用のデータ収集装置における基板部分の分解斜視図であり、図2は当該基板部分の平面図である。親基板11の基板面における右側約半分の領域に、4枚の子基板12a、12b、12c、12dが2枚ずつ並べて上下に積み上げて配置されている。すなわち、親基板11上面の子基板設置領域(右側半分)には、2枚の子基板12c、12dが後述する検出器用ピン配列を同方向に向けて並列に配置され、その一方の子基板12cの上面に子基板12aが同じく検出器用ピン配列を同方向に向けて配置され、他方の子基板12dの上面に子基板12bが同じく検出器用ピン配列を同方向に向けて配置されている。
【0026】
親基板11の子基板設置領域における一辺には左右一対のコネクタ部品13a、13bが設けられている。各コネクタ部品13a、13bは、8本のPSDの左右の信号の読み出しを行うように構成されており、それぞれ16本のピン端子を備えているものとする。コネクタ部品13a、13bには各PSDに接続された信号ケーブルが並列に接続される。2次元状に設置された8本のPSDの両端からの全中性子検出信号が2つのコネクタ部品13a、13bに振り分けられて入力されるように構成されている。
【0027】
親基板11には、コネクタ部品13a、13bに対応してそれぞれ16本の導体ピンからなる検出器用ピン配列14a−1、14a−2、14b−1、14b−2が形成されている。検出器用ピン配列14a−1、14a−2、14b−1、14b−2は導体ピン毎に独立した又は一列に一体化した構造のICソケットで構成されている。ICソケットの構造は後述する。検出器用ピン配列14a−1、14a−2、14b−1、14b−2は、子基板12c、12dの周縁部であって子基板側の検出器用ピン配列位置と対向する位置に形成されている。
【0028】
また親基板11には、子基板設置領域において子基板12c、12dの一方の長辺の周縁部とそれぞれ対向する各位置に複数の導体ピンからなる親基板側ピン配列15a、15bが設けられている。親基板側ピン配列15a、15bは導体ピン毎に独立した又は一列に一体化した構造のICソケットで構成されている。ICソケットの構造は後述する。
【0029】
さらに、親基板11には、子基板設置領域において子基板12c、12dの他方の長辺の周縁部とそれぞれ対向する各位置に電源供給用(接地用を含む)ICソケット16a、16bが設置されている。本実施の形態では、電源供給用ICソケット16a、16bは検出器用ピン配列等のICソケットと同一構造であるが、積み重ねられる複数の子基板に電源供給ライン及びアースラインを共通接続できる構成であれば、特に限定されるものではない。
【0030】
図3はコネクタ部品13a、13bの導体ピンと検出器用ピン配列14a−1、14a−2、14b−1、14b−2の導体ピンとの配線の拡大図である。コネクタ部品13a、13bは8本のPSDの両端の信号をそれぞれ受けている。一方のコネクタ部品13aは8本のPSDの左側の信号を差動信号で受け、また他方のコネクタ部品13bは8本のPSDの右側の信号を差動信号で受けている。そのため、コネクタ部品13a、13bの導体ピン数はそれぞれ16本になり、総数で32本になる。差動信号としたのは、ノイズの影響を小さくするためである。コネクタ部品13a、13bを検出器用ピン配列14a−1、14a−2、14b−1、14b−2につなぐ際に、各PSDの左右の信号が対になるように配線している。検出器用ピン配列14a−1、14a−2、14b−1、14b−2に、それぞれ2本分の左右のデータが対で配置されており、したがって、4枚の子基板12a、12b、12c、12dを検出器用ピン配列14a−1、14a−2、14b−1、14b−2のどれかに対応させれば良いことになる。また、親基板側ピン配列15a、15bは、当該ピン配列を構成する個々の導体ピンが、親基板11に形成した配線パターンを経由して、親基板11に設置したメインFPGA17の所定の入出力端子に並列に導通している。
【0031】
また、親基板11の奥側の一辺であってメインFPGA17に近い領域に親基板11外の制御用コンピュータ及びその他の周辺機器に接続するための周辺機器用コネクタ18が設けられている。また、親基板11には各子基板12a、12b、12c、12dにプログラムをダウンロードするためのFPGA用ダウンロードROM19が設置されている。FPGA用ダウンロードROM19の各端子は親基板側ピン配列15a、15bの一部の導体ピンと配線パターンを介して導通接続されている。
【0032】
図4は1枚の子基板12cの平面図である。子基板12cは親基板11に重ねて設置される1段目の一方の子基板である。子基板12cは全体が長方形状をなしており、親基板側のメインFPGA17に対してFPGA20が実装されている。子基板12cの一方の短辺側の周縁部21には複数の貫通孔が一列に形成されており、当該貫通孔に左右一対の検出器用ピン配列22a、22bが挿入されている。子基板12cの周縁部21に一列に形成された貫通孔形成領域が、上記親基板側の検出器用ピン配列14a−1、14a−2に対向している。
【0033】
子基板12cの一方の長辺側の周縁部26には複数の貫通孔が一列に形成されており、その貫通孔に子基板側ピン配列27が設置されている。子基板側ピン配列27は、親基板11側に設けた親基板側ピン配列15aと対向する位置に設けられている。子基板側ピン配列27と親基板側ピン配列15aとは導体ピンが一対一で対応している。基板を積み重ねた際には後述する構造にて親基板側ピン配列15aと子基板側ピン配列27とが一対一で導通した状態となる。
【0034】
子基板12cの他方の長辺の周縁部28には複数の貫通孔が一列に形成されていて、その貫通孔に電源供給用ICソケット29が挿入されている。上記ピン配列同様に、基板を積み重ねた際には電源供給用ICソケット16a、16bと子基板側の電源供給用ICソケット29とが対向する。
【0035】
ここで、ICソケットで構成されたピン配列の構造について説明する。図5(a)に示すように、上下に積み重ねられる基板同士は、互いに対向するピン配列を介して連結され導通されるように構成されている。図5(b)は複数の導体ピンが一列に一体化されたICソケットで構成されたピン配列の構造を示す一部断面図である。同図に示すように、樹脂部31がソケット本体を構成している。樹脂部31の上面に頭部連結孔32が形成され、樹脂部31の上面から下面に掛けて頭部連結孔32に金属内壁33が形成されている。本例では検出器用ピン配列22a、22bに限らず他のICソケットも同様の構造をなしているものとする。そして、金属内壁33の下端部から下方に延出した金属導体からなる足部34が形成されている。足部34は他のICソケットの頭部連結孔32に挿入可能な形状及び寸法をなしている。
【0036】
したがって、図5(a)に示すように、親基板11の上に子基板12cを積み重ねて親基板側の検出器用ピン配列14a−1、14a−2の各頭部連結孔32に対して、子基板12cの検出器用ピン配列22a、22bの足部34を挿入して連結する。同時に、親基板側ピン配列15aの各頭部連結孔32に対して、子基板側ピン配列27の足部34を挿入して連結する。さらに、親基板11側の電源供給用ICソケット16aに子基板12c側の電源供給用ICソケット29を連結する。
【0037】
このように、一段目の子基板12cは、検出器用ピン配列22a、22b、子基板側ピン配列27及び電源供給用ICソケット29が、親基板11側の検出器用ピン配列14a−1、14a−2、親基板側ピン配列15a及び電源供給用ICソケット16aに一対一で連結され導通することになる。一段目のもう一つの子基板12dも同様にして、親基板11に重ね合わされて導体ピン同士が連結される。
【0038】
さらに、1段目の子基板12c、12dの上に2段目の子基板12a、12bが上記同様にして重ね合わされて共通ピン化させる。すなわち、1段目子基板12c、12dの検出器用ピン配列22a、22b及び子基板側ピン配列27の各頭部連結孔32に対して、2段目子基板12a、12bの検出器用ピン配列22a、22b及び子基板側ピン配列27の各足部34を挿入して連結する。また、1段目の子基板12c、12dの電源供給用ICソケット29と2段目子基板12a、12bの電源供給用ICソケット29とを連結する。
【0039】
以上のようにして、本実施の形態は、親基板11側の検出器用ピン配列14a−1、14a−2、14b−1、14b−2に対して、子基板12a〜12d側の検出器用ピン配列22a、22bを導体ピン単位で共通接続でき、全ての子基板12a〜12dの検出器用ピン配列22a、22bに対して全検出信号入力を配置することができる。また、親基板側ピン配列15a、15bに対して、全ての子基板12a〜12dの子基板側ピン配列27を導体ピン単位で共通接続でき、親基板側ピン配列15a、15bに対して各子基板12a〜12dの子基板側ピン配列27が共通ピンとなる。すなわち、親基板11から親基板側ピン配列15a、15bの所定の導体ピンに対して信号を入力すると、当該親基板側ピン配列15a、15bの導体ピンに対して各子基板12a〜12dの子基板側ピン配列27の共通ピン化されている導体ピンを介して各子基板12a〜12dに同時並列的に入力される。逆に、何れか一つの子基板12a〜12dから自己の子基板側ピン配列27の導体ピンに信号を入力すれば、他の子基板と共通化されている子基板側ピン配列27の該当導体ピンを占有して親基板側ピン配列15a、15bの対応導体ピンに当該信号が出力される。本実施の形態では、メインFPGA17の入出力端子を親基板側ピン配列15a、15bの所定の導体ピンに割り当てると共に、FPGA用ダウンロードROM19の入出力端子を親基板側ピン配列15a、15bの所定の導体ピンに割り当てるように、親基板11上の配線パターンを形成している。
【0040】
また、図4に示すように、子基板における検出器用ピン配列22a、22bにはショートパターン23a、23bが設置されている。ショートパターン23a、23bは、各々対応する導体ピンに導通した入側パターン24と、各々対応する入側パターン24から僅かに離間した出側パターン25とからそれぞれ構成されている。一対の入側パターン24と出側パターン25とは、初期状態では非導通とされている。入側パターン24と出側パターン25とをショートさせた導体ピンから検出信号が取り込まれるように構成している。すなわち、ショートさせるショートパターン23a、23bを選択することで、各子基板12a〜12dへ入力する信号を個別に選択することができる。
【0041】
本実施の形態では、1枚の子基板で16個の導体ピンを有し、差動信号で受信するので、4本分のPSDの検出信号を取り込み可能に構成している。その中から2本分のPSDの検出信号を8個の導体ピンから取り込むようにしている。したがって、一方の検出器用ピン配列22a又は22bから8個の導体ピンを選択して、選択した8個の導体ピンについて入側パターン24と出側パターン25とをショートさせる。
【0042】
図6は、子基板12cの概略的な配線パターンを示す図である。一枚の子基板12cには、4つの増幅器35a、35b、35c、35dが並列に実装されている。検出器用ピン配列22a、22bの各導体ピンは、ショートパターン23a、23bを介して各増幅器35a、35b、35c、35dに配線パターンで接続されている。また、子基板12aには、4つのADC36a、36b、36c、36dが並列に実装されている。各ADC36a、36b、36c、36dは、各々対応する増幅器35a、35b、35c、35dの出力端が接続されている。ADC36a、36b、36c、36dはFPGA20の信号入力端に接続されている。
【0043】
本実施の形態では、4枚の子基板12a、12b、12c、12dは全て同一構成をしており、ショートパターン23a、23bのショート位置を選択することで、異なるPSDの検出信号を取り込むことができる。なお、4枚の子基板12a、12b、12c、12dの各部の構成要素に対しては同一符号を用いて説明する。
【0044】
また、FPGA20に隣接してID番号設定回路37が設けられている。ID番号設定回路37は、簡単な二対のショートパターンで構成されている。2つのショートパターンのショート有無の組み合わせによって2ビットのID番号を設定可能である。例えば、ショートパターンをショートさせれば“0”、ショートさせずにバイアス電位のままとすれば“1”とする。そして、ID番号設定回路37が“00”であればアドレス=0、“01”であればアドレス=1、“10”であればアドレス=2、“11”であればアドレス=3とする。ID番号設定回路37がFPGA20に接続されていて、2ビットのID番号を認識させるように構成されている。本実施の形態では、4枚の子基板12a、12b、12c、12dにそれぞれ固有のID番号を設定して識別可能にしている。
【0045】
FPGA20の所定の入出力端子は子基板側ピン配列27の各々対応する導体ピンに配線パターンを経由して接続されている。FPGA20とメインFPGA17との間の信号のやり取りは子基板側ピン配列27及び親基板側ピン配列15a(15b)を介して行われる。
【0046】
ここで、片側に積み重ねられる2枚の子基板12a、12cは親基板11側の同一の親基板側ピン配列15aに接続され、他方の片側に積み重ねられる2枚の子基板12b、12dは親基板11側の同一の親基板側ピン配列15bに接続される。さらに、親基板11側の親基板側ピン配列15a、15bにはメインFPGA17から同一信号が配線パターンを経由して並列に印加される。したがって、メインFPGA17から親基板側ピン配列15a、15bに出力される信号は、同時に4枚の子基板12a、12b、12c、12dの各子基板側ピン配列27へ共通に与えられることになる。
【0047】
次に、以上のように構成された本実施の形態の動作について説明する。
本例では、1枚の子基板で2本のPSDの読み取りを行うものとする。そのため、個々の子基板12a、12b、12c、12dについてショートパターン23a、23bの中から各々対応するPSDから検出信号が入力する導体ピンの入側パターン24と出側パターン25とをショートさせる。
【0048】
これにより、全てのPSDの両端部に現れた電荷がパルス波形の検出信号に変換されてからコネクタ部品13a、13bの各端子に左右8本分ずつ別々に入力され、コネクタ部品13a、13bに入力する全入力信号が4枚の子基板12a、12b、12c、12dの各検出器用ピン配列22a、22bへ2枚ずつ共通に与えられる。そして、子基板12a、12b、12c、12dにおいてショートパターン23a、23で選択されたPSDの検出信号だけが子基板12a、12b、12c、12dに取り込まれる。
【0049】
各子基板12a、12b、12c、12dでは検出器用ピン配列22a、22bからショートパターン23a、23を介して取り込まれた2つの検出信号(Q1、Q2)が対応する2つの増幅器(35a〜35dの中の2つ)で増幅された後、2つの対応するADC(36a〜36dの中の2つ)でデジタルデータに変換される。各検出信号のパルス波形を16ビットで量子化してFPGA20へ出力する。
【0050】
FPGA20では、2つのADC(36a〜36dの中の2つ)から入力するデジタルデータをピークスキャンして、2つの検出信号Q1とQ2のピーク値を検出する。
【0051】
全ての子基板12a、12b、12c、12dにおいて同様にして各々割り付けられたPSDの検出信号の読み取りが行われ、Q1とQ2のピーク値を検出する。
【0052】
このようにして子基板12a、12b、12c、12dにおいてFPGA20で検出された測定データは、後述する同期方法にしたがって時刻情報と共に読み出されて親基板11のメインFPGA17に取り込まれる。
【0053】
図7は、本実施の形態における親基板(メインFPGA17)と複数の子基板(FPGA20)の同期方法を説明するための説明図である。FPGA20は、シフトレジスタ41、AND回路42及び時刻カウンタ43を備えている。
【0054】
各子基板12a、12b、12c、12dにおける子基板側ピン配列27の所定の導体ピンにはメインFPGA17から同期クロックが共通に供給され、他の所定の導体ピンには時間信号が共通に供給される。図8に示すように、時間信号が3クロック以上ハイならば測定停止状態とし、時間信号がローになったら測定開始とする。また、時間信号は時間分類が変わるごとに1クロックだけにハイにする。
【0055】
メインFPGA17は、測定停止時は時間信号を少なくとも2クロック以上(本実施の形態では3クロック)ハイにする。FPGA20では、時間信号がシフトレジスタ41の初段に入力され同期クロックに同期して順次シフトされる。時間信号が3クロック連続してハイであると、AND回路42からクリア信号が生成されて時刻カウンタ43のクリア端子に印加される。これにより時刻カウンタ43がゼロクリアされる。
【0056】
メインFPGA17は、時間信号をローにして測定開始を指示する。そして、測定開始から所定クロック経過したところで、時間信号を1クロックだけにハイにする。時刻カウンタ43は、時間分類の変化を示す当該1クロック(ハイ)をカウントする。時間分類が変化してから所定クロック経過したところで、時間信号を1クロックだけにハイにする。これにより時刻カウンタ43は、時刻カウント値を1つインクリメントする。このように時間分類が変化する度に時刻カウント値を1つインクリメントする動作を繰り返す。したがって、時刻カウンタ43には、測定開始からその時々の時間分類を示す時刻カウント値が保持される。
【0057】
メインFPGA17は、個々の時間分類において各子基板12a、12b、12c、12dのFPGA20からQ1とQ2のピーク値を時刻カウント値(時刻情報)と共に読み出す。
【0058】
図9は親基板11から子基板12a、12b、12c、12dを選択するための選択方法を説明する説明図である。
【0059】
各子基板12a、12b、12c、12dのFPGA20は、各々付設のID番号設定回路37からID番号(アドレス)が与えられており、自分のアドレスを認識しているものとする。
【0060】
メインFPGA17は、子基板から測定データ及び時刻情報を読み出す場合、各子基板12a、12b、12c、12dにおける子基板側ピン配列27の所定の導体ピンにアドレスを特定した選択信号を与える。各子基板12a、12b、12c、12dのFPGA20は、与えられた選択信号が自分のアドレスを示している場合は、それまでにピーク検出されているQ1とQ2のピーク値と、ピーク検出時に時刻カウンタ43からコピーされている時刻カウント値(時刻情報)を、子基板側ピン配列27においてデータバスに接続されている所定導体ピンに送出する。
【0061】
メインFPGA17は、データバスを経由して選択信号で指定した子基板から伝送されてくるQ1とQ2のピーク値及び時刻情報を取り込む。同様にして、選択信号で子基板を順次選択して、全ての子基板から測定データ及び時刻情報を取り込むことができる。
【0062】
メインFPGA17は、子基板12a、12b、12c、12dから収集した測定データ及び時刻情報に基づいて中性子の捕獲位置を特定する。中性子の捕獲位置情報及びその他の必要なデータを周辺機器用コネクタ18から制御用コンピュータ又は周辺機器へ送出する。
【0063】
図10は親基板11側のFPGA用ダウンロードROM19から各子基板12a、12b、12c、12dのFPGA20へプログラムデータをダウンロードする方法を説明するための説明図である。なお、各子基板12a、12b、12c、12dのFPGA20を区別するため、子基板12aのFPGAを20a、子基板12bのFPGAを20b、子基板12cのFPGAを20c、子基板12dのFPGAを20dとする。FPGA20a〜FPGA20dは全て同一プログラムがダウンロードされる。
【0064】
本実施の形態では、親基板11に子基板用のFPGA用ダウンロードROM19を設け、各子基板12a〜12dにおいて各子基板側ピン配列27の一部(共通ピン)を使用して全子基板12a〜12dに一括ダウンロードする。
【0065】
一つの子基板12aのFPGA20aだけを第1モードとしてのマスターモードに設定し、他の子基板12b〜12dのFPGA20b〜20dを第2モードとしてのスレーブモードに設定する。前述した通り、マスターモードはROMとFPGAが1対1に配置され、FPGA側からクロックを発生してROM内のデータを出力させる方法である。また、スレーブモードはFPGAにクロックとデータを供給してプログラムを設定する方法である。
【0066】
本実施の形態では、マスターモードのFPGA20aがFPGA用ダウンロードROM19に対してクロックを出力し、FPGA用ダウンロードROM19がそのクロックに同期してプログラムデータを出力する。FPGA用ダウンロードROM19がクロックに同期して出力するプログラムデータはマスターモードのFPGA20aに供給されてダウンロードされる。
【0067】
具体的には、マスターモードのFPGA20aから自己の子基板12aの子基板側ピン配列27の一部であるクロック用共通ピンにクロックを出力し、当該子基板側ピン配列27のクロック用共通ピンに上記ICソケット構造にて導通した親基板側ピン配列15aのクロックピンを介してFPGA用ダウンロードROM19のクロック端子に供給される。
【0068】
FPGA用ダウンロードROM19は、マスターモードのFPGA20aから自己のクロック端子に供給されるクロックに同期してデータ出力端子(Do)からプログラムデータを出力する。FPGA用ダウンロードROM19のデータ出力端子(Do)は親基板側ピン配列15a、15bのデータピンに配線パターンを介してそれぞれ接続されている。一方の親基板側ピン配列15aのデータピンは、マスターモードのFPGA20aの子基板12aの子基板側ピン配列27のデータ用共通ピンに上記ICソケット構造にて導通している。したがって、親基板側ピン配列15aのデータピンに供給されたプログラムデータは、親基板側ピン配列15aのデータピンに導通した子基板12aの子基板側ピン配列27のデータ用共通ピンを介してマスターモードのFPGA20aに入力されてプログラムダウンロードされる。
【0069】
以上の動作がマスターモードのFPGA20aがFPGA用ダウンロードROM19に対してクロックを出力して、FPGA用ダウンロードROM19からクロックに同期してプログラムをダウンロードするマスターモード動作である。
【0070】
このとき、スレーブモードに設定されている他の子基板12b〜12dのFPGA20b〜20dでは、マスターモードのFPGA20aの出力したクロックとFPGA用ダウンロードROM19が出力したプログラムデータとを入力してスレーブモードでプログラムダウンロードを実行している。
【0071】
具体的には、子基板12aの子基板側ピン配列27のクロック用共通ピンは、同時に他の全ての子基板12b〜12dの子基板側ピン配列27のクロック用共通ピンに上記ICソケット構造を介して導通している。このため、マスターモードのFPGA20aは自己の子基板12aの子基板側ピン配列27のクロック用共通ピンにクロックを出力するが、子基板12aの子基板側ピン配列27のクロック用共通ピンからFPGA用ダウンロードROM19に対してクロックが供給されるのと同時に他の子基板12b〜12dの子基板側ピン配列27のクロック用共通ピンに同一クロックが供給されることになる。マスターモードのFPGA20aが出力したクロックが、スレーブモードのFPGAに対するプログラムダウンロード用のクロックとして他の子基板12b〜12dの子基板側ピン配列27のクロック用共通ピンを介してスレーブモードのFPGA20b〜20dに入力する。
【0072】
また、FPGA用ダウンロードROM19からプログラムデータが供給される親基板側ピン配列15a、15bのデータピンは、各子基板12a〜12dの子基板側ピン配列27のデータ用共通ピンに上記ICソケット構造にて導通している。このため、親基板側ピン配列15a、15bのデータピンに供給されたプログラムデータは、子基板12aの子基板側ピン配列27のデータ用共通ピンを介してマスターモードのFPGA20aに入力されると共に、他の子基板12b〜12dの子基板側ピン配列27のデータ用共通ピンを介してスレーブモードのFPGA20b〜20dに入力される。
【0073】
以上の動作がスレーブモードのFPGA20b〜20dがマスターモードのFPGA20aが出力するクロックを利用してFPGA用ダウンロードROM19から出力されるプログラムデータをダウンロードするスレーブモード動作である。
【0074】
このように、回路構成を共通化した複数の子基板12a〜12dを積み重ねて配置し、親基板11を含む各基板間は共通ピン化されたピン配列(14a−1、14a−2、14b−1、14b−2、15a、15b、22a、22b、27)を介して接続したので、システム全体で分散処理できる能力を子基板の積層数で調整できる。しかも、一つの子基板12aのFPGA20aだけをマスターモードに設定し、他の子基板12b〜12dのFPGA20b〜20dをスレーブモードに設定したので、FPGA用ダウンロードROM19を親基板11に1つ設けるだけで、極めて簡単且つ迅速に全ての子基板12a〜12dのFPGA20a〜20dにプログラムをダウンロードすることができる。
【0075】
また、本実施の形態によれば、全ての子基板12a、12b、12c、12dを同一構成とし、各子基板におけるFPGA20の入出力端子に相当する子基板側ピン配列27をICソケット構造を利用して共通接続したので、メインFPGA17からは1ビットの時間信号を子基板側ピン配列27の1つの端子ピンに与えるだけで、複数の子基板12a〜12dの測定データを同期させることができる。また、選択信号を子基板側ピン配列27の1つの端子ピンに与えるだけで、子基板を指定して測定データ及び時刻情報を取り込むことができる。
【産業上の利用可能性】
【0076】
本発明は、複数の子基板において多数の検出信号の読み取りを分散して行った後、親基板が子基板から測定データを読み込む中性子計測システムに適用可能である。
【図面の簡単な説明】
【0077】
【図1】本発明の一実施の形態に係るデータ収集装置の基板部分の分解斜視図
【図2】図1に示すデータ収集装置の基板部分の平面図
【図3】コネクタ部品と検出器用ピン配列の導体ピンとの配線の拡大図
【図4】上記一実施の形態における子基板の平面図
【図5】(a)上下に積層される基板同士の積層構造を示す部分断面図、(b)検出信号用ICソケットの構造を示す図
【図6】上記一実施の形態における子基板の概略的な配線パターンを示す図
【図7】上記一実施の形態における親基板と子基板の同期方法を説明するための説明図
【図8】上記一実施の形態における同期信号(同期クロック、時間信号)のタイミング図
【図9】上記一実施の形態における子基板の選択方法を説明するための説明図
【図10】上記一実施の形態における子基板のFPGAのプログラムダウンロード方法を説明するための説明図
【図11】PSDの読み出しを行う読み出し回路の模式的なシステム構成図
【符号の説明】
【0078】
11…親基板、12a,12b,12c,12d…子基板、13a,13b…コネクタ部品、14a−1,14a−2,14b−1,14b−2…検出器用ピン配列(親基板側)、15a,15b…親基板側ピン配列、16a,16b…電源供給用ICソケット(親基板側)、17…メインFPGA、18…周辺機器用コネクタ、19…FPGA用ダウンロードROM、20…FPGA、21…周縁部(子基板短辺側)、22a,22b…検出器用ピン配列(子基板側)、23a,23b…ショートパターン、24…入側パターン、25…出側パターン、26,28…周縁部(子基板長辺側)、27…子基板側ピン配列、29…電源供給用ICソケット(子基板側)、31…樹脂部、32…頭部連結孔、33…金属内壁、34…足部、35a,35b,35c,35d…増幅器、36a,36b,36c、36d…ADC、37…ID番号設定回路、41…シフトレジスタ、42…AND回路、43…時刻カウンタ
【特許請求の範囲】
【請求項1】
多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するFPGAと、前記親基板に設けられ前記各子基板のFPGAにダウンロードすべきプログラムを格納したダウンロード用メモリとを備え、
前記各FPGAは、FPGA側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第1モードと、FPGAにクロックとプログラムデータを供給してプログラムを設定する第2モードとを設定可能に構成され、
前記FPGAの一つを第1モードに設定すると共に、他のFPGAを第2モードに設定し、第1モードのFPGAからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第1モードのFPGAに設定すると共に、第1モードのFPGAから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力して当該プログラムデータを設定することを特徴とする中性子計測用のデータ収集装置。
【請求項2】
前記各子基板は、各子基板に設置したFPGAの入出力端子が個別に接続された複数の導体ピンからなる子基板側ピン配列を有し、
前記親基板は、前記ダウンロード用メモリの外部端子であるクロック入力用のクロック端子及びデータ出力用のデータ出力端子が割り付けられたクロックピン及びデータピンを含む複数の導体ピンからなる親基板側ピン配列を有し、
前記子基板側ピン配列はFPGAの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されることを特徴とする請求項1記載の中性子計測用のデータ収集装置。
【請求項3】
前記親基板は、全子基板で対応可能な中性子検出信号総数に対応した数の導体ピンを有する親基板側検出器用ピン配列を有し、
前記各子基板は、前記親基板側検出器用ピン配列の各導体ピンと導通する複数の導体ピンを有する子基板側検出器用ピン配列と、前記子基板側検出器用ピン配列に対応して設けられ各子基板に取り込む中性子検出信号を選択するためのショートパターンとを具備したことを特徴とする請求項1又は請求項2記載の中性子計測用のデータ収集装置。
【請求項4】
前記親基板に設けられた前記親基板側ピン配列及び親基板側検出器用ピン配列、前記各子基板に設けられた前記子基板側ピン配列及び前記子基板側検出器用ピン配列は、当該各ピン配列を介して各基板を上下に積み重ね可能であると共に積み重ねた上下の基板で同一位置の各導体ピンが導通するICソケットで構成されたことを特徴とする請求項3記載の中性子計測用のデータ収集装置。
【請求項5】
第1モードのFPGAから出力したクロックを前記子基板側ピン配列のクロック用共通ピン及び当該クロック用共通ピンに導通している前記親基板側ピン配列のクロックピンを介して前記ダウンロード用メモリのクロック端子に入力すると共に、第2モードのFPGAの前記子基板側ピン配列のクロック用共通ピンを介して当該第2モードのFPGAに入力し、
前記ダウンロード用メモリのデータ出力端子からクロックに同期して出力されたプログラムデータを前記親基板側ピン配列のデータピン及び当該データピンに導通している前記子基板側ピン配列のデータ用共通ピンを介して第1モードのFPGA及び第2モードの各FPGAに入力することを特徴とする請求項4記載の中性子計測用のデータ収集装置。
【請求項6】
前記各子基板は、複数組のショートパターンで構成され前記FPGAの識別アドレスを示すビットパターンを発生させるID番号設定回路を備え、
前記親基板が特定の子基板の識別アドレスを示す選択信号を前記各子基板へ出力し、前記各子基板のFPGAは入力した選択信号が示す識別アドレスから自分が選択されたか否か判断することを特徴とする請求項1から請求項5のいずれかに記載の中性子計測用のデータ収集装置。
【請求項7】
多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するFPGAと、前記親基板に設けられ前記各子基板のFPGAにダウンロードすべきプログラムを格納したダウンロード用メモリとを備えた中性子計測用のデータ収集装置におけるプログラムダウンロード方法であって、
前記FPGAの一つをFPGA側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第1モードに設定し、他のFPGAをFPGAにクロックとプログラムデータを供給してプログラムを設定する第2モードに設定し、
第1モードのFPGAからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第1モードのFPGAに設定すると共に、第1モードのFPGAから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力して当該プログラムデータを設定することを特徴とするプログラムダウンロード方法。
【請求項1】
多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するFPGAと、前記親基板に設けられ前記各子基板のFPGAにダウンロードすべきプログラムを格納したダウンロード用メモリとを備え、
前記各FPGAは、FPGA側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第1モードと、FPGAにクロックとプログラムデータを供給してプログラムを設定する第2モードとを設定可能に構成され、
前記FPGAの一つを第1モードに設定すると共に、他のFPGAを第2モードに設定し、第1モードのFPGAからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第1モードのFPGAに設定すると共に、第1モードのFPGAから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力して当該プログラムデータを設定することを特徴とする中性子計測用のデータ収集装置。
【請求項2】
前記各子基板は、各子基板に設置したFPGAの入出力端子が個別に接続された複数の導体ピンからなる子基板側ピン配列を有し、
前記親基板は、前記ダウンロード用メモリの外部端子であるクロック入力用のクロック端子及びデータ出力用のデータ出力端子が割り付けられたクロックピン及びデータピンを含む複数の導体ピンからなる親基板側ピン配列を有し、
前記子基板側ピン配列はFPGAの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されることを特徴とする請求項1記載の中性子計測用のデータ収集装置。
【請求項3】
前記親基板は、全子基板で対応可能な中性子検出信号総数に対応した数の導体ピンを有する親基板側検出器用ピン配列を有し、
前記各子基板は、前記親基板側検出器用ピン配列の各導体ピンと導通する複数の導体ピンを有する子基板側検出器用ピン配列と、前記子基板側検出器用ピン配列に対応して設けられ各子基板に取り込む中性子検出信号を選択するためのショートパターンとを具備したことを特徴とする請求項1又は請求項2記載の中性子計測用のデータ収集装置。
【請求項4】
前記親基板に設けられた前記親基板側ピン配列及び親基板側検出器用ピン配列、前記各子基板に設けられた前記子基板側ピン配列及び前記子基板側検出器用ピン配列は、当該各ピン配列を介して各基板を上下に積み重ね可能であると共に積み重ねた上下の基板で同一位置の各導体ピンが導通するICソケットで構成されたことを特徴とする請求項3記載の中性子計測用のデータ収集装置。
【請求項5】
第1モードのFPGAから出力したクロックを前記子基板側ピン配列のクロック用共通ピン及び当該クロック用共通ピンに導通している前記親基板側ピン配列のクロックピンを介して前記ダウンロード用メモリのクロック端子に入力すると共に、第2モードのFPGAの前記子基板側ピン配列のクロック用共通ピンを介して当該第2モードのFPGAに入力し、
前記ダウンロード用メモリのデータ出力端子からクロックに同期して出力されたプログラムデータを前記親基板側ピン配列のデータピン及び当該データピンに導通している前記子基板側ピン配列のデータ用共通ピンを介して第1モードのFPGA及び第2モードの各FPGAに入力することを特徴とする請求項4記載の中性子計測用のデータ収集装置。
【請求項6】
前記各子基板は、複数組のショートパターンで構成され前記FPGAの識別アドレスを示すビットパターンを発生させるID番号設定回路を備え、
前記親基板が特定の子基板の識別アドレスを示す選択信号を前記各子基板へ出力し、前記各子基板のFPGAは入力した選択信号が示す識別アドレスから自分が選択されたか否か判断することを特徴とする請求項1から請求項5のいずれかに記載の中性子計測用のデータ収集装置。
【請求項7】
多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するFPGAと、前記親基板に設けられ前記各子基板のFPGAにダウンロードすべきプログラムを格納したダウンロード用メモリとを備えた中性子計測用のデータ収集装置におけるプログラムダウンロード方法であって、
前記FPGAの一つをFPGA側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第1モードに設定し、他のFPGAをFPGAにクロックとプログラムデータを供給してプログラムを設定する第2モードに設定し、
第1モードのFPGAからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第1モードのFPGAに設定すると共に、第1モードのFPGAから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第2モードの各FPGAにも入力して当該プログラムデータを設定することを特徴とするプログラムダウンロード方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−165285(P2008−165285A)
【公開日】平成20年7月17日(2008.7.17)
【国際特許分類】
【出願番号】特願2006−350884(P2006−350884)
【出願日】平成18年12月27日(2006.12.27)
【出願人】(504151365)大学共同利用機関法人 高エネルギー加速器研究機構 (125)
【Fターム(参考)】
【公開日】平成20年7月17日(2008.7.17)
【国際特許分類】
【出願日】平成18年12月27日(2006.12.27)
【出願人】(504151365)大学共同利用機関法人 高エネルギー加速器研究機構 (125)
【Fターム(参考)】
[ Back to top ]