信号検出回路
【課題】高い精度と安定性を有する、磁気センサの信号検出回路を提供する。
【解決手段】磁気センサの検出コイルの出力電圧が印加される作動増幅器と、前記差動増幅器の出力電圧に隣接する２つのスパイク状電圧が発生する期間は一方の論理レベルとなるデジタル信号を出力するコンパレータと、前記コンパレータが前記一方の論理レベルのデジタル信号を出力する期間、カウント動作を行うカウント回路と、を備えた信号検出回路であって、前記カウント回路は、所定周波数の第１クロックをカウントする第１カウンタと、前記第１クロックに対して周波数が同一で位相が異なる第２クロックをカウントする、前記第１カウンタのビット数と同一ビット数の第２カウンタと、前記第１カウンタ及び前記第２カウンタの各カウント値を加算する加算器と、を有する。
【解決手段】磁気センサの検出コイルの出力電圧が印加される作動増幅器と、前記差動増幅器の出力電圧に隣接する２つのスパイク状電圧が発生する期間は一方の論理レベルとなるデジタル信号を出力するコンパレータと、前記コンパレータが前記一方の論理レベルのデジタル信号を出力する期間、カウント動作を行うカウント回路と、を備えた信号検出回路であって、前記カウント回路は、所定周波数の第１クロックをカウントする第１カウンタと、前記第１クロックに対して周波数が同一で位相が異なる第２クロックをカウントする、前記第１カウンタのビット数と同一ビット数の第２カウンタと、前記第１カウンタ及び前記第２カウンタの各カウント値を加算する加算器と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号検出回路に関する。
【背景技術】
【０００２】
強磁性体の磁化特性が非線形であることを利用したフラックスゲート磁力計が知られている。フラックスゲート磁力計の構成の一例として、励磁コイル駆動回路、磁気センサ、磁気センサの信号検出回路とからなるものが知られている。（特許文献１参照）。
この磁気センサの信号検出回路は、励磁コイル駆動回路から入力される周期的なドライブ信号によって磁気センサ内の励磁コイルの磁束を周期的に飽和させ、その磁束密度変化によって、誘起された磁気センサ内の検出コイルの誘起電圧波形を検出する。外部磁場が印加されている場合、外部磁場の大きさに応じて、飽和時間間隔が変化するため、検出電圧波形の隣接間隔を磁気センサの信号検出回路内に組み込まれているカウンタによってカウントすることで外部磁場の方位などに関する情報を得ることが出来る。
【特許文献１】特開２００７−７８４２３
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、フラックスゲート磁力計は空間軸方向に対する複数の磁場測定を行うため、多数の方位データを取り扱う必要がある。よって外部磁場の情報を得るための、磁気センサの信号検出回路内に組み込まれるカウンタは、高精度のものが要求される。
しかし、同時に、磁気センサの信号検出回路には、高い精度と安定性が要求されるため、高精度のカウンタを用意するにあたり、カウンタの構成ビット数を増やすことや、クロック信号の周波数を高くすることは、ノイズの発生やコストアップ等の要因となり適さないという問題があった。
【課題を解決するための手段】
【０００４】
前述した課題を解決する主たる発明は、磁気センサの検出コイルの出力電圧が印加される作動増幅器と、前記差動増幅器の出力電圧に隣接する２つのスパイク状電圧が発生する期間は一方の論理レベルとなるデジタル信号を出力するコンパレータと、前記コンパレータが前記一方の論理レベルのデジタル信号を出力する期間、カウント動作を行うカウント回路と、を備えた信号検出回路であって、前記カウント回路は、所定周波数の第１クロックをカウントする第１カウンタと、前記第１クロックに対して周波数が同一で位相が異なる第２クロックをカウントする、前記第１カウンタのビット数と同一ビット数の第２カウンタと、前記第１カウンタ及び前記第２カウンタの各カウント値を加算する加算器と、を有することを特徴とする。
【発明の効果】
【０００５】
本発明によれば、高い精度と安定性を有する、磁気センサの信号検出回路を提供することが可能となる。
【発明を実施するための最良の形態】
【０００６】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【０００７】
＝＝＝フラックスゲート磁力計の構成＝＝＝
図３に本発明の一実施形態として説明するフラックスゲート磁力計の構成を示している。同図に示すフラックスゲート磁力計１は、Ｘ軸、Ｙ軸、Ｚ軸の各軸に対応する３つの磁気センサ１１、１２、１３を有している。これらの各磁気センサ１１、１２、１３は、ナノ結晶軟磁性材料等の軟磁性材料からなる磁性体コア１１１、１２１、１３１に、励磁コイル１１２、１２２、１３２及び検出コイル１１３、１２３、１３３を巻回した構造からなる。励磁コイル１１２、１２２、１３２は、励磁側スイッチ回路２１、非反転増幅器２２、反転増幅器２３、Ｄ／Ａコンバータ２４、及びＤ／Ａコンバータ２４の動作を制御する制御ロジック（以下、ＤＡＣ制御ロジック２５という）を含んで構成される励磁コイル駆動回路によって駆動される。また検出コイル１１３、１２３、１３３の出力電圧は検出側スイッチ回路３１出力電圧を所定の電圧レベルに調節する電圧調整回路３２、出力電圧を増幅する差動増幅器３３、出力電圧に含まれる２つのスパイク状電圧の間の期間においてロウ（ＬＯＷ）レベルのデジタル信号ＳＴＯＰを出力するヒステリシスコンパレータ３４、及びヒステリシスコンパレータ３４から出力されるデジタル信号ＳＴＯＰがロウレベルである期間におけるクロックＣＬＫのパルス数をカウントするカウント回路３５を含んで構成される信号検出回路によって処理される。尚、クロックＣＬＫは、自走発振又は他走発振の何れであってもよい。
【０００８】
制御回路４１は、ＤＡＣ制御ロジック２５を制御する。制御回路４１は、カウント回路３５から入力されるカウント値を受信して、これを内部のメモリ４１１に記憶する。制御回路４１には励磁側のスイッチ回路２１及び検出側のスイッチ回路３１の制御ライン５１が接続しており、制御回路４１は制御ライン５１を通じてスイッチ２１及びスイッチ３１の開閉を制御する。制御回路４１は、バスライン６１を介してマイクロコンピュータ７１（外部装置）と通信可能に接続しており、メモリ４１１に記憶しているカウント値をマイクロコンピュータ７１に適宜送信する。
【０００９】
＝＝＝フラックスゲート磁力計の動作＝＝＝
図４は本実施形態のフラックスゲート磁力計１の動作を示すタイミングチャートである。以下、同図に示すタイミングチャートとともに、フラックスゲート磁力計１の動作について説明する。なお、以下の説明において、励磁側スイッチ回路２１及び検出側スイッチ回路３１のすべての接点はあらかじめ開放（オフ）されているものとする。
【００１０】
図４に示すように、まずマイクロコンピュータ７１から制御回路４１にバスライン６１を介して測定開始信号が入力される（ｔ１）。測定開始信号が入力されると、制御回路４１は、次に励磁側スイッチ回路２１及び検出側スイッチ回路３１にＸ軸の接点をオンにするための信号（以下、Ｘ軸選択信号という）を出力する（ｔ２）。Ｘ軸選択信号が入力されると、励磁側スイッチ回路２１及び検出側スイッチ回路３１は、Ｘ軸方向の磁場を測定するための磁気センサ１１の励磁コイル１１２及び検出コイル１１３の接点をオンにする。このように、励磁側のスイッチ回路２１によって、後述するドライブ信号Ｐ及びドライブ信号Ｎが印加される励磁コイル１１２、１２２、１３２が選択される。
【００１１】
次に制御回路４１は、ＤＡＣ制御ロジック２５にドライブ開始イネーブル信号を出力する（ｔ３）。ＤＡＣ制御ロジック２５は、ドライブ開始イネーブル信号が入力されると、Ｄ／Ａコンバータ２４にＤＡＣデータが入力される。具体的には、まずＤＡＣデータとしてダウンカウントデータを入力する（ｔ４〜ｔ５）。このダウンカウントデータによって、非反転増幅器２２や反転増幅器２３等の回路素子に損傷を与えるような高圧の逆起電力が励磁コイル１１２に生じるのを防ぐための信号が、後述する昇圧期間の直前に付加される。次にＤＡＣ制御ロジック２５は、Ｄ／Ａコンバータ２４から三角波の昇圧期間の信号が出力される（ｔ５〜ｔ８）。
【００１２】
次にＤＡＣ制御ロジック２５は、ｔ８においてＤ／Ａコンバータ２４へのアップカウントデータの出力を停止し、今度はダウンカウントデータを出力する。これによりＤ／Ａコンバータ２４から三角波の降圧期間の信号が出力される（ｔ８〜ｔ１１）。次にＤＡＣ制御ロジック２５は、ｔ１１においてＤ／Ａコンバータ２４へのダウンカウントデータの出力を停止してアップカウントデータを出力する。このアップカウントデータによって、非反転増幅器２２や反転増幅器２３などの回路素子に損傷を与えるような降圧の逆起電力が励磁コイルに生じるのを防ぐための信号が、上記降圧期間の直後に付加される。
【００１３】
Ｄ／Ａコンバータ２４のドライブ信号は、非反転増幅器２２の非反転入力端子に供給される。Ｄ／Ａコンバータ２４のＶｒｅｆ信号は、反転増幅器２３の非反転入力端子に供給される。非反転増幅器２２の反転入力端子には、非反転増幅器２２の出力が負帰還されている。また反転増幅器２３の反転入力端子には、非反転増幅器２２の出力が入力されている。これにより非反転増幅器２２からはＤ／Ａコンバータ２４の出力信号を増幅した、図４中実線で示す信号（以下、ドライブ信号Ｐという）が、また反転増幅器２３からはドライブ信号Ｐの振幅を反転させた、図４中破線で示す信号（以下、ドライブ信号Ｎという）がそれぞれ出力される。
【００１４】
非反転増幅器２２から出力されたドライブ信号Ｐは、励磁コイル１１２の２つの端子のうちの１つに印加される。また反転増幅器２３から出力されたドライブ信号Ｎは、励磁コイル１１２の２つの端子のうちのもう一端に印加される。従って、励磁コイル１１２には、ドライブ信号Ｐとドライブ信号Ｎの差分の電圧（以下、この電圧を励磁電圧という）が印加されることになる。
【００１５】
図４に示すように、検出コイル１１３の端子間に生じるスパイク状電圧（ｔ７、ｔ１０）は、磁気センサ１１のＢ−Ｈ曲線（Ｂ：磁束密度、Ｈ：磁場）における非飽和区間において生じる起電力によるものである。ｔ７、ｔ１０における２つのスパイク状電圧の時間間隔（Ｔｘ）は、磁気センサ１１に印加される外部磁場ΔＨに応じて変化する。つまり、２つのスパイク状電圧が出力される時間間隔（Ｔｘ）を測定することにより外部磁場ΔＨの強度等に関する情報を得ることができる。
【００１６】
検出コイル１１３に生じたスパイク状電圧は、電圧調整回路３２によって所定の電圧レベルに変換された後、差動増幅器３３に入力されて増幅される。差動増幅器３３によって増幅された出力電圧は、ヒステリシスコンパレータ３４に入力される。
【００１７】
ヒステリシスコンパレータ３４は、出力電圧に含まれる隣接するスパイク状電圧に挟まれる期間中にロウレベルとなり、それ以外の期間ではハイ（Ｈｉｇｈ）レベルとなるデジタル信号ＳＴＯＰを出力する。初期状態では、ヒステリシスコンパレータ３４はハイレベルを出力している。そして、ヒステリシスコンパレータ３４は、ｔ６における励磁電圧の極性反転に起因して生じたスパイク状電圧が入力されたタイミングでロウレベルの出力を開始する（ｔ７）。またヒステリシスコンパレータ３４は、ｔ９における励磁電圧の極性反転に起因して生じたスパイク状電圧が入力されたタイミングで出力をハイレベルに切り換える（ｔ１０）。
【００１８】
ヒステリシスコンパレータ３４から出力されたデジタル信号ＳＴＯＰは、カウント回路３５に入力される。カウント回路３５にはクロックＣＬＫが入力されており、カウント回路３５は、ヒステリシスコンパレータ３４から出力されるデジタル信号ＳＴＯＰがロウレベルになっている期間におけるクロックＣＬＫのパルス数をカウントする。デジタル信号ＳＴＯＰがハイレベルとなってパルス数のカウントが終了すると、カウント回路３５は、カウント値を制御回路４１に出力する。制御回路４１は、入力されたカウント値をメモリ４１１に記憶する。
【００１９】
次に制御回路４１は、ＤＡＣ制御ロジック２５に入力しているドライブ開始イネーブル信号をオフする（ｔ１３）。また制御回路４１は、励磁側スイッチ回路２１及び検出側スイッチ回路３１へのＸ軸選択信号の入力を停止する（ｔ１４）。これによりＸ軸方向の磁場を測定するための磁気センサ１１の励磁コイル１１２及び検出コイル１１３の接点がオフされる。
【００２０】
次に制御回路４１は、励磁側スイッチ回路２１及び検出側スイッチ回路３１にＹ軸の接点をオンにする信号（以下、Ｙ軸選択信号という）を送信する（ｔ１５）。これによりＹ軸についての処理が開始される。なお、ｔ１５〜ｔ１６の期間に行われるＹ軸についての処理は、Ｘ軸の場合と同様に行われる。またｔ１７〜ｔ１８の期間に行われるＺ軸についての処理についてもＸ軸の場合と同様に行われる。
【００２１】
以上によりＸ軸、Ｙ軸、Ｚ軸のそれぞれについてのカウント値がメモリ４１１に記憶されると、次に制御回路４１はカウント値の書き込みが終了した旨を通知する割込み信号をマイクロコンピュータ７１に送信する（ｔ１９）。マイクロコンピュータ７１は、割込み信号を受信すると、制御回路４１に読み出し要求を送信する。これにより制御回路４１のメモリ４１１に記憶されているＸ軸、Ｙ軸、Ｚ軸のそれぞれについてのカウント値がマイクロコンピュータ７１によって読み出される（ｔ２０）。なお、マイクロコンピュータ７１に送信されたカウント値はマイクロコンピュータ７１内部の演算部（不図示）によって適宜演算処理され、例えば方位を示すための方位データを得ることができる。
【００２２】
ところで本実施形態のフラックスゲート磁力計１は、カウント回路３５でクロックのパルス数をカウントすることにより２つのスパイク状電圧の時間間隔（Ｔｘ、Ｔｙ、Ｔｚ）を測定するため、積分回路等のアナログ回路を用いた場合に比べて高精度の測定が可能である。
【００２３】
＝＝＝カウント回路３５の構成＝＝＝
図１は、本発明の磁気センサの信号検出回路に用いられるカウント回路の構成例を示すブロック図である。カウント回路３５は、ＡＮＤゲート（ゲート回路）３５１と、第１カウンタ３５２と、第２カウンタ３５３と、加算器３５４を有する。
【００２４】
ＡＮＤゲート３５１は、一方の入力端子にクロックＣＬＫが入力され、他方の入力端子にヒステリシスコンパレータ３４から出力されるデジタル信号ＳＴＯＰが反転入力される。つまり、ＡＮＤゲート３５１は、デジタル信号ＳＴＯＰがロウレベルのときにクロックＣＬＫを出力する。
【００２５】
第１カウンタ３５２は、ｎビットからなるカウンタであり、リセット端子Ｒ１と、クロック端子ＣＬＫ１と、出力端子Ｑ１とを有する。リセット端子Ｒ１にはデジタル信号ＳＴＯＰが入力され、クロック端子ＣＬＫ１にはＡＮＤゲート３５１から出力されるクロックＣＬＫが第１クロックとして入力される。つまり、第１カウンタ３５２は、デジタル信号ＳＴＯＰがハイレベルのとき、リセット端子Ｒ１がハイレベルとなることによりリセットされ、第１クロックのカウントが禁止される。一方、第１カウンタ３５２はデジタル信号ＳＴＯＰがロウレベルのとき、リセット端子Ｒ１がロウレベルとなることによりリセット解除され、第１クロックの立ち上がりをカウントし、そのカウント結果であるｎビットのカウント値を出力端子Ｑ１から出力する。
【００２６】
第２カウンタ３５３は、ｎビットからなるカウンタであり、リセット端子Ｒ２と、クロック端子ＣＬＫ２と、出力端子Ｑ２とを有する。リセット端子Ｒ２にはデジタル信号ＳＴＯＰがリセット端子Ｒ１と共通に入力され、クロック端子ＣＬＫ２にはＡＮＤゲート３５１から出力されるクロックＣＬＫを反転したクロックが第２クロックとして入力される。つまり、第２カウンタ３５３は、デジタル信号ＳＴＯＰがハイレベルのとき、リセット端子Ｒ２がハイレベルとなることによりリセットされ、第２クロックのカウントが禁止される。一方、第２カウンタ３５２は、デジタル信号ＳＴＯＰがロウレベルのとき、リセット端子Ｒ２がロウレベルとなることによりリセット解除され、第２クロックの立ち上がりをカウントし、そのカウント結果であるｎビットのカウント値を出力端子Ｑ２から出力する。
【００２７】
ここで、第１クロック及び第２クロックは互いに反転した逆相の関係にあるため、第２クロックの立上がりは第１クロックの立下がりである。つまり、デジタル信号ＳＴＯＰがロウレベルの期間、第２カウンタ３５３が第２クロックの立上がりをカウントする動作は第１クロックの立下がりをカウントする動作と等価である。
【００２８】
加算器３５４は、第１カウンタ３５２及び第２カウンタ３５３から各々出力されるカウント値を加算して出力するものである。
【００２９】
＝＝＝カウント回路３５の動作＝＝＝
図２は、図１に示すカウント回路の動作を示すタイミングチャートである。
以下、図２のタイミングチャートを基に図１に示すカウント回路３５の動作について説明する。尚、説明の便宜上、第１カウンタ３５２及び第２カウンタ３５３各々のビット数ｎ＝３として説明を行う。
【００３０】
先ず、時刻Ｔ０においてデジタル信号ＳＴＯＰがハイレベルからロウレベルへ立下がって変化したものとする。つまり、時刻Ｔ０までは、デジタル信号ＳＴＯＰがハイレベルであるため、第１カウンタ３５２及び第２カウンタ３５３ともにリセットされてカウント動作を禁止されており、第１カウンタ３５２の出力端子Ｑ１及び第２カウンタ３５３の出力端子Ｑ２から各々出力される３ビットデータはともに“０００”のままである。
【００３１】
そして、時刻Ｔ０以後、第１カウンタ３５２及び第２カウンタ３５３は、デジタル信号ＳＴＯＰがロウレベルとなることによりリセット解除される。つまり、第１カウンタ３５２はその後入力される第１クロックの立上がりを順次カウントし、一方、第２カウンタ３５３はその後入力される第２クロックの立上がりを順次カウントすることとなる。
【００３２】
従って、第１カウンタ３５２は、第１クロックが立上がる時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６・・・のタイミングで３ビットのカウント値を＋１ずつインクリメントし、一方、第２カウンタ３５３は、第２クロックが立上がる時刻Ｔ１’、Ｔ２’、Ｔ３’、Ｔ４’、Ｔ５’・・・のタイミングで３ビットのカウント値を＋１ずつインクリメントしていく。
つまり、第１カウンタ３５２から出力される３ビットのカウント値は第１クロックの立上がりを基点として１周期単位で＋１ずつ変化し、第２カウンタ３５３から出力される３ビットのカウント値は第２クロックの立上がりを基点として１周期単位で＋１ずつ変化する。換言すると、第１カウンタ３５２及び第２カウンタ３５３のカウント値の何れか一方は、常にクロックＣＬＫの半周期単位で変化することとなる。加算器３５４は、クロックＣＬＫの半周期単位で変化する第１カウンタ３５２及び第２カウンタ３５３のカウント値を加算するため、加算器３５４自体の加算結果もクロックＣＬＫの半周期単位で＋１ずつインクリメントされることとなる。
【００３３】
例えば、時刻Ｔ３−Ｔ４’の間における第１カウンタ３５２及び第２カウンタ３５３のカウント値を取り上げて具体的に説明する。
【００３４】
時刻Ｔ３においては、第１クロックの立上がりタイミングであるため、第１カウンタ３５２はインクリメント動作を行い、第１カウンタ３５２のカウント値は“０１０”から“００１”へ変化する。このカウント値は時刻Ｔ４で第１クロックが再び立上がるまで保持される。一方、第２クロックは立下がるため、第２カウンタ３５３はカウントを行わず、そのカウント値は“０１０”のままである。従って、このとき加算器３５４から出力される加算値は“０１０１”となる。
【００３５】
次に、時刻Ｔ３’においては、第２クロックの立上がりタイミングであるため、第２カウンタ３５３はインクリメント動作を行い、第２カウンタ３５３のカウント値は“０１０”から“０１１”へ変化する。このカウント値は時刻Ｔ４’で第２クロックが再び立上がるまで保持される。一方、第１クロックは立下がるため、第１カウンタ３５２はカウントを行わず、そのカウント値は“０１１”のままである。従って、このとき加算器３５４から出力される加算値は“０１１０”となる。
【００３６】
次に、時刻Ｔ４においては、第１クロックの立上がりタイミングであるため、第１カウンタ３５２はインクリメント動作を行い、第１カウンタ３５２のカウント値は“０１１”から“１００”へ変化する。このカウント値は時刻Ｔ５で第１クロックが再び立上がるまで保持される。一方、第２クロックは立ち下がるため、第２カウンタ３５３はカウントを行わず、そのカウント値は“０１１”のままである。従って、このとき加算器３５４から出力される加算値は“０１１１”となる。
【００３７】
次に時刻Ｔ４’においては、第２クロックの立上がりタイミングであるため、第２カウンタ３５３はインクリメント動作を行い、第２カウンタ３５３のカウント値は“０１１”から“１００”へ変化する。このカウント値は時刻Ｔ５’で第２クロックが再び立上がるまで保持される。一方、第１クロックは立下がるため、第１カウンタ３５２はカウントを行わず、そのカウント値は“１００”のままである。従って、このとき加算器３５４から出力される加算値は“１０００”となる。
【００３８】
このように、クロックＣＬＫの周波数を変更せずに使用することで、加算器３５４から、クロックＣＬＫの半周期ごとに変化する４ビットの加算値を得ることができる。つまり、第１カウンタ３５２及び第２カウンタ３５３のビット数が各々３ビットであるにも関わらず、クロックＣＬＫを用いることで、あたかも４ビットカウンタにクロックＣＬＫの２倍の周波数のクロックを用いてカウント動作させたのと同等のカウント結果を得ることができる。従って、加算器３５４から得られる加算値は第１カウンタ３５２及び第２カウンタ３５３の各カウント値よりも１ビット多いことから、第１カウンタ３５２及び第２カウンタ３５３の各情報量に比べて２倍の情報量を有することとなる。
【００３９】
加算器３５４から出力される４ビットの加算値、即ちカウント回路３５から出力される４ビットのカウント値は、制御回路４１内部のメモリ４１１に記憶された後にマイクロコンピュータ７１に送信され、当該カウント値に相当する方位データを得るための演算処理が実行される。
【００４０】
ここで、図５は方位データに基づき特定される方位を示す図である。尚、カウント回路３５から出力されるカウント値が仮に３ビットである場合、８種類の方位データを求めることができ、この方位データに基づき得られる方位を実線のベクトルで示す。ところが、本実施形態においては、カウント回路３５から出力されるカウント値は４ビットであって１６種類の方位データを求めることができるため、この方位データに基づき得られる方位として、実線のベクトルに加え、当該実線の隣接するベクトルの中間を埋める破線のベクトルで示す方位を得ることができる。従って、クロックＣＬＫの周波数を変更することなく、フラックスゲート磁力計の方位の測定にかかる分解能を２倍の精度に向上させることが可能となる。これはｎ＝３の場合に限定されるものではなく、カウント値のビット数が１ビット増加することにより、当該カウント値から得られる情報量が２倍に増加することに起因するものである。
【００４１】
以上より、本発明の信号検出回路によれば、クロックＣＬＫの周波数を変更することなく、２個のｎビットのカウンタと加算器を用意することで、ｎ＋１ビットのカウンタをクロックＣＬＫの周波数よりも高い周波数のクロックでカウントしたのと等価の結果を得ることができる。そのため、フラックスゲート磁力計において、方位に関して２倍の情報量を有する方位データを得ることができる。この際、クロックＣＬＫの周波数をそのまま使用できるため、クロックのための新たな発振源を用意する必要がなく、また、クロック周波数を高くしないためノイズの発生を抑えてフラックスゲート磁力計の誤動作を防止し、正確な方位データを求めることができる。更に、クロックＣＬＫの周波数を変更せずに、フラックスゲート磁力計の方位の測定にかかる分解能を２倍の精度に向上させることができる。
【００４２】
また、第１クロック及び第２クロックは互いに逆相であって、カウント回路３５から出力されるカウント値は第１クロック及び第２クロックの半周期単位でインクリメントされる。つまり、カウント回路３５から出力されるカウント値は常に同一間隔で変化するため、制御回路４１内のメモリ４１１に確実に記憶され、マイクロコンピュータ７１による方位を求めるための演算処理が正確なものとなる。
【００４３】
また、第２クロックは第１クロックを反転させたクロックである。つまり、２つの第１及び第２クロックを発生するため、他走発振の場合には１つのクロックＣＬＫを用意すればよく、自走発振の場合には１個の発振回路を用意すればよく、これにより部品点数を減らすことができる。特に本発明の信号検出回路を集積化する場合、第１及び第２クロックを得るために、他走発振のクロックＣＬＫを使用する際にはクロック入力端子が１端子で済み、自走発振のクロックＣＬＫを使用する際には１個の発振回路を用意すればよく、これに伴い、チップ面積を減らすことができる。
【００４４】
また、クロックＣＬＫと第１カウンタ３５２及び第２カウンタ３５３の入力の間にＡＮＤゲート３５１を介在させたことから、第１カウンタ３５２及び第２カウンタ３５３がカウントを行う期間を正確に定めることができる。よってマイクロコンピュータ７１は正確なカウント値に相当する方位データに基づいて方位を正確に定めることができる。
【００４５】
＝＝＝その他の実施形態＝＝＝
以上、本発明にかかる一実施形態につき説明したが、上記の実施形態の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることは勿論である。
【００４６】
例えば、図１の構成例では、入力クロックはクロックＣＬＫのみであったが、それに限定されるものではない。逆相の状態にある独立した第１クロック及び第２クロックを第１カウンタ、第２カウンタの各々に入力してもよい。また、第１クロック及び第２クロックを独立したクロックとする場合、上記の逆相のみならず、周期が同じであれば位相が逆相以外で異なっているだけでもよく、第１カウンタ及び第２カウンタはそれぞれ、第１クロックの立上がりと第２クロックの立上がり、第１クロックの立上がりと第２クロックの立下がり、第１クロックの立下がりと第２クロックの立上がり、第１クロックの立下りと第２クロックの立下がりの組み合わせでカウントを行うようにしてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の磁気センサの信号検出回路に用いられるカウント回路の構成例を示すブロック図である。
【図２】図１に示すカウント回路の動作を示すタイミングチャートである。
【図３】本発明の一実施形態として説明するフラックスゲート磁力計の構成を示す図である。
【図４】本実施形態のフラックスゲート磁力計の動作を示すタイミングチャートである。
【図５】方位データに基づき特定される方位を示す図である。
【符号の説明】
【００４８】
３３ 差動増幅器
３４ コンパレータ
３５ カウント回路
３５１ ＡＮＤゲート
３５２ 第１カウンタ
３５３ 第２カウンタ
【技術分野】
【０００１】
本発明は、信号検出回路に関する。
【背景技術】
【０００２】
強磁性体の磁化特性が非線形であることを利用したフラックスゲート磁力計が知られている。フラックスゲート磁力計の構成の一例として、励磁コイル駆動回路、磁気センサ、磁気センサの信号検出回路とからなるものが知られている。（特許文献１参照）。
この磁気センサの信号検出回路は、励磁コイル駆動回路から入力される周期的なドライブ信号によって磁気センサ内の励磁コイルの磁束を周期的に飽和させ、その磁束密度変化によって、誘起された磁気センサ内の検出コイルの誘起電圧波形を検出する。外部磁場が印加されている場合、外部磁場の大きさに応じて、飽和時間間隔が変化するため、検出電圧波形の隣接間隔を磁気センサの信号検出回路内に組み込まれているカウンタによってカウントすることで外部磁場の方位などに関する情報を得ることが出来る。
【特許文献１】特開２００７−７８４２３
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、フラックスゲート磁力計は空間軸方向に対する複数の磁場測定を行うため、多数の方位データを取り扱う必要がある。よって外部磁場の情報を得るための、磁気センサの信号検出回路内に組み込まれるカウンタは、高精度のものが要求される。
しかし、同時に、磁気センサの信号検出回路には、高い精度と安定性が要求されるため、高精度のカウンタを用意するにあたり、カウンタの構成ビット数を増やすことや、クロック信号の周波数を高くすることは、ノイズの発生やコストアップ等の要因となり適さないという問題があった。
【課題を解決するための手段】
【０００４】
前述した課題を解決する主たる発明は、磁気センサの検出コイルの出力電圧が印加される作動増幅器と、前記差動増幅器の出力電圧に隣接する２つのスパイク状電圧が発生する期間は一方の論理レベルとなるデジタル信号を出力するコンパレータと、前記コンパレータが前記一方の論理レベルのデジタル信号を出力する期間、カウント動作を行うカウント回路と、を備えた信号検出回路であって、前記カウント回路は、所定周波数の第１クロックをカウントする第１カウンタと、前記第１クロックに対して周波数が同一で位相が異なる第２クロックをカウントする、前記第１カウンタのビット数と同一ビット数の第２カウンタと、前記第１カウンタ及び前記第２カウンタの各カウント値を加算する加算器と、を有することを特徴とする。
【発明の効果】
【０００５】
本発明によれば、高い精度と安定性を有する、磁気センサの信号検出回路を提供することが可能となる。
【発明を実施するための最良の形態】
【０００６】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【０００７】
＝＝＝フラックスゲート磁力計の構成＝＝＝
図３に本発明の一実施形態として説明するフラックスゲート磁力計の構成を示している。同図に示すフラックスゲート磁力計１は、Ｘ軸、Ｙ軸、Ｚ軸の各軸に対応する３つの磁気センサ１１、１２、１３を有している。これらの各磁気センサ１１、１２、１３は、ナノ結晶軟磁性材料等の軟磁性材料からなる磁性体コア１１１、１２１、１３１に、励磁コイル１１２、１２２、１３２及び検出コイル１１３、１２３、１３３を巻回した構造からなる。励磁コイル１１２、１２２、１３２は、励磁側スイッチ回路２１、非反転増幅器２２、反転増幅器２３、Ｄ／Ａコンバータ２４、及びＤ／Ａコンバータ２４の動作を制御する制御ロジック（以下、ＤＡＣ制御ロジック２５という）を含んで構成される励磁コイル駆動回路によって駆動される。また検出コイル１１３、１２３、１３３の出力電圧は検出側スイッチ回路３１出力電圧を所定の電圧レベルに調節する電圧調整回路３２、出力電圧を増幅する差動増幅器３３、出力電圧に含まれる２つのスパイク状電圧の間の期間においてロウ（ＬＯＷ）レベルのデジタル信号ＳＴＯＰを出力するヒステリシスコンパレータ３４、及びヒステリシスコンパレータ３４から出力されるデジタル信号ＳＴＯＰがロウレベルである期間におけるクロックＣＬＫのパルス数をカウントするカウント回路３５を含んで構成される信号検出回路によって処理される。尚、クロックＣＬＫは、自走発振又は他走発振の何れであってもよい。
【０００８】
制御回路４１は、ＤＡＣ制御ロジック２５を制御する。制御回路４１は、カウント回路３５から入力されるカウント値を受信して、これを内部のメモリ４１１に記憶する。制御回路４１には励磁側のスイッチ回路２１及び検出側のスイッチ回路３１の制御ライン５１が接続しており、制御回路４１は制御ライン５１を通じてスイッチ２１及びスイッチ３１の開閉を制御する。制御回路４１は、バスライン６１を介してマイクロコンピュータ７１（外部装置）と通信可能に接続しており、メモリ４１１に記憶しているカウント値をマイクロコンピュータ７１に適宜送信する。
【０００９】
＝＝＝フラックスゲート磁力計の動作＝＝＝
図４は本実施形態のフラックスゲート磁力計１の動作を示すタイミングチャートである。以下、同図に示すタイミングチャートとともに、フラックスゲート磁力計１の動作について説明する。なお、以下の説明において、励磁側スイッチ回路２１及び検出側スイッチ回路３１のすべての接点はあらかじめ開放（オフ）されているものとする。
【００１０】
図４に示すように、まずマイクロコンピュータ７１から制御回路４１にバスライン６１を介して測定開始信号が入力される（ｔ１）。測定開始信号が入力されると、制御回路４１は、次に励磁側スイッチ回路２１及び検出側スイッチ回路３１にＸ軸の接点をオンにするための信号（以下、Ｘ軸選択信号という）を出力する（ｔ２）。Ｘ軸選択信号が入力されると、励磁側スイッチ回路２１及び検出側スイッチ回路３１は、Ｘ軸方向の磁場を測定するための磁気センサ１１の励磁コイル１１２及び検出コイル１１３の接点をオンにする。このように、励磁側のスイッチ回路２１によって、後述するドライブ信号Ｐ及びドライブ信号Ｎが印加される励磁コイル１１２、１２２、１３２が選択される。
【００１１】
次に制御回路４１は、ＤＡＣ制御ロジック２５にドライブ開始イネーブル信号を出力する（ｔ３）。ＤＡＣ制御ロジック２５は、ドライブ開始イネーブル信号が入力されると、Ｄ／Ａコンバータ２４にＤＡＣデータが入力される。具体的には、まずＤＡＣデータとしてダウンカウントデータを入力する（ｔ４〜ｔ５）。このダウンカウントデータによって、非反転増幅器２２や反転増幅器２３等の回路素子に損傷を与えるような高圧の逆起電力が励磁コイル１１２に生じるのを防ぐための信号が、後述する昇圧期間の直前に付加される。次にＤＡＣ制御ロジック２５は、Ｄ／Ａコンバータ２４から三角波の昇圧期間の信号が出力される（ｔ５〜ｔ８）。
【００１２】
次にＤＡＣ制御ロジック２５は、ｔ８においてＤ／Ａコンバータ２４へのアップカウントデータの出力を停止し、今度はダウンカウントデータを出力する。これによりＤ／Ａコンバータ２４から三角波の降圧期間の信号が出力される（ｔ８〜ｔ１１）。次にＤＡＣ制御ロジック２５は、ｔ１１においてＤ／Ａコンバータ２４へのダウンカウントデータの出力を停止してアップカウントデータを出力する。このアップカウントデータによって、非反転増幅器２２や反転増幅器２３などの回路素子に損傷を与えるような降圧の逆起電力が励磁コイルに生じるのを防ぐための信号が、上記降圧期間の直後に付加される。
【００１３】
Ｄ／Ａコンバータ２４のドライブ信号は、非反転増幅器２２の非反転入力端子に供給される。Ｄ／Ａコンバータ２４のＶｒｅｆ信号は、反転増幅器２３の非反転入力端子に供給される。非反転増幅器２２の反転入力端子には、非反転増幅器２２の出力が負帰還されている。また反転増幅器２３の反転入力端子には、非反転増幅器２２の出力が入力されている。これにより非反転増幅器２２からはＤ／Ａコンバータ２４の出力信号を増幅した、図４中実線で示す信号（以下、ドライブ信号Ｐという）が、また反転増幅器２３からはドライブ信号Ｐの振幅を反転させた、図４中破線で示す信号（以下、ドライブ信号Ｎという）がそれぞれ出力される。
【００１４】
非反転増幅器２２から出力されたドライブ信号Ｐは、励磁コイル１１２の２つの端子のうちの１つに印加される。また反転増幅器２３から出力されたドライブ信号Ｎは、励磁コイル１１２の２つの端子のうちのもう一端に印加される。従って、励磁コイル１１２には、ドライブ信号Ｐとドライブ信号Ｎの差分の電圧（以下、この電圧を励磁電圧という）が印加されることになる。
【００１５】
図４に示すように、検出コイル１１３の端子間に生じるスパイク状電圧（ｔ７、ｔ１０）は、磁気センサ１１のＢ−Ｈ曲線（Ｂ：磁束密度、Ｈ：磁場）における非飽和区間において生じる起電力によるものである。ｔ７、ｔ１０における２つのスパイク状電圧の時間間隔（Ｔｘ）は、磁気センサ１１に印加される外部磁場ΔＨに応じて変化する。つまり、２つのスパイク状電圧が出力される時間間隔（Ｔｘ）を測定することにより外部磁場ΔＨの強度等に関する情報を得ることができる。
【００１６】
検出コイル１１３に生じたスパイク状電圧は、電圧調整回路３２によって所定の電圧レベルに変換された後、差動増幅器３３に入力されて増幅される。差動増幅器３３によって増幅された出力電圧は、ヒステリシスコンパレータ３４に入力される。
【００１７】
ヒステリシスコンパレータ３４は、出力電圧に含まれる隣接するスパイク状電圧に挟まれる期間中にロウレベルとなり、それ以外の期間ではハイ（Ｈｉｇｈ）レベルとなるデジタル信号ＳＴＯＰを出力する。初期状態では、ヒステリシスコンパレータ３４はハイレベルを出力している。そして、ヒステリシスコンパレータ３４は、ｔ６における励磁電圧の極性反転に起因して生じたスパイク状電圧が入力されたタイミングでロウレベルの出力を開始する（ｔ７）。またヒステリシスコンパレータ３４は、ｔ９における励磁電圧の極性反転に起因して生じたスパイク状電圧が入力されたタイミングで出力をハイレベルに切り換える（ｔ１０）。
【００１８】
ヒステリシスコンパレータ３４から出力されたデジタル信号ＳＴＯＰは、カウント回路３５に入力される。カウント回路３５にはクロックＣＬＫが入力されており、カウント回路３５は、ヒステリシスコンパレータ３４から出力されるデジタル信号ＳＴＯＰがロウレベルになっている期間におけるクロックＣＬＫのパルス数をカウントする。デジタル信号ＳＴＯＰがハイレベルとなってパルス数のカウントが終了すると、カウント回路３５は、カウント値を制御回路４１に出力する。制御回路４１は、入力されたカウント値をメモリ４１１に記憶する。
【００１９】
次に制御回路４１は、ＤＡＣ制御ロジック２５に入力しているドライブ開始イネーブル信号をオフする（ｔ１３）。また制御回路４１は、励磁側スイッチ回路２１及び検出側スイッチ回路３１へのＸ軸選択信号の入力を停止する（ｔ１４）。これによりＸ軸方向の磁場を測定するための磁気センサ１１の励磁コイル１１２及び検出コイル１１３の接点がオフされる。
【００２０】
次に制御回路４１は、励磁側スイッチ回路２１及び検出側スイッチ回路３１にＹ軸の接点をオンにする信号（以下、Ｙ軸選択信号という）を送信する（ｔ１５）。これによりＹ軸についての処理が開始される。なお、ｔ１５〜ｔ１６の期間に行われるＹ軸についての処理は、Ｘ軸の場合と同様に行われる。またｔ１７〜ｔ１８の期間に行われるＺ軸についての処理についてもＸ軸の場合と同様に行われる。
【００２１】
以上によりＸ軸、Ｙ軸、Ｚ軸のそれぞれについてのカウント値がメモリ４１１に記憶されると、次に制御回路４１はカウント値の書き込みが終了した旨を通知する割込み信号をマイクロコンピュータ７１に送信する（ｔ１９）。マイクロコンピュータ７１は、割込み信号を受信すると、制御回路４１に読み出し要求を送信する。これにより制御回路４１のメモリ４１１に記憶されているＸ軸、Ｙ軸、Ｚ軸のそれぞれについてのカウント値がマイクロコンピュータ７１によって読み出される（ｔ２０）。なお、マイクロコンピュータ７１に送信されたカウント値はマイクロコンピュータ７１内部の演算部（不図示）によって適宜演算処理され、例えば方位を示すための方位データを得ることができる。
【００２２】
ところで本実施形態のフラックスゲート磁力計１は、カウント回路３５でクロックのパルス数をカウントすることにより２つのスパイク状電圧の時間間隔（Ｔｘ、Ｔｙ、Ｔｚ）を測定するため、積分回路等のアナログ回路を用いた場合に比べて高精度の測定が可能である。
【００２３】
＝＝＝カウント回路３５の構成＝＝＝
図１は、本発明の磁気センサの信号検出回路に用いられるカウント回路の構成例を示すブロック図である。カウント回路３５は、ＡＮＤゲート（ゲート回路）３５１と、第１カウンタ３５２と、第２カウンタ３５３と、加算器３５４を有する。
【００２４】
ＡＮＤゲート３５１は、一方の入力端子にクロックＣＬＫが入力され、他方の入力端子にヒステリシスコンパレータ３４から出力されるデジタル信号ＳＴＯＰが反転入力される。つまり、ＡＮＤゲート３５１は、デジタル信号ＳＴＯＰがロウレベルのときにクロックＣＬＫを出力する。
【００２５】
第１カウンタ３５２は、ｎビットからなるカウンタであり、リセット端子Ｒ１と、クロック端子ＣＬＫ１と、出力端子Ｑ１とを有する。リセット端子Ｒ１にはデジタル信号ＳＴＯＰが入力され、クロック端子ＣＬＫ１にはＡＮＤゲート３５１から出力されるクロックＣＬＫが第１クロックとして入力される。つまり、第１カウンタ３５２は、デジタル信号ＳＴＯＰがハイレベルのとき、リセット端子Ｒ１がハイレベルとなることによりリセットされ、第１クロックのカウントが禁止される。一方、第１カウンタ３５２はデジタル信号ＳＴＯＰがロウレベルのとき、リセット端子Ｒ１がロウレベルとなることによりリセット解除され、第１クロックの立ち上がりをカウントし、そのカウント結果であるｎビットのカウント値を出力端子Ｑ１から出力する。
【００２６】
第２カウンタ３５３は、ｎビットからなるカウンタであり、リセット端子Ｒ２と、クロック端子ＣＬＫ２と、出力端子Ｑ２とを有する。リセット端子Ｒ２にはデジタル信号ＳＴＯＰがリセット端子Ｒ１と共通に入力され、クロック端子ＣＬＫ２にはＡＮＤゲート３５１から出力されるクロックＣＬＫを反転したクロックが第２クロックとして入力される。つまり、第２カウンタ３５３は、デジタル信号ＳＴＯＰがハイレベルのとき、リセット端子Ｒ２がハイレベルとなることによりリセットされ、第２クロックのカウントが禁止される。一方、第２カウンタ３５２は、デジタル信号ＳＴＯＰがロウレベルのとき、リセット端子Ｒ２がロウレベルとなることによりリセット解除され、第２クロックの立ち上がりをカウントし、そのカウント結果であるｎビットのカウント値を出力端子Ｑ２から出力する。
【００２７】
ここで、第１クロック及び第２クロックは互いに反転した逆相の関係にあるため、第２クロックの立上がりは第１クロックの立下がりである。つまり、デジタル信号ＳＴＯＰがロウレベルの期間、第２カウンタ３５３が第２クロックの立上がりをカウントする動作は第１クロックの立下がりをカウントする動作と等価である。
【００２８】
加算器３５４は、第１カウンタ３５２及び第２カウンタ３５３から各々出力されるカウント値を加算して出力するものである。
【００２９】
＝＝＝カウント回路３５の動作＝＝＝
図２は、図１に示すカウント回路の動作を示すタイミングチャートである。
以下、図２のタイミングチャートを基に図１に示すカウント回路３５の動作について説明する。尚、説明の便宜上、第１カウンタ３５２及び第２カウンタ３５３各々のビット数ｎ＝３として説明を行う。
【００３０】
先ず、時刻Ｔ０においてデジタル信号ＳＴＯＰがハイレベルからロウレベルへ立下がって変化したものとする。つまり、時刻Ｔ０までは、デジタル信号ＳＴＯＰがハイレベルであるため、第１カウンタ３５２及び第２カウンタ３５３ともにリセットされてカウント動作を禁止されており、第１カウンタ３５２の出力端子Ｑ１及び第２カウンタ３５３の出力端子Ｑ２から各々出力される３ビットデータはともに“０００”のままである。
【００３１】
そして、時刻Ｔ０以後、第１カウンタ３５２及び第２カウンタ３５３は、デジタル信号ＳＴＯＰがロウレベルとなることによりリセット解除される。つまり、第１カウンタ３５２はその後入力される第１クロックの立上がりを順次カウントし、一方、第２カウンタ３５３はその後入力される第２クロックの立上がりを順次カウントすることとなる。
【００３２】
従って、第１カウンタ３５２は、第１クロックが立上がる時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６・・・のタイミングで３ビットのカウント値を＋１ずつインクリメントし、一方、第２カウンタ３５３は、第２クロックが立上がる時刻Ｔ１’、Ｔ２’、Ｔ３’、Ｔ４’、Ｔ５’・・・のタイミングで３ビットのカウント値を＋１ずつインクリメントしていく。
つまり、第１カウンタ３５２から出力される３ビットのカウント値は第１クロックの立上がりを基点として１周期単位で＋１ずつ変化し、第２カウンタ３５３から出力される３ビットのカウント値は第２クロックの立上がりを基点として１周期単位で＋１ずつ変化する。換言すると、第１カウンタ３５２及び第２カウンタ３５３のカウント値の何れか一方は、常にクロックＣＬＫの半周期単位で変化することとなる。加算器３５４は、クロックＣＬＫの半周期単位で変化する第１カウンタ３５２及び第２カウンタ３５３のカウント値を加算するため、加算器３５４自体の加算結果もクロックＣＬＫの半周期単位で＋１ずつインクリメントされることとなる。
【００３３】
例えば、時刻Ｔ３−Ｔ４’の間における第１カウンタ３５２及び第２カウンタ３５３のカウント値を取り上げて具体的に説明する。
【００３４】
時刻Ｔ３においては、第１クロックの立上がりタイミングであるため、第１カウンタ３５２はインクリメント動作を行い、第１カウンタ３５２のカウント値は“０１０”から“００１”へ変化する。このカウント値は時刻Ｔ４で第１クロックが再び立上がるまで保持される。一方、第２クロックは立下がるため、第２カウンタ３５３はカウントを行わず、そのカウント値は“０１０”のままである。従って、このとき加算器３５４から出力される加算値は“０１０１”となる。
【００３５】
次に、時刻Ｔ３’においては、第２クロックの立上がりタイミングであるため、第２カウンタ３５３はインクリメント動作を行い、第２カウンタ３５３のカウント値は“０１０”から“０１１”へ変化する。このカウント値は時刻Ｔ４’で第２クロックが再び立上がるまで保持される。一方、第１クロックは立下がるため、第１カウンタ３５２はカウントを行わず、そのカウント値は“０１１”のままである。従って、このとき加算器３５４から出力される加算値は“０１１０”となる。
【００３６】
次に、時刻Ｔ４においては、第１クロックの立上がりタイミングであるため、第１カウンタ３５２はインクリメント動作を行い、第１カウンタ３５２のカウント値は“０１１”から“１００”へ変化する。このカウント値は時刻Ｔ５で第１クロックが再び立上がるまで保持される。一方、第２クロックは立ち下がるため、第２カウンタ３５３はカウントを行わず、そのカウント値は“０１１”のままである。従って、このとき加算器３５４から出力される加算値は“０１１１”となる。
【００３７】
次に時刻Ｔ４’においては、第２クロックの立上がりタイミングであるため、第２カウンタ３５３はインクリメント動作を行い、第２カウンタ３５３のカウント値は“０１１”から“１００”へ変化する。このカウント値は時刻Ｔ５’で第２クロックが再び立上がるまで保持される。一方、第１クロックは立下がるため、第１カウンタ３５２はカウントを行わず、そのカウント値は“１００”のままである。従って、このとき加算器３５４から出力される加算値は“１０００”となる。
【００３８】
このように、クロックＣＬＫの周波数を変更せずに使用することで、加算器３５４から、クロックＣＬＫの半周期ごとに変化する４ビットの加算値を得ることができる。つまり、第１カウンタ３５２及び第２カウンタ３５３のビット数が各々３ビットであるにも関わらず、クロックＣＬＫを用いることで、あたかも４ビットカウンタにクロックＣＬＫの２倍の周波数のクロックを用いてカウント動作させたのと同等のカウント結果を得ることができる。従って、加算器３５４から得られる加算値は第１カウンタ３５２及び第２カウンタ３５３の各カウント値よりも１ビット多いことから、第１カウンタ３５２及び第２カウンタ３５３の各情報量に比べて２倍の情報量を有することとなる。
【００３９】
加算器３５４から出力される４ビットの加算値、即ちカウント回路３５から出力される４ビットのカウント値は、制御回路４１内部のメモリ４１１に記憶された後にマイクロコンピュータ７１に送信され、当該カウント値に相当する方位データを得るための演算処理が実行される。
【００４０】
ここで、図５は方位データに基づき特定される方位を示す図である。尚、カウント回路３５から出力されるカウント値が仮に３ビットである場合、８種類の方位データを求めることができ、この方位データに基づき得られる方位を実線のベクトルで示す。ところが、本実施形態においては、カウント回路３５から出力されるカウント値は４ビットであって１６種類の方位データを求めることができるため、この方位データに基づき得られる方位として、実線のベクトルに加え、当該実線の隣接するベクトルの中間を埋める破線のベクトルで示す方位を得ることができる。従って、クロックＣＬＫの周波数を変更することなく、フラックスゲート磁力計の方位の測定にかかる分解能を２倍の精度に向上させることが可能となる。これはｎ＝３の場合に限定されるものではなく、カウント値のビット数が１ビット増加することにより、当該カウント値から得られる情報量が２倍に増加することに起因するものである。
【００４１】
以上より、本発明の信号検出回路によれば、クロックＣＬＫの周波数を変更することなく、２個のｎビットのカウンタと加算器を用意することで、ｎ＋１ビットのカウンタをクロックＣＬＫの周波数よりも高い周波数のクロックでカウントしたのと等価の結果を得ることができる。そのため、フラックスゲート磁力計において、方位に関して２倍の情報量を有する方位データを得ることができる。この際、クロックＣＬＫの周波数をそのまま使用できるため、クロックのための新たな発振源を用意する必要がなく、また、クロック周波数を高くしないためノイズの発生を抑えてフラックスゲート磁力計の誤動作を防止し、正確な方位データを求めることができる。更に、クロックＣＬＫの周波数を変更せずに、フラックスゲート磁力計の方位の測定にかかる分解能を２倍の精度に向上させることができる。
【００４２】
また、第１クロック及び第２クロックは互いに逆相であって、カウント回路３５から出力されるカウント値は第１クロック及び第２クロックの半周期単位でインクリメントされる。つまり、カウント回路３５から出力されるカウント値は常に同一間隔で変化するため、制御回路４１内のメモリ４１１に確実に記憶され、マイクロコンピュータ７１による方位を求めるための演算処理が正確なものとなる。
【００４３】
また、第２クロックは第１クロックを反転させたクロックである。つまり、２つの第１及び第２クロックを発生するため、他走発振の場合には１つのクロックＣＬＫを用意すればよく、自走発振の場合には１個の発振回路を用意すればよく、これにより部品点数を減らすことができる。特に本発明の信号検出回路を集積化する場合、第１及び第２クロックを得るために、他走発振のクロックＣＬＫを使用する際にはクロック入力端子が１端子で済み、自走発振のクロックＣＬＫを使用する際には１個の発振回路を用意すればよく、これに伴い、チップ面積を減らすことができる。
【００４４】
また、クロックＣＬＫと第１カウンタ３５２及び第２カウンタ３５３の入力の間にＡＮＤゲート３５１を介在させたことから、第１カウンタ３５２及び第２カウンタ３５３がカウントを行う期間を正確に定めることができる。よってマイクロコンピュータ７１は正確なカウント値に相当する方位データに基づいて方位を正確に定めることができる。
【００４５】
＝＝＝その他の実施形態＝＝＝
以上、本発明にかかる一実施形態につき説明したが、上記の実施形態の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることは勿論である。
【００４６】
例えば、図１の構成例では、入力クロックはクロックＣＬＫのみであったが、それに限定されるものではない。逆相の状態にある独立した第１クロック及び第２クロックを第１カウンタ、第２カウンタの各々に入力してもよい。また、第１クロック及び第２クロックを独立したクロックとする場合、上記の逆相のみならず、周期が同じであれば位相が逆相以外で異なっているだけでもよく、第１カウンタ及び第２カウンタはそれぞれ、第１クロックの立上がりと第２クロックの立上がり、第１クロックの立上がりと第２クロックの立下がり、第１クロックの立下がりと第２クロックの立上がり、第１クロックの立下りと第２クロックの立下がりの組み合わせでカウントを行うようにしてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の磁気センサの信号検出回路に用いられるカウント回路の構成例を示すブロック図である。
【図２】図１に示すカウント回路の動作を示すタイミングチャートである。
【図３】本発明の一実施形態として説明するフラックスゲート磁力計の構成を示す図である。
【図４】本実施形態のフラックスゲート磁力計の動作を示すタイミングチャートである。
【図５】方位データに基づき特定される方位を示す図である。
【符号の説明】
【００４８】
３３ 差動増幅器
３４ コンパレータ
３５ カウント回路
３５１ ＡＮＤゲート
３５２ 第１カウンタ
３５３ 第２カウンタ
【特許請求の範囲】
【請求項１】
磁気センサの検出コイルの出力電圧が印加される差動増幅器と、
前記差動増幅器の出力電圧に隣接する２つのスパイク状電圧が発生する期間は一方の論理レベルとなるデジタル信号を出力するコンパレータと、
前記コンパレータが前記一方の論理レベルのデジタル信号を出力する期間、カウント動作を行うカウント回路と、を備え、
前記カウント回路は、
所定周波数の第１クロックをカウントする第１カウンタと、
前記第１クロックに対して周波数が同一で位相が異なる第２クロックをカウントする、前記第１カウンタのビット数と同一ビット数の第２カウンタと、
前記第１カウンタ及び前記第２カウンタの各カウント値を加算する加算器と、を有する
ことを特徴とする信号検出回路。
【請求項２】
前記第１クロック及び前記第２クロックは逆相であり、
前記第１カウンタは前記第１クロックの一方の論理レベルから他方の論理レベルへの変化をカウントし、
前記第２カウンタは前記第２クロックの前記一方の論理レベルから前記他方の論理レベルへの変化をカウントする、
ことを特徴とする請求項１に記載の信号検出回路。
【請求項３】
前記第２クロックは前記第１クロックの反転クロックである、
ことを特徴とする請求項２に記載の信号検出回路。
【請求項４】
前記第１カウンタ及び前記第２カウンタに対する前記第１クロック及び前記第２クロックの入力を一定期間許可するゲート回路、
を備えたことを特徴とする請求項１乃至３の何れかに記載の信号検出回路。
【請求項１】
磁気センサの検出コイルの出力電圧が印加される差動増幅器と、
前記差動増幅器の出力電圧に隣接する２つのスパイク状電圧が発生する期間は一方の論理レベルとなるデジタル信号を出力するコンパレータと、
前記コンパレータが前記一方の論理レベルのデジタル信号を出力する期間、カウント動作を行うカウント回路と、を備え、
前記カウント回路は、
所定周波数の第１クロックをカウントする第１カウンタと、
前記第１クロックに対して周波数が同一で位相が異なる第２クロックをカウントする、前記第１カウンタのビット数と同一ビット数の第２カウンタと、
前記第１カウンタ及び前記第２カウンタの各カウント値を加算する加算器と、を有する
ことを特徴とする信号検出回路。
【請求項２】
前記第１クロック及び前記第２クロックは逆相であり、
前記第１カウンタは前記第１クロックの一方の論理レベルから他方の論理レベルへの変化をカウントし、
前記第２カウンタは前記第２クロックの前記一方の論理レベルから前記他方の論理レベルへの変化をカウントする、
ことを特徴とする請求項１に記載の信号検出回路。
【請求項３】
前記第２クロックは前記第１クロックの反転クロックである、
ことを特徴とする請求項２に記載の信号検出回路。
【請求項４】
前記第１カウンタ及び前記第２カウンタに対する前記第１クロック及び前記第２クロックの入力を一定期間許可するゲート回路、
を備えたことを特徴とする請求項１乃至３の何れかに記載の信号検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−２９２３２５（Ｐ２００８−２９２３２５Ａ）
【公開日】平成２０年１２月４日（２００８．１２．４）
【国際特許分類】
【出願番号】特願２００７−１３８４０１（Ｐ２００７−１３８４０１）
【出願日】平成１９年５月２４日（２００７．５．２４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２０年１２月４日（２００８．１２．４）
【国際特許分類】
【出願日】平成１９年５月２４日（２００７．５．２４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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