信号選択回路、可変遅延回路
【課題】選択する信号によって入力から出力までの時間がばらつく現象の発生を抑制できる技術を提供する。
【解決手段】M個の入力信号の一つを出力端子に選択出力することができるセレクタを複数並設し、MN個の入力端子からMN-1個の出力を選択する第１セレクタ階層から、順次乗数Nを１つずつ減らすようにして、一つのセレクタからなる第Nセレクタ階層までを階層的に構築する。セレクタ層101と、第１セレクタ階層から第Nセレクタ階層までの各階層間を配線すると共に、各セレクタの入出力端子間の配線を、各セレクタのmm≦M番目の入力端子に対する配線とm´番目の入力端子に対する配線とが交差するように配線する配線層102とを備える。
【解決手段】M個の入力信号の一つを出力端子に選択出力することができるセレクタを複数並設し、MN個の入力端子からMN-1個の出力を選択する第１セレクタ階層から、順次乗数Nを１つずつ減らすようにして、一つのセレクタからなる第Nセレクタ階層までを階層的に構築する。セレクタ層101と、第１セレクタ階層から第Nセレクタ階層までの各階層間を配線すると共に、各セレクタの入出力端子間の配線を、各セレクタのmm≦M番目の入力端子に対する配線とm´番目の入力端子に対する配線とが交差するように配線する配線層102とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号選択回路における回路設計技術に関するものである。
【背景技術】
【０００２】
遅延時間の異なる複数通りの遅延信号の内から任意の１つの遅延信号を選択出力する可変遅延回路では、単調増加回路によって単調増加する所望の数（例えば、２５６通り）の遅延信号を生成し、当該生成した所望の数の遅延信号の内いずれか１つを信号選択回路により選択して出力する。図５は、可変遅延回路において用いられている従来の信号選択回路の一般的な回路構成を示す図である。図５では、単調増加回路にて生成された２５６通りの遅延信号を入力とし、これら遅延信号の内から所望の１つの信号を選択して出力する構成となっている。
【０００３】
上述のような可変遅延回路において、単調増加回路に関しては、Ｄｅｌａｙを配列することにより、段階的に増加する遅延信号の遅延時間の増加量を均等にすることができる。図６は、単調増加回路にて生成された２５６通りの遅延信号Ｄ［０］〜Ｄ［２５５］の信号波形について説明するための図である。
【０００４】
図６では、単調増加回路にて生成された遅延信号Ｄ［０］と遅延信号Ｄ［１］との遅延時間の差はｄｔ、遅延信号Ｄ［１］と遅延信号Ｄ［２］との遅延時間の差はｄｔとなっており、それぞれの遅延信号の遅延時間の増加量が均等になっていることがわかる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
遅延信号のように信号の遅延時間そのものが重要な意味をもつような信号の場合、当該信号が信号選択回路に入力されてから選択出力されるまでの所要時間（伝達時間）は、複数の遅延信号Ｄ［０］〜Ｄ［２５５］の内いずれを選択した場合でも同等である（ばらつきがない）ことが好ましい。
【０００６】
一般に、選択する遅延信号によって信号選択回路に入力されてから選択出力されるまでの所要時間のばらつきが発生することを抑制するため、セレクタの適切な配置及び等長配線による調整が行われているが、このような調整を実施した場合においても、上述のような選択される遅延信号毎の信号伝達時間のばらつきは生じてしまう。
【０００７】
図７は、信号選択回路を構成する個々のセレクタに起因する信号伝達時間のばらつきについて説明するための図である。一般に、信号選択回路を構成するセレクタでは、そのセレクタにおける入力スルー（セレクタの入力端子に対して入力される信号の傾き）と出力負荷（そのセレクタで選択された信号の出力先（配線およびセレクタ）の容量）の影響により、入力Ｐｏｒｔから出力Ｐｏｒｔまで信号が伝達される時間が、一方の入力Ｐｏｒｔ（Ａ−Ｐｏｒｔ）から出力Ｐｏｒｔ（Ｚ−Ｐｏｒｔ）までと他方の入力Ｐｏｒｔ（Ｂ−Ｐｒｏｔ）から出力Ｐｏｒｔ（Ｚ−Ｐｏｒｔ）までとで異なっている。なお、図５に示すような左右対称なツリー構造となっている回路では、全てのセレクタにおいて上述と同様な入力端子に依存する信号伝達時間の差異が生ずる。
【０００８】
図５に示すような従来の信号選択回路を可変遅延回路に適用した場合、複数の遅延信号Ｄ［０］〜Ｄ［２５５］は、信号選択回路に入力されてから出力されるまでに通る経路（経由するセレクタの入力端子）がそれぞれ異なる。よって、単調増加回路で生成された遅延信号の遅延時間の増加量が均等になっていたとしても、当該複数の遅延信号の内から所望の信号を信号選択回路にて選択して出力する際、当該遅延信号が信号選択回路に入力されてから出力されるまでの所要時間が、選択される遅延信号がどれであるかによってばらついてしまう。
【０００９】
図８は、従来の信号選択回路における信号伝達時間のばらつきについて説明するための図である。同図では説明の便宜上、１６通りの遅延信号（Ｄ［０］〜Ｄ［１５］）の中から所望の遅延信号を選択出力する信号選択回路を示している。また、同図における各セレクタ（台形で図示）におけるＡとはＡ−Ｐｏｒｔを意味し、ＢとはＢ−Ｐｏｒｔを意味する。
【００１０】
同図に示す従来の信号選択回路では、例えば遅延信号Ｄ［７］を選択出力しようとする場合、遅延信号Ｄ［７］は、信号選択回路から出力されるまでの間に各セレクタの入力端子をＢ、Ｂ、Ｂ、Ａの順に経由する（点線参照）。一方、遅延信号Ｄ［７］に隣接する遅延信号Ｄ［８］を選択出力しようとする場合、遅延信号Ｄ［８］は、信号選択回路から出力されるまでの間に各セレクタの入力端子をＡ、Ａ、Ａ、Ｂの順に経由する（太線参照）。すなわち、遅延信号Ｄ［７］と遅延信号Ｄ［８］とは、複数の遅延信号の中で最も近接する遅延量をもつ信号であるにも拘らず、出力されるまでに経由する入力端子が大幅に異なるため（経路が異なる入力端子に偏っている）、両者間の信号選択回路への入力から出力までの所要時間は大きく異なってしまう。この現象は、遅延信号Ｄ［３］と遅延信号Ｄ［４］、遅延信号Ｄ［１１］と遅延信号Ｄ［１２］の間でも生じる。また、このように遅延信号が一方の入力端子に偏って入力されることによる遅延信号間の信号選択回路への入力から出力までの所要時間のバラツキの影響は、入力される遅延信号の種類が多くなるほど（複数のセレクタにより構成される階層が深くなるほど）顕著になる。
【００１１】
ここで、仮にＡ−ＰｏｒｔからＺ−Ｐｏｒｔまでの信号伝達時間を１ｎｓ、Ｂ−ＰｏｒｔからＺ−Ｐｏｒｔまでの信号伝達時間を１．１ｎｓとした場合、図５に示したような信号選択回路ではセレクタ８個を通過させることになり、上記信号伝達時間の差が累積される。経路の信号伝達時間の差を遅延信号Ｄ［ｎ］の伝達時間と遅延信号Ｄ［ｎ−１］の伝達時間との差であらわした場合、−０．６〜＋０．１ｎｓと０．７ｎｓものばらつきを生じてしまう。図９は、複数（２５６通り）の遅延信号それぞれの間で生ずる従来の信号選択回路内での伝達時間の差を示すグラフである。同図に示すように、従来の信号選択回路では、経路毎の信号伝達時間にばらつきがあり、特に遅延信号が経由する入力端子の差異が最も大きい遅延信号Ｄ［１２７］と遅延信号Ｄ［１２８］との間で信号伝達時間の差が最大となっていることが分かる。
【００１２】
本発明は上述した問題点を解決するためになされたものであり、複数の入力信号の内から所望の信号を選択する場合において、選択する信号によって入力から出力までの時間がばらつく現象の発生を抑制することのできる技術を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決するため、本発明に係る信号選択回路は、Ｍ個の入力端子に対して一つの出力端子を有し、Ｍ個の入力信号の一つを前記出力端子に選択出力することができるセレクタを複数並設することで、ＭN個の入力端子からＭN-1個の出力を選択する第１セレクタ階層から、順次乗数Ｎを１つずつ減らすようにして、一つのセレクタからなる第Ｎセレクタ階層までを階層的に構築することで、第１セレクタ階層に設けられるＭN個の入力端子の１つに入力される信号を第Ｎセレクタ階層の一つの出力端子から選択出力するセレクタ層と、前記第１セレクタ階層から第Ｎセレクタ階層までの各階層間を配線すると共に、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタのｍ（ｍ≦Ｍ）番目の入力端子に対して信号を入力する配線と該各セレクタのｍ番目の入力端子と異なるｍ´番目の入力端子に対して信号を入力する配線とが交差するように配線する配線層とを備えてなることを特徴とするものである。
【００１４】
また、上述のような構成の信号選択回路において、前記配線層は、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタの１番目の入力端子に対して信号を入力する配線と該各セレクタのＭ番目の入力端子に対して信号を入力する配線とが交差するように配線することを特徴とするものである。
【００１５】
また、上述のような構成の信号選択回路において、前記第ｎセレクタ階層とは、ｋを１又は２、ｈを０以上の整数とするとき、第ｋ＋２ｈ（ｋ＋２ｈ＜Ｎ）番目の各セレクタ階層であることを特徴とするものである。
【００１６】
また、上述のような構成の信号選択回路において、前記セレクタは、２個の入力端子に対して一つの出力端子を有するものであり、前記第１セレクタ階層は、少なくとも３２個の入力端子を有することを特徴とするものである。
【００１７】
また、本発明に係る可変遅延回路は、上述のような構成の信号選択回路と、前記第１セレクタ階層におけるＭN個の入力端子に対して、前記複数の入力信号として遅延時間が互いに異なるＭN個の遅延信号を入力する遅延信号入力部とを備えてなることを特徴とするものである。
【発明の効果】
【００１８】
以上に詳述したように本発明によれば、複数の入力信号の内から所望の信号を選択する場合において、選択する信号によって入力から出力までの時間がばらつく現象の発生を抑制することのできる技術を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２０】
（第１の実施の形態）
まず、本発明の第１の実施の形態による信号選択回路およびこれを備えた可変遅延回路について説明する。図１は本発明の第１の実施の形態による可変遅延回路の回路構成を示す図、図２は本実施の形態による可変遅延回路の効果について説明するための図である。
【００２１】
本実施の形態による可変遅延回路１は、セレクタ層１０１、配線層１０２および遅延信号入力部（単調増加回路）１０３を備えてなる構成となっている（図１および図２参照）。
【００２２】
セレクタ層１０１は、Ｍ個の入力端子に対して一つの出力端子を有し、Ｍ個の入力信号の一つを出力端子に選択出力することができるセレクタ（図１にて台形で示す。）を複数並設することで、ＭN個の入力端子からＭN-1個の出力を選択する第１セレクタ階層から、順次乗数Ｎを１つずつ減らすようにして、一つのセレクタからなる第Ｎセレクタ階層までを階層的に構築することで、第１セレクタ階層に設けられるＭN個の入力端子の１つに入力される信号を第Ｎセレクタ階層の一つの出力端子から選択出力する役割を有している。
【００２３】
ここでは、各セレクタは、２個の入力端子（Ａ−ｐｏｒｔおよびＢ−ｐｏｒｔ）に対して一つの出力端子を有している。また、第１セレクタ階層は、少なくとも３２個（図１に示す例では２５６個）の入力端子を有している。よって、ここではＭ＝２、Ｎ＝８である。
【００２４】
配線層１０２は、第１セレクタ階層から第Ｎセレクタ階層までの各階層間（隣接する階層のセレクタの出力端子と入力端子との間）を配線すると共に、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタ（図１における白色のセレクタ）の出力端子から第ｎ＋１セレクタ階層を構成する各セレクタ（図１における斜線のセレクタ）の入力端子に対して信号を入力する配線を、該各セレクタのｍ（ｍ≦Ｍ）番目の入力端子に対して信号を入力する配線と該各セレクタのｍ番目の入力端子と異なるｍ´番目の入力端子に対して信号を入力する配線とが交差するように配線する役割を有している。
【００２５】
なおここでは、配線層１０２は、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタの１番目（Ｍ個配列されている入力端子の内の一端側の入力端子）の入力端子（Ａ−ｐｏｒｔ）に対して信号を入力する配線と該各セレクタの２番目（Ｍ番目、すなわちＭ個配列されている入力端子の内の他端側の入力端子）の入力端子（Ｂ−ｐｏｒｔ）に対して信号を入力する配線とが交差するように配線している。
【００２６】
遅延信号入力部１０３は、第１セレクタ階層における２５６（ＭN）個の入力端子に対して、複数の入力信号として遅延時間が互いに異なる２５６（ＭN）個の遅延信号を入力する役割を有している。
【００２７】
また、本実施の形態による信号選択回路では、第ｎセレクタ階層は、ｋを１、ｈを０以上の整数とするとき、第ｋ＋２ｈ（ｋ＋２ｈ＜Ｎ）番目の各セレクタ階層（第１セレクタ階層、第３セレクタ階層、第５セレクタ階層・・・）となっている。
【００２８】
続いて、図２を参照しつつ、本実施の形態における、選択される遅延信号毎の信号伝達時間のばらつきを抑制する原理について説明する。同図では説明の便宜上、１６通りの遅延信号（Ｄ［０］〜Ｄ［１５］）の中から所望の遅延信号を選択出力する信号選択回路を示している。
【００２９】
本実施の形態による信号選択回路では、セレクタ層１０１における３つのセレクタＳ１、Ｓ２およびＳ９に着目すると、遅延信号Ｄ［０］の経路は、セレクタＳ１の入力端子Ａ、セレクタＳ９の入力端子Ｂとなり、遅延信号Ｄ［１］の経路は、セレクタＳ１の入力端子Ｂ、セレクタＳ９の入力端子Ｂとなり、遅延信号Ｄ［２］の経路は、セレクタＳ２の入力端子Ａ、セレクタＳ９の入力端子Ａとなり、遅延信号Ｄ［３］の経路は、セレクタＳ２の入力端子Ｂ、セレクタＳ９の入力端子Ａとなる。すなわち、本実施の形態による信号選択回路では、２階層目のセレクタ（Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２）の出力端子までの信号伝達時間は、遅延信号Ｄ［０］、遅延信号Ｄ［３］、遅延信号Ｄ［４］、遅延信号Ｄ［７］、遅延信号Ｄ［８］、遅延信号Ｄ［１１］、遅延信号Ｄ［１２］、遅延信号Ｄ［１５］で等しい。
【００３０】
次に、７個のセレクタＳ１〜Ｓ４、Ｓ９、Ｓ１０およびＳ１３に着目すると、上述のように、遅延信号Ｄ［０］、遅延信号Ｄ［３］、遅延信号Ｄ［４］および遅延信号Ｄ［７］に関しては、２段目のセレクタ（Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２）の出力端子までの信号伝達時間が同じであるため、遅延信号Ｄ［０］および遅延信号Ｄ［３］と遅延信号Ｄ［４］および遅延信号Ｄ［７］との間での信号伝達時間の相違は、セレクタＳ１３にて生じる時間差のみとなる。すなわち、上述の７個のセレクタ（３階層のセレクタ）についても、２階層のセレクタの場合に生ずる信号伝達時間のばらつきと同様の範囲に収まることが分かる。
【００３１】
続いて、１５個のセレクタＳ１〜Ｓ１５に着目すると、上述したように、遅延信号がセレクタ１３およびセレクタ１４から出力された時点では、セレクタ１つ分の時間差しか生じていないため、セレクタ１５から出力されたときも、遅延信号間には、セレクタ２階層分（例えばセレクタＳ１、Ｓ２およびＳ９）を経由する場合と同様の時間差しか生じない。
【００３２】
なお、図２ではセレクタの階層が偶数（第１セレクタ階層〜第４セレクタ階層）である例を示したが、セレクタの階層が奇数である場合には、セレクタ奇数段の場合は最下層のセレクタ１段分の時間差となる。すなわち、セレクタの階層が偶数である場合、奇数である場合に拘らず、またセレクタの階層が何階層であるかに拘らず、セレクタの階層が２階層である場合の遅延信号間の伝達時間の差を上回ることがない。
【００３３】
また、各セレクタにおけるＡ−ｐｏｒｔからＺ−ｐｏｒｔまでの信号伝達時間をＸ、Ｂ−ｐｏｒｔからＺ−ｐｏｒｔまでの信号伝達時間をＹ、セレクタの階層数をＬとしたとき、複数の遅延信号それぞれの間で生ずる信号選択回路内での伝達時間の差の最大値Ｑおよび最小値Ｒは、
Q = Y - X ・・・（１）
R = ((Y*1)+(X*(L-1))-((X*1)+(Y*(L-1)) ・・・（２）
となり、複数の遅延信号それぞれの間で生ずる信号選択回路内での伝達時間の差のばらつきＢは、
B = Q−R ・・・（３）
で表される。ここで、従来の信号選択回路におけるばらつきＢｊは、
Bj = (Y-X)-(((Y*1)+(X*(L-1))-((X*1)+(Y*(L-1))) ・・・（４）
本実施の形態による信号選択回路におけるばらつきＢｈは、
Bh = (Y-X)-2*(X-Y) ・・・（５）
で求められ、セレクタの階層数Ｌが５以上（第１セレクタ階層における入力端子の数が３２以上）である場合に本実施の形態での信号選択回路による効果が顕著となることが分かる。
【００３４】
図３は、複数の遅延信号それぞれの間で生ずる信号選択回路内での伝達時間の差を示すグラフである。同図に示すように、本実施の形態による可変遅延回路１では、−０．２〜＋０．１ｎｓと０．３ｎｓのばらつきに抑えられていることが分かる。
【００３５】
（第２の実施の形態）
続いて、本発明の第２の実施の形態による信号選択回路およびこれを備えた可変遅延回路１’について説明する。本実施の形態は、上述の第１の実施の形態の変形例である。以下、第１の実施の形態にてすでに述べた部分と同一の部分については同一符号を付し、説明は割愛する。
【００３６】
図４は、本発明の第２の実施の形態による信号選択回路の回路構成を示す図である。本実施の形態による信号選択回路では、第ｎセレクタ階層は、ｋを２、ｈを０以上の整数とするとき、第ｋ＋２ｈ（ｋ＋２ｈ＜Ｎ）番目の各セレクタ階層（第２セレクタ階層、第４セレクタ階層、第６セレクタ階層）となっている（白色の台形で図示）。
【００３７】
このように、第１の実施の形態とは異なるセレクタ階層の入力端子への信号入力線を交差させる構成とすることによっても、第１の実施の形態と同様の効果を奏することができる。
【００３８】
また、上述の各実施の形態では、各セレクタが２入力１出力である例を挙げたが、これに限られるものではなく、例えば３入力１出力、４入力１出力であってもよい。また、各セレクタの入力端子が３つ以上である場合、信号入力線を交差させる入力端子は、セレクタの両端に位置する２つの入力端子のうち少なくともいずれかを含むことが好ましい。
【００３９】
以上のように、本実施の形態によれば、信号選択回路に入力された信号が経由するセレクタが異なることにより生じる遅延時間のばらつきを抑えることができる。また、このような信号選択回路を適用することにより、段階的に均等に増加する遅延時間での信号を出力することのできる可変遅延回路を、大幅なレイアウト変更等を行うことなく実現することができる。
【００４０】
なお、本実施の形態では、可変遅延回路において適用される信号選択回路として説明したが、これに限られるものではなく、複数の入力信号の内いずれかを選択して出力する際に、選択される信号の伝達時間のばらつきを抑えたいような場合には適用可能である。
【００４１】
本発明を特定の態様により詳細に説明したが、本発明の精神および範囲を逸脱しないかぎり、様々な変更および改質がなされ得ることは、当業者には自明であろう。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態による可変遅延回路の回路構成を示す図である。
【図２】本実施の形態による可変遅延回路の効果について説明するための図である。
【図３】複数の遅延信号それぞれの間で生ずる信号選択回路内での伝達時間の差を示すグラフである。
【図４】本発明の第２の実施の形態による信号選択回路の回路構成を示す図である。
【図５】可変遅延回路において用いられている従来の信号選択回路の一般的な回路構成を示す図である。
【図６】単調増加回路にて生成された２５６通りの遅延信号Ｄ［０］〜Ｄ［２５５］の信号波形について説明するための図である。
【図７】信号選択回路を構成する個々のセレクタに起因する信号伝達時間のばらつきについて説明するための図である。
【図８】従来の信号選択回路における信号伝達時間のばらつきについて説明するための図である。
【図９】複数の遅延信号それぞれの間で生ずる従来の信号選択回路内での伝達時間の差を示すグラフである。
【符号の説明】
【００４３】
１ 可変遅延回路、１０１ セレクタ層、１０２ 配線層、１０３ 遅延信号入力部。
【技術分野】
【０００１】
本発明は、信号選択回路における回路設計技術に関するものである。
【背景技術】
【０００２】
遅延時間の異なる複数通りの遅延信号の内から任意の１つの遅延信号を選択出力する可変遅延回路では、単調増加回路によって単調増加する所望の数（例えば、２５６通り）の遅延信号を生成し、当該生成した所望の数の遅延信号の内いずれか１つを信号選択回路により選択して出力する。図５は、可変遅延回路において用いられている従来の信号選択回路の一般的な回路構成を示す図である。図５では、単調増加回路にて生成された２５６通りの遅延信号を入力とし、これら遅延信号の内から所望の１つの信号を選択して出力する構成となっている。
【０００３】
上述のような可変遅延回路において、単調増加回路に関しては、Ｄｅｌａｙを配列することにより、段階的に増加する遅延信号の遅延時間の増加量を均等にすることができる。図６は、単調増加回路にて生成された２５６通りの遅延信号Ｄ［０］〜Ｄ［２５５］の信号波形について説明するための図である。
【０００４】
図６では、単調増加回路にて生成された遅延信号Ｄ［０］と遅延信号Ｄ［１］との遅延時間の差はｄｔ、遅延信号Ｄ［１］と遅延信号Ｄ［２］との遅延時間の差はｄｔとなっており、それぞれの遅延信号の遅延時間の増加量が均等になっていることがわかる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
遅延信号のように信号の遅延時間そのものが重要な意味をもつような信号の場合、当該信号が信号選択回路に入力されてから選択出力されるまでの所要時間（伝達時間）は、複数の遅延信号Ｄ［０］〜Ｄ［２５５］の内いずれを選択した場合でも同等である（ばらつきがない）ことが好ましい。
【０００６】
一般に、選択する遅延信号によって信号選択回路に入力されてから選択出力されるまでの所要時間のばらつきが発生することを抑制するため、セレクタの適切な配置及び等長配線による調整が行われているが、このような調整を実施した場合においても、上述のような選択される遅延信号毎の信号伝達時間のばらつきは生じてしまう。
【０００７】
図７は、信号選択回路を構成する個々のセレクタに起因する信号伝達時間のばらつきについて説明するための図である。一般に、信号選択回路を構成するセレクタでは、そのセレクタにおける入力スルー（セレクタの入力端子に対して入力される信号の傾き）と出力負荷（そのセレクタで選択された信号の出力先（配線およびセレクタ）の容量）の影響により、入力Ｐｏｒｔから出力Ｐｏｒｔまで信号が伝達される時間が、一方の入力Ｐｏｒｔ（Ａ−Ｐｏｒｔ）から出力Ｐｏｒｔ（Ｚ−Ｐｏｒｔ）までと他方の入力Ｐｏｒｔ（Ｂ−Ｐｒｏｔ）から出力Ｐｏｒｔ（Ｚ−Ｐｏｒｔ）までとで異なっている。なお、図５に示すような左右対称なツリー構造となっている回路では、全てのセレクタにおいて上述と同様な入力端子に依存する信号伝達時間の差異が生ずる。
【０００８】
図５に示すような従来の信号選択回路を可変遅延回路に適用した場合、複数の遅延信号Ｄ［０］〜Ｄ［２５５］は、信号選択回路に入力されてから出力されるまでに通る経路（経由するセレクタの入力端子）がそれぞれ異なる。よって、単調増加回路で生成された遅延信号の遅延時間の増加量が均等になっていたとしても、当該複数の遅延信号の内から所望の信号を信号選択回路にて選択して出力する際、当該遅延信号が信号選択回路に入力されてから出力されるまでの所要時間が、選択される遅延信号がどれであるかによってばらついてしまう。
【０００９】
図８は、従来の信号選択回路における信号伝達時間のばらつきについて説明するための図である。同図では説明の便宜上、１６通りの遅延信号（Ｄ［０］〜Ｄ［１５］）の中から所望の遅延信号を選択出力する信号選択回路を示している。また、同図における各セレクタ（台形で図示）におけるＡとはＡ−Ｐｏｒｔを意味し、ＢとはＢ−Ｐｏｒｔを意味する。
【００１０】
同図に示す従来の信号選択回路では、例えば遅延信号Ｄ［７］を選択出力しようとする場合、遅延信号Ｄ［７］は、信号選択回路から出力されるまでの間に各セレクタの入力端子をＢ、Ｂ、Ｂ、Ａの順に経由する（点線参照）。一方、遅延信号Ｄ［７］に隣接する遅延信号Ｄ［８］を選択出力しようとする場合、遅延信号Ｄ［８］は、信号選択回路から出力されるまでの間に各セレクタの入力端子をＡ、Ａ、Ａ、Ｂの順に経由する（太線参照）。すなわち、遅延信号Ｄ［７］と遅延信号Ｄ［８］とは、複数の遅延信号の中で最も近接する遅延量をもつ信号であるにも拘らず、出力されるまでに経由する入力端子が大幅に異なるため（経路が異なる入力端子に偏っている）、両者間の信号選択回路への入力から出力までの所要時間は大きく異なってしまう。この現象は、遅延信号Ｄ［３］と遅延信号Ｄ［４］、遅延信号Ｄ［１１］と遅延信号Ｄ［１２］の間でも生じる。また、このように遅延信号が一方の入力端子に偏って入力されることによる遅延信号間の信号選択回路への入力から出力までの所要時間のバラツキの影響は、入力される遅延信号の種類が多くなるほど（複数のセレクタにより構成される階層が深くなるほど）顕著になる。
【００１１】
ここで、仮にＡ−ＰｏｒｔからＺ−Ｐｏｒｔまでの信号伝達時間を１ｎｓ、Ｂ−ＰｏｒｔからＺ−Ｐｏｒｔまでの信号伝達時間を１．１ｎｓとした場合、図５に示したような信号選択回路ではセレクタ８個を通過させることになり、上記信号伝達時間の差が累積される。経路の信号伝達時間の差を遅延信号Ｄ［ｎ］の伝達時間と遅延信号Ｄ［ｎ−１］の伝達時間との差であらわした場合、−０．６〜＋０．１ｎｓと０．７ｎｓものばらつきを生じてしまう。図９は、複数（２５６通り）の遅延信号それぞれの間で生ずる従来の信号選択回路内での伝達時間の差を示すグラフである。同図に示すように、従来の信号選択回路では、経路毎の信号伝達時間にばらつきがあり、特に遅延信号が経由する入力端子の差異が最も大きい遅延信号Ｄ［１２７］と遅延信号Ｄ［１２８］との間で信号伝達時間の差が最大となっていることが分かる。
【００１２】
本発明は上述した問題点を解決するためになされたものであり、複数の入力信号の内から所望の信号を選択する場合において、選択する信号によって入力から出力までの時間がばらつく現象の発生を抑制することのできる技術を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決するため、本発明に係る信号選択回路は、Ｍ個の入力端子に対して一つの出力端子を有し、Ｍ個の入力信号の一つを前記出力端子に選択出力することができるセレクタを複数並設することで、ＭN個の入力端子からＭN-1個の出力を選択する第１セレクタ階層から、順次乗数Ｎを１つずつ減らすようにして、一つのセレクタからなる第Ｎセレクタ階層までを階層的に構築することで、第１セレクタ階層に設けられるＭN個の入力端子の１つに入力される信号を第Ｎセレクタ階層の一つの出力端子から選択出力するセレクタ層と、前記第１セレクタ階層から第Ｎセレクタ階層までの各階層間を配線すると共に、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタのｍ（ｍ≦Ｍ）番目の入力端子に対して信号を入力する配線と該各セレクタのｍ番目の入力端子と異なるｍ´番目の入力端子に対して信号を入力する配線とが交差するように配線する配線層とを備えてなることを特徴とするものである。
【００１４】
また、上述のような構成の信号選択回路において、前記配線層は、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタの１番目の入力端子に対して信号を入力する配線と該各セレクタのＭ番目の入力端子に対して信号を入力する配線とが交差するように配線することを特徴とするものである。
【００１５】
また、上述のような構成の信号選択回路において、前記第ｎセレクタ階層とは、ｋを１又は２、ｈを０以上の整数とするとき、第ｋ＋２ｈ（ｋ＋２ｈ＜Ｎ）番目の各セレクタ階層であることを特徴とするものである。
【００１６】
また、上述のような構成の信号選択回路において、前記セレクタは、２個の入力端子に対して一つの出力端子を有するものであり、前記第１セレクタ階層は、少なくとも３２個の入力端子を有することを特徴とするものである。
【００１７】
また、本発明に係る可変遅延回路は、上述のような構成の信号選択回路と、前記第１セレクタ階層におけるＭN個の入力端子に対して、前記複数の入力信号として遅延時間が互いに異なるＭN個の遅延信号を入力する遅延信号入力部とを備えてなることを特徴とするものである。
【発明の効果】
【００１８】
以上に詳述したように本発明によれば、複数の入力信号の内から所望の信号を選択する場合において、選択する信号によって入力から出力までの時間がばらつく現象の発生を抑制することのできる技術を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２０】
（第１の実施の形態）
まず、本発明の第１の実施の形態による信号選択回路およびこれを備えた可変遅延回路について説明する。図１は本発明の第１の実施の形態による可変遅延回路の回路構成を示す図、図２は本実施の形態による可変遅延回路の効果について説明するための図である。
【００２１】
本実施の形態による可変遅延回路１は、セレクタ層１０１、配線層１０２および遅延信号入力部（単調増加回路）１０３を備えてなる構成となっている（図１および図２参照）。
【００２２】
セレクタ層１０１は、Ｍ個の入力端子に対して一つの出力端子を有し、Ｍ個の入力信号の一つを出力端子に選択出力することができるセレクタ（図１にて台形で示す。）を複数並設することで、ＭN個の入力端子からＭN-1個の出力を選択する第１セレクタ階層から、順次乗数Ｎを１つずつ減らすようにして、一つのセレクタからなる第Ｎセレクタ階層までを階層的に構築することで、第１セレクタ階層に設けられるＭN個の入力端子の１つに入力される信号を第Ｎセレクタ階層の一つの出力端子から選択出力する役割を有している。
【００２３】
ここでは、各セレクタは、２個の入力端子（Ａ−ｐｏｒｔおよびＢ−ｐｏｒｔ）に対して一つの出力端子を有している。また、第１セレクタ階層は、少なくとも３２個（図１に示す例では２５６個）の入力端子を有している。よって、ここではＭ＝２、Ｎ＝８である。
【００２４】
配線層１０２は、第１セレクタ階層から第Ｎセレクタ階層までの各階層間（隣接する階層のセレクタの出力端子と入力端子との間）を配線すると共に、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタ（図１における白色のセレクタ）の出力端子から第ｎ＋１セレクタ階層を構成する各セレクタ（図１における斜線のセレクタ）の入力端子に対して信号を入力する配線を、該各セレクタのｍ（ｍ≦Ｍ）番目の入力端子に対して信号を入力する配線と該各セレクタのｍ番目の入力端子と異なるｍ´番目の入力端子に対して信号を入力する配線とが交差するように配線する役割を有している。
【００２５】
なおここでは、配線層１０２は、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタの１番目（Ｍ個配列されている入力端子の内の一端側の入力端子）の入力端子（Ａ−ｐｏｒｔ）に対して信号を入力する配線と該各セレクタの２番目（Ｍ番目、すなわちＭ個配列されている入力端子の内の他端側の入力端子）の入力端子（Ｂ−ｐｏｒｔ）に対して信号を入力する配線とが交差するように配線している。
【００２６】
遅延信号入力部１０３は、第１セレクタ階層における２５６（ＭN）個の入力端子に対して、複数の入力信号として遅延時間が互いに異なる２５６（ＭN）個の遅延信号を入力する役割を有している。
【００２７】
また、本実施の形態による信号選択回路では、第ｎセレクタ階層は、ｋを１、ｈを０以上の整数とするとき、第ｋ＋２ｈ（ｋ＋２ｈ＜Ｎ）番目の各セレクタ階層（第１セレクタ階層、第３セレクタ階層、第５セレクタ階層・・・）となっている。
【００２８】
続いて、図２を参照しつつ、本実施の形態における、選択される遅延信号毎の信号伝達時間のばらつきを抑制する原理について説明する。同図では説明の便宜上、１６通りの遅延信号（Ｄ［０］〜Ｄ［１５］）の中から所望の遅延信号を選択出力する信号選択回路を示している。
【００２９】
本実施の形態による信号選択回路では、セレクタ層１０１における３つのセレクタＳ１、Ｓ２およびＳ９に着目すると、遅延信号Ｄ［０］の経路は、セレクタＳ１の入力端子Ａ、セレクタＳ９の入力端子Ｂとなり、遅延信号Ｄ［１］の経路は、セレクタＳ１の入力端子Ｂ、セレクタＳ９の入力端子Ｂとなり、遅延信号Ｄ［２］の経路は、セレクタＳ２の入力端子Ａ、セレクタＳ９の入力端子Ａとなり、遅延信号Ｄ［３］の経路は、セレクタＳ２の入力端子Ｂ、セレクタＳ９の入力端子Ａとなる。すなわち、本実施の形態による信号選択回路では、２階層目のセレクタ（Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２）の出力端子までの信号伝達時間は、遅延信号Ｄ［０］、遅延信号Ｄ［３］、遅延信号Ｄ［４］、遅延信号Ｄ［７］、遅延信号Ｄ［８］、遅延信号Ｄ［１１］、遅延信号Ｄ［１２］、遅延信号Ｄ［１５］で等しい。
【００３０】
次に、７個のセレクタＳ１〜Ｓ４、Ｓ９、Ｓ１０およびＳ１３に着目すると、上述のように、遅延信号Ｄ［０］、遅延信号Ｄ［３］、遅延信号Ｄ［４］および遅延信号Ｄ［７］に関しては、２段目のセレクタ（Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２）の出力端子までの信号伝達時間が同じであるため、遅延信号Ｄ［０］および遅延信号Ｄ［３］と遅延信号Ｄ［４］および遅延信号Ｄ［７］との間での信号伝達時間の相違は、セレクタＳ１３にて生じる時間差のみとなる。すなわち、上述の７個のセレクタ（３階層のセレクタ）についても、２階層のセレクタの場合に生ずる信号伝達時間のばらつきと同様の範囲に収まることが分かる。
【００３１】
続いて、１５個のセレクタＳ１〜Ｓ１５に着目すると、上述したように、遅延信号がセレクタ１３およびセレクタ１４から出力された時点では、セレクタ１つ分の時間差しか生じていないため、セレクタ１５から出力されたときも、遅延信号間には、セレクタ２階層分（例えばセレクタＳ１、Ｓ２およびＳ９）を経由する場合と同様の時間差しか生じない。
【００３２】
なお、図２ではセレクタの階層が偶数（第１セレクタ階層〜第４セレクタ階層）である例を示したが、セレクタの階層が奇数である場合には、セレクタ奇数段の場合は最下層のセレクタ１段分の時間差となる。すなわち、セレクタの階層が偶数である場合、奇数である場合に拘らず、またセレクタの階層が何階層であるかに拘らず、セレクタの階層が２階層である場合の遅延信号間の伝達時間の差を上回ることがない。
【００３３】
また、各セレクタにおけるＡ−ｐｏｒｔからＺ−ｐｏｒｔまでの信号伝達時間をＸ、Ｂ−ｐｏｒｔからＺ−ｐｏｒｔまでの信号伝達時間をＹ、セレクタの階層数をＬとしたとき、複数の遅延信号それぞれの間で生ずる信号選択回路内での伝達時間の差の最大値Ｑおよび最小値Ｒは、
Q = Y - X ・・・（１）
R = ((Y*1)+(X*(L-1))-((X*1)+(Y*(L-1)) ・・・（２）
となり、複数の遅延信号それぞれの間で生ずる信号選択回路内での伝達時間の差のばらつきＢは、
B = Q−R ・・・（３）
で表される。ここで、従来の信号選択回路におけるばらつきＢｊは、
Bj = (Y-X)-(((Y*1)+(X*(L-1))-((X*1)+(Y*(L-1))) ・・・（４）
本実施の形態による信号選択回路におけるばらつきＢｈは、
Bh = (Y-X)-2*(X-Y) ・・・（５）
で求められ、セレクタの階層数Ｌが５以上（第１セレクタ階層における入力端子の数が３２以上）である場合に本実施の形態での信号選択回路による効果が顕著となることが分かる。
【００３４】
図３は、複数の遅延信号それぞれの間で生ずる信号選択回路内での伝達時間の差を示すグラフである。同図に示すように、本実施の形態による可変遅延回路１では、−０．２〜＋０．１ｎｓと０．３ｎｓのばらつきに抑えられていることが分かる。
【００３５】
（第２の実施の形態）
続いて、本発明の第２の実施の形態による信号選択回路およびこれを備えた可変遅延回路１’について説明する。本実施の形態は、上述の第１の実施の形態の変形例である。以下、第１の実施の形態にてすでに述べた部分と同一の部分については同一符号を付し、説明は割愛する。
【００３６】
図４は、本発明の第２の実施の形態による信号選択回路の回路構成を示す図である。本実施の形態による信号選択回路では、第ｎセレクタ階層は、ｋを２、ｈを０以上の整数とするとき、第ｋ＋２ｈ（ｋ＋２ｈ＜Ｎ）番目の各セレクタ階層（第２セレクタ階層、第４セレクタ階層、第６セレクタ階層）となっている（白色の台形で図示）。
【００３７】
このように、第１の実施の形態とは異なるセレクタ階層の入力端子への信号入力線を交差させる構成とすることによっても、第１の実施の形態と同様の効果を奏することができる。
【００３８】
また、上述の各実施の形態では、各セレクタが２入力１出力である例を挙げたが、これに限られるものではなく、例えば３入力１出力、４入力１出力であってもよい。また、各セレクタの入力端子が３つ以上である場合、信号入力線を交差させる入力端子は、セレクタの両端に位置する２つの入力端子のうち少なくともいずれかを含むことが好ましい。
【００３９】
以上のように、本実施の形態によれば、信号選択回路に入力された信号が経由するセレクタが異なることにより生じる遅延時間のばらつきを抑えることができる。また、このような信号選択回路を適用することにより、段階的に均等に増加する遅延時間での信号を出力することのできる可変遅延回路を、大幅なレイアウト変更等を行うことなく実現することができる。
【００４０】
なお、本実施の形態では、可変遅延回路において適用される信号選択回路として説明したが、これに限られるものではなく、複数の入力信号の内いずれかを選択して出力する際に、選択される信号の伝達時間のばらつきを抑えたいような場合には適用可能である。
【００４１】
本発明を特定の態様により詳細に説明したが、本発明の精神および範囲を逸脱しないかぎり、様々な変更および改質がなされ得ることは、当業者には自明であろう。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態による可変遅延回路の回路構成を示す図である。
【図２】本実施の形態による可変遅延回路の効果について説明するための図である。
【図３】複数の遅延信号それぞれの間で生ずる信号選択回路内での伝達時間の差を示すグラフである。
【図４】本発明の第２の実施の形態による信号選択回路の回路構成を示す図である。
【図５】可変遅延回路において用いられている従来の信号選択回路の一般的な回路構成を示す図である。
【図６】単調増加回路にて生成された２５６通りの遅延信号Ｄ［０］〜Ｄ［２５５］の信号波形について説明するための図である。
【図７】信号選択回路を構成する個々のセレクタに起因する信号伝達時間のばらつきについて説明するための図である。
【図８】従来の信号選択回路における信号伝達時間のばらつきについて説明するための図である。
【図９】複数の遅延信号それぞれの間で生ずる従来の信号選択回路内での伝達時間の差を示すグラフである。
【符号の説明】
【００４３】
１ 可変遅延回路、１０１ セレクタ層、１０２ 配線層、１０３ 遅延信号入力部。
【特許請求の範囲】
【請求項１】
Ｍ個の入力端子に対して一つの出力端子を有し、Ｍ個の入力信号の一つを前記出力端子に選択出力することができるセレクタを複数並設することで、ＭN個の入力端子からＭN-1個の出力を選択する第１セレクタ階層から、順次乗数Ｎを１つずつ減らすようにして、一つのセレクタからなる第Ｎセレクタ階層までを階層的に構築することで、第１セレクタ階層に設けられるＭN個の入力端子の１つに入力される信号を第Ｎセレクタ階層の一つの出力端子から選択出力するセレクタ層と、
前記第１セレクタ階層から第Ｎセレクタ階層までの各階層間を配線すると共に、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタのｍ（ｍ≦Ｍ）番目の入力端子に対して信号を入力する配線と該各セレクタのｍ番目の入力端子と異なるｍ´番目の入力端子に対して信号を入力する配線とが交差するように配線する配線層と
を備えてなる信号選択回路。
【請求項２】
請求項１に記載の信号選択回路において、
前記配線層は、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタの１番目の入力端子に対して信号を入力する配線と該各セレクタのＭ番目の入力端子に対して信号を入力する配線とが交差するように配線することを特徴とする信号選択回路。
【請求項３】
請求項１または請求項２に記載の信号選択回路において、
前記第ｎセレクタ階層とは、ｋを１又は２、ｈを０以上の整数とするとき、第ｋ＋２ｈ（ｋ＋２ｈ＜Ｎ）番目の各セレクタ階層であることを特徴とする信号選択回路。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載の信号選択回路において、
前記セレクタは、２個の入力端子に対して一つの出力端子を有するものであり、
前記第１セレクタ階層は、少なくとも３２個の入力端子を有することを特徴とする信号選択回路。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の信号選択回路と、
前記第１セレクタ階層におけるＭN個の入力端子に対して、前記複数の入力信号として遅延時間が互いに異なるＭN個の遅延信号を入力する遅延信号入力部と
を備えてなることを特徴とする可変遅延回路。
【請求項１】
Ｍ個の入力端子に対して一つの出力端子を有し、Ｍ個の入力信号の一つを前記出力端子に選択出力することができるセレクタを複数並設することで、ＭN個の入力端子からＭN-1個の出力を選択する第１セレクタ階層から、順次乗数Ｎを１つずつ減らすようにして、一つのセレクタからなる第Ｎセレクタ階層までを階層的に構築することで、第１セレクタ階層に設けられるＭN個の入力端子の１つに入力される信号を第Ｎセレクタ階層の一つの出力端子から選択出力するセレクタ層と、
前記第１セレクタ階層から第Ｎセレクタ階層までの各階層間を配線すると共に、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタのｍ（ｍ≦Ｍ）番目の入力端子に対して信号を入力する配線と該各セレクタのｍ番目の入力端子と異なるｍ´番目の入力端子に対して信号を入力する配線とが交差するように配線する配線層と
を備えてなる信号選択回路。
【請求項２】
請求項１に記載の信号選択回路において、
前記配線層は、第ｎ（ｎ＜Ｎ）セレクタ階層を構成する各セレクタの出力端子から第ｎ＋１セレクタ階層を構成する各セレクタの入力端子に対して信号を入力する配線を、該各セレクタの１番目の入力端子に対して信号を入力する配線と該各セレクタのＭ番目の入力端子に対して信号を入力する配線とが交差するように配線することを特徴とする信号選択回路。
【請求項３】
請求項１または請求項２に記載の信号選択回路において、
前記第ｎセレクタ階層とは、ｋを１又は２、ｈを０以上の整数とするとき、第ｋ＋２ｈ（ｋ＋２ｈ＜Ｎ）番目の各セレクタ階層であることを特徴とする信号選択回路。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載の信号選択回路において、
前記セレクタは、２個の入力端子に対して一つの出力端子を有するものであり、
前記第１セレクタ階層は、少なくとも３２個の入力端子を有することを特徴とする信号選択回路。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の信号選択回路と、
前記第１セレクタ階層におけるＭN個の入力端子に対して、前記複数の入力信号として遅延時間が互いに異なるＭN個の遅延信号を入力する遅延信号入力部と
を備えてなることを特徴とする可変遅延回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−３３６０２４（Ｐ２００７−３３６０２４Ａ）
【公開日】平成１９年１２月２７日（２００７．１２．２７）
【国際特許分類】
【出願番号】特願２００６−１６３０１４（Ｐ２００６−１６３０１４）
【出願日】平成１８年６月１３日（２００６．６．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（３０１０６３４９６）東芝ソリューション株式会社 (1,478)
【Ｆターム（参考）】
【公開日】平成１９年１２月２７日（２００７．１２．２７）
【国際特許分類】
【出願日】平成１８年６月１３日（２００６．６．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（３０１０６３４９６）東芝ソリューション株式会社 (1,478)
【Ｆターム（参考）】
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