出力回路
【課題】出力波形のオーバーシュート又はアンダーシュートを抑制することが可能な出力回路を提供すること。
【解決手段】本発明にかかる出力回路は、高電位側電源端子と外部出力端子との間に設けられ、外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される出力トランジスタＭＰ１３と、低電位側電源端子と外部出力端子との間に設けられ、外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される出力トランジスタＭＮ１４と、出力トランジスタＭＰ１３のゲートに第１の端子及び制御端子が接続され、出力トランジスタＭＰ１３のドレインに第２の端子が接続されたクランプ用トランジスタＭＰ１５と、を備える。
【解決手段】本発明にかかる出力回路は、高電位側電源端子と外部出力端子との間に設けられ、外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される出力トランジスタＭＰ１３と、低電位側電源端子と外部出力端子との間に設けられ、外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される出力トランジスタＭＮ１４と、出力トランジスタＭＰ１３のゲートに第１の端子及び制御端子が接続され、出力トランジスタＭＰ１３のドレインに第２の端子が接続されたクランプ用トランジスタＭＰ１５と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関し、特に出力波形のオーバーシュート又はアンダーシュートを抑制するのに適した出力回路に関する。
【背景技術】
【０００２】
液晶表示装置を駆動するＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバは、出力駆動回路としてボルテージフォロワ接続された演算増幅器を備えている。この演算増幅器の過渡特性は、表示品質に大きく影響を及ぼすことが知られている。特に出力波形にオーバーシュートやアンダーシュートが発生した場合、画質が劣化してしまうという問題がある。したがって、ＬＣＤドライバに備えられた演算増幅器は、その出力波形のオーバーシュートやアンダーシュートを抑制することが求められている。
【０００３】
しかし、一般的に、ＭＯＳトランジスタの相互コンダクタンスｇｍは、バイポーラトランジスタよりも低い。そのため、ＭＯＳアナログにより構成される演算増幅器が容量性負荷を駆動する場合、その駆動波形にオーバーシュートやアンダーシュートが発生しやすいという問題がある。対策として、演算増幅器に設けられた出力ＭＯＳトランジスタのＷサイズを大きくすることにより、相互コンダクタンスｇｍを大きくする方法がある。しかし、出力ＭＯＳトランジスタのＷサイズを大きくすると、チップサイズが大きくなり、ひいては、コストアップに繋がる。
【０００４】
図７Ａ及び図７Ｂに、特許文献１に開示された正専用アンプ（以下、正側増幅器と称す）１００及び負専用アンプ（以下、負側増幅器と称す）２００の等価回路を示す。図７Ａ及び図７Ｂは、近年のＬＣＤドライバに採用されているＨａｌｆ＿ＶＤＤ用の演算増幅器である。
【０００５】
なお、図７Ａに示す正側増幅器１００は、液晶表示装置において基準電圧ＣＯＭ（液晶の対向電極に与える基準電圧）より高い電圧側を駆動する増幅器である。図７Ｂに示す負側増幅器２００は、基準電圧ＣＯＭより低い電圧側を駆動する増幅器である。このように、液晶表示装置の分野においては、基準電圧ＣＯＭを基準として正／負が判断される。したがって、一般的な電気工学でいうところの正電圧／負電圧とは異なる。
【０００６】
ここで、正側増幅器１００は、液晶の正極性を駆動する増幅器であるため、基準電圧ＣＯＭをＶＤＤとＶＳＳとの２分点であるＶＤＤ／２とする時、電源電圧ＶＤＤ〜ＶＤＤ／２の電圧範囲を駆動することができれば良い。一方、負側増幅器２００は、液晶の負極性を駆動する増幅器であるため、接地電圧ＶＳＳ〜ＶＤＤ／２の電圧範囲を駆動することができれば良い。したがって、正側増幅器１００及び負側増幅器２００は、出力段回路（出力回路）に供給する電源電圧範囲を、他の回路（ここでは差動段回路）に供給する電源電圧範囲の約半分とし、消費電力の増大を抑制している。
【０００７】
図７Ａに示す正側増幅器１００は、差動段回路１０１及び出力段回路（出力回路）１０２を備える。出力段回路１０２は、ＰチャネルＭＯＳトランジスタＭＰ１０３及びＮチャネルＭＯＳトランジスタＭＮ１０４を有する。出力段回路１０２では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、中間電圧ＶＭＬは、電源電圧ＶＤＤの約半分の電圧レベルを示す。出力段回路１０２以外の回路（差動段回路１０１）では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【０００８】
トランジスタＭＰ１０３では、ソースに電源電圧ＶＤＤが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０１の一方の出力端子が接続される。トランジスタＭＮ１０４では、ソースに中間電圧ＶＭＬが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０１の他方の出力端子が接続される。
【０００９】
図７Ａに示す正側増幅器１００において、差動段回路１０１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力段回路１０２に対して出力する。出力段回路１０２において、トランジスタＭＰ１０３のソース−ドレイン間に流れる電流は、当該トランジスタＭＰ１０３のゲートに印加される増幅信号の一方に基づいて制御される。トランジスタＭＮ１０４のソース−ドレイン間に流れる電流は、当該トランジスタＭＮ１０４のゲートに印加される増幅信号の他方に基づいて制御される。ここで、トランジスタＭＰ１０３のソースに電源電圧ＶＤＤが供給され、トランジスタＭＮ１０４のソースに中間電圧ＶＭＬが供給されているため、正側増幅器１００の出力信号の電圧範囲はＶＤＤ／２〜ＶＤＤとなる。
【００１０】
図７Ｂに示す負側増幅器２００は、差動段回路２０１及び出力段回路（出力回路）２０２を備える。出力段回路２０２は、ＰチャネルＭＯＳトランジスタＭＰ２０３及びＮチャネルＭＯＳトランジスタＭＮ２０４を有する。出力段回路２０２では、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、中間電圧ＶＭＨは、電源電圧ＶＤＤの約半分の電圧レベルを示す。出力段回路２０２以外の回路（差動段回路２０１）では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００１１】
トランジスタＭＰ２０３では、ソースに中間電圧ＶＭＨが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０１の一方の出力端子が接続される。トランジスタＭＮ２０４では、ソースに接地電圧ＶＳＳが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０１の他方の出力端子が接続される。
【００１２】
図７Ｂに示す負側増幅器２００において、差動段回路２０１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力段回路２０２に対して出力する。出力段回路２０２において、トランジスタＭＰ２０３のソース−ドレイン間に流れる電流は、当該トランジスタＭＰ２０３のゲートに印加される増幅信号の一方に基づいて制御される。トランジスタＭＮ２０４のソース−ドレイン間に流れる電流は、当該トランジスタＭＮ２０４のゲートに印加される増幅信号の他方に基づいて制御される。ここで、トランジスタＭＰ２０３のソースに中間電圧ＶＭＨが供給され、トランジスタＭＮ２０４のソースに接地電圧ＶＳＳが供給されているため、負側増幅器２００の出力信号の電圧範囲はＶＳＳ〜ＶＤＤ／２となる。
【００１３】
なお、負荷に供給される電流を制御する回路には、クランプ回路を用いた回路がある。図８に、特許文献２に開示されたトランジスタ出力回路の回路図を示す。図８に示すトランジスタ出力回路３００は、ゲートドライブ回路３０１と、出力トランジスタ３０２と、クランプ回路３０４と、抵抗３０７と、を備え、出力トランジスタ３０２を介して負荷３０５に流れる電流を制御する回路である。図９に示すように、出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓが大きくなるほど、出力トランジスタ３０２のソース−ドレイン間に流れる電流Ｉｄは大きくなる。つまり、出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓが所定電圧以上になると、負荷３０５に過電流が供給される。したがって、トランジスタ出力回路３００は、出力トランジスタ３０２のゲート−ソース間にクランプ回路３０４を備えることにより、ゲート−ソース間電圧Ｖｇｓを所定電圧以上に上昇させないようにして過電流を抑制している。
【００１４】
また、特許文献３には、電源から負荷に対して通電を行う経路内に直列に接続された同一導電型の２つのＭＯＳトランジスタと、これら２つのＭＯＳトランジスタのゲート−ドレイン間にそれぞれ接続されるクランプ回路と、を備えた負荷駆動装置が開示されている。各クランプ回路は、逆流防止用のダイオードと、クランプ用のツェナーダイオードと、を有する（文献中の図５参照）。
【００１５】
また、特許文献４には、第１及び第２の電源端子間に設けられた誘導負荷装置（Ｌ１）と、当該誘導負荷装置（Ｌ１）と直列に接続されたＮチャネルＭＯＳトランジスタ（Ｎ１）と、トランジスタ（Ｎ１）のゲート−ドレイン間に接続されたＰチャネル型のクランピングトランジスタ（Ｐ１）と、を備えた誘導負荷ダンプ回路が開示されている（文献中の図３参照）。なお、クランピングトランジスタ（Ｐ１）のゲートには電源電圧Ｖｃｃが供給されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−１９４４８５号公報
【特許文献２】特開平３−１１７０１７号公報
【特許文献３】特許第４２２８９６０号公報
【特許文献４】特表平７−５０５９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述のように、一般的に、従来技術の出力回路を備えた増幅器では、その出力波形にオーバーシュートやアンダーシュートが発生しやすいという問題があった。
【００１８】
特に、特許文献１の場合、図７Ａ及び図７Ｂに示すように、出力段回路（出力回路）に供給する電源電圧の範囲を、差動段回路に供給する電源電圧の範囲の約半分としている。そのため、出力段回路に設けられた２つの出力トランジスタのゲート−ソース間電圧の範囲が互いに異なってしまう。
【００１９】
例えば、図７Ａに示す正側増幅器１００の場合、トランジスタＭＰ１０３のゲート−ソース間電圧は、最大でＶＤＤ−ＶＳＳとなる。一方、トランジスタＭＮ１０４のゲート−ソース間電圧は、最大でＶＤＤ−ＶＭＬとなる。つまり、出力トランジスタＭＰ１０３のゲート−ソース間電圧は、出力トランジスタＭＮ１０４の場合と比較して、約２倍となる。したがって、正側増幅器１００では、立ち上がりの過渡特性時にオーバーシュートが発生しやすいという問題があった。言い換えると、正側増幅器１００では、その立ち上がりの出力波形にオーバーシュートが発生しやすいという問題があった。
【００２０】
一方、図７Ｂに示す負側増幅器２００の場合、トランジスタＭＮ２０４のゲート−ソース間電圧は、最大でＶＤＤ−ＶＳＳとなる。一方、トランジスタＭＰ２０３のゲート−ソース間電圧は、最大でＶＭＨ−ＶＳＳとなる。つまり、出力トランジスタＭＮ２０４のゲート−ソース間電圧は、出力トランジスタＭＰ２０３の場合と比較して、約２倍となる。したがって、負側増幅器２００では、立ち下がりの過渡特性時にアンダーシュートが発生しやすいという問題があった。言い換えると、負側増幅器２００では、その立ち下がりの出力波形にアンダーシュートが発生しやすいという問題があった。
【００２１】
このように、従来技術の出力回路を備えた増幅器では、その出力波形にオーバーシュートやアンダーシュートが発生しやすいという問題があった。
【課題を解決するための手段】
【００２２】
本発明にかかる出力回路は、第１の電源端子と外部出力端子との間に設けられ、外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される第１の出力ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＰ１３）と、第２の電源端子と前記外部出力端子との間に設けられ、前記外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される第２の出力ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＮ１４）と、前記第１の出力ＭＯＳトランジスタのゲートに第１の端子及び制御端子が接続され、前記第１の出力ＭＯＳトランジスタのドレインに第２の端子が接続された第１のクランプ用ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＰ１５）と、を備える。
【００２３】
上述のような回路構成により、出力波形のオーバーシュート又はアンダーシュートを抑制することができる。
【発明の効果】
【００２４】
本発明により、出力波形のオーバーシュート又はアンダーシュートを抑制することが可能な出力回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の実施の形態１にかかる演算増幅器を示す回路図である。
【図１Ｂ】本発明の実施の形態１にかかる演算増幅器を示す回路図である。
【図２Ａ】本発明の実施の形態２にかかる演算増幅器を示す回路図である。
【図２Ｂ】本発明の実施の形態２にかかる演算増幅器を示す回路図である。
【図３】本発明の実施の形態１、２にかかる出力回路の出力波形を示す図である。
【図４Ａ】本発明の実施の形態１、２にかかる出力回路に設けられた出力トランジスタのゲート電圧の変化を示す図である。
【図４Ｂ】本発明の実施の形態１、２にかかる出力回路に設けられた出力トランジスタのゲート電圧の変化を示す図である。
【図５Ａ】本発明の実施の形態３にかかる演算増幅器を示す回路図である。
【図５Ｂ】本発明の実施の形態３にかかる演算増幅器を示す回路図である。
【図６】本発明の実施の形態３にかかる出力回路の出力波形を示す図である。
【図７Ａ】従来技術の出力回路を備えた演算増幅器を示す回路図である。
【図７Ｂ】従来技術の出力回路を備えた演算増幅器を示す回路図である。
【図８】従来技術の出力回路を示す回路図である。
【図９】ＭＯＳトランジスタのＩＤ−ＶＤＳ特性を示す図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２７】
実施の形態１
図１Ａ及び図１Ｂに、本発明の実施の形態１にかかる出力回路を備えた正側増幅器１０及び負側増幅器２０を示す。図１Ａ及び図１Ｂは、ＬＣＤドライバ等に採用されているＨａｌｆ＿ＶＤＤ用の演算増幅器である。
【００２８】
ここで、図１Ａに示す正側増幅器１０は、液晶の正極性を駆動する増幅器であるため、電源電圧ＶＤＤ〜ＶＤＤ／２の電圧範囲を駆動することができれば良い。一方、図１Ｂに示す負側増幅器２０は、液晶の負極性を駆動する増幅器であるため、接地電圧ＶＳＳ〜ＶＤＤ／２の電圧範囲を駆動することができれば良い。したがって、正側増幅器１０及び負側増幅器２０は、出力回路に供給する電源電圧範囲を、他の回路（差動段回路）に供給する電源電圧範囲の約半分とし、消費電力の増大を抑制している。以下、具体的に説明する。
【００２９】
図１Ａに示す正側増幅器１０は、差動段回路１１及び出力回路１２を備える。出力回路１２は、出力トランジスタＭＰ１３と、出力トランジスタＭＮ１４と、クランプ用トランジスタＭＰ１５と、を有する。なお、本実施の形態では、出力トランジスタＭＰ１３及びクランプ用トランジスタＭＰ１５がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ１４がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００３０】
出力回路１２では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、本実施の形態では、中間電圧ＶＭＬが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＬは電源電圧ＶＤＤよりも低い電圧レベルに適宜変更可能である。出力回路１２以外の回路（差動段回路１１）では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００３１】
出力トランジスタＭＰ１３では、ソースに電源電圧ＶＤＤが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１１の一方の出力端子が接続される。出力トランジスタＭＮ１４では、ソースに中間電圧ＶＭＬが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１１の他方の出力端子が接続される。クランプ用トランジスタＭＰ１５では、第１の端子及びゲート（制御端子）に出力トランジスタＭＰ１３のゲートが共通接続され、第２の端子に出力トランジスタＭＰ１３のドレインが接続される。なお、クランプ用トランジスタＭＰ１５の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。
【００３２】
図１Ａに示す正側増幅器１０において、差動段回路１１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路１２に対して出力する。出力回路１２において、出力トランジスタＭＰ１３のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ１３のゲートに印加される増幅信号の一方に基づいて制御される。出力トランジスタＭＮ１４のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ１４のゲートに印加される増幅信号の他方に基づいて制御される。ここで、出力トランジスタＭＰ１３のソースに電源電圧ＶＤＤが供給され、出力トランジスタＭＮ１４のソースに中間電圧ＶＭＬが供給されているため、正側増幅器１０の出力信号の電圧範囲はＶＤＤ／２〜ＶＤＤとなる。
【００３３】
このように、正側増幅器１０は、出力回路１２に供給する電源電圧の範囲を、差動段回路１１に供給する電源電圧の約半分としている。そのため、出力回路１２に設けられた２つの出力トランジスタＭＰ１３，ＭＮ１４のゲート−ソース間電圧の範囲が互いに異なる。具体的には、出力トランジスタＭＰ１３のゲート−ソース間電圧は、最大でＶＤＤ−ＶＳＳとなる。一方、出力トランジスタＭＮ１４のゲート−ソース間電圧は、最大でＶＤＤ−ＶＭＬとなる。つまり、出力トランジスタＭＰ１３のゲート−ソース間電圧は、出力トランジスタＭＮ１４の場合と比較して、約２倍となる。したがって、正側増幅器１０では、何も対策しなければ、出力トランジスタＭＰ１３より出力トランジスタＭＮ１４の電流駆動能力が相対的に小さくなるため、その立ち上がりの出力波形にオーバーシュートが発生する可能性がある。もしくは、中間電圧ＶＭＬの値に合わせて出力トランジスタＭＮ１４のディメンジョンを無駄に大きくする必要があり、レイアウトサイズが大きくなってしまう。
【００３４】
そこで、本実施の形態にかかる出力回路１２は、出力トランジスタＭＰ１３のゲート−ドレイン間に設けられたクランプ用トランジスタＭＰ１５にクランプ動作させることにより、出力波形のオーバーシュートを抑制している。具体的には、出力トランジスタＭＰ１３のゲート電圧が、当該出力トランジスタＭＰ１３のドレイン電圧よりクランプ用トランジスタＭＰ１５のしきい値電圧Ｖｔ分以上低下した場合、クランプ用トランジスタＭＰ１５が導通状態になる。これは、クランプ用トランジスタＭＰ１５の第１の端子（出力トランジスタＭＰ１３のゲートと接続）の電位がクランプ用トランジスタＭＰ１５の第２の端子（出力トランジスタＭＰ１３のドレインと接続）より低くなるため、第１の端子がドレインになり、第２の端子がソースになることにより、第１の端子に接続する当該クランプ用トランジスタＭＰ１５のゲートの電圧がソース電圧に対して−Ｖｔ以下の電圧になるためである。つまり、クランプ用トランジスタＭＰ１５は、順方向にダイオード接続された状態となっている。
【００３５】
したがって、出力トランジスタＭＰ１３のゲート電圧は、当該出力トランジスタＭＰ１３のドレイン電圧によってクランプされる。より具体的には、出力トランジスタＭＰ１３のゲート電圧は、当該出力トランジスタＭＰ１３のドレイン電圧よりクランプ用トランジスタＭＰ１５のしきい値電圧Ｖｔ分低い電圧レベルにクランプされる。これにより、出力トランジスタＭＰ１３のゲート−ソース間電圧の上昇が制限されるため、当該出力トランジスタＭＰ１３のドレイン電流は制限される。その結果、正側増幅器１０は、その出力波形のオーバーシュートを抑制することができる。
【００３６】
なお、出力トランジスタＭＮ１４のゲート−ソース間電圧は、上述のように、最大でＶＤＤ−ＶＭＬ、つまり、出力トランジスタＭＰ１３の場合と比較して約半分である。したがって、出力トランジスタＭＮ１４には、出力トランジスタＭＰ１３の場合と異なり、クランプ用トランジスタを設ける必要は無い。また、出力トランジスタＭＰ１３のゲート電圧が、当該出力トランジスタＭＰ１３のドレイン電圧より高い状態の場合は、クランプ用トランジスタＭＰ１５は逆方向にダイオード接続された状態となっているため、非導通状態になっている。この状態では、クランプ用トランジスタＭＰ１５は、出力トランジスタＭＰ１３の動作に影響を与えることはほとんどない。
【００３７】
図１Ｂに示す負側増幅器２０は、差動段回路２１及び出力回路２２を備える。出力回路２２は、出力トランジスタＭＰ２３と、出力トランジスタＭＮ２４と、クランプ用トランジスタＭＮ２６と、を有する。なお、本実施の形態では、出力トランジスタＭＰ２３がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ２４及びクランプ用トランジスタＭＮ２６がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００３８】
出力回路２２では、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、本実施の形態では、中間電圧ＶＭＨが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＨは接地電圧ＶＳＳよりも高い電圧レベルに適宜変更可能である。出力回路２２以外の回路（差動段回路２１）では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００３９】
出力トランジスタＭＰ２３では、ソースに中間電圧ＶＭＨが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２１の一方の出力端子が接続される。出力トランジスタＭＮ２４では、ソースに接地電圧ＶＳＳが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２１の他方の出力端子が接続される。クランプ用トランジスタＭＮ２６では、第１の端子及びゲート（制御端子）に出力トランジスタＭＮ２４のゲートが共通接続され、第２の端子に出力トランジスタＭＮ２４のドレインが接続される。なお、クランプ用トランジスタＭＮ２６の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。
【００４０】
図１Ｂに示す負側増幅器２０において、差動段回路２１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路２２に対して出力する。出力回路２２において、出力トランジスタＭＰ２３のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ２３のゲートに印加される増幅信号の一方に基づいて制御される。出力トランジスタＭＮ２４のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ２４のゲートに印加される増幅信号の他方に基づいて制御される。ここで、出力トランジスタＭＰ２３のソースに中間電圧ＶＭＨが供給され、出力トランジスタＭＮ２４のソースに接地電圧ＶＳＳが供給されているため、負側増幅器２０の出力信号の電圧範囲はＶＳＳ〜ＶＤＤ／２となる。
【００４１】
このように、負側増幅器２０は、出力回路２２に供給する電源電圧の範囲を、差動段回路２１に供給する電源電圧の約半分としている。そのため、出力回路２２に設けられた２つの出力トランジスタＭＰ２３，ＭＮ２４のゲート−ソース間電圧の範囲が互いに異なる。具体的には、出力トランジスタＭＮ２４のゲート−ソース間電圧は、最大でＶＤＤ−ＶＳＳとなる。一方、出力トランジスタＭＰ２３のゲート−ソース間電圧は、最大でＶＤＤ−ＶＭＨとなる。つまり、出力トランジスタＭＮ２４のゲート−ソース間電圧は、出力トランジスタＭＰ２３の場合と比較して、約２倍となる。したがって、負側増幅器２０では、何も対策しなければ、出力トランジスタＭＮ２４より出力トランジスタＭＰ２３の電流駆動能力が相対的に小さくなるため、その立ち下がりの出力波形にアンダーシュートが発生する可能性がある。もしくは、中間電圧ＶＭＨの値に合わせて出力トランジスタＭＮ２３のディメンジョンを無駄に大きくする必要があり、レイアウトサイズが大きくなってしまう。
【００４２】
そこで、本実施の形態にかかる出力回路２２は、出力トランジスタＭＮ２４のゲート−ドレイン間に設けられたクランプ用トランジスタＭＮ２６にクランプ動作させることにより、出力波形のアンダーシュートを抑制している。具体的には、出力トランジスタＭＮ２４のゲート電圧が、当該出力トランジスタＭＮ２４のドレイン電圧よりクランプ用トランジスタＭＮ２６のしきい値電圧Ｖｔ分以上上昇した場合、クランプ用トランジスタＭＮ２６が導通状態になる。これは、クランプ用トランジスタＭＮ２６の第１の端子（出力トランジスタＭＮ２４のゲートと接続）の電位がクランプ用トランジスタＭＮ２６の第２の端子（出力トランジスタＭＮ２４のドレインと接続）より高くなるため、第１の端子がドレインになり、第２の端子がソースになることにより、第１の端子に接続する当該クランプ用トランジスタＭＮ２６のゲートの電圧がソース電圧に対して＋Ｖｔ以上の電圧になるためである。つまり、クランプ用トランジスタＭＮ２６は、順方向にダイオード接続された状態となっている。
【００４３】
したがって、出力トランジスタＭＮ２４のゲート電圧は、当該出力トランジスタＭＮ２４のドレイン電圧によってクランプされる。より具体的には、出力トランジスタＭＮ２４のゲート電圧は、当該出力トランジスタＭＮ２４のドレイン電圧よりクランプ用トランジスタＭＮ２６のしきい値電圧Ｖｔ分高い電圧レベルにクランプされる。これにより、出力トランジスタＭＮ２４のゲート−ソース間電圧の上昇が制限されるため、当該出力トランジスタＭＮ２４のドレイン電流は制限される。その結果、負側増幅器２０は、その出力波形のアンダーシュートを抑制することができる。
【００４４】
なお、出力トランジスタＭＰ２３のゲート−ソース間電圧は、上述のように、最大でＶＤＤ−ＶＭＨ、つまり、出力トランジスタＭＮ２４の場合と比較して約半分である。したがって、出力トランジスタＭＰ２３には、出力トランジスタＭＮ２４の場合と異なり、クランプ用トランジスタを設ける必要は無い。また、出力トランジスタＭＮ２４のゲート電圧が、当該出力トランジスタＭＮ２４のドレイン電圧より低い状態の場合は、クランプ用トランジスタＭＮ２６は逆方向にダイオード接続された状態となっているため、非導通状態になっている。この状態では、クランプ用トランジスタＭＮ２６は、出力トランジスタＭＮ２４の動作に影響を与えることはほとんどない。
【００４５】
次に、本実施の形態にかかる出力回路の効果を、図３を参照して説明する。図３は、従来技術の出力回路を備えた増幅器における外部出力端子Ｖｏｕｔの出力過渡特性波形と、本実施の形態にかかる出力回路を備えた増幅器における外部出力端子Ｖｏｕｔの出力過渡特性波形と、を示す図である。なお、図３に示す各波形は、同じ条件でシミュレーションした結果をプロットしたものである。この波形を見てわかるように、従来技術の出力回路の場合、出力波形にオーバーシュートやアンダーシュートが発生しているのがわかる。一方、本実施の形態にかかる出力回路の場合、出力波形のオーバーシュートやアンダーシュートが抑制されているのがわかる。なお、本実施の形態にかかる出力回路では、出力波形のオーバーシュートやアンダーシュートが抑制されてもセットリング時間に遅延は生じず、従来技術の場合と同等である。
【００４６】
次に、本実施の形態にかかる出力回路がその出力波形のオーバーシュートやアンダーシュートを抑制するメカニズムを、図４Ａ及び図４Ｂを参照して説明する。図４Ａは、正側増幅器における出力トランジスタ（ＭＰ１３、ＭＰ１０３）のゲート電圧のシミュレーション過渡解析波形である。図４Ｂは、負側増幅器における出力トランジスタ（ＭＮ２４、ＭＮ２０４）のゲート電圧のシミュレーション過渡解析波形である。なお、図４Ａ及び図４Ｂのシミュレーション結果は、図３のシミュレーション結果に対応している。図４Ａの波形を見てもわかるように、本実施の形態にかかる出力回路１２では、出力トランジスタＭＰ１３のゲート電圧が、所定の電圧レベル以下にならないようにクランプされている。つまり、出力回路１２では、出力トランジスタＭＰ１３のゲート電圧がクランプされて、当該出力トランジスタＭＰ１３のゲート−ソース間電圧が所定の電圧レベル以上にならないようにしている。同様に、図４Ｂの波形を見てもわかるように、本実施の形態にかかる出力回路２２では、出力トランジスタＭＮ２４のゲート電圧が、所定の電圧レベル以上にならないようにクランプされている。つまり、出力回路２２では、出力トランジスタＭＮ２４のゲート電圧がクランプされて、当該出力トランジスタＭＮ２４のゲート−ソース間電圧が所定の電圧レベル以上にならないようにしている。これにより、オーバーシュートやアンダーシュートを発生させないようにゲート−ソース間電圧の最大値を制御して出力信号の制御をすると同時に、必要なゲート−ソース間電圧を確保することにより、セットリングタイムを遅くしすぎないように出力信号の制御をすることができるようになる。
【００４７】
このように、本実施の形態にかかる出力回路は、出力トランジスタのゲート−ドレイン間にクランプ用トランジスタを備えることにより、当該出力トランジスタのゲート−ソース間電圧の上昇を制限する。それにより、本実施の形態にかかる出力回路は、出力トランジスタのドレイン電流を制限することができるため、その出力波形のオーバーシュート又はアンダーシュートを抑制することができる。
【００４８】
なお、本実施の形態にかかる出力回路は、オーバーシュート又はアンダーシュートを抑制するために、１つのクランプ用ＭＯＳトランジスタを追加するだけで良い。したがって、チップサイズへのインパクトはほとんど無視できるレベルである。
【００４９】
また、クランプ回路として、ダイオード接続されたＭＯＳトランジスタの代わりに、ＰＮ接合のダイオードを用いた場合でも、原理的には同様の効果を得ることができる。しかし、ＰＮ接合のダイオードを用いた場合、クランプ電圧である約０．６〜０．７Ｖを超えた後のインピーダンスが急峻に低くなるため、ダイオード接続されたＭＯＳトランジスタを用いた場合と比較してクランプ動作が効き過ぎる。そのため、出力トランジスタの駆動能力が過剰に低下してしまう。
【００５０】
これに対し、ダイオード接続されたＭＯＳトランジスタを用いた場合、クランプ電圧が当該ＭＯＳトランジスタのしきい値電圧であり、かつ、そのインピーダンスはＰＮ接合のダイオードを用いた場合よりも高くなる。これは、ダイオード接続されたＭＯＳトランジスタの相互コンダクタンスｇｍが、ＰＮ接合のダイオードと比較して約１桁以上低いことに起因する。そのため、ダイオード接続されたＭＯＳトランジスタを用いた場合、ＰＮ接合のダイオードを用いた場合よりも滑らかなクランプ特性を得ることができる。つまり、ダイオード接続されたＭＯＳトランジスタを用いた方が、本発明の課題を解決するのに適している。
【００５１】
実施の形態２
図２Ａ及び図２Ｂに、本発明の実施の形態２にかかる出力回路を備えた正側増幅器１０ａ及び負側増幅器２０ａを示す。図２Ａに示す正側増幅器１０ａは、図１Ａに示す正側増幅器１０と比較して、出力回路１２に代えて、出力回路１２にクランプ用トランジスタＭＮ１６を追加した出力回路１２ａを備える。図２Ｂに示す負側増幅器２０ａは、図１Ｂに示す負側増幅器２０と比較して、出力回路２２に代えて、出力回路２２にクランプ用トランジスタＭＰ２５を追加した出力回路２２ａを備える。
【００５２】
具体的には、図２Ａの正側増幅器１０ａにおいて、出力回路１２ａは、出力トランジスタＭＰ１３と、出力トランジスタＭＮ１４と、クランプ用トランジスタＭＰ１５と、クランプ用トランジスタＭＮ１６と、を有する。なお、本実施の形態では、クランプ用トランジスタＭＮ１６がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００５３】
クランプ用トランジスタＭＮ１６では、第１の端子及びゲート（制御端子）に出力トランジスタＭＮ１４のゲートが共通接続され、第２の端子に出力トランジスタＭＮ１４のドレインが接続される。なお、クランプ用トランジスタＭＮ１６の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。図２Ａのその他の回路構成は、図１Ａの場合と同様であるため、説明を省略する。このように、本実施の形態にかかる出力回路１２ａは、２つの出力トランジスタＭＰ１３、ＭＮ１４に対してクランプ用トランジスタＭＰ１５、ＭＮ１６を備える。それにより、本実施の形態にかかる出力回路１２ａは、各出力トランジスタに付加される寄生容量のバランスを取ることができる。
【００５４】
また、図２Ｂの負側増幅器２０ａにおいて、出力回路２２ａは、出力トランジスタＭＰ２３と、出力トランジスタＭＮ２４と、クランプ用トランジスタＭＰ２５と、クランプ用トランジスタＭＮ２６と、を有する。なお、本実施の形態では、クランプ用トランジスタＭＰ２５がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００５５】
クランプ用トランジスタＭＰ２５では、第１の端子及びゲート（制御端子）に出力トランジスタＭＰ２３のゲートが共通接続され、第２の端子に出力トランジスタＭＰ２３のドレインが接続される。なお、クランプ用トランジスタＭＰ２５の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。図２Ｂのその他の回路構成は、図１Ｂの場合と同様であるため、説明を省略する。このように、本実施の形態にかかる出力回路２２ａは、２つの出力トランジスタＭＰ２３、ＭＮ２４に対してクランプ用トランジスタＭＰ２５、ＭＮ２６を備える。それにより、本実施の形態にかかる出力回路２２ａは、各出力トランジスタに付加される寄生容量のバランスを取ることができる。
【００５６】
なお、図１Ａに示す正側増幅器１０では、出力回路１２に供給される中間電圧ＶＭＬが接地電圧ＶＳＳ付近の低い電圧レベルである場合、その出力波形の立ち下がりにアンダーシュートが発生する可能性がある。一方、図２Ａに示す正側増幅器１０ａでは、クランプ用トランジスタＭＮ１６を用いて出力トランジスタＭＮ１４のゲート電圧をクランプすることにより、当該出力トランジスタＭＮ１４のゲート−ソース間電圧の上昇が制限される。それにより、出力トランジスタＭＮ１４のドレイン電流が制限される。その結果、正側増幅器１０ａは、その出力波形のアンダーシュートを抑制することができる。図２Ａのその他の動作は、図１Ａの場合と同様であるため、説明を省略する。
【００５７】
同様に、図１Ｂに示す負側増幅器２０では、出力回路２２に供給される中間電圧ＶＭＨが電源電圧ＶＤＤ付近の高い電圧レベルである場合、その出力波形の立ち上がりにオーバーシュートが発生する可能性がある。一方、図２Ｂに示す負側増幅器２０ａでは、クランプ用トランジスタＭＰ２５を用いて出力トランジスタＭＰ２３のゲート電圧をクランプすることにより、当該出力トランジスタＭＰ２３のゲート−ソース間電圧の上昇が制限される。それにより、出力トランジスタＭＰ２３のドレイン電流が制限される。その結果、負側増幅器２０ａは、その出力波形のオーバーシュートを抑制することができる。図２Ｂのその他の回路構成は、図１Ｂの場合と同様であるため、説明を省略する。
【００５８】
このような回路構成により、本実施の形態にかかる出力回路は、実施の形態１の場合と同等の効果を得ることができる。さらに、本実施の形態にかかる出力回路は、各出力トランジスタに付加される寄生容量のバランスを取ることができるとともに、中間電圧（ＶＭＬ、ＶＭＨ）が接地電圧ＶＳＳ〜電源電圧ＶＤＤ範囲内のいずれの電圧レベルでも、出力信号を供給電源電圧範囲内にクランプすることができる。
【００５９】
実施の形態３
図５Ａ及び図５Ｂに、本発明の実施の形態３にかかる正側増幅器１０ｂ及び負側増幅器２０ｂを示す。図５Ａに示す正側増幅器１０ｂは、図２Ａに示す正側増幅器１０ａと比較して、出力回路１２ａに代えて、出力回路１２ａにスイッチＳＷ１７及びスイッチＳＷ１８を追加した出力回路１２ｂを備える。図５Ｂに示す負側増幅器２０ｂは、図２Ｂに示す負側増幅器２０ａと比較して、出力回路２２ａに代えて、出力回路２２ａにスイッチＳＷ２７及びスイッチＳＷ２８を追加した出力回路２２ｂを備える。
【００６０】
本実施の形態にかかる出力回路は、２つのスイッチのオンオフを切り替え制御することにより、各クランプ用トランジスタのクランプ動作のタイミングを制御する。それにより、本実施の形態にかかる出力回路は、クランプ動作の影響によるセットリング時間の遅延を抑制する。以下、具体的に説明する。
【００６１】
図５Ａの正側増幅器１０ｂにおいて、出力回路１２ｂは、出力トランジスタＭＰ１３と、出力トランジスタＭＮ１４と、クランプ用トランジスタＭＰ１５と、クランプ用トランジスタＭＮ１６と、スイッチＳＷ１７と、スイッチＳＷ１８と、を有する。スイッチＳＷ１７は、クランプ用トランジスタＭＰ１５の第２の端子と外部出力端子Ｖｏｕｔとの間に接続される。スイッチＳＷ１８は、クランプ用トランジスタＭＮ１６の第２の端子と外部出力端子Ｖｏｕｔとの間に接続される。図５Ａのその他の回路構成は、図２Ａの場合と同様であるため、説明を省略する。
【００６２】
図５Ｂの負側増幅器２０ｂにおいて、出力回路２２ｂは、出力トランジスタＭＰ２３と、出力トランジスタＭＮ２４と、クランプ用トランジスタＭＰ２５と、クランプ用トランジスタＭＮ２６と、スイッチＳＷ２７と、スイッチＳＷ２８と、を有する。スイッチＳＷ２７は、クランプ用トランジスタＭＰ２５の第２の端子と外部出力端子Ｖｏｕｔとの間に接続される。スイッチＳＷ２８は、クランプ用トランジスタＭＮ２６の第２の端子と外部出力端子Ｖｏｕｔとの間に接続される。図５Ｂのその他の回路構成は、図２Ｂの場合と同様であるため、説明を省略する。
【００６３】
図６は、図３に対して図５Ａの正側増幅器１０ｂ及び図５Ｂの負側増幅器２０ｂの出力波形をさらに追加した図である。なお、スイッチＳＷ１７及びＳＷ１８は連動して制御されるものとする。スイッチＳＷ２７及びＳＷ２８は連動して制御されるものとする。ここで、図６の例では、スイッチＳＷ１７、ＳＷ１８、ＳＷ２７、及びＳＷ２８は、制御電圧がＨレベルの場合の一定期間のみオンに制御されている。つまり、本実施の形態にかかる出力回路は、出力波形の立ち上がり又は立ち下がりの途中までは、クランプ用トランジスタによるクランプ動作を有効にして、オーバーシュート又はアンダーシュートを抑制する。そして、その後、クランプ動作を無効にして、出力波形を急速に立ち上げ又は立ち下げることにより、オーバーシュート又はアンダーシュートが発生しない範囲内でセットリング時間を速める。
【００６４】
各スイッチは、例えば、ＳＴＢ期間（ＬＣＤドライバの１水平期間の最初に出力される制御信号）の立ち上がり又は立ち下がり、すなわち出力が変化する最初のタイミングからオンに切り替わり、ある一定の期間だけオンする。オン時間はパネル負荷に応じて最適な時間に制御される。
【００６５】
このように、図５Ａに示す正側増幅器１０ｂでは、図１Ａに示す正側増幅器１０及び図２Ａに示す正側増幅器１０ａと比較して、出力信号の立ち上がり時間（スルーレート、例えば電圧レベルが１０％から９０％に到達する時間）が同等程度であるが、セットリング時間（例えば電圧レベルが０．５％から９９．５％に到達し安定する時間）が速くなる。同様に、図５Ｂに示す負側増幅器２０ｂでは、図１Ｂに示す負側増幅器２０及び図２Ｂに示す負側増幅器２０ａと比較して、出力信号の立ち下がり時間（例えば電圧レベルが９０％から１０％に到達する時間）が同等程度であるが、セットリング時間（例えば電圧レベルが９９．５％から０．５％に到達し安定する時間）が速くなる。つまり、本実施の形態にかかる出力回路は、出力波形のオーバーシュート又はアンダーシュートを抑制するとともに、クランプ動作の影響によるセットリング時間の遅延を抑制することができる。
【００６６】
以上のように、上記実施の形態１〜３にかかる出力回路は、出力トランジスタのゲート−ドレイン間にクランプ用トランジスタを備えることにより、当該出力トランジスタのゲート−ソース間電圧の上昇を制限する。それにより、本実施の形態にかかる出力回路は、出力トランジスタのドレイン電流を制限することができるため、出力波形のオーバーシュート又はアンダーシュートを抑制することができる。
【００６７】
ここで、特許文献２には、上述のように、クランプ回路を備えたトランジスタ出力回路が開示されているが、これは出力トランジスタのソースが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路は、ソースフォロワ動作時の電流クランプ回路であって、出力トランジスタのゲート−ソース間に設けられている。一方、本実施の形態にかかる出力回路は、出力トランジスタのドレインが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路（クランプ用トランジスタ）は、出力トランジスタのゲート−ドレイン間に設けられている。したがって、本実施の形態にかかる出力回路と従来技術とでは、互いに回路構成が異なる。
【００６８】
また、この従来技術では、クランプ電圧の基準が出力トランジスタのソースであり、ソース電圧を基準としてゲート電圧をクランプしている。この場合、出力電流を制限するためには、クランプ回路としてツェナーダイオードの特性のものが必要であり、クランプ回路としてＭＯＳトランジスタを用いた本願とは異なる。仮に、ツェナーダイオードの等価回路として、ＭＯＳトランジスタ及び抵抗により構成されるアクティブツェナー等をクランプ回路として用いた場合には、素子数が多くなり回路構成も複雑になる。その結果、チップサイズが大きくなり、ひいてはコストアップに繋がる。
【００６９】
次に、特許文献３には、上述のように、２つのＭＯＳトランジスタ（出力トランジスタ）のゲート−ドレイン間にそれぞれ接続されるクランプ回路を備えた負荷駆動装置が開示されている（文献中の図５参照）。各クランプ回路は、逆流防止用のダイオードと、クランプ用のツェナーダイオードと、を有する。ここで、この従来技術では、ＭＯＳトランジスタのドレイン電圧が、当該ＭＯＳトランジスタのゲート電圧によってクランプされる。一方、本実施の形態にかかる出力回路では、出力トランジスタのゲート電圧が、当該出力トランジスタのドレイン電圧によってクランプされる。つまり、本実施の形態にかかる出力回路と従来技術とでは、回路構成のみならず、目的及び効果が異なるものである。
【００７０】
また、この従来技術では、クランプ回路としてツェナーダイオードを用いているため、クランプ電圧（降伏電圧）を超えた後のインピーダンスが急峻に低くなる。そのため、本実施の形態にかかる出力回路の場合と比較してクランプ動作が効き過ぎる。それにより、出力トランジスタの駆動能力が過剰に低下してしまう。一方、本実施の形態にかかる出力回路では、クランプ回路としてダイオード接続されたＭＯＳトランジスタを用いているため、前述のように、従来技術の場合よりも滑らかなクランプ特性を得ることができる。つまり、ダイオード接続されたＭＯＳトランジスタを用いた方が、本発明の課題を解決するのに適している。
【００７１】
次に、特許文献４には、上述のように、ＮチャネルＭＯＳトランジスタ（出力トランジスタ）のゲート−ドレイン間に接続されたＰチャネル型のクランピングトランジスタ（クランプ回路）を備えた誘導負荷ダンプ回路が開示されている（文献中の図３参照）。クランピングトランジスタ（Ｐ１）のゲートには電源電圧Ｖｃｃが供給されている。ここで、この従来技術では、トランジスタ（Ｎ１）のドレイン電圧が、クランピングトランジスタ（Ｐ１）のゲート電圧によってクランプされる。一方、本実施の形態にかかる出力回路では、出力トランジスタのゲート電圧が、当該出力トランジスタのドレイン電圧によってクランプされる。つまり、本実施の形態にかかる出力回路と従来技術とでは、回路構成のみならず、目的及び効果が異なるものである。
【００７２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００７３】
１０，１０ａ，１０ｂ 正側増幅器
１１ 差動段回路
１２，１２ａ，１２ｂ 出力回路
２０，２０ａ，２０ｂ 負側増幅器
２１ 差動段回路
２２，２２ａ，２２ｂ 出力回路
ＭＰ１３，ＭＮ１４，ＭＰ１５，ＭＮ１６ トランジスタ
ＭＰ２３，ＭＮ２４，ＭＰ２５，ＭＮ２６ トランジスタ
ＳＷ１７，ＳＷ１８ スイッチ
ＳＷ２７，ＳＷ２８ スイッチ
【技術分野】
【０００１】
本発明は、出力回路に関し、特に出力波形のオーバーシュート又はアンダーシュートを抑制するのに適した出力回路に関する。
【背景技術】
【０００２】
液晶表示装置を駆動するＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバは、出力駆動回路としてボルテージフォロワ接続された演算増幅器を備えている。この演算増幅器の過渡特性は、表示品質に大きく影響を及ぼすことが知られている。特に出力波形にオーバーシュートやアンダーシュートが発生した場合、画質が劣化してしまうという問題がある。したがって、ＬＣＤドライバに備えられた演算増幅器は、その出力波形のオーバーシュートやアンダーシュートを抑制することが求められている。
【０００３】
しかし、一般的に、ＭＯＳトランジスタの相互コンダクタンスｇｍは、バイポーラトランジスタよりも低い。そのため、ＭＯＳアナログにより構成される演算増幅器が容量性負荷を駆動する場合、その駆動波形にオーバーシュートやアンダーシュートが発生しやすいという問題がある。対策として、演算増幅器に設けられた出力ＭＯＳトランジスタのＷサイズを大きくすることにより、相互コンダクタンスｇｍを大きくする方法がある。しかし、出力ＭＯＳトランジスタのＷサイズを大きくすると、チップサイズが大きくなり、ひいては、コストアップに繋がる。
【０００４】
図７Ａ及び図７Ｂに、特許文献１に開示された正専用アンプ（以下、正側増幅器と称す）１００及び負専用アンプ（以下、負側増幅器と称す）２００の等価回路を示す。図７Ａ及び図７Ｂは、近年のＬＣＤドライバに採用されているＨａｌｆ＿ＶＤＤ用の演算増幅器である。
【０００５】
なお、図７Ａに示す正側増幅器１００は、液晶表示装置において基準電圧ＣＯＭ（液晶の対向電極に与える基準電圧）より高い電圧側を駆動する増幅器である。図７Ｂに示す負側増幅器２００は、基準電圧ＣＯＭより低い電圧側を駆動する増幅器である。このように、液晶表示装置の分野においては、基準電圧ＣＯＭを基準として正／負が判断される。したがって、一般的な電気工学でいうところの正電圧／負電圧とは異なる。
【０００６】
ここで、正側増幅器１００は、液晶の正極性を駆動する増幅器であるため、基準電圧ＣＯＭをＶＤＤとＶＳＳとの２分点であるＶＤＤ／２とする時、電源電圧ＶＤＤ〜ＶＤＤ／２の電圧範囲を駆動することができれば良い。一方、負側増幅器２００は、液晶の負極性を駆動する増幅器であるため、接地電圧ＶＳＳ〜ＶＤＤ／２の電圧範囲を駆動することができれば良い。したがって、正側増幅器１００及び負側増幅器２００は、出力段回路（出力回路）に供給する電源電圧範囲を、他の回路（ここでは差動段回路）に供給する電源電圧範囲の約半分とし、消費電力の増大を抑制している。
【０００７】
図７Ａに示す正側増幅器１００は、差動段回路１０１及び出力段回路（出力回路）１０２を備える。出力段回路１０２は、ＰチャネルＭＯＳトランジスタＭＰ１０３及びＮチャネルＭＯＳトランジスタＭＮ１０４を有する。出力段回路１０２では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、中間電圧ＶＭＬは、電源電圧ＶＤＤの約半分の電圧レベルを示す。出力段回路１０２以外の回路（差動段回路１０１）では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【０００８】
トランジスタＭＰ１０３では、ソースに電源電圧ＶＤＤが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０１の一方の出力端子が接続される。トランジスタＭＮ１０４では、ソースに中間電圧ＶＭＬが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０１の他方の出力端子が接続される。
【０００９】
図７Ａに示す正側増幅器１００において、差動段回路１０１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力段回路１０２に対して出力する。出力段回路１０２において、トランジスタＭＰ１０３のソース−ドレイン間に流れる電流は、当該トランジスタＭＰ１０３のゲートに印加される増幅信号の一方に基づいて制御される。トランジスタＭＮ１０４のソース−ドレイン間に流れる電流は、当該トランジスタＭＮ１０４のゲートに印加される増幅信号の他方に基づいて制御される。ここで、トランジスタＭＰ１０３のソースに電源電圧ＶＤＤが供給され、トランジスタＭＮ１０４のソースに中間電圧ＶＭＬが供給されているため、正側増幅器１００の出力信号の電圧範囲はＶＤＤ／２〜ＶＤＤとなる。
【００１０】
図７Ｂに示す負側増幅器２００は、差動段回路２０１及び出力段回路（出力回路）２０２を備える。出力段回路２０２は、ＰチャネルＭＯＳトランジスタＭＰ２０３及びＮチャネルＭＯＳトランジスタＭＮ２０４を有する。出力段回路２０２では、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、中間電圧ＶＭＨは、電源電圧ＶＤＤの約半分の電圧レベルを示す。出力段回路２０２以外の回路（差動段回路２０１）では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００１１】
トランジスタＭＰ２０３では、ソースに中間電圧ＶＭＨが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０１の一方の出力端子が接続される。トランジスタＭＮ２０４では、ソースに接地電圧ＶＳＳが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０１の他方の出力端子が接続される。
【００１２】
図７Ｂに示す負側増幅器２００において、差動段回路２０１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力段回路２０２に対して出力する。出力段回路２０２において、トランジスタＭＰ２０３のソース−ドレイン間に流れる電流は、当該トランジスタＭＰ２０３のゲートに印加される増幅信号の一方に基づいて制御される。トランジスタＭＮ２０４のソース−ドレイン間に流れる電流は、当該トランジスタＭＮ２０４のゲートに印加される増幅信号の他方に基づいて制御される。ここで、トランジスタＭＰ２０３のソースに中間電圧ＶＭＨが供給され、トランジスタＭＮ２０４のソースに接地電圧ＶＳＳが供給されているため、負側増幅器２００の出力信号の電圧範囲はＶＳＳ〜ＶＤＤ／２となる。
【００１３】
なお、負荷に供給される電流を制御する回路には、クランプ回路を用いた回路がある。図８に、特許文献２に開示されたトランジスタ出力回路の回路図を示す。図８に示すトランジスタ出力回路３００は、ゲートドライブ回路３０１と、出力トランジスタ３０２と、クランプ回路３０４と、抵抗３０７と、を備え、出力トランジスタ３０２を介して負荷３０５に流れる電流を制御する回路である。図９に示すように、出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓが大きくなるほど、出力トランジスタ３０２のソース−ドレイン間に流れる電流Ｉｄは大きくなる。つまり、出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓが所定電圧以上になると、負荷３０５に過電流が供給される。したがって、トランジスタ出力回路３００は、出力トランジスタ３０２のゲート−ソース間にクランプ回路３０４を備えることにより、ゲート−ソース間電圧Ｖｇｓを所定電圧以上に上昇させないようにして過電流を抑制している。
【００１４】
また、特許文献３には、電源から負荷に対して通電を行う経路内に直列に接続された同一導電型の２つのＭＯＳトランジスタと、これら２つのＭＯＳトランジスタのゲート−ドレイン間にそれぞれ接続されるクランプ回路と、を備えた負荷駆動装置が開示されている。各クランプ回路は、逆流防止用のダイオードと、クランプ用のツェナーダイオードと、を有する（文献中の図５参照）。
【００１５】
また、特許文献４には、第１及び第２の電源端子間に設けられた誘導負荷装置（Ｌ１）と、当該誘導負荷装置（Ｌ１）と直列に接続されたＮチャネルＭＯＳトランジスタ（Ｎ１）と、トランジスタ（Ｎ１）のゲート−ドレイン間に接続されたＰチャネル型のクランピングトランジスタ（Ｐ１）と、を備えた誘導負荷ダンプ回路が開示されている（文献中の図３参照）。なお、クランピングトランジスタ（Ｐ１）のゲートには電源電圧Ｖｃｃが供給されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−１９４４８５号公報
【特許文献２】特開平３−１１７０１７号公報
【特許文献３】特許第４２２８９６０号公報
【特許文献４】特表平７−５０５９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述のように、一般的に、従来技術の出力回路を備えた増幅器では、その出力波形にオーバーシュートやアンダーシュートが発生しやすいという問題があった。
【００１８】
特に、特許文献１の場合、図７Ａ及び図７Ｂに示すように、出力段回路（出力回路）に供給する電源電圧の範囲を、差動段回路に供給する電源電圧の範囲の約半分としている。そのため、出力段回路に設けられた２つの出力トランジスタのゲート−ソース間電圧の範囲が互いに異なってしまう。
【００１９】
例えば、図７Ａに示す正側増幅器１００の場合、トランジスタＭＰ１０３のゲート−ソース間電圧は、最大でＶＤＤ−ＶＳＳとなる。一方、トランジスタＭＮ１０４のゲート−ソース間電圧は、最大でＶＤＤ−ＶＭＬとなる。つまり、出力トランジスタＭＰ１０３のゲート−ソース間電圧は、出力トランジスタＭＮ１０４の場合と比較して、約２倍となる。したがって、正側増幅器１００では、立ち上がりの過渡特性時にオーバーシュートが発生しやすいという問題があった。言い換えると、正側増幅器１００では、その立ち上がりの出力波形にオーバーシュートが発生しやすいという問題があった。
【００２０】
一方、図７Ｂに示す負側増幅器２００の場合、トランジスタＭＮ２０４のゲート−ソース間電圧は、最大でＶＤＤ−ＶＳＳとなる。一方、トランジスタＭＰ２０３のゲート−ソース間電圧は、最大でＶＭＨ−ＶＳＳとなる。つまり、出力トランジスタＭＮ２０４のゲート−ソース間電圧は、出力トランジスタＭＰ２０３の場合と比較して、約２倍となる。したがって、負側増幅器２００では、立ち下がりの過渡特性時にアンダーシュートが発生しやすいという問題があった。言い換えると、負側増幅器２００では、その立ち下がりの出力波形にアンダーシュートが発生しやすいという問題があった。
【００２１】
このように、従来技術の出力回路を備えた増幅器では、その出力波形にオーバーシュートやアンダーシュートが発生しやすいという問題があった。
【課題を解決するための手段】
【００２２】
本発明にかかる出力回路は、第１の電源端子と外部出力端子との間に設けられ、外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される第１の出力ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＰ１３）と、第２の電源端子と前記外部出力端子との間に設けられ、前記外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される第２の出力ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＮ１４）と、前記第１の出力ＭＯＳトランジスタのゲートに第１の端子及び制御端子が接続され、前記第１の出力ＭＯＳトランジスタのドレインに第２の端子が接続された第１のクランプ用ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＰ１５）と、を備える。
【００２３】
上述のような回路構成により、出力波形のオーバーシュート又はアンダーシュートを抑制することができる。
【発明の効果】
【００２４】
本発明により、出力波形のオーバーシュート又はアンダーシュートを抑制することが可能な出力回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の実施の形態１にかかる演算増幅器を示す回路図である。
【図１Ｂ】本発明の実施の形態１にかかる演算増幅器を示す回路図である。
【図２Ａ】本発明の実施の形態２にかかる演算増幅器を示す回路図である。
【図２Ｂ】本発明の実施の形態２にかかる演算増幅器を示す回路図である。
【図３】本発明の実施の形態１、２にかかる出力回路の出力波形を示す図である。
【図４Ａ】本発明の実施の形態１、２にかかる出力回路に設けられた出力トランジスタのゲート電圧の変化を示す図である。
【図４Ｂ】本発明の実施の形態１、２にかかる出力回路に設けられた出力トランジスタのゲート電圧の変化を示す図である。
【図５Ａ】本発明の実施の形態３にかかる演算増幅器を示す回路図である。
【図５Ｂ】本発明の実施の形態３にかかる演算増幅器を示す回路図である。
【図６】本発明の実施の形態３にかかる出力回路の出力波形を示す図である。
【図７Ａ】従来技術の出力回路を備えた演算増幅器を示す回路図である。
【図７Ｂ】従来技術の出力回路を備えた演算増幅器を示す回路図である。
【図８】従来技術の出力回路を示す回路図である。
【図９】ＭＯＳトランジスタのＩＤ−ＶＤＳ特性を示す図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２７】
実施の形態１
図１Ａ及び図１Ｂに、本発明の実施の形態１にかかる出力回路を備えた正側増幅器１０及び負側増幅器２０を示す。図１Ａ及び図１Ｂは、ＬＣＤドライバ等に採用されているＨａｌｆ＿ＶＤＤ用の演算増幅器である。
【００２８】
ここで、図１Ａに示す正側増幅器１０は、液晶の正極性を駆動する増幅器であるため、電源電圧ＶＤＤ〜ＶＤＤ／２の電圧範囲を駆動することができれば良い。一方、図１Ｂに示す負側増幅器２０は、液晶の負極性を駆動する増幅器であるため、接地電圧ＶＳＳ〜ＶＤＤ／２の電圧範囲を駆動することができれば良い。したがって、正側増幅器１０及び負側増幅器２０は、出力回路に供給する電源電圧範囲を、他の回路（差動段回路）に供給する電源電圧範囲の約半分とし、消費電力の増大を抑制している。以下、具体的に説明する。
【００２９】
図１Ａに示す正側増幅器１０は、差動段回路１１及び出力回路１２を備える。出力回路１２は、出力トランジスタＭＰ１３と、出力トランジスタＭＮ１４と、クランプ用トランジスタＭＰ１５と、を有する。なお、本実施の形態では、出力トランジスタＭＰ１３及びクランプ用トランジスタＭＰ１５がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ１４がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００３０】
出力回路１２では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、本実施の形態では、中間電圧ＶＭＬが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＬは電源電圧ＶＤＤよりも低い電圧レベルに適宜変更可能である。出力回路１２以外の回路（差動段回路１１）では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００３１】
出力トランジスタＭＰ１３では、ソースに電源電圧ＶＤＤが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１１の一方の出力端子が接続される。出力トランジスタＭＮ１４では、ソースに中間電圧ＶＭＬが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１１の他方の出力端子が接続される。クランプ用トランジスタＭＰ１５では、第１の端子及びゲート（制御端子）に出力トランジスタＭＰ１３のゲートが共通接続され、第２の端子に出力トランジスタＭＰ１３のドレインが接続される。なお、クランプ用トランジスタＭＰ１５の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。
【００３２】
図１Ａに示す正側増幅器１０において、差動段回路１１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路１２に対して出力する。出力回路１２において、出力トランジスタＭＰ１３のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ１３のゲートに印加される増幅信号の一方に基づいて制御される。出力トランジスタＭＮ１４のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ１４のゲートに印加される増幅信号の他方に基づいて制御される。ここで、出力トランジスタＭＰ１３のソースに電源電圧ＶＤＤが供給され、出力トランジスタＭＮ１４のソースに中間電圧ＶＭＬが供給されているため、正側増幅器１０の出力信号の電圧範囲はＶＤＤ／２〜ＶＤＤとなる。
【００３３】
このように、正側増幅器１０は、出力回路１２に供給する電源電圧の範囲を、差動段回路１１に供給する電源電圧の約半分としている。そのため、出力回路１２に設けられた２つの出力トランジスタＭＰ１３，ＭＮ１４のゲート−ソース間電圧の範囲が互いに異なる。具体的には、出力トランジスタＭＰ１３のゲート−ソース間電圧は、最大でＶＤＤ−ＶＳＳとなる。一方、出力トランジスタＭＮ１４のゲート−ソース間電圧は、最大でＶＤＤ−ＶＭＬとなる。つまり、出力トランジスタＭＰ１３のゲート−ソース間電圧は、出力トランジスタＭＮ１４の場合と比較して、約２倍となる。したがって、正側増幅器１０では、何も対策しなければ、出力トランジスタＭＰ１３より出力トランジスタＭＮ１４の電流駆動能力が相対的に小さくなるため、その立ち上がりの出力波形にオーバーシュートが発生する可能性がある。もしくは、中間電圧ＶＭＬの値に合わせて出力トランジスタＭＮ１４のディメンジョンを無駄に大きくする必要があり、レイアウトサイズが大きくなってしまう。
【００３４】
そこで、本実施の形態にかかる出力回路１２は、出力トランジスタＭＰ１３のゲート−ドレイン間に設けられたクランプ用トランジスタＭＰ１５にクランプ動作させることにより、出力波形のオーバーシュートを抑制している。具体的には、出力トランジスタＭＰ１３のゲート電圧が、当該出力トランジスタＭＰ１３のドレイン電圧よりクランプ用トランジスタＭＰ１５のしきい値電圧Ｖｔ分以上低下した場合、クランプ用トランジスタＭＰ１５が導通状態になる。これは、クランプ用トランジスタＭＰ１５の第１の端子（出力トランジスタＭＰ１３のゲートと接続）の電位がクランプ用トランジスタＭＰ１５の第２の端子（出力トランジスタＭＰ１３のドレインと接続）より低くなるため、第１の端子がドレインになり、第２の端子がソースになることにより、第１の端子に接続する当該クランプ用トランジスタＭＰ１５のゲートの電圧がソース電圧に対して−Ｖｔ以下の電圧になるためである。つまり、クランプ用トランジスタＭＰ１５は、順方向にダイオード接続された状態となっている。
【００３５】
したがって、出力トランジスタＭＰ１３のゲート電圧は、当該出力トランジスタＭＰ１３のドレイン電圧によってクランプされる。より具体的には、出力トランジスタＭＰ１３のゲート電圧は、当該出力トランジスタＭＰ１３のドレイン電圧よりクランプ用トランジスタＭＰ１５のしきい値電圧Ｖｔ分低い電圧レベルにクランプされる。これにより、出力トランジスタＭＰ１３のゲート−ソース間電圧の上昇が制限されるため、当該出力トランジスタＭＰ１３のドレイン電流は制限される。その結果、正側増幅器１０は、その出力波形のオーバーシュートを抑制することができる。
【００３６】
なお、出力トランジスタＭＮ１４のゲート−ソース間電圧は、上述のように、最大でＶＤＤ−ＶＭＬ、つまり、出力トランジスタＭＰ１３の場合と比較して約半分である。したがって、出力トランジスタＭＮ１４には、出力トランジスタＭＰ１３の場合と異なり、クランプ用トランジスタを設ける必要は無い。また、出力トランジスタＭＰ１３のゲート電圧が、当該出力トランジスタＭＰ１３のドレイン電圧より高い状態の場合は、クランプ用トランジスタＭＰ１５は逆方向にダイオード接続された状態となっているため、非導通状態になっている。この状態では、クランプ用トランジスタＭＰ１５は、出力トランジスタＭＰ１３の動作に影響を与えることはほとんどない。
【００３７】
図１Ｂに示す負側増幅器２０は、差動段回路２１及び出力回路２２を備える。出力回路２２は、出力トランジスタＭＰ２３と、出力トランジスタＭＮ２４と、クランプ用トランジスタＭＮ２６と、を有する。なお、本実施の形態では、出力トランジスタＭＰ２３がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ２４及びクランプ用トランジスタＭＮ２６がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００３８】
出力回路２２では、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、本実施の形態では、中間電圧ＶＭＨが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＨは接地電圧ＶＳＳよりも高い電圧レベルに適宜変更可能である。出力回路２２以外の回路（差動段回路２１）では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００３９】
出力トランジスタＭＰ２３では、ソースに中間電圧ＶＭＨが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２１の一方の出力端子が接続される。出力トランジスタＭＮ２４では、ソースに接地電圧ＶＳＳが供給され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２１の他方の出力端子が接続される。クランプ用トランジスタＭＮ２６では、第１の端子及びゲート（制御端子）に出力トランジスタＭＮ２４のゲートが共通接続され、第２の端子に出力トランジスタＭＮ２４のドレインが接続される。なお、クランプ用トランジスタＭＮ２６の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。
【００４０】
図１Ｂに示す負側増幅器２０において、差動段回路２１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路２２に対して出力する。出力回路２２において、出力トランジスタＭＰ２３のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ２３のゲートに印加される増幅信号の一方に基づいて制御される。出力トランジスタＭＮ２４のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ２４のゲートに印加される増幅信号の他方に基づいて制御される。ここで、出力トランジスタＭＰ２３のソースに中間電圧ＶＭＨが供給され、出力トランジスタＭＮ２４のソースに接地電圧ＶＳＳが供給されているため、負側増幅器２０の出力信号の電圧範囲はＶＳＳ〜ＶＤＤ／２となる。
【００４１】
このように、負側増幅器２０は、出力回路２２に供給する電源電圧の範囲を、差動段回路２１に供給する電源電圧の約半分としている。そのため、出力回路２２に設けられた２つの出力トランジスタＭＰ２３，ＭＮ２４のゲート−ソース間電圧の範囲が互いに異なる。具体的には、出力トランジスタＭＮ２４のゲート−ソース間電圧は、最大でＶＤＤ−ＶＳＳとなる。一方、出力トランジスタＭＰ２３のゲート−ソース間電圧は、最大でＶＤＤ−ＶＭＨとなる。つまり、出力トランジスタＭＮ２４のゲート−ソース間電圧は、出力トランジスタＭＰ２３の場合と比較して、約２倍となる。したがって、負側増幅器２０では、何も対策しなければ、出力トランジスタＭＮ２４より出力トランジスタＭＰ２３の電流駆動能力が相対的に小さくなるため、その立ち下がりの出力波形にアンダーシュートが発生する可能性がある。もしくは、中間電圧ＶＭＨの値に合わせて出力トランジスタＭＮ２３のディメンジョンを無駄に大きくする必要があり、レイアウトサイズが大きくなってしまう。
【００４２】
そこで、本実施の形態にかかる出力回路２２は、出力トランジスタＭＮ２４のゲート−ドレイン間に設けられたクランプ用トランジスタＭＮ２６にクランプ動作させることにより、出力波形のアンダーシュートを抑制している。具体的には、出力トランジスタＭＮ２４のゲート電圧が、当該出力トランジスタＭＮ２４のドレイン電圧よりクランプ用トランジスタＭＮ２６のしきい値電圧Ｖｔ分以上上昇した場合、クランプ用トランジスタＭＮ２６が導通状態になる。これは、クランプ用トランジスタＭＮ２６の第１の端子（出力トランジスタＭＮ２４のゲートと接続）の電位がクランプ用トランジスタＭＮ２６の第２の端子（出力トランジスタＭＮ２４のドレインと接続）より高くなるため、第１の端子がドレインになり、第２の端子がソースになることにより、第１の端子に接続する当該クランプ用トランジスタＭＮ２６のゲートの電圧がソース電圧に対して＋Ｖｔ以上の電圧になるためである。つまり、クランプ用トランジスタＭＮ２６は、順方向にダイオード接続された状態となっている。
【００４３】
したがって、出力トランジスタＭＮ２４のゲート電圧は、当該出力トランジスタＭＮ２４のドレイン電圧によってクランプされる。より具体的には、出力トランジスタＭＮ２４のゲート電圧は、当該出力トランジスタＭＮ２４のドレイン電圧よりクランプ用トランジスタＭＮ２６のしきい値電圧Ｖｔ分高い電圧レベルにクランプされる。これにより、出力トランジスタＭＮ２４のゲート−ソース間電圧の上昇が制限されるため、当該出力トランジスタＭＮ２４のドレイン電流は制限される。その結果、負側増幅器２０は、その出力波形のアンダーシュートを抑制することができる。
【００４４】
なお、出力トランジスタＭＰ２３のゲート−ソース間電圧は、上述のように、最大でＶＤＤ−ＶＭＨ、つまり、出力トランジスタＭＮ２４の場合と比較して約半分である。したがって、出力トランジスタＭＰ２３には、出力トランジスタＭＮ２４の場合と異なり、クランプ用トランジスタを設ける必要は無い。また、出力トランジスタＭＮ２４のゲート電圧が、当該出力トランジスタＭＮ２４のドレイン電圧より低い状態の場合は、クランプ用トランジスタＭＮ２６は逆方向にダイオード接続された状態となっているため、非導通状態になっている。この状態では、クランプ用トランジスタＭＮ２６は、出力トランジスタＭＮ２４の動作に影響を与えることはほとんどない。
【００４５】
次に、本実施の形態にかかる出力回路の効果を、図３を参照して説明する。図３は、従来技術の出力回路を備えた増幅器における外部出力端子Ｖｏｕｔの出力過渡特性波形と、本実施の形態にかかる出力回路を備えた増幅器における外部出力端子Ｖｏｕｔの出力過渡特性波形と、を示す図である。なお、図３に示す各波形は、同じ条件でシミュレーションした結果をプロットしたものである。この波形を見てわかるように、従来技術の出力回路の場合、出力波形にオーバーシュートやアンダーシュートが発生しているのがわかる。一方、本実施の形態にかかる出力回路の場合、出力波形のオーバーシュートやアンダーシュートが抑制されているのがわかる。なお、本実施の形態にかかる出力回路では、出力波形のオーバーシュートやアンダーシュートが抑制されてもセットリング時間に遅延は生じず、従来技術の場合と同等である。
【００４６】
次に、本実施の形態にかかる出力回路がその出力波形のオーバーシュートやアンダーシュートを抑制するメカニズムを、図４Ａ及び図４Ｂを参照して説明する。図４Ａは、正側増幅器における出力トランジスタ（ＭＰ１３、ＭＰ１０３）のゲート電圧のシミュレーション過渡解析波形である。図４Ｂは、負側増幅器における出力トランジスタ（ＭＮ２４、ＭＮ２０４）のゲート電圧のシミュレーション過渡解析波形である。なお、図４Ａ及び図４Ｂのシミュレーション結果は、図３のシミュレーション結果に対応している。図４Ａの波形を見てもわかるように、本実施の形態にかかる出力回路１２では、出力トランジスタＭＰ１３のゲート電圧が、所定の電圧レベル以下にならないようにクランプされている。つまり、出力回路１２では、出力トランジスタＭＰ１３のゲート電圧がクランプされて、当該出力トランジスタＭＰ１３のゲート−ソース間電圧が所定の電圧レベル以上にならないようにしている。同様に、図４Ｂの波形を見てもわかるように、本実施の形態にかかる出力回路２２では、出力トランジスタＭＮ２４のゲート電圧が、所定の電圧レベル以上にならないようにクランプされている。つまり、出力回路２２では、出力トランジスタＭＮ２４のゲート電圧がクランプされて、当該出力トランジスタＭＮ２４のゲート−ソース間電圧が所定の電圧レベル以上にならないようにしている。これにより、オーバーシュートやアンダーシュートを発生させないようにゲート−ソース間電圧の最大値を制御して出力信号の制御をすると同時に、必要なゲート−ソース間電圧を確保することにより、セットリングタイムを遅くしすぎないように出力信号の制御をすることができるようになる。
【００４７】
このように、本実施の形態にかかる出力回路は、出力トランジスタのゲート−ドレイン間にクランプ用トランジスタを備えることにより、当該出力トランジスタのゲート−ソース間電圧の上昇を制限する。それにより、本実施の形態にかかる出力回路は、出力トランジスタのドレイン電流を制限することができるため、その出力波形のオーバーシュート又はアンダーシュートを抑制することができる。
【００４８】
なお、本実施の形態にかかる出力回路は、オーバーシュート又はアンダーシュートを抑制するために、１つのクランプ用ＭＯＳトランジスタを追加するだけで良い。したがって、チップサイズへのインパクトはほとんど無視できるレベルである。
【００４９】
また、クランプ回路として、ダイオード接続されたＭＯＳトランジスタの代わりに、ＰＮ接合のダイオードを用いた場合でも、原理的には同様の効果を得ることができる。しかし、ＰＮ接合のダイオードを用いた場合、クランプ電圧である約０．６〜０．７Ｖを超えた後のインピーダンスが急峻に低くなるため、ダイオード接続されたＭＯＳトランジスタを用いた場合と比較してクランプ動作が効き過ぎる。そのため、出力トランジスタの駆動能力が過剰に低下してしまう。
【００５０】
これに対し、ダイオード接続されたＭＯＳトランジスタを用いた場合、クランプ電圧が当該ＭＯＳトランジスタのしきい値電圧であり、かつ、そのインピーダンスはＰＮ接合のダイオードを用いた場合よりも高くなる。これは、ダイオード接続されたＭＯＳトランジスタの相互コンダクタンスｇｍが、ＰＮ接合のダイオードと比較して約１桁以上低いことに起因する。そのため、ダイオード接続されたＭＯＳトランジスタを用いた場合、ＰＮ接合のダイオードを用いた場合よりも滑らかなクランプ特性を得ることができる。つまり、ダイオード接続されたＭＯＳトランジスタを用いた方が、本発明の課題を解決するのに適している。
【００５１】
実施の形態２
図２Ａ及び図２Ｂに、本発明の実施の形態２にかかる出力回路を備えた正側増幅器１０ａ及び負側増幅器２０ａを示す。図２Ａに示す正側増幅器１０ａは、図１Ａに示す正側増幅器１０と比較して、出力回路１２に代えて、出力回路１２にクランプ用トランジスタＭＮ１６を追加した出力回路１２ａを備える。図２Ｂに示す負側増幅器２０ａは、図１Ｂに示す負側増幅器２０と比較して、出力回路２２に代えて、出力回路２２にクランプ用トランジスタＭＰ２５を追加した出力回路２２ａを備える。
【００５２】
具体的には、図２Ａの正側増幅器１０ａにおいて、出力回路１２ａは、出力トランジスタＭＰ１３と、出力トランジスタＭＮ１４と、クランプ用トランジスタＭＰ１５と、クランプ用トランジスタＭＮ１６と、を有する。なお、本実施の形態では、クランプ用トランジスタＭＮ１６がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００５３】
クランプ用トランジスタＭＮ１６では、第１の端子及びゲート（制御端子）に出力トランジスタＭＮ１４のゲートが共通接続され、第２の端子に出力トランジスタＭＮ１４のドレインが接続される。なお、クランプ用トランジスタＭＮ１６の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。図２Ａのその他の回路構成は、図１Ａの場合と同様であるため、説明を省略する。このように、本実施の形態にかかる出力回路１２ａは、２つの出力トランジスタＭＰ１３、ＭＮ１４に対してクランプ用トランジスタＭＰ１５、ＭＮ１６を備える。それにより、本実施の形態にかかる出力回路１２ａは、各出力トランジスタに付加される寄生容量のバランスを取ることができる。
【００５４】
また、図２Ｂの負側増幅器２０ａにおいて、出力回路２２ａは、出力トランジスタＭＰ２３と、出力トランジスタＭＮ２４と、クランプ用トランジスタＭＰ２５と、クランプ用トランジスタＭＮ２６と、を有する。なお、本実施の形態では、クランプ用トランジスタＭＰ２５がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００５５】
クランプ用トランジスタＭＰ２５では、第１の端子及びゲート（制御端子）に出力トランジスタＭＰ２３のゲートが共通接続され、第２の端子に出力トランジスタＭＰ２３のドレインが接続される。なお、クランプ用トランジスタＭＰ２５の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。図２Ｂのその他の回路構成は、図１Ｂの場合と同様であるため、説明を省略する。このように、本実施の形態にかかる出力回路２２ａは、２つの出力トランジスタＭＰ２３、ＭＮ２４に対してクランプ用トランジスタＭＰ２５、ＭＮ２６を備える。それにより、本実施の形態にかかる出力回路２２ａは、各出力トランジスタに付加される寄生容量のバランスを取ることができる。
【００５６】
なお、図１Ａに示す正側増幅器１０では、出力回路１２に供給される中間電圧ＶＭＬが接地電圧ＶＳＳ付近の低い電圧レベルである場合、その出力波形の立ち下がりにアンダーシュートが発生する可能性がある。一方、図２Ａに示す正側増幅器１０ａでは、クランプ用トランジスタＭＮ１６を用いて出力トランジスタＭＮ１４のゲート電圧をクランプすることにより、当該出力トランジスタＭＮ１４のゲート−ソース間電圧の上昇が制限される。それにより、出力トランジスタＭＮ１４のドレイン電流が制限される。その結果、正側増幅器１０ａは、その出力波形のアンダーシュートを抑制することができる。図２Ａのその他の動作は、図１Ａの場合と同様であるため、説明を省略する。
【００５７】
同様に、図１Ｂに示す負側増幅器２０では、出力回路２２に供給される中間電圧ＶＭＨが電源電圧ＶＤＤ付近の高い電圧レベルである場合、その出力波形の立ち上がりにオーバーシュートが発生する可能性がある。一方、図２Ｂに示す負側増幅器２０ａでは、クランプ用トランジスタＭＰ２５を用いて出力トランジスタＭＰ２３のゲート電圧をクランプすることにより、当該出力トランジスタＭＰ２３のゲート−ソース間電圧の上昇が制限される。それにより、出力トランジスタＭＰ２３のドレイン電流が制限される。その結果、負側増幅器２０ａは、その出力波形のオーバーシュートを抑制することができる。図２Ｂのその他の回路構成は、図１Ｂの場合と同様であるため、説明を省略する。
【００５８】
このような回路構成により、本実施の形態にかかる出力回路は、実施の形態１の場合と同等の効果を得ることができる。さらに、本実施の形態にかかる出力回路は、各出力トランジスタに付加される寄生容量のバランスを取ることができるとともに、中間電圧（ＶＭＬ、ＶＭＨ）が接地電圧ＶＳＳ〜電源電圧ＶＤＤ範囲内のいずれの電圧レベルでも、出力信号を供給電源電圧範囲内にクランプすることができる。
【００５９】
実施の形態３
図５Ａ及び図５Ｂに、本発明の実施の形態３にかかる正側増幅器１０ｂ及び負側増幅器２０ｂを示す。図５Ａに示す正側増幅器１０ｂは、図２Ａに示す正側増幅器１０ａと比較して、出力回路１２ａに代えて、出力回路１２ａにスイッチＳＷ１７及びスイッチＳＷ１８を追加した出力回路１２ｂを備える。図５Ｂに示す負側増幅器２０ｂは、図２Ｂに示す負側増幅器２０ａと比較して、出力回路２２ａに代えて、出力回路２２ａにスイッチＳＷ２７及びスイッチＳＷ２８を追加した出力回路２２ｂを備える。
【００６０】
本実施の形態にかかる出力回路は、２つのスイッチのオンオフを切り替え制御することにより、各クランプ用トランジスタのクランプ動作のタイミングを制御する。それにより、本実施の形態にかかる出力回路は、クランプ動作の影響によるセットリング時間の遅延を抑制する。以下、具体的に説明する。
【００６１】
図５Ａの正側増幅器１０ｂにおいて、出力回路１２ｂは、出力トランジスタＭＰ１３と、出力トランジスタＭＮ１４と、クランプ用トランジスタＭＰ１５と、クランプ用トランジスタＭＮ１６と、スイッチＳＷ１７と、スイッチＳＷ１８と、を有する。スイッチＳＷ１７は、クランプ用トランジスタＭＰ１５の第２の端子と外部出力端子Ｖｏｕｔとの間に接続される。スイッチＳＷ１８は、クランプ用トランジスタＭＮ１６の第２の端子と外部出力端子Ｖｏｕｔとの間に接続される。図５Ａのその他の回路構成は、図２Ａの場合と同様であるため、説明を省略する。
【００６２】
図５Ｂの負側増幅器２０ｂにおいて、出力回路２２ｂは、出力トランジスタＭＰ２３と、出力トランジスタＭＮ２４と、クランプ用トランジスタＭＰ２５と、クランプ用トランジスタＭＮ２６と、スイッチＳＷ２７と、スイッチＳＷ２８と、を有する。スイッチＳＷ２７は、クランプ用トランジスタＭＰ２５の第２の端子と外部出力端子Ｖｏｕｔとの間に接続される。スイッチＳＷ２８は、クランプ用トランジスタＭＮ２６の第２の端子と外部出力端子Ｖｏｕｔとの間に接続される。図５Ｂのその他の回路構成は、図２Ｂの場合と同様であるため、説明を省略する。
【００６３】
図６は、図３に対して図５Ａの正側増幅器１０ｂ及び図５Ｂの負側増幅器２０ｂの出力波形をさらに追加した図である。なお、スイッチＳＷ１７及びＳＷ１８は連動して制御されるものとする。スイッチＳＷ２７及びＳＷ２８は連動して制御されるものとする。ここで、図６の例では、スイッチＳＷ１７、ＳＷ１８、ＳＷ２７、及びＳＷ２８は、制御電圧がＨレベルの場合の一定期間のみオンに制御されている。つまり、本実施の形態にかかる出力回路は、出力波形の立ち上がり又は立ち下がりの途中までは、クランプ用トランジスタによるクランプ動作を有効にして、オーバーシュート又はアンダーシュートを抑制する。そして、その後、クランプ動作を無効にして、出力波形を急速に立ち上げ又は立ち下げることにより、オーバーシュート又はアンダーシュートが発生しない範囲内でセットリング時間を速める。
【００６４】
各スイッチは、例えば、ＳＴＢ期間（ＬＣＤドライバの１水平期間の最初に出力される制御信号）の立ち上がり又は立ち下がり、すなわち出力が変化する最初のタイミングからオンに切り替わり、ある一定の期間だけオンする。オン時間はパネル負荷に応じて最適な時間に制御される。
【００６５】
このように、図５Ａに示す正側増幅器１０ｂでは、図１Ａに示す正側増幅器１０及び図２Ａに示す正側増幅器１０ａと比較して、出力信号の立ち上がり時間（スルーレート、例えば電圧レベルが１０％から９０％に到達する時間）が同等程度であるが、セットリング時間（例えば電圧レベルが０．５％から９９．５％に到達し安定する時間）が速くなる。同様に、図５Ｂに示す負側増幅器２０ｂでは、図１Ｂに示す負側増幅器２０及び図２Ｂに示す負側増幅器２０ａと比較して、出力信号の立ち下がり時間（例えば電圧レベルが９０％から１０％に到達する時間）が同等程度であるが、セットリング時間（例えば電圧レベルが９９．５％から０．５％に到達し安定する時間）が速くなる。つまり、本実施の形態にかかる出力回路は、出力波形のオーバーシュート又はアンダーシュートを抑制するとともに、クランプ動作の影響によるセットリング時間の遅延を抑制することができる。
【００６６】
以上のように、上記実施の形態１〜３にかかる出力回路は、出力トランジスタのゲート−ドレイン間にクランプ用トランジスタを備えることにより、当該出力トランジスタのゲート−ソース間電圧の上昇を制限する。それにより、本実施の形態にかかる出力回路は、出力トランジスタのドレイン電流を制限することができるため、出力波形のオーバーシュート又はアンダーシュートを抑制することができる。
【００６７】
ここで、特許文献２には、上述のように、クランプ回路を備えたトランジスタ出力回路が開示されているが、これは出力トランジスタのソースが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路は、ソースフォロワ動作時の電流クランプ回路であって、出力トランジスタのゲート−ソース間に設けられている。一方、本実施の形態にかかる出力回路は、出力トランジスタのドレインが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路（クランプ用トランジスタ）は、出力トランジスタのゲート−ドレイン間に設けられている。したがって、本実施の形態にかかる出力回路と従来技術とでは、互いに回路構成が異なる。
【００６８】
また、この従来技術では、クランプ電圧の基準が出力トランジスタのソースであり、ソース電圧を基準としてゲート電圧をクランプしている。この場合、出力電流を制限するためには、クランプ回路としてツェナーダイオードの特性のものが必要であり、クランプ回路としてＭＯＳトランジスタを用いた本願とは異なる。仮に、ツェナーダイオードの等価回路として、ＭＯＳトランジスタ及び抵抗により構成されるアクティブツェナー等をクランプ回路として用いた場合には、素子数が多くなり回路構成も複雑になる。その結果、チップサイズが大きくなり、ひいてはコストアップに繋がる。
【００６９】
次に、特許文献３には、上述のように、２つのＭＯＳトランジスタ（出力トランジスタ）のゲート−ドレイン間にそれぞれ接続されるクランプ回路を備えた負荷駆動装置が開示されている（文献中の図５参照）。各クランプ回路は、逆流防止用のダイオードと、クランプ用のツェナーダイオードと、を有する。ここで、この従来技術では、ＭＯＳトランジスタのドレイン電圧が、当該ＭＯＳトランジスタのゲート電圧によってクランプされる。一方、本実施の形態にかかる出力回路では、出力トランジスタのゲート電圧が、当該出力トランジスタのドレイン電圧によってクランプされる。つまり、本実施の形態にかかる出力回路と従来技術とでは、回路構成のみならず、目的及び効果が異なるものである。
【００７０】
また、この従来技術では、クランプ回路としてツェナーダイオードを用いているため、クランプ電圧（降伏電圧）を超えた後のインピーダンスが急峻に低くなる。そのため、本実施の形態にかかる出力回路の場合と比較してクランプ動作が効き過ぎる。それにより、出力トランジスタの駆動能力が過剰に低下してしまう。一方、本実施の形態にかかる出力回路では、クランプ回路としてダイオード接続されたＭＯＳトランジスタを用いているため、前述のように、従来技術の場合よりも滑らかなクランプ特性を得ることができる。つまり、ダイオード接続されたＭＯＳトランジスタを用いた方が、本発明の課題を解決するのに適している。
【００７１】
次に、特許文献４には、上述のように、ＮチャネルＭＯＳトランジスタ（出力トランジスタ）のゲート−ドレイン間に接続されたＰチャネル型のクランピングトランジスタ（クランプ回路）を備えた誘導負荷ダンプ回路が開示されている（文献中の図３参照）。クランピングトランジスタ（Ｐ１）のゲートには電源電圧Ｖｃｃが供給されている。ここで、この従来技術では、トランジスタ（Ｎ１）のドレイン電圧が、クランピングトランジスタ（Ｐ１）のゲート電圧によってクランプされる。一方、本実施の形態にかかる出力回路では、出力トランジスタのゲート電圧が、当該出力トランジスタのドレイン電圧によってクランプされる。つまり、本実施の形態にかかる出力回路と従来技術とでは、回路構成のみならず、目的及び効果が異なるものである。
【００７２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００７３】
１０，１０ａ，１０ｂ 正側増幅器
１１ 差動段回路
１２，１２ａ，１２ｂ 出力回路
２０，２０ａ，２０ｂ 負側増幅器
２１ 差動段回路
２２，２２ａ，２２ｂ 出力回路
ＭＰ１３，ＭＮ１４，ＭＰ１５，ＭＮ１６ トランジスタ
ＭＰ２３，ＭＮ２４，ＭＰ２５，ＭＮ２６ トランジスタ
ＳＷ１７，ＳＷ１８ スイッチ
ＳＷ２７，ＳＷ２８ スイッチ
【特許請求の範囲】
【請求項１】
第１の電源端子と外部出力端子との間に設けられ、外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される第１の出力ＭＯＳトランジスタと、
第２の電源端子と前記外部出力端子との間に設けられ、前記外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される第２の出力ＭＯＳトランジスタと、
前記第１の出力ＭＯＳトランジスタのゲートに第１の端子及び制御端子が接続され、前記第１の出力ＭＯＳトランジスタのドレインに第２の端子が接続された第１のクランプ用ＭＯＳトランジスタと、を備えた出力回路。
【請求項２】
前記第１の出力ＭＯＳトランジスタ及び前記第１のクランプ用ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ、前記第２の出力ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記第１の電源端子には、高電位側電源が供給され、
前記第２の電源端子には、高電位側電源と低電位側電源との間の中間電圧が供給されることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記第１の出力ＭＯＳトランジスタ及び前記第１のクランプ用ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタ、前記第２の出力ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第１の電源端子には、低電位側電源が供給され、
前記第２の電源端子には、高電位側電源と低電位側電源との間の中間電圧が供給されることを特徴とする請求項１に記載の出力回路。
【請求項４】
前記第２の出力ＭＯＳトランジスタのゲートに第１の端子及び制御端子が接続され、前記第２の出力ＭＯＳトランジスタのドレインに第２の端子が接続された第２のクランプ用ＭＯＳトランジスタをさらに備えた請求項１に記載の出力回路。
【請求項５】
前記第１の出力ＭＯＳトランジスタ及び前記第１のクランプ用ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ、前記第２の出力ＭＯＳトランジスタ及び前記第２のクランプ用ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記第１の電源端子には、高電位側電源が供給され、
前記第２の電源端子には、高電位側電源と低電位側電源との間の中間電圧が供給されることを特徴とする請求項４に記載の出力回路。
【請求項６】
前記第１の出力ＭＯＳトランジスタ及び前記第１のクランプ用ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタ、前記第２の出力ＭＯＳトランジスタ及び前記第２のクランプ用ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第１の電源端子には、低電位側電源が供給され、
前記第２の電源端子には、高電位側電源と低電位側電源との間の中間電圧が供給されることを特徴とする請求項４に記載の出力回路。
【請求項７】
前記第１のクランプ用ＭＯＳトランジスタに直列に接続され、前記外部出力端子の電圧レベルの変化に応じてオンオフが制御される第１のスイッチをさらに備えた請求項１〜６のいずれか一項に記載の出力回路。
【請求項８】
前記第２のクランプ用ＭＯＳトランジスタに直列に接続され、前記外部出力端子の電圧レベルの変化に応じてオンオフが制御される第２のスイッチをさらに備えた請求項１〜７のいずれか一項に記載の出力回路。
【請求項１】
第１の電源端子と外部出力端子との間に設けられ、外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される第１の出力ＭＯＳトランジスタと、
第２の電源端子と前記外部出力端子との間に設けられ、前記外部入力信号に基づいてソース−ドレイン間に流れる電流が制御される第２の出力ＭＯＳトランジスタと、
前記第１の出力ＭＯＳトランジスタのゲートに第１の端子及び制御端子が接続され、前記第１の出力ＭＯＳトランジスタのドレインに第２の端子が接続された第１のクランプ用ＭＯＳトランジスタと、を備えた出力回路。
【請求項２】
前記第１の出力ＭＯＳトランジスタ及び前記第１のクランプ用ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ、前記第２の出力ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記第１の電源端子には、高電位側電源が供給され、
前記第２の電源端子には、高電位側電源と低電位側電源との間の中間電圧が供給されることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記第１の出力ＭＯＳトランジスタ及び前記第１のクランプ用ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタ、前記第２の出力ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第１の電源端子には、低電位側電源が供給され、
前記第２の電源端子には、高電位側電源と低電位側電源との間の中間電圧が供給されることを特徴とする請求項１に記載の出力回路。
【請求項４】
前記第２の出力ＭＯＳトランジスタのゲートに第１の端子及び制御端子が接続され、前記第２の出力ＭＯＳトランジスタのドレインに第２の端子が接続された第２のクランプ用ＭＯＳトランジスタをさらに備えた請求項１に記載の出力回路。
【請求項５】
前記第１の出力ＭＯＳトランジスタ及び前記第１のクランプ用ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ、前記第２の出力ＭＯＳトランジスタ及び前記第２のクランプ用ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記第１の電源端子には、高電位側電源が供給され、
前記第２の電源端子には、高電位側電源と低電位側電源との間の中間電圧が供給されることを特徴とする請求項４に記載の出力回路。
【請求項６】
前記第１の出力ＭＯＳトランジスタ及び前記第１のクランプ用ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタ、前記第２の出力ＭＯＳトランジスタ及び前記第２のクランプ用ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第１の電源端子には、低電位側電源が供給され、
前記第２の電源端子には、高電位側電源と低電位側電源との間の中間電圧が供給されることを特徴とする請求項４に記載の出力回路。
【請求項７】
前記第１のクランプ用ＭＯＳトランジスタに直列に接続され、前記外部出力端子の電圧レベルの変化に応じてオンオフが制御される第１のスイッチをさらに備えた請求項１〜６のいずれか一項に記載の出力回路。
【請求項８】
前記第２のクランプ用ＭＯＳトランジスタに直列に接続され、前記外部出力端子の電圧レベルの変化に応じてオンオフが制御される第２のスイッチをさらに備えた請求項１〜７のいずれか一項に記載の出力回路。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【公開番号】特開２０１２−４９８６１（Ｐ２０１２−４９８６１Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１９０６８４（Ｐ２０１０−１９０６８４）
【出願日】平成２２年８月２７日（２０１０．８．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２７日（２０１０．８．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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