半導体チップ及び半導体装置
【課題】半導体チップの小型化を妨げず、集積度を低下させずに、Ａｌワイヤによるボンディングが可能な半導体チップ及び半導体装置を提供する。
【解決手段】プリント基板１０と、プリント基板１０上に搭載され、上面の外周に沿った第１の列Ｌ１をなす複数の第１の接続パッド２１、及び、第１の列Ｌ１と平行かつ第１の列Ｌ１よりも内側に離間した第２の列Ｌ２をなす複数の第２の接続パッド２２が設けられた半導体チップ２０と、プリント基板１０と半導体チップ２０とを接続する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２とを備える半導体装置１である。第１の列Ｌ１をなす第１の接続パッド２１と第２の列Ｌ２をなす第２の接続パッド２２との間には回路素子２３、２４が設けられている。
【解決手段】プリント基板１０と、プリント基板１０上に搭載され、上面の外周に沿った第１の列Ｌ１をなす複数の第１の接続パッド２１、及び、第１の列Ｌ１と平行かつ第１の列Ｌ１よりも内側に離間した第２の列Ｌ２をなす複数の第２の接続パッド２２が設けられた半導体チップ２０と、プリント基板１０と半導体チップ２０とを接続する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２とを備える半導体装置１である。第１の列Ｌ１をなす第１の接続パッド２１と第２の列Ｌ２をなす第２の接続パッド２２との間には回路素子２３、２４が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体装置に関する。
【背景技術】
【０００２】
接続パッドを２列に配列したＬＳＩ等の半導体チップをプリント基板上にワイヤボンディングによって実装した半導体装置がある（例えば、特許文献１参照）。
ボンディング用のワイヤの材料として、アルミニウム（Ａｌ）を用いることが考えられる（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３２０９６号公報
【特許文献２】特開２００５−１０１２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、Ａｌワイヤ用のボンディングヘッドは一般に金ワイヤ用のボンディングヘッドよりも大きい。このため、半導体チップ上に設ける接続パッドの間隔を広くする必要があり、半導体チップの小型化を妨げるとともに、集積度が低下するという問題がある。
【０００５】
本発明の課題は、半導体チップの小型化を妨げず、集積度を低下させずに、Ａｌワイヤによるボンディングが可能な半導体チップ及び半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明の半導体チップは、上面の外周の辺に沿った第１の列に配列された複数の第１接続パッドと、前記辺において前記上面側から見て前記第１の列よりも内側の第２の列に配列され、且つ前記第１接続パッドと離間した複数の第２接続パッドと、前記辺における前記第１接続パッド及び前記辺における前記第２接続パッドの間に配置された複数の回路素子と、を備える。
【０００７】
上記半導体チップは、集積回路領域に集積回路を備え、前記回路素子は、前記集積回路に接続されていてもよい。
前記回路素子は、前記第１接続パッド及び前記第２接続パッドの少なくともいずれかに接続されていてもよい。
前記複数の第１接続パッドは、それぞれ前記複数の第２接続パッドのそれぞれと互い違いに配置されていてもよい。
前記第１接続パッド及び前記第２接続パッドのいずれか一方は、複数の導体層が積層されてなり、前記回路素子は、前記複数の導体層の少なくとも一つの層と同一平面に、前記一つの層と同一材料の層を含んでもよい。
本発明の半導体装置は、複数の第１の電極及び複数の第２の電極が設けられたプリント基板と、上面の外周の辺に沿った第１の列に配列された複数の第１接続パッドと、前記辺において前記上面側から見て前記第１の列よりも内側の第２の列に配列され、且つ前記第１接続パッドと離間した複数の第２接続パッドと、前記辺における前記第１接続パッド及び前記辺における前記第２接続パッドの間に配置された複数の回路素子と、を備え、前記プリント基板上に搭載された半導体チップと、前記プリント基板の前記第１の電極及び前記半導体チップの前記第１接続パッドを接続する第１のボンディングワイヤと、前記プリント基板の前記第２の電極及び前記半導体チップの前記第２接続パッドを接続する第２のボンディングワイヤと、を備える。
【発明の効果】
【０００８】
本発明によれば、半導体チップの小型化を妨げず、集積度を低下させずに、Ａｌワイヤによるボンディングが可能な半導体チップ及び半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態にかかる半導体装置１の平面図である。
【図２】図１のII−II矢視断面図である。
【図３】半導体チップ２０を図１のIII部において拡大した平面図である。
【図４】図３のIV−IV矢視断面図である。
【図５】半導体装置１の製造方法の説明図である。
【図６】（ａ）、（ｂ）は半導体装置１の製造方法の説明図である。
【図７】半導体装置１の製造方法の説明図である。
【図８】半導体装置１の製造方法の説明図である。
【図９】図７に示す状態における、第２のボンディングワイヤ３２を形成するボンディングヘッド５０と、第１の接続パッド２１、第２の接続パッド２２及び既設の第１のボンディングワイヤ３１との位置関係を示す平面図である。
【図１０】図９のX−X矢視断面図である。
【発明を実施するための形態】
【００１０】
図１は本発明の実施形態にかかる半導体装置１の平面図であり、図２は図１のII−II矢視断面図である。半導体装置１は、プリント基板１０と、半導体チップ２０と、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２と、封止層４０と、等から概略構成される。
【００１１】
プリント基板１０は半導体チップ２０を搭載する回路基板等であり、上面には半導体チップ２０を搭載する部分を中心とする同心円Ｃ１、Ｃ２上に複数の第１の電極１１、第２の電極１２、及び、第１の電極１１、第２の電極１２と接続される配線が形成されている。なお、内側の同心円Ｃ１上に配列された第１の電極１１の数が同心円Ｃ１の外側に位置する同心円Ｃ２上に配列された第２の電極１２の数より多い。第１の電極１１にはそれぞれ第１のボンディングワイヤ３１の一端が固定されて電気的に接続され、第２の電極１２にはそれぞれ第１のボンディングワイヤ３１よりも長い第２のボンディングワイヤ３２の一端が固定されて電気的に接続される。
【００１２】
半導体チップ２０は、半導体チップ２０の上面側から見て外周が略四辺形状であり、半導体チップ２０の一方の面上には、各辺ごとに外周に沿って互いに平行な２列の第１の接続パッド２１、第２の接続パッド２２が形成されている。第１の接続パッド２１、第２の接続パッド２２は例えば少なくともアルミニウムを含む電極である。各第１の接続パッド２１は、半導体チップ２０の上面側から見て、中心が外側の列Ｌ１に重なり且つ列Ｌ１に並んで互いに離間されて配列され、各第２の接続パッド２２は半導体チップ２０の上面側から見て、列Ｌ１よりも内側の列Ｌ２に中心が重なり且つ列Ｌ２に並んで互いに離間されて配列されている。縦横４辺に配列した列Ｌ２に囲まれた、内側の部分（半導体チップ２０の中央部）には集積回路が形成されている集積回路領域２９が設けられている。各辺における第１の接続パッド２１、第２の接続パッド２２は、列Ｌ１、Ｌ２の方向に互い違いに設けられている。すなわち、各辺と直交する側から見て、当該辺側に配置された列Ｌ１の互いに隣接する二つの第１の接続パッド２１、２１の境界領域に、当該辺側に配置された列Ｌ２の一つの第２の接続パッド２２が重なるように配置されており、同時に、各辺と直交する側から見て、当該辺側に配置された列Ｌ２の互いに隣接する二つの第２の接続パッド２２、第２の接続パッド２２の境界領域に、当該辺側に配置された列Ｌ１の一つの第１の接続パッド２１が重なるように配置されている。
【００１３】
第１の接続パッド２１にはそれぞれ第１のボンディングワイヤ３１の他端が固定されて電気的に接続され、第２の接続パッド２２にはそれぞれ第２のボンディングワイヤ３２の他端が固定され電気的に接続されている。
【００１４】
各辺における第１の接続パッド２１の列Ｌ１と第２の接続パッド２２の列Ｌ２との間は、後述するボンディングヘッド５０が第１の接続パッド２１と第２の接続パッド２２の両方を同時に接触しないような長さに設定され、列Ｌ１と列Ｌ２の距離は、例えば約３００〜４００μｍ離れている。
なお、電源電圧端子（ＶＤＤ端子、ＶＳＳ端子）やシステムリセット端子には、列Ｌ１側の第１の接続パッド２１のいずれかが用いられており、列Ｌ２の第２の接続パッド２２は用いられていない。また、後述する接続テストを行うための入力端子や出力端子も、列Ｌ１側の第１の接続パッド２１のいずれかが用いられており、列Ｌ２の第２の接続パッド２２は用いられていない。
【００１５】
第１のボンディングワイヤ３１はプリント基板１０の第２の電極１２より内側の第１の電極１１と半導体チップ２０の第２の接続パッド２２より外側の第１の接続パッド２１とを接続する。第２のボンディングワイヤ３２はプリント基板１０の第１の電極１１より外側の第２の電極１２と半導体チップ２０の第１の接続パッド２１より内側の第２の接続パッド２２とを接続する。図２に示すように、第１のボンディングワイヤ３１は第２のボンディングワイヤ３２よりも短く、第２のボンディングワイヤ３２よりも下方に形成される。
第１のボンディングワイヤ３１、第２のボンディングワイヤ３２は例えば直径約２０〜３０μｍのアルミニウムを含むワイヤであり、超音波圧着によって第１の電極１１、第２の電極１２をそれぞれ第１の接続パッド２１、第２の接続パッド２２に接続させる配線である。
【００１６】
封止層４０は絶縁性の樹脂からなり、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２及び第１のボンディングワイヤ３１、第２のボンディングワイヤ３２により接続されたプリント基板１０及び半導体チップ２０を封止し、隣接する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２同士を絶縁する。
【００１７】
図３は半導体チップ２０を図１のIII部において拡大した平面図であり、図４は図３のIV−IV矢視断面図である。図３、図４に示すように、半導体チップ２０には、各辺における列Ｌ１に配列された第１の接続パッド２１と列Ｌ２に配列された第２の接続パッド２２との間に、半導体素子等の回路素子２３、２４が設けられている。第１の接続パッド２１と回路素子２３とは配線２７ａにより接続され、回路素子２３と集積回路領域２９の回路とは配線２７ｂにより接続されている。同様に、第２の接続パッド２２と回路素子２４とが配線２８ａにより接続され、回路素子２４と集積回路領域２９の回路とが配線２８ｂにより接続されている。
【００１８】
回路素子２３、２４は例えば保護回路であり、静電気や雷サージ等の異常な電圧、電流が第１の接続パッド２１、第２の接続パッド２２から集積回路領域２９の回路へ直接入力されるのを防止する。保護回路素子として、例えば、抵抗、ダイオード、トランジスタ、コンデンサ等を用いることができる。保護回路素子は、半導体基板２５上に層間絶縁膜２６やパターニングした導体層を所定の順番で積層することで形成することができる。
なお、列Ｌ１、Ｌ２の間に、保護回路以外の回路素子を設けてもよく、例えばオペアンプやボルテージレギュレータや論理回路の少なくともいずれかを含んでもよい。
各辺において、列Ｌ１に配列された第１の接続パッド２１と列Ｌ２に配列された第２の接続パッド２２との間が、後述するボンディングヘッド５０の大きさのために、所定の間隔をおかなければならず、集積回路の集積度が低くなってしまう恐れがあったが、第１の接続パッド２１と第２の接続パッド２２との間に回路素子を設けることにより、半導体チップ２０の集積度を損なうことを抑制できる。
【００１９】
第１の接続パッド２１は、導体層２１１、２１２、２１３の積層体であり、導体層２１１、２１２、２１３同士は、各層間絶縁膜２６に形成されたコンタクトホールを介して導通している。第２の接続パッド２２は、導体層２２１、２２２、２２３の積層体であり、導体層２２１、２２２、２２３同士は、各層間絶縁膜２６に形成されたコンタクトホールを介して導通している。第１の接続パッド２１、第２の接続パッド２２の導体層は、三層構造に限らず、二層以下であっても、四層以上であってもよく、層間絶縁膜２６も二層以下であっても、四層以上であってもよい。このため、第１の接続パッド２１は導体層２１１のみでもよく、第２の接続パッド２２は導体層２２１のみでもよい。
回路素子２３は、層２３１、２３２、２３３の積層体であり、回路素子２４は、層２４１、２４２、２４３の積層体である。層２３１は、共通材料層をパターニングして層２４１と同時に形成することができ、層２３２は、共通材料層をパターニングして層２４２と同時に形成することができ、層２３３は、共通材料層をパターニングして層２４３と同時に形成することができる。回路素子２３、２４は、三層構造に限らず、二層以下であっても、四層以上であってもよく、また層と層との間に層間絶縁膜２６を介在させてもよい。
なお、回路素子２３、２４を構成する層の少なくとも一部は、共通材料層をパターニングして第１の接続パッド２１、第２の接続パッド２２の導体層の少なくとも一部と同時に形成してもよい。この場合、回路素子２３、２４を構成する層の少なくとも一部と、第１の接続パッド２１、第２の接続パッド２２の導体層の少なくとも一部は、同一平面上にあることになる。
また、回路素子２３、２４は、半導体基板２５上でなくても、半導体基板２５内に形成されていてもよく、一部が半導体基板２５内に形成され、他部が半導体基板２５上に積層されていてもよい。
【００２０】
次に、半導体装置１の製造方法について、図５〜８を用いて説明する。
（１） まず、図５に示すように、プリント基板１０の上部に半導体チップ２０を載置した状態で、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２となるＡｌワイヤ３０が挿通孔５１に挿通されたボンディングヘッド５０の先端に、挿通孔５１から延出されたＡｌワイヤ３０の端部を配置させ、ボンディングヘッド５０の先端を第１の接続パッド２１上に配置する。そして、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第１の接続パッド２１に押し付けて潰し、超音波圧着する。Ａｌワイヤ３０はアルミニウムを主成分とした配線であり、アルミニウム単体でもよく、アルミニウム合金でもよい。
【００２１】
（２） 次に、図６（ａ）に示すように、ボンディングヘッド５０の先端からＡｌワイヤ３０を繰り出しながら、第１のボンディングワイヤ３１のループを形成するようにボンディングヘッド５０を第１の電極１１上に移動する。Ａｌワイヤ３０に、Ａｌワイヤ３０の弾性力に応じたループのくせをつけることで、隣接する第１のボンディングワイヤ３１と接触することを防ぐことができる。
次に、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第１の電極１１に押し付けて潰し、超音波圧着してから切断することで第１のボンディングワイヤ３１が形成される。
（１）、（２）を繰り返し、全ての第１の電極１１と第１の接続パッド２１とを第１のボンディングワイヤ３１で接続する。
【００２２】
（３） 次に、図６（ｂ）に示す状態で全ての第１のボンディングワイヤ３１に対し、接続テストを行う。もし接続不良が発見された場合には、不良の第１のボンディングワイヤ３１を取り除き、新たな第１のボンディングワイヤ３１で接続し、再び接続テストを行う。接続テストは、第１の電極１１にプローブ５３を接触させて所定の信号又は電圧を供給することによって行われる。なお、電源電圧端子（ＶＤＤ、ＶＳＳ）やシステムリセット端子、接続テストを行うための入力端子は、全て列Ｌ１側の第１の接続パッド２１のいずれかであるため、第２のボンディングワイヤ３２を形成していない状態であっても接続テストを行うことができる。
また、接続テスト時に第２のボンディングワイヤ３２が形成されていないので、プローブ５３を容易に第１の電極１１に接触させることができる。
【００２３】
（４） 次に、図７に示すように、Ａｌワイヤ３０が挿通孔５１に挿通されたボンディングヘッド５０の先端に、挿通孔５１から延出されたＡｌワイヤ３０の端部を配置させ、ボンディングヘッド５０の先端を第２の接続パッド２２上に配置する。そして、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第２の接続パッド２２に押し付けて潰し、超音波圧着する。
【００２４】
（５） 次に、図８に示すように、ボンディングヘッド５０の先端からＡｌワイヤ３０を繰り出しながら、第２のボンディングワイヤ３２のループを形成するようにボンディングヘッド５０を第２の電極１２上に移動する。Ａｌワイヤ３０に、Ａｌワイヤ３０の弾性力に応じたループのくせをつけることで、既存の第１のボンディングワイヤ３１や隣接する第２のボンディングワイヤ３２と接触することを防ぐことができる。
次に、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第２の電極１２に押し付けて潰し、超音波圧着してから切断することで第１のボンディングワイヤ３１が形成される。
ボンディングヘッド５０の先端側で露出される挿通孔５１が移動することによって描かれる軌跡が、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２の略ループ形状となるが、第２のボンディングワイヤ３２を形成時のボンディングヘッド５０の先端側の挿通孔５１の描く軌跡は、第１のボンディングワイヤ３１を形成時のボンディングヘッド５０の先端側の挿通孔５１の描く軌跡の上を越えるようにボンディングヘッド５０を移動させることによって、第２のボンディングワイヤ３２やボンディングヘッド５０が第１のボンディングワイヤ３１に接触しないように第２のボンディングワイヤ３２のループは第１のボンディングワイヤ３１のループより高く配置されている。
【００２５】
（６） 次に、全ての第１のボンディングワイヤ３１、第２のボンディングワイヤ３２に対し、接続テストを行う。もし第２のボンディングワイヤ３２に接続不良が発見された場合には、不良の第２のボンディングワイヤ３２を取り除き、新たな第２のボンディングワイヤ３２で接続し、再び接続テストを行う。
【００２６】
なお、第１のボンディングワイヤ３１に接続不良が発見された場合には、不良の第１のボンディングワイヤ３１を取り除くとともに、不良の第１のボンディングワイヤ３１を取り除くために必要な第２のボンディングワイヤ３２も取り除く。上記（３）の段階で先に接続テストを行い、不良の第１のボンディングワイヤ３１を取り除いているため、第２のボンディングワイヤ３２の取り付け後に第１のボンディングワイヤ３１の接続不良が発見される確率は低い。
【００２７】
（７） その後、封止層４０となる絶縁性の樹脂を塗布し、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２及び第１のボンディングワイヤ３１、第２のボンディングワイヤ３２により接続されたプリント基板１０及び半導体チップ２０を封止する。以上により、プリント基板１０への半導体チップ２０の実装が終了し、半導体装置１が完成する。
【００２８】
ここで、図７に示す状態における、第２のボンディングワイヤ３２を形成するボンディングヘッド５０と、第１の接続パッド２１、第２の接続パッド２２及び既設の第１のボンディングワイヤ３１との位置関係を示す平面図を図９に、図９のX−X矢視断面図を図１０に示す。図９、図１０に示すように、ボンディングヘッド５０の先端には、Ａｌワイヤ３０の挿通孔５１が形成されている。ボンディングヘッド５０の先端の押圧部５２でＡｌワイヤ３０の端部を第１の電極１１、第２の電極１２や、第１の接続パッド２１、第２の接続パッド２２の上部に押し付け、超音波圧着する。
【００２９】
図１０に示すように、ボンディングヘッド５０の先端の押圧部５２が、第２の接続パッド２２にＡｌワイヤ３０を押しつけている状態で、ボンディングヘッド５０が第１のボンディングワイヤ３１に接触しないように、ボンディングヘッド５０がＡｌワイヤ３０を繰り出す方向のボンディングヘッド５０の長さＺ１は、半導体チップ２０の上面側から見て第２の接続パッド２２の内側先端から第１の接続パッド２１の内側先端までの距離Ｚ２より短く設定されている。また、図９に示すように、ボンディングヘッド５０の幅Ｗ１は、第２の接続パッド２２の幅Ｗ２と同じかそれよりも短い。
【００３０】
図９、図１０の一点鎖線は、第１の接続パッド２１に第１のボンディングワイヤ３１を取り付けるときのボンディングヘッド５０の位置を参考までに示したものである。仮に、第２のボンディングワイヤ３２を形成してから第１のボンディングワイヤ３１を形成しようとする場合、ボンディングヘッド５０が第２のボンディングワイヤ３２に接触してしまうため、既設の第２のボンディングワイヤ３２の隙間にボンディングヘッド５０を挿入するのは困難である。さらに、ボンディングワイヤ３２が第１の接続パッド２１の上方を通過する場合もあり、より困難になる。
【００３１】
本実施形態においては、第１の電極１１と第１の接続パッド２１とを第１のボンディングワイヤ３１により接続してから、第２のボンディングワイヤ３２により、第１の電極１１よりも外側の第２の電極１２と第１の接続パッド２１よりも内側の第２の接続パッド２２とを第１のボンディングワイヤ３１よりも高い位置で接続する。このため、第１のボンディングワイヤ３１が第２のボンディングワイヤ３２を形成する妨げとならず、配線の自由度を高めることができる。
【００３２】
また、第１の接続パッド２１の列Ｌ１と、第２の接続パッド２２の列Ｌ２との間に、回路素子２３、２４を設けているため、半導体チップ２０の集積度を高めることができる。
【００３３】
また、第１の接続パッド２１、第２の接続パッド２２が、列Ｌ１、Ｌ２の方向に互い違いに設けられているので、隣接する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２同士がより接触しにくくなる。
また上記実施形態では、回路素子２３が第１の接続パッド２１に接続され、回路素子２４が第２の接続パッド２２に接続されたが、回路素子の種類によっては、回路素子２３を設けずに回路素子２４のみ設けてもよく、また回路素子２４を設けずに回路素子２３のみ設けてもよい。
また、上記実施形態では、回路素子２３、２３は互いに同じ機能のものであったが、互いに異なる機能の回路素子であってもよく、また回路素子２４、２４は互いに同じ機能のものであったが、互いに異なる機能の回路素子であってもよい。
また、上記実施形態では、回路素子２３、２４は互いに同じ機能のものであったが、回路素子２３と回路素子２４は互いに異なる機能を有する回路素子でもよい。
【符号の説明】
【００３４】
１ 半導体装置
１０ プリント基板
１１、１２ 電極
２０ 半導体チップ
２１ 接続パッド
２２ 接続パッド
２３、２４ 回路素子
２５ 半導体基板
２６ 層間絶縁膜
２７ａ、２７ｂ、２８ａ、２８ｂ 配線
２９ 集積回路領域
３０ Ａｌワイヤ
３１ ボンディングワイヤ
３２ ボンディングワイヤ
４０ 封止層
５０ ボンディングヘッド
５１ 挿通孔
５２ 押圧部
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体装置に関する。
【背景技術】
【０００２】
接続パッドを２列に配列したＬＳＩ等の半導体チップをプリント基板上にワイヤボンディングによって実装した半導体装置がある（例えば、特許文献１参照）。
ボンディング用のワイヤの材料として、アルミニウム（Ａｌ）を用いることが考えられる（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３２０９６号公報
【特許文献２】特開２００５−１０１２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、Ａｌワイヤ用のボンディングヘッドは一般に金ワイヤ用のボンディングヘッドよりも大きい。このため、半導体チップ上に設ける接続パッドの間隔を広くする必要があり、半導体チップの小型化を妨げるとともに、集積度が低下するという問題がある。
【０００５】
本発明の課題は、半導体チップの小型化を妨げず、集積度を低下させずに、Ａｌワイヤによるボンディングが可能な半導体チップ及び半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明の半導体チップは、上面の外周の辺に沿った第１の列に配列された複数の第１接続パッドと、前記辺において前記上面側から見て前記第１の列よりも内側の第２の列に配列され、且つ前記第１接続パッドと離間した複数の第２接続パッドと、前記辺における前記第１接続パッド及び前記辺における前記第２接続パッドの間に配置された複数の回路素子と、を備える。
【０００７】
上記半導体チップは、集積回路領域に集積回路を備え、前記回路素子は、前記集積回路に接続されていてもよい。
前記回路素子は、前記第１接続パッド及び前記第２接続パッドの少なくともいずれかに接続されていてもよい。
前記複数の第１接続パッドは、それぞれ前記複数の第２接続パッドのそれぞれと互い違いに配置されていてもよい。
前記第１接続パッド及び前記第２接続パッドのいずれか一方は、複数の導体層が積層されてなり、前記回路素子は、前記複数の導体層の少なくとも一つの層と同一平面に、前記一つの層と同一材料の層を含んでもよい。
本発明の半導体装置は、複数の第１の電極及び複数の第２の電極が設けられたプリント基板と、上面の外周の辺に沿った第１の列に配列された複数の第１接続パッドと、前記辺において前記上面側から見て前記第１の列よりも内側の第２の列に配列され、且つ前記第１接続パッドと離間した複数の第２接続パッドと、前記辺における前記第１接続パッド及び前記辺における前記第２接続パッドの間に配置された複数の回路素子と、を備え、前記プリント基板上に搭載された半導体チップと、前記プリント基板の前記第１の電極及び前記半導体チップの前記第１接続パッドを接続する第１のボンディングワイヤと、前記プリント基板の前記第２の電極及び前記半導体チップの前記第２接続パッドを接続する第２のボンディングワイヤと、を備える。
【発明の効果】
【０００８】
本発明によれば、半導体チップの小型化を妨げず、集積度を低下させずに、Ａｌワイヤによるボンディングが可能な半導体チップ及び半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態にかかる半導体装置１の平面図である。
【図２】図１のII−II矢視断面図である。
【図３】半導体チップ２０を図１のIII部において拡大した平面図である。
【図４】図３のIV−IV矢視断面図である。
【図５】半導体装置１の製造方法の説明図である。
【図６】（ａ）、（ｂ）は半導体装置１の製造方法の説明図である。
【図７】半導体装置１の製造方法の説明図である。
【図８】半導体装置１の製造方法の説明図である。
【図９】図７に示す状態における、第２のボンディングワイヤ３２を形成するボンディングヘッド５０と、第１の接続パッド２１、第２の接続パッド２２及び既設の第１のボンディングワイヤ３１との位置関係を示す平面図である。
【図１０】図９のX−X矢視断面図である。
【発明を実施するための形態】
【００１０】
図１は本発明の実施形態にかかる半導体装置１の平面図であり、図２は図１のII−II矢視断面図である。半導体装置１は、プリント基板１０と、半導体チップ２０と、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２と、封止層４０と、等から概略構成される。
【００１１】
プリント基板１０は半導体チップ２０を搭載する回路基板等であり、上面には半導体チップ２０を搭載する部分を中心とする同心円Ｃ１、Ｃ２上に複数の第１の電極１１、第２の電極１２、及び、第１の電極１１、第２の電極１２と接続される配線が形成されている。なお、内側の同心円Ｃ１上に配列された第１の電極１１の数が同心円Ｃ１の外側に位置する同心円Ｃ２上に配列された第２の電極１２の数より多い。第１の電極１１にはそれぞれ第１のボンディングワイヤ３１の一端が固定されて電気的に接続され、第２の電極１２にはそれぞれ第１のボンディングワイヤ３１よりも長い第２のボンディングワイヤ３２の一端が固定されて電気的に接続される。
【００１２】
半導体チップ２０は、半導体チップ２０の上面側から見て外周が略四辺形状であり、半導体チップ２０の一方の面上には、各辺ごとに外周に沿って互いに平行な２列の第１の接続パッド２１、第２の接続パッド２２が形成されている。第１の接続パッド２１、第２の接続パッド２２は例えば少なくともアルミニウムを含む電極である。各第１の接続パッド２１は、半導体チップ２０の上面側から見て、中心が外側の列Ｌ１に重なり且つ列Ｌ１に並んで互いに離間されて配列され、各第２の接続パッド２２は半導体チップ２０の上面側から見て、列Ｌ１よりも内側の列Ｌ２に中心が重なり且つ列Ｌ２に並んで互いに離間されて配列されている。縦横４辺に配列した列Ｌ２に囲まれた、内側の部分（半導体チップ２０の中央部）には集積回路が形成されている集積回路領域２９が設けられている。各辺における第１の接続パッド２１、第２の接続パッド２２は、列Ｌ１、Ｌ２の方向に互い違いに設けられている。すなわち、各辺と直交する側から見て、当該辺側に配置された列Ｌ１の互いに隣接する二つの第１の接続パッド２１、２１の境界領域に、当該辺側に配置された列Ｌ２の一つの第２の接続パッド２２が重なるように配置されており、同時に、各辺と直交する側から見て、当該辺側に配置された列Ｌ２の互いに隣接する二つの第２の接続パッド２２、第２の接続パッド２２の境界領域に、当該辺側に配置された列Ｌ１の一つの第１の接続パッド２１が重なるように配置されている。
【００１３】
第１の接続パッド２１にはそれぞれ第１のボンディングワイヤ３１の他端が固定されて電気的に接続され、第２の接続パッド２２にはそれぞれ第２のボンディングワイヤ３２の他端が固定され電気的に接続されている。
【００１４】
各辺における第１の接続パッド２１の列Ｌ１と第２の接続パッド２２の列Ｌ２との間は、後述するボンディングヘッド５０が第１の接続パッド２１と第２の接続パッド２２の両方を同時に接触しないような長さに設定され、列Ｌ１と列Ｌ２の距離は、例えば約３００〜４００μｍ離れている。
なお、電源電圧端子（ＶＤＤ端子、ＶＳＳ端子）やシステムリセット端子には、列Ｌ１側の第１の接続パッド２１のいずれかが用いられており、列Ｌ２の第２の接続パッド２２は用いられていない。また、後述する接続テストを行うための入力端子や出力端子も、列Ｌ１側の第１の接続パッド２１のいずれかが用いられており、列Ｌ２の第２の接続パッド２２は用いられていない。
【００１５】
第１のボンディングワイヤ３１はプリント基板１０の第２の電極１２より内側の第１の電極１１と半導体チップ２０の第２の接続パッド２２より外側の第１の接続パッド２１とを接続する。第２のボンディングワイヤ３２はプリント基板１０の第１の電極１１より外側の第２の電極１２と半導体チップ２０の第１の接続パッド２１より内側の第２の接続パッド２２とを接続する。図２に示すように、第１のボンディングワイヤ３１は第２のボンディングワイヤ３２よりも短く、第２のボンディングワイヤ３２よりも下方に形成される。
第１のボンディングワイヤ３１、第２のボンディングワイヤ３２は例えば直径約２０〜３０μｍのアルミニウムを含むワイヤであり、超音波圧着によって第１の電極１１、第２の電極１２をそれぞれ第１の接続パッド２１、第２の接続パッド２２に接続させる配線である。
【００１６】
封止層４０は絶縁性の樹脂からなり、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２及び第１のボンディングワイヤ３１、第２のボンディングワイヤ３２により接続されたプリント基板１０及び半導体チップ２０を封止し、隣接する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２同士を絶縁する。
【００１７】
図３は半導体チップ２０を図１のIII部において拡大した平面図であり、図４は図３のIV−IV矢視断面図である。図３、図４に示すように、半導体チップ２０には、各辺における列Ｌ１に配列された第１の接続パッド２１と列Ｌ２に配列された第２の接続パッド２２との間に、半導体素子等の回路素子２３、２４が設けられている。第１の接続パッド２１と回路素子２３とは配線２７ａにより接続され、回路素子２３と集積回路領域２９の回路とは配線２７ｂにより接続されている。同様に、第２の接続パッド２２と回路素子２４とが配線２８ａにより接続され、回路素子２４と集積回路領域２９の回路とが配線２８ｂにより接続されている。
【００１８】
回路素子２３、２４は例えば保護回路であり、静電気や雷サージ等の異常な電圧、電流が第１の接続パッド２１、第２の接続パッド２２から集積回路領域２９の回路へ直接入力されるのを防止する。保護回路素子として、例えば、抵抗、ダイオード、トランジスタ、コンデンサ等を用いることができる。保護回路素子は、半導体基板２５上に層間絶縁膜２６やパターニングした導体層を所定の順番で積層することで形成することができる。
なお、列Ｌ１、Ｌ２の間に、保護回路以外の回路素子を設けてもよく、例えばオペアンプやボルテージレギュレータや論理回路の少なくともいずれかを含んでもよい。
各辺において、列Ｌ１に配列された第１の接続パッド２１と列Ｌ２に配列された第２の接続パッド２２との間が、後述するボンディングヘッド５０の大きさのために、所定の間隔をおかなければならず、集積回路の集積度が低くなってしまう恐れがあったが、第１の接続パッド２１と第２の接続パッド２２との間に回路素子を設けることにより、半導体チップ２０の集積度を損なうことを抑制できる。
【００１９】
第１の接続パッド２１は、導体層２１１、２１２、２１３の積層体であり、導体層２１１、２１２、２１３同士は、各層間絶縁膜２６に形成されたコンタクトホールを介して導通している。第２の接続パッド２２は、導体層２２１、２２２、２２３の積層体であり、導体層２２１、２２２、２２３同士は、各層間絶縁膜２６に形成されたコンタクトホールを介して導通している。第１の接続パッド２１、第２の接続パッド２２の導体層は、三層構造に限らず、二層以下であっても、四層以上であってもよく、層間絶縁膜２６も二層以下であっても、四層以上であってもよい。このため、第１の接続パッド２１は導体層２１１のみでもよく、第２の接続パッド２２は導体層２２１のみでもよい。
回路素子２３は、層２３１、２３２、２３３の積層体であり、回路素子２４は、層２４１、２４２、２４３の積層体である。層２３１は、共通材料層をパターニングして層２４１と同時に形成することができ、層２３２は、共通材料層をパターニングして層２４２と同時に形成することができ、層２３３は、共通材料層をパターニングして層２４３と同時に形成することができる。回路素子２３、２４は、三層構造に限らず、二層以下であっても、四層以上であってもよく、また層と層との間に層間絶縁膜２６を介在させてもよい。
なお、回路素子２３、２４を構成する層の少なくとも一部は、共通材料層をパターニングして第１の接続パッド２１、第２の接続パッド２２の導体層の少なくとも一部と同時に形成してもよい。この場合、回路素子２３、２４を構成する層の少なくとも一部と、第１の接続パッド２１、第２の接続パッド２２の導体層の少なくとも一部は、同一平面上にあることになる。
また、回路素子２３、２４は、半導体基板２５上でなくても、半導体基板２５内に形成されていてもよく、一部が半導体基板２５内に形成され、他部が半導体基板２５上に積層されていてもよい。
【００２０】
次に、半導体装置１の製造方法について、図５〜８を用いて説明する。
（１） まず、図５に示すように、プリント基板１０の上部に半導体チップ２０を載置した状態で、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２となるＡｌワイヤ３０が挿通孔５１に挿通されたボンディングヘッド５０の先端に、挿通孔５１から延出されたＡｌワイヤ３０の端部を配置させ、ボンディングヘッド５０の先端を第１の接続パッド２１上に配置する。そして、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第１の接続パッド２１に押し付けて潰し、超音波圧着する。Ａｌワイヤ３０はアルミニウムを主成分とした配線であり、アルミニウム単体でもよく、アルミニウム合金でもよい。
【００２１】
（２） 次に、図６（ａ）に示すように、ボンディングヘッド５０の先端からＡｌワイヤ３０を繰り出しながら、第１のボンディングワイヤ３１のループを形成するようにボンディングヘッド５０を第１の電極１１上に移動する。Ａｌワイヤ３０に、Ａｌワイヤ３０の弾性力に応じたループのくせをつけることで、隣接する第１のボンディングワイヤ３１と接触することを防ぐことができる。
次に、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第１の電極１１に押し付けて潰し、超音波圧着してから切断することで第１のボンディングワイヤ３１が形成される。
（１）、（２）を繰り返し、全ての第１の電極１１と第１の接続パッド２１とを第１のボンディングワイヤ３１で接続する。
【００２２】
（３） 次に、図６（ｂ）に示す状態で全ての第１のボンディングワイヤ３１に対し、接続テストを行う。もし接続不良が発見された場合には、不良の第１のボンディングワイヤ３１を取り除き、新たな第１のボンディングワイヤ３１で接続し、再び接続テストを行う。接続テストは、第１の電極１１にプローブ５３を接触させて所定の信号又は電圧を供給することによって行われる。なお、電源電圧端子（ＶＤＤ、ＶＳＳ）やシステムリセット端子、接続テストを行うための入力端子は、全て列Ｌ１側の第１の接続パッド２１のいずれかであるため、第２のボンディングワイヤ３２を形成していない状態であっても接続テストを行うことができる。
また、接続テスト時に第２のボンディングワイヤ３２が形成されていないので、プローブ５３を容易に第１の電極１１に接触させることができる。
【００２３】
（４） 次に、図７に示すように、Ａｌワイヤ３０が挿通孔５１に挿通されたボンディングヘッド５０の先端に、挿通孔５１から延出されたＡｌワイヤ３０の端部を配置させ、ボンディングヘッド５０の先端を第２の接続パッド２２上に配置する。そして、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第２の接続パッド２２に押し付けて潰し、超音波圧着する。
【００２４】
（５） 次に、図８に示すように、ボンディングヘッド５０の先端からＡｌワイヤ３０を繰り出しながら、第２のボンディングワイヤ３２のループを形成するようにボンディングヘッド５０を第２の電極１２上に移動する。Ａｌワイヤ３０に、Ａｌワイヤ３０の弾性力に応じたループのくせをつけることで、既存の第１のボンディングワイヤ３１や隣接する第２のボンディングワイヤ３２と接触することを防ぐことができる。
次に、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第２の電極１２に押し付けて潰し、超音波圧着してから切断することで第１のボンディングワイヤ３１が形成される。
ボンディングヘッド５０の先端側で露出される挿通孔５１が移動することによって描かれる軌跡が、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２の略ループ形状となるが、第２のボンディングワイヤ３２を形成時のボンディングヘッド５０の先端側の挿通孔５１の描く軌跡は、第１のボンディングワイヤ３１を形成時のボンディングヘッド５０の先端側の挿通孔５１の描く軌跡の上を越えるようにボンディングヘッド５０を移動させることによって、第２のボンディングワイヤ３２やボンディングヘッド５０が第１のボンディングワイヤ３１に接触しないように第２のボンディングワイヤ３２のループは第１のボンディングワイヤ３１のループより高く配置されている。
【００２５】
（６） 次に、全ての第１のボンディングワイヤ３１、第２のボンディングワイヤ３２に対し、接続テストを行う。もし第２のボンディングワイヤ３２に接続不良が発見された場合には、不良の第２のボンディングワイヤ３２を取り除き、新たな第２のボンディングワイヤ３２で接続し、再び接続テストを行う。
【００２６】
なお、第１のボンディングワイヤ３１に接続不良が発見された場合には、不良の第１のボンディングワイヤ３１を取り除くとともに、不良の第１のボンディングワイヤ３１を取り除くために必要な第２のボンディングワイヤ３２も取り除く。上記（３）の段階で先に接続テストを行い、不良の第１のボンディングワイヤ３１を取り除いているため、第２のボンディングワイヤ３２の取り付け後に第１のボンディングワイヤ３１の接続不良が発見される確率は低い。
【００２７】
（７） その後、封止層４０となる絶縁性の樹脂を塗布し、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２及び第１のボンディングワイヤ３１、第２のボンディングワイヤ３２により接続されたプリント基板１０及び半導体チップ２０を封止する。以上により、プリント基板１０への半導体チップ２０の実装が終了し、半導体装置１が完成する。
【００２８】
ここで、図７に示す状態における、第２のボンディングワイヤ３２を形成するボンディングヘッド５０と、第１の接続パッド２１、第２の接続パッド２２及び既設の第１のボンディングワイヤ３１との位置関係を示す平面図を図９に、図９のX−X矢視断面図を図１０に示す。図９、図１０に示すように、ボンディングヘッド５０の先端には、Ａｌワイヤ３０の挿通孔５１が形成されている。ボンディングヘッド５０の先端の押圧部５２でＡｌワイヤ３０の端部を第１の電極１１、第２の電極１２や、第１の接続パッド２１、第２の接続パッド２２の上部に押し付け、超音波圧着する。
【００２９】
図１０に示すように、ボンディングヘッド５０の先端の押圧部５２が、第２の接続パッド２２にＡｌワイヤ３０を押しつけている状態で、ボンディングヘッド５０が第１のボンディングワイヤ３１に接触しないように、ボンディングヘッド５０がＡｌワイヤ３０を繰り出す方向のボンディングヘッド５０の長さＺ１は、半導体チップ２０の上面側から見て第２の接続パッド２２の内側先端から第１の接続パッド２１の内側先端までの距離Ｚ２より短く設定されている。また、図９に示すように、ボンディングヘッド５０の幅Ｗ１は、第２の接続パッド２２の幅Ｗ２と同じかそれよりも短い。
【００３０】
図９、図１０の一点鎖線は、第１の接続パッド２１に第１のボンディングワイヤ３１を取り付けるときのボンディングヘッド５０の位置を参考までに示したものである。仮に、第２のボンディングワイヤ３２を形成してから第１のボンディングワイヤ３１を形成しようとする場合、ボンディングヘッド５０が第２のボンディングワイヤ３２に接触してしまうため、既設の第２のボンディングワイヤ３２の隙間にボンディングヘッド５０を挿入するのは困難である。さらに、ボンディングワイヤ３２が第１の接続パッド２１の上方を通過する場合もあり、より困難になる。
【００３１】
本実施形態においては、第１の電極１１と第１の接続パッド２１とを第１のボンディングワイヤ３１により接続してから、第２のボンディングワイヤ３２により、第１の電極１１よりも外側の第２の電極１２と第１の接続パッド２１よりも内側の第２の接続パッド２２とを第１のボンディングワイヤ３１よりも高い位置で接続する。このため、第１のボンディングワイヤ３１が第２のボンディングワイヤ３２を形成する妨げとならず、配線の自由度を高めることができる。
【００３２】
また、第１の接続パッド２１の列Ｌ１と、第２の接続パッド２２の列Ｌ２との間に、回路素子２３、２４を設けているため、半導体チップ２０の集積度を高めることができる。
【００３３】
また、第１の接続パッド２１、第２の接続パッド２２が、列Ｌ１、Ｌ２の方向に互い違いに設けられているので、隣接する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２同士がより接触しにくくなる。
また上記実施形態では、回路素子２３が第１の接続パッド２１に接続され、回路素子２４が第２の接続パッド２２に接続されたが、回路素子の種類によっては、回路素子２３を設けずに回路素子２４のみ設けてもよく、また回路素子２４を設けずに回路素子２３のみ設けてもよい。
また、上記実施形態では、回路素子２３、２３は互いに同じ機能のものであったが、互いに異なる機能の回路素子であってもよく、また回路素子２４、２４は互いに同じ機能のものであったが、互いに異なる機能の回路素子であってもよい。
また、上記実施形態では、回路素子２３、２４は互いに同じ機能のものであったが、回路素子２３と回路素子２４は互いに異なる機能を有する回路素子でもよい。
【符号の説明】
【００３４】
１ 半導体装置
１０ プリント基板
１１、１２ 電極
２０ 半導体チップ
２１ 接続パッド
２２ 接続パッド
２３、２４ 回路素子
２５ 半導体基板
２６ 層間絶縁膜
２７ａ、２７ｂ、２８ａ、２８ｂ 配線
２９ 集積回路領域
３０ Ａｌワイヤ
３１ ボンディングワイヤ
３２ ボンディングワイヤ
４０ 封止層
５０ ボンディングヘッド
５１ 挿通孔
５２ 押圧部
【特許請求の範囲】
【請求項１】
上面の外周の辺に沿った第１の列に配列された複数の第１接続パッドと、
前記辺において前記上面側から見て前記第１の列よりも内側の第２の列に配列され、且つ前記第１接続パッドと離間した複数の第２接続パッドと、
前記辺における前記第１接続パッド及び前記辺における前記第２接続パッドの間に配置された複数の回路素子と、
を備えることを特徴とする半導体チップ。
【請求項２】
請求項１記載の半導体チップにおいて、
集積回路領域に集積回路を備え、
前記回路素子は、前記集積回路に接続されていることを特徴とする半導体チップ。
【請求項３】
請求項１又は２に記載の半導体チップにおいて、
前記回路素子は、前記第１接続パッド及び前記第２接続パッドの少なくともいずれかに接続されていることを特徴とする半導体チップ。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体チップにおいて、
前記複数の第１接続パッドは、それぞれ前記複数の第２接続パッドのそれぞれと互い違いに配置されていることを特徴とする半導体チップ。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体チップにおいて、
前記第１接続パッド及び前記第２接続パッドのいずれか一方は、複数の導体層が積層されてなり、
前記回路素子は、前記複数の導体層の少なくとも一つの層と同一平面に、前記一つの層と同一材料の層を含むことを特徴とする半導体チップ。
【請求項６】
複数の第１の電極及び複数の第２の電極が設けられたプリント基板と、
上面の外周の辺に沿った第１の列に配列された複数の第１接続パッドと、前記辺において前記上面側から見て前記第１の列よりも内側の第２の列に配列され、且つ前記第１接続パッドと離間した複数の第２接続パッドと、前記辺における前記第１接続パッド及び前記辺における前記第２接続パッドの間に配置された複数の回路素子と、を備え、前記プリント基板上に搭載された半導体チップと、
前記プリント基板の前記第１の電極及び前記半導体チップの前記第１接続パッドを接続する第１のボンディングワイヤと、
前記プリント基板の前記第２の電極及び前記半導体チップの前記第２接続パッドを接続する第２のボンディングワイヤと、
を備えることを特徴とする半導体装置。
【請求項１】
上面の外周の辺に沿った第１の列に配列された複数の第１接続パッドと、
前記辺において前記上面側から見て前記第１の列よりも内側の第２の列に配列され、且つ前記第１接続パッドと離間した複数の第２接続パッドと、
前記辺における前記第１接続パッド及び前記辺における前記第２接続パッドの間に配置された複数の回路素子と、
を備えることを特徴とする半導体チップ。
【請求項２】
請求項１記載の半導体チップにおいて、
集積回路領域に集積回路を備え、
前記回路素子は、前記集積回路に接続されていることを特徴とする半導体チップ。
【請求項３】
請求項１又は２に記載の半導体チップにおいて、
前記回路素子は、前記第１接続パッド及び前記第２接続パッドの少なくともいずれかに接続されていることを特徴とする半導体チップ。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体チップにおいて、
前記複数の第１接続パッドは、それぞれ前記複数の第２接続パッドのそれぞれと互い違いに配置されていることを特徴とする半導体チップ。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体チップにおいて、
前記第１接続パッド及び前記第２接続パッドのいずれか一方は、複数の導体層が積層されてなり、
前記回路素子は、前記複数の導体層の少なくとも一つの層と同一平面に、前記一つの層と同一材料の層を含むことを特徴とする半導体チップ。
【請求項６】
複数の第１の電極及び複数の第２の電極が設けられたプリント基板と、
上面の外周の辺に沿った第１の列に配列された複数の第１接続パッドと、前記辺において前記上面側から見て前記第１の列よりも内側の第２の列に配列され、且つ前記第１接続パッドと離間した複数の第２接続パッドと、前記辺における前記第１接続パッド及び前記辺における前記第２接続パッドの間に配置された複数の回路素子と、を備え、前記プリント基板上に搭載された半導体チップと、
前記プリント基板の前記第１の電極及び前記半導体チップの前記第１接続パッドを接続する第１のボンディングワイヤと、
前記プリント基板の前記第２の電極及び前記半導体チップの前記第２接続パッドを接続する第２のボンディングワイヤと、
を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２５８８９６（Ｐ２０１１−２５８８９６Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３４４１９（Ｐ２０１０−１３４４１９）
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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