半導体パッケージの製造方法
【課題】コストに優れ信頼性高い半導体パッケージの製造方法を提供する。
【解決手段】基材の配線形成領域に下地層１３、第一金属層１４を積層し、第一金属層１４と基材を接着させる工程と第一金属層１４に感光性樹脂層を形成する工程と基板上に下地層１３、第一金属層１４およびビルドアップ配線層が形成された構造体の下地層１３の周縁に対応する部分を切断することにより、基板上の下地層１３から第一金属層１４を分離し第一金属層１４上にビルドアップ配線層が形成された配線部材を得る工程と、第一金属層１４をエッチングにより除去して露出した第二金属層１６の表面に第三金属層を形成する工程と感光性樹脂層を剥離し半導体素子接続パッドを形成する工程とを有する半導体パッケージの製造方法。
【解決手段】基材の配線形成領域に下地層１３、第一金属層１４を積層し、第一金属層１４と基材を接着させる工程と第一金属層１４に感光性樹脂層を形成する工程と基板上に下地層１３、第一金属層１４およびビルドアップ配線層が形成された構造体の下地層１３の周縁に対応する部分を切断することにより、基板上の下地層１３から第一金属層１４を分離し第一金属層１４上にビルドアップ配線層が形成された配線部材を得る工程と、第一金属層１４をエッチングにより除去して露出した第二金属層１６の表面に第三金属層を形成する工程と感光性樹脂層を剥離し半導体素子接続パッドを形成する工程とを有する半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄型半導体パッケージの製造方法に関するものである。さらに詳しくは、半導体素子の電極と接合するための半導体素子用接続端子の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話や通信端末に代表される電気通信機器の高機能化、高性能化はめざましく、これら電気通信機器には、ＩＣチップが実装された半導体パケージが広く使用されている。
【０００３】
ＩＣチップを半導体パッケージに実装する形態として、従来から用いられてきたリードフレームやピン、ワイヤを用いたものから、最近ではＩＣチップを直接、半導体パッケージに表面実装するフリップチップ方式の採用が進んでいる。
【０００４】
このような半導体パッケージは、ガラス布銅張積層板等の補強部材をコア層とし、この両面にビルドアップ層として、絶縁層と配線層が交互に形成された構成となっている。このビルドアップ層の上面に、はんだバンプを介してＩＣチップが実装される、接続パッドが備えられたものが一般的に知られている。
【０００５】
ここで、電気通信機器の高機能化、高性能化に伴い、ＩＣチップの高密度化、高集積化が進行し、半導体パッケージの配線層についても狭ピッチ化、ファイン化が進行し、半導体パッケージ全体としての高密度化が加速している。
【０００６】
しかしながら、従来の半導体パッケージは、内部にコア層を有しており、このコア層に形成される貫通スルーホールの微細化が困難であることが、高密度化の妨げとなっていた。また、コア層を設けることにより、基板厚が大きくなり、上記電子機器の小型化への妨げになるという問題点もあった。このため、近年では、上記ビルドアップ法を利用したコアレス半導体パッケージの開発が行われている。
【０００７】
上記半導体パッケージの製造方法として、仮基板上に、分離できる状態で所要の配線層と絶縁層を交互に積層形成した後、仮基板から分離することで半導体パッケージを得る方法がある。このような先行技術として、特許文献１が挙げられる。
【０００８】
特許文献１における半導体パッケージの製造方法について、図１〜図４を参照して説明する。半導体パッケージの製造において、図１（ａ）に示すように、支持基材として、半硬化状態のプリプレグ１上の表裏両面の配線形成領域に下地層２を積層配置し、さらに下地層２より大きさが一回り大きな第一金属層３を重ね合わせた後、これらを加熱・加圧することにより、図１（ｂ）に示す仮基板８０を製造する。
【０００９】
次いで、図１（ｃ）および図２（ｄ）に示すように、第一金属層３上に第一配線層４、絶縁層５、ビアホール６、配線層７を形成する。以下同様にして絶縁層５、ビアホール６、配線層７からなる配線層を図２（ｅ）に示すように多段に積層する。そして、ソルダーレジスト層８を形成することにより半導体パッケージ中間構造体８１を形成する。
【００１０】
次に、図３（ｆ）に示すように、プリプレグ１と第一金属層３が接着している外周領域よりも内側の箇所を破線で示す位置から切断することにより、仮基板８０から最外層に第一金属層３が密着している半導体パッケージ中間構造体８２を得るよう図３（ｇ）に示すように分離する。
【００１１】
次いで、図４（ｈ）および（ｉ）に示すように最外層の第一金属層３にめっきレジスト９を形成し、セミアディティブ法により半導体素子接続パッド１０を形成し、半導体パッケージ１０１を得る。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−３２９１８号公報
【００１３】
しかしながら、上記特許文献１では、一つの半導体パッケージ中間構造体８１から、二つの半導体パッケージ基板８２が得られるが、両者それぞれ別々にめっきレジスト９をパターニングし、半導体素子接続パッド１０を形成する必要がある。
【００１４】
これにより、工程数が増えコストアップが懸念される。また、最終的に、シード層となる第一金属層３をエッチングにより除去する必要があるが、この際に半導体素子接続パッド１０の仕上がり線幅が細るため、第一金属層３はなるべく薄くなるよう設計する必要がある。ここで、金属箔は薄くなればなるほど、ハンドリング性が低下するため、線幅の細りとはトレードオフの関係にある。
【００１５】
さらに、図４（ｈ）において、セミアディティブ法により、半導体素子接続パッド１０を形成する電解めっき工程において、外部接続端子用パッド１１がめっき液に晒されないよう、マスク等により保護する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明はかかる従来の問題点に鑑みてなされたもので、仮基板の上に所要の配線層及び絶縁層を積層形成した後、その多層配線層を仮基板から分離して半導体パッケージを得る製造方法において、コストに優れる、信頼性の高い半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
請求項１の発明は、絶縁層と配線層とが交互に複数積層され、各配線層がビアホールを介して電気的に接続され、最外層に半導体素子接続パッドが形成された半導体パッケージの製造方法において、
支持基材の配線形成領域に下地層を積層し、該下地層を覆うように第一金属層を積層し、該第一金属層と支持基材を部分的に接着させる工程と、
前記第一金属層に感光性樹脂層を形成する工程と、
該感光性樹脂層に前記半導体素子接続パッド用開口部を、前記配線層の配線パターンに対応して形成する工程と、
前記第一金属層を給電層として、前記半導体素子接続パッド用開口部内に電解めっきにより第二金属層を形成する工程と、
前記感光性樹脂層に、前記絶縁層と前記配線層とを交互に複数積層し、ビルドアップ配線層を形成する工程と、
前記支持基板上に前記下地層、前記第一金属層および前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記支持基板上の前記下地層から前記第一金属層を分離し、前記第一金属層の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
前記第一金属層をエッチングにより除去する第一金属層除去工程と、
前記第一金属層除去工程により露出した前記第二金属層の表面に、第三金属層を形成する工程と、
前記感光性樹脂層を剥離し、前記半導体素子接続パッドを形成する工程と
を有することを特徴とする半導体パッケージの製造方法。
【００１８】
請求項２の発明は、請求項１に記載の半導体パッケージの製造方法において、前記支持基材の上に前記下地層および第一金属層が接着された仮基板を得る工程は、半硬化状態のプリプレグ上に前記下地層および第一金属層を重ねて配置し、加熱圧着によって前記プリプレグを硬化させ、前記仮基板に前記下地層および第一金属層を接着する工程であることを特徴とするものである。
【００１９】
請求項３の発明は、請求項１または請求項２に記載の半導体パッケージの製造方法において、前記支持基板の両面に、前記下地層、前記第一金属層および前記ビルドアップ配線層がそれぞれ形成され、前記支持基板の両面からそれぞれ前記配線部材が得られることを特徴とするものである。
【００２０】
請求項４の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記下地層は、金属箔、離型フィルム、または離型剤からなることを特徴とするものである。
【００２１】
請求項５の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記感光性樹脂層はドライフィルムフォトレジストであることを特徴とするものである。
【００２２】
請求項６の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記第三金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の単体金属または合金の何れからなることを特徴とするものである。
【００２３】
請求項７の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記第一金属層の厚さは２μｍ以上であることを特徴とする。
【００２４】
請求項８の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記第三金属層の厚さは１μｍ以上かつ第二金属層と第三金属層の厚さの総和は５０μｍ以内であることを特徴とする。
【発明の効果】
【００２５】
支持基板上に半導体パッケージを形成する従来の製造方法において、一つの支持基材から、二つの半導体パッケージが得られるが、両者それぞれ別々にめっきレジストをパターニングし、半導体素子接続パッドを形成する必要があった。本発明では、仮基材から半導体パッケージを分離する前に、仮基材に予め半導体素子接続パッドとなるポストを形成しておくことが可能となり、従来の製造方法と比較して、工程数の減少によりコスト削減が実現できる。
【００２６】
また、本発明で形成する半導体素子接続パッドは、従来の製造方法とは異なり、エッチングでの形成は行わないため、線幅の細りは考えられないため、接続信頼性の高い半導体パッケージを得ることが可能となる。
【００２７】
また、従来の製造方法で問題となる、セミアディティブ工法で半導体素子接続パッドを形成する際の、電解めっき工程における外部接続端子用パッドの保護は行う必要がなく、これについてもコストダウンが見込める。
【図面の簡単な説明】
【００２８】
【図１】（ａ）〜（ｃ）は従来の支持基材を用いた半導体パッケージの製造方法による工程手順（仮基材形成〜第一配線層形成）を示す説明用断面図である。
【図２】（ｄ）、（ｅ）は従来の支持基材を用いた半導体パッケージの製造方法による工程手順（配線層形成〜ソルダーレジスト形成）を示す説明用断面図である。
【図３】（ｆ）、（ｇ）は従来の支持基材を用いた半導体パッケージの製造方法による工程手順（仮基材からの分離）を示す説明用断面図である。
【図４】（ｈ）、（ｉ）は従来の支持基材を用いた半導体パッケージの製造方法による工程手順（半導体素子接続パッド形成）を示す説明用断面図である。
【図５】（ｊ）〜（ｍ）は本発明の支持基材を用いた半導体パッケージの製造方法による工程手順（仮基材形成〜第二金属層形成）を示す説明用断面図である。
【図６】（ｎ）〜（ｐ）は本発明の支持基材を用いた半導体パッケージの製造方法による工程手順（絶縁層形成〜ソルダーレジスト形成）を示す説明用断面図である。
【図７】（ｑ）〜（ｓ）は本発明の支持基材を用いた半導体パッケージの製造方法による工程手順（仮基材からの分離〜半導体素子接続パッドの表面処理）を示す説明用断面図である。
【図８】（ｔ）は本発明より得る半導体パッケージの完成断面図である。
【発明を実施するための形態】
【００２９】
本発明に係る半導体パッケージの製造方法を以下、図５〜図８を参照して詳細に説明する。本発明より得る半導体パッケージ１００において、その完成断面を図８に示す。
【００３０】
本実施の形態に示す半導体パッケージの製造方法においては、図５（ｊ）に示すように、まず、支持基材として、ガラスクロス、ガラス不織布などに熱硬化性樹脂等を含浸させることにより形成されるプリプレグ１２を用意する。その際、プリプレグ１２は半硬化状態のものを使用する。次にプリプレグ１２の両面側に５〜１００μｍの下地層１３と厚さが２〜３５μｍの第一金属層１４とを用意する。この場合、第一金属層１４の大きさはプリプレグ１２と同等の大きさであるが、下地層１３の大きさはプリプレグ１２、第一金属層１４よりも一回り小さい大きさとする。
【００３１】
下地層１３としては、銅箔などの金属箔、離型フィルムまたは離型剤が使用される。離型フィルムとしては、ポリエステルまたはＰＥＴ（ポリエチレンテレフタレート）のフィルムに薄いフッ素樹脂（ＥＴＦＥ）層を積層したもの、若しくは、ポリエステル又はＰＥＴのフィルムの表面にシリコーン離型処理を施したものが使用される。また、離型剤としては、シリコーン系離型剤やフッ素系離型剤が使用される。
【００３２】
第一金属層１４としては、金属から成るものであれば構わないが、コストおよび導電性から一般的に銅が好ましく、電解銅箔、圧延銅箔等の平滑性の良い銅箔がより好ましい。また、第一金属層１４の厚さは２μｍ以上であることが好ましい。第一金属層１４の厚さが２μｍ未満であると、金属箔メーカーからの材料調達が非常に困難となる。さらに、仮基板９０の製造時において、金属箔のハンドリングが非常に困難となるためである。
【００３３】
次に、プリプレグ１２の両面側からそれぞれ上から順に第一金属層１４、下地層１３を積層する。すなわち、第一金属層１４は下地層１３上で重なると共に、その外周部はプリプレグ１２と接した状態で積層される。この時、図５（ｊ）に示す状態にて両面から真空雰囲気中にて１５０〜２５０℃の温度でプレスを行う。その結果、プリプレグ１２中の熱硬化性樹脂が硬化することにより、プリプレグ１２と下地層１３が接する全面、プリプレグ１２と第一金属層１４の外周部がそれぞれ接着される。すなわち図５（ｋ）に示す仮基板９０を形成する。
【００３４】
次に、図５（ｌ）で示す仮基板９０の両面に、めっきレジスト１５をラミネートする。
続いて、後述する半導体素子接続パッド２２の配線パターンに対応する所要部に、開口部が設けられたパターンを形成し、第一金属層１４をシード層として、セミアディティブ法にて第二金属層１６を形成する（図５（ｍ））。
【００３５】
ここで使用するめっきレジストは液状またはドライフィルムタイプであり、特に耐熱性があることが必要である。これは、後述する絶縁層１７の硬化を行う際に、オーブンにて１６０〜２００℃の高熱処理を行うためである。耐熱性が不十分である場合、後述するレジスト剥離工程にて剥離不良が発生する。
【００３６】
次いで、図６（ｎ）に示すように、めっきレジスト１５と第二金属層１６を覆うように絶縁層１７を積層し、仮基板９０上の第二金属層１６と位置合わせを行い、レーザ加工により絶縁層１７に開口部としてのビアホール１８を形成する。これにより、ビアホール１８の底面に第二金属層１６を露出させる。その後、例えば、セミアディティブ法等により、ビアホール１８の底面及び壁面を含む領域を覆う金属層としてビア及び配線パターンからなる配線層１９を形成する。
【００３７】
絶縁層１７の材料としては、エポキシ系樹脂、ポリイミド系樹脂などが使用される。絶縁層１７は、図５（ｍ）の両面に絶縁樹脂フィルムをそれぞれラミネートした後に、絶縁樹脂フィルムをプレスしながら８０〜１３０℃の温度で仮硬化、その後１６０〜２００℃のオーブンにて本硬化することに形成する。
【００３８】
同様にして、絶縁層１７の積層、ビアホール１８の形成、配線層１９の一連の形成工程を、必要な回数だけ繰り返すことにより、図６（ｏ）に示した半導体パッケージを得る。そして、最上層の絶縁層および配線層を覆うソルダーレジスト層２０を、パターニングにより形成し、半導体パッケージ中間構造体９１を得る（図６（ｐ））。
【００３９】
ソルダーレジストのパターニングの方法としては、例えば、後述する外部接続端子用パッド２３に対応する位置に開口を有するマスクを利用して露光、現像することにより、露光されていない部分のソルダーレジストを除去し、後述する最上層の外部接続端子用パッド２３に対応する箇所が露出するように開口部を形成する。
【００４０】
次いで、図７（ｑ）に示すように、図５（ｋ）で示した仮基板９０の下地層１３の周縁に対応する部分を破線に沿って切断する。これにより、下地層１３と第一金属層１４とが単に接触する多層配線形成領域が得られ、下地層１３と第一金属層１４とを容易に分離することができる。これにより、一つの仮基板９０の両面側から図７（ｒ）に示す第一金属層１４とその上に形成された多層配線層からなる半導体パッケージ中間構造体９２がそれぞれ得られる。
【００４１】
次いで、図７（ｒ）に示した第一金属層１４を全面エッチングにより除去し、第二金属層１６を給電層としてパターンに金属表面処理を施し、第三金属層２１を形成する。この場合、第三金属層２１の材料としては、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛があげられる。
【００４２】
最後に、めっきレジスト１５を剥離することにより、半導体素子接続パッド２２および外部接続端子用パッド２３とを備えた半導体パッケージ１００を得る。
【００４３】
また、本実施の形態において、第三金属層２１の厚さが１μｍ以上かつ第二金属層と第三金属層の厚さの総和は５０μｍ以内であることが好ましい。この場合、第三金属層２１の厚さが１μｍ以下であると、半導体素子の電極と第三金属層２１との濡れ性が低下し、半導体素子の電極との接続が不安定となり、半導体素子の実装信頼性が低下することとな
る。また、第二金属層１６と第三金属層２１の厚さの総和が５０μｍを超えると、半導体素子を実装した際に、半導体素子と半導体パッケージとのギャップが大きくなる。そのため、半導体素子と半導体パッケージとの間隙部に注入するアンダーフィル内にボイドが発生しやすくなり、結果として半導体素子の実装信頼性が低下することとなる。
【００４４】
以上のように、本発明によれば、半導体パッケージの製造方法において、仮基材から半導体パッケージを分離する前に、仮基材に予め半導体素子接続パッドのポストを形成しておくことが可能となり、従来の製造方法と比較して、工程数の減少によりコスト削減が実現できる。
【００４５】
また、本発明で形成する半導体素子接続パッドは、従来の製造方法とは異なり、エッチングでの形成は行わないため、線幅の細りは考えられない。このことから、半導体素子の実装の信頼性が大きく向上する効果をもたらす。このような特徴を有する半導体パッケージとして、例えば、ＭＰＵ、チップセット、メモリー等のコアレスパッケージとして広く適用することができる。
【符号の説明】
【００４６】
１００、１０１・・・半導体パッケージ
８１、８２、９１、９２・・・半導体パッケージ中間構造体
８０、９０・・・仮基板
１、１２・・・プリプレグ
２、１３・・・下地層
３、１４・・・第一金属層
４、１８・・・第一配線層
５、１７・・・絶縁層
６、１８・・・ビアホール
７、１９・・・配線層
８、２０・・・ソルダーレジスト
９、１５・・・めっきレジスト
１６・・・第二金属層
２１・・・第三金属層
１０、２２・・・半導体素子接続パッド
１１、２３・・・外部接続端子用パッド
【技術分野】
【０００１】
本発明は、薄型半導体パッケージの製造方法に関するものである。さらに詳しくは、半導体素子の電極と接合するための半導体素子用接続端子の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話や通信端末に代表される電気通信機器の高機能化、高性能化はめざましく、これら電気通信機器には、ＩＣチップが実装された半導体パケージが広く使用されている。
【０００３】
ＩＣチップを半導体パッケージに実装する形態として、従来から用いられてきたリードフレームやピン、ワイヤを用いたものから、最近ではＩＣチップを直接、半導体パッケージに表面実装するフリップチップ方式の採用が進んでいる。
【０００４】
このような半導体パッケージは、ガラス布銅張積層板等の補強部材をコア層とし、この両面にビルドアップ層として、絶縁層と配線層が交互に形成された構成となっている。このビルドアップ層の上面に、はんだバンプを介してＩＣチップが実装される、接続パッドが備えられたものが一般的に知られている。
【０００５】
ここで、電気通信機器の高機能化、高性能化に伴い、ＩＣチップの高密度化、高集積化が進行し、半導体パッケージの配線層についても狭ピッチ化、ファイン化が進行し、半導体パッケージ全体としての高密度化が加速している。
【０００６】
しかしながら、従来の半導体パッケージは、内部にコア層を有しており、このコア層に形成される貫通スルーホールの微細化が困難であることが、高密度化の妨げとなっていた。また、コア層を設けることにより、基板厚が大きくなり、上記電子機器の小型化への妨げになるという問題点もあった。このため、近年では、上記ビルドアップ法を利用したコアレス半導体パッケージの開発が行われている。
【０００７】
上記半導体パッケージの製造方法として、仮基板上に、分離できる状態で所要の配線層と絶縁層を交互に積層形成した後、仮基板から分離することで半導体パッケージを得る方法がある。このような先行技術として、特許文献１が挙げられる。
【０００８】
特許文献１における半導体パッケージの製造方法について、図１〜図４を参照して説明する。半導体パッケージの製造において、図１（ａ）に示すように、支持基材として、半硬化状態のプリプレグ１上の表裏両面の配線形成領域に下地層２を積層配置し、さらに下地層２より大きさが一回り大きな第一金属層３を重ね合わせた後、これらを加熱・加圧することにより、図１（ｂ）に示す仮基板８０を製造する。
【０００９】
次いで、図１（ｃ）および図２（ｄ）に示すように、第一金属層３上に第一配線層４、絶縁層５、ビアホール６、配線層７を形成する。以下同様にして絶縁層５、ビアホール６、配線層７からなる配線層を図２（ｅ）に示すように多段に積層する。そして、ソルダーレジスト層８を形成することにより半導体パッケージ中間構造体８１を形成する。
【００１０】
次に、図３（ｆ）に示すように、プリプレグ１と第一金属層３が接着している外周領域よりも内側の箇所を破線で示す位置から切断することにより、仮基板８０から最外層に第一金属層３が密着している半導体パッケージ中間構造体８２を得るよう図３（ｇ）に示すように分離する。
【００１１】
次いで、図４（ｈ）および（ｉ）に示すように最外層の第一金属層３にめっきレジスト９を形成し、セミアディティブ法により半導体素子接続パッド１０を形成し、半導体パッケージ１０１を得る。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−３２９１８号公報
【００１３】
しかしながら、上記特許文献１では、一つの半導体パッケージ中間構造体８１から、二つの半導体パッケージ基板８２が得られるが、両者それぞれ別々にめっきレジスト９をパターニングし、半導体素子接続パッド１０を形成する必要がある。
【００１４】
これにより、工程数が増えコストアップが懸念される。また、最終的に、シード層となる第一金属層３をエッチングにより除去する必要があるが、この際に半導体素子接続パッド１０の仕上がり線幅が細るため、第一金属層３はなるべく薄くなるよう設計する必要がある。ここで、金属箔は薄くなればなるほど、ハンドリング性が低下するため、線幅の細りとはトレードオフの関係にある。
【００１５】
さらに、図４（ｈ）において、セミアディティブ法により、半導体素子接続パッド１０を形成する電解めっき工程において、外部接続端子用パッド１１がめっき液に晒されないよう、マスク等により保護する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明はかかる従来の問題点に鑑みてなされたもので、仮基板の上に所要の配線層及び絶縁層を積層形成した後、その多層配線層を仮基板から分離して半導体パッケージを得る製造方法において、コストに優れる、信頼性の高い半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
請求項１の発明は、絶縁層と配線層とが交互に複数積層され、各配線層がビアホールを介して電気的に接続され、最外層に半導体素子接続パッドが形成された半導体パッケージの製造方法において、
支持基材の配線形成領域に下地層を積層し、該下地層を覆うように第一金属層を積層し、該第一金属層と支持基材を部分的に接着させる工程と、
前記第一金属層に感光性樹脂層を形成する工程と、
該感光性樹脂層に前記半導体素子接続パッド用開口部を、前記配線層の配線パターンに対応して形成する工程と、
前記第一金属層を給電層として、前記半導体素子接続パッド用開口部内に電解めっきにより第二金属層を形成する工程と、
前記感光性樹脂層に、前記絶縁層と前記配線層とを交互に複数積層し、ビルドアップ配線層を形成する工程と、
前記支持基板上に前記下地層、前記第一金属層および前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記支持基板上の前記下地層から前記第一金属層を分離し、前記第一金属層の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
前記第一金属層をエッチングにより除去する第一金属層除去工程と、
前記第一金属層除去工程により露出した前記第二金属層の表面に、第三金属層を形成する工程と、
前記感光性樹脂層を剥離し、前記半導体素子接続パッドを形成する工程と
を有することを特徴とする半導体パッケージの製造方法。
【００１８】
請求項２の発明は、請求項１に記載の半導体パッケージの製造方法において、前記支持基材の上に前記下地層および第一金属層が接着された仮基板を得る工程は、半硬化状態のプリプレグ上に前記下地層および第一金属層を重ねて配置し、加熱圧着によって前記プリプレグを硬化させ、前記仮基板に前記下地層および第一金属層を接着する工程であることを特徴とするものである。
【００１９】
請求項３の発明は、請求項１または請求項２に記載の半導体パッケージの製造方法において、前記支持基板の両面に、前記下地層、前記第一金属層および前記ビルドアップ配線層がそれぞれ形成され、前記支持基板の両面からそれぞれ前記配線部材が得られることを特徴とするものである。
【００２０】
請求項４の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記下地層は、金属箔、離型フィルム、または離型剤からなることを特徴とするものである。
【００２１】
請求項５の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記感光性樹脂層はドライフィルムフォトレジストであることを特徴とするものである。
【００２２】
請求項６の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記第三金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の単体金属または合金の何れからなることを特徴とするものである。
【００２３】
請求項７の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記第一金属層の厚さは２μｍ以上であることを特徴とする。
【００２４】
請求項８の発明は、請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法において、前記第三金属層の厚さは１μｍ以上かつ第二金属層と第三金属層の厚さの総和は５０μｍ以内であることを特徴とする。
【発明の効果】
【００２５】
支持基板上に半導体パッケージを形成する従来の製造方法において、一つの支持基材から、二つの半導体パッケージが得られるが、両者それぞれ別々にめっきレジストをパターニングし、半導体素子接続パッドを形成する必要があった。本発明では、仮基材から半導体パッケージを分離する前に、仮基材に予め半導体素子接続パッドとなるポストを形成しておくことが可能となり、従来の製造方法と比較して、工程数の減少によりコスト削減が実現できる。
【００２６】
また、本発明で形成する半導体素子接続パッドは、従来の製造方法とは異なり、エッチングでの形成は行わないため、線幅の細りは考えられないため、接続信頼性の高い半導体パッケージを得ることが可能となる。
【００２７】
また、従来の製造方法で問題となる、セミアディティブ工法で半導体素子接続パッドを形成する際の、電解めっき工程における外部接続端子用パッドの保護は行う必要がなく、これについてもコストダウンが見込める。
【図面の簡単な説明】
【００２８】
【図１】（ａ）〜（ｃ）は従来の支持基材を用いた半導体パッケージの製造方法による工程手順（仮基材形成〜第一配線層形成）を示す説明用断面図である。
【図２】（ｄ）、（ｅ）は従来の支持基材を用いた半導体パッケージの製造方法による工程手順（配線層形成〜ソルダーレジスト形成）を示す説明用断面図である。
【図３】（ｆ）、（ｇ）は従来の支持基材を用いた半導体パッケージの製造方法による工程手順（仮基材からの分離）を示す説明用断面図である。
【図４】（ｈ）、（ｉ）は従来の支持基材を用いた半導体パッケージの製造方法による工程手順（半導体素子接続パッド形成）を示す説明用断面図である。
【図５】（ｊ）〜（ｍ）は本発明の支持基材を用いた半導体パッケージの製造方法による工程手順（仮基材形成〜第二金属層形成）を示す説明用断面図である。
【図６】（ｎ）〜（ｐ）は本発明の支持基材を用いた半導体パッケージの製造方法による工程手順（絶縁層形成〜ソルダーレジスト形成）を示す説明用断面図である。
【図７】（ｑ）〜（ｓ）は本発明の支持基材を用いた半導体パッケージの製造方法による工程手順（仮基材からの分離〜半導体素子接続パッドの表面処理）を示す説明用断面図である。
【図８】（ｔ）は本発明より得る半導体パッケージの完成断面図である。
【発明を実施するための形態】
【００２９】
本発明に係る半導体パッケージの製造方法を以下、図５〜図８を参照して詳細に説明する。本発明より得る半導体パッケージ１００において、その完成断面を図８に示す。
【００３０】
本実施の形態に示す半導体パッケージの製造方法においては、図５（ｊ）に示すように、まず、支持基材として、ガラスクロス、ガラス不織布などに熱硬化性樹脂等を含浸させることにより形成されるプリプレグ１２を用意する。その際、プリプレグ１２は半硬化状態のものを使用する。次にプリプレグ１２の両面側に５〜１００μｍの下地層１３と厚さが２〜３５μｍの第一金属層１４とを用意する。この場合、第一金属層１４の大きさはプリプレグ１２と同等の大きさであるが、下地層１３の大きさはプリプレグ１２、第一金属層１４よりも一回り小さい大きさとする。
【００３１】
下地層１３としては、銅箔などの金属箔、離型フィルムまたは離型剤が使用される。離型フィルムとしては、ポリエステルまたはＰＥＴ（ポリエチレンテレフタレート）のフィルムに薄いフッ素樹脂（ＥＴＦＥ）層を積層したもの、若しくは、ポリエステル又はＰＥＴのフィルムの表面にシリコーン離型処理を施したものが使用される。また、離型剤としては、シリコーン系離型剤やフッ素系離型剤が使用される。
【００３２】
第一金属層１４としては、金属から成るものであれば構わないが、コストおよび導電性から一般的に銅が好ましく、電解銅箔、圧延銅箔等の平滑性の良い銅箔がより好ましい。また、第一金属層１４の厚さは２μｍ以上であることが好ましい。第一金属層１４の厚さが２μｍ未満であると、金属箔メーカーからの材料調達が非常に困難となる。さらに、仮基板９０の製造時において、金属箔のハンドリングが非常に困難となるためである。
【００３３】
次に、プリプレグ１２の両面側からそれぞれ上から順に第一金属層１４、下地層１３を積層する。すなわち、第一金属層１４は下地層１３上で重なると共に、その外周部はプリプレグ１２と接した状態で積層される。この時、図５（ｊ）に示す状態にて両面から真空雰囲気中にて１５０〜２５０℃の温度でプレスを行う。その結果、プリプレグ１２中の熱硬化性樹脂が硬化することにより、プリプレグ１２と下地層１３が接する全面、プリプレグ１２と第一金属層１４の外周部がそれぞれ接着される。すなわち図５（ｋ）に示す仮基板９０を形成する。
【００３４】
次に、図５（ｌ）で示す仮基板９０の両面に、めっきレジスト１５をラミネートする。
続いて、後述する半導体素子接続パッド２２の配線パターンに対応する所要部に、開口部が設けられたパターンを形成し、第一金属層１４をシード層として、セミアディティブ法にて第二金属層１６を形成する（図５（ｍ））。
【００３５】
ここで使用するめっきレジストは液状またはドライフィルムタイプであり、特に耐熱性があることが必要である。これは、後述する絶縁層１７の硬化を行う際に、オーブンにて１６０〜２００℃の高熱処理を行うためである。耐熱性が不十分である場合、後述するレジスト剥離工程にて剥離不良が発生する。
【００３６】
次いで、図６（ｎ）に示すように、めっきレジスト１５と第二金属層１６を覆うように絶縁層１７を積層し、仮基板９０上の第二金属層１６と位置合わせを行い、レーザ加工により絶縁層１７に開口部としてのビアホール１８を形成する。これにより、ビアホール１８の底面に第二金属層１６を露出させる。その後、例えば、セミアディティブ法等により、ビアホール１８の底面及び壁面を含む領域を覆う金属層としてビア及び配線パターンからなる配線層１９を形成する。
【００３７】
絶縁層１７の材料としては、エポキシ系樹脂、ポリイミド系樹脂などが使用される。絶縁層１７は、図５（ｍ）の両面に絶縁樹脂フィルムをそれぞれラミネートした後に、絶縁樹脂フィルムをプレスしながら８０〜１３０℃の温度で仮硬化、その後１６０〜２００℃のオーブンにて本硬化することに形成する。
【００３８】
同様にして、絶縁層１７の積層、ビアホール１８の形成、配線層１９の一連の形成工程を、必要な回数だけ繰り返すことにより、図６（ｏ）に示した半導体パッケージを得る。そして、最上層の絶縁層および配線層を覆うソルダーレジスト層２０を、パターニングにより形成し、半導体パッケージ中間構造体９１を得る（図６（ｐ））。
【００３９】
ソルダーレジストのパターニングの方法としては、例えば、後述する外部接続端子用パッド２３に対応する位置に開口を有するマスクを利用して露光、現像することにより、露光されていない部分のソルダーレジストを除去し、後述する最上層の外部接続端子用パッド２３に対応する箇所が露出するように開口部を形成する。
【００４０】
次いで、図７（ｑ）に示すように、図５（ｋ）で示した仮基板９０の下地層１３の周縁に対応する部分を破線に沿って切断する。これにより、下地層１３と第一金属層１４とが単に接触する多層配線形成領域が得られ、下地層１３と第一金属層１４とを容易に分離することができる。これにより、一つの仮基板９０の両面側から図７（ｒ）に示す第一金属層１４とその上に形成された多層配線層からなる半導体パッケージ中間構造体９２がそれぞれ得られる。
【００４１】
次いで、図７（ｒ）に示した第一金属層１４を全面エッチングにより除去し、第二金属層１６を給電層としてパターンに金属表面処理を施し、第三金属層２１を形成する。この場合、第三金属層２１の材料としては、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛があげられる。
【００４２】
最後に、めっきレジスト１５を剥離することにより、半導体素子接続パッド２２および外部接続端子用パッド２３とを備えた半導体パッケージ１００を得る。
【００４３】
また、本実施の形態において、第三金属層２１の厚さが１μｍ以上かつ第二金属層と第三金属層の厚さの総和は５０μｍ以内であることが好ましい。この場合、第三金属層２１の厚さが１μｍ以下であると、半導体素子の電極と第三金属層２１との濡れ性が低下し、半導体素子の電極との接続が不安定となり、半導体素子の実装信頼性が低下することとな
る。また、第二金属層１６と第三金属層２１の厚さの総和が５０μｍを超えると、半導体素子を実装した際に、半導体素子と半導体パッケージとのギャップが大きくなる。そのため、半導体素子と半導体パッケージとの間隙部に注入するアンダーフィル内にボイドが発生しやすくなり、結果として半導体素子の実装信頼性が低下することとなる。
【００４４】
以上のように、本発明によれば、半導体パッケージの製造方法において、仮基材から半導体パッケージを分離する前に、仮基材に予め半導体素子接続パッドのポストを形成しておくことが可能となり、従来の製造方法と比較して、工程数の減少によりコスト削減が実現できる。
【００４５】
また、本発明で形成する半導体素子接続パッドは、従来の製造方法とは異なり、エッチングでの形成は行わないため、線幅の細りは考えられない。このことから、半導体素子の実装の信頼性が大きく向上する効果をもたらす。このような特徴を有する半導体パッケージとして、例えば、ＭＰＵ、チップセット、メモリー等のコアレスパッケージとして広く適用することができる。
【符号の説明】
【００４６】
１００、１０１・・・半導体パッケージ
８１、８２、９１、９２・・・半導体パッケージ中間構造体
８０、９０・・・仮基板
１、１２・・・プリプレグ
２、１３・・・下地層
３、１４・・・第一金属層
４、１８・・・第一配線層
５、１７・・・絶縁層
６、１８・・・ビアホール
７、１９・・・配線層
８、２０・・・ソルダーレジスト
９、１５・・・めっきレジスト
１６・・・第二金属層
２１・・・第三金属層
１０、２２・・・半導体素子接続パッド
１１、２３・・・外部接続端子用パッド
【特許請求の範囲】
【請求項１】
絶縁層と配線層とが交互に複数積層され、各配線層がビアホールを介して電気的に接続され、最外層に半導体素子接続パッドが形成された半導体パッケージの製造方法において、支持基材の配線形成領域に下地層を積層し、該下地層を覆うように第一金属層を積層し、該第一金属層と支持基材を部分的に接着させる工程と、
前記第一金属層に感光性樹脂層を形成する工程と、
該感光性樹脂層に前記半導体素子接続パッド用開口部を、前記配線層の配線パターンに対応して形成する工程と、
前記第一金属層を給電層として、前記半導体素子接続パッド用開口部内に電解めっきにより第二金属層を形成する工程と、
前記感光性樹脂層に、前記絶縁層と前記配線層とを交互に複数積層し、ビルドアップ配線層を形成する工程と、
前記支持基板上に前記下地層、前記第一金属層および前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記支持基板上の前記下地層から前記第一金属層を分離し、前記第一金属層の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
前記第一金属層をエッチングにより除去する第一金属層除去工程と、
前記第一金属層除去工程により露出した前記第二金属層の表面に、第三金属層を形成する工程と、
前記感光性樹脂層を剥離し、前記半導体素子接続パッドを形成する工程と
を有することを特徴とする半導体パッケージの製造方法。
【請求項２】
前記支持基材の上に前記下地層および第一金属層が接着された仮基板を得る工程は、半硬化状態のプリプレグ上に前記下地層および第一金属層を重ねて配置し、加熱圧着によって前記プリプレグを硬化させ、前記仮基板に前記下地層および第一金属層を接着する工程であることを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記支持基板の両面に、前記下地層、前記第一金属層および前記ビルドアップ配線層がそれぞれ形成され、前記支持基板の両面からそれぞれ前記配線部材が得られることを特徴とする請求項１または請求項２に記載の半導体パッケージの製造方法。
【請求項４】
前記下地層は、金属箔、離型フィルム、または離型剤からなることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項５】
前記感光性樹脂層はドライフィルムフォトレジストであることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項６】
前記第三金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の単体金属または合金の何れからなることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項７】
前記第一金属層の厚さは２μｍ以上であることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項８】
前記第三金属層の厚さは１μｍ以上かつ第二金属層と第三金属層の厚さの総和は５０μｍ以内であることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項１】
絶縁層と配線層とが交互に複数積層され、各配線層がビアホールを介して電気的に接続され、最外層に半導体素子接続パッドが形成された半導体パッケージの製造方法において、支持基材の配線形成領域に下地層を積層し、該下地層を覆うように第一金属層を積層し、該第一金属層と支持基材を部分的に接着させる工程と、
前記第一金属層に感光性樹脂層を形成する工程と、
該感光性樹脂層に前記半導体素子接続パッド用開口部を、前記配線層の配線パターンに対応して形成する工程と、
前記第一金属層を給電層として、前記半導体素子接続パッド用開口部内に電解めっきにより第二金属層を形成する工程と、
前記感光性樹脂層に、前記絶縁層と前記配線層とを交互に複数積層し、ビルドアップ配線層を形成する工程と、
前記支持基板上に前記下地層、前記第一金属層および前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記支持基板上の前記下地層から前記第一金属層を分離し、前記第一金属層の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
前記第一金属層をエッチングにより除去する第一金属層除去工程と、
前記第一金属層除去工程により露出した前記第二金属層の表面に、第三金属層を形成する工程と、
前記感光性樹脂層を剥離し、前記半導体素子接続パッドを形成する工程と
を有することを特徴とする半導体パッケージの製造方法。
【請求項２】
前記支持基材の上に前記下地層および第一金属層が接着された仮基板を得る工程は、半硬化状態のプリプレグ上に前記下地層および第一金属層を重ねて配置し、加熱圧着によって前記プリプレグを硬化させ、前記仮基板に前記下地層および第一金属層を接着する工程であることを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記支持基板の両面に、前記下地層、前記第一金属層および前記ビルドアップ配線層がそれぞれ形成され、前記支持基板の両面からそれぞれ前記配線部材が得られることを特徴とする請求項１または請求項２に記載の半導体パッケージの製造方法。
【請求項４】
前記下地層は、金属箔、離型フィルム、または離型剤からなることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項５】
前記感光性樹脂層はドライフィルムフォトレジストであることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項６】
前記第三金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の単体金属または合金の何れからなることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項７】
前記第一金属層の厚さは２μｍ以上であることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【請求項８】
前記第三金属層の厚さは１μｍ以上かつ第二金属層と第三金属層の厚さの総和は５０μｍ以内であることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体パッケージの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１８６２７０（Ｐ２０１２−１８６２７０Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４７５０５（Ｐ２０１１−４７５０５）
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
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