半導体メモリ試験装置
【課題】各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる半導体メモリ試験装置を提供する。
【解決手段】本実施形態の半導体メモリ試験装置は、デュアルポートメモリM1、M2と、選択器DATSEL1、ADRSEL1、DATSEL2、ADRSEL2、SELと、NOR素子Rと、AND素子Aとから構成されている。信号WDATA1、WDATA2は、デュアルポートメモリM1、M2への書き込み信号である。信号LINEは、デュアルポートメモリM1、M2のライン番号指定のための信号である。
【解決手段】本実施形態の半導体メモリ試験装置は、デュアルポートメモリM1、M2と、選択器DATSEL1、ADRSEL1、DATSEL2、ADRSEL2、SELと、NOR素子Rと、AND素子Aとから構成されている。信号WDATA1、WDATA2は、デュアルポートメモリM1、M2への書き込み信号である。信号LINEは、デュアルポートメモリM1、M2のライン番号指定のための信号である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリデバイス及びLSI内蔵のメモリをテストするテスタ装置において、メモリのアドレスを演算によって発生させる半導体メモリ試験装置に関する。
【背景技術】
【0002】
従来、半導体メモリ試験装置は、被試験メモリにデータを書き込み、当該メモリへの書き込みデータを読み出して期待値と比較し、読出しデータと期待値との比較結果を不良解析のために判定用メモリに格納する。被試験メモリは、通常不良セルを救済するために、X、Yライン(もしくはロウライン、カラムライン)毎に一定量の予備ラインを有する構成となっている。
【0003】
従来技術の不良判定用メモリは、X、Yのライン不良メモリを別個に持ち、XYのライン数の設定に関しては規定されていない、もしくは固定的に一定量で限定されている(例えば、特許文献1参照)。
【0004】
また、図13、図14のように被試験セルをX、Yの2次元座標で捉えた場合、期待値との比較結果が一致しなかった(X、Y)セルは不良セルと判定される。ここで、全X、Y座標について比較する過程で、XもしくはYの1ライン毎に不良セル数を計数していき、その不良セル数が閾値を超えた場合に、そのラインを不良ラインと判定する。さらに、その後のそのラインの不良計数をせずに、後続ラインの期待値の比較をすることで、不良が確定したラインの比較を不要にする事ができ、試験の高速化を実現できる。このとき、不良が確定したライン全体を予備ラインと置き換えることにより、被試験メモリを救済する。
【0005】
一方で、上記のような半導体メモリ試験には実際には様々な方法が考えられる。例えば、初めに全X、Y領域についてライン毎に不良セルの有無を検索し、その際に不良セル数が閾値を超えたXもしくはYラインのデータのみを図13記載のようなステータスメモリ(ライン確定メモリ)にて記憶する。また、被試験メモリの1ラインずつに対応するアドレスを有するメモリを用意し、そのメモリの各アドレスにビット「1」が格納された場合に、当該ラインの不良セルをマスクする図14記載のようなマスクメモリを有する構成にする。
【0006】
このような構成での試験方法では、ステータスメモリに記憶された確定フェイルラインの情報をマスクメモリにコピーして使用することにより、一定数以上の不良セルが存在するX、Yラインについて新たな不良セルが存在しても、マスクをかけて該当ラインの不良セルを計数させず、不良の確定したラインを除外した状態で残存する不良セルを計数するといった作業が高速に実行できる。或いは、不良セルの検索過程で確定フェイルラインの情報を格納しながら、逐次マスクメモリにコピーすることで、あるラインの不良ライン確定後に、同一ラインの検索をマスクする事ができ、効率的な半導体メモリ試験を行う事ができる。
【特許文献1】特開昭58−5681号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上記のようなステータスメモリ及びマスクメモリの構成は、図15、図16に記載のようにX、Yライン用に個別に用意し、かつ、XないしはYラインの最大数で均等に格納メモリのアドレス深さを確保する、もしくは、1つのメモリの1/2の容量でXY各ラインのアドレスを分け合って確保するといったことが考えられていた。
【0008】
一方で、これらのX、Yライン数は合計ライン数がハードウェア制約上の最大値を上回らない範囲で、可能な限り任意のライン数に設定する自由度が望まれる。このため、X、Yステータスメモリ、マスクメモリ(X)、マスクメモリ(Y)それぞれについてメモリとアドレスを用意した場合、使用しないライン数分のメモリアドレスが無駄になる、または、任意のライン数分のメモリ領域を確保しようとした場合に、X、Yの一方のライン数の最大値で制約を受け、メモリが不足する可能性がある。
【0009】
また、ステータスメモリの情報をマスクメモリに高速でコピーする、または、X、Yラインのマスクメモリのデータやステータスメモリのデータの読出しを高速で行う場合、X、Y同時に読み出す事が困難であることが問題となっていた。例えば、図16の構成についてみると、ステータスメモリ・マスクメモリの物理深さの最大までライン数を確保できるメリットはあるが、ステータスメモリ・マスクメモリ独立にメモリを確保すると、いずれかの機能についてメモリアクセスを実行する場合、同一メモリに対してX、Yの2回のアクセスが必要となるため高速動作できないという問題がある。
【0010】
本発明はかかる課題を解決するためになされたもので、メモリ試験装置についてフェイル情報を格納するステータスメモリ、マスクメモリに関し、X、Yフェイルライン数のサーチ領域の設計自由度を確保すると共に、各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる半導体メモリ試験装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、メモリ試験時の不良セルを第1、第2の方向の2方向について計数して、計数結果から不良ラインの判定を行う半導体メモリ試験装置において、前記第1の方向についての不良ライン情報が記憶された第1のステータスメモリと、前記第2の方向について計数不要のラインの情報が記憶された第1のマスクメモリとが順に配置された第1の記憶手段と、前記第2の方向についての不良ライン情報が記憶された第2のステータスメモリと、前記第1の方向について計数不要のラインの情報が記憶された第2のマスクメモリとが順に配置された第2の記憶手段と、前記第1の方向のライン数から算出されたアドレスに基づき前記第1、第2の記憶手段でのデータの入出力制御を行う制御手段と、を具備する事を特徴とする半導体メモリ試験装置である。
【0012】
また、請求項2に記載の発明は、前記制御手段は、前記第2の記憶手段の読出し端子からの出力データを前記第1の記憶手段の書き込み端子に入力する第1の転送手段と、前記第1の記憶手段の読出し端子からの出力データを前記第2の記憶手段の書き込み端子に入力する第2の転送手段とを具備する事を特徴とする請求項1に記載の半導体メモリ試験装置である。
【発明の効果】
【0013】
本発明によれば、各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる。
【0014】
また、ステータスメモリ、マスクメモリといった2種類のメモリ内容のクリアを、アドレスカウンタのインクリメントと選択器により個別ないし一括で高速で簡便に行える。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照して本発明の実施形態について説明する。図1は本実施形態による半導体メモリ試験装置の構成を示す構成図である。本実施形態による半導体メモリ試験装置は、デュアルポートメモリM1、M2と、選択器DATSEL1、ADRSEL1、DATSEL2、ADRSEL2、SELと、NOR素子Rと、AND素子Aとから構成されている。信号WDATA1、WDATA2は、デュアルポートメモリM1、M2への書き込み信号である。信号LINEは、デュアルポートメモリM1、M2のライン番号指定のための信号である。
【0016】
図1ではクロック信号については記載を省略している。これは、非同期・同期メモリを限定するものではない。本実施形態による半導体メモリ試験装置は被試験メモリをX方向、Y方向の2方向についてライン単位で判定する。デュアルポートメモリM1はX方向のマスクメモリ(X)とY方向のステータスメモリ(Y)とから構成されている。デュアルポートメモリM2はマスクメモリ(Y)とステータスメモリ(X)とから構成されている。デュアルポートメモリM1、M2はデータのリード動作は常時書き込み可能である。また、デュアルポートメモリM1、M2はライトリクエスト信号が入力されるとライトデータが書き込み可能となる。
【0017】
デュアルポートメモリM1内は、マスクメモリ(X)、ステータスメモリ(Y)の順に配置されている。デュアルポートメモリM2内は、ステータスメモリ(X)、マスクメモリ(Y)の順に配置されている。ライン番号とは、X方向、Y方向のサーチ結果のメモリ(デュアルポートメモリ内のマスクメモリとステータスメモリ)を一連のラインとみなした時のライン数である。尚、リードリクエスト信号を持つメモリを使用することも可能である。各選択器はデュアルポートメモリM1、M2の各々、もしくはその両方への信号経路を選択する事ができる。
【0018】
信号XMADRはデュアルポートメモリM1のマスクメモリ(X)の読出しラインアドレスである。また、信号YMADRはデュアルポートメモリM2のマスクメモリ(Y)の読出しラインアドレスである。信号WDATA1、WDATA2はそれぞれデュアルポートメモリM1、M2への書き込みデータ信号である。
【0019】
信号XLNUMは、X、Y境界ラインの本数を指定するためのXのライン数に関する設定の信号である。信号WREQは、各メモリへのライトデータを書き込み可能にするためのメモリライトリクエスト信号である。信号Status/Maskは、ステータスメモリ/マスクメモリの選択の切り替え用信号であり、「H」の時はステータスメモリが選択され、「L」の時はマスクメモリが選択される。信号Copy/Normalはステータスメモリのコピー動作/通常動作の切り替え用信号であり、「H」の時はコピー動作が選択され、「L」の時は通常動作が選択される。
【0020】
信号ASEL1、ASEL2はそれぞれデュアルポートメモリM1、M2のアドレスセレクト信号である。信号DSEL1、DSEL2はそれぞれデュアルポートメモリM1、M2のデータセレクト信号である。信号WREN1、WREN2はそれぞれデュアルポートメモリM1、M2のメモリのライトイネーブル信号である。
【0021】
デュアルポートメモリM1は、リードアドレス信号RADR1、リードデータ信号RDAT1、ライトアドレス信号WADR1、ライトデータ信号WDAT1、ライトイネーブル信号WREN1の信号をそれぞれ入出力するためのリードアドレス端子RADRE1、リードデータ端子RDATA1、ライトアドレス端子WADRE1、ライトデータ端子WDATA1、ライトイネーブル端子WEN1の各端子を有している。
【0022】
デュアルポートメモリM2は、リードアドレス信号RADR2、リードデータ信号RDAT2、ライトアドレス信号WADR2、ライトデータ信号WDAT2、ライトイネーブル信号WREN2の信号をそれぞれ入出力するためのリードアドレス端子RADRE2、リードデータ端子RDATA2、ライトアドレス端子WADRE2、ライトデータ端子WDATA2、ライトイネーブル端子WEN2の各端子を有している。
【0023】
信号WDATA1は選択器DATSEL1の端子Aに接続されている。選択器DATSEL1の端子BはデュアルポートメモリM2のリードデータ端子RDATA2に接続されていて、選択器DATSEL1の端子YはデュアルポートメモリM1のライトデータ端子WDATA1に接続されている。また、選択器DATSEL1の端子Sは選択器SELの出力端子DSEL1に接続されている。
【0024】
選択器ADRSEL1の端子Aには、信号XMADRが入力されている。選択器ADRSEL1の端子Bには、信号WADR1が入力されていると共に同端子はデュアルポートメモリM1のライトアドレス端子WADRE1に接続されている。選択器ADRSEL1の端子YはデュアルポートメモリM1のライトアドレス端子RADRE1に接続されている。また、選択器ADRSEL1の端子Sは選択器SELの出力端子ASEL1に接続されている。
【0025】
信号WDATA2は選択器DATSEL2の端子Aに接続されている。選択器DATSEL2の端子BはデュアルポートメモリM1のリードデータ端子RDATA1に接続されていて、選択器DATSEL2の端子YはデュアルポートメモリM2のライトデータ端子WDATAに接続されている。また、選択器DATSEL2の端子Sは選択器SELの出力端子DSEL2に接続されている。
【0026】
選択器ADRSEL2の端子Aには、信号YMADRが入力されている。選択器ADRSEL2の端子Bには、信号WADR2が入力されていると共に同端子はデュアルポートメモリM2のライトアドレス端子WADRE2に接続されている。選択器ADRSEL2の端子YはデュアルポートメモリM2のライトアドレス端子RADRE2に接続されている。また、選択器ADRSEL2の端子Sは選択器SELの出力端子ASEL2に接続されている。
【0027】
選択器SELのライトイネーブル信号WREN1の出力端子はデュアルポートメモリM1のライトイネーブル端子WEN1に接続されており、ライトイネーブル信号WREN2の出力端子はデュアルポートメモリM2のライトイネーブル端子WEN1に接続されている。また、信号XMADR、YMADR、WADR1、WADR2、XLNUM、WREQ、Status/Mask、Copy/Normalはそれぞれ選択器SELに入力されている。
【0028】
デュアルポートメモリM1のリードデータ端子RDATA1とデュアルポートメモリM1のリードデータ端子RDATA1とはNOR素子Rに入力され、NOR素子Rの出力信号は、信号FailDataと共にAND素子Aに入力される。AND素子AからはX/Yのマスクデータが出力される。
【0029】
図2は、デュアルポートメモリM1、M2の内部構成の一例を示す構成図である。図2のように、2つのメモリの構成で、それぞれマスクメモリ(X)/ステータスメモリ(Y)とステータスメモリ(X)/マスクメモリ(Y)である。このように、デュアルポートメモリ内はマスクメモリ/ステータスメモリが入れ子の構成をとっている。マスクメモリ(X)/ステータスメモリ(Y)は、マスクライン(X)領域とステータスライン(Y)領域とから構成され、ステータスメモリ(X)/マスクメモリ(Y)は、ステータスライン(X)領域とマスクライン(Y)領域とから構成されている。
【0030】
各メモリは深さ方向(図2の縦方向)に最大限使用可能で、図2の例では最大(m+1)+(n+1)本のラインまでについて任意のm、nの値を選択できる。また、マスクメモリ・ステータスメモリは2つのデュアルポートメモリで同時に読出し可能である。
【0031】
図3は本実施形態にかかる半導体メモリ試験装置の前段に配置されるマスクメモリアドレス変換回路の一例である。また、図4は、このマスクメモリアドレスのアドレス対応関係を示す図である。また、図5はXYのアドレスとライン番号とのアドレス対応関係をグラフ表示した図である。図3のマスクメモリアドレス変換回路は、X、YアドレスXA、YAと、X領域のスタートアドレスXSAと、X、Y領域のエンドアドレスXEA、YEAとがそれぞれ入力され、X、YラインのマスクアドレスXMADR、YMADRと、Xのライン数XLNUMとが出力される。
【0032】
図4では、X領域のスタートアドレスXSAと、Y領域のスタートアドレスYSAと、X領域のエンドアドレスXEAと、Y領域のエンドアドレスYEAと、XアドレスXAと、YアドレスYAとが記載されている。ここで、X、YラインのマスクアドレスXMADR、YMADRは下式(1)、(2)でそれぞれ示される。
XMADR = XA−XSA …(1)
YMADR = YA−YSA+(XEA−XSA+1)
= YA−YSA+XLNUM …(2)
図5は、マスクメモリ(X)/ステータスメモリ(Y)とステータスメモリ(X)/マスクメモリ(Y)がそれぞれ示されている。ここで、ライン番号によるマスクメモリ(X)/ステータスメモリ(Y)の各領域の判定もしくはステータスメモリ(X)/マスクメモリ(Y)の各領域の判定にはXのライン数XLNUMが用いられる。
【0033】
次に、本発明の実施形態にかかる半導体メモリ試験装置の動作について説明する。第1にマスクメモリ(X)、マスクメモリ(Y)からのデータの読出し時の動作内容を示す。ここで、入力の信号WREQ、Status/Mask、Copy/Normalはすべて「L」に設定されている。信号XMADR、YMADRでそれぞれマスクメモリ(X)、マスクメモリ(Y)の読出しラインアドレスが入力され、選択器ADRSEL1、ADRSEL2の端子Aにそれぞれ入力される。選択器ADRSEL1、ADRSEL2では端子Yに経路選択がなされ、端子YからデュアルポートメモリM1、M2のリードアドレス端子RADRE1、RADRE2に入力される。
【0034】
デュアルポートメモリM1、M2では対応するアドレスのマスクメモリのデータがそれぞれリードデータ端子RDATA1、RDATA2から信号RDAT1、RDAT2として読み出される。このとき、信号RDAT1、RDAT2のNOR出力と、サーチ時の外部からの信号FailDataとのAND出力がマスク後のフェイル情報として出力される。
【0035】
図6は、マスクメモリ(X)、マスクメモリ(Y)からのデータの読出し時の各信号のタイミングチャートである。図6の例は各デュアルポートメモリのレイテンシが1の場合のものである。図6のように信号WREN1、WREN2については「L」のままで、クロック信号CLKに同期した形でリードアドレスの信号RADR1、RADR2が入力され、1クロック遅れてリードデータの信号RDAT1、RDAT2が読み出されている。
【0036】
次に、マスクメモリ(X)、マスクメモリ(Y)へのデータの書き込み時の動作内容を示す。ここで、入力の信号Status/Mask、Copy/Normalは「L」に設定されている。信号WREQはデータ書き込み時に「H」になる。図1では、マスクメモリ(X)書き込み時にはライトイネーブル信号WREN1が、またマスクメモリ(Y)書き込み時にはライトイネーブル信号WREN2がアクティブになり、それぞれデュアルポートメモリM1、M2のライトイネーブル端子WEN1、WEN2に入力される。
【0037】
信号LINEからは、マスクメモリ(X)、マスクメモリ(Y)のライン番号が入力されデュアルポートメモリM1、M2のライトアドレス端子WADRE1、WADRE2にそれぞれ入力される。また、信号WDATA1、WDATA2が選択器DATSEL1、DATSEL2の端子Aに入力され、選択器DATSEL1、DATSEL2内で端子Yに経路選択される。ここで選択器DATSEL1、DATSEL2から、ライトデータがそれぞれデュアルポートメモリM1、M2のライトデータ端子WDATA1、WDATA2に入力される。デュアルポートメモリM1、M2では対応するライン番号のアドレスに入力データが書き込まれる。また、ステータスメモリに書き込まれる場合についても、信号LINE、WREN1、WREN2及び選択器の経路設定が異なる以外は同様の動作を行う。
【0038】
図7は、マスクメモリ(X)、マスクメモリ(Y)データの書き込み時の各信号のタイミングチャートである。図7の例は各デュアルポートメモリのレイテンシが1の場合のものである。図7のように信号WREN1、WREN2が「H」になったタイミングで入力されたライトアドレス信号WADR1、WADR2、ライトデータ信号WDAT1、WDAT2が、1クロック遅れてそれぞれデュアルポートメモリM1、M2に格納される。
【0039】
次に、ステータスメモリからマスクメモリへのデータコピー時のステータスメモリ読み出しの動作内容を示す。ここで、入力の信号Status/Mask、Copy/Normalは「H」に設定されている。信号WREQはデータ書き込み時に「H」になる。図1では、信号LINEで読み出すステータスメモリのアドレスが入力され、ステータスメモリ(X)を読み出す時は選択器ADRSEL1の端子Bに、ステータスメモリ(Y)を読み出す時は選択器ADRSEL2の端子Bに入力される。
【0040】
信号ASEL2、ASEL1がアクティブになることで選択器ADRSEL2、ADRSEL1が端子Yに経路選択される。端子Yから、リードアドレスがデュアルポートメモリM1、M2のリードアドレス端子RADRE2、RADRE1に入力される。デュアルポートメモリM1、M2では対応するアドレスのマスクメモリのデータがそれぞれリードデータ端子RDATA1、RDATA2から信号RDAT1、RDAT2として読み出される。
【0041】
次に、ステータスメモリからマスクメモリへのデータコピー時のマスクメモリ書き込みの動作内容を示す。信号DSEL2、DSEL1がアクティブになることで選択器DATSEL2、DATSEL1が端子Bから端子Yに経路選択される。ここで読み出された信号RDAT1、RDAT2はデュアルポートメモリM2、M1のライトデータ端子WDATA2、WDATA1にそれぞれ入力される。また、信号LINEから書き込み先のアドレスがデュアルポートメモリM2、M1のライトアドレス端子WADRE2、WADRE1に入力される。デュアルポートメモリM2、M1のデータ書き込みタイミングで信号WREN2、WREN1がそれぞれアクティブになる。
【0042】
図8は、ステータスメモリからマスクメモリへのデータコピー時の各信号のタイミングチャートである。図8の例は各デュアルポートメモリのレイテンシが1の場合のものである。図8のようにリードアドレス信号RADR1、RADR2が入力された1クロック後にリードデータ信号RDAT1、RDAT2が読み出され、読み出されたものと同一タイミングで、信号WREN1、WREN2が「H」に、またライトアドレス信号WADR2、WADR1、ライトデータ信号WDAT2、WDAT1が出力された後、1クロック遅れてライトデータ信号WDAT2、WDAT1がそれぞれデュアルポートメモリM2、M1のマスクメモリに格納される。
【0043】
また、図9〜図11に示すように、メモリ内容の消去に関しては、本実施形態の半導体メモリ試験装置でライトデータをゼロ固定したままでアドレスをインクリメントすることにより、ステータスメモリ・マスクメモリを一括あるいは個別にクリアできる。これによりメモリ消去が高速に実行できる。
【0044】
このように、デュアルポートメモリ内のステータスメモリ・マスクメモリを入れ子構造にしたことにより下記の効果が得られる。選択器により、書き込み対象となる複数のメモリへライトデータを切替え、同メモリへのライトリクエスト信号を同時にイネーブルにすることで、マスクメモリ・ステータスメモリのいずれのメモリへも同時に書き込みアクセスが可能になる。さらに、例えば被試験メモリのサーチ領域のX方向のセルが拡大し、Y方向のセルが縮小したときにはX方向のステータスメモリ・マスクメモリを拡大し、Y方向のステータスメモリ・マスクメモリを縮小する等、XYのサーチ領域の状況に応じてステータスメモリ・マスクメモリを適当な大きさに変更することができる。これにより、メモリ試験時のXYのサーチ領域が限定されず、かつメモリの最大領域までステータス・マスクメモリを過不足なく使用する事ができる。
【0045】
図12は、本実施形態にかかる半導体メモリ試験装置の変形例の構成を示す構成図である。図12の半導体メモリ試験装置は、書き込みアドレスを汎用化した時の例である。図1に記載の半導体メモリ試験装置からの変更点は次のようなことである。信号WADR1及びXMADRが選択器SELに入力され信号ASEL1が出力されると共に、信号WADR1が選択器ADRSEL1を介しデュアルポートメモリM1のリードアドレス端子RADRに入力される。また、それとは別個に信号WADR2及びYMADRが選択器SELに入力され信号ASEL2が出力されると共に、信号WADR2が選択器ADRSEL2を介しデュアルポートメモリM2のリードアドレス端子RADRに入力される。
【0046】
よって、ステータス/マスクメモリのライン番号の信号がデュアルポートメモリM1、M2毎に設定できるようになる。図12の半導体メモリ試験装置の動作については、デュアルポートメモリM1、M2のマスクメモリ(X)、マスクメモリ(Y)の読出しラインアドレスである信号XMADR、YMADRをそれぞれ入力する以外は上記の図1の実施形態と同様である。
【0047】
尚、X、Yアドレスのように2次元のパラメータを有し、かつ2つの情報をメモリに格納して利用するようなケースでは、本構成のように2次元のパラメータと機能種類との関係をもつメモリを構成することで、2つのパラメータについてアクセスの同時性や独立性を保ちつつメモリの容量を無駄なく使用する事が可能である。これにより、コスト低減や高速化などが可能であり、半導体試験装置などについて同様の構成により応用することが可能である。
【図面の簡単な説明】
【0048】
【図1】本発明の実施形態にかかる半導体メモリ試験装置の構成を示す構成図である。
【図2】本発明の実施形態にかかる半導体メモリ試験装置のデュアルメモリ内のメモリ構成の一例を示す図である。
【図3】本実施形態にかかる半導体メモリ試験装置の前段に配置されるマスクメモリアドレス変換回路の一例である。
【図4】マスクメモリアドレスのアドレス対応関係を示す図である。
【図5】XYのアドレスとLine番号とのアドレス対応関係をグラフ表示した図である。
【図6】マスクメモリ(X)、マスクメモリ(Y)データの読出し時の各信号のタイミングチャートである。
【図7】マスクメモリ(X)、マスクメモリ(Y)データの書き込み時の各信号のタイミングチャートである。
【図8】ステータスメモリからマスクメモリへのデータコピー時の各信号のタイミングチャートである。
【図9】マスクメモリのメモリ内容の消去時の動作内容を示す図である。
【図10】ステータスメモリのメモリ内容の消去時の動作内容を示す図である。
【図11】マスクメモリ・ステータスメモリのメモリ内容の一括消去時の動作内容を示す図である。
【図12】本実施形態にかかる半導体メモリ試験装置の変形例の構成を示す構成図である。
【図13】ステータスメモリと被試験メモリのメモリサーチ領域との対応関係を示した図である。
【図14】マスクメモリと被試験メモリのメモリサーチ領域との対応関係を示した図である。
【図15】従来技術のステータスメモリ、マスクメモリをX、Yライン用に個別に用意した一例を示した図である。
【図16】従来技術のステータスメモリ、マスクメモリを1つのメモリに配置し、1/2の容量でXY各ラインのアドレスを分け合って確保した例を示す図である。
【符号の説明】
【0049】
M1、M2…デュアルポートメモリ、 DATSEL1、ADRSEL1、DATSEL2、ADRSEL2、SEL…選択器、 A…AND素子、 R…NOR素子
【技術分野】
【0001】
本発明は、メモリデバイス及びLSI内蔵のメモリをテストするテスタ装置において、メモリのアドレスを演算によって発生させる半導体メモリ試験装置に関する。
【背景技術】
【0002】
従来、半導体メモリ試験装置は、被試験メモリにデータを書き込み、当該メモリへの書き込みデータを読み出して期待値と比較し、読出しデータと期待値との比較結果を不良解析のために判定用メモリに格納する。被試験メモリは、通常不良セルを救済するために、X、Yライン(もしくはロウライン、カラムライン)毎に一定量の予備ラインを有する構成となっている。
【0003】
従来技術の不良判定用メモリは、X、Yのライン不良メモリを別個に持ち、XYのライン数の設定に関しては規定されていない、もしくは固定的に一定量で限定されている(例えば、特許文献1参照)。
【0004】
また、図13、図14のように被試験セルをX、Yの2次元座標で捉えた場合、期待値との比較結果が一致しなかった(X、Y)セルは不良セルと判定される。ここで、全X、Y座標について比較する過程で、XもしくはYの1ライン毎に不良セル数を計数していき、その不良セル数が閾値を超えた場合に、そのラインを不良ラインと判定する。さらに、その後のそのラインの不良計数をせずに、後続ラインの期待値の比較をすることで、不良が確定したラインの比較を不要にする事ができ、試験の高速化を実現できる。このとき、不良が確定したライン全体を予備ラインと置き換えることにより、被試験メモリを救済する。
【0005】
一方で、上記のような半導体メモリ試験には実際には様々な方法が考えられる。例えば、初めに全X、Y領域についてライン毎に不良セルの有無を検索し、その際に不良セル数が閾値を超えたXもしくはYラインのデータのみを図13記載のようなステータスメモリ(ライン確定メモリ)にて記憶する。また、被試験メモリの1ラインずつに対応するアドレスを有するメモリを用意し、そのメモリの各アドレスにビット「1」が格納された場合に、当該ラインの不良セルをマスクする図14記載のようなマスクメモリを有する構成にする。
【0006】
このような構成での試験方法では、ステータスメモリに記憶された確定フェイルラインの情報をマスクメモリにコピーして使用することにより、一定数以上の不良セルが存在するX、Yラインについて新たな不良セルが存在しても、マスクをかけて該当ラインの不良セルを計数させず、不良の確定したラインを除外した状態で残存する不良セルを計数するといった作業が高速に実行できる。或いは、不良セルの検索過程で確定フェイルラインの情報を格納しながら、逐次マスクメモリにコピーすることで、あるラインの不良ライン確定後に、同一ラインの検索をマスクする事ができ、効率的な半導体メモリ試験を行う事ができる。
【特許文献1】特開昭58−5681号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上記のようなステータスメモリ及びマスクメモリの構成は、図15、図16に記載のようにX、Yライン用に個別に用意し、かつ、XないしはYラインの最大数で均等に格納メモリのアドレス深さを確保する、もしくは、1つのメモリの1/2の容量でXY各ラインのアドレスを分け合って確保するといったことが考えられていた。
【0008】
一方で、これらのX、Yライン数は合計ライン数がハードウェア制約上の最大値を上回らない範囲で、可能な限り任意のライン数に設定する自由度が望まれる。このため、X、Yステータスメモリ、マスクメモリ(X)、マスクメモリ(Y)それぞれについてメモリとアドレスを用意した場合、使用しないライン数分のメモリアドレスが無駄になる、または、任意のライン数分のメモリ領域を確保しようとした場合に、X、Yの一方のライン数の最大値で制約を受け、メモリが不足する可能性がある。
【0009】
また、ステータスメモリの情報をマスクメモリに高速でコピーする、または、X、Yラインのマスクメモリのデータやステータスメモリのデータの読出しを高速で行う場合、X、Y同時に読み出す事が困難であることが問題となっていた。例えば、図16の構成についてみると、ステータスメモリ・マスクメモリの物理深さの最大までライン数を確保できるメリットはあるが、ステータスメモリ・マスクメモリ独立にメモリを確保すると、いずれかの機能についてメモリアクセスを実行する場合、同一メモリに対してX、Yの2回のアクセスが必要となるため高速動作できないという問題がある。
【0010】
本発明はかかる課題を解決するためになされたもので、メモリ試験装置についてフェイル情報を格納するステータスメモリ、マスクメモリに関し、X、Yフェイルライン数のサーチ領域の設計自由度を確保すると共に、各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる半導体メモリ試験装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、メモリ試験時の不良セルを第1、第2の方向の2方向について計数して、計数結果から不良ラインの判定を行う半導体メモリ試験装置において、前記第1の方向についての不良ライン情報が記憶された第1のステータスメモリと、前記第2の方向について計数不要のラインの情報が記憶された第1のマスクメモリとが順に配置された第1の記憶手段と、前記第2の方向についての不良ライン情報が記憶された第2のステータスメモリと、前記第1の方向について計数不要のラインの情報が記憶された第2のマスクメモリとが順に配置された第2の記憶手段と、前記第1の方向のライン数から算出されたアドレスに基づき前記第1、第2の記憶手段でのデータの入出力制御を行う制御手段と、を具備する事を特徴とする半導体メモリ試験装置である。
【0012】
また、請求項2に記載の発明は、前記制御手段は、前記第2の記憶手段の読出し端子からの出力データを前記第1の記憶手段の書き込み端子に入力する第1の転送手段と、前記第1の記憶手段の読出し端子からの出力データを前記第2の記憶手段の書き込み端子に入力する第2の転送手段とを具備する事を特徴とする請求項1に記載の半導体メモリ試験装置である。
【発明の効果】
【0013】
本発明によれば、各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる。
【0014】
また、ステータスメモリ、マスクメモリといった2種類のメモリ内容のクリアを、アドレスカウンタのインクリメントと選択器により個別ないし一括で高速で簡便に行える。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照して本発明の実施形態について説明する。図1は本実施形態による半導体メモリ試験装置の構成を示す構成図である。本実施形態による半導体メモリ試験装置は、デュアルポートメモリM1、M2と、選択器DATSEL1、ADRSEL1、DATSEL2、ADRSEL2、SELと、NOR素子Rと、AND素子Aとから構成されている。信号WDATA1、WDATA2は、デュアルポートメモリM1、M2への書き込み信号である。信号LINEは、デュアルポートメモリM1、M2のライン番号指定のための信号である。
【0016】
図1ではクロック信号については記載を省略している。これは、非同期・同期メモリを限定するものではない。本実施形態による半導体メモリ試験装置は被試験メモリをX方向、Y方向の2方向についてライン単位で判定する。デュアルポートメモリM1はX方向のマスクメモリ(X)とY方向のステータスメモリ(Y)とから構成されている。デュアルポートメモリM2はマスクメモリ(Y)とステータスメモリ(X)とから構成されている。デュアルポートメモリM1、M2はデータのリード動作は常時書き込み可能である。また、デュアルポートメモリM1、M2はライトリクエスト信号が入力されるとライトデータが書き込み可能となる。
【0017】
デュアルポートメモリM1内は、マスクメモリ(X)、ステータスメモリ(Y)の順に配置されている。デュアルポートメモリM2内は、ステータスメモリ(X)、マスクメモリ(Y)の順に配置されている。ライン番号とは、X方向、Y方向のサーチ結果のメモリ(デュアルポートメモリ内のマスクメモリとステータスメモリ)を一連のラインとみなした時のライン数である。尚、リードリクエスト信号を持つメモリを使用することも可能である。各選択器はデュアルポートメモリM1、M2の各々、もしくはその両方への信号経路を選択する事ができる。
【0018】
信号XMADRはデュアルポートメモリM1のマスクメモリ(X)の読出しラインアドレスである。また、信号YMADRはデュアルポートメモリM2のマスクメモリ(Y)の読出しラインアドレスである。信号WDATA1、WDATA2はそれぞれデュアルポートメモリM1、M2への書き込みデータ信号である。
【0019】
信号XLNUMは、X、Y境界ラインの本数を指定するためのXのライン数に関する設定の信号である。信号WREQは、各メモリへのライトデータを書き込み可能にするためのメモリライトリクエスト信号である。信号Status/Maskは、ステータスメモリ/マスクメモリの選択の切り替え用信号であり、「H」の時はステータスメモリが選択され、「L」の時はマスクメモリが選択される。信号Copy/Normalはステータスメモリのコピー動作/通常動作の切り替え用信号であり、「H」の時はコピー動作が選択され、「L」の時は通常動作が選択される。
【0020】
信号ASEL1、ASEL2はそれぞれデュアルポートメモリM1、M2のアドレスセレクト信号である。信号DSEL1、DSEL2はそれぞれデュアルポートメモリM1、M2のデータセレクト信号である。信号WREN1、WREN2はそれぞれデュアルポートメモリM1、M2のメモリのライトイネーブル信号である。
【0021】
デュアルポートメモリM1は、リードアドレス信号RADR1、リードデータ信号RDAT1、ライトアドレス信号WADR1、ライトデータ信号WDAT1、ライトイネーブル信号WREN1の信号をそれぞれ入出力するためのリードアドレス端子RADRE1、リードデータ端子RDATA1、ライトアドレス端子WADRE1、ライトデータ端子WDATA1、ライトイネーブル端子WEN1の各端子を有している。
【0022】
デュアルポートメモリM2は、リードアドレス信号RADR2、リードデータ信号RDAT2、ライトアドレス信号WADR2、ライトデータ信号WDAT2、ライトイネーブル信号WREN2の信号をそれぞれ入出力するためのリードアドレス端子RADRE2、リードデータ端子RDATA2、ライトアドレス端子WADRE2、ライトデータ端子WDATA2、ライトイネーブル端子WEN2の各端子を有している。
【0023】
信号WDATA1は選択器DATSEL1の端子Aに接続されている。選択器DATSEL1の端子BはデュアルポートメモリM2のリードデータ端子RDATA2に接続されていて、選択器DATSEL1の端子YはデュアルポートメモリM1のライトデータ端子WDATA1に接続されている。また、選択器DATSEL1の端子Sは選択器SELの出力端子DSEL1に接続されている。
【0024】
選択器ADRSEL1の端子Aには、信号XMADRが入力されている。選択器ADRSEL1の端子Bには、信号WADR1が入力されていると共に同端子はデュアルポートメモリM1のライトアドレス端子WADRE1に接続されている。選択器ADRSEL1の端子YはデュアルポートメモリM1のライトアドレス端子RADRE1に接続されている。また、選択器ADRSEL1の端子Sは選択器SELの出力端子ASEL1に接続されている。
【0025】
信号WDATA2は選択器DATSEL2の端子Aに接続されている。選択器DATSEL2の端子BはデュアルポートメモリM1のリードデータ端子RDATA1に接続されていて、選択器DATSEL2の端子YはデュアルポートメモリM2のライトデータ端子WDATAに接続されている。また、選択器DATSEL2の端子Sは選択器SELの出力端子DSEL2に接続されている。
【0026】
選択器ADRSEL2の端子Aには、信号YMADRが入力されている。選択器ADRSEL2の端子Bには、信号WADR2が入力されていると共に同端子はデュアルポートメモリM2のライトアドレス端子WADRE2に接続されている。選択器ADRSEL2の端子YはデュアルポートメモリM2のライトアドレス端子RADRE2に接続されている。また、選択器ADRSEL2の端子Sは選択器SELの出力端子ASEL2に接続されている。
【0027】
選択器SELのライトイネーブル信号WREN1の出力端子はデュアルポートメモリM1のライトイネーブル端子WEN1に接続されており、ライトイネーブル信号WREN2の出力端子はデュアルポートメモリM2のライトイネーブル端子WEN1に接続されている。また、信号XMADR、YMADR、WADR1、WADR2、XLNUM、WREQ、Status/Mask、Copy/Normalはそれぞれ選択器SELに入力されている。
【0028】
デュアルポートメモリM1のリードデータ端子RDATA1とデュアルポートメモリM1のリードデータ端子RDATA1とはNOR素子Rに入力され、NOR素子Rの出力信号は、信号FailDataと共にAND素子Aに入力される。AND素子AからはX/Yのマスクデータが出力される。
【0029】
図2は、デュアルポートメモリM1、M2の内部構成の一例を示す構成図である。図2のように、2つのメモリの構成で、それぞれマスクメモリ(X)/ステータスメモリ(Y)とステータスメモリ(X)/マスクメモリ(Y)である。このように、デュアルポートメモリ内はマスクメモリ/ステータスメモリが入れ子の構成をとっている。マスクメモリ(X)/ステータスメモリ(Y)は、マスクライン(X)領域とステータスライン(Y)領域とから構成され、ステータスメモリ(X)/マスクメモリ(Y)は、ステータスライン(X)領域とマスクライン(Y)領域とから構成されている。
【0030】
各メモリは深さ方向(図2の縦方向)に最大限使用可能で、図2の例では最大(m+1)+(n+1)本のラインまでについて任意のm、nの値を選択できる。また、マスクメモリ・ステータスメモリは2つのデュアルポートメモリで同時に読出し可能である。
【0031】
図3は本実施形態にかかる半導体メモリ試験装置の前段に配置されるマスクメモリアドレス変換回路の一例である。また、図4は、このマスクメモリアドレスのアドレス対応関係を示す図である。また、図5はXYのアドレスとライン番号とのアドレス対応関係をグラフ表示した図である。図3のマスクメモリアドレス変換回路は、X、YアドレスXA、YAと、X領域のスタートアドレスXSAと、X、Y領域のエンドアドレスXEA、YEAとがそれぞれ入力され、X、YラインのマスクアドレスXMADR、YMADRと、Xのライン数XLNUMとが出力される。
【0032】
図4では、X領域のスタートアドレスXSAと、Y領域のスタートアドレスYSAと、X領域のエンドアドレスXEAと、Y領域のエンドアドレスYEAと、XアドレスXAと、YアドレスYAとが記載されている。ここで、X、YラインのマスクアドレスXMADR、YMADRは下式(1)、(2)でそれぞれ示される。
XMADR = XA−XSA …(1)
YMADR = YA−YSA+(XEA−XSA+1)
= YA−YSA+XLNUM …(2)
図5は、マスクメモリ(X)/ステータスメモリ(Y)とステータスメモリ(X)/マスクメモリ(Y)がそれぞれ示されている。ここで、ライン番号によるマスクメモリ(X)/ステータスメモリ(Y)の各領域の判定もしくはステータスメモリ(X)/マスクメモリ(Y)の各領域の判定にはXのライン数XLNUMが用いられる。
【0033】
次に、本発明の実施形態にかかる半導体メモリ試験装置の動作について説明する。第1にマスクメモリ(X)、マスクメモリ(Y)からのデータの読出し時の動作内容を示す。ここで、入力の信号WREQ、Status/Mask、Copy/Normalはすべて「L」に設定されている。信号XMADR、YMADRでそれぞれマスクメモリ(X)、マスクメモリ(Y)の読出しラインアドレスが入力され、選択器ADRSEL1、ADRSEL2の端子Aにそれぞれ入力される。選択器ADRSEL1、ADRSEL2では端子Yに経路選択がなされ、端子YからデュアルポートメモリM1、M2のリードアドレス端子RADRE1、RADRE2に入力される。
【0034】
デュアルポートメモリM1、M2では対応するアドレスのマスクメモリのデータがそれぞれリードデータ端子RDATA1、RDATA2から信号RDAT1、RDAT2として読み出される。このとき、信号RDAT1、RDAT2のNOR出力と、サーチ時の外部からの信号FailDataとのAND出力がマスク後のフェイル情報として出力される。
【0035】
図6は、マスクメモリ(X)、マスクメモリ(Y)からのデータの読出し時の各信号のタイミングチャートである。図6の例は各デュアルポートメモリのレイテンシが1の場合のものである。図6のように信号WREN1、WREN2については「L」のままで、クロック信号CLKに同期した形でリードアドレスの信号RADR1、RADR2が入力され、1クロック遅れてリードデータの信号RDAT1、RDAT2が読み出されている。
【0036】
次に、マスクメモリ(X)、マスクメモリ(Y)へのデータの書き込み時の動作内容を示す。ここで、入力の信号Status/Mask、Copy/Normalは「L」に設定されている。信号WREQはデータ書き込み時に「H」になる。図1では、マスクメモリ(X)書き込み時にはライトイネーブル信号WREN1が、またマスクメモリ(Y)書き込み時にはライトイネーブル信号WREN2がアクティブになり、それぞれデュアルポートメモリM1、M2のライトイネーブル端子WEN1、WEN2に入力される。
【0037】
信号LINEからは、マスクメモリ(X)、マスクメモリ(Y)のライン番号が入力されデュアルポートメモリM1、M2のライトアドレス端子WADRE1、WADRE2にそれぞれ入力される。また、信号WDATA1、WDATA2が選択器DATSEL1、DATSEL2の端子Aに入力され、選択器DATSEL1、DATSEL2内で端子Yに経路選択される。ここで選択器DATSEL1、DATSEL2から、ライトデータがそれぞれデュアルポートメモリM1、M2のライトデータ端子WDATA1、WDATA2に入力される。デュアルポートメモリM1、M2では対応するライン番号のアドレスに入力データが書き込まれる。また、ステータスメモリに書き込まれる場合についても、信号LINE、WREN1、WREN2及び選択器の経路設定が異なる以外は同様の動作を行う。
【0038】
図7は、マスクメモリ(X)、マスクメモリ(Y)データの書き込み時の各信号のタイミングチャートである。図7の例は各デュアルポートメモリのレイテンシが1の場合のものである。図7のように信号WREN1、WREN2が「H」になったタイミングで入力されたライトアドレス信号WADR1、WADR2、ライトデータ信号WDAT1、WDAT2が、1クロック遅れてそれぞれデュアルポートメモリM1、M2に格納される。
【0039】
次に、ステータスメモリからマスクメモリへのデータコピー時のステータスメモリ読み出しの動作内容を示す。ここで、入力の信号Status/Mask、Copy/Normalは「H」に設定されている。信号WREQはデータ書き込み時に「H」になる。図1では、信号LINEで読み出すステータスメモリのアドレスが入力され、ステータスメモリ(X)を読み出す時は選択器ADRSEL1の端子Bに、ステータスメモリ(Y)を読み出す時は選択器ADRSEL2の端子Bに入力される。
【0040】
信号ASEL2、ASEL1がアクティブになることで選択器ADRSEL2、ADRSEL1が端子Yに経路選択される。端子Yから、リードアドレスがデュアルポートメモリM1、M2のリードアドレス端子RADRE2、RADRE1に入力される。デュアルポートメモリM1、M2では対応するアドレスのマスクメモリのデータがそれぞれリードデータ端子RDATA1、RDATA2から信号RDAT1、RDAT2として読み出される。
【0041】
次に、ステータスメモリからマスクメモリへのデータコピー時のマスクメモリ書き込みの動作内容を示す。信号DSEL2、DSEL1がアクティブになることで選択器DATSEL2、DATSEL1が端子Bから端子Yに経路選択される。ここで読み出された信号RDAT1、RDAT2はデュアルポートメモリM2、M1のライトデータ端子WDATA2、WDATA1にそれぞれ入力される。また、信号LINEから書き込み先のアドレスがデュアルポートメモリM2、M1のライトアドレス端子WADRE2、WADRE1に入力される。デュアルポートメモリM2、M1のデータ書き込みタイミングで信号WREN2、WREN1がそれぞれアクティブになる。
【0042】
図8は、ステータスメモリからマスクメモリへのデータコピー時の各信号のタイミングチャートである。図8の例は各デュアルポートメモリのレイテンシが1の場合のものである。図8のようにリードアドレス信号RADR1、RADR2が入力された1クロック後にリードデータ信号RDAT1、RDAT2が読み出され、読み出されたものと同一タイミングで、信号WREN1、WREN2が「H」に、またライトアドレス信号WADR2、WADR1、ライトデータ信号WDAT2、WDAT1が出力された後、1クロック遅れてライトデータ信号WDAT2、WDAT1がそれぞれデュアルポートメモリM2、M1のマスクメモリに格納される。
【0043】
また、図9〜図11に示すように、メモリ内容の消去に関しては、本実施形態の半導体メモリ試験装置でライトデータをゼロ固定したままでアドレスをインクリメントすることにより、ステータスメモリ・マスクメモリを一括あるいは個別にクリアできる。これによりメモリ消去が高速に実行できる。
【0044】
このように、デュアルポートメモリ内のステータスメモリ・マスクメモリを入れ子構造にしたことにより下記の効果が得られる。選択器により、書き込み対象となる複数のメモリへライトデータを切替え、同メモリへのライトリクエスト信号を同時にイネーブルにすることで、マスクメモリ・ステータスメモリのいずれのメモリへも同時に書き込みアクセスが可能になる。さらに、例えば被試験メモリのサーチ領域のX方向のセルが拡大し、Y方向のセルが縮小したときにはX方向のステータスメモリ・マスクメモリを拡大し、Y方向のステータスメモリ・マスクメモリを縮小する等、XYのサーチ領域の状況に応じてステータスメモリ・マスクメモリを適当な大きさに変更することができる。これにより、メモリ試験時のXYのサーチ領域が限定されず、かつメモリの最大領域までステータス・マスクメモリを過不足なく使用する事ができる。
【0045】
図12は、本実施形態にかかる半導体メモリ試験装置の変形例の構成を示す構成図である。図12の半導体メモリ試験装置は、書き込みアドレスを汎用化した時の例である。図1に記載の半導体メモリ試験装置からの変更点は次のようなことである。信号WADR1及びXMADRが選択器SELに入力され信号ASEL1が出力されると共に、信号WADR1が選択器ADRSEL1を介しデュアルポートメモリM1のリードアドレス端子RADRに入力される。また、それとは別個に信号WADR2及びYMADRが選択器SELに入力され信号ASEL2が出力されると共に、信号WADR2が選択器ADRSEL2を介しデュアルポートメモリM2のリードアドレス端子RADRに入力される。
【0046】
よって、ステータス/マスクメモリのライン番号の信号がデュアルポートメモリM1、M2毎に設定できるようになる。図12の半導体メモリ試験装置の動作については、デュアルポートメモリM1、M2のマスクメモリ(X)、マスクメモリ(Y)の読出しラインアドレスである信号XMADR、YMADRをそれぞれ入力する以外は上記の図1の実施形態と同様である。
【0047】
尚、X、Yアドレスのように2次元のパラメータを有し、かつ2つの情報をメモリに格納して利用するようなケースでは、本構成のように2次元のパラメータと機能種類との関係をもつメモリを構成することで、2つのパラメータについてアクセスの同時性や独立性を保ちつつメモリの容量を無駄なく使用する事が可能である。これにより、コスト低減や高速化などが可能であり、半導体試験装置などについて同様の構成により応用することが可能である。
【図面の簡単な説明】
【0048】
【図1】本発明の実施形態にかかる半導体メモリ試験装置の構成を示す構成図である。
【図2】本発明の実施形態にかかる半導体メモリ試験装置のデュアルメモリ内のメモリ構成の一例を示す図である。
【図3】本実施形態にかかる半導体メモリ試験装置の前段に配置されるマスクメモリアドレス変換回路の一例である。
【図4】マスクメモリアドレスのアドレス対応関係を示す図である。
【図5】XYのアドレスとLine番号とのアドレス対応関係をグラフ表示した図である。
【図6】マスクメモリ(X)、マスクメモリ(Y)データの読出し時の各信号のタイミングチャートである。
【図7】マスクメモリ(X)、マスクメモリ(Y)データの書き込み時の各信号のタイミングチャートである。
【図8】ステータスメモリからマスクメモリへのデータコピー時の各信号のタイミングチャートである。
【図9】マスクメモリのメモリ内容の消去時の動作内容を示す図である。
【図10】ステータスメモリのメモリ内容の消去時の動作内容を示す図である。
【図11】マスクメモリ・ステータスメモリのメモリ内容の一括消去時の動作内容を示す図である。
【図12】本実施形態にかかる半導体メモリ試験装置の変形例の構成を示す構成図である。
【図13】ステータスメモリと被試験メモリのメモリサーチ領域との対応関係を示した図である。
【図14】マスクメモリと被試験メモリのメモリサーチ領域との対応関係を示した図である。
【図15】従来技術のステータスメモリ、マスクメモリをX、Yライン用に個別に用意した一例を示した図である。
【図16】従来技術のステータスメモリ、マスクメモリを1つのメモリに配置し、1/2の容量でXY各ラインのアドレスを分け合って確保した例を示す図である。
【符号の説明】
【0049】
M1、M2…デュアルポートメモリ、 DATSEL1、ADRSEL1、DATSEL2、ADRSEL2、SEL…選択器、 A…AND素子、 R…NOR素子
【特許請求の範囲】
【請求項1】
メモリ試験時の不良セルを第1、第2の方向の2方向について計数して、計数結果から不良ラインの判定を行う半導体メモリ試験装置において、
前記第1の方向についての不良ライン情報が記憶された第1のステータスメモリと、前記第2の方向について計数不要のラインの情報が記憶された第1のマスクメモリとが順に配置された第1の記憶手段と、
前記第2の方向についての不良ライン情報が記憶された第2のステータスメモリと、前記第1の方向について計数不要のラインの情報が記憶された第2のマスクメモリとが順に配置された第2の記憶手段と、
前記第1の方向のライン数から算出されたアドレスに基づき前記第1、第2の記憶手段でのデータの入出力制御を行う制御手段と、
を具備する事を特徴とする半導体メモリ試験装置。
【請求項2】
前記制御手段は、前記第2の記憶手段の読出し端子からの出力データを前記第1の記憶手段の書き込み端子に入力する第1の転送手段と、前記第1の記憶手段の読出し端子からの出力データを前記第2の記憶手段の書き込み端子に入力する第2の転送手段とを具備する事を特徴とする請求項1に記載の半導体メモリ試験装置。
【請求項1】
メモリ試験時の不良セルを第1、第2の方向の2方向について計数して、計数結果から不良ラインの判定を行う半導体メモリ試験装置において、
前記第1の方向についての不良ライン情報が記憶された第1のステータスメモリと、前記第2の方向について計数不要のラインの情報が記憶された第1のマスクメモリとが順に配置された第1の記憶手段と、
前記第2の方向についての不良ライン情報が記憶された第2のステータスメモリと、前記第1の方向について計数不要のラインの情報が記憶された第2のマスクメモリとが順に配置された第2の記憶手段と、
前記第1の方向のライン数から算出されたアドレスに基づき前記第1、第2の記憶手段でのデータの入出力制御を行う制御手段と、
を具備する事を特徴とする半導体メモリ試験装置。
【請求項2】
前記制御手段は、前記第2の記憶手段の読出し端子からの出力データを前記第1の記憶手段の書き込み端子に入力する第1の転送手段と、前記第1の記憶手段の読出し端子からの出力データを前記第2の記憶手段の書き込み端子に入力する第2の転送手段とを具備する事を特徴とする請求項1に記載の半導体メモリ試験装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
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【図11】
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【図15】
【図16】
【公開番号】特開2007−335050(P2007−335050A)
【公開日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願番号】特願2006−169102(P2006−169102)
【出願日】平成18年6月19日(2006.6.19)
【出願人】(000006507)横河電機株式会社 (4,443)
【Fターム(参考)】
【公開日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願日】平成18年6月19日(2006.6.19)
【出願人】(000006507)横河電機株式会社 (4,443)
【Fターム(参考)】
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