半導体素子および半導体素子の製造方法
【課題】低コストで、高密度、高精度な半導体素子を提供する。
【解決手段】絶縁体からなり、根元部２２から延伸する複数の延伸部２１を有する櫛歯状の絶縁層２と、第１導電型半導体からなり、前記複数の延伸部２１の延伸方向に沿う一方の側壁部にそれぞれ形成された第１導電層３と、第２導電型半導体からなり、前記複数の延伸部２１の延伸方向に沿う他方の側壁部にそれぞれ形成された第２導電層４とを備える。
【解決手段】絶縁体からなり、根元部２２から延伸する複数の延伸部２１を有する櫛歯状の絶縁層２と、第１導電型半導体からなり、前記複数の延伸部２１の延伸方向に沿う一方の側壁部にそれぞれ形成された第１導電層３と、第２導電型半導体からなり、前記複数の延伸部２１の延伸方向に沿う他方の側壁部にそれぞれ形成された第２導電層４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、熱電変換素子等の半導体素子および半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにより製造されるサーモパイル等の熱電変換素子は、微細なパターンのマスクを用いたエッチングにより半導体基板を加工し、ｎ型およびｐ型にドーピングされた微細な導電層を形成した後、それらを接続して製造される（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−２８５６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このように製造された素子は、小型化、高感度化のために材料を微細に形成するため、形成のためのマスクを用いた露光、エッチング工程が必要であり、歩留まりなどコスト面で有利でない。
【０００５】
本発明は、上記問題点を鑑み、低コストで、高密度、高精度な半導体素子および半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の態様は、絶縁体からなり、根元部から延伸する複数の延伸部を有する櫛歯状の絶縁層と、第１導電型半導体からなり、前記複数の延伸部の延伸方向に沿う一方の側壁部にそれぞれ形成された第１導電層と、第２導電型半導体からなり、前記複数の延伸部の延伸方向に沿う他方の側壁部にそれぞれ形成された第２導電層とを備える半導体素子であることを要旨とする。
【０００７】
本発明の第２の態様は、絶縁体からなり、根元部から延伸する複数の延伸部を有する櫛歯状の絶縁層を形成するステップと、前記絶縁層の上方から半導体層を堆積するステップと、前記複数の延伸部の延伸方向に沿う一方の側壁部にそれぞれ第１導電型不純物をドーピングし、第１導電層を形成するステップと、前記複数の延伸部の延伸方向に沿う他方の側壁部にそれぞれ第２導電型不純物をドーピングし、第２導電層を形成するステップと、前記半導体層の上方からエッチバックすることにより、前記第１導電層と前記第２導電層とを分離するステップとを含む半導体素子の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、低コストで、高密度、高精度な半導体素子および半導体素子の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）は、本発明の実施の形態に係る半導体素子を説明する模式的な平面図である。（ｂ）は、本発明の実施の形態に係る半導体素子を説明する模式的な側面図である。
【図２】（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体素子の製造方法を説明する模式的な工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の実施の形態の変形例に係る半導体素子の製造方法を説明する模式的な工程断面図である。
【図４】本発明の他の実施の形態に係る半導体素子を説明する模式的な平面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、断面図と平面寸法の関係、各層の厚みの比率等は、現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係る半導体素子は、図１に示すように、根元部２２から延伸する複数の延伸部２１を有する櫛歯状の絶縁層２と、延伸部２１の、長軸方向（延伸方向）に沿う側壁部の両側にそれぞれ設けられた第１導電層３および第２導電層４とを備える。絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）等の絶縁体からなる。
【００１３】
第１導電層３は、例えばｐ型半導体からなり、複数の延伸部２１の長軸方向に沿う一方の側壁部にそれぞれ設けられる。第２導電層４は、例えばｎ型半導体からなり、複数の延伸部２１の長軸方向に沿う他方の側壁部にそれぞれ設けられる。第１導電層３および第２導電層４は、平面視、交互に位置している。
【００１４】
絶縁層２の延伸部２１を挟んで互いに隣接する第１導電層３と第２導電層４とは、延伸部２１の先端側の側壁部において、接続層７１により電気的に接続される。延伸部２１を背にして互いに対向する第１導電層３と第２導電層４とは、絶縁層２の根元部２２の側壁部において、接続層７２により電気的に接続される。
【００１５】
第１導電層３および第２導電層４は、接続層７１，７２により、長軸方向と直交する短軸方向に蛇行するような、互い違いに屈曲した導電パターンを形成する。接続層７は、例えば、アルミニウム（Ａｌ）等の導体からなる。
【００１６】
複数の第１導電層３および複数の第２導電層４のうち、最も両端側に位置する第１導電層３および第２導電層４は、それぞれ絶縁層２の側壁に沿って根元部２２まで延伸される。最も両端側に位置する第１導電層３および第２導電層４は、絶縁層２の根元部において、それぞれ電極８１，８２に接続される。
【００１７】
本発明の実施の形態に係る半導体素子は、先端側の接続層７１と根元側の接続層７２との間に温度差が生じると、ゼーベック効果によりそれぞれの間に電圧が生じ、電極８１，８２間に電圧が生じる。本発明の実施の形態に係る半導体素子は、電極８１，８２間に生じた電圧を検出することにより、サーモパイル等の熱電変換素子として使用することができる。
【００１８】
以下、図２（ａ）〜図２（ｄ）を参照して、本発明の実施の形態に係る半導体素子の製造方法の一例を説明する。
【００１９】
先ず、図２（ａ）に示すように、シリコン酸化膜（ＳｉＯ２）等の絶縁体からなる絶縁層２が、絶縁体からなる基板２０の上面に、櫛歯状にパターニングされる。櫛歯状にパターニングされた絶縁層２の延伸部２１は、図２（ａ）に示すように、例えば矩形の断面形状となっている。パターニングされた絶縁層２の上方から、ポリシリコンからなる半導体層１が、例えば化学気相成長（ＣＶＤ）法等により堆積される。半導体層１は、図２（ａ）に示すように、絶縁層２の側壁部において、垂直方向の厚みが他所よりを大きくなるように、段差を有して堆積される。
【００２０】
次に、図２（ｂ）に示すように、絶縁層２の延伸部２１の、長軸方向に沿う一方の側壁部に対応する領域を開口するようにパターン形成された第１マスク５を半導体層１に被覆する。第１マスクの開口部に対応する個所の半導体層１は、例えばｐ型不純物をドーピングされ、第１導電型半導体である第１導電層３となる。
【００２１】
次に、図２（ｃ）に示すように、絶縁層２の延伸部２１の、長軸方向に沿う他方の側壁部に対応する領域を開口するようにパターン形成された第２マスク６を半導体層１に被覆する。第２マスクの開口部に対応する個所の半導体層１は、例えばｎ型不純物をドーピングし、第１導電型と異なる第２導電型半導体である第２導電層４となる。
【００２２】
次に、図２（ｄ）に示すように、第１導電層３および第２導電層４となった半導体層１は、ドライエッチング等の異方性エッチングにより上方からエッチバックされる。エッチバックは、エッチングが絶縁層２および基板２０の上面に達することにより、延伸部２１の側壁部の第１導電層３と第２導電層４とが分離されるまで行われる。絶縁層２の側壁部の第１導電層３および第２導電層４は、垂直方向の厚みが他所より厚く形成されているので、所定の深さまでエッチバックすることにより、図２（ｄ）に示すように、絶縁層２の側壁部に微細な導電パターンを形成することが可能である。
【００２３】
そして、図１に示すように、延伸部２１の先端側および根元側の側壁部において接続層７１，７２を形成し、第１導電層３と第２導電層４とを電気的に接続する。更に、電極８１，８２が絶縁層２の根元部２２近傍に形成され、最も両端側に位置する第１導電層３および第２導電層４と、電極８１，８２とをそれぞれ電気的に接続し、本発明の実施の形態に係る半導体素子が完成する。
【００２４】
図２（ａ）〜図２（ｄ）に示す例では、ドーピングの後にエッチバックによる半導体層の分離をする例を示したが、エッチバックにより半導体層を分離した後、ドーピングを行うようにしてもよい。
【００２５】
すなわち先ず、図３（ａ）に示すように、基板２０上に櫛歯状にパターニングされた絶縁層２の上方から、半導体層１が段差を有して堆積される。
【００２６】
次に、図３（ｂ）に示すように、半導体層１は、ドライエッチング等の異方性エッチング等により、上方からエッチバックされる。エッチバックは、エッチングが絶縁層２および基板２０の上面に達することにより、延伸部２１の側壁部の半導体層１が、絶縁層２および基板２０の上面において分離されるまで行われる。絶縁層２の側壁部の半導体層１は、垂直方向の厚みが他所より厚く形成されているので、所定の深さまでエッチバックすることにより、図３（ｂ）に示すように、絶縁層２の側壁部に微細な導電パターンを形成することが可能である。
【００２７】
次に、図３（ｃ）に示すように、絶縁層２の延伸部２１の、長軸方向に沿う一方の側壁部に対応する領域を開口するようにパターン形成された第１マスク５を絶縁層２に被覆する。第１マスクの開口部に対応する個所の半導体層１は、例えばｐ型不純物をドーピングされ、第１導電型半導体である第１導電層３となる。
【００２８】
次に、図３（ｄ）に示すように、絶縁層２の延伸部２１の、長軸方向に沿う他方の側壁部に対応する領域を開口するようにパターン形成された第２マスク６を絶縁層２に被覆する。第２マスクの開口部に対応する個所の半導体層１は、例えばｎ型不純物をドーピングし、第１導電型と異なる第２導電型半導体である第２導電層４となる。
【００２９】
本発明の実施の形態に係る半導体素子によれば、簡単なプロセスで、高密度、高精度に製造可能なため、製造コストを低減し、素子の小型化が可能である。
【００３０】
上記のように、本発明の実施の形態によって記載したが、この開示の一部をなす論述および図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００３１】
既に述べた実施の形態においては、半導体素子の第１導電層および第２導電層は、互い違いにコの字型に屈曲したパターンであってもよい。すなわち、本発明のその他の実施の形態に係る半導体素子は、図４に示すように、第１導電層３ａおよび第２導電層４ａが、絶縁層２ａの延伸部２１ａの延伸方向に蛇行するように、互い違いにコの字型に屈曲したパターンを有している。図４に示すパターンであっても、半導体層の加工にエッチング工程が不要である。また、絶縁層２ａを図４に示すようなパターンに形成することにより、導電パターンの長さを長くすることができる。
【００３２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３３】
１…半導体層
２…絶縁層
３…第１導電層
４…第２導電層
７…接続層
２１…延伸部
２２…根元部
７１，７２…接続層
８１，８２…電極
【技術分野】
【０００１】
本発明は、熱電変換素子等の半導体素子および半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにより製造されるサーモパイル等の熱電変換素子は、微細なパターンのマスクを用いたエッチングにより半導体基板を加工し、ｎ型およびｐ型にドーピングされた微細な導電層を形成した後、それらを接続して製造される（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−２８５６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このように製造された素子は、小型化、高感度化のために材料を微細に形成するため、形成のためのマスクを用いた露光、エッチング工程が必要であり、歩留まりなどコスト面で有利でない。
【０００５】
本発明は、上記問題点を鑑み、低コストで、高密度、高精度な半導体素子および半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の態様は、絶縁体からなり、根元部から延伸する複数の延伸部を有する櫛歯状の絶縁層と、第１導電型半導体からなり、前記複数の延伸部の延伸方向に沿う一方の側壁部にそれぞれ形成された第１導電層と、第２導電型半導体からなり、前記複数の延伸部の延伸方向に沿う他方の側壁部にそれぞれ形成された第２導電層とを備える半導体素子であることを要旨とする。
【０００７】
本発明の第２の態様は、絶縁体からなり、根元部から延伸する複数の延伸部を有する櫛歯状の絶縁層を形成するステップと、前記絶縁層の上方から半導体層を堆積するステップと、前記複数の延伸部の延伸方向に沿う一方の側壁部にそれぞれ第１導電型不純物をドーピングし、第１導電層を形成するステップと、前記複数の延伸部の延伸方向に沿う他方の側壁部にそれぞれ第２導電型不純物をドーピングし、第２導電層を形成するステップと、前記半導体層の上方からエッチバックすることにより、前記第１導電層と前記第２導電層とを分離するステップとを含む半導体素子の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、低コストで、高密度、高精度な半導体素子および半導体素子の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）は、本発明の実施の形態に係る半導体素子を説明する模式的な平面図である。（ｂ）は、本発明の実施の形態に係る半導体素子を説明する模式的な側面図である。
【図２】（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体素子の製造方法を説明する模式的な工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の実施の形態の変形例に係る半導体素子の製造方法を説明する模式的な工程断面図である。
【図４】本発明の他の実施の形態に係る半導体素子を説明する模式的な平面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、断面図と平面寸法の関係、各層の厚みの比率等は、現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係る半導体素子は、図１に示すように、根元部２２から延伸する複数の延伸部２１を有する櫛歯状の絶縁層２と、延伸部２１の、長軸方向（延伸方向）に沿う側壁部の両側にそれぞれ設けられた第１導電層３および第２導電層４とを備える。絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）等の絶縁体からなる。
【００１３】
第１導電層３は、例えばｐ型半導体からなり、複数の延伸部２１の長軸方向に沿う一方の側壁部にそれぞれ設けられる。第２導電層４は、例えばｎ型半導体からなり、複数の延伸部２１の長軸方向に沿う他方の側壁部にそれぞれ設けられる。第１導電層３および第２導電層４は、平面視、交互に位置している。
【００１４】
絶縁層２の延伸部２１を挟んで互いに隣接する第１導電層３と第２導電層４とは、延伸部２１の先端側の側壁部において、接続層７１により電気的に接続される。延伸部２１を背にして互いに対向する第１導電層３と第２導電層４とは、絶縁層２の根元部２２の側壁部において、接続層７２により電気的に接続される。
【００１５】
第１導電層３および第２導電層４は、接続層７１，７２により、長軸方向と直交する短軸方向に蛇行するような、互い違いに屈曲した導電パターンを形成する。接続層７は、例えば、アルミニウム（Ａｌ）等の導体からなる。
【００１６】
複数の第１導電層３および複数の第２導電層４のうち、最も両端側に位置する第１導電層３および第２導電層４は、それぞれ絶縁層２の側壁に沿って根元部２２まで延伸される。最も両端側に位置する第１導電層３および第２導電層４は、絶縁層２の根元部において、それぞれ電極８１，８２に接続される。
【００１７】
本発明の実施の形態に係る半導体素子は、先端側の接続層７１と根元側の接続層７２との間に温度差が生じると、ゼーベック効果によりそれぞれの間に電圧が生じ、電極８１，８２間に電圧が生じる。本発明の実施の形態に係る半導体素子は、電極８１，８２間に生じた電圧を検出することにより、サーモパイル等の熱電変換素子として使用することができる。
【００１８】
以下、図２（ａ）〜図２（ｄ）を参照して、本発明の実施の形態に係る半導体素子の製造方法の一例を説明する。
【００１９】
先ず、図２（ａ）に示すように、シリコン酸化膜（ＳｉＯ２）等の絶縁体からなる絶縁層２が、絶縁体からなる基板２０の上面に、櫛歯状にパターニングされる。櫛歯状にパターニングされた絶縁層２の延伸部２１は、図２（ａ）に示すように、例えば矩形の断面形状となっている。パターニングされた絶縁層２の上方から、ポリシリコンからなる半導体層１が、例えば化学気相成長（ＣＶＤ）法等により堆積される。半導体層１は、図２（ａ）に示すように、絶縁層２の側壁部において、垂直方向の厚みが他所よりを大きくなるように、段差を有して堆積される。
【００２０】
次に、図２（ｂ）に示すように、絶縁層２の延伸部２１の、長軸方向に沿う一方の側壁部に対応する領域を開口するようにパターン形成された第１マスク５を半導体層１に被覆する。第１マスクの開口部に対応する個所の半導体層１は、例えばｐ型不純物をドーピングされ、第１導電型半導体である第１導電層３となる。
【００２１】
次に、図２（ｃ）に示すように、絶縁層２の延伸部２１の、長軸方向に沿う他方の側壁部に対応する領域を開口するようにパターン形成された第２マスク６を半導体層１に被覆する。第２マスクの開口部に対応する個所の半導体層１は、例えばｎ型不純物をドーピングし、第１導電型と異なる第２導電型半導体である第２導電層４となる。
【００２２】
次に、図２（ｄ）に示すように、第１導電層３および第２導電層４となった半導体層１は、ドライエッチング等の異方性エッチングにより上方からエッチバックされる。エッチバックは、エッチングが絶縁層２および基板２０の上面に達することにより、延伸部２１の側壁部の第１導電層３と第２導電層４とが分離されるまで行われる。絶縁層２の側壁部の第１導電層３および第２導電層４は、垂直方向の厚みが他所より厚く形成されているので、所定の深さまでエッチバックすることにより、図２（ｄ）に示すように、絶縁層２の側壁部に微細な導電パターンを形成することが可能である。
【００２３】
そして、図１に示すように、延伸部２１の先端側および根元側の側壁部において接続層７１，７２を形成し、第１導電層３と第２導電層４とを電気的に接続する。更に、電極８１，８２が絶縁層２の根元部２２近傍に形成され、最も両端側に位置する第１導電層３および第２導電層４と、電極８１，８２とをそれぞれ電気的に接続し、本発明の実施の形態に係る半導体素子が完成する。
【００２４】
図２（ａ）〜図２（ｄ）に示す例では、ドーピングの後にエッチバックによる半導体層の分離をする例を示したが、エッチバックにより半導体層を分離した後、ドーピングを行うようにしてもよい。
【００２５】
すなわち先ず、図３（ａ）に示すように、基板２０上に櫛歯状にパターニングされた絶縁層２の上方から、半導体層１が段差を有して堆積される。
【００２６】
次に、図３（ｂ）に示すように、半導体層１は、ドライエッチング等の異方性エッチング等により、上方からエッチバックされる。エッチバックは、エッチングが絶縁層２および基板２０の上面に達することにより、延伸部２１の側壁部の半導体層１が、絶縁層２および基板２０の上面において分離されるまで行われる。絶縁層２の側壁部の半導体層１は、垂直方向の厚みが他所より厚く形成されているので、所定の深さまでエッチバックすることにより、図３（ｂ）に示すように、絶縁層２の側壁部に微細な導電パターンを形成することが可能である。
【００２７】
次に、図３（ｃ）に示すように、絶縁層２の延伸部２１の、長軸方向に沿う一方の側壁部に対応する領域を開口するようにパターン形成された第１マスク５を絶縁層２に被覆する。第１マスクの開口部に対応する個所の半導体層１は、例えばｐ型不純物をドーピングされ、第１導電型半導体である第１導電層３となる。
【００２８】
次に、図３（ｄ）に示すように、絶縁層２の延伸部２１の、長軸方向に沿う他方の側壁部に対応する領域を開口するようにパターン形成された第２マスク６を絶縁層２に被覆する。第２マスクの開口部に対応する個所の半導体層１は、例えばｎ型不純物をドーピングし、第１導電型と異なる第２導電型半導体である第２導電層４となる。
【００２９】
本発明の実施の形態に係る半導体素子によれば、簡単なプロセスで、高密度、高精度に製造可能なため、製造コストを低減し、素子の小型化が可能である。
【００３０】
上記のように、本発明の実施の形態によって記載したが、この開示の一部をなす論述および図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００３１】
既に述べた実施の形態においては、半導体素子の第１導電層および第２導電層は、互い違いにコの字型に屈曲したパターンであってもよい。すなわち、本発明のその他の実施の形態に係る半導体素子は、図４に示すように、第１導電層３ａおよび第２導電層４ａが、絶縁層２ａの延伸部２１ａの延伸方向に蛇行するように、互い違いにコの字型に屈曲したパターンを有している。図４に示すパターンであっても、半導体層の加工にエッチング工程が不要である。また、絶縁層２ａを図４に示すようなパターンに形成することにより、導電パターンの長さを長くすることができる。
【００３２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３３】
１…半導体層
２…絶縁層
３…第１導電層
４…第２導電層
７…接続層
２１…延伸部
２２…根元部
７１，７２…接続層
８１，８２…電極
【特許請求の範囲】
【請求項１】
絶縁体からなり、根元部から延伸する複数の延伸部を有する櫛歯状の絶縁層と、
第１導電型半導体からなり、前記複数の延伸部の延伸方向に沿う一方の側壁部にそれぞれ形成された第１導電層と、
第２導電型半導体からなり、前記複数の延伸部の延伸方向に沿う他方の側壁部にそれぞれ形成された第２導電層と
を備えることを特徴とする半導体素子。
【請求項２】
絶縁体からなり、根元部から延伸する複数の延伸部を有する櫛歯状の絶縁層を形成するステップと、
前記絶縁層の上方から半導体層を堆積するステップと、
前記複数の延伸部の延伸方向に沿う一方の側壁部にそれぞれ第１導電型不純物をドーピングし、第１導電層を形成するステップと、
前記複数の延伸部の延伸方向に沿う他方の側壁部にそれぞれ第２導電型不純物をドーピングし、第２導電層を形成するステップと、
前記半導体層の上方からエッチバックすることにより、前記第１導電層と前記第２導電層とを分離するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１】
絶縁体からなり、根元部から延伸する複数の延伸部を有する櫛歯状の絶縁層と、
第１導電型半導体からなり、前記複数の延伸部の延伸方向に沿う一方の側壁部にそれぞれ形成された第１導電層と、
第２導電型半導体からなり、前記複数の延伸部の延伸方向に沿う他方の側壁部にそれぞれ形成された第２導電層と
を備えることを特徴とする半導体素子。
【請求項２】
絶縁体からなり、根元部から延伸する複数の延伸部を有する櫛歯状の絶縁層を形成するステップと、
前記絶縁層の上方から半導体層を堆積するステップと、
前記複数の延伸部の延伸方向に沿う一方の側壁部にそれぞれ第１導電型不純物をドーピングし、第１導電層を形成するステップと、
前記複数の延伸部の延伸方向に沿う他方の側壁部にそれぞれ第２導電型不純物をドーピングし、第２導電層を形成するステップと、
前記半導体層の上方からエッチバックすることにより、前記第１導電層と前記第２導電層とを分離するステップと
を含むことを特徴とする半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−９３３４７（Ｐ２０１３−９３３４７Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３２６３２（Ｐ２０１１−２３２６３２）
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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