半導体素子の製造方法
窓構造を形成する際の熱的悪影響を防止して高出力で長期信頼性に優れた半導体素子の製造方法を提供する。
半導体基板１上に、量子井戸活性層からなる活性層４ｂを少なくとも含む所定の半導体層２〜９を積層する第１のステップと、半導体層２〜９表面の第１の部分に第１の誘電体膜１０を形成する第２のステップと、半導体層２〜９表面の第２の部分に前記第１の誘電体膜１０と同一の材料からなり且つ第１の誘電体膜１０よりも低い密度を有する第２の誘電体膜１２を形成する第３のステップと、半導体層２〜９、第１の誘電体膜１０及び第２の誘電体膜１２を含んでなる積層体を熱処理して第２の誘電体膜下部１２の下の量子井戸層を混晶化する第４のステップとを有する。
半導体基板１上に、量子井戸活性層からなる活性層４ｂを少なくとも含む所定の半導体層２〜９を積層する第１のステップと、半導体層２〜９表面の第１の部分に第１の誘電体膜１０を形成する第２のステップと、半導体層２〜９表面の第２の部分に前記第１の誘電体膜１０と同一の材料からなり且つ第１の誘電体膜１０よりも低い密度を有する第２の誘電体膜１２を形成する第３のステップと、半導体層２〜９、第１の誘電体膜１０及び第２の誘電体膜１２を含んでなる積層体を熱処理して第２の誘電体膜下部１２の下の量子井戸層を混晶化する第４のステップとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窓構造などの部分的に混晶化する部分を含む半導体素子を製造する半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
従来から、半導体レーザ素子においては、ＣＯＤ(Catastrophic Optical Damage)により瞬時劣化が起こりやすいという問題があり、半導体レーザの高出力化を阻害する要因となっていた。ＣＯＤは、半導体レーザの活性層の出射端面側において、非発光再結合による再結合電流が流れ、これにより端面温度が上昇し、その温度上昇によりエネルギー禁制帯幅がさらに縮小して光吸収が増大する、というサイクルが発生し、このサイクルが正帰還となることによって端面が溶融する現象である。
【０００３】
このＣＯＤの発生を防ぐために、出射端面近くの活性層を中央部の活性層よりも禁制帯幅の大きい材料で構成するいわゆる窓構造が効果的である。この窓構造では、レーザ光の出射側端面における禁制帯幅が広いため、レーザ光の吸収が小さくなり、ＣＯＤの発生を抑制することができる。
【０００４】
この窓構造の形成は、従来、独立した半導体プロセスによって形成されていた。たとえばエッチングなどによって窓部を形成したい部分を取り除き、この部分に窓部に対応した物性を持つ材料を埋め込むようにしていた。一方、この窓構造の形成は、窓部を形成すべき部分の混晶化（無秩序化）によっても実現できる。活性層が量子井戸構造である場合、混晶化の方法としては、イオン注入によるもの（特許文献１）、不純物添加によるもの（特許文献２）、誘電体膜形成によるものなどがある。いずれも、半導体結晶中に原子空孔を発生させ、空孔の拡散により量子井戸活性層の結晶構造を不規則化させて混晶とする方法である。このようにして混晶化された部分は、混晶化する前の物性と異なった物性を呈する。たとえば、異なる禁制帯幅や異なる屈折率などを持つようになる。このことを利用して、半導体レーザの端面付近における禁制帯幅を広げ、ＣＯＤを抑制することができる。
【０００５】
上記の混晶化方法のうち、誘電体膜を利用した方法は、半導体層の表面に誘電体膜を形成し加熱することにより、半導体中の構成原子を誘電体膜中に拡散させて半導体中に原子空孔を発生せしめ、原子空孔の拡散により半導体結晶の混晶化を起こすという方法であり、誘電体膜としては従来ＳｉＯ２が用いられていた（特許文献３）。この誘電体膜を利用した混晶化方法は、イオン注入による方法などと比較して結晶中への欠陥の導入が少ない点で優れている。
【０００６】
【特許文献１】特開平１０−２００１９０
【特許文献２】特開２０００−２０８８７０号公報
【特許文献３】特開平５−２９７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、誘電体膜を利用した混晶化に際しては上記のように熱処理が必要となり、この熱処理は、半導体レーザ素子全体に対して行われるため、混晶化したくない部分に悪影響を与える場合がある。たとえば、活性層がＡｌＧａＡｓ系材料によって形成されている場合、混晶化しない活性層領域に対応する半導体表面からＡｓの脱離が起こり、半導体表面が荒れるために、電極をコンタクト層上に形成した場合に良好な接触が得られず、半導体レーザの動作特性に悪影響を及ぼすという問題があった。
【０００８】
また、Ａｓの脱離により半導体表面にピット（小孔）が生じ、このピットにより転位欠陥が発生する。このことを図１２を用いて説明する。図１２は、従来の窓構造を有する半導体レーザ素子における混晶化熱処理中の現象を模式的に示すレーザ共振器方向の縦断面図である。図１２において、窓部形成領域２８ａの上部の半導体レーザ素子表面にＳｉＯ２混晶化促進膜４２を成膜して混晶化熱処理を行うことにより、窓部２８が形成される。このとき、窓部が形成されない領域２８ｂの半導体レーザ素子表面からＡｓが脱離し、ピットが生じる。ピットは転位欠陥４１となって伝播し、活性層４に到達して、レーザ特性を悪化させたり、長期信頼性を損なう原因となる。
【０００９】
熱処理による悪影響は、上記のように混晶化したくない部分に限られるものではなかった。すなわち、混晶化を行う部分についても、ＳｉＯ２混晶化促進膜４２から酸素が半導体結晶中に混入し、結晶欠陥となって半導体レーザの長期信頼性を損なう原因となっていた。
【００１０】
この発明は上記に鑑みてなされたものであり、半導体レーザ素子における窓構造などを作製する際に熱処理による悪影響を防止し、高出力で長期信頼性に優れた半導体素子の製造を可能にすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明は上記の目的を達成するためになされたものであり、混晶化する部分を含む半導体素子を製造する半導体素子の製造方法に係るものである。
【００１２】
本発明の第１の態様に係る半導体素子の製造方法は、半導体基板上に、量子井戸活性層からなる活性層を少なくとも含む所定の半導体層を積層する第１のステップと、前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも低い密度を有する第２の誘電体膜を形成する第３のステップと、前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むことを特徴とする。
【００１３】
本発明の第２の態様に係る半導体素子の製造方法は、半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体よりも低い屈折率を有する第２の誘電体膜を形成する第３のステップと、前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むことを特徴とする。
【００１４】
本発明の第３の態様に係る半導体素子の製造方法は、上記の第２の態様において、前記第１の誘電体膜の屈折率が前記第１の誘電体膜及び前記第２の誘電体膜の成膜条件に依存して決定される所定値以上であり、前記第２の誘電体膜の屈折率が該所定値未満であることを特徴とする。
【００１５】
本発明の第４の態様に係る半導体素子の製造方法は、半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、前記半導体層表面の第１の部分にシリコンを含む第１の誘電体膜を形成する第２のステップと、前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体よりもシリコン組成比が低い第２の誘電体膜を形成する第３のステップと、前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むことを特徴とする。
【００１６】
本発明の第５の態様に係る半導体素子の製造方法は、上記の第４の態様において、前記第１の誘電体膜のシリコン組成比は該誘電体膜の化学量論的組成比よりも大きく、前記第２の誘電体膜のシリコン組成比は該誘電体膜の化学量論的組成比よりも小さいことを特徴とする。
【００１７】
本発明の第６の態様に係る半導体素子の製造方法は、半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも膜中の水素濃度が高い第２の誘電体膜を形成する第３のステップと、前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むことを特徴とする。
【００１８】
本発明の第７の態様に係る半導体素子の製造方法は、上記の第１〜６の態様において、前記第１の誘電体膜と前記第２の誘電体膜が、窒化シリコン膜であることを特徴とする。
【００１９】
本発明の第８の態様に係る半導体素子の製造方法は、上記の第１〜７の態様において、前記第２のステップは、チャンバー内において前記第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第１の部分を暴露するサブステップとを含み、前記第３のステップは、前記チャンバー内において前記第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第２の部分を暴露するサブステップとを含むことを特徴とする。
【００２０】
本発明の第９の態様に係る半導体素子の製造方法は、上記の第１〜７の態様において、前記第２のステップは、チャンバー内において前記第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第１の部分を暴露するサブステップとを含み、前記第３のステップは、前記チャンバー内において前記第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第２の部分を暴露するサブステップとを含み、前記第１および第２の前駆体は、窒素およびシリコンを含む化合物、または窒素化合物とシリコン化合物との混合物であることを特徴とする。
【００２１】
本発明の第１０の態様に係る半導体素子の製造方法は、上記の第８又は第９の態様において、前記第１の前駆体および前記第２の前駆体はシラン及びアンモニアを含み、前記第１の前駆体中のシラン含有量は、前記第２の前駆体中のシラン含有量よりも大きいことを特徴とする。
【００２２】
本発明の第１１の態様に係る半導体素子の製造方法は、上記の第８〜１０の態様において、前記第２のステップおよび前記第３のステップは、触媒ＣＶＤ法により前記第１の前駆体および前記第２の前駆体を分解反応させるサブステップを含むことを特徴とする。
【００２３】
本発明の第１２の態様に係る半導体素子の製造方法は、上記の第１〜１１の態様において、前記第１のステップは、前記量子井戸層の積層方向の少なくとも一方側に光導波層を積層するサブステップと、前記第２の部分の下部における前記光導波層中に、前記光導波路層の導電型と逆の導電型の半導体層を埋め込むサブステップとを含むことを特徴とする。
【００２４】
本発明の第１３の態様に係る半導体素子の製造方法は、上記の第１〜１１の態様において、前記第１のステップは、前記量子井戸層の積層方向両側に、該量子井戸層の禁制帯幅以上の禁制帯幅を有する光導波層をそれぞれ積層するサブステップと、前記量子井戸層と前記光導波層とからなる積層構造の積層方向両側に、該光導波層の禁制帯幅以上の禁制帯幅を有するクラッド層をそれぞれ積層するサブステップと、前記量子井戸層と前記光導波層との間に、前記光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層を積層するサブステップとを含むことを特徴とする。
【００２５】
本発明の第１４の態様に係る半導体素子の製造方法は、上記の第１〜１３の態様において、前記第１のステップは、単一又は多重の量子井戸構造のいずれかを積層することを含むことを特徴とする。
【００２６】
本発明に係る半導体素子の製造方法は、以下のような他の形態も含む。
第１の形態は、半導体素子表面のうち少なくとも混晶化しない部分に対応する半導体素子表面に保護膜として第１の誘電体膜を形成する保護膜形成工程と、半導体素子表面のうち少なくとも混晶化する部分に対応する半導体素子表面に混晶化促進膜として前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも低い密度を有する第２の誘電体膜を形成する混晶化促進膜形成工程と、前記混晶化する部分に対する混晶化を熱処理によって行う混晶化工程とを含む。
【００２７】
第２の形態は、半導体素子表面のうち少なくとも混晶化しない部分に対応する半導体素子表面に保護膜として第１の誘電体膜を形成する保護膜形成工程と、半導体素子表面のうち少なくとも混晶化する部分に対応する半導体素子表面に混晶化促進膜として前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも低い屈折率を有する第２の誘電体膜を形成する混晶化促進膜形成工程と、前記混晶化する部分に対する混晶化を熱処理によって行う混晶化工程とを含む。この形態において、前記第１の誘電体膜の屈折率が前記第１の誘電体膜及び前記第２の誘電体膜の成膜条件に依存して決定される所定値以上であり、前記第２の誘電体膜の屈折率が該所定値未満であってもよい。
【００２８】
第３の形態は、半導体素子表面のうち少なくとも混晶化しない部分に対応する半導体素子表面に保護膜としてシリコンを含む第１の誘電体膜を形成する保護膜形成工程と、半導体素子表面のうち少なくとも混晶化する部分に対応する半導体素子表面に混晶化促進膜として前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりもＳｉ組成比が低い第２の誘電体膜を形成する混晶化促進膜形成工程と、前記混晶化する部分に対する混晶化を熱処理によって行う混晶化工程とを含む。この形態において、前記第１の誘電体膜のＳｉ組成比は該誘電体膜の化学量論的組成比よりも大きく、前記第２の誘電体膜のＳｉ組成比は該誘電体膜の化学量論的組成比よりも小さいことを含んでもよい。
【００２９】
第４の形態は、半導体素子表面のうち少なくとも混晶化しない部分に対応する半導体素子表面に保護膜として第１の誘電体膜を形成する保護膜形成工程と、半導体素子表面のうち少なくとも混晶化する部分に対応する半導体素子表面に混晶化促進膜として前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも膜中の水素濃度が高い第２の誘電体膜を形成する混晶化促進膜形成工程と、前記混晶化する部分に対する混晶化を熱処理によって行う混晶化工程とを含む。
【００３０】
第５の態様は、第１〜４の態様において、前記第１の誘電体膜と前記第２の誘電体膜が、窒化シリコン膜であることを特徴とする。
【００３１】
第６の態様は、第１〜５の態様において、前記保護膜形成工程は、形成すべき第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させ、該分解反応後の雰囲気に少なくとも混晶化しない部分に対応する前記半導体素子の一部表面を暴露することにより行われ、前記混晶化促進膜形成工程は、形成すべき第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させ、該分解反応後の雰囲気に少なくとも混晶化する部分に対応する前記半導体素子の一部表面を暴露することにより行われることを特徴とする。
【００３２】
第７の態様は、第１〜５の態様において、前記保護膜形成工程は、形成すべき第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させ、該分解反応後の雰囲気に少なくとも混晶化しない部分に対応する前記半導体素子の一部表面を暴露することにより行われ、前記混晶化促進膜形成工程は、形成すべき第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させ、該分解反応後の雰囲気に少なくとも混晶化する部分に対応する前記半導体素子の一部表面を暴露することにより行われ、前記第１および第２の前駆体は、窒素および珪素を含む化合物、または窒素化合物と珪素化合物との混合物であることを特徴とする。
【００３３】
第８の態様は、第６、第７の態様において、前記第１の前駆体および前記第２の前駆体はシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）を含み、前記第１の前駆体中のシラン含有量は、前期第２の前駆体中のシラン含有量よりも大きいことを特徴とする。これにより、シリコン組成比が大きく且つ密度が大きい第１の誘電体膜と、シリコン組成比が小さく且つ密度が小さい第２の誘電体膜とが形成される。
【００３４】
第９の態様は、第６〜８の態様において、前記保護膜形成工程および前記混晶化促進膜形成工程は、触媒ＣＶＤ(Catalytic chemical vapor deposition)法を利用したものであることを特徴とする。
【００３５】
第１０の態様は、第１〜９の態様において、前記半導体素子は、前記混晶化する部分が、共振方向の少なくとも一方の端面近傍においてレーザ光を吸収しない窓構造を構成し、混晶化しない部分が量子井戸構造の活性層を構成する半導体レーザ素子であることを特徴とする。この形態において、前記半導体素子は、前記混晶化する部分への電流注入を妨げる電流非注入領域を有してもよい。また、前記半導体素子の端部から測った前記電流非注入領域の長さＬｎが、前記半導体素子の端部から測った前記混晶化する部分の長さをＬｗとして、Ｌｗ≦Ｌｎ≦Ｌｗ＋１０μｍの範囲とすることが好ましい。さらに、前記電流非注入領域は、前記半導体素子中に埋め込まれ、周囲の半導体層に対して逆の導電型を持つ半導体層であることが好ましい。
【００３６】
第１１の態様は、第１２の態様において、前記半導体素子は、活性層の積層方向両側に、該活性層の禁制帯幅以上の禁制帯幅を有するｎ型およびｐ型の光導波層がそれぞれ設けられ、前記活性層および前記光導波層を前記積層方向両側から挟むように、該光導波層の禁制帯幅以上の禁制帯幅を有するｎ型およびｐ型のクラッド層がそれぞれ設けられ、前記活性層と前記光導波層との間に、前記活性層および前記光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層が設けられていることを特徴とする。
【００３７】
本発明において、密度の大きい緻密な誘電体膜は半導体結晶上に成膜された場合にＧａ原子を吸収する作用が小さい一方、密度の小さい誘電体膜は半導体結晶上に成膜された場合にＧａ原子を吸収する作用が大きいものと考えられる。このため、密度の小さい誘電体膜が成膜された部分では半導体結晶中に原子空孔が形成されやすく、密度の大きい誘電体膜が形成された部分では原子空孔が形成されにくいので、熱処理を行った場合には密度の小さい誘電体膜では多重量子井戸の混晶化が起こり、密度の大きい誘電体膜では起こらない。すなわち、混晶化に対して密度の大きい誘電体膜は保護膜として、密度の小さい誘電体膜は促進膜として機能することになる。
【００３８】
一方、誘電体膜の密度を含む物性値の大小は、屈折率の大小により判別できることが知られている。本発明者は、第１及び第２の誘電体膜がそれぞれ保護膜及び混晶化促進膜のいずれとして機能するかは、誘電体膜の屈折率に着目し、特に、成膜温度や圧力を含む成膜条件や成膜装置に依存して決まる所定値を基準として判断することが可能であることを見出した。すなわち、成膜される第１の誘電体膜の屈折率を所定値以上とし、第２の誘電体膜の屈折率を該所定値未満とした場合、その後に行われる混晶化熱処理において、第１の誘電体膜を保護膜、第２の誘電体膜を混晶化促進膜として機能させることができる。
【００３９】
また、本発明では、誘電体膜の密度の大小は、誘電体膜中におけるＳｉの組成比の大小によって判別することもできる。すなわち、第１および第２の誘電体膜におけるＳｉの組成比に着目し、成膜される第１の誘電体膜のＳｉ組成が当該誘電体膜の化学量論的組成比よりも大きく、第２の誘電体膜のＳｉ組成が当該誘電体膜の化学量論的組成比よりも小さい場合、その後に行われる混晶化熱処理において、第１の誘電体膜を保護膜、第２の誘電体膜を混晶化促進膜として機能させることができる。
【００４０】
さらに、第１及び第２の誘電体膜に含有される水素の量に着目した場合、第１の誘電体膜中の水素の量が第２の誘電体膜中の水素の量よりも小さい場合、第１の誘電体膜を保護膜、第２の誘電体膜を混晶化促進膜として機能させることができる。
【００４１】
上記各基準によって区別される二種の誘電体膜では、第１の誘電体膜の密度は高く、半導体結晶上に成膜された場合にＧａ原子を吸収する作用が小さい一方、第２の誘電体膜の密度は低く、半導体結晶上に成膜された場合にＧａ原子を吸収する作用が大きい。このため、第２の誘電体膜が成膜された部分では半導体結晶中に原子空孔が形成されやすく、第１の誘電体膜が形成された部分では原子空孔が形成されにくいので、熱処理を行った場合には第２の誘電体膜が成膜された部分では多重量子井戸の混晶化が起こり、第１の誘電体膜が形成された部分では起こらない。すなわち、混晶化に対して第１の誘電体膜は保護膜として、第２の誘電体膜は促進膜として機能することになる。
【００４２】
前記半導体素子は、例えば、前記混晶化する部分が共振方向の少なくとも一方の端面近傍においてレーザ光を吸収しない窓構造を構成し、混晶化しない部分が量子井戸構造の活性層を構成する半導体レーザ素子などである。
【００４３】
また、前記半導体レーザ素子は、混晶化する部分への電流注入を妨げる電流非注入領域を備えたものであることが好ましく、電流非注入領域の長さＬｎは、前記混晶化する部分の長さをＬｗとして、Ｌｗ≦Ｌｎ≦Ｌｗ＋１０μｍ の範囲であることが特に好ましい。なお、ここでの長さとは、共振器方向に沿った長さを指すものとする。また、電流非注入領域は、前記半導体レーザ中に埋め込まれ、周囲の半導体層に対して逆の導電型を持つ半導体層であることが好ましい。
【００４４】
また、上記の半導体レーザ素子において、活性層の両面側に、該活性層の禁制帯幅以上の禁制帯幅を有するｎ型およびｐ型の光導波層がそれぞれ設けられ、前記活性層および前記光導波層を挟むように、前記光導波層の禁制帯幅以上の禁制帯幅を有するｎ型およびｐ型のクラッド層がそれぞれ設けられ、前記活性層と前記光導波層との間に、前記活性層および前記光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層が設けられていることが特に好ましい。
【発明の効果】
【００４５】
本発明によれば、半導体素子、特に窓構造を備えた半導体レーザ素子の製造において、混晶化工程に先立って、特に触媒ＣＶＤ法に代表される前駆体の分解反応を利用した方法により、混晶化しない部分に対応する半導体素子表面に保護膜を、混晶化する部分に対応する半導体表面に混晶化促進膜を形成することとしたため、混晶化しない部分における熱処理起因の悪影響が生じることなく、高出力で長期信頼性に優れた半導体レーザ素子を提供することができる。
【００４６】
また、上記の前駆体の分解反応を利用した方法において、前駆体を、窒素および珪素を含む化合物、または窒素化合物と珪素化合物との混合物としたため、混晶化熱処理中の半導体結晶中への酸素の混入が起こらず、長期信頼性に優れた半導体素子を提供することができる。
【００４７】
また、混晶化した部分に対応させて電流非注入領域を設けたため、混晶化熱処理により原子空孔を形成した部分に電流が注入されないこととなり、結晶品質の信頼性が向上する。加えて、端面付近における非発光再結合が抑制され、混晶化による窓構造と相まって、ＣＯＤの防止に更に効果的となる。
【００４８】
また、上記の方法を利用して製造される窓構造型の半導体レーザ素子において、活性層と光導波層との間に、該活性層および該光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層を設けたことにより、特にＡｌＧａＡｓ系の半導体レーザ素子では、光導波層を低アルミニウム（Ａｌ）の層またはＧａＡｓで構成することができる。このため、電流非注入層の作製に伴う再成長界面の質が向上し、動作電圧の上昇を避けることができると共に、長期信頼性に優れた半導体レーザ素子を提供できる。
【００４９】
本発明の発明者は、誘電体膜の組成を調整することによって、誘電体膜が化合物半導体からその構成原子を吸収する能力に違いを生ぜしめることができることを見出し、この原理を利用して、半導体レーザ素子の新たな製造方法に関する本発明を完成するに至った。すなわち、本発明は量子井戸構造の混晶化によって形成される窓構造を有する量子井戸半導体レーザ素子の製造方法を提供するものであり、量子井戸構造を混晶化させない部分に混晶化を阻止する保護膜を形成するステップと、量子井戸構造を混晶化させる部分に混晶化促進膜を形成するステップとを有し、各ステップにおいて形成する誘電体膜の組成をそれぞれ選択することによって、極めて容易かつ確実に保護膜と混晶化促進膜とを作り分けることが可能となる。したがって、本発明によれば、たとえばＣＯＤ防止の為の窓構造など、量子井戸が混晶化した領域を有する半導体レーザ素子の製造工程が簡略化され、その歩留が向上することとなる。
【図面の簡単な説明】
【００５０】
【図１】図１（ａ）、（ｂ）は、本発明の実施形態に係る半導体レーザ素子のエピタキシャルウエハ作製について示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体レーザ素子の窓構造を形成するための誘電体膜の形成及びパターニングの工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の実施形態に係る半導体レーザ素子の窓構造を形成するための工程を示す縦断面図である。
【図４】図４（ａ）（ｂ）は、本発明の実施形態に係る半導体レーザ素子の劈開及び高反射及び低反射膜を形成する工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、本発明の実施形態に係る半導体レーザ素子のエピタキシャルウエハ作製を示す端面側から見た断面図である。
【図６】図６は、本発明の実施形態に係る半導体レーザ素子の窓構造を形成するための加熱装置を示す断面図である。
【図７】図７は、本発明の実施形態に係る触媒ＣＶＤ法の構成を示す模式図である。
【図８】図８は、触媒ＣＶＤ法とプラズマＣＶＤ法を用いて量子井戸構造を含む化合物半導体エピタキシャルウェーハ上にＳｉＮ膜を形成した場合において、堆積されたＳｉＮ膜の屈折率（横軸）と、熱処理前後におけるウェーハのフォトルミネッセンススペクトルピーク波長のエネルギーシフト量（ｍｅＶ、縦軸）との関係を示したグラフである。
【図９】図９は、本発明の実施形態例に係る半導体レーザ素子の製造方法における、誘電体膜の他の形成態様について示す断面図である。
【図１０】図１０（ａ）は、本発明に係るＳＣＨ構造における禁制帯幅の分布を示す模式図であり、図１０（ｂ）は、ＤＣＨ構造における禁制帯幅の分布図を示す模式図である。
【図１１】図１１は、本発明の実施形態例に係る製造方法により製造された窓構造を有する半導体レーザ素子と、窓構造を有しない半導体レーザ素子における光出力の注入電流依存性を示す図である。
【図１２】図１２は、従来の窓構造を有する半導体レーザ素子における混晶化熱処理中の現象を示す説明図である。
【符号の説明】
【００５１】
１ 半導体基板
２ 下部クラッド層
３ 下部導波層
４ａ 上部キャリアブロック層
４ｂ 多重量子井戸活性層
４ｃ 下部キャリアブロック層
５ 上部導波層
６ 上部クラッド層
８ 電流非注入層
９ コンタクト層
１０ ＳｉＮｘ１保護膜
１１ レジストマスク
１２ ＳｉＮｘ２混晶化促進膜
１３ ウエハ
２８ 窓部
２８ａ 窓部形成領域
２８ｂ 窓部が形成されない領域
３４ ウエハ
４１ 転位欠陥
４２ ＳｉＯ２混晶化促進膜
【発明を実施するための最良の形態】
【００５２】
以下、図面に基づいてこの発明の実施形態である半導体素子の製造方法について説明する。
【００５３】
[製造方法]
図１〜図５は、本発明の実施の形態である半導体素子の製造方法を示す断面図である。この半導体素子は、０．９８μｍ帯のレーザ光を出射する多重量子井戸(ＭＱＷ：Multiple Quantum Well)構造の半導体レーザ素子である。図１（ａ），（ｂ）は、この半導体レーザ素子のエピタキシャルウエハ作製について示す図であり、共振器方向を含む断面図である。図５（ａ），（ｂ）は、そのエピタキシャルウェハ作製の共振器方向に垂直な断面図を示している。なお、これらの図は、のちに半導体レーザの一個の素子となる領域を抜き出して描かれている。
【００５４】
まず、図１（ａ）、図４（ａ）に示すように、ＧａＡｓからなる半導体基板１上に膜厚２．４μｍのＡｌ０．０８Ｇａ０．９２Ａｓからなる下部クラッド層２、膜厚０．４８μｍのＧａＡｓからなる下部導波層３を順に積層する。下部導波層３上に、膜厚０．０３５μｍのＡｌ０．４Ｇａ０．６Ａｓからなる下部キャリアブロック層４ｃ、膜厚０．０１μｍのＩｎ０．１４Ｇａ０．８６Ａｓ量子井戸層を二層含む多重量子井戸活性層４ｂ、膜厚０．０３５μｍのＡｌ０．４Ｇａ０．６Ａｓからなる上部キャリアブロック層４ａを積層する。これらのキャリアブロック層４ａおよび４ｃを含む構造は、のちに説明する完全分離閉じ込め構造（ＤＣＨ：Decoupled Confinement Heterostructure）である。さらに、上部キャリアブロック層４ａの上部にＧａＡｓからなる上部導波層５を途中まで積層した後に、膜厚０．０５５μｍのＡｌ０．３２Ｇａ０．６８Ａｓからなるストライプ状の電流非注入層８を、のちに端面となるべき位置から中央方向に２０μｍの位置までの領域に選択的に形成する。また、電流非注入層８は、ストライプ状の共振器の長手方向両側の領域にも形成され、これにより多重量子井戸活性層４ｂの電流注入領域をストライプ状に画定する。ここで、電流非注入層８の導電型は、のちに形成される上部クラッド層６の導電型と逆になるようにする。
【００５５】
次に、図１（ｂ）、図４（ｂ）に示すように、残りの上部導波層５を積層する。電流非注入層８を含む上部導波層５の厚さは０．４５μｍとなる。更に、膜厚０．８μｍのＡｌ０．３２Ｇａ０．６８Ａｓからなる上部クラッド層６、膜厚０．３μｍのＧａＡｓからなるコンタクト層９を順に積層する。
【００５６】
なお、半導体基板１からコンタクト層９の各層にドープされるドーパントとして、半導体基板１、下部クラッド層２、下部導波路３、電流非注入層８、下部キャリアブロック層４ｃには導電型をｎ型にするために例えばシリコンがドープされ、また、上部導波層３、上部クラッド層６、コンタクト層９、上部キャリアブロック層４ａには導電型をｐ型とするために例えば亜鉛がドープされる。また、多重量子井戸活性層４ｂはアンドープで成長される。
【００５７】
図２（ａ）〜（ｃ）は、窓構造を作製するための混晶化（無秩序化）熱処理に先立ってエピタキシャルウエハの上面に誘電体膜を形成する工程を示しており、共振器方向を含む断面図である。
【００５８】
まず、図２（ａ）に示すように、コンタクト層９の上面全体に触媒ＣＶＤ法を用いて厚さ５０ｎｍのＳｉＮｘ１保護膜１０を成膜する。このＳｉＮｘ１保護膜１０は、緻密かつ内部応力が小さい膜である。次に、ＳｉＮｘ１保護膜１０の上面にレジストを塗布し、これをフォトリソグラフィによりパターニングを行い、後述する混晶化されない領域を覆うレジストマスク１１を形成する。
【００５９】
続いて、四フッ化炭素（ＣＦ４）を用いた反応性イオンエッチング（ＲＩＥ：reactive ion etching）によりレジストマスク１１に覆われない領域のＳｉＮｘ１保護膜１０をエッチングした後に、レジストマスク１１を有機溶剤により除去する。これにより、図２（ｂ）に示すように、混晶化される領域においては、ＳｉＮｘ１保護膜１０に覆われないコンタクト層９が露出し、それ以外の領域はＳｉＮｘ１保護膜１０により覆われた状態となる。
【００６０】
さらに、図２（ｃ）に示すように、露出したコンタクト層９とＳｉＮｘ１保護膜１０の上面全体に触媒ＣＶＤ法を用いて厚さ２５ｎｍのＳｉＮｘ２混晶化促進膜１２を成膜する。このＳｉＮｘ２混晶化促進膜１２の組成比ｘ２は、ＳｉＮｘ１保護膜１０の組成比ｘ１とは異なっており、この点については後に説明する。
【００６１】
図３（ａ）、（ｂ）は、図６に示した装置を用いて窓構造を形成するための混晶化熱処理の工程を示す断面図である。
【００６２】
上のようにＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２が施されたエピタキシャルウエハ１３を、図６に示す石英トレー１４内に設置されたシリコンカーバイド（ＳｉＣ）製の台座１５上に載置する。そして、窒素（Ｎ２）ガス雰囲気中において、石英トレー１４の下部に配置されたランプヒータ１６によって温度９３０℃で３０秒間加熱する短時間熱処理（ＲＴＡ：Rapid Thermal Anneal）を行う。このＲＴＡを行うことによって、ＳｉＮｘ２混晶化促進膜１２の下部に位置する層からガリウム（Ｇａ）がＳｉＮｘ２混晶化促進膜１２に吸収され、コンタクト層９の表面付近に原子空孔が生じる。この原子空孔が拡散し、特に多重量子井戸活性層４ｂに到達することによって混晶化が起こり、図３（ａ）に示すように窓部２８が形成される。なお、石英トレー１４は、その上に蓋１７がされて、ガス導入口１８及びガス排出口１９を通してその内部に窒素ガスを例えば２リットル／分の流量で流入、流出させるようになっている。
【００６３】
その後、図３（ｂ）に示すように、ＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２をフッ酸により除去する。
【００６４】
続いて、図４（ａ），（ｂ）に示す工程により、半導体レーザ素子を完成させる。すなわち、上部電極２１および下部電極２２を形成したのち、図４（ａ）の混晶化した領域の略中央（破線Ｃで示す位置）において劈開し、複数の半導体レーザ素子からなるレーザバーとして分離する（バーの長手方向は紙面に垂直である）。この分離されたレーザバーにおける劈開端面に、図４（ｂ）に示すように、出射側端面に低反射膜２３を、反射側端面に高反射膜２４をコーティングする。最後に、紙面に平行なカッティングを行うことにより、レーザバーの各半導体レーザ素子がチップ状に分離され、半導体レーザ素子が完成する。
なお、上部電極２１は、コンタクト層９上に例えばチタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Ａｕ）を順に形成してなる多層金属層からなり、また、下部電極２２は、半導体基板１の下面に例えば金・ゲルマニウム・ニッケル（AuGeNi）合金、またはその上に金層を形成した構造から構成されている。
【００６５】
[触媒ＣＶＤ法による誘電体膜形成の説明]
上述したように図２（ａ）〜（ｃ）に示した工程で形成されるＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２は、触媒ＣＶＤ法によって形成される。図７は、触媒ＣＶＤ装置の概略構成を示す図である。
【００６６】
図７において、触媒ＣＶＤ装置は、チャンバ３１に圧力調製バルブ３８を介して真空ポンプ３７が接続されている。チャンバ３１内には基板加熱ヒータ３６を有する基板ホルダ３５を備え、この基板ホルダ３５に、保護膜１０、混晶化促進膜１２が形成されるべきエピタキシャルウエハ３４が装着される。また、チャンバ３１内では、エピタキシャルウエハ３４の上方に加熱用のタングステンワイヤ３３が設けられ、さらにその上方にはシャワーヘッド３２が設けられている。
【００６７】
そのような構成を有する触媒ＣＶＤ装置を使用して保護膜１０又は混晶化促進膜１２を形成する場合には、基板ホルダ３５上にエピタキシャルウエハ３４を装着する前に、基板加熱ヒータ３６を２００℃〜３００℃程度に加熱しておく。そして、エピタキシャルウエハ３４の装着後、真空ポンプ３７を作動させ、チャンバ３１内を所定の圧力、例えば1×１０−４Ｐａ程度まで減圧する。
【００６８】
さらに、シャワーヘッド３２を通してアンモニア（ＮＨ３）を所定の流量ｆＮＨ３でチャンバ３１内に導入すると共に、タングステンワイヤ３３に通電を行ってタングステンワイヤ３３の温度を１６５０℃に保つ。そして、シャワーヘッド３２を介してシラン（ＳｉＨ４）を所定の流量ｆＳｉＨ４で導入し、チャンバ３１内の圧力を４．０Ｐａに保つ。
【００６９】
チャンバ３１内に導入されたＳｉＨ４の分子とＮＨ３の分子は、１６００℃〜２０００℃程度に加熱されたタングステンワイヤ３３に接触し、これを触媒として分解活性化してＳｉＨｙとＮＨｚとなって熱脱離し、基板加熱ヒータ３６により加熱されたウエハ３４上で反応し、ＳｉＮｘとなって堆積する。
【００７０】
ところで、ＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２は共に上述した触媒ＣＶＤ法により形成されるＳｉＮｘであるが、ＳｉＮｘは、その組成によって、保護膜１０として機能するか混晶化促進膜１２として機能するかが決まる。すなわち、上記の原料ガス流量ｆＮＨ３およびｆＳｉＨ４を適切に設定することにより、触媒ＣＶＤ法を用いて保護膜１０と混晶化促進膜１２を作り分けることが可能である。
【００７１】
本発明者は、例えば９８０ｎｍ帯の半導体レーザを作製する場合において、成膜時のガス圧、即ちチャンバ３１内の圧力を４．０Ｐａに設定して成膜したとき、堆積されたＳｉＮｘの屈折率が１．９６となる組成付近を境として、これよりもＳｉの多い組成（屈折率＞１．９６）では膜の原子密度が高くなって保護膜１０として機能し、Ｓｉの少ない組成（屈折率＜１．９６）では膜の原子密度が低くなって混晶化促進膜１２として機能することを見出した。
【００７２】
たとえば、図８は、本実施形態で説明した半導体レーザ作製用のエピタキシャルウェーハの表面に、アンモニア流量を一定としつつシランの流量を変化させて種々の組成のＳｉＮｘ膜を形成した後に、９８０℃で３０秒間の熱処理を施して、量子井戸活性層の混晶化度合いを測定したものである。混晶化度合いは、その熱処理前後の室温におけるフォトルミネッセンススペクトルピーク波長のシフト量を、エネルギーシフト（ｍｅＶ）で表示している。図８中、●印で示されたプロットは触媒ＣＶＤ法によってＳｉＮ膜を成膜した場合を示し、〇印で示したプロットは、比較例として、プラズマＣＶＤ法（ＰＥＣＶＤ：Plasma Enhanced CVD）によりＳｉＮ膜を成膜した場合を示している。各成膜方法で用いた成膜条件は、下記の通りである。なお、図８においてシラン流量を大きくすると膜の屈折率が大きくなる。
【００７３】
（触媒ＣＶＤ法によるＳｉＮ膜の成膜条件）
堆積したＳｉＮ膜の膜厚：５０ｎｍ、
ガス圧（チャンバ内の圧力）：４．０Ｐａ、
基板温度：２５０℃、
タングステンワイヤ温度：１６５０℃、
アンモニア流量：０．２リットル／分、
シラン流量：０．００１〜０．００３リットル／分
【００７４】
（プラズマＣＶＤ法によるＳｉＮ膜の成膜条件）
堆積したＳｉＮ膜の膜厚：５０ｎｍ、
ＲＦパワー：１９０ｍＷ、
ガス圧（チャンバ内の圧力）：５０Ｐａ、
基板温度：２５０℃、
窒素流量：０．２８リットル／分、
シラン流量：０．００４〜０．００８リットル／分
【００７５】
なお、図８において、プラズマＣＶＤ法による場合の膜組成は、供給するシランの流量を変化させることにより変化させた。
【００７６】
図８からわかるように、上記成膜条件の下で触媒ＣＶＤ法によりＳｉＮ膜を形成した場合において、堆積された膜の屈折率が約１．９６より大きい場合には、熱処理前後のエネルギーシフト量が小さく、１．９６よりも小さい場合には、エネルギーシフト量が大きい。このことは、堆積された膜の屈折率が約１．９６より大きい場合には保護膜１０として機能し、１．９６よりも小さい場合には混晶化促進膜１２として機能していることを意味している。
【００７７】
この知見にもとづき、本実施形態においては、ＳｉＮｘ１保護膜１０を形成する場合にはｆＮＨ３＝０．２リットル／分、ｆＳｉＨ４＝２．５×１０−３リットル／分とし、また、ＳｉＮｘ２混晶化促進膜１２を形成する場合にはｆＮＨ３＝０．２リットル／分、ｆＳｉＨ４＝２．０×１０−３リットル／分とした。チャンバ内の圧力は、いずれの誘電体膜を形成する場合においても、４．０Ｐａとした。このとき、保護膜及び混晶化促進膜の屈折率を測定したところ、それぞれ２．０２、１．９４であった。
【００７８】
なお、形成されるＳｉＮｘの組成と原料ガス流量との関係は、触媒ＣＶＤ装置ごと、あるいは成膜条件（成膜時のガス圧、基板温度、タングステンワイヤ温度など）ごとに異なる場合があるので、触媒ＣＶＤ装置や成膜条件ごとにＳｉＮｘの組成を屈折率測定などによりチェックすることが望ましい。
【００７９】
たとえば、発明者は、上記と同様にして、成膜時のガス圧を２．０Ｐａに設定してＳｉＮ膜を成膜したときは、屈折率が２．０７となる組成付近を境として、これよりもＳｉの多い組成（屈折率＞２．０７）では高密度の保護膜として機能し、Ｓｉの少ない組成（屈折率＜２．０７）では低密度の混晶化促進膜として機能することを見出した。このように、触媒ＣＶＤ装置や成膜条件ごとに、得られた膜が保護膜として機能するかあるいは混晶化促進膜として機能するかの境界の組成について条件出しを行い、これを基準として原料ガス流量を調整することによって、保護膜と混晶化促進膜とを作り分けることができる。
【００８０】
なお、このように、成膜条件で決まる所定の原料ガス流量を境にして、堆積された膜が保護膜として機能するか混晶化促進膜として機能するかが決定される原因については、必ずしも完全には解明されていないが、発明者は、この点に関し、次のように考えている。すなわち、触媒ＣＶＤ法によってシラン流量を変化させて種々の組成の誘電体膜（ＳｉＮX膜）を形成した場合、シラン流量が多い場合には膜中に取り込まれるＳｉが多く密度の高い膜になり、シラン流量が少ない場合には密度の低い膜になる。密度の低い誘電体膜では、骨格原子間隔が広いと考えられ、したがってこれを半導体結晶上に形成し、熱処理をした場合には、半導体結晶から誘電体膜の方にIII 族であるＧａ原子が吸収されやすい。すなわち、原子の抜けにより半導体結晶内に原子空孔が生じやすい。
【００８１】
これに対し、密度の高い誘電体膜では、骨格原子間隔が狭いと考えられ、したがってこれを半導体結晶上に形成し、熱処理をしても、半導体結晶から誘電体膜の方にＧａ原子が吸収されることは少ない。すなわち、半導体結晶内に原子空孔が生じにくい。
【００８２】
このような性質の違いにより、密度の高い誘電体膜は量子井戸の混晶化に対する保護膜として機能し、密度の低い膜は促進膜として機能する。
【００８３】
そして、膜の密度の大小の測定は一般には困難であるが、屈折率を測定することによって判別することができる。本実施形態例では、図８に示したように、屈折率が成膜条件に依存して決まる所定値よりも大きい場合には保護膜として、該所定値よりも小さい場合には混晶化促進膜として、それぞれ機能すると判別できることを見出した。
【００８４】
また、膜中に含まれるＳｉの組成比が、当該誘電体膜におけるＳｉの化学量論的組成比よりも大きい場合には、密度の大きい保護膜として機能し、Ｓｉの組成比が、当該誘電体膜におけるＳｉの化学量論的組成比よりも小さい場合にはも密度の小さい混晶化促進膜として機能する。
【００８５】
さらに、誘電体膜中に取り込まれる水素原子の量に着目すると、水素が多いほど骨格原子間隔が広く、これを半導体結晶上に形成し、熱処理をした場合には、半導体結晶から誘電体膜の方にＧａ原子が吸収されやすい。すなわち、半導体結晶内に原子空孔が生じやすい。これに対して、水素が少ない膜では、骨格原子間隔が狭く、したがってこれを半導体結晶上に形成し、熱処理をしても、半導体結晶から誘電体膜の方にＧａ原子が吸収されることは少ない。すなわち、半導体結晶内に原子空孔が生じにくい。したがって、膜中の水素濃度が低い誘電体膜は保護膜として、高い膜は促進膜として機能する。
【００８６】
なお、図８からわかるように、触媒ＣＶＤ法を使用した場合の方が、プラズマＣＶＤ法を用いて成膜した場合と比較して、成膜条件に応じて決まる基準値を境に熱処理前後におけるエネルギーシフト量が、より急峻に変化する。これは、触媒ＣＶＤ法では、緻密な膜を形成しやすいので、膜の密度差を利用して保護膜と混晶化促進膜とを作り分けることに適しているからであると考えられる。もっとも、緻密な膜がある程度確実に得られる成膜条件を用いれば、触媒ＣＶＤ法以外の他の成膜方法によっても本発明を適用することはできる。
【００８７】
また、触媒ＣＶＤ法により、窓部が形成されない領域にＳｉＮｘ１保護膜１０を形成したため、ＳｉＮｘ１保護膜１０が緻密で低応力となり、混晶化熱処理中における半導体表面からのＡｓ等の原子の脱離を十分に阻止することができる。よって、本発明によれば、Ａｓの脱離により生じたピットがコンタクト層９の表面荒れを引き起こすといった問題が生じることがないので、上部電極２１とのコンタクトが良好となる。更に、ピットが転位欠陥となってレーザ動作中に活性層まで伝播することがないので、長期信頼性に優れた半導体レーザを得ることができる。
【００８８】
また、従来のように混晶化促進膜としてＳｉＯ２を用いるのではなく、触媒ＣＶＤ法により作製されたＳｉＮｘ膜を用いることにより得られる主な利点を、実験結果を取り入れながら以下に説明する。
【００８９】
（触媒ＣＶＤ法によるＳｉＮｘ混晶化促進膜を用いる利点：１） 本実施形態では、混晶化促進膜として、従来のＳｉＯ２ではなくＳｉＮｘを用いたため、半導体結晶中への酸素の混入が起こらずに済む。すなわち、半導体結晶表面に形成されたＳｉＯ２膜から酸素原子が半導体層中に拡散し、結晶欠陥となって長期信頼性を低下させる原因となっていたところ、ＳｉＮｘはそもそも酸素を含まないから、酸素の問題は少ない。
【００９０】
（触媒ＣＶＤ法によるＳｉＮｘを用いる利点：２） 本実施形態において、ＳｉＮｘ１保護膜１０を混晶化を行わない領域のみにパターニングする際、ＳｉＮｘ１保護膜１０をＣＦ４を用いた反応性イオンエッチングによりエッチングして半導体レーザの端部のコンタクト層９を露出させるが（図２（ｂ））、この後にＳｉＮｘ２混晶化促進膜１２を堆積した場合のコンタクト層９とＳｉＮｘ２混晶化促進膜１２との界面は、混晶化促進膜１２の堆積に触媒ＣＶＤ法を用いているため非常に良好となる。これは、触媒ＣＶＤ法においては、水素ラジカルによりコンタクト層９の表面エッチングが起こり、クリーニング効果が得られるためと考えられる。一方、フッ素によるエッチング処理を受けたコンタクト層９上に、従来よく用いられる方法、たとえばプラズマＣＶＤ法やＥＢ蒸着等により混晶化促進膜を形成した場合は、ＳｉＮｘ２混晶化促進膜１２の下部にあるコンタクト層９表面にピット状の荒れが生じる場合がある。
【００９１】
このことを確認するために、以下の実験を行った。本実施形態に示したものと同様なレーザ構造のエピタキシャルウエハを用いて、以下の２種類の試料Ａ、Ｂを作製した。
試料Ａは、半導体層表面にＣＦ４を用いたＲＩＥ処理を行った後にＥＢ蒸着法によりＳｉＯ２膜を形成したものである。そのＳｉＯ２膜は、基板温度を１８０℃に設定して、膜厚２０ｎｍの膜厚に形成された。また、試料Ｂは、半導体層表面にＣＦ４を用いたＲＩＥを行ったのちに、触媒ＣＶＤ法によりＳｉＮｘ膜を形成した。ＳｉＮｘ膜は、シラン流量ｆＳｉＨ４＝２×１０−３リットル／分として、５０ｎｍの膜厚に形成された。これらの試料Ａ、Ｂについて、半導体層表面に発生したピットの数を計測したところ、試料Ａについては３０００個／ｃｍ２であり、試料Ｂについては５００個／ｃｍ２以下と少なかった。また、試料Ｂの作製において、ＳｉＨ４流量を変えてもピット数が増加することはなかった。
【００９２】
このように、触媒ＣＶＤ法により誘電体膜を形成することで、誘電体膜下部にある化合物半導体層の表面に生じるピット数を低く抑えることができる。これにより、半導体レーザ素子の信頼性が確保されることが期待できる。
【００９３】
なお、本実施形態においては、誘電体膜の形成順序として、半導体レーザ表面において混晶化される領域を除いた領域に保護膜を形成したのちに、少なくとも混晶化される領域を覆う混晶化促進膜を形成する場合について説明した。このように、高密度の保護膜の上に低密度の混晶化促進膜を形成することは、保護膜の成膜時に膜中に吸収されたガスが、混晶化熱処理中に低密度の混晶化促進膜を通じて効率的に外部に放出されるという点で有利である。
【００９４】
一方、誘電体膜の形成順序は上記の順序に限られず、逆としてもよい。すなわち、図９のように、混晶化促進膜を先に形成し、その後これを上部から覆い、かつ混晶化される領域を覆うように保護膜を形成する場合は、熱処理中に密度の小さい混晶化促進膜中に外部から熱処理炉内の雰囲気中に存在するＧａなどの不純物が溶け込んで拡散することがない。そうすると、混晶化促進膜が熱処理中に半導体層から吸収するＧａの量の変動が抑えられるので、混晶化促進膜としての機能が安定する点で有利である。
【００９５】
また、本実施形態においては、保護膜および混晶化促進膜をＳｉＮｘとしたが、半導体結晶中の構成原子を吸収して当該半導体結晶内に原子空孔を生じさせることができ、かつ、堆積される膜の密度を成膜条件によって制御できるものであれば、他の種類の誘電体膜であってもよいことは言うまでもない。また、これらの誘電体膜の形成方法も触媒ＣＶＤ法に限られるものではなく、堆積される膜の密度が制御可能な成膜条件を用いる限り、たとえばプラズマＣＶＤ法やＥＢ蒸着法、スピンコート法なども利用可能である。
【００９６】
[電流非注入構造]
次に、図４（ｂ）に示されるように、本発明の一つの局面における製造方法により形成される電流非注入構造は、上部クラッド層６中の端面近くに、上部クラッド層６と逆の導電型を有する長さＬｎの層を有している。この電流非注入構造においては、窓部の長さＬｗは１０μｍ、電流非注入層８の長さＬｎは、窓部の長さＬｗよりも長い、２０μｍである。電流非注入層８により、半導体レーザに供給される電流は、混晶化熱処理により原子空孔が導入された領域に注入されないため、結晶品質の劣化が防止され、半導体レーザ素子の信頼性が向上する。また、端面付近における非発光再結合が抑制され、混晶化による窓構造と相まって、ＣＯＤの防止に更に効果的となる。なお、ＬｎをＬｗ＋１０μｍよりも長くすると、活性層領域に十分に電流が注入されない場合がある。このため、電流非注入層８の長さＬｎは、半導体レーザ素子の端部から測った混晶化する部分（窓部）の長さをＬｗとして、Ｌｗ＋１０μｍ以下であることが好ましい。なお、Ｌｎ＜Ｌｗの関係にあってもよい。ここで、Ｌｎ、Ｌｗの長さは、共振器長方向の長さである。
【００９７】
また、電流非注入層８は、横方向に光を閉じ込めるための低屈折率層をかねるため、ストライプ状の共振器の長手方向両側の領域にも連続して形成される。よって、電流非注入層８を形成するための一回のマスクパターニングで、導波モードの横閉じ込め構造と電流非注入構造とを一度に作製することができる。
【００９８】
このような電流非注入構造は、図１及び図５に示すように、多重量子井戸活性層４ｂ上に形成された上部キャリアブロック層４ａの上部に上部光導波層５を途中まで積層した後、ストライプ状の半導体層（電流非注入層）８を、のちに半導体レーザ素子の端面となるべき位置から中央方向に長さＬｎの位置までの領域（図１（ａ）参照）及びストライプ状の共振器の長手方向両側の領域（図５（ａ）参照）に選択的に堆積させ、しかる後に残りの上部光導波層５を積層して上記半導体層８を埋め込むことによって形成される。ここにおいて、電流非注入層８の導電型は、これを埋め込む上部導波層５の導電型とは反対のものとする。
【００９９】
なお、上記説明においては、上部光導波層５に上部導波層５と反対の導電型を有する半導体層８を埋め込むこととしたが、電流非注入構造は、下部導波層３内に下部導波層３と反対の導電型を有する半導体層を埋め込むことにより形成してもよいし、上部導波層５及び下部導波層３の両方にそれぞれの導電型と逆の導電型を有する半導体層を埋めこむことにより形成してもよい。
【０１００】
[ＤＣＨ構造]
また、本発明の一つの局面における製造方法により形成されるＤＣＨ構造は、導波領域中にキャリアブロック層を有する。一方、従来から高出力半導体レーザ素子としては、分離閉じ込めヘテロ（ＳＣＨ）構造がよく用いられている。図１０（ａ）（ｂ）に、両構造について禁制帯幅分布（左側の縦軸）および屈折率分布（右側の縦軸）を示す。
図１０（ａ）はＳＣＨ構造のものであり、活性層４’を挟んで光導波層３’、５’を備えている。図１０（ｂ）は、本実施形態の半導体レーザ素子が採用するＤＣＨ構造のものである。なお、活性層４、４’における量子井戸構造内部の各層の禁制帯幅および屈折率分布形状は省略されている。
【０１０１】
ＤＣＨ構造から出射されるレーザ光の導波モードはＳＣＨ構造に比べてガウス型に近く、クラッド層への光のしみ出しが小さいので、同じ発振波長と放射角度を持つようにレーザを設計した場合、ＤＣＨ構造におけるレーザ構造全体の膜厚（図１０（ｂ）のＬ２）をＳＣＨ構造の場合の全体の膜厚（図１０（ａ）のＬ１）に比べて薄くすることができる。よって、原子空孔の拡散による多重量子井戸層の混晶化の結果形成される窓構造を有する半導体レーザ素子では、ＤＣＨ構造を採用することにより、混晶化に必要な原子空孔の拡散長さを短くできる。このため、混晶化熱処理をより低い温度で行うことができ、混晶化熱処理がレーザ結晶性に与えるダメージを最小限に抑えることができる。
【０１０２】
また、ＳＣＨ構造では、キャリアを活性層に効率よく閉じ込めるために光導波層３’のＡｌ組成比をある程度高くする必要があった。これに対し、ＤＣＨ構造では、キャリアブロック層４ａ、４ｃがキャリアを閉じ込める役割を担うため、光導波層３のＡｌ組成比を高くする必要はなく、光導波層３をＧａＡｓで構成してもよい。光導波層をＧａＡｓで構成すると、高Ａｌ組成比のＡｌＧａＡｓ層で起こり易かった再成長界面への酸素の蓄積が抑制されるため、再成長界面におけるポテンシャルバリアの形成が抑えられ、動作電圧の上昇を避けることができる。また、再成長界面における酸素の蓄積抑制により、非発光再結合が抑制され、長期信頼性に優れた半導体レーザ素子となる。
【０１０３】
かかるＤＣＨ構造は、図１及び図５に示すように、多重量子井戸活性層４ｂと上部光導波層５との間、及び多重量子井戸活性層４ｂと下部光導波層３との間に、それぞれ光導波層５、３の各禁制帯幅以上の禁制帯幅を有する上部キャリアブロック層４ａ及び下部キャリアブロック層４ｃを積層することによって形成される。
【０１０４】
（実施例）
直径２インチのＧａＡｓ基板上に、図１（ｂ）に示すような、半導体積層構造を形成した。この積層構造は、ｎ−ＧａＡｓ基板１上に膜厚２．４μｍのｎ−Ａｌ０．０８Ｇａ０．９２Ａｓ下部クラッド層２、膜厚０．４８μｍのｎ−ＧａＡｓ下部導波層３、膜厚０．０３５μｍのｎ−Ａｌ０．４Ｇａ０．６Ａｓ下部キャリアブロック層４ｃ、膜厚０．０１μｍのＩｎ０．１４Ｇａ０．８６Ａｓ量子井戸層を二層含む多重量子井戸活性層４ｂ、膜厚０．０３５μｍのｐ−Ａｌ０．４Ｇａ０．６Ａｓ上部キャリアブロック層４ａ、膜厚０．４５μｍの上部導波層５、膜厚０．８μｍのｐ−Ａｌ０．３２Ｇａ０．６８Ａｓ上部クラッド層６、膜厚０．３μｍのｐ−ＧａＡｓコンタクト層９を順次積層してなるものである。上部導波層５には、所定の間隔で膜厚０．０５５μｍのストライプ状のｎ−Ａｌ０．３２Ｇａ０．６８Ａｓ層８が埋めこまれている。このような積層構造を有する半導体基板について、フォトルミネッセンスピーク波長を測定したところ、バンドギャップエネルギーに換算して１．２７６ｅＶであった。
【０１０５】
次に、図２（ａ）に示すように、コンタクト層９の上面全体に触媒ＣＶＤ法を用いて厚さ５０ｎｍのＳｉＮｘ１保護膜１０を成膜した。触媒ＣＶＤ法による成膜は、チャンバ内の圧力を４．０Ｐａ、基板温度を２５０℃、タングステンワイヤ温度を１６５０℃とし、原料ガスとしてアンモニアを０．２リットル／分、シランを０．００２５リットル／分の流量で、それぞれ供給することにより行った。堆積されたＳｉＮｘ１保護膜１０の屈折率をエリプソメータで測定したところ、２．０２であった。
【０１０６】
しかる後に、フォトリソグラフィを用いてＳｉＮｘ１保護膜１０の上面にレジストパターニングを行い、半導体素子の端部以外の領域を覆うレジストマスク１１を形成した。このレジストマスク１１を用いて四フッ化炭素（ＣＦ４）を用いた反応性イオンエッチング（ＲＩＥ：reactive ion etching）によるＳｉＮｘ１保護膜１０のエッチングを行った後に、レジストマスク１１を有機溶剤により除去した（図２（ｂ））。これにより、コンタクト層９の一部が露出した。
【０１０７】
つぎに、露出したコンタクト層９とＳｉＮｘ１保護膜１０の上面全体に触媒ＣＶＤ法を用いて厚さ２５ｎｍのＳｉＮｘ２混晶化促進膜１２を成膜した（図２（ｃ））。触媒ＣＶＤ法による成膜は、チャンバ内の圧力を４．０Ｐａ、基板温度を２５０℃、タングステンワイヤ温度を１６５０℃とし、原料ガスとしてアンモニアを０．２リットル／分、シランを０．００２リットル／分の流量で、それぞれ供給することにより行った。堆積されたＳｉＮｘ２混晶化促進膜１２の屈折率をエリプソメータで測定したところ、１．９４であった。
【０１０８】
次に、この半導体基板を図６に示すように、石英トレー１４内に設置されたシリコンカーバイド（ＳｉＣ）製の台座１５上に載置し、窒素（Ｎ２）ガス雰囲気中において、石英トレー１４の下部に配置されたランプヒータ１６によって温度９３０℃で３０秒間加熱した後、ＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２をフッ酸により除去した（図３（ｂ））。このとき、ＳｉＮｘ１保護膜１０、およびＳｉＮｘ２混晶化促進膜１２が形成されていた部分において、フォトルミネッセンスピーク波長を測定し、熱処理前に測定されたフォトルミネッセンスピーク波長と比較したところ、ＳｉＮｘ１保護膜１０が形成されていた部分ではバンドギャップエネルギーに換算して約５ｍｅＶ程度以下のシフト（短波長化）であったのに対して、ＳｉＮｘ２混晶化促進膜１２が形成されていた部分では、約３５ｍｅＶ程度のシフトが認められた。
【０１０９】
次に、ストライプ状に埋めこまれたｎ−Ａｌ０．３２Ｇａ０．６８Ａｓ層８の略中央部にてＧａＡｓ基板を劈開し（図４（ａ））、複数のレーザバーとした。そして、出射端面側となるべき劈開面に低反射膜２３を、反対側の劈開面に高反射膜２４をコーティングした（図４（ｂ））。最後に、各レーザバーを所定間隔で分割し、個々の半導体レーザ素子を得た。
【０１１０】
このようにして作製された半導体レーザ素子について、電流光出力特性（光出力の注入電流依存性）を測定した。これを図１１に示す。なお、比較例として、窓構造を有しない半導体レーザ素子についても、電流光出力特性を測定した。図１１のカーブＬ２に示すように、窓構造を有しない半導体レーザ素子では、注入電流があるレベルに達すると、ＣＯＤにより光出力が突然ゼロとなった。一方、本実施例の製造方法によって作成された半導体レーザ素子においては、ＣＯＤは起こらず、熱飽和による光出力の減少のみが観察された。
【０１１１】
更に、この半導体レーザ素子は、その製造工程において、混晶化熱処理に伴う半導体表面からのＡｓ抜けが解消されたこと、混晶化熱処理中の酸素の混入がないこと、電流非注入構造の採用およびＤＣＨ構造の採用といった特徴を有するため、優れた長期信頼性を示すものである。
【０１１２】
なお、上記説明では、０．９８μｍ帯の半導体レーザ素子について本発明に係る製造方法を適用した場合について説明をしたが、本発明の製造方法は、他の波長帯の半導体レーザ素子にも適用できる。また、半導体レーザ素子は横シングルモード発振又は横マルチモード発振するものいずれの場合であっても、本発明の製造方法が適用可能であることは言うまでもない。さらに、上記説明では、単一の発光ストライプを有する半導体レーザ素子についてされているが、本発明が複数の発光ストライプを配列したアレイレーザについて適用できることも、言うまでもない。
【０１１３】
また、上記説明では、多重量子井戸層を有する半導体レーザについて説明したが、単一量子井戸層を有する半導体レーザを形成する場合に、本発明の製造方法を使用して窓構造を形成し、ＣＯＤを防止するようにしてもよい。
さらに、本発明の製造方法は、半導体素子にＣＯＤを防止するための窓構造を形成する場合に限らず、より一般に半導体素子のうち特定の部分の化合物半導体層のエネルギーバンドギャップを広げるために使用することができる。たとえば、混晶化促進膜を、コンタクト層９のうち活性層４ｂの電流注入領域の両側の領域の上に形成し、熱処理を行なえば、当該活性層４ｂの両側の領域が混晶化して屈折率が小さくなるので、その混晶化した部分と活性層とからなる横方向の屈折率分布により、光の横方向閉じ込めの機能を発揮させることができるようになる。
【技術分野】
【０００１】
本発明は、窓構造などの部分的に混晶化する部分を含む半導体素子を製造する半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
従来から、半導体レーザ素子においては、ＣＯＤ(Catastrophic Optical Damage)により瞬時劣化が起こりやすいという問題があり、半導体レーザの高出力化を阻害する要因となっていた。ＣＯＤは、半導体レーザの活性層の出射端面側において、非発光再結合による再結合電流が流れ、これにより端面温度が上昇し、その温度上昇によりエネルギー禁制帯幅がさらに縮小して光吸収が増大する、というサイクルが発生し、このサイクルが正帰還となることによって端面が溶融する現象である。
【０００３】
このＣＯＤの発生を防ぐために、出射端面近くの活性層を中央部の活性層よりも禁制帯幅の大きい材料で構成するいわゆる窓構造が効果的である。この窓構造では、レーザ光の出射側端面における禁制帯幅が広いため、レーザ光の吸収が小さくなり、ＣＯＤの発生を抑制することができる。
【０００４】
この窓構造の形成は、従来、独立した半導体プロセスによって形成されていた。たとえばエッチングなどによって窓部を形成したい部分を取り除き、この部分に窓部に対応した物性を持つ材料を埋め込むようにしていた。一方、この窓構造の形成は、窓部を形成すべき部分の混晶化（無秩序化）によっても実現できる。活性層が量子井戸構造である場合、混晶化の方法としては、イオン注入によるもの（特許文献１）、不純物添加によるもの（特許文献２）、誘電体膜形成によるものなどがある。いずれも、半導体結晶中に原子空孔を発生させ、空孔の拡散により量子井戸活性層の結晶構造を不規則化させて混晶とする方法である。このようにして混晶化された部分は、混晶化する前の物性と異なった物性を呈する。たとえば、異なる禁制帯幅や異なる屈折率などを持つようになる。このことを利用して、半導体レーザの端面付近における禁制帯幅を広げ、ＣＯＤを抑制することができる。
【０００５】
上記の混晶化方法のうち、誘電体膜を利用した方法は、半導体層の表面に誘電体膜を形成し加熱することにより、半導体中の構成原子を誘電体膜中に拡散させて半導体中に原子空孔を発生せしめ、原子空孔の拡散により半導体結晶の混晶化を起こすという方法であり、誘電体膜としては従来ＳｉＯ２が用いられていた（特許文献３）。この誘電体膜を利用した混晶化方法は、イオン注入による方法などと比較して結晶中への欠陥の導入が少ない点で優れている。
【０００６】
【特許文献１】特開平１０−２００１９０
【特許文献２】特開２０００−２０８８７０号公報
【特許文献３】特開平５−２９７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、誘電体膜を利用した混晶化に際しては上記のように熱処理が必要となり、この熱処理は、半導体レーザ素子全体に対して行われるため、混晶化したくない部分に悪影響を与える場合がある。たとえば、活性層がＡｌＧａＡｓ系材料によって形成されている場合、混晶化しない活性層領域に対応する半導体表面からＡｓの脱離が起こり、半導体表面が荒れるために、電極をコンタクト層上に形成した場合に良好な接触が得られず、半導体レーザの動作特性に悪影響を及ぼすという問題があった。
【０００８】
また、Ａｓの脱離により半導体表面にピット（小孔）が生じ、このピットにより転位欠陥が発生する。このことを図１２を用いて説明する。図１２は、従来の窓構造を有する半導体レーザ素子における混晶化熱処理中の現象を模式的に示すレーザ共振器方向の縦断面図である。図１２において、窓部形成領域２８ａの上部の半導体レーザ素子表面にＳｉＯ２混晶化促進膜４２を成膜して混晶化熱処理を行うことにより、窓部２８が形成される。このとき、窓部が形成されない領域２８ｂの半導体レーザ素子表面からＡｓが脱離し、ピットが生じる。ピットは転位欠陥４１となって伝播し、活性層４に到達して、レーザ特性を悪化させたり、長期信頼性を損なう原因となる。
【０００９】
熱処理による悪影響は、上記のように混晶化したくない部分に限られるものではなかった。すなわち、混晶化を行う部分についても、ＳｉＯ２混晶化促進膜４２から酸素が半導体結晶中に混入し、結晶欠陥となって半導体レーザの長期信頼性を損なう原因となっていた。
【００１０】
この発明は上記に鑑みてなされたものであり、半導体レーザ素子における窓構造などを作製する際に熱処理による悪影響を防止し、高出力で長期信頼性に優れた半導体素子の製造を可能にすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明は上記の目的を達成するためになされたものであり、混晶化する部分を含む半導体素子を製造する半導体素子の製造方法に係るものである。
【００１２】
本発明の第１の態様に係る半導体素子の製造方法は、半導体基板上に、量子井戸活性層からなる活性層を少なくとも含む所定の半導体層を積層する第１のステップと、前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも低い密度を有する第２の誘電体膜を形成する第３のステップと、前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むことを特徴とする。
【００１３】
本発明の第２の態様に係る半導体素子の製造方法は、半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体よりも低い屈折率を有する第２の誘電体膜を形成する第３のステップと、前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むことを特徴とする。
【００１４】
本発明の第３の態様に係る半導体素子の製造方法は、上記の第２の態様において、前記第１の誘電体膜の屈折率が前記第１の誘電体膜及び前記第２の誘電体膜の成膜条件に依存して決定される所定値以上であり、前記第２の誘電体膜の屈折率が該所定値未満であることを特徴とする。
【００１５】
本発明の第４の態様に係る半導体素子の製造方法は、半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、前記半導体層表面の第１の部分にシリコンを含む第１の誘電体膜を形成する第２のステップと、前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体よりもシリコン組成比が低い第２の誘電体膜を形成する第３のステップと、前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むことを特徴とする。
【００１６】
本発明の第５の態様に係る半導体素子の製造方法は、上記の第４の態様において、前記第１の誘電体膜のシリコン組成比は該誘電体膜の化学量論的組成比よりも大きく、前記第２の誘電体膜のシリコン組成比は該誘電体膜の化学量論的組成比よりも小さいことを特徴とする。
【００１７】
本発明の第６の態様に係る半導体素子の製造方法は、半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも膜中の水素濃度が高い第２の誘電体膜を形成する第３のステップと、前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むことを特徴とする。
【００１８】
本発明の第７の態様に係る半導体素子の製造方法は、上記の第１〜６の態様において、前記第１の誘電体膜と前記第２の誘電体膜が、窒化シリコン膜であることを特徴とする。
【００１９】
本発明の第８の態様に係る半導体素子の製造方法は、上記の第１〜７の態様において、前記第２のステップは、チャンバー内において前記第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第１の部分を暴露するサブステップとを含み、前記第３のステップは、前記チャンバー内において前記第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第２の部分を暴露するサブステップとを含むことを特徴とする。
【００２０】
本発明の第９の態様に係る半導体素子の製造方法は、上記の第１〜７の態様において、前記第２のステップは、チャンバー内において前記第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第１の部分を暴露するサブステップとを含み、前記第３のステップは、前記チャンバー内において前記第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第２の部分を暴露するサブステップとを含み、前記第１および第２の前駆体は、窒素およびシリコンを含む化合物、または窒素化合物とシリコン化合物との混合物であることを特徴とする。
【００２１】
本発明の第１０の態様に係る半導体素子の製造方法は、上記の第８又は第９の態様において、前記第１の前駆体および前記第２の前駆体はシラン及びアンモニアを含み、前記第１の前駆体中のシラン含有量は、前記第２の前駆体中のシラン含有量よりも大きいことを特徴とする。
【００２２】
本発明の第１１の態様に係る半導体素子の製造方法は、上記の第８〜１０の態様において、前記第２のステップおよび前記第３のステップは、触媒ＣＶＤ法により前記第１の前駆体および前記第２の前駆体を分解反応させるサブステップを含むことを特徴とする。
【００２３】
本発明の第１２の態様に係る半導体素子の製造方法は、上記の第１〜１１の態様において、前記第１のステップは、前記量子井戸層の積層方向の少なくとも一方側に光導波層を積層するサブステップと、前記第２の部分の下部における前記光導波層中に、前記光導波路層の導電型と逆の導電型の半導体層を埋め込むサブステップとを含むことを特徴とする。
【００２４】
本発明の第１３の態様に係る半導体素子の製造方法は、上記の第１〜１１の態様において、前記第１のステップは、前記量子井戸層の積層方向両側に、該量子井戸層の禁制帯幅以上の禁制帯幅を有する光導波層をそれぞれ積層するサブステップと、前記量子井戸層と前記光導波層とからなる積層構造の積層方向両側に、該光導波層の禁制帯幅以上の禁制帯幅を有するクラッド層をそれぞれ積層するサブステップと、前記量子井戸層と前記光導波層との間に、前記光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層を積層するサブステップとを含むことを特徴とする。
【００２５】
本発明の第１４の態様に係る半導体素子の製造方法は、上記の第１〜１３の態様において、前記第１のステップは、単一又は多重の量子井戸構造のいずれかを積層することを含むことを特徴とする。
【００２６】
本発明に係る半導体素子の製造方法は、以下のような他の形態も含む。
第１の形態は、半導体素子表面のうち少なくとも混晶化しない部分に対応する半導体素子表面に保護膜として第１の誘電体膜を形成する保護膜形成工程と、半導体素子表面のうち少なくとも混晶化する部分に対応する半導体素子表面に混晶化促進膜として前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも低い密度を有する第２の誘電体膜を形成する混晶化促進膜形成工程と、前記混晶化する部分に対する混晶化を熱処理によって行う混晶化工程とを含む。
【００２７】
第２の形態は、半導体素子表面のうち少なくとも混晶化しない部分に対応する半導体素子表面に保護膜として第１の誘電体膜を形成する保護膜形成工程と、半導体素子表面のうち少なくとも混晶化する部分に対応する半導体素子表面に混晶化促進膜として前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも低い屈折率を有する第２の誘電体膜を形成する混晶化促進膜形成工程と、前記混晶化する部分に対する混晶化を熱処理によって行う混晶化工程とを含む。この形態において、前記第１の誘電体膜の屈折率が前記第１の誘電体膜及び前記第２の誘電体膜の成膜条件に依存して決定される所定値以上であり、前記第２の誘電体膜の屈折率が該所定値未満であってもよい。
【００２８】
第３の形態は、半導体素子表面のうち少なくとも混晶化しない部分に対応する半導体素子表面に保護膜としてシリコンを含む第１の誘電体膜を形成する保護膜形成工程と、半導体素子表面のうち少なくとも混晶化する部分に対応する半導体素子表面に混晶化促進膜として前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりもＳｉ組成比が低い第２の誘電体膜を形成する混晶化促進膜形成工程と、前記混晶化する部分に対する混晶化を熱処理によって行う混晶化工程とを含む。この形態において、前記第１の誘電体膜のＳｉ組成比は該誘電体膜の化学量論的組成比よりも大きく、前記第２の誘電体膜のＳｉ組成比は該誘電体膜の化学量論的組成比よりも小さいことを含んでもよい。
【００２９】
第４の形態は、半導体素子表面のうち少なくとも混晶化しない部分に対応する半導体素子表面に保護膜として第１の誘電体膜を形成する保護膜形成工程と、半導体素子表面のうち少なくとも混晶化する部分に対応する半導体素子表面に混晶化促進膜として前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも膜中の水素濃度が高い第２の誘電体膜を形成する混晶化促進膜形成工程と、前記混晶化する部分に対する混晶化を熱処理によって行う混晶化工程とを含む。
【００３０】
第５の態様は、第１〜４の態様において、前記第１の誘電体膜と前記第２の誘電体膜が、窒化シリコン膜であることを特徴とする。
【００３１】
第６の態様は、第１〜５の態様において、前記保護膜形成工程は、形成すべき第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させ、該分解反応後の雰囲気に少なくとも混晶化しない部分に対応する前記半導体素子の一部表面を暴露することにより行われ、前記混晶化促進膜形成工程は、形成すべき第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させ、該分解反応後の雰囲気に少なくとも混晶化する部分に対応する前記半導体素子の一部表面を暴露することにより行われることを特徴とする。
【００３２】
第７の態様は、第１〜５の態様において、前記保護膜形成工程は、形成すべき第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させ、該分解反応後の雰囲気に少なくとも混晶化しない部分に対応する前記半導体素子の一部表面を暴露することにより行われ、前記混晶化促進膜形成工程は、形成すべき第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させ、該分解反応後の雰囲気に少なくとも混晶化する部分に対応する前記半導体素子の一部表面を暴露することにより行われ、前記第１および第２の前駆体は、窒素および珪素を含む化合物、または窒素化合物と珪素化合物との混合物であることを特徴とする。
【００３３】
第８の態様は、第６、第７の態様において、前記第１の前駆体および前記第２の前駆体はシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）を含み、前記第１の前駆体中のシラン含有量は、前期第２の前駆体中のシラン含有量よりも大きいことを特徴とする。これにより、シリコン組成比が大きく且つ密度が大きい第１の誘電体膜と、シリコン組成比が小さく且つ密度が小さい第２の誘電体膜とが形成される。
【００３４】
第９の態様は、第６〜８の態様において、前記保護膜形成工程および前記混晶化促進膜形成工程は、触媒ＣＶＤ(Catalytic chemical vapor deposition)法を利用したものであることを特徴とする。
【００３５】
第１０の態様は、第１〜９の態様において、前記半導体素子は、前記混晶化する部分が、共振方向の少なくとも一方の端面近傍においてレーザ光を吸収しない窓構造を構成し、混晶化しない部分が量子井戸構造の活性層を構成する半導体レーザ素子であることを特徴とする。この形態において、前記半導体素子は、前記混晶化する部分への電流注入を妨げる電流非注入領域を有してもよい。また、前記半導体素子の端部から測った前記電流非注入領域の長さＬｎが、前記半導体素子の端部から測った前記混晶化する部分の長さをＬｗとして、Ｌｗ≦Ｌｎ≦Ｌｗ＋１０μｍの範囲とすることが好ましい。さらに、前記電流非注入領域は、前記半導体素子中に埋め込まれ、周囲の半導体層に対して逆の導電型を持つ半導体層であることが好ましい。
【００３６】
第１１の態様は、第１２の態様において、前記半導体素子は、活性層の積層方向両側に、該活性層の禁制帯幅以上の禁制帯幅を有するｎ型およびｐ型の光導波層がそれぞれ設けられ、前記活性層および前記光導波層を前記積層方向両側から挟むように、該光導波層の禁制帯幅以上の禁制帯幅を有するｎ型およびｐ型のクラッド層がそれぞれ設けられ、前記活性層と前記光導波層との間に、前記活性層および前記光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層が設けられていることを特徴とする。
【００３７】
本発明において、密度の大きい緻密な誘電体膜は半導体結晶上に成膜された場合にＧａ原子を吸収する作用が小さい一方、密度の小さい誘電体膜は半導体結晶上に成膜された場合にＧａ原子を吸収する作用が大きいものと考えられる。このため、密度の小さい誘電体膜が成膜された部分では半導体結晶中に原子空孔が形成されやすく、密度の大きい誘電体膜が形成された部分では原子空孔が形成されにくいので、熱処理を行った場合には密度の小さい誘電体膜では多重量子井戸の混晶化が起こり、密度の大きい誘電体膜では起こらない。すなわち、混晶化に対して密度の大きい誘電体膜は保護膜として、密度の小さい誘電体膜は促進膜として機能することになる。
【００３８】
一方、誘電体膜の密度を含む物性値の大小は、屈折率の大小により判別できることが知られている。本発明者は、第１及び第２の誘電体膜がそれぞれ保護膜及び混晶化促進膜のいずれとして機能するかは、誘電体膜の屈折率に着目し、特に、成膜温度や圧力を含む成膜条件や成膜装置に依存して決まる所定値を基準として判断することが可能であることを見出した。すなわち、成膜される第１の誘電体膜の屈折率を所定値以上とし、第２の誘電体膜の屈折率を該所定値未満とした場合、その後に行われる混晶化熱処理において、第１の誘電体膜を保護膜、第２の誘電体膜を混晶化促進膜として機能させることができる。
【００３９】
また、本発明では、誘電体膜の密度の大小は、誘電体膜中におけるＳｉの組成比の大小によって判別することもできる。すなわち、第１および第２の誘電体膜におけるＳｉの組成比に着目し、成膜される第１の誘電体膜のＳｉ組成が当該誘電体膜の化学量論的組成比よりも大きく、第２の誘電体膜のＳｉ組成が当該誘電体膜の化学量論的組成比よりも小さい場合、その後に行われる混晶化熱処理において、第１の誘電体膜を保護膜、第２の誘電体膜を混晶化促進膜として機能させることができる。
【００４０】
さらに、第１及び第２の誘電体膜に含有される水素の量に着目した場合、第１の誘電体膜中の水素の量が第２の誘電体膜中の水素の量よりも小さい場合、第１の誘電体膜を保護膜、第２の誘電体膜を混晶化促進膜として機能させることができる。
【００４１】
上記各基準によって区別される二種の誘電体膜では、第１の誘電体膜の密度は高く、半導体結晶上に成膜された場合にＧａ原子を吸収する作用が小さい一方、第２の誘電体膜の密度は低く、半導体結晶上に成膜された場合にＧａ原子を吸収する作用が大きい。このため、第２の誘電体膜が成膜された部分では半導体結晶中に原子空孔が形成されやすく、第１の誘電体膜が形成された部分では原子空孔が形成されにくいので、熱処理を行った場合には第２の誘電体膜が成膜された部分では多重量子井戸の混晶化が起こり、第１の誘電体膜が形成された部分では起こらない。すなわち、混晶化に対して第１の誘電体膜は保護膜として、第２の誘電体膜は促進膜として機能することになる。
【００４２】
前記半導体素子は、例えば、前記混晶化する部分が共振方向の少なくとも一方の端面近傍においてレーザ光を吸収しない窓構造を構成し、混晶化しない部分が量子井戸構造の活性層を構成する半導体レーザ素子などである。
【００４３】
また、前記半導体レーザ素子は、混晶化する部分への電流注入を妨げる電流非注入領域を備えたものであることが好ましく、電流非注入領域の長さＬｎは、前記混晶化する部分の長さをＬｗとして、Ｌｗ≦Ｌｎ≦Ｌｗ＋１０μｍ の範囲であることが特に好ましい。なお、ここでの長さとは、共振器方向に沿った長さを指すものとする。また、電流非注入領域は、前記半導体レーザ中に埋め込まれ、周囲の半導体層に対して逆の導電型を持つ半導体層であることが好ましい。
【００４４】
また、上記の半導体レーザ素子において、活性層の両面側に、該活性層の禁制帯幅以上の禁制帯幅を有するｎ型およびｐ型の光導波層がそれぞれ設けられ、前記活性層および前記光導波層を挟むように、前記光導波層の禁制帯幅以上の禁制帯幅を有するｎ型およびｐ型のクラッド層がそれぞれ設けられ、前記活性層と前記光導波層との間に、前記活性層および前記光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層が設けられていることが特に好ましい。
【発明の効果】
【００４５】
本発明によれば、半導体素子、特に窓構造を備えた半導体レーザ素子の製造において、混晶化工程に先立って、特に触媒ＣＶＤ法に代表される前駆体の分解反応を利用した方法により、混晶化しない部分に対応する半導体素子表面に保護膜を、混晶化する部分に対応する半導体表面に混晶化促進膜を形成することとしたため、混晶化しない部分における熱処理起因の悪影響が生じることなく、高出力で長期信頼性に優れた半導体レーザ素子を提供することができる。
【００４６】
また、上記の前駆体の分解反応を利用した方法において、前駆体を、窒素および珪素を含む化合物、または窒素化合物と珪素化合物との混合物としたため、混晶化熱処理中の半導体結晶中への酸素の混入が起こらず、長期信頼性に優れた半導体素子を提供することができる。
【００４７】
また、混晶化した部分に対応させて電流非注入領域を設けたため、混晶化熱処理により原子空孔を形成した部分に電流が注入されないこととなり、結晶品質の信頼性が向上する。加えて、端面付近における非発光再結合が抑制され、混晶化による窓構造と相まって、ＣＯＤの防止に更に効果的となる。
【００４８】
また、上記の方法を利用して製造される窓構造型の半導体レーザ素子において、活性層と光導波層との間に、該活性層および該光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層を設けたことにより、特にＡｌＧａＡｓ系の半導体レーザ素子では、光導波層を低アルミニウム（Ａｌ）の層またはＧａＡｓで構成することができる。このため、電流非注入層の作製に伴う再成長界面の質が向上し、動作電圧の上昇を避けることができると共に、長期信頼性に優れた半導体レーザ素子を提供できる。
【００４９】
本発明の発明者は、誘電体膜の組成を調整することによって、誘電体膜が化合物半導体からその構成原子を吸収する能力に違いを生ぜしめることができることを見出し、この原理を利用して、半導体レーザ素子の新たな製造方法に関する本発明を完成するに至った。すなわち、本発明は量子井戸構造の混晶化によって形成される窓構造を有する量子井戸半導体レーザ素子の製造方法を提供するものであり、量子井戸構造を混晶化させない部分に混晶化を阻止する保護膜を形成するステップと、量子井戸構造を混晶化させる部分に混晶化促進膜を形成するステップとを有し、各ステップにおいて形成する誘電体膜の組成をそれぞれ選択することによって、極めて容易かつ確実に保護膜と混晶化促進膜とを作り分けることが可能となる。したがって、本発明によれば、たとえばＣＯＤ防止の為の窓構造など、量子井戸が混晶化した領域を有する半導体レーザ素子の製造工程が簡略化され、その歩留が向上することとなる。
【図面の簡単な説明】
【００５０】
【図１】図１（ａ）、（ｂ）は、本発明の実施形態に係る半導体レーザ素子のエピタキシャルウエハ作製について示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体レーザ素子の窓構造を形成するための誘電体膜の形成及びパターニングの工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の実施形態に係る半導体レーザ素子の窓構造を形成するための工程を示す縦断面図である。
【図４】図４（ａ）（ｂ）は、本発明の実施形態に係る半導体レーザ素子の劈開及び高反射及び低反射膜を形成する工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、本発明の実施形態に係る半導体レーザ素子のエピタキシャルウエハ作製を示す端面側から見た断面図である。
【図６】図６は、本発明の実施形態に係る半導体レーザ素子の窓構造を形成するための加熱装置を示す断面図である。
【図７】図７は、本発明の実施形態に係る触媒ＣＶＤ法の構成を示す模式図である。
【図８】図８は、触媒ＣＶＤ法とプラズマＣＶＤ法を用いて量子井戸構造を含む化合物半導体エピタキシャルウェーハ上にＳｉＮ膜を形成した場合において、堆積されたＳｉＮ膜の屈折率（横軸）と、熱処理前後におけるウェーハのフォトルミネッセンススペクトルピーク波長のエネルギーシフト量（ｍｅＶ、縦軸）との関係を示したグラフである。
【図９】図９は、本発明の実施形態例に係る半導体レーザ素子の製造方法における、誘電体膜の他の形成態様について示す断面図である。
【図１０】図１０（ａ）は、本発明に係るＳＣＨ構造における禁制帯幅の分布を示す模式図であり、図１０（ｂ）は、ＤＣＨ構造における禁制帯幅の分布図を示す模式図である。
【図１１】図１１は、本発明の実施形態例に係る製造方法により製造された窓構造を有する半導体レーザ素子と、窓構造を有しない半導体レーザ素子における光出力の注入電流依存性を示す図である。
【図１２】図１２は、従来の窓構造を有する半導体レーザ素子における混晶化熱処理中の現象を示す説明図である。
【符号の説明】
【００５１】
１ 半導体基板
２ 下部クラッド層
３ 下部導波層
４ａ 上部キャリアブロック層
４ｂ 多重量子井戸活性層
４ｃ 下部キャリアブロック層
５ 上部導波層
６ 上部クラッド層
８ 電流非注入層
９ コンタクト層
１０ ＳｉＮｘ１保護膜
１１ レジストマスク
１２ ＳｉＮｘ２混晶化促進膜
１３ ウエハ
２８ 窓部
２８ａ 窓部形成領域
２８ｂ 窓部が形成されない領域
３４ ウエハ
４１ 転位欠陥
４２ ＳｉＯ２混晶化促進膜
【発明を実施するための最良の形態】
【００５２】
以下、図面に基づいてこの発明の実施形態である半導体素子の製造方法について説明する。
【００５３】
[製造方法]
図１〜図５は、本発明の実施の形態である半導体素子の製造方法を示す断面図である。この半導体素子は、０．９８μｍ帯のレーザ光を出射する多重量子井戸(ＭＱＷ：Multiple Quantum Well)構造の半導体レーザ素子である。図１（ａ），（ｂ）は、この半導体レーザ素子のエピタキシャルウエハ作製について示す図であり、共振器方向を含む断面図である。図５（ａ），（ｂ）は、そのエピタキシャルウェハ作製の共振器方向に垂直な断面図を示している。なお、これらの図は、のちに半導体レーザの一個の素子となる領域を抜き出して描かれている。
【００５４】
まず、図１（ａ）、図４（ａ）に示すように、ＧａＡｓからなる半導体基板１上に膜厚２．４μｍのＡｌ０．０８Ｇａ０．９２Ａｓからなる下部クラッド層２、膜厚０．４８μｍのＧａＡｓからなる下部導波層３を順に積層する。下部導波層３上に、膜厚０．０３５μｍのＡｌ０．４Ｇａ０．６Ａｓからなる下部キャリアブロック層４ｃ、膜厚０．０１μｍのＩｎ０．１４Ｇａ０．８６Ａｓ量子井戸層を二層含む多重量子井戸活性層４ｂ、膜厚０．０３５μｍのＡｌ０．４Ｇａ０．６Ａｓからなる上部キャリアブロック層４ａを積層する。これらのキャリアブロック層４ａおよび４ｃを含む構造は、のちに説明する完全分離閉じ込め構造（ＤＣＨ：Decoupled Confinement Heterostructure）である。さらに、上部キャリアブロック層４ａの上部にＧａＡｓからなる上部導波層５を途中まで積層した後に、膜厚０．０５５μｍのＡｌ０．３２Ｇａ０．６８Ａｓからなるストライプ状の電流非注入層８を、のちに端面となるべき位置から中央方向に２０μｍの位置までの領域に選択的に形成する。また、電流非注入層８は、ストライプ状の共振器の長手方向両側の領域にも形成され、これにより多重量子井戸活性層４ｂの電流注入領域をストライプ状に画定する。ここで、電流非注入層８の導電型は、のちに形成される上部クラッド層６の導電型と逆になるようにする。
【００５５】
次に、図１（ｂ）、図４（ｂ）に示すように、残りの上部導波層５を積層する。電流非注入層８を含む上部導波層５の厚さは０．４５μｍとなる。更に、膜厚０．８μｍのＡｌ０．３２Ｇａ０．６８Ａｓからなる上部クラッド層６、膜厚０．３μｍのＧａＡｓからなるコンタクト層９を順に積層する。
【００５６】
なお、半導体基板１からコンタクト層９の各層にドープされるドーパントとして、半導体基板１、下部クラッド層２、下部導波路３、電流非注入層８、下部キャリアブロック層４ｃには導電型をｎ型にするために例えばシリコンがドープされ、また、上部導波層３、上部クラッド層６、コンタクト層９、上部キャリアブロック層４ａには導電型をｐ型とするために例えば亜鉛がドープされる。また、多重量子井戸活性層４ｂはアンドープで成長される。
【００５７】
図２（ａ）〜（ｃ）は、窓構造を作製するための混晶化（無秩序化）熱処理に先立ってエピタキシャルウエハの上面に誘電体膜を形成する工程を示しており、共振器方向を含む断面図である。
【００５８】
まず、図２（ａ）に示すように、コンタクト層９の上面全体に触媒ＣＶＤ法を用いて厚さ５０ｎｍのＳｉＮｘ１保護膜１０を成膜する。このＳｉＮｘ１保護膜１０は、緻密かつ内部応力が小さい膜である。次に、ＳｉＮｘ１保護膜１０の上面にレジストを塗布し、これをフォトリソグラフィによりパターニングを行い、後述する混晶化されない領域を覆うレジストマスク１１を形成する。
【００５９】
続いて、四フッ化炭素（ＣＦ４）を用いた反応性イオンエッチング（ＲＩＥ：reactive ion etching）によりレジストマスク１１に覆われない領域のＳｉＮｘ１保護膜１０をエッチングした後に、レジストマスク１１を有機溶剤により除去する。これにより、図２（ｂ）に示すように、混晶化される領域においては、ＳｉＮｘ１保護膜１０に覆われないコンタクト層９が露出し、それ以外の領域はＳｉＮｘ１保護膜１０により覆われた状態となる。
【００６０】
さらに、図２（ｃ）に示すように、露出したコンタクト層９とＳｉＮｘ１保護膜１０の上面全体に触媒ＣＶＤ法を用いて厚さ２５ｎｍのＳｉＮｘ２混晶化促進膜１２を成膜する。このＳｉＮｘ２混晶化促進膜１２の組成比ｘ２は、ＳｉＮｘ１保護膜１０の組成比ｘ１とは異なっており、この点については後に説明する。
【００６１】
図３（ａ）、（ｂ）は、図６に示した装置を用いて窓構造を形成するための混晶化熱処理の工程を示す断面図である。
【００６２】
上のようにＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２が施されたエピタキシャルウエハ１３を、図６に示す石英トレー１４内に設置されたシリコンカーバイド（ＳｉＣ）製の台座１５上に載置する。そして、窒素（Ｎ２）ガス雰囲気中において、石英トレー１４の下部に配置されたランプヒータ１６によって温度９３０℃で３０秒間加熱する短時間熱処理（ＲＴＡ：Rapid Thermal Anneal）を行う。このＲＴＡを行うことによって、ＳｉＮｘ２混晶化促進膜１２の下部に位置する層からガリウム（Ｇａ）がＳｉＮｘ２混晶化促進膜１２に吸収され、コンタクト層９の表面付近に原子空孔が生じる。この原子空孔が拡散し、特に多重量子井戸活性層４ｂに到達することによって混晶化が起こり、図３（ａ）に示すように窓部２８が形成される。なお、石英トレー１４は、その上に蓋１７がされて、ガス導入口１８及びガス排出口１９を通してその内部に窒素ガスを例えば２リットル／分の流量で流入、流出させるようになっている。
【００６３】
その後、図３（ｂ）に示すように、ＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２をフッ酸により除去する。
【００６４】
続いて、図４（ａ），（ｂ）に示す工程により、半導体レーザ素子を完成させる。すなわち、上部電極２１および下部電極２２を形成したのち、図４（ａ）の混晶化した領域の略中央（破線Ｃで示す位置）において劈開し、複数の半導体レーザ素子からなるレーザバーとして分離する（バーの長手方向は紙面に垂直である）。この分離されたレーザバーにおける劈開端面に、図４（ｂ）に示すように、出射側端面に低反射膜２３を、反射側端面に高反射膜２４をコーティングする。最後に、紙面に平行なカッティングを行うことにより、レーザバーの各半導体レーザ素子がチップ状に分離され、半導体レーザ素子が完成する。
なお、上部電極２１は、コンタクト層９上に例えばチタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Ａｕ）を順に形成してなる多層金属層からなり、また、下部電極２２は、半導体基板１の下面に例えば金・ゲルマニウム・ニッケル（AuGeNi）合金、またはその上に金層を形成した構造から構成されている。
【００６５】
[触媒ＣＶＤ法による誘電体膜形成の説明]
上述したように図２（ａ）〜（ｃ）に示した工程で形成されるＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２は、触媒ＣＶＤ法によって形成される。図７は、触媒ＣＶＤ装置の概略構成を示す図である。
【００６６】
図７において、触媒ＣＶＤ装置は、チャンバ３１に圧力調製バルブ３８を介して真空ポンプ３７が接続されている。チャンバ３１内には基板加熱ヒータ３６を有する基板ホルダ３５を備え、この基板ホルダ３５に、保護膜１０、混晶化促進膜１２が形成されるべきエピタキシャルウエハ３４が装着される。また、チャンバ３１内では、エピタキシャルウエハ３４の上方に加熱用のタングステンワイヤ３３が設けられ、さらにその上方にはシャワーヘッド３２が設けられている。
【００６７】
そのような構成を有する触媒ＣＶＤ装置を使用して保護膜１０又は混晶化促進膜１２を形成する場合には、基板ホルダ３５上にエピタキシャルウエハ３４を装着する前に、基板加熱ヒータ３６を２００℃〜３００℃程度に加熱しておく。そして、エピタキシャルウエハ３４の装着後、真空ポンプ３７を作動させ、チャンバ３１内を所定の圧力、例えば1×１０−４Ｐａ程度まで減圧する。
【００６８】
さらに、シャワーヘッド３２を通してアンモニア（ＮＨ３）を所定の流量ｆＮＨ３でチャンバ３１内に導入すると共に、タングステンワイヤ３３に通電を行ってタングステンワイヤ３３の温度を１６５０℃に保つ。そして、シャワーヘッド３２を介してシラン（ＳｉＨ４）を所定の流量ｆＳｉＨ４で導入し、チャンバ３１内の圧力を４．０Ｐａに保つ。
【００６９】
チャンバ３１内に導入されたＳｉＨ４の分子とＮＨ３の分子は、１６００℃〜２０００℃程度に加熱されたタングステンワイヤ３３に接触し、これを触媒として分解活性化してＳｉＨｙとＮＨｚとなって熱脱離し、基板加熱ヒータ３６により加熱されたウエハ３４上で反応し、ＳｉＮｘとなって堆積する。
【００７０】
ところで、ＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２は共に上述した触媒ＣＶＤ法により形成されるＳｉＮｘであるが、ＳｉＮｘは、その組成によって、保護膜１０として機能するか混晶化促進膜１２として機能するかが決まる。すなわち、上記の原料ガス流量ｆＮＨ３およびｆＳｉＨ４を適切に設定することにより、触媒ＣＶＤ法を用いて保護膜１０と混晶化促進膜１２を作り分けることが可能である。
【００７１】
本発明者は、例えば９８０ｎｍ帯の半導体レーザを作製する場合において、成膜時のガス圧、即ちチャンバ３１内の圧力を４．０Ｐａに設定して成膜したとき、堆積されたＳｉＮｘの屈折率が１．９６となる組成付近を境として、これよりもＳｉの多い組成（屈折率＞１．９６）では膜の原子密度が高くなって保護膜１０として機能し、Ｓｉの少ない組成（屈折率＜１．９６）では膜の原子密度が低くなって混晶化促進膜１２として機能することを見出した。
【００７２】
たとえば、図８は、本実施形態で説明した半導体レーザ作製用のエピタキシャルウェーハの表面に、アンモニア流量を一定としつつシランの流量を変化させて種々の組成のＳｉＮｘ膜を形成した後に、９８０℃で３０秒間の熱処理を施して、量子井戸活性層の混晶化度合いを測定したものである。混晶化度合いは、その熱処理前後の室温におけるフォトルミネッセンススペクトルピーク波長のシフト量を、エネルギーシフト（ｍｅＶ）で表示している。図８中、●印で示されたプロットは触媒ＣＶＤ法によってＳｉＮ膜を成膜した場合を示し、〇印で示したプロットは、比較例として、プラズマＣＶＤ法（ＰＥＣＶＤ：Plasma Enhanced CVD）によりＳｉＮ膜を成膜した場合を示している。各成膜方法で用いた成膜条件は、下記の通りである。なお、図８においてシラン流量を大きくすると膜の屈折率が大きくなる。
【００７３】
（触媒ＣＶＤ法によるＳｉＮ膜の成膜条件）
堆積したＳｉＮ膜の膜厚：５０ｎｍ、
ガス圧（チャンバ内の圧力）：４．０Ｐａ、
基板温度：２５０℃、
タングステンワイヤ温度：１６５０℃、
アンモニア流量：０．２リットル／分、
シラン流量：０．００１〜０．００３リットル／分
【００７４】
（プラズマＣＶＤ法によるＳｉＮ膜の成膜条件）
堆積したＳｉＮ膜の膜厚：５０ｎｍ、
ＲＦパワー：１９０ｍＷ、
ガス圧（チャンバ内の圧力）：５０Ｐａ、
基板温度：２５０℃、
窒素流量：０．２８リットル／分、
シラン流量：０．００４〜０．００８リットル／分
【００７５】
なお、図８において、プラズマＣＶＤ法による場合の膜組成は、供給するシランの流量を変化させることにより変化させた。
【００７６】
図８からわかるように、上記成膜条件の下で触媒ＣＶＤ法によりＳｉＮ膜を形成した場合において、堆積された膜の屈折率が約１．９６より大きい場合には、熱処理前後のエネルギーシフト量が小さく、１．９６よりも小さい場合には、エネルギーシフト量が大きい。このことは、堆積された膜の屈折率が約１．９６より大きい場合には保護膜１０として機能し、１．９６よりも小さい場合には混晶化促進膜１２として機能していることを意味している。
【００７７】
この知見にもとづき、本実施形態においては、ＳｉＮｘ１保護膜１０を形成する場合にはｆＮＨ３＝０．２リットル／分、ｆＳｉＨ４＝２．５×１０−３リットル／分とし、また、ＳｉＮｘ２混晶化促進膜１２を形成する場合にはｆＮＨ３＝０．２リットル／分、ｆＳｉＨ４＝２．０×１０−３リットル／分とした。チャンバ内の圧力は、いずれの誘電体膜を形成する場合においても、４．０Ｐａとした。このとき、保護膜及び混晶化促進膜の屈折率を測定したところ、それぞれ２．０２、１．９４であった。
【００７８】
なお、形成されるＳｉＮｘの組成と原料ガス流量との関係は、触媒ＣＶＤ装置ごと、あるいは成膜条件（成膜時のガス圧、基板温度、タングステンワイヤ温度など）ごとに異なる場合があるので、触媒ＣＶＤ装置や成膜条件ごとにＳｉＮｘの組成を屈折率測定などによりチェックすることが望ましい。
【００７９】
たとえば、発明者は、上記と同様にして、成膜時のガス圧を２．０Ｐａに設定してＳｉＮ膜を成膜したときは、屈折率が２．０７となる組成付近を境として、これよりもＳｉの多い組成（屈折率＞２．０７）では高密度の保護膜として機能し、Ｓｉの少ない組成（屈折率＜２．０７）では低密度の混晶化促進膜として機能することを見出した。このように、触媒ＣＶＤ装置や成膜条件ごとに、得られた膜が保護膜として機能するかあるいは混晶化促進膜として機能するかの境界の組成について条件出しを行い、これを基準として原料ガス流量を調整することによって、保護膜と混晶化促進膜とを作り分けることができる。
【００８０】
なお、このように、成膜条件で決まる所定の原料ガス流量を境にして、堆積された膜が保護膜として機能するか混晶化促進膜として機能するかが決定される原因については、必ずしも完全には解明されていないが、発明者は、この点に関し、次のように考えている。すなわち、触媒ＣＶＤ法によってシラン流量を変化させて種々の組成の誘電体膜（ＳｉＮX膜）を形成した場合、シラン流量が多い場合には膜中に取り込まれるＳｉが多く密度の高い膜になり、シラン流量が少ない場合には密度の低い膜になる。密度の低い誘電体膜では、骨格原子間隔が広いと考えられ、したがってこれを半導体結晶上に形成し、熱処理をした場合には、半導体結晶から誘電体膜の方にIII 族であるＧａ原子が吸収されやすい。すなわち、原子の抜けにより半導体結晶内に原子空孔が生じやすい。
【００８１】
これに対し、密度の高い誘電体膜では、骨格原子間隔が狭いと考えられ、したがってこれを半導体結晶上に形成し、熱処理をしても、半導体結晶から誘電体膜の方にＧａ原子が吸収されることは少ない。すなわち、半導体結晶内に原子空孔が生じにくい。
【００８２】
このような性質の違いにより、密度の高い誘電体膜は量子井戸の混晶化に対する保護膜として機能し、密度の低い膜は促進膜として機能する。
【００８３】
そして、膜の密度の大小の測定は一般には困難であるが、屈折率を測定することによって判別することができる。本実施形態例では、図８に示したように、屈折率が成膜条件に依存して決まる所定値よりも大きい場合には保護膜として、該所定値よりも小さい場合には混晶化促進膜として、それぞれ機能すると判別できることを見出した。
【００８４】
また、膜中に含まれるＳｉの組成比が、当該誘電体膜におけるＳｉの化学量論的組成比よりも大きい場合には、密度の大きい保護膜として機能し、Ｓｉの組成比が、当該誘電体膜におけるＳｉの化学量論的組成比よりも小さい場合にはも密度の小さい混晶化促進膜として機能する。
【００８５】
さらに、誘電体膜中に取り込まれる水素原子の量に着目すると、水素が多いほど骨格原子間隔が広く、これを半導体結晶上に形成し、熱処理をした場合には、半導体結晶から誘電体膜の方にＧａ原子が吸収されやすい。すなわち、半導体結晶内に原子空孔が生じやすい。これに対して、水素が少ない膜では、骨格原子間隔が狭く、したがってこれを半導体結晶上に形成し、熱処理をしても、半導体結晶から誘電体膜の方にＧａ原子が吸収されることは少ない。すなわち、半導体結晶内に原子空孔が生じにくい。したがって、膜中の水素濃度が低い誘電体膜は保護膜として、高い膜は促進膜として機能する。
【００８６】
なお、図８からわかるように、触媒ＣＶＤ法を使用した場合の方が、プラズマＣＶＤ法を用いて成膜した場合と比較して、成膜条件に応じて決まる基準値を境に熱処理前後におけるエネルギーシフト量が、より急峻に変化する。これは、触媒ＣＶＤ法では、緻密な膜を形成しやすいので、膜の密度差を利用して保護膜と混晶化促進膜とを作り分けることに適しているからであると考えられる。もっとも、緻密な膜がある程度確実に得られる成膜条件を用いれば、触媒ＣＶＤ法以外の他の成膜方法によっても本発明を適用することはできる。
【００８７】
また、触媒ＣＶＤ法により、窓部が形成されない領域にＳｉＮｘ１保護膜１０を形成したため、ＳｉＮｘ１保護膜１０が緻密で低応力となり、混晶化熱処理中における半導体表面からのＡｓ等の原子の脱離を十分に阻止することができる。よって、本発明によれば、Ａｓの脱離により生じたピットがコンタクト層９の表面荒れを引き起こすといった問題が生じることがないので、上部電極２１とのコンタクトが良好となる。更に、ピットが転位欠陥となってレーザ動作中に活性層まで伝播することがないので、長期信頼性に優れた半導体レーザを得ることができる。
【００８８】
また、従来のように混晶化促進膜としてＳｉＯ２を用いるのではなく、触媒ＣＶＤ法により作製されたＳｉＮｘ膜を用いることにより得られる主な利点を、実験結果を取り入れながら以下に説明する。
【００８９】
（触媒ＣＶＤ法によるＳｉＮｘ混晶化促進膜を用いる利点：１） 本実施形態では、混晶化促進膜として、従来のＳｉＯ２ではなくＳｉＮｘを用いたため、半導体結晶中への酸素の混入が起こらずに済む。すなわち、半導体結晶表面に形成されたＳｉＯ２膜から酸素原子が半導体層中に拡散し、結晶欠陥となって長期信頼性を低下させる原因となっていたところ、ＳｉＮｘはそもそも酸素を含まないから、酸素の問題は少ない。
【００９０】
（触媒ＣＶＤ法によるＳｉＮｘを用いる利点：２） 本実施形態において、ＳｉＮｘ１保護膜１０を混晶化を行わない領域のみにパターニングする際、ＳｉＮｘ１保護膜１０をＣＦ４を用いた反応性イオンエッチングによりエッチングして半導体レーザの端部のコンタクト層９を露出させるが（図２（ｂ））、この後にＳｉＮｘ２混晶化促進膜１２を堆積した場合のコンタクト層９とＳｉＮｘ２混晶化促進膜１２との界面は、混晶化促進膜１２の堆積に触媒ＣＶＤ法を用いているため非常に良好となる。これは、触媒ＣＶＤ法においては、水素ラジカルによりコンタクト層９の表面エッチングが起こり、クリーニング効果が得られるためと考えられる。一方、フッ素によるエッチング処理を受けたコンタクト層９上に、従来よく用いられる方法、たとえばプラズマＣＶＤ法やＥＢ蒸着等により混晶化促進膜を形成した場合は、ＳｉＮｘ２混晶化促進膜１２の下部にあるコンタクト層９表面にピット状の荒れが生じる場合がある。
【００９１】
このことを確認するために、以下の実験を行った。本実施形態に示したものと同様なレーザ構造のエピタキシャルウエハを用いて、以下の２種類の試料Ａ、Ｂを作製した。
試料Ａは、半導体層表面にＣＦ４を用いたＲＩＥ処理を行った後にＥＢ蒸着法によりＳｉＯ２膜を形成したものである。そのＳｉＯ２膜は、基板温度を１８０℃に設定して、膜厚２０ｎｍの膜厚に形成された。また、試料Ｂは、半導体層表面にＣＦ４を用いたＲＩＥを行ったのちに、触媒ＣＶＤ法によりＳｉＮｘ膜を形成した。ＳｉＮｘ膜は、シラン流量ｆＳｉＨ４＝２×１０−３リットル／分として、５０ｎｍの膜厚に形成された。これらの試料Ａ、Ｂについて、半導体層表面に発生したピットの数を計測したところ、試料Ａについては３０００個／ｃｍ２であり、試料Ｂについては５００個／ｃｍ２以下と少なかった。また、試料Ｂの作製において、ＳｉＨ４流量を変えてもピット数が増加することはなかった。
【００９２】
このように、触媒ＣＶＤ法により誘電体膜を形成することで、誘電体膜下部にある化合物半導体層の表面に生じるピット数を低く抑えることができる。これにより、半導体レーザ素子の信頼性が確保されることが期待できる。
【００９３】
なお、本実施形態においては、誘電体膜の形成順序として、半導体レーザ表面において混晶化される領域を除いた領域に保護膜を形成したのちに、少なくとも混晶化される領域を覆う混晶化促進膜を形成する場合について説明した。このように、高密度の保護膜の上に低密度の混晶化促進膜を形成することは、保護膜の成膜時に膜中に吸収されたガスが、混晶化熱処理中に低密度の混晶化促進膜を通じて効率的に外部に放出されるという点で有利である。
【００９４】
一方、誘電体膜の形成順序は上記の順序に限られず、逆としてもよい。すなわち、図９のように、混晶化促進膜を先に形成し、その後これを上部から覆い、かつ混晶化される領域を覆うように保護膜を形成する場合は、熱処理中に密度の小さい混晶化促進膜中に外部から熱処理炉内の雰囲気中に存在するＧａなどの不純物が溶け込んで拡散することがない。そうすると、混晶化促進膜が熱処理中に半導体層から吸収するＧａの量の変動が抑えられるので、混晶化促進膜としての機能が安定する点で有利である。
【００９５】
また、本実施形態においては、保護膜および混晶化促進膜をＳｉＮｘとしたが、半導体結晶中の構成原子を吸収して当該半導体結晶内に原子空孔を生じさせることができ、かつ、堆積される膜の密度を成膜条件によって制御できるものであれば、他の種類の誘電体膜であってもよいことは言うまでもない。また、これらの誘電体膜の形成方法も触媒ＣＶＤ法に限られるものではなく、堆積される膜の密度が制御可能な成膜条件を用いる限り、たとえばプラズマＣＶＤ法やＥＢ蒸着法、スピンコート法なども利用可能である。
【００９６】
[電流非注入構造]
次に、図４（ｂ）に示されるように、本発明の一つの局面における製造方法により形成される電流非注入構造は、上部クラッド層６中の端面近くに、上部クラッド層６と逆の導電型を有する長さＬｎの層を有している。この電流非注入構造においては、窓部の長さＬｗは１０μｍ、電流非注入層８の長さＬｎは、窓部の長さＬｗよりも長い、２０μｍである。電流非注入層８により、半導体レーザに供給される電流は、混晶化熱処理により原子空孔が導入された領域に注入されないため、結晶品質の劣化が防止され、半導体レーザ素子の信頼性が向上する。また、端面付近における非発光再結合が抑制され、混晶化による窓構造と相まって、ＣＯＤの防止に更に効果的となる。なお、ＬｎをＬｗ＋１０μｍよりも長くすると、活性層領域に十分に電流が注入されない場合がある。このため、電流非注入層８の長さＬｎは、半導体レーザ素子の端部から測った混晶化する部分（窓部）の長さをＬｗとして、Ｌｗ＋１０μｍ以下であることが好ましい。なお、Ｌｎ＜Ｌｗの関係にあってもよい。ここで、Ｌｎ、Ｌｗの長さは、共振器長方向の長さである。
【００９７】
また、電流非注入層８は、横方向に光を閉じ込めるための低屈折率層をかねるため、ストライプ状の共振器の長手方向両側の領域にも連続して形成される。よって、電流非注入層８を形成するための一回のマスクパターニングで、導波モードの横閉じ込め構造と電流非注入構造とを一度に作製することができる。
【００９８】
このような電流非注入構造は、図１及び図５に示すように、多重量子井戸活性層４ｂ上に形成された上部キャリアブロック層４ａの上部に上部光導波層５を途中まで積層した後、ストライプ状の半導体層（電流非注入層）８を、のちに半導体レーザ素子の端面となるべき位置から中央方向に長さＬｎの位置までの領域（図１（ａ）参照）及びストライプ状の共振器の長手方向両側の領域（図５（ａ）参照）に選択的に堆積させ、しかる後に残りの上部光導波層５を積層して上記半導体層８を埋め込むことによって形成される。ここにおいて、電流非注入層８の導電型は、これを埋め込む上部導波層５の導電型とは反対のものとする。
【００９９】
なお、上記説明においては、上部光導波層５に上部導波層５と反対の導電型を有する半導体層８を埋め込むこととしたが、電流非注入構造は、下部導波層３内に下部導波層３と反対の導電型を有する半導体層を埋め込むことにより形成してもよいし、上部導波層５及び下部導波層３の両方にそれぞれの導電型と逆の導電型を有する半導体層を埋めこむことにより形成してもよい。
【０１００】
[ＤＣＨ構造]
また、本発明の一つの局面における製造方法により形成されるＤＣＨ構造は、導波領域中にキャリアブロック層を有する。一方、従来から高出力半導体レーザ素子としては、分離閉じ込めヘテロ（ＳＣＨ）構造がよく用いられている。図１０（ａ）（ｂ）に、両構造について禁制帯幅分布（左側の縦軸）および屈折率分布（右側の縦軸）を示す。
図１０（ａ）はＳＣＨ構造のものであり、活性層４’を挟んで光導波層３’、５’を備えている。図１０（ｂ）は、本実施形態の半導体レーザ素子が採用するＤＣＨ構造のものである。なお、活性層４、４’における量子井戸構造内部の各層の禁制帯幅および屈折率分布形状は省略されている。
【０１０１】
ＤＣＨ構造から出射されるレーザ光の導波モードはＳＣＨ構造に比べてガウス型に近く、クラッド層への光のしみ出しが小さいので、同じ発振波長と放射角度を持つようにレーザを設計した場合、ＤＣＨ構造におけるレーザ構造全体の膜厚（図１０（ｂ）のＬ２）をＳＣＨ構造の場合の全体の膜厚（図１０（ａ）のＬ１）に比べて薄くすることができる。よって、原子空孔の拡散による多重量子井戸層の混晶化の結果形成される窓構造を有する半導体レーザ素子では、ＤＣＨ構造を採用することにより、混晶化に必要な原子空孔の拡散長さを短くできる。このため、混晶化熱処理をより低い温度で行うことができ、混晶化熱処理がレーザ結晶性に与えるダメージを最小限に抑えることができる。
【０１０２】
また、ＳＣＨ構造では、キャリアを活性層に効率よく閉じ込めるために光導波層３’のＡｌ組成比をある程度高くする必要があった。これに対し、ＤＣＨ構造では、キャリアブロック層４ａ、４ｃがキャリアを閉じ込める役割を担うため、光導波層３のＡｌ組成比を高くする必要はなく、光導波層３をＧａＡｓで構成してもよい。光導波層をＧａＡｓで構成すると、高Ａｌ組成比のＡｌＧａＡｓ層で起こり易かった再成長界面への酸素の蓄積が抑制されるため、再成長界面におけるポテンシャルバリアの形成が抑えられ、動作電圧の上昇を避けることができる。また、再成長界面における酸素の蓄積抑制により、非発光再結合が抑制され、長期信頼性に優れた半導体レーザ素子となる。
【０１０３】
かかるＤＣＨ構造は、図１及び図５に示すように、多重量子井戸活性層４ｂと上部光導波層５との間、及び多重量子井戸活性層４ｂと下部光導波層３との間に、それぞれ光導波層５、３の各禁制帯幅以上の禁制帯幅を有する上部キャリアブロック層４ａ及び下部キャリアブロック層４ｃを積層することによって形成される。
【０１０４】
（実施例）
直径２インチのＧａＡｓ基板上に、図１（ｂ）に示すような、半導体積層構造を形成した。この積層構造は、ｎ−ＧａＡｓ基板１上に膜厚２．４μｍのｎ−Ａｌ０．０８Ｇａ０．９２Ａｓ下部クラッド層２、膜厚０．４８μｍのｎ−ＧａＡｓ下部導波層３、膜厚０．０３５μｍのｎ−Ａｌ０．４Ｇａ０．６Ａｓ下部キャリアブロック層４ｃ、膜厚０．０１μｍのＩｎ０．１４Ｇａ０．８６Ａｓ量子井戸層を二層含む多重量子井戸活性層４ｂ、膜厚０．０３５μｍのｐ−Ａｌ０．４Ｇａ０．６Ａｓ上部キャリアブロック層４ａ、膜厚０．４５μｍの上部導波層５、膜厚０．８μｍのｐ−Ａｌ０．３２Ｇａ０．６８Ａｓ上部クラッド層６、膜厚０．３μｍのｐ−ＧａＡｓコンタクト層９を順次積層してなるものである。上部導波層５には、所定の間隔で膜厚０．０５５μｍのストライプ状のｎ−Ａｌ０．３２Ｇａ０．６８Ａｓ層８が埋めこまれている。このような積層構造を有する半導体基板について、フォトルミネッセンスピーク波長を測定したところ、バンドギャップエネルギーに換算して１．２７６ｅＶであった。
【０１０５】
次に、図２（ａ）に示すように、コンタクト層９の上面全体に触媒ＣＶＤ法を用いて厚さ５０ｎｍのＳｉＮｘ１保護膜１０を成膜した。触媒ＣＶＤ法による成膜は、チャンバ内の圧力を４．０Ｐａ、基板温度を２５０℃、タングステンワイヤ温度を１６５０℃とし、原料ガスとしてアンモニアを０．２リットル／分、シランを０．００２５リットル／分の流量で、それぞれ供給することにより行った。堆積されたＳｉＮｘ１保護膜１０の屈折率をエリプソメータで測定したところ、２．０２であった。
【０１０６】
しかる後に、フォトリソグラフィを用いてＳｉＮｘ１保護膜１０の上面にレジストパターニングを行い、半導体素子の端部以外の領域を覆うレジストマスク１１を形成した。このレジストマスク１１を用いて四フッ化炭素（ＣＦ４）を用いた反応性イオンエッチング（ＲＩＥ：reactive ion etching）によるＳｉＮｘ１保護膜１０のエッチングを行った後に、レジストマスク１１を有機溶剤により除去した（図２（ｂ））。これにより、コンタクト層９の一部が露出した。
【０１０７】
つぎに、露出したコンタクト層９とＳｉＮｘ１保護膜１０の上面全体に触媒ＣＶＤ法を用いて厚さ２５ｎｍのＳｉＮｘ２混晶化促進膜１２を成膜した（図２（ｃ））。触媒ＣＶＤ法による成膜は、チャンバ内の圧力を４．０Ｐａ、基板温度を２５０℃、タングステンワイヤ温度を１６５０℃とし、原料ガスとしてアンモニアを０．２リットル／分、シランを０．００２リットル／分の流量で、それぞれ供給することにより行った。堆積されたＳｉＮｘ２混晶化促進膜１２の屈折率をエリプソメータで測定したところ、１．９４であった。
【０１０８】
次に、この半導体基板を図６に示すように、石英トレー１４内に設置されたシリコンカーバイド（ＳｉＣ）製の台座１５上に載置し、窒素（Ｎ２）ガス雰囲気中において、石英トレー１４の下部に配置されたランプヒータ１６によって温度９３０℃で３０秒間加熱した後、ＳｉＮｘ１保護膜１０およびＳｉＮｘ２混晶化促進膜１２をフッ酸により除去した（図３（ｂ））。このとき、ＳｉＮｘ１保護膜１０、およびＳｉＮｘ２混晶化促進膜１２が形成されていた部分において、フォトルミネッセンスピーク波長を測定し、熱処理前に測定されたフォトルミネッセンスピーク波長と比較したところ、ＳｉＮｘ１保護膜１０が形成されていた部分ではバンドギャップエネルギーに換算して約５ｍｅＶ程度以下のシフト（短波長化）であったのに対して、ＳｉＮｘ２混晶化促進膜１２が形成されていた部分では、約３５ｍｅＶ程度のシフトが認められた。
【０１０９】
次に、ストライプ状に埋めこまれたｎ−Ａｌ０．３２Ｇａ０．６８Ａｓ層８の略中央部にてＧａＡｓ基板を劈開し（図４（ａ））、複数のレーザバーとした。そして、出射端面側となるべき劈開面に低反射膜２３を、反対側の劈開面に高反射膜２４をコーティングした（図４（ｂ））。最後に、各レーザバーを所定間隔で分割し、個々の半導体レーザ素子を得た。
【０１１０】
このようにして作製された半導体レーザ素子について、電流光出力特性（光出力の注入電流依存性）を測定した。これを図１１に示す。なお、比較例として、窓構造を有しない半導体レーザ素子についても、電流光出力特性を測定した。図１１のカーブＬ２に示すように、窓構造を有しない半導体レーザ素子では、注入電流があるレベルに達すると、ＣＯＤにより光出力が突然ゼロとなった。一方、本実施例の製造方法によって作成された半導体レーザ素子においては、ＣＯＤは起こらず、熱飽和による光出力の減少のみが観察された。
【０１１１】
更に、この半導体レーザ素子は、その製造工程において、混晶化熱処理に伴う半導体表面からのＡｓ抜けが解消されたこと、混晶化熱処理中の酸素の混入がないこと、電流非注入構造の採用およびＤＣＨ構造の採用といった特徴を有するため、優れた長期信頼性を示すものである。
【０１１２】
なお、上記説明では、０．９８μｍ帯の半導体レーザ素子について本発明に係る製造方法を適用した場合について説明をしたが、本発明の製造方法は、他の波長帯の半導体レーザ素子にも適用できる。また、半導体レーザ素子は横シングルモード発振又は横マルチモード発振するものいずれの場合であっても、本発明の製造方法が適用可能であることは言うまでもない。さらに、上記説明では、単一の発光ストライプを有する半導体レーザ素子についてされているが、本発明が複数の発光ストライプを配列したアレイレーザについて適用できることも、言うまでもない。
【０１１３】
また、上記説明では、多重量子井戸層を有する半導体レーザについて説明したが、単一量子井戸層を有する半導体レーザを形成する場合に、本発明の製造方法を使用して窓構造を形成し、ＣＯＤを防止するようにしてもよい。
さらに、本発明の製造方法は、半導体素子にＣＯＤを防止するための窓構造を形成する場合に限らず、より一般に半導体素子のうち特定の部分の化合物半導体層のエネルギーバンドギャップを広げるために使用することができる。たとえば、混晶化促進膜を、コンタクト層９のうち活性層４ｂの電流注入領域の両側の領域の上に形成し、熱処理を行なえば、当該活性層４ｂの両側の領域が混晶化して屈折率が小さくなるので、その混晶化した部分と活性層とからなる横方向の屈折率分布により、光の横方向閉じ込めの機能を発揮させることができるようになる。
【特許請求の範囲】
【請求項１】
半導体基板上に、量子井戸活性層からなる活性層を少なくとも含む所定の半導体層を積層する第１のステップと、
前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、
前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも低い密度を有する第２の誘電体膜を形成する第３のステップと、
前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、
前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むこと
を特徴とする半導体素子の製造方法。
【請求項２】
半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、
前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、
前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体よりも低い屈折率を有する第２の誘電体膜を形成する第３のステップと、
前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、
前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むこと
を特徴とする半導体素子の製造方法。
【請求項３】
前記第１の誘電体膜の屈折率が前記第１の誘電体膜及び前記第２の誘電体膜の成膜条件に依存して決定される所定値以上であり、前記第２の誘電体膜の屈折率が該所定値未満であること
を特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、
前記半導体層表面の第１の部分にシリコンを含む第１の誘電体膜を形成する第２のステップと、
前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体よりもシリコン組成比が低い第２の誘電体膜を形成する第３のステップと、
前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、
前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むこと
を特徴とする半導体素子の製造方法。
【請求項５】
前記第１の誘電体膜のシリコン組成比は該誘電体膜の化学量論的組成比よりも大きく、前記第２の誘電体膜のシリコン組成比は該誘電体膜の化学量論的組成比よりも小さいことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、
前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、
前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第一の誘電体膜よりも膜中の水素濃度が高い第２の誘電体膜を形成する第３のステップと、
前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、
前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むこと
を特徴とする半導体素子の製造方法。
【請求項７】
前記第１の誘電体膜と前記第２の誘電体膜が、窒化シリコン膜であることを特徴とする請求項１〜請求項６のいずれか一つに記載の半導体素子の製造方法。
【請求項８】
前記第２のステップは、チャンバー内において前記第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第１の部分を暴露するサブステップとを含み、
前記第３のステップは、前記チャンバー内において前記第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第２の部分を暴露するサブステップとを含むこと
を特徴とする、請求項１〜請求項７のいずれか一つに記載の半導体素子の製造方法。
【請求項９】
前記第２のステップは、チャンバー内において前記第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第１の部分を暴露するサブステップとを含み、
前記第３のステップは、前記チャンバー内において前記第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第２の部分を暴露するサブステップとを含み、
前記第１および第２の前駆体は、窒素およびシリコンを含む化合物、または窒素化合物とシリコン化合物との混合物であること
を特徴とする、請求項１〜請求項７のいずれか一つに記載の半導体素子の製造方法。
【請求項１０】
前記第１の前駆体および前記第２の前駆体はシラン及びアンモニアを含み、前記第１の前駆体中のシラン含有量は、前記第２の前駆体中のシラン含有量よりも大きいこと
を特徴とする請求項８または請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第２のステップおよび前記第３のステップは、触媒ＣＶＤ法により前記第１の前駆体および前記第２の前駆体を分解反応させるサブステップを含むこと、
を特徴とする、請求項８〜請求項１０のいずれか一つに記載の半導体素子の製造方法。
【請求項１２】
前記第１のステップは、前記量子井戸層の積層方向の少なくとも一方側に光導波層を積層するサブステップと、前記第２の部分の下部における前記光導波層中に、前記光導波路層の導電型と逆の導電型の半導体層を埋め込むサブステップとを含むこと
を特徴とする、請求項１〜請求項１１のいずれか一つに記載の半導体素子の製造方法。
【請求項１３】
前記第１のステップは、
前記量子井戸層の積層方向両側に、該量子井戸層の禁制帯幅以上の禁制帯幅を有する光導波層をそれぞれ積層するサブステップと、
前記量子井戸層と前記光導波層とからなる積層構造の積層方向両側に、該光導波層の禁制帯幅以上の禁制帯幅を有するクラッド層をそれぞれ積層するサブステップと、
前記量子井戸層と前記光導波層との間に、前記光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層を積層するサブステップとを含むこと
を特徴とする、請求項１〜請求項１１のいずれか一つに記載の半導体素子の製造方法。
【請求項１４】
前記第１のステップは、単一又は多重の量子井戸構造のいずれかを積層することを含むことを特徴とする請求項１〜請求項１３のいずれか一つに記載の半導体素子の製造方法。
【請求項１】
半導体基板上に、量子井戸活性層からなる活性層を少なくとも含む所定の半導体層を積層する第１のステップと、
前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、
前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体膜よりも低い密度を有する第２の誘電体膜を形成する第３のステップと、
前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、
前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むこと
を特徴とする半導体素子の製造方法。
【請求項２】
半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、
前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、
前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体よりも低い屈折率を有する第２の誘電体膜を形成する第３のステップと、
前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、
前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むこと
を特徴とする半導体素子の製造方法。
【請求項３】
前記第１の誘電体膜の屈折率が前記第１の誘電体膜及び前記第２の誘電体膜の成膜条件に依存して決定される所定値以上であり、前記第２の誘電体膜の屈折率が該所定値未満であること
を特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、
前記半導体層表面の第１の部分にシリコンを含む第１の誘電体膜を形成する第２のステップと、
前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第１の誘電体よりもシリコン組成比が低い第２の誘電体膜を形成する第３のステップと、
前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、
前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むこと
を特徴とする半導体素子の製造方法。
【請求項５】
前記第１の誘電体膜のシリコン組成比は該誘電体膜の化学量論的組成比よりも大きく、前記第２の誘電体膜のシリコン組成比は該誘電体膜の化学量論的組成比よりも小さいことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
半導体基板上に、少なくとも量子井戸活性層を含む所定の半導体層を積層する第１のステップと、
前記半導体層表面の第１の部分に第１の誘電体膜を形成する第２のステップと、
前記半導体層表面の第２の部分に前記第１の誘電体膜と同一の材料からなり、前記第一の誘電体膜よりも膜中の水素濃度が高い第２の誘電体膜を形成する第３のステップと、
前記半導体層、前記第１の誘電体膜及び前記第２の誘電体膜を含んでなる積層体を熱処理して前記第２の誘電体膜下部の前記量子井戸層を混晶化する第４のステップと、
前記積層体を前記第２の部分の略中央部でへき開する第５のステップとを含むこと
を特徴とする半導体素子の製造方法。
【請求項７】
前記第１の誘電体膜と前記第２の誘電体膜が、窒化シリコン膜であることを特徴とする請求項１〜請求項６のいずれか一つに記載の半導体素子の製造方法。
【請求項８】
前記第２のステップは、チャンバー内において前記第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第１の部分を暴露するサブステップとを含み、
前記第３のステップは、前記チャンバー内において前記第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第２の部分を暴露するサブステップとを含むこと
を特徴とする、請求項１〜請求項７のいずれか一つに記載の半導体素子の製造方法。
【請求項９】
前記第２のステップは、チャンバー内において前記第１の誘電体膜の第１の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第１の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第１の部分を暴露するサブステップとを含み、
前記第３のステップは、前記チャンバー内において前記第２の誘電体膜の第２の前駆体が通過する経路上に熱源を配置し、該熱源の存在下で前記第２の前駆体を分解反応させるサブステップと、前記チャンバ内で前記半導体素子の前記第２の部分を暴露するサブステップとを含み、
前記第１および第２の前駆体は、窒素およびシリコンを含む化合物、または窒素化合物とシリコン化合物との混合物であること
を特徴とする、請求項１〜請求項７のいずれか一つに記載の半導体素子の製造方法。
【請求項１０】
前記第１の前駆体および前記第２の前駆体はシラン及びアンモニアを含み、前記第１の前駆体中のシラン含有量は、前記第２の前駆体中のシラン含有量よりも大きいこと
を特徴とする請求項８または請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第２のステップおよび前記第３のステップは、触媒ＣＶＤ法により前記第１の前駆体および前記第２の前駆体を分解反応させるサブステップを含むこと、
を特徴とする、請求項８〜請求項１０のいずれか一つに記載の半導体素子の製造方法。
【請求項１２】
前記第１のステップは、前記量子井戸層の積層方向の少なくとも一方側に光導波層を積層するサブステップと、前記第２の部分の下部における前記光導波層中に、前記光導波路層の導電型と逆の導電型の半導体層を埋め込むサブステップとを含むこと
を特徴とする、請求項１〜請求項１１のいずれか一つに記載の半導体素子の製造方法。
【請求項１３】
前記第１のステップは、
前記量子井戸層の積層方向両側に、該量子井戸層の禁制帯幅以上の禁制帯幅を有する光導波層をそれぞれ積層するサブステップと、
前記量子井戸層と前記光導波層とからなる積層構造の積層方向両側に、該光導波層の禁制帯幅以上の禁制帯幅を有するクラッド層をそれぞれ積層するサブステップと、
前記量子井戸層と前記光導波層との間に、前記光導波層の各禁制帯幅以上の禁制帯幅を有するキャリアブロック層を積層するサブステップとを含むこと
を特徴とする、請求項１〜請求項１１のいずれか一つに記載の半導体素子の製造方法。
【請求項１４】
前記第１のステップは、単一又は多重の量子井戸構造のいずれかを積層することを含むことを特徴とする請求項１〜請求項１３のいずれか一つに記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【国際公開番号】ＷＯ２００５／０５７７４４
【国際公開日】平成１７年６月２３日（２００５．６．２３）
【発行日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願番号】特願２００５−５１６２３８（Ｐ２００５−５１６２３８）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１８６９５
【国際出願日】平成１６年１２月１５日（２００４．１２．１５）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【出願人】（０００００５８８７）三井化学株式会社 (2,318)
【Ｆターム（参考）】
【国際公開日】平成１７年６月２３日（２００５．６．２３）
【発行日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１８６９５
【国際出願日】平成１６年１２月１５日（２００４．１２．１５）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【出願人】（０００００５８８７）三井化学株式会社 (2,318)
【Ｆターム（参考）】
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