半導体素子破壊装置
【課題】容易であり且つ確実に記憶装置又は機器に搭載された半導体素子を破壊できる半導体素子破壊装置の提供を目的とする。
【解決手段】半導体素子破壊装置１は、制御回路７を中心として、高電圧発生回路２と、表示装置５と、電源回路９と、昇降装置２３と、ロック装置４０とが制御回路７にそれぞれ接続されている。高電圧発生回路２は、半導体素子破壊装置１の主要となる高電圧パルスを生成可能な回路である。高電圧発生回路２には、一対の放電端子３,４が接続されており、放電端子３と放電端子４間に記憶装置又は機器を位置させた状態で高電圧パルスを放電可能である。
【解決手段】半導体素子破壊装置１は、制御回路７を中心として、高電圧発生回路２と、表示装置５と、電源回路９と、昇降装置２３と、ロック装置４０とが制御回路７にそれぞれ接続されている。高電圧発生回路２は、半導体素子破壊装置１の主要となる高電圧パルスを生成可能な回路である。高電圧発生回路２には、一対の放電端子３,４が接続されており、放電端子３と放電端子４間に記憶装置又は機器を位置させた状態で高電圧パルスを放電可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子破壊装置に関し、さらに詳細には、記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能なフラッシュメモリやメモリセル（フラッシュメモリ含む）を搭載したマイクロコントローラは、各々半導体素子（半導体デバイス）で構成されたものであり、多種多様な機器に用いられている。例えば、コンパクトフラッシュ（サンディスク株式会社の登録商標）やＳＤメモリーカード（パナソニック株式会社、サンディスク株式会社、株式会社東芝の登録商標）、ＳＳＤ（Solid State Drive）等の記憶装置や、パーソナルコンピュータやデジタルカメラ、携帯電話端末等のデジタル機器にも用いられている。
【０００３】
フラッシュメモリは、ＭＯＳ（Metal Oxide Semiconductor）技術を用いたメモリであり、トンネル酸化膜と呼ばれる酸化膜に覆われたフローティングゲートに電子を注入して負に帯電させることで記憶を保持でき、注入した電子を抜くことで記憶内容を消去できる静的記憶装置である。フラッシュメモリも磁気記録媒体と同様に、情報の漏えいを防止することが課題となっている。特許文献１には、フラッシュメモリを搭載した情報機器におけるデータ消去方法が開示されている。特許文献１に記載されたデータ消去方法では、物理ブロックに記憶されているデータを消去するコマンドを発行して、物理ブロックのセルに蓄積されている電荷を除去することにより、データの完全消去が可能とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２２７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載されたデータ消去方法は、フラッシュメモリを搭載した情報機器をリユースすることを目的としているため、データを消去するだけである。ところが、最近のデータ復元技術においては、フラッシュメモリからデータを消去しただけでは、消去前のデータが復元される恐れがある。そのため、特許文献１に記載されたデータ消去方法では、情報が漏えいすることが懸念される。そのため、電動ドリル等を用いてフラッシュメモリ等を物理的に破壊する方法も考えられるが、手間が掛かり面倒である。
【０００６】
そこで、本発明は、容易であり且つ確実に記憶装置又は機器に搭載された半導体素子を破壊できる半導体素子破壊装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための請求項１に記載の発明は、記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置において、高電圧発生回路と、少なくとも一対の放電端子を有し、前記高電圧発生回路は前記放電端子間に前記記憶装置又は機器を位置させた状態で高電圧パルスを放電可能であり、前記一対の放電端子の内、一方の放電端子は多数の導体が集合して配置されたものであることを特徴とする半導体素子破壊装置である。
【０００８】
本発明で採用する半導体素子破壊装置は、一対の放電端子間に記憶装置又は機器を位置させた状態で高電圧パルスを放電可能な高電圧発生回路を有している。一対の放電端子の内、少なくとも一方の放電端子は多数の導体が集合して配置されたものである。つまり、多数の導体から複数の高電圧パルスを放電可能である。複数の高電圧パルスとは、例えば、略シャワー状のパルス電圧である。略シャワー状のパルス電圧は、点ではなく面に対して電圧を印加可能であるため、記憶装置又は機器に搭載された半導体素子の略全体を破壊可能である。すなわち、電動ドリル等による物理的な破壊に比べて容易であり、且つ確実に半導体素子を破壊できる。
【０００９】
請求項２に記載の発明は、前記一対の放電端子の内、他方の放電端子は、略面状の導体から成ることを特徴とする請求項１に記載の半導体素子破壊装置である。
【００１０】
本発明で採用する半導体素子破壊装置では、一対の放電端子の内、他方の放電端子が略面状の導体から成る。他方の放電端子は、一方の放電端子から放電される複数の高電圧パルスをより誘導し易い。つまり、略面状の放電端子を記憶装置又は機器の近傍に配置することで、複数の高電圧パルスを確実に記憶装置又は機器に放電することが可能となる。
【００１１】
請求項３に記載の発明は、前記高電圧パルスは、１８〜５０ｋＶの高電圧パルスであることを特徴とする請求項１又は２に記載の半導体素子破壊装置である。
【００１２】
本発明で採用する半導体素子破壊装置では、高電圧パルスを１８〜５０ｋＶとしている。この高電圧パルスは、記憶装置又は機器に搭載された半導体素子を確実に破壊することが可能な電圧である。
【００１３】
請求項４に記載の発明は、前記高電圧パルスは、周波数が１ｋＨｚ以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体素子破壊装置である。
【００１４】
本発明で採用する半導体素子破壊装置では、高電圧パルスの周波数を１ｋＨｚ以上としている。例えば、周波数が１ｋＨｚ以上では、連続的な高電圧パルスの放電が可能となり、記憶装置又は機器に搭載された半導体素子をより速く破壊することが可能となる。或いは、周波数を高くして、高周波のパルス電圧とすることで、コロナ放電や火花放電、或いは火花放電にコロナ放電を含ませた放電も可能となる。コロナ放電では、記憶装置又は機器に搭載された半導体素子の破壊がより容易となる。
【００１５】
請求項５に記載の発明は、筺体を有し、前記筺体内部には前記記憶装置又は機器を設置可能な設置台を有し、前記設置台は昇降可能であり、設置台は上昇して上限点にある時に前記記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に前記放電端子間に高電圧パルスを放電可能であることを特徴とする請求項１乃至４のいずれかに記載の半導体素子破壊装置である。
【００１６】
本発明で採用する半導体素子破壊装置は、筺体を有し、筺体内部には記憶装置又は機器を設置可能であって昇降可能な設置台を有している。設置台は上昇して上限点にある時に記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に放電端子間に高電圧パルスを放電可能である。換言すれば、設置台が下降して下限点にある時以外は、高電圧パルスを放電できない。すなわち、筺体の内部でのみ高電圧パルスを放電可能であり、作業者等に誤って放電されることがなく、安全である。
【００１７】
請求項６に記載の発明は、前記筺体は開閉式の扉を有し、前記扉は前記設置台が下限点にある時にはロックされて開閉できないことを特徴とする請求項５に記載の半導体素子破壊装置である。
【００１８】
本発明で採用する半導体素子破壊装置は、筺体に開閉式の扉を有している。この扉は設置台が下限点にある時にはロックされて開閉できない。つまり、記憶装置又は機器に高電圧パルスを放電可能な状態では、筺体内に手などを入れることができないため、感電事故を防止できる。
【発明の効果】
【００１９】
本発明によれば、容易であり且つ確実に記憶装置又は機器に搭載された半導体素子を破壊できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係る半導体素子破壊装置を示す斜視図である。
【図２】半導体素子破壊装置の電気的構成を示すブロック図である。
【図３】略ブラシ状を成した放電端子の斜視図である。
【図４】板状を成した放電端子の斜視図である。
【図５】半導体素子破壊装置の機械的構成を示す側面視での説明図である。
【図６】一対の放電端子と、設置台との位置関係を示す平面図である。
【図７】半導体素子破壊装置による記憶装置への放電方法を示す斜視図である。
【図８】半導体素子破壊装置による機器への放電方法を示す平面図である。
【図９】図８の放電端子とは別の組合せを示す平面図である。
【図１０】図９の放電端子とは別の組合せを示す平面図である。
【図１１】図１０の放電端子とは別の組合せを示す平面図である。
【図１２】本発明の別の実施形態の放電端子を示す斜視図である。
【図１３】図１２に示す放電端子を用いた機器への放電方法を示す平面図である。
【図１４】本発明の放電端子に移動装置を設けた状態を示す平面図である。
【図１５】図１４に示す半導体素子破壊装置による半導体素子の破壊の手順を示す説明図であり、（ａ）〜（ｃ）は半導体素子の左端部から右端部に、放電端子から高電圧パルスを印加し続けた状態である。
【発明を実施するための形態】
【００２１】
本発明の実施形態の半導体素子破壊装置の構成について、図面を参照しながら説明する。なお、説明は、実施形態の理解を容易にするためのものであり、これによって、本願発明が制限して理解されるべきではない。
【００２２】
図１に示す半導体素子破壊装置１は、後述する記憶装置６０又は後述する半導体素子９１を搭載した機器９０に、高電圧パルスを放電するための装置である。
図２は、半導体素子破壊装置１の電気的構成を示すブロック図である。半導体素子破壊装置１では、制御回路７を中心として、高電圧発生回路２と、表示装置５と、電源回路９と、送風装置１６と、昇降装置２３と、ロック装置４０とが制御回路７にそれぞれ接続されている。高電圧発生回路２は、高電圧パルスを生成可能な主要回路である。高電圧発生回路２には、一対の放電端子３，４が接続されており、放電端子３と放電端子４間に高電圧パルスを放電可能である。
【００２３】
放電端子３は、図３に示すように、略ブラシ状を成した導体である。より詳細には、放電端子３は、複数の導体３０で構成されたより線である。複数の導体３０は束ねられて面状を成している。放電端子３は、高電圧発生回路２で生成された高電圧パルスを、複数の導体３０から放電可能である。複数の導体３０は束ねられ面状を成していることから、放電端子３から放電される高電圧パルスは、略面状に放電される。換言すれば、放電端子３は、略シャワー状の複数の高電圧パルスを放電可能である。
もう一方の放電端子４は、図４に示すように、板体であり且つ面状の導体を略Ｌ字状に折り曲げた格好を成している。放電端子４は、放電端子３から放電される高電圧パルスを集めるための端子であり、且つ、放電端子３に向かって放電が可能な端子である。換言すれば、放電端子３と放電端子４間は、交互に高電圧パルスが放電されるものである。なお、放電端子４は、折り曲げなくても構わない。例えば、放電端子４は、平板状の導体でも構わない。
【００２４】
高電圧発生回路２は、図２に示すように、ＤＣ−ＡＣ変換回路１０と、昇圧回路１１と、保護機構１５から構成されており、高電圧発生回路２に接続された放電端子３と放電端子４から高電圧パルスを放電可能である。なお、高電圧発生回路２には、安全装置として、非常停止スイッチ６が接続されている。
【００２５】
ＤＣ−ＡＣ変換回路１０は、ＡＣ６００〜１２００Ｖを出力可能な変換装置である。ＤＣ−ＡＣ変換回路１０は、ＰＷＭ（パルス幅変調）制御が可能な制御回路を有しており、出力電圧のＯＮ／ＯＦＦ時間と周期との比率（デューティ比）を自在に変調可能である。また、ＤＣ−ＡＣ変換回路１０は、１ｋＨｚ〜１００ＭＨｚまで周波数を変調できることが好ましい。また、ＤＣ−ＡＣ変換回路１０から出力される電力は、０．６〜６Ｗ程度であることが好ましい。換言すれば、出力電流は、１５ｍＡ以下であることが好ましい。これは、一般的な人体への感電許容電流値が１５ｍＡであり、安全面に配慮したものである。
【００２６】
昇圧回路１１は、出力端子１２と、中性点１３と、出力端子１４を有している。出力端子１２は、保護機構１５を介して放電端子３に接続されている。一方、出力端子１４は、保護機構１５を介して放電端子４に接続されている。中性点１３は、グラウンドに接地されている。昇圧回路１１は、入力された交流電圧を多数倍に増幅し、高電圧パルスとして出力可能である。昇圧回路１１は、ＤＣ−ＡＣ変換回路１０からＡＣ６００〜１２００Ｖの交流電圧が入力されると、プラス側の出力端子１２から９〜２５ｋＶの高電圧パルスを出力し、マイナス側の出力端子１４から−９〜−２５ｋＶの高電圧パルスを出力可能である。
【００２７】
つまり、プラス側の出力端子１２とマイナス側の出力端子１４間において、１８〜５０ｋＶの高電圧パルスを放電可能である。この高電圧パルスの繰り返し（周波数）については、前述のＤＣ−ＡＣ変換回路１０で決まる。すなわち、周波数を１ｋＨｚ〜１００ＭＨｚの間で変調して、連続的な高電圧パルスの放電を行うことができる。また、高電圧パルスのパルス幅はデューティ比で決まるものであり、ＤＣ−ＡＣ変換回路１０で調整可能である。なお、出力端子１２，１４間から出力する高電圧パルスは、極性が一定のパルス電圧か、或いは極性を所定の周期で反転させたパルス電圧のどちらでも構わない。
さらに、放電の種類としては、コロナ放電や火花放電が好ましい。或いは、基本の周波数に高周波成分が含まれることにより、例えば連続的な火花放電の一部にコロナ放電が含まれても構わない。なお、昇圧回路１１は、コッククロフト・ウォルトン回路で構成することが好ましい。或いは、圧電トランスで構成することがより好ましい。
【００２８】
保護機構１５は、放電端子３と放電端子４間で放電される高電圧パルスを、保護機構１５の内部で短絡させて消滅させることで、高電圧発生回路２を保護するための保護回路である。
【００２９】
制御回路７は、半導体素子破壊装置１を全体的に統括する従来公知の制御装置である。制御回路７として、ＰＬＣ（Programmable Logic Controller）や、マイクロコントローラを搭載した制御回路等を用いることで、プログラムに基づいた制御が可能である。制御回路７は、半導体素子破壊装置１の動作状態を制御回路７に接続された表示装置５に表示することが可能である。一方、表示装置５として、タッチパネル方式のパネルコンピュータ等を用いることで、表示装置５から制御回路７に指令を送ることができる。その結果、表示装置５から半導体素子破壊装置１を操作可能である。
また、制御回路７は、前述のＤＣ−ＡＣ変換回路１０と、後述する昇降装置２３と、後述するロック装置４０に接続されており、それぞれの回路や装置を制御可能である。さらに、制御回路７には、検知装置２７，４５が接続されており、それぞれから検知信号を受信可能である。なお、制御回路７にも、安全装置として、非常停止スイッチ６が接続されている。
【００３０】
電源回路９は、入力される商用電源８を変換して、半導体素子破壊装置１の各構成回路に電圧を供給するための主電源回路である。電源回路９は、例えば、制御回路７を駆動するための電圧や、ＤＣ−ＡＣ変換回路１０を駆動するための電圧を生成可能である。なお、電源回路９にも、安全装置として、非常停止スイッチ６が接続されている。
【００３１】
つぎに、半導体素子破壊装置１の機械的構成について説明する。
半導体素子破壊装置１は、図１に示すように、筺体２０を有している。筺体２０は、表面側に表示装置５と、非常停止スイッチ６と、開閉式の扉２１と、ロック装置４０とを備えている。一方、筺体２０の内部には、設置台２２が設けられている。設置台２２は、記憶装置６０又は機器９０を載置する台である。
【００３２】
設置台２２は、図５に示すように、従来公知のボールネジ２４とモータ２５で構成された昇降装置２３を有しており、上下方向に昇降可能である。設置台２２は上限点に位置しており、開いた扉２１から記憶装置６０又は機器９０を載置し易い。
また、設置台２２は、下降した状態において、二点鎖線で示すように、下限点である台２６に当接する。この時、ボールネジ２４の下端部が、ボールネジ２４の下側に設けられた検知装置２７に当接する。検知装置２７は、従来公知のリミットスイッチ等で構成されている。検知装置２７は、台２６が下限点に達したことを、検知信号で制御回路７に発信可能である。つまり、制御回路７は、台２６が下限点に達しないと、高電圧発生回路２を動作させないようにするためのインターロック回路をプログラム等で構成することができる。
【００３３】
一方、設置台２２は、下限点まで下降した状態において、筺体２０内に位置している放電端子３と放電端子４に近接する。図６に示すように、設置台２２は、平面視において、放電端子３と放電端子４の間に位置している。つまり、設置台２２に搭載される半導体素子を放電端子３と放電端子４の間に位置させることができる。
なお、設置台２２は、記憶装置６０又は機器９０の形状や大きさ等に応じて変更しても構わない。
【００３４】
開閉式の扉２１は、図５に示すように、検知装置４５で開閉状態を検知可能である。詳述すると、検知装置４５は、従来公知の近接スイッチ４６と、磁石４７とで構成されている。そして、筺体２０側に設けられた近接スイッチ４６と、扉２１側に設けられた磁石４７とが近接することにより、検知信号を制御回路７に発信可能である。つまり、制御回路７は、扉２１が閉じられたことを検知しないと、高電圧発生回路２を動作させないようにするためのインターロック回路をプログラム等で構成することができる。
【００３５】
また、開閉式の扉２１は、ロック装置４０で施錠可能である。詳述すると、ロック装置４０は、電動式の電気錠であり、デッドボルト４１を有している。図５に示すように、ロック装置４０は、開閉式の扉２１が筺体２０に閉じられた際に、扉２１をデッドボルト４１で施錠可能である。つまり、制御回路７は、高電圧発生回路２から高電圧パルスが放電されている最中には、ロック装置４０が解錠することを防止するためのインターロック回路をプログラム等で構成することができる。
【００３６】
送風装置１６は、図６に示すように、設置台２２の近傍に位置している。送風装置１６は、従来公知のファンであり、放電端子３と放電端子４の間に位置する設置台２２に向かって送風可能なものである。つまり、設置台２２に搭載される記憶装置６０又は機器９０に向かって送風することができる。
【００３７】
つぎに、半導体素子破壊装置１による記憶装置への放電方法について、図７を用いて説明する。図７は、前述の図６の状態から、設置台２２（図示省略）に記憶装置６０が搭載された状態を示している。
記憶装置６０は、一般的なコンパクトフラッシュであり、筺体６４内部にコネクタ６３を備えたプリント基板６５を有している。プリント基板６５には、マイクロコントローラ（半導体素子）６６やフラッシュメモリ（半導体素子）６７等が搭載されている。なお、筺体６４の外周面には、電磁遮蔽を目的として、シールドケース（図示省略）が設けられており、シールドケースの外側には樹脂製のケース（図示省略）が設けられている。
【００３８】
図７において、記憶装置６０は、筺体６４に内蔵しているコネクタ６３が、放電端子３と接触するように位置させている。コネクタ６３は樹脂製であり、金属製のコンタクト（端子）を内蔵している。詳述すると、記憶装置６０の一方の端部（コネクタ６３）の略中央に放電端子３が位置しており、記憶装置６０の他方の端部には、放電端子４が位置している。なお、記憶装置６０の他方の端部側は、樹脂製のケース（図示省略）が設けられている。換言すれば、記憶装置６０は、放電端子３と放電端子４とで挟持された状態であるが、樹脂製のケース（図示省略）で覆われているため、放電端子３と放電端子４とは、電気的に短絡していない。
【００３９】
この状態で、高電圧発生回路２を用いて、放電端子３と放電端子４間に、１ｋＨｚ〜１００ＭＨｚの連続的な高電圧パルス５０を放電させると、複数の導体３０で面状を成した放電端子３から高電圧パルスが略面状に放電される。その結果、略シャワー状の高電圧パルス５０が、平板状のプリント基板６５の一方の端部（コネクタ６３）から他方の端部に向かって印加され続ける。
【００４０】
この時、略シャワー状の高電圧パルス５０がコネクタ６３からプリント基板６５に放電されるため、プリント基板６５の表裏面の各面上で沿面放電が生じる。この方法により、筺体６４の外周面に設けられたシールドケースを回避して、プリント基板６５に沿面放電することが可能となり、プリント基板６５の両面に搭載されているマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を破壊することができる。
【００４１】
なお、放電端子３と放電端子４間に放電する高電圧パルス５０は、マイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を容易に破壊可能なコロナ放電や火花放電が好ましい。或いは、連続的な火花放電の一部にコロナ放電が含まれても構わない。そうすることにより、マイクロコントローラ６６やフラッシュメモリ６７等の半導体素子をより確実に破壊可能である。
【００４２】
なお、図７において、送風装置１６から記憶装置６０に向けて、一定の周期又は不定期に送風することで、放電端子３と放電端子４間の空気に生じる放電路（イオンチャンネル）が一定となることを防止できる。これは、放電による空気の電離で、イオン（電子を失った分子）が一定のパターンになる傾向を、空気の対流で防止するものであり、記憶装置６０の全体にまんべんなく放電することが可能となる。
【００４３】
以上は、コンパクトフラッシュやＳＤメモリーカード、ＳＳＤ（Solid State Drive）等の記憶装置６０そのものを破壊する例を示したが、本発明は、記憶装置６０やマイクロコントローラ６６やフラッシュメモリ６７等を搭載した携帯電話端末等の機器を、分解しないで、機器に搭載されている半導体素子を破壊することが可能である。すなわち、半導体素子破壊装置１による機器への放電方法について、図８を用いて説明する。
【００４４】
図８に示すように、半導体素子９１を搭載した機器９０に対し、放電端子３と放電端子４とが、機器９０の一方の端面と他方の端面にそれぞれ設置して対向されている。この状態において、前述の高電圧発生回路２を用いて、放電端子３と放電端子４間に、１ｋＨｚ〜１００ＭＨｚの連続的な高電圧パルス５０（図示省略）を放電させる。その結果、機器９０に高電圧パルス５０を放電することで、機器９０を分解しなくても、機器９０に搭載されている半導体素子９１を破壊することが可能である。
【００４５】
なお、機器９０は、携帯電話端末やモバイル型パーソナルコンピュータ、タブレット型パーソナルコンピュータや小型のパーソナルコンピュータに代表される携帯型情報端末等、半導体素子を搭載した機器であれば、どのようなものでも構わない。
以上のように、本発明の半導体素子破壊装置１によって、容易であり且つ確実に記憶装置６０に搭載されたマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子や、機器９０に搭載された半導体素子９１を破壊できる。
【００４６】
本発明の半導体素子破壊装置１では、一対の放電端子３と放電端子４を、記憶装置６０又は機器９０を挟んで対向配置させる例を示したが、本発明はこれに限定されるものではない。例えば、図９に示すように、記憶装置６０又は機器９０の４方の側面の内、３面に放電端子４を配置し、１つの側面に放電端子３を配置しても構わない。または、図１０に示すように、記憶装置６０又は機器９０の４方の側面の内、対向する面同士に、放電端子３，３と放電端子４，４というように、同一の端子を配置しても構わない。或いは、図１１に示すように、記憶装置６０又は機器９０の４方の側面の内、隣接する側面同士に、放電端子３，３と放電端子４，４というように、同一の端子を配置しても構わない。
【００４７】
本発明の半導体素子破壊装置１では、放電端子３の幅を記憶装置６０の幅よりも小さい例を示したが、本発明はこれに限定されるものではない。例えば、図１２に示すように、記憶装置６０の幅と同等の幅を持つ放電端子７０を用いても構わない。つまり、放電端子３よりも多くの導体３０を備えることにより、記憶装置６０に搭載されているマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を短時間に破壊することが可能である。なお、放電端子７０は、複数の導体３０を平たく集合させており、略刷毛状又は略ブラシ状としている。
同様に、図１３に示すように、機器９０の幅と同等かそれ以上の大きさを有する放電端子８０，８１とを用いることで、より確実に機器９０に搭載されている半導体素子９１を破壊することが可能である。
【００４８】
本発明の半導体素子破壊装置１では、放電端子３を固定して用いる例を示したが、本発明はこれに限定されるものではない。例えば、図１４に示すように、放電端子３に移動装置３５を取り付けて移動可能としても構わない。なお、移動装置３５は、従来公知のボールネジ３６とモータ３７で構成されるものであり、放電端子３は図１４において水平方向に移動可能である。
【００４９】
図１４の放電端子３による記憶装置６０の破壊方法について、図１５（ａ）〜（ｃ）を用いて説明する。図１５（ａ）〜（ｃ）は、前述の図１２の状態から、設置台２２に記憶装置６０が搭載された状態を示している。つまり、記憶装置６０は、放電端子３と放電端子４とで挟持された状態である。なお、図１５（ａ）〜（ｃ）では、記憶装置６０をコンパクトフラッシュとし、記憶装置６０の筺体６４に内蔵しているコネクタ６３が放電端子３側となるように位置させている。
【００５０】
図１５（ａ）において、記憶装置６０の左端部６１に放電端子３が位置している。そして、放電端子３，４間に位置する記憶装置６０に向かって複数の高電圧パルス５０を放電する。放電された複数の高電圧パルス５０は、略シャワー状である。そして、複数の高電圧パルス５０を放電し続けながら、図１５（ｂ），（ｃ）の順番で、放電端子３を、移動装置３５（図示省略）によって、記憶装置６０の右端部６２まで移動させている。その結果、記憶装置６０の全面にまんべんなく放電することができる。
【００５１】
本発明の半導体素子破壊装置１では、筺体２０を一重とする例を示したが本発明はこれに限定されるものではない。例えば、筺体２０を二重構造として、設置台２２を二重に隠蔽することで、高電圧パルス５０を筺体２０の外に漏れることを抑制可能である。
【００５２】
本発明の半導体素子破壊装置１では、記憶装置６０をコンパクトフラッシュとする例を示したが、本発明はこれに限定されるものではない。例えば、ＳＤメモリーカードやその他メモリーカード、ＳＳＤ（Solid State Drive）等、フラッシュメモリやマイクロコントローラ、メモリセル（フラッシュメモリ含む）を内蔵したマイクロコントローラ等の半導体素子を搭載した記憶装置にも高電圧パルスを放電することにより、半導体素子を破壊可能である。
【符号の説明】
【００５３】
１ 半導体素子破壊装置
２ 高電圧発生回路
３，４，７０，８０，８１ 放電端子
２０ 筺体
２１ 扉
２２ 設置台
３０ 導体
５０ 高電圧パルス
６０ 記憶装置
６６ マイクロコントローラ（半導体素子）
６７ フラッシュメモリ（半導体素子）
９０ 機器
９１ 半導体素子
【技術分野】
【０００１】
本発明は、半導体素子破壊装置に関し、さらに詳細には、記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能なフラッシュメモリやメモリセル（フラッシュメモリ含む）を搭載したマイクロコントローラは、各々半導体素子（半導体デバイス）で構成されたものであり、多種多様な機器に用いられている。例えば、コンパクトフラッシュ（サンディスク株式会社の登録商標）やＳＤメモリーカード（パナソニック株式会社、サンディスク株式会社、株式会社東芝の登録商標）、ＳＳＤ（Solid State Drive）等の記憶装置や、パーソナルコンピュータやデジタルカメラ、携帯電話端末等のデジタル機器にも用いられている。
【０００３】
フラッシュメモリは、ＭＯＳ（Metal Oxide Semiconductor）技術を用いたメモリであり、トンネル酸化膜と呼ばれる酸化膜に覆われたフローティングゲートに電子を注入して負に帯電させることで記憶を保持でき、注入した電子を抜くことで記憶内容を消去できる静的記憶装置である。フラッシュメモリも磁気記録媒体と同様に、情報の漏えいを防止することが課題となっている。特許文献１には、フラッシュメモリを搭載した情報機器におけるデータ消去方法が開示されている。特許文献１に記載されたデータ消去方法では、物理ブロックに記憶されているデータを消去するコマンドを発行して、物理ブロックのセルに蓄積されている電荷を除去することにより、データの完全消去が可能とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２２７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載されたデータ消去方法は、フラッシュメモリを搭載した情報機器をリユースすることを目的としているため、データを消去するだけである。ところが、最近のデータ復元技術においては、フラッシュメモリからデータを消去しただけでは、消去前のデータが復元される恐れがある。そのため、特許文献１に記載されたデータ消去方法では、情報が漏えいすることが懸念される。そのため、電動ドリル等を用いてフラッシュメモリ等を物理的に破壊する方法も考えられるが、手間が掛かり面倒である。
【０００６】
そこで、本発明は、容易であり且つ確実に記憶装置又は機器に搭載された半導体素子を破壊できる半導体素子破壊装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための請求項１に記載の発明は、記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置において、高電圧発生回路と、少なくとも一対の放電端子を有し、前記高電圧発生回路は前記放電端子間に前記記憶装置又は機器を位置させた状態で高電圧パルスを放電可能であり、前記一対の放電端子の内、一方の放電端子は多数の導体が集合して配置されたものであることを特徴とする半導体素子破壊装置である。
【０００８】
本発明で採用する半導体素子破壊装置は、一対の放電端子間に記憶装置又は機器を位置させた状態で高電圧パルスを放電可能な高電圧発生回路を有している。一対の放電端子の内、少なくとも一方の放電端子は多数の導体が集合して配置されたものである。つまり、多数の導体から複数の高電圧パルスを放電可能である。複数の高電圧パルスとは、例えば、略シャワー状のパルス電圧である。略シャワー状のパルス電圧は、点ではなく面に対して電圧を印加可能であるため、記憶装置又は機器に搭載された半導体素子の略全体を破壊可能である。すなわち、電動ドリル等による物理的な破壊に比べて容易であり、且つ確実に半導体素子を破壊できる。
【０００９】
請求項２に記載の発明は、前記一対の放電端子の内、他方の放電端子は、略面状の導体から成ることを特徴とする請求項１に記載の半導体素子破壊装置である。
【００１０】
本発明で採用する半導体素子破壊装置では、一対の放電端子の内、他方の放電端子が略面状の導体から成る。他方の放電端子は、一方の放電端子から放電される複数の高電圧パルスをより誘導し易い。つまり、略面状の放電端子を記憶装置又は機器の近傍に配置することで、複数の高電圧パルスを確実に記憶装置又は機器に放電することが可能となる。
【００１１】
請求項３に記載の発明は、前記高電圧パルスは、１８〜５０ｋＶの高電圧パルスであることを特徴とする請求項１又は２に記載の半導体素子破壊装置である。
【００１２】
本発明で採用する半導体素子破壊装置では、高電圧パルスを１８〜５０ｋＶとしている。この高電圧パルスは、記憶装置又は機器に搭載された半導体素子を確実に破壊することが可能な電圧である。
【００１３】
請求項４に記載の発明は、前記高電圧パルスは、周波数が１ｋＨｚ以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体素子破壊装置である。
【００１４】
本発明で採用する半導体素子破壊装置では、高電圧パルスの周波数を１ｋＨｚ以上としている。例えば、周波数が１ｋＨｚ以上では、連続的な高電圧パルスの放電が可能となり、記憶装置又は機器に搭載された半導体素子をより速く破壊することが可能となる。或いは、周波数を高くして、高周波のパルス電圧とすることで、コロナ放電や火花放電、或いは火花放電にコロナ放電を含ませた放電も可能となる。コロナ放電では、記憶装置又は機器に搭載された半導体素子の破壊がより容易となる。
【００１５】
請求項５に記載の発明は、筺体を有し、前記筺体内部には前記記憶装置又は機器を設置可能な設置台を有し、前記設置台は昇降可能であり、設置台は上昇して上限点にある時に前記記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に前記放電端子間に高電圧パルスを放電可能であることを特徴とする請求項１乃至４のいずれかに記載の半導体素子破壊装置である。
【００１６】
本発明で採用する半導体素子破壊装置は、筺体を有し、筺体内部には記憶装置又は機器を設置可能であって昇降可能な設置台を有している。設置台は上昇して上限点にある時に記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に放電端子間に高電圧パルスを放電可能である。換言すれば、設置台が下降して下限点にある時以外は、高電圧パルスを放電できない。すなわち、筺体の内部でのみ高電圧パルスを放電可能であり、作業者等に誤って放電されることがなく、安全である。
【００１７】
請求項６に記載の発明は、前記筺体は開閉式の扉を有し、前記扉は前記設置台が下限点にある時にはロックされて開閉できないことを特徴とする請求項５に記載の半導体素子破壊装置である。
【００１８】
本発明で採用する半導体素子破壊装置は、筺体に開閉式の扉を有している。この扉は設置台が下限点にある時にはロックされて開閉できない。つまり、記憶装置又は機器に高電圧パルスを放電可能な状態では、筺体内に手などを入れることができないため、感電事故を防止できる。
【発明の効果】
【００１９】
本発明によれば、容易であり且つ確実に記憶装置又は機器に搭載された半導体素子を破壊できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係る半導体素子破壊装置を示す斜視図である。
【図２】半導体素子破壊装置の電気的構成を示すブロック図である。
【図３】略ブラシ状を成した放電端子の斜視図である。
【図４】板状を成した放電端子の斜視図である。
【図５】半導体素子破壊装置の機械的構成を示す側面視での説明図である。
【図６】一対の放電端子と、設置台との位置関係を示す平面図である。
【図７】半導体素子破壊装置による記憶装置への放電方法を示す斜視図である。
【図８】半導体素子破壊装置による機器への放電方法を示す平面図である。
【図９】図８の放電端子とは別の組合せを示す平面図である。
【図１０】図９の放電端子とは別の組合せを示す平面図である。
【図１１】図１０の放電端子とは別の組合せを示す平面図である。
【図１２】本発明の別の実施形態の放電端子を示す斜視図である。
【図１３】図１２に示す放電端子を用いた機器への放電方法を示す平面図である。
【図１４】本発明の放電端子に移動装置を設けた状態を示す平面図である。
【図１５】図１４に示す半導体素子破壊装置による半導体素子の破壊の手順を示す説明図であり、（ａ）〜（ｃ）は半導体素子の左端部から右端部に、放電端子から高電圧パルスを印加し続けた状態である。
【発明を実施するための形態】
【００２１】
本発明の実施形態の半導体素子破壊装置の構成について、図面を参照しながら説明する。なお、説明は、実施形態の理解を容易にするためのものであり、これによって、本願発明が制限して理解されるべきではない。
【００２２】
図１に示す半導体素子破壊装置１は、後述する記憶装置６０又は後述する半導体素子９１を搭載した機器９０に、高電圧パルスを放電するための装置である。
図２は、半導体素子破壊装置１の電気的構成を示すブロック図である。半導体素子破壊装置１では、制御回路７を中心として、高電圧発生回路２と、表示装置５と、電源回路９と、送風装置１６と、昇降装置２３と、ロック装置４０とが制御回路７にそれぞれ接続されている。高電圧発生回路２は、高電圧パルスを生成可能な主要回路である。高電圧発生回路２には、一対の放電端子３，４が接続されており、放電端子３と放電端子４間に高電圧パルスを放電可能である。
【００２３】
放電端子３は、図３に示すように、略ブラシ状を成した導体である。より詳細には、放電端子３は、複数の導体３０で構成されたより線である。複数の導体３０は束ねられて面状を成している。放電端子３は、高電圧発生回路２で生成された高電圧パルスを、複数の導体３０から放電可能である。複数の導体３０は束ねられ面状を成していることから、放電端子３から放電される高電圧パルスは、略面状に放電される。換言すれば、放電端子３は、略シャワー状の複数の高電圧パルスを放電可能である。
もう一方の放電端子４は、図４に示すように、板体であり且つ面状の導体を略Ｌ字状に折り曲げた格好を成している。放電端子４は、放電端子３から放電される高電圧パルスを集めるための端子であり、且つ、放電端子３に向かって放電が可能な端子である。換言すれば、放電端子３と放電端子４間は、交互に高電圧パルスが放電されるものである。なお、放電端子４は、折り曲げなくても構わない。例えば、放電端子４は、平板状の導体でも構わない。
【００２４】
高電圧発生回路２は、図２に示すように、ＤＣ−ＡＣ変換回路１０と、昇圧回路１１と、保護機構１５から構成されており、高電圧発生回路２に接続された放電端子３と放電端子４から高電圧パルスを放電可能である。なお、高電圧発生回路２には、安全装置として、非常停止スイッチ６が接続されている。
【００２５】
ＤＣ−ＡＣ変換回路１０は、ＡＣ６００〜１２００Ｖを出力可能な変換装置である。ＤＣ−ＡＣ変換回路１０は、ＰＷＭ（パルス幅変調）制御が可能な制御回路を有しており、出力電圧のＯＮ／ＯＦＦ時間と周期との比率（デューティ比）を自在に変調可能である。また、ＤＣ−ＡＣ変換回路１０は、１ｋＨｚ〜１００ＭＨｚまで周波数を変調できることが好ましい。また、ＤＣ−ＡＣ変換回路１０から出力される電力は、０．６〜６Ｗ程度であることが好ましい。換言すれば、出力電流は、１５ｍＡ以下であることが好ましい。これは、一般的な人体への感電許容電流値が１５ｍＡであり、安全面に配慮したものである。
【００２６】
昇圧回路１１は、出力端子１２と、中性点１３と、出力端子１４を有している。出力端子１２は、保護機構１５を介して放電端子３に接続されている。一方、出力端子１４は、保護機構１５を介して放電端子４に接続されている。中性点１３は、グラウンドに接地されている。昇圧回路１１は、入力された交流電圧を多数倍に増幅し、高電圧パルスとして出力可能である。昇圧回路１１は、ＤＣ−ＡＣ変換回路１０からＡＣ６００〜１２００Ｖの交流電圧が入力されると、プラス側の出力端子１２から９〜２５ｋＶの高電圧パルスを出力し、マイナス側の出力端子１４から−９〜−２５ｋＶの高電圧パルスを出力可能である。
【００２７】
つまり、プラス側の出力端子１２とマイナス側の出力端子１４間において、１８〜５０ｋＶの高電圧パルスを放電可能である。この高電圧パルスの繰り返し（周波数）については、前述のＤＣ−ＡＣ変換回路１０で決まる。すなわち、周波数を１ｋＨｚ〜１００ＭＨｚの間で変調して、連続的な高電圧パルスの放電を行うことができる。また、高電圧パルスのパルス幅はデューティ比で決まるものであり、ＤＣ−ＡＣ変換回路１０で調整可能である。なお、出力端子１２，１４間から出力する高電圧パルスは、極性が一定のパルス電圧か、或いは極性を所定の周期で反転させたパルス電圧のどちらでも構わない。
さらに、放電の種類としては、コロナ放電や火花放電が好ましい。或いは、基本の周波数に高周波成分が含まれることにより、例えば連続的な火花放電の一部にコロナ放電が含まれても構わない。なお、昇圧回路１１は、コッククロフト・ウォルトン回路で構成することが好ましい。或いは、圧電トランスで構成することがより好ましい。
【００２８】
保護機構１５は、放電端子３と放電端子４間で放電される高電圧パルスを、保護機構１５の内部で短絡させて消滅させることで、高電圧発生回路２を保護するための保護回路である。
【００２９】
制御回路７は、半導体素子破壊装置１を全体的に統括する従来公知の制御装置である。制御回路７として、ＰＬＣ（Programmable Logic Controller）や、マイクロコントローラを搭載した制御回路等を用いることで、プログラムに基づいた制御が可能である。制御回路７は、半導体素子破壊装置１の動作状態を制御回路７に接続された表示装置５に表示することが可能である。一方、表示装置５として、タッチパネル方式のパネルコンピュータ等を用いることで、表示装置５から制御回路７に指令を送ることができる。その結果、表示装置５から半導体素子破壊装置１を操作可能である。
また、制御回路７は、前述のＤＣ−ＡＣ変換回路１０と、後述する昇降装置２３と、後述するロック装置４０に接続されており、それぞれの回路や装置を制御可能である。さらに、制御回路７には、検知装置２７，４５が接続されており、それぞれから検知信号を受信可能である。なお、制御回路７にも、安全装置として、非常停止スイッチ６が接続されている。
【００３０】
電源回路９は、入力される商用電源８を変換して、半導体素子破壊装置１の各構成回路に電圧を供給するための主電源回路である。電源回路９は、例えば、制御回路７を駆動するための電圧や、ＤＣ−ＡＣ変換回路１０を駆動するための電圧を生成可能である。なお、電源回路９にも、安全装置として、非常停止スイッチ６が接続されている。
【００３１】
つぎに、半導体素子破壊装置１の機械的構成について説明する。
半導体素子破壊装置１は、図１に示すように、筺体２０を有している。筺体２０は、表面側に表示装置５と、非常停止スイッチ６と、開閉式の扉２１と、ロック装置４０とを備えている。一方、筺体２０の内部には、設置台２２が設けられている。設置台２２は、記憶装置６０又は機器９０を載置する台である。
【００３２】
設置台２２は、図５に示すように、従来公知のボールネジ２４とモータ２５で構成された昇降装置２３を有しており、上下方向に昇降可能である。設置台２２は上限点に位置しており、開いた扉２１から記憶装置６０又は機器９０を載置し易い。
また、設置台２２は、下降した状態において、二点鎖線で示すように、下限点である台２６に当接する。この時、ボールネジ２４の下端部が、ボールネジ２４の下側に設けられた検知装置２７に当接する。検知装置２７は、従来公知のリミットスイッチ等で構成されている。検知装置２７は、台２６が下限点に達したことを、検知信号で制御回路７に発信可能である。つまり、制御回路７は、台２６が下限点に達しないと、高電圧発生回路２を動作させないようにするためのインターロック回路をプログラム等で構成することができる。
【００３３】
一方、設置台２２は、下限点まで下降した状態において、筺体２０内に位置している放電端子３と放電端子４に近接する。図６に示すように、設置台２２は、平面視において、放電端子３と放電端子４の間に位置している。つまり、設置台２２に搭載される半導体素子を放電端子３と放電端子４の間に位置させることができる。
なお、設置台２２は、記憶装置６０又は機器９０の形状や大きさ等に応じて変更しても構わない。
【００３４】
開閉式の扉２１は、図５に示すように、検知装置４５で開閉状態を検知可能である。詳述すると、検知装置４５は、従来公知の近接スイッチ４６と、磁石４７とで構成されている。そして、筺体２０側に設けられた近接スイッチ４６と、扉２１側に設けられた磁石４７とが近接することにより、検知信号を制御回路７に発信可能である。つまり、制御回路７は、扉２１が閉じられたことを検知しないと、高電圧発生回路２を動作させないようにするためのインターロック回路をプログラム等で構成することができる。
【００３５】
また、開閉式の扉２１は、ロック装置４０で施錠可能である。詳述すると、ロック装置４０は、電動式の電気錠であり、デッドボルト４１を有している。図５に示すように、ロック装置４０は、開閉式の扉２１が筺体２０に閉じられた際に、扉２１をデッドボルト４１で施錠可能である。つまり、制御回路７は、高電圧発生回路２から高電圧パルスが放電されている最中には、ロック装置４０が解錠することを防止するためのインターロック回路をプログラム等で構成することができる。
【００３６】
送風装置１６は、図６に示すように、設置台２２の近傍に位置している。送風装置１６は、従来公知のファンであり、放電端子３と放電端子４の間に位置する設置台２２に向かって送風可能なものである。つまり、設置台２２に搭載される記憶装置６０又は機器９０に向かって送風することができる。
【００３７】
つぎに、半導体素子破壊装置１による記憶装置への放電方法について、図７を用いて説明する。図７は、前述の図６の状態から、設置台２２（図示省略）に記憶装置６０が搭載された状態を示している。
記憶装置６０は、一般的なコンパクトフラッシュであり、筺体６４内部にコネクタ６３を備えたプリント基板６５を有している。プリント基板６５には、マイクロコントローラ（半導体素子）６６やフラッシュメモリ（半導体素子）６７等が搭載されている。なお、筺体６４の外周面には、電磁遮蔽を目的として、シールドケース（図示省略）が設けられており、シールドケースの外側には樹脂製のケース（図示省略）が設けられている。
【００３８】
図７において、記憶装置６０は、筺体６４に内蔵しているコネクタ６３が、放電端子３と接触するように位置させている。コネクタ６３は樹脂製であり、金属製のコンタクト（端子）を内蔵している。詳述すると、記憶装置６０の一方の端部（コネクタ６３）の略中央に放電端子３が位置しており、記憶装置６０の他方の端部には、放電端子４が位置している。なお、記憶装置６０の他方の端部側は、樹脂製のケース（図示省略）が設けられている。換言すれば、記憶装置６０は、放電端子３と放電端子４とで挟持された状態であるが、樹脂製のケース（図示省略）で覆われているため、放電端子３と放電端子４とは、電気的に短絡していない。
【００３９】
この状態で、高電圧発生回路２を用いて、放電端子３と放電端子４間に、１ｋＨｚ〜１００ＭＨｚの連続的な高電圧パルス５０を放電させると、複数の導体３０で面状を成した放電端子３から高電圧パルスが略面状に放電される。その結果、略シャワー状の高電圧パルス５０が、平板状のプリント基板６５の一方の端部（コネクタ６３）から他方の端部に向かって印加され続ける。
【００４０】
この時、略シャワー状の高電圧パルス５０がコネクタ６３からプリント基板６５に放電されるため、プリント基板６５の表裏面の各面上で沿面放電が生じる。この方法により、筺体６４の外周面に設けられたシールドケースを回避して、プリント基板６５に沿面放電することが可能となり、プリント基板６５の両面に搭載されているマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を破壊することができる。
【００４１】
なお、放電端子３と放電端子４間に放電する高電圧パルス５０は、マイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を容易に破壊可能なコロナ放電や火花放電が好ましい。或いは、連続的な火花放電の一部にコロナ放電が含まれても構わない。そうすることにより、マイクロコントローラ６６やフラッシュメモリ６７等の半導体素子をより確実に破壊可能である。
【００４２】
なお、図７において、送風装置１６から記憶装置６０に向けて、一定の周期又は不定期に送風することで、放電端子３と放電端子４間の空気に生じる放電路（イオンチャンネル）が一定となることを防止できる。これは、放電による空気の電離で、イオン（電子を失った分子）が一定のパターンになる傾向を、空気の対流で防止するものであり、記憶装置６０の全体にまんべんなく放電することが可能となる。
【００４３】
以上は、コンパクトフラッシュやＳＤメモリーカード、ＳＳＤ（Solid State Drive）等の記憶装置６０そのものを破壊する例を示したが、本発明は、記憶装置６０やマイクロコントローラ６６やフラッシュメモリ６７等を搭載した携帯電話端末等の機器を、分解しないで、機器に搭載されている半導体素子を破壊することが可能である。すなわち、半導体素子破壊装置１による機器への放電方法について、図８を用いて説明する。
【００４４】
図８に示すように、半導体素子９１を搭載した機器９０に対し、放電端子３と放電端子４とが、機器９０の一方の端面と他方の端面にそれぞれ設置して対向されている。この状態において、前述の高電圧発生回路２を用いて、放電端子３と放電端子４間に、１ｋＨｚ〜１００ＭＨｚの連続的な高電圧パルス５０（図示省略）を放電させる。その結果、機器９０に高電圧パルス５０を放電することで、機器９０を分解しなくても、機器９０に搭載されている半導体素子９１を破壊することが可能である。
【００４５】
なお、機器９０は、携帯電話端末やモバイル型パーソナルコンピュータ、タブレット型パーソナルコンピュータや小型のパーソナルコンピュータに代表される携帯型情報端末等、半導体素子を搭載した機器であれば、どのようなものでも構わない。
以上のように、本発明の半導体素子破壊装置１によって、容易であり且つ確実に記憶装置６０に搭載されたマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子や、機器９０に搭載された半導体素子９１を破壊できる。
【００４６】
本発明の半導体素子破壊装置１では、一対の放電端子３と放電端子４を、記憶装置６０又は機器９０を挟んで対向配置させる例を示したが、本発明はこれに限定されるものではない。例えば、図９に示すように、記憶装置６０又は機器９０の４方の側面の内、３面に放電端子４を配置し、１つの側面に放電端子３を配置しても構わない。または、図１０に示すように、記憶装置６０又は機器９０の４方の側面の内、対向する面同士に、放電端子３，３と放電端子４，４というように、同一の端子を配置しても構わない。或いは、図１１に示すように、記憶装置６０又は機器９０の４方の側面の内、隣接する側面同士に、放電端子３，３と放電端子４，４というように、同一の端子を配置しても構わない。
【００４７】
本発明の半導体素子破壊装置１では、放電端子３の幅を記憶装置６０の幅よりも小さい例を示したが、本発明はこれに限定されるものではない。例えば、図１２に示すように、記憶装置６０の幅と同等の幅を持つ放電端子７０を用いても構わない。つまり、放電端子３よりも多くの導体３０を備えることにより、記憶装置６０に搭載されているマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を短時間に破壊することが可能である。なお、放電端子７０は、複数の導体３０を平たく集合させており、略刷毛状又は略ブラシ状としている。
同様に、図１３に示すように、機器９０の幅と同等かそれ以上の大きさを有する放電端子８０，８１とを用いることで、より確実に機器９０に搭載されている半導体素子９１を破壊することが可能である。
【００４８】
本発明の半導体素子破壊装置１では、放電端子３を固定して用いる例を示したが、本発明はこれに限定されるものではない。例えば、図１４に示すように、放電端子３に移動装置３５を取り付けて移動可能としても構わない。なお、移動装置３５は、従来公知のボールネジ３６とモータ３７で構成されるものであり、放電端子３は図１４において水平方向に移動可能である。
【００４９】
図１４の放電端子３による記憶装置６０の破壊方法について、図１５（ａ）〜（ｃ）を用いて説明する。図１５（ａ）〜（ｃ）は、前述の図１２の状態から、設置台２２に記憶装置６０が搭載された状態を示している。つまり、記憶装置６０は、放電端子３と放電端子４とで挟持された状態である。なお、図１５（ａ）〜（ｃ）では、記憶装置６０をコンパクトフラッシュとし、記憶装置６０の筺体６４に内蔵しているコネクタ６３が放電端子３側となるように位置させている。
【００５０】
図１５（ａ）において、記憶装置６０の左端部６１に放電端子３が位置している。そして、放電端子３，４間に位置する記憶装置６０に向かって複数の高電圧パルス５０を放電する。放電された複数の高電圧パルス５０は、略シャワー状である。そして、複数の高電圧パルス５０を放電し続けながら、図１５（ｂ），（ｃ）の順番で、放電端子３を、移動装置３５（図示省略）によって、記憶装置６０の右端部６２まで移動させている。その結果、記憶装置６０の全面にまんべんなく放電することができる。
【００５１】
本発明の半導体素子破壊装置１では、筺体２０を一重とする例を示したが本発明はこれに限定されるものではない。例えば、筺体２０を二重構造として、設置台２２を二重に隠蔽することで、高電圧パルス５０を筺体２０の外に漏れることを抑制可能である。
【００５２】
本発明の半導体素子破壊装置１では、記憶装置６０をコンパクトフラッシュとする例を示したが、本発明はこれに限定されるものではない。例えば、ＳＤメモリーカードやその他メモリーカード、ＳＳＤ（Solid State Drive）等、フラッシュメモリやマイクロコントローラ、メモリセル（フラッシュメモリ含む）を内蔵したマイクロコントローラ等の半導体素子を搭載した記憶装置にも高電圧パルスを放電することにより、半導体素子を破壊可能である。
【符号の説明】
【００５３】
１ 半導体素子破壊装置
２ 高電圧発生回路
３，４，７０，８０，８１ 放電端子
２０ 筺体
２１ 扉
２２ 設置台
３０ 導体
５０ 高電圧パルス
６０ 記憶装置
６６ マイクロコントローラ（半導体素子）
６７ フラッシュメモリ（半導体素子）
９０ 機器
９１ 半導体素子
【特許請求の範囲】
【請求項１】
記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置において、高電圧発生回路と、少なくとも一対の放電端子を有し、前記高電圧発生回路は前記放電端子間に前記記憶装置又は機器を位置させた状態で高電圧パルスを放電可能であり、前記一対の放電端子の内、一方の放電端子は多数の導体が集合して配置されたものであることを特徴とする半導体素子破壊装置。
【請求項２】
前記一対の放電端子の内、他方の放電端子は、略面状の導体から成ることを特徴とする請求項１に記載の半導体素子破壊装置。
【請求項３】
前記高電圧パルスは、１８〜５０ｋＶの高電圧パルスであることを特徴とする請求項１又は２に記載の半導体素子破壊装置。
【請求項４】
前記高電圧パルスは、周波数が１ｋＨｚ以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体素子破壊装置。
【請求項５】
筺体を有し、前記筺体内部には前記記憶装置又は機器を設置可能な設置台を有し、前記設置台は昇降可能であり、設置台は上昇して上限点にある時に前記記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に前記放電端子間に高電圧パルスを放電可能であることを特徴とする請求項１乃至４のいずれかに記載の半導体素子破壊装置。
【請求項６】
前記筺体は開閉式の扉を有し、前記扉は前記設置台が下限点にある時にはロックされて開閉できないことを特徴とする請求項５に記載の半導体素子破壊装置。
【請求項１】
記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置において、高電圧発生回路と、少なくとも一対の放電端子を有し、前記高電圧発生回路は前記放電端子間に前記記憶装置又は機器を位置させた状態で高電圧パルスを放電可能であり、前記一対の放電端子の内、一方の放電端子は多数の導体が集合して配置されたものであることを特徴とする半導体素子破壊装置。
【請求項２】
前記一対の放電端子の内、他方の放電端子は、略面状の導体から成ることを特徴とする請求項１に記載の半導体素子破壊装置。
【請求項３】
前記高電圧パルスは、１８〜５０ｋＶの高電圧パルスであることを特徴とする請求項１又は２に記載の半導体素子破壊装置。
【請求項４】
前記高電圧パルスは、周波数が１ｋＨｚ以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体素子破壊装置。
【請求項５】
筺体を有し、前記筺体内部には前記記憶装置又は機器を設置可能な設置台を有し、前記設置台は昇降可能であり、設置台は上昇して上限点にある時に前記記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に前記放電端子間に高電圧パルスを放電可能であることを特徴とする請求項１乃至４のいずれかに記載の半導体素子破壊装置。
【請求項６】
前記筺体は開閉式の扉を有し、前記扉は前記設置台が下限点にある時にはロックされて開閉できないことを特徴とする請求項５に記載の半導体素子破壊装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１９４７３４（Ｐ２０１２−１９４７３４Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５７５７２（Ｐ２０１１−５７５７２）
【出願日】平成２３年３月１６日（２０１１．３．１６）
【出願人】（５０９１４８０５０）リ・バース株式会社 (1)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１６日（２０１１．３．１６）
【出願人】（５０９１４８０５０）リ・バース株式会社 (1)
【Ｆターム（参考）】
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