半導体装置、半導体装置の検査方法及び製造方法
【課題】コンタクト周りのキラー欠陥検査を容易にするパターンを有する半導体装置、半導体装置の検査方法及び製造方法を提供する。
【解決手段】半導体基板の第１導電型領域の表面に設けられ、それぞれ第１の方向に延在する複数の第２導電型領域と、複数の第２導電型領域とそれぞれ複数の個所で交差することにより各第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、複数のＭＯＳトランジスタとゲート配線との表面を覆う絶縁膜と、絶縁膜の表面から複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、絶縁膜の表面からゲート配線の各領域に共通に接続された第２のコンタクトと、を有する。
【解決手段】半導体基板の第１導電型領域の表面に設けられ、それぞれ第１の方向に延在する複数の第２導電型領域と、複数の第２導電型領域とそれぞれ複数の個所で交差することにより各第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、複数のＭＯＳトランジスタとゲート配線との表面を覆う絶縁膜と、絶縁膜の表面から複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、絶縁膜の表面からゲート配線の各領域に共通に接続された第２のコンタクトと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の検査方法及び製造方法に関する。特に、半導体装置の製造工程の途中工程における検査を容易にするレイアウトパターンを有する半導体装置、及び、その半導体装置の検査方法、さらには、そのレイアウトパターンをモニタとして用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程における途中工程において、欠陥検査が行われる。欠陥検査において、歩留まり低下や故障の原因となるキラー欠陥を発見し、製造工程や設計工程にフィードバックすることにより、歩留まりよく高品質な半導体装置を製造することができる。この欠陥検査においては、従来、明視野検査、暗視野検査、電子線検査が使われている。しかしながら、明視野検査、暗視野検査はキラー欠陥でない歩留まりや最終製品の品質に影響をほとんど与えることがない欠陥も多く検出され、この中からキラー欠陥を識別することが困難である。
【０００３】
これに対して、電子線検査は、比較的容易にキラー欠陥を抽出することができる。特にコンタクトショート（リーク）の原因となる、シリサイドスパイク、結晶欠陥等の検出は電子線検査が非常に有効なツールである。特許文献１には、従来の電子線を用いたコンタクトプラグのショートを効率的に検出する半導体装置の検査方法が記載されている。
【０００４】
図１２（ａ）は、特許文献１に記載されている従来の検査用の半導体装置の構成を示す断面図である。図１２（ａ）は、製品用の半導体装置の状態を検査するための、検査用の半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭとして構成され、半導体基板１１を備える。半導体基板１１の表面部分には、絶縁材料を所定のパターンで埋め込んだ素子分離溝１２が形成され、素子分離溝１２によって構成される素子分離領域１４は、半導体素子が形成される素子形成領域１３を相互に区画している。
【０００５】
半導体基板１１上には、図示しないゲート絶縁膜を介して、複数のワード線１５が形成
され、ワード線１５を覆って、絶縁膜１６が成膜されている。絶縁膜１６を貫通して、半
導体基板１１に接続するコンタクトホール１７が開孔され、コンタクトホール１７の内部
を埋め込んで、導電材料から成るコンタクトプラグ１８が形成されている。コンタクトホ
−ル１７は、ワード線１５の表面を被覆する絶縁膜をマスクとするセルフアラインコンタクトにより、隣接するワード線１５間の半導体基板１１の表面に接続するように形成されている。
【０００６】
１つの素子形成領域１３には、３つのワード線１５が交差し、ワード線１５に隣接して
半導体基板１１にコンタクトする２つのコンタクトプラグ２１が形成されている。１つの
素子分離領域１４には、ワード線１５に隣接して素子分離溝１２によって絶縁された１つ
のコンタクトプラグ（非接続コンタクトプラグ）２２が形成されている。素子形成領域１
３、ワード線１５、及び、コンタクトプラグ１８は、それぞれ等間隔で配設されている。
【０００７】
図１２（ａ）に記載の従来の半導体装置の検査方法では、ＳＥＭ式検査装置を用い、検査用の半導体装置１０の表面に対して電子線を照射し、半導体装置１０の表面を走査しつつ、各コンタクトプラグ１８から放出される二次電子量を測定する。ＳＥＭ式検査装置は、二次電子量の測定によって、図１２（ｂ）に示すように、各コンタクトプラグ１８から放出された二次電子量に応じた輝度で、各コンタクトプラグ１８の位置を表示する電位コントラスト画像５０を表示する。図１２（ｂ）中、符号５１〜５３が、非接続コンタクトプラグ２２、実際のＤＲＡＭではビット線接続用コンタクトプラグとなる通常のコンタクトプラグ２１、及び、ストレージノード接続用コンタクトプラグとなる通常のコンタクトプラグ２１に対応する部分をそれぞれ示している。
【０００８】
非接続コンタクトプラグ２２が他の導体とショートしていない場合には、非接続コンタ
クトプラグ２２は正又は負に帯電する。逆に、非接続コンタクトプラグ２２が、例えばワ
−ド線１５との間でショートしている場合には、ワード線１５を介して電子が逃がされる
ため、非接続コンタクトプラグ２２の帯電量は少ない。また、非接続コンタクトプラグ２
２が、通常のコンタクトプラグ２１との間でショートしている場合にも同様に、非接続コ
ンタクトプラグ２２の帯電量は少ない。
【０００９】
コンタクトプラグ１８から放出される二次電子量は、各コンタクトプラグ１８の帯電量
に応じた電位によって異なるため、電位コントラスト画像５０で、ショートした非接続コ
ンタクトプラグ２２は、ショートしていない非接続コンタクトプラグ２２とは異なる輝度
で表示される。従って、電位コントラスト画像５０で、個々の非接続コンタクトプラグ２
２の輝度を観察し、他の非接続コンタクトプラグ２２と異なる輝度で表示された非接続コ
ンタクトプラグ２２を、ショートした非接続コンタクトプラグ２２と判定できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−０８１０３６号公報
【特許文献２】特開２００８−００４８０３号公報
【特許文献３】特開２００５−０６２１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載されているような従来の電子線検査方法では、コンタクトプラグを全領域検査しなければならず、欠陥密度が減少してきた場合、有効なデータを取るためには、長時間の検査が必要となり、効率のよいデータ取得ができない。また、ＤＲＡＭ工程では重要な拡散層へのリーク不良も検出できない。
【００１２】
また、従来の電子線検査方法では、１箇所の不良に対して、コンタクトプラグの輝度変化は１箇所であり、全領域を検査する必要がある。また、非接続コンタクトプラグが、リークしているか否かのみを見ているため、通常コンタクトプラグが、拡散層へリークしている場合、ゲートとショートしている場合については、検出不可能である。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、前記細長の第２導電型領域を複数箇所で横切ることにより前記第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、
前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、前記絶縁膜の表面から前記ゲート配線の各領域に共通に接続された第２のコンタクトと、を有する半導体装置が提供される。
【００１４】
本発明の第２の視点によれば、前記第１の視点の半導体装置において、前記複数の第１のコンタクトのうち一部の第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、一部の第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する半導体装置の検査方法が提供される。
【００１５】
本発明の第３の視点によれば、半導体基板の上に設けられ其々ソースとドレインが互いに直列に接続された複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタの上面を覆う絶縁膜と、前記絶縁膜の上から複数の前記ＭＯＳトランジスタのソースドレイン領域にそれぞれ達する第１のコンタクトと、前記複数のＭＯＳトランジスタとは離れた位置に設けられたコンタクトであって前記絶縁膜の上から前記各ＭＯＳトランジスタのゲートに共通に接続された第２のコンタクトと、を有する半導体装置の検査方法であって、前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記複数のＭＯＳトランジスタを導通させ、前記複数の第１のコンタクトのうちいずれかの第１のコンタクトについて２次電子像を観測し、前記複数のＭＯＳトランジスタの欠陥の有無を検査する第１の検査工程と、前記第１の検査工程によって欠陥有と判定された場合、前記第２のコンタクトには電子線を照射せずに、前記複数の第１のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、前記複数のＭＯＳトランジスタのうち、不良欠陥の存在するＭＯＳトランジスタを絞り込む第２の検査工程と、を有する半導体装置の検査方法が提供される。
【００１６】
本発明の第４の視点によれば、半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、前記細長の第２導電型領域を複数箇所で横切ることにより前記細長の第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、前記絶縁膜の表面から前記ゲート配線に接続された第２のコンタクトと、を形成する第１の製造工程と、前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する第１の検査工程と、前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、前記第２のコンタクトに接続された第２の金属配線パターンと、をさらに形成する第２の製造工程と、前記第２の金属配線パターンに電子線を照射し、前記電子線が照射されていない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査する第２の検査工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明の第１の視点によれば、いずれか１つの第１のコンタクトと第２のコンタクトに電子線を照射し、任意の第１のコンタクトの２次電子像を観測することにより複数の第１のコンタクトの電子線検査を行うことが可能な半導体装置が得られる。
【００１８】
本発明の第２の視点によれば、直接電子線を照射していない第１のコンタクトについても電子線検査を行うことが可能な半導体装置の検査方法が得られる。
【００１９】
本発明の第３の視点によれば、さらに、複数の第１のコンタクトのうち、実際に欠陥が発生している第１のコンタクトを容易に特定することができる。
【００２０】
本発明の第４の視点によれば、製造工程の途中でキラー欠陥が存在するか否かを容易に検査することが可能な半導体装置の製造方法が得られる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態による半導体装置におけるコンタクト検査パターンを示す平面図である。
【図２】図１におけるＡ−Ａ断面図である。
【図３】図１の半導体装置におけるコンタクト検査において、異常がなかった場合に観察される２次電子像のイメージ図である。
【図４】図１の半導体装置におけるコンタクト検査において、コンタクトリークがあった場合に観察される２次電子像のイメージ図である。
【図５】図４においてさらに不良コンククトを特定する検査をおこなった場合に観察される２次電子像のイメージ図である。
【図６】図１の半導体装置におけるコンタクト検査において、ゲートリークがあった場合に観察される２次電子像のイメージ図である。
【図７】別の実施形態による半導体装置における金属配線検査パターンを示す平面図である。
【図８】図７におけるＡ−Ａ断面図である。
【図９】図７の半導体装置における金属配線検査において、異常がなかった場合に観察される２次電子像のイメージ図である。
【図１０】図７の半導体装置における金属配線検査において、ゲートコンタクトショートがあった場合に観察される２次電子像のイメージ図である。
【図１１】外観検査工程での処理を中心に示した一実施形態による半導体装置の製造工程フローチャートである。
【図１２】特許文献１に記載の従来の（ａ）検査用の半導体装置の構成を示す断面図と、（ｂ）測定によって得られた電位コントラスト画像を模式的に示す平面図である。
【図１３】（ａ）電子線検査において、照射する電子線の加速電圧と試料の帯電量との関係を示す図と、（ｂ）正に帯電している状態を示す図と、（ｃ）負に帯電している状態を示す図である。
【発明を実施するための形態】
【００２２】
ここで、本明細書において、発明の説明に用いる技術用語について、定義をしておく。
【００２３】
本明細書において、「コンタクト」とは、コンタクトプラグのことを言う。コンタクトホールを意味する場合は、「コンタクトホール」と記載する。
【００２４】
また、特に導電型を固定せずに、第１導電型、第２導電型と言う場合、その半導体装置において、Ｐ型とＮ型の領域が存在する場合は、Ｐ型又はＮ型の領域のうち、一方の領域が第１導電型であり、他方の領域が第２導電型である。すなわち、本明細書において、第１導電型と第２導電型は、互いに逆導電型である。
【００２５】
次に、実施形態の具体的な詳細な説明に入る前に、本発明の実施形態の概要について説明する。なお、概要の説明において、付記する図面参照符号は専ら実施形態の理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２６】
図１、図２に示すように、本発明の一実施形態の半導体装置１００は、半導体基板の第１導電型領域（図２の１０１）の表面に細長に設けられた第２導電型領域１０２と、細長の第２導電型領域を複数箇所で横切ることにより第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線（１０３、１０４）と、複数のＭＯＳトランジスタとゲート配線との表面を覆う絶縁膜（図２の１１１）と、絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクト１０５と、絶縁膜の表面から前記ゲート配線の各領域に共通に接続された第２のコンタクト１０６と、を有する。
【００２７】
上記半導体装置によれば、一つの第２導電型領域１０２に設けられた複数の第１のコンタクト１０５のうち、少なくとも１つの第１のコンタクト１０５と、第２のコンタクトに電子線を照射することにより、一つの第２導電型領域１０２に直列に形成された複数のＭＯＳトランジスタを第２のコンタクトに与えた電子線の電荷により導通させることができる。当該第２導電型領域１０２に設けられた第１のコンタクト１０５のうち、いずれかの第１のコンタクト１０５にリークがあれば、電子線を照射することにより与えた電荷がその第１のコンタクト１０５からリークするので、２次電子像として観測することができる。たとえば、図４に示すように、２４１、２４２、２４３、２４４の位置にある第１のコンタクト１０５のいずれかにリーク欠陥が存在する場合、ＭＯＳトランジスタは導通状態にあることから、２４１、２４２、２４３、２４４からはいずれもリーク欠陥から電荷が抜けた明るい２次電子コントラスト像を観測することができる。電子線を照射するのは、
２４１〜２４４の位置に相当する第１のコンタクト１０５のうち、任意の一つの第１のコンタクト１０５に電子線を照射すれば、十分であり、２４１〜２４４のうち、任意の一つの２次電子像を観測することにより、２４１〜２４４のうち、いずれかの第１のコンタクト１０５にリーク欠陥が存在することが確認できる。電子線を照射する第１のコンタクトと観測する第１のコンタクトは、同一のコンタクトであってもよいし、ＭＯＳトランジスタを介して接続されている第１のコンタクトであれば、異なる第１のコンタクトであってもよい。
【００２８】
本発明において下記の形態が可能である。
【００２９】
［形態１］第１の視点のとおり、半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、前記細長の第２導電型領域を複数箇所で横切ることにより前記第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、
前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、前記絶縁膜の表面から前記ゲート配線の各領域に共通に接続された第２のコンタクトと、を有する半導体装置。
【００３０】
［形態２］前記ゲート配線は、前記第２導電型領域を３箇所以上で横切ることにより、前記第２導電型領域には、３個以上ソースとドレインが直列に接続されたＭＯＳトランジスタが形成されていることが好ましい。
【００３１】
［形態３］複数の第１の方向に延在する前記第２導電型領域が前記半導体基板の前記第１導電型領域の表面に形成され、前記ゲート配線は、前記各第２導電型領域を複数箇所で横切ることにより前記各第２導電型領域にソースとドレインが直列に接続された前記複数のＭＯＳトランジスタがそれぞれ形成され、前記絶縁膜は、前記各第２導電型領域にそれぞれ設けられた複数のＭＯＳトランジスタと前記ゲート配線との表面を覆い、前記第１のコンタクトが前記各第２導電型領域に設けられた複数のＭＯＳトランジスタにそれぞれ設けられていることが好ましい。
【００３２】
［形態４］前記複数の第２導電型領域の間に絶縁領域が設けられ、前記ゲート配線は前記第１の方向に延在する複数の第２導電型領域とそれぞれ第２の方向で複数の個所で交差することにより、前記複数のＭＯＳトランジスタは、前記第１の方向と前記第２の方向にマトリクス状に形成され、第１の方向にはソースとドレインが直列に接続され、第２の方向には前記絶縁領域によりソースドレイン領域が互いに絶縁されていることが好ましい。
【００３３】
［形態５］前記複数の第１のコンタクトは、前記第１の方向及び前記第２の方向に行列状に形成され、前記第２のコンタクトは、前記第２の方向に形成された複数の第１のコンタクトの列のうち、いずれかの列の延長線上に形成されていることが好ましい。
【００３４】
［形態６］前記第２の方向に形成された複数の第１のコンタクトの列のうち、いずれかの列の延長線状の両端に第２のコンタクトが複数設けられていることが好ましい。
【００３５】
［形態７］前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、前記第２のコンタクトに接続された第２の金属配線パターンと、をさらに備えることが好ましい。
【００３６】
［形態８］前記半導体基板の表面に設けられた第１又は第２導電型領域である第３導電性領域と、をさらに備え、前記第３導電性領域は、前記第２の金属配線パターンに接続されていることが好ましい。
【００３７】
［形態９］前記複数のＭＯＳトランジスタ及び前記第１及び第２のコンタクトが検査用のパターンであってもよい。
【００３８】
［形態１０］第２の視点のとおり、前記複数の第１のコンタクトのうち一部の第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、一部の前記第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する半導体装置の検査方法。
【００３９】
［形態１１］前記行列状に配置された複数の第１のコンタクトのうち、第１の方向の各行に配置された第１のコンタクトのうち、少なくとも一つの第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、電子線が照射されているか否かを問わず、各行に配置された第１のコンタクトのうち、任意の一つのコンタクトから観測される２次電子線像を観測することにより、電子線が照射されておらず、及び／又、２次電子線を観測していない第１のコンタクトを含む各第１のコンタクトに対応するＭＯＳトランジスタの欠陥を検査することが好ましい。
【００４０】
［形態１２］前記第２の金属配線パターンに電子線を照射し、電子線を照射していない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査することが好ましい。
【００４１】
［形態１３］第３の視点のとおり、半導体基板の上に設けられ、其々ソースとドレインが互いに直列に接続された複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタの上面を覆う絶縁膜と、前記絶縁膜の上から複数の前記ＭＯＳトランジスタのソースドレイン領域にそれぞれ達する第１のコンタクトと、前記複数のＭＯＳトランジスタとは離れた位置に設けられたコンタクトであって前記絶縁膜の上から前記各ＭＯＳトランジスタのゲートに共通に接続された第２のコンタクトと、を有する半導体装置の検査方法であって、
前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記複数のＭＯＳトランジスタを導通させ、前記複数の第１のコンタクトのうちいずれかの第１のコンタクトについて２次電子像を観測し、前記複数のＭＯＳトランジスタの欠陥の有無を検査する第１の検査工程と、前記第１の検査工程によって欠陥有と判定された場合、前記第２のコンタクトには電子線を照射せずに、前記複数の第１のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、前記複数のＭＯＳトランジスタのうち、不良欠陥の存在するＭＯＳトランジスタを絞り込む第２の検査工程と、を有する半導体装置の検査方法。
【００４２】
［形態１４］第４の視点のとおり、半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、前記細長の第２導電型領域を複数箇所で横切ることにより前記細長の第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、前記絶縁膜の表面から前記ゲート配線に接続された第２のコンタクトと、を形成する第１の製造工程と、前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する第１の検査工程と、前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、前記第２のコンタクトに接続された第２の金属配線パターンと、をさらに形成する第２の製造工程と、前記第２の金属配線パターンに電子線を照射し、前記電子線が照射されていない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査する第２の検査工程と、を含む半導体装置の製造方法。
【００４３】
［形態１５］前記複数のＭＯＳトランジスタは、それぞれ検査用ＭＯＳトランジスタであり、前記検査用ＭＯＳトランジスタとは別に、前記半導体装置は、最終製品の半導体装置としての機能の一部を担う複数の第２のＭＯＳトランジスタを含み、前記第１の製造工程は、前記複数の第２導電型領域と同時に前記第２のＭＯＳトランジスタのトランジスタ領域を形成する工程と、前記ゲート配線と同時に前記第２のＭＯＳトランジスタのゲートを形成する工程と、前記絶縁膜と同時に前記第２のＭＯＳトランジスタの表面を覆う絶縁膜を形成する工程と、前記複数の第１のコンタクトと同時に前記第２のＭＯＳトランジスタのソースドレインコンタクトを形成する工程と、を含み、前記第２の製造工程は、前記第１の金属配線パターンと同時に前記第２のＭＯＳトランジスタのソースドレインコンタクトに接続された金属配線を形成する工程と、を含むことが好ましい。
【００４４】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００４５】
［第１の実施形態］
図１１は、第１の半導体装置１００の製造工程とその製造工程の途中で行われる欠陥検査を示す製造工程フローチャートである。図１１の流れに沿って、半導体装置の製造工程とその途中で行われる欠陥検査について説明する。
【００４６】
まず、半導体装置１００について、コンタクトプラグ工程まで製造する（ステップＳ１）。図１は、コンタクトプラグ工程まで製造した半導体装置１００の平面図である。また、図２は、図１におけるＡ−Ａ断面を矢印の方から見た断面図である。
【００４７】
図１、図２に示すように第１の実施形態による半導体装置１００は、Ｐ型半導体基板１０１のＸ方向に伸びる複数のＮ型高濃度領域１０２が形成されている。なお、半導体基板自体は必ずしもＰ型である必要はなく、Ｐ型半導体基板１０１は、Ｎ型半導体基板の表面に設けられたＰ型ウェル領域１０１であってもよい。Ｘ方向に伸びる複数設けられたＮ型高濃度領域１０２をそれぞれ横切ってＹ方向の伸びる複数のゲート配線１０３が設けられている。Ｎ型高濃度領域１０２をゲート配線１０３が横切る位置には、それぞれＭＯＳトランジスタのゲートが形成されている。すなわち、Ｘ方向に伸びる複数のＮ型高濃度領域１０２が設けられ、各Ｎ型高濃度領域１０２を横切りＹ方向伸びる複数のゲート配線１０３が設けられ、Ｎ型高濃度領域１０２をゲート配線１０３が横切る位置には、それぞれＭＯＳトランジスタのゲートが形成されているので、半導体基板１００の表面には、電流の流れる方向をＸ方向とするＭＯＳトランジスタがマトリクス状に形成されている。表面にゲート配線１０３が設けられていないＮ型高濃度領域１０２は、ＭＯＳトランジスタのソース又はドレインとなる領域である。さらに、各Ｎ型高濃度領域１０２のＹ方向の間を絶縁するＳＴＩによる絶縁領域１０７が設けられている。絶縁領域１０７によりマトリクス状に形成された各ＭＯＳトランジスタのソースドレイン領域は、Ｙ方向には互いに絶縁されている。
【００４８】
また、Ｙ方向に配線された各ゲート配線１０３は、Ｘ方向に配線されたゲート配線１０４により相互に接続されている。従って、各ゲート配線１０３は相互にゲート配線１０４により接続され、すべて同電位になる。なお、ゲート配線１０４は、マトリクス状に形成された複数のＭＯＳトランジスタを間に挟んで、Ｙ方向の両側にＸ方向に配線されている。
【００４９】
さらに、図２に示すように、各ＭＯＳトランジスタのソースドレイン及びゲート配線１０３、１０４の表面を覆う絶縁膜１１１が設けられている。また、各ＭＯＳトランジスタのソースドレインとなる領域には、第１のコンタクト（プラグコンタクト）であるソースドレインコンタクト１０５が絶縁膜１１１の表面からＭＯＳトランジスタのソースドレインとなるＮ型高濃度領域１０２に達するように設けられている。また、図２の断面図には、表われないが、図１に示すとおり、マトリクス状に形成された複数のＭＯＳトランジスタを挟んでＹ方向の両側に設けられたゲート配線１０４には、それぞれ第２のコンタクト（プラグコンタクト）であるゲートコンタクト１０６が絶縁膜１１１の表面からゲート配線に達するように設けられている。
【００５０】
図１１のフローチャートに示すとおり、ステップ１でコンタクトプラグ工程まで製造が終わった半導体装置１００について、ステップＳ２でコンタクト検査を行う。コンタクト検査は、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）式検査装置を用い、図１、図２に示すゲートコンタクト１０６及び一部のソースドレインコンタクト１０５に電子線を照射し、ソースドレインコンタクト１０５から観測される２次電子量を計測することによって行う。なお、この２次電子量（２次電子像）の観測は、半導体装置１００に照射する電子の加速電圧を低く制御し、照射電子により半導体装置に印加する電荷より２次電子により放出される電荷が多くなるように制御することにより、半導体装置１００の表面を正に帯電させた状態で２次電子像の観測を行う。
【００５１】
ここで、第１の実施形態において、観測される２次電子像について説明をする前に、参考のため、試料である半導体装置の帯電状態と観測される２次電子像の関係について一般的な説明をしておく。図１３は、半導体装置等の試料に対して、照射する電子線の加速電圧と試料の帯電量を示す図である。図１３（ａ）において、横軸は、半導体装置等の試料に対して照射する電子線の加速電圧ＬＥである。また、縦軸は、照射する電荷量と２次電子として放出する電荷量の比σを帯電量として表している。σが１より大きいときは、照射する電子の負の電荷量より２次電子として放出する負の電荷量の方が大きく、試料が正に帯電している状態を示す。また、σが１より小さいときは、照射する電子の負の電荷量が２次電子として放出する負の電荷量より大きく、試料が負に帯電する状態を示す。また、図１３（ｂ）は、正に帯電している状態を説明する図であり、図１３（ｃ）は、負に帯電している状態を説明する図である。
【００５２】
図１３（ａ）において、照射する電子線の加速電圧ＬＥがＥ１より絶対値が小さい場合は、半導体装置の表面からほとんど２次電子は放出されないので、試料は負に帯電する（図１３（ｃ）参照）。加速電圧ＬＥの絶対値がＥ１より大きく、かつ、Ｅ２より小さい場合は、照射する電子線により負に帯電する電荷量より、２次電子として放出する電荷量の方が大きくなるので、この場合は、電子線の照射により試料を正に帯電させることができる（図１３（ｂ）参照）。加速電圧ＬＥの絶対値がＥ２より大きければ、照射する電子線により負に帯電する電荷量の方が、２次電子として放出する電荷量の方より大きくなるので、試料は負に帯電する（図１３（ｃ）参照）。
【００５３】
次に、表１と表２に半導体装置のＮ型高濃度（Ｎ＋）領域、ゲート、Ｐ型高濃度（Ｐ＋）領域に接続された導体を負と正に帯電させたときに観測される２次電子像の濃度を示す。表１に示すようにＮ型高濃度（Ｎ＋）領域に接続されたプラグコンタクトや配線などの導体が負に帯電した場合、Ｎ型高濃度（Ｎ＋）領域との接続が正常であれば、電子は、Ｎ型高濃度領域（Ｎ＋）領域へ拡散し、Ｎ型高濃度領域からさらに半導体基板等へ拡散するので、負の帯電状態は解消され、２次電子として放出される電荷量は少なく、暗い２次電子像が観測される。プラグコンタクトや配線などの導体とＮ型高濃度領域（Ｎ＋）領域との接続がオープン不良であれば、導体に照射された電荷はそのまま導体に蓄積し、２次電子として放出されるので、明るい２次電子像を観測することができる。一方、プラグコンタクトや配線などの導体にショート不良があった場合には、導体に照射された電荷はショート箇所を通じて放出され、元の導体は帯電しないので、２次電子として放出される電荷は少なく、暗い２次電子像が観測される。この場合は、導体とＮ型高濃度領域（Ｎ＋）領域との接続が正常である場合と識別することは困難である。
【００５４】
また、プラグコンタクトや配線などの導体とゲート配線との接続が正常であった場合とゲート配線との接続がオープンであった場合は、負の電荷はそのまま蓄積するので、明るい２次電子像を観測することができる。これに対して、プラグコンタクトや配線などの導体がショート不良を起こしていた場合は、ショート箇所に電荷が逃げていくので、負の帯電が蓄積することはなく、２次電子として放出される電荷は少なくなるので暗い２次電子像が観測される。したがって、一般的にゲート配線に接続されるプラグコンタクトや配線などの導体のショート不良の検出は可能であるが、オープン不良の検出は難しい。
【００５５】
Ｐ型高濃度（Ｐ＋）領域に接続されたプラグコンタクトや配線などの導体を負に帯電させた場合、電子はＰ型高濃度（Ｐ＋）領域では少数キャリアであるため、帯電した電子はＮ型高濃度（Ｎ＋）領域に比べて拡散しにくいが、Ｐ型高濃度（Ｐ＋）領域へ若干拡散する。従って、一部の帯電した電子は、拡散せずに、２次電子として放出されるため、明るさが中間レベルの２次電子像として観測される。一方、プラグコンタクトや配線の導体とＰ型高濃度（Ｐ＋）領域との接続がオープン不良であれば、Ｐ型高濃度（Ｐ＋）領域へ拡散する電子が存在しないため、照射された電子は２次電子として放出される明るい２次電子像が観測される。プラグコンタクトや配線の導体にショート不良がある場合は、照射された電子は、ショート箇所に流れ、負の電荷は蓄積されないのでほとんど２次電子は放出されないので、暗い２次電子像が観測される。
【００５６】
【表１】
【００５７】
表２には、Ｎ＋領域、Ｇａｔｅ、Ｐ＋領域に接続された導体を正帯電させたときに観測される２次電子像を示す。Ｎ型高濃度（Ｎ＋）領域に接続されたプラグコンタクト又は配線などの導体が正に帯電した場合、Ｎ型高濃度（Ｎ＋）領域との接続が正常であれば、電子は、Ｎ型高濃度（Ｎ＋）領域に拡散するので、暗い２次電子像が観測される。また、Ｎ型高濃度（Ｎ＋）領域に接続されるべきプラグコンタクト又は配線などの導体にオープン不良が存在する場合は、より暗い２次電子像が観測され、Ｎ型高濃度（Ｎ＋）領域に接続されるべきプラグコンタクト又は配線などの導体にショート不良が存在した場合には、明るい２次電子像が観測される。
【００５８】
また、ゲート配線に接続されたプラグコンタクト又は配線などの導体が正に帯電した場合、ゲート配線との接続が正常であれば、暗い２次電子像が観測される。また、ゲート配線に接続されるべきプラグコンタクト又は配線などの導体にオープン不良が存在する場合は、より暗い２次電子像が観測され、ゲート配線に接続されるべきプラグコンタクト又は配線などの導体にショート不良が存在した場合には、明るい２次電子像が観測される。
【００５９】
さらに、Ｐ型高濃度（Ｐ＋）領域に接続されたプラグコンタクト又は配線などの導体が正に帯電した場合、Ｐ型高濃度（Ｐ＋）領域との接続が正常であれば、明るい２次電子像が観測される。また、Ｐ型高濃度（Ｐ＋）領域に接続されるべきプラグコンタクト又は配線などの導体にオープン不良が存在する場合は、より暗い２次電子像が観測され、Ｐ型高濃度（Ｐ＋）領域に接続されるべきプラグコンタクト又は配線などの導体にショート不良が存在した場合には、明るい２次電子像が観測される。
【００６０】
【表２】
【００６１】
以上の一般的な電子線を照射したときの試料の帯電状態と観測される２次電子像の説明を基に、第１の実施形態の説明に戻って説明を続ける。
【００６２】
図３は、第１の実施形態におけるコンタクト検査（図１１のステップＳ２）において、半導体装置１００のコンタクトに異常がない場合に観測される２次電子像のイメージ図である。図３における２次電子像観測領域２１４〜２７４は、図１におけるソースドレインコンタクト１０５、ゲートコンタクト１０６の位置にそれぞれ相当する。２次電子像観測領域２１４〜２７４のうち、２１４と２７４がゲートコンタクト１０６の位置に対応し、その他の２次電子像観測領域２２１〜２６４がソースドレインコンタクト１０５の位置に対応する。なお、２次電子像として観測される画像ではないが、図１との対応を示すため、図３には、図１のＮ型高濃度領域１０２、ゲート配線１０３、１０４を細破線により薄く図示している。
【００６３】
図３において、２０１は、電子線を照射する領域である。図１３を用いて説明したように、領域２０１が電子線の照射により正に帯電するように照射する電子線の加速電圧を調整する。すると、表２を用いて説明したように、ゲート配線１０３、１０４に接続されているゲートコンタクト１０６が存在する箇所２１４、２７４からは、最も暗い２次電子像が観測される。また、表２に示すとおり、Ｎ型高濃度領域１０２に接続されているソースドレインコンタクト１０５が存在する箇所２２４、２３４、２４４、２５４、２６４からは、暗い２次電子像が観測される。半導体装置１００の表面を正に帯電となる加速電圧で検査を行うと、通常ソースドレインコンタクト１０５は逆バイアスとなり、電子が放出されず電位コントラストでは暗コントラストとなるためである。ただし、相対的には、２２４、２３４、２４４、２５４、２６４より２１４、２７４の方がより暗い２次電子像が観測される。
【００６４】
さらに、ゲートコンタクト１０６（２次電子像２１４、２７４が観測される箇所）が正に帯電することにより、ゲート配線１０３、１０４も正に帯電し、マトリクス状に形成されている各ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）は、導通状態になる。従って、ＮＭＯＳトランジスタを介してつながっているＮ型高濃度領域１０２の各領域はほぼ同電位になる。すると、電子線を直接照射したソースドレインコンタクト１０５（２次電子像２２４、２３４、２４４、２５４、２６４が観測される箇所）に限られず、直接電子線を直接照射していないソースドレインコンタクト１０５（図３の領域２２１〜２２３、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３）からも領域２２４、２３４、２４４、２５４、２６４と同程度の２次電子像が観測される。
【００６５】
また、図１１のステップＳ２のコンタクト検査において、ゲート配線（ポリシリ配線）１０３、１０４の接続には問題はなく、いずれかのソースドレインコンタクト１０５にコンタクトショートがあった場合は、図４に図示するような２次電子像が観察される。図４の２次電子像について説明する。
【００６６】
電子線を照射する領域２０１は、図３に示すコンタクトに異常がない場合に照射する領域２０１と同一である。また、図４において、図３と同一である部分は、同一の符号を付し、重複する説明は省略する。図４において、図３と異なる部分について説明する。図４において、２次電子像観測領域２１４〜２７４のうち、領域２４１、２４２、２４３、２４４は、他のソースドレインコンタクト１０５に相当する位置から観測される２次電子像２１１〜２２４、２３１〜２３４、２５１〜２５４、２６１〜２６４に比べると明コントラストの領域として観測される。
【００６７】
表２に示すとおり、半導体基板の表面を正に帯電させた場合において、Ｎ型高濃度（Ｎ＋）領域へ接続するコンタクトにショートが発生している場合に相当する。リーク不良部では、ＰＮ間のリークがある為、Ｐ型半導体基板（Ｐ型ウェル領域）１０１から電子が放出され、電位コントラスト明となるためである。
【００６８】
その上で、ゲートコンタクト１０６上に電子線を照射することによって、ゲートをオン状態にすることで、ＰＮ接合間に電荷が流れ拡散層（Ｎ型高濃度領域１０２）でつながったコンタクト全てがＰ型半導体基板（Ｐ型ウェル領域）１０１と同電位となり電位コントラスト明となる。すなわち、２次電子像観測領域２４１〜２４４は、ゲートコンタクト１０６（２次電子像２１４、２７４が観測される箇所）が正に帯電することにより、ゲート配線１０３、１０４も正に帯電する。さらに、ＮＭＯＳトランジスタのソースドレイン領域となる２次電子像観測領域２４１〜２４４はＮＭＯＳトランジスタが導通状態となるため、互いに同電位となり、電子線が直接照射されている領域２４４の他、電子線が直接照射されていない領域２４１、２４２、２４３も領域２４４とほぼ同電位に帯電する。従って、２次電子像観測領域２４１〜２４４のうちいずれかのソースドレインコンタクト１０５にショートによる不良が存在する場合には、領域２４１〜２４４のいずれからも同様な明るい２次電子像が得られる。
【００６９】
一方、領域２１１〜２２４、２３１〜２３４、２５１〜２５４、２６１〜２６４は、暗コントラストであるので、領域２４１〜２４４のいずれかのソースドレインコンタクト１０５にショートによる不良が存在し、領域２１１〜２２４、２３１〜２３４、２５１〜２５４、２６１〜２６４のソースドレインコンタクト１０５には、ショート不良が存在しないことが確認できる（図１１のステップＳ３）。
【００７０】
なお、マトリクス状に設けられた各ソースドレインコンタクト１０５のうち、ＭＯＳトランジスタを通じて互いにソースとドレインが接続されているソースドレインコンタクト１０５のうち、任意の一つのソースドレインコンタクト１０５に電子線を照射すれば、他のソースドレインコンタクト１０５には電子線を照射する必要はない。ゲートコンタクト１０６に電子線を照射し、正に帯電するように制御し、ゲート配線１０３、１０４を正に帯電させ、各ＮＭＯＳトランジスタを導通させるように制御しているためである。
【００７１】
また、２次電子像観測領域について、ＭＯＳトランジスタのソース、ドレインとして直列に接続されているソースドレイン領域のうち、任意の一つのソースドレインコンタクト１０５に相当する２次電子像観測領域を観測すれば十分である。ＭＯＳトランジスタのソース、ドレインとして直列に接続されているソースドレイン領域から観測される２次電子像は互いにほぼ等しいコントラストになるからである。
【００７２】
図１１のフローチャートに戻って説明を続ける。ステップＳ３において、図４に示すようにいずれかのソースドレインコンタクト１０５に相当する２次電子像観測領域から明コントラストの２次電子像が観測された場合には、明コントラストが観測されたソースドレインコンタクト１０５とＭＯＳトランジスタを介して直列に接続されているいずれかのソースドレインコンタクト１０５に不良（キラー欠陥）が存在することが確認できる。ただし、ステップＳ３では、ＭＯＳトランジスタを介して直列に接続されているソースドレインコンタクト１０５のいずれかに不良（キラー欠陥）が存在することまではわかるが、どのソースドレインコンタクト１０５に不良が存在するかまでは、不明である。この不良解析が必要である場合には、ステップＳ４へ進む。
【００７３】
図５は、図４に示すようなコンタクトリークの存在を推認する２次電子像が観測された場合に、図１１のステップＳ４の不良コンククトを特定する検査をおこなったときに観察される２次電子像のイメージ図である。
【００７４】
図５では、図４において、コンタクトリークの存在を推認する明コントラストの２次電子像が観測された行（Ｘ方向）のソースドレインコンタクト１０５にのみ電子線を照射している（領域２０２）。すなわち、電子線照射領域２０２は、図４において、明コントラストの２次電子像が観測された領域２４１〜２４４に等しい。また、図５では、ゲートコンタクト１０６が存在する領域２１４、２７４には電子線を照射していない。従って、図５では、ゲート配線１０４、１０５は電子線の照射により影響を受けず、電荷が蓄積することはないので、各ＭＯＳトランジスタは非導通の状態に維持され、ソースドレインコンタクト１０５毎に独立してコンタクトリークを確認することができる。図５の例では、領域２４２のみが明コントラストとして観測できるので、領域２４２のソースドレインコンタクト１０５にリーク不良が存在し、領域２４１、２４３、２４４のソースドレインコンタクト１０５には、リーク不良は存在しないことが確認できる。
【００７５】
図１１のフローチャートに戻って説明を続けると、ステップＳ４により不良コンタクトが特定できたので、必要に応じて、ステップＳ１１に進み、設計工程や製造工程にフィードバックをかけることができる。
【００７６】
また、ステップＳ２のコンタクト検査において、ステップＳ５に示すようにソースドレインコンタクト１０５には異常はなく、ゲートコンタクト１０６に異常が存在する場合には、図６に示すような２次電子像が観測される。図６において、電子線照射領域２０１、２次電子像観測領域２１４〜２７４は、図３、図４と同一の領域であるので重複する説明は省略する。また、電子線照射領域２０１が正に帯電するように照射する電子線の加速電圧を制御することも図３の説明で述べたとおりである。図６に示すように、ゲートコンタクト１０６が存在する位置に相当する２次電子像観測領域２１４、２７４から明るい２次電子像が観測されている点が、正常な場合の図３に示す２次電子像と異なっている。表２を用いて説明したように、ゲートにショート不良が存在する場合には、明るい２次電子像が観測される。図６に示すようにゲートコンタクト１０６が存在する２次電子像観測領域
２１４、２７４から明るい２次電子像が観測される場合は、ゲートにショート不良が存在すると考えられる。そのような場合は、図１１のステップ１１に進み、必要に応じて、製造工程、設計工程にフィードバックをかけることができる。
【００７７】
図１１の製造フローチャートにおいて、ステップＳ２のコンタクト検査に異常がなかった場合は、ステップＳ６に進み、第１金属配線工程まで製造を進める。図７は、第１金属配線工程まで終了した後の半導体装置１００Ａの平面図であり、図８は、そのＡ−Ａ断面を矢印の方向から見た断面図である。図７の半導体装置１００Ａでは、図１の半導体装置１００では図示していなかったＰ型又はＮ型の高濃度半導体領域１２１を図示している。高濃度半導体領域１２１はＰ型であってもＮ型であってもどちらであってもよい。高濃度半導体領域１２１は、マトリクス状に設けたＭＯＳトランジスタのＹ方向の両側に設けたゲート配線１０４に対してさらにＹ方向の両側の外側に設けている。
【００７８】
また、半導体装置１００Ａでは、図１に示す半導体装置１００のソースドレインコンタクト１０５の表面に金属配線１２２を設けている。さらに、ゲートコンタクト１０６の表面には、金属配線１２３を設け、金属配線１２３は図示しないコンタクトを介して高濃度半導体領域１２１に接続されている。図８の断面図に示すように金属配線１２２は、ソースドレインコンタクト１０５によりＮＭＯＳトランジスタのソースドレインとなるＮ型高濃度領域１０２に接続されている。さらに、半導体装置１００Ａの金属配線１２２、１２３が存在しない領域の表面は、絶縁膜１１２で覆われている。また、図８の断面図には表われないが、図７の金属配線１２３は、ゲートコンタクト１０６を介してゲート配線１０４に接続され、金属配線１２３は、さらに図示しないコンタクトを介してＰ型又はＮ型の高濃度半導体領域１２１に接続されている。すなわち、図１のコンタクト工程までしか進んでいない段階では、高濃度半導体領域１２１は、ゲート配線１０４とは接続されていない無関係な領域であったが、金属配線工程まで製造工程を進めることにより、ゲート配線１０４は高濃度半導体領域１２１に接続されている。
【００７９】
図７、８に示す第１金属配線工程までの製造が完了した場合には、図１１の製造フローチャートにおいて、ステップＳ７のＭ１検査（第１金属配線の検査）を実施する。Ｍ１検査は、半導体装置１００Ａの特定の領域に電子線を照射し、半導体装置１００Ａの表面を正に帯電させ、２次電子像を観察するようにより行う。
【００８０】
図９は、図７の半導体装置１００Ａにおける金属配線検査において、異常がなかった場合に観察される２次電子像のイメージ図である。図９の図示する範囲は、おおよそ図７の平面図に相当する範囲である。図９において、参考のため、図７におけるＮ型高濃度領域
１０２、ゲート配線１０３、１０４を細破線により薄く示す。図９において、３０１は、電子線照射領域である。３１４〜３７４は、２次電子像観測領域である。このうち、領域３１４、３７４は、金属配線１２３の存在する領域に相当し、領域３２１〜３２４、３３１〜３３４、３４１〜３４４、３５１〜３５４、３６１〜３６４はそれぞれ金属配線１２２の存在する領域に相当する。
【００８１】
照射する電子線の加速電圧を電子線照射領域が正に帯電するように制御して電子線を照射すると、半導体装置１００Ａが正常である場合には、Ｐ型又はＮ型の高濃度半導体領域に接続されている金属配線１２３が存在する領域３１４、３７４は、明るい２次電子像が観測され、それ以外の金属配線１２２が存在する領域３２１〜３２４、３３１〜３３４、３４１〜３４４、３５１〜３５４、３６１〜３６４は、暗い２次電子像が観測される。
【００８２】
一方、金属配線検査（図１１のステップＳ７のＭ１検査）において、ゲート配線１０３とソースドレインコンタクト１０５との間にショート不良があった場合には、図１０に示すような２次電子像が観測される。図１０では、不良がない図９と異なり領域３４１〜３４４が明るく表示されている。これは、領域３４１〜３４４に相当するいずれかのソースドレインコンタクト１０５とゲート配線１０３、１０４がショート不良を起こしていることを示している。
【００８３】
金属配線検査（Ｍ１検査）では、ゲートコンタクト１０６を介してゲート配線１０３、１０４に接続された金属配線１２３に相当する領域３１４、３７４が正帯電するように電子線を照射している。従って、マトリクス状に形成されたＮＭＯＳトラジスタのゲートはすべて正に帯電し、ＮＭＯＳトランジスタはすべて導通するように制御される。従って、ＭＯＳトランジスタによって接続されたＮ型高濃度領域１０２のソースドレイン領域はほぼ同電位になるように制御される。従って、領域３４１〜３４４のいずれかに相当するソースドレイン領域とゲート配線１０３、１０４との間にショート不良がある場合は、表２のＮ型高濃度領域にショート不良が存在する場合に相当し、領域３４１〜３４４のうち、実際にショート欠陥のあるソースドレイン領域以外のソースドレイン領域に相当する領域３４１〜３４４からも明るい２次電子像が観測される。
【００８４】
図１０に示すような２次電子像が観測された場合には、図５を用いて説明したのと同じ方法により、領域３１４、３７４には、電子線を照射せずに、各ＭＯＳトランジスタをオフの状態に制御し、領域３４１〜３４４に電子線を照射することにより、ソースドレインコンタクトとゲート配線とのショート不良が実際に発生している箇所を特定することができる。
【００８５】
その不良解析の結果は、図１１のステップＳ８、Ｓ１１に示すとおり、必要に応じて関連性のある設計工程、製造工程へフィードバックし、製造工程の歩留まりや、設計品質、製造品質をさらに高めることができる。さらに、図１１の製造フローチャートにおいて、金属配線検査（Ｍ１検査）において、異常がなかった場合には、最終製造工程まで半導体装置の製造を進め、最終検査を行って、問題がなければ、製品として出荷することができきる。
【００８６】
なお、半導体装置１００、１００Ａの本来のレイアウトパターンに図１や図７に示すレイアウトパターンが存在すれば、そのレイアウトパターンを用いてコンタクト検査や金属配線（Ｍ１）検査を行うことができる。また、図１や図７に示すレイアウトパターンを検査用のテストパターンとして半導体装置の一部のレイアウトに設けることができる。さらに、実際に製品となる半導体装置チップ内のレイアウトパターンには、図１や図７に示すレイアウトパターンが存在しない場合であっても、同一ウェーハの別チップや同一製造ロットの別ウェーハに図１や図７に示すレイアウトパターンを設けることにより、欠陥検査を容易に行うことができる。
【００８７】
すなわち、Ｎ型高濃度領域１０２と実際に製品となるＮＭＯＳトランジスタのソースドレイン領域（トランジスタ領域）、ソースドレインコンタクト１０５と製品となるＮＭＯＳトランジスタのソースドレインコンタクト等を同時に形成することにより、図１や図７に示す検査用テストパターンを用いて実際に製品となる半導体装置のキラー欠陥の存在可能性を調べることができる。
【００８８】
なお、上記実施形態では、第１導電型領域がＰ型領域、第２導電型領域がＮ型領域であり、ＮＭＯＳトランジスタのゲートを正に帯電させて導通させる実施形態を最も好ましい実施形態として説明したが、第１導電型領域をＮ型領域、第２導電型領域をＰ型領域とし、トランジスタをＰＭＯＳトランジスタとして、ゲートを負に帯電させて導通させるものであってもよい。
【００８９】
さらには、ＮＭＯＳトランジスタやＰＭＯＳトランジスタを常時オン状態となるデプレッションＭＯＳトランジスタとして形成し、ＮＭＯＳデプレッショントランジスタのゲートに電子線を照射することにより負に帯電させてＮＭＯＳデプレッショントランジスタを非導通に制御したり、ＰＭＯＳデプレッショントランジスタのゲートに電子線を照射することにより正に帯電させてＰＭＯＳデプレッショントランジスタを非導通に制御することも可能である。
【００９０】
ＭＯＳトランジスタがデプレッショントランジスタである場合、ゲートを帯電させない状態では、導通状態となるので、いずれかのコンタクトに不良があれば、ＭＯＳトランジスタのゲートを介してつながった拡散層は、すべてほぼ同電位となり、同じ明度の２次電子像が観測できる。その結果、いずれかのトランジスタに欠陥が存在する場合は、デプレッショントランジスタのゲートを帯電（ＮＭＯＳデプレッショントランジスタの場合は負に帯電、ＰＭＯＳデプレッショントランジスタの場合は正に帯電）させて、デプレッショントランジスタを非導通に制御し、欠陥が生じているトランジスタを特定することも可能である。
【００９１】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９２】
１００、１００Ａ：半導体装置
１０１：Ｐ型半導体基板（Ｐ型ウェル領域）
１０２：Ｎ型高濃度領域
１０３：ゲート配線
１０４：ゲート配線
１０５：ソースドレインコンタクト
１０６：ゲートコンタクト
１０７：絶縁領域（ＳＴＩ）
１１１、１１２：絶縁膜
１２１：高濃度半導体領域
１２２、１２３：金属配線
２０１、２０２、３０１：電子線照射領域
２１４、２２１〜２２４、２３１〜２３４、２４１〜２４４、２５１〜２５４、２６１〜２６４、２７４、３１４、３２１〜３２４、３３１〜３３４、３４１〜３４４、３５１〜３５４、３６１〜３６４、３７４：２次電子像観測領域
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の検査方法及び製造方法に関する。特に、半導体装置の製造工程の途中工程における検査を容易にするレイアウトパターンを有する半導体装置、及び、その半導体装置の検査方法、さらには、そのレイアウトパターンをモニタとして用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程における途中工程において、欠陥検査が行われる。欠陥検査において、歩留まり低下や故障の原因となるキラー欠陥を発見し、製造工程や設計工程にフィードバックすることにより、歩留まりよく高品質な半導体装置を製造することができる。この欠陥検査においては、従来、明視野検査、暗視野検査、電子線検査が使われている。しかしながら、明視野検査、暗視野検査はキラー欠陥でない歩留まりや最終製品の品質に影響をほとんど与えることがない欠陥も多く検出され、この中からキラー欠陥を識別することが困難である。
【０００３】
これに対して、電子線検査は、比較的容易にキラー欠陥を抽出することができる。特にコンタクトショート（リーク）の原因となる、シリサイドスパイク、結晶欠陥等の検出は電子線検査が非常に有効なツールである。特許文献１には、従来の電子線を用いたコンタクトプラグのショートを効率的に検出する半導体装置の検査方法が記載されている。
【０００４】
図１２（ａ）は、特許文献１に記載されている従来の検査用の半導体装置の構成を示す断面図である。図１２（ａ）は、製品用の半導体装置の状態を検査するための、検査用の半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭとして構成され、半導体基板１１を備える。半導体基板１１の表面部分には、絶縁材料を所定のパターンで埋め込んだ素子分離溝１２が形成され、素子分離溝１２によって構成される素子分離領域１４は、半導体素子が形成される素子形成領域１３を相互に区画している。
【０００５】
半導体基板１１上には、図示しないゲート絶縁膜を介して、複数のワード線１５が形成
され、ワード線１５を覆って、絶縁膜１６が成膜されている。絶縁膜１６を貫通して、半
導体基板１１に接続するコンタクトホール１７が開孔され、コンタクトホール１７の内部
を埋め込んで、導電材料から成るコンタクトプラグ１８が形成されている。コンタクトホ
−ル１７は、ワード線１５の表面を被覆する絶縁膜をマスクとするセルフアラインコンタクトにより、隣接するワード線１５間の半導体基板１１の表面に接続するように形成されている。
【０００６】
１つの素子形成領域１３には、３つのワード線１５が交差し、ワード線１５に隣接して
半導体基板１１にコンタクトする２つのコンタクトプラグ２１が形成されている。１つの
素子分離領域１４には、ワード線１５に隣接して素子分離溝１２によって絶縁された１つ
のコンタクトプラグ（非接続コンタクトプラグ）２２が形成されている。素子形成領域１
３、ワード線１５、及び、コンタクトプラグ１８は、それぞれ等間隔で配設されている。
【０００７】
図１２（ａ）に記載の従来の半導体装置の検査方法では、ＳＥＭ式検査装置を用い、検査用の半導体装置１０の表面に対して電子線を照射し、半導体装置１０の表面を走査しつつ、各コンタクトプラグ１８から放出される二次電子量を測定する。ＳＥＭ式検査装置は、二次電子量の測定によって、図１２（ｂ）に示すように、各コンタクトプラグ１８から放出された二次電子量に応じた輝度で、各コンタクトプラグ１８の位置を表示する電位コントラスト画像５０を表示する。図１２（ｂ）中、符号５１〜５３が、非接続コンタクトプラグ２２、実際のＤＲＡＭではビット線接続用コンタクトプラグとなる通常のコンタクトプラグ２１、及び、ストレージノード接続用コンタクトプラグとなる通常のコンタクトプラグ２１に対応する部分をそれぞれ示している。
【０００８】
非接続コンタクトプラグ２２が他の導体とショートしていない場合には、非接続コンタ
クトプラグ２２は正又は負に帯電する。逆に、非接続コンタクトプラグ２２が、例えばワ
−ド線１５との間でショートしている場合には、ワード線１５を介して電子が逃がされる
ため、非接続コンタクトプラグ２２の帯電量は少ない。また、非接続コンタクトプラグ２
２が、通常のコンタクトプラグ２１との間でショートしている場合にも同様に、非接続コ
ンタクトプラグ２２の帯電量は少ない。
【０００９】
コンタクトプラグ１８から放出される二次電子量は、各コンタクトプラグ１８の帯電量
に応じた電位によって異なるため、電位コントラスト画像５０で、ショートした非接続コ
ンタクトプラグ２２は、ショートしていない非接続コンタクトプラグ２２とは異なる輝度
で表示される。従って、電位コントラスト画像５０で、個々の非接続コンタクトプラグ２
２の輝度を観察し、他の非接続コンタクトプラグ２２と異なる輝度で表示された非接続コ
ンタクトプラグ２２を、ショートした非接続コンタクトプラグ２２と判定できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−０８１０３６号公報
【特許文献２】特開２００８−００４８０３号公報
【特許文献３】特開２００５−０６２１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載されているような従来の電子線検査方法では、コンタクトプラグを全領域検査しなければならず、欠陥密度が減少してきた場合、有効なデータを取るためには、長時間の検査が必要となり、効率のよいデータ取得ができない。また、ＤＲＡＭ工程では重要な拡散層へのリーク不良も検出できない。
【００１２】
また、従来の電子線検査方法では、１箇所の不良に対して、コンタクトプラグの輝度変化は１箇所であり、全領域を検査する必要がある。また、非接続コンタクトプラグが、リークしているか否かのみを見ているため、通常コンタクトプラグが、拡散層へリークしている場合、ゲートとショートしている場合については、検出不可能である。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、前記細長の第２導電型領域を複数箇所で横切ることにより前記第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、
前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、前記絶縁膜の表面から前記ゲート配線の各領域に共通に接続された第２のコンタクトと、を有する半導体装置が提供される。
【００１４】
本発明の第２の視点によれば、前記第１の視点の半導体装置において、前記複数の第１のコンタクトのうち一部の第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、一部の第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する半導体装置の検査方法が提供される。
【００１５】
本発明の第３の視点によれば、半導体基板の上に設けられ其々ソースとドレインが互いに直列に接続された複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタの上面を覆う絶縁膜と、前記絶縁膜の上から複数の前記ＭＯＳトランジスタのソースドレイン領域にそれぞれ達する第１のコンタクトと、前記複数のＭＯＳトランジスタとは離れた位置に設けられたコンタクトであって前記絶縁膜の上から前記各ＭＯＳトランジスタのゲートに共通に接続された第２のコンタクトと、を有する半導体装置の検査方法であって、前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記複数のＭＯＳトランジスタを導通させ、前記複数の第１のコンタクトのうちいずれかの第１のコンタクトについて２次電子像を観測し、前記複数のＭＯＳトランジスタの欠陥の有無を検査する第１の検査工程と、前記第１の検査工程によって欠陥有と判定された場合、前記第２のコンタクトには電子線を照射せずに、前記複数の第１のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、前記複数のＭＯＳトランジスタのうち、不良欠陥の存在するＭＯＳトランジスタを絞り込む第２の検査工程と、を有する半導体装置の検査方法が提供される。
【００１６】
本発明の第４の視点によれば、半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、前記細長の第２導電型領域を複数箇所で横切ることにより前記細長の第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、前記絶縁膜の表面から前記ゲート配線に接続された第２のコンタクトと、を形成する第１の製造工程と、前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する第１の検査工程と、前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、前記第２のコンタクトに接続された第２の金属配線パターンと、をさらに形成する第２の製造工程と、前記第２の金属配線パターンに電子線を照射し、前記電子線が照射されていない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査する第２の検査工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明の第１の視点によれば、いずれか１つの第１のコンタクトと第２のコンタクトに電子線を照射し、任意の第１のコンタクトの２次電子像を観測することにより複数の第１のコンタクトの電子線検査を行うことが可能な半導体装置が得られる。
【００１８】
本発明の第２の視点によれば、直接電子線を照射していない第１のコンタクトについても電子線検査を行うことが可能な半導体装置の検査方法が得られる。
【００１９】
本発明の第３の視点によれば、さらに、複数の第１のコンタクトのうち、実際に欠陥が発生している第１のコンタクトを容易に特定することができる。
【００２０】
本発明の第４の視点によれば、製造工程の途中でキラー欠陥が存在するか否かを容易に検査することが可能な半導体装置の製造方法が得られる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態による半導体装置におけるコンタクト検査パターンを示す平面図である。
【図２】図１におけるＡ−Ａ断面図である。
【図３】図１の半導体装置におけるコンタクト検査において、異常がなかった場合に観察される２次電子像のイメージ図である。
【図４】図１の半導体装置におけるコンタクト検査において、コンタクトリークがあった場合に観察される２次電子像のイメージ図である。
【図５】図４においてさらに不良コンククトを特定する検査をおこなった場合に観察される２次電子像のイメージ図である。
【図６】図１の半導体装置におけるコンタクト検査において、ゲートリークがあった場合に観察される２次電子像のイメージ図である。
【図７】別の実施形態による半導体装置における金属配線検査パターンを示す平面図である。
【図８】図７におけるＡ−Ａ断面図である。
【図９】図７の半導体装置における金属配線検査において、異常がなかった場合に観察される２次電子像のイメージ図である。
【図１０】図７の半導体装置における金属配線検査において、ゲートコンタクトショートがあった場合に観察される２次電子像のイメージ図である。
【図１１】外観検査工程での処理を中心に示した一実施形態による半導体装置の製造工程フローチャートである。
【図１２】特許文献１に記載の従来の（ａ）検査用の半導体装置の構成を示す断面図と、（ｂ）測定によって得られた電位コントラスト画像を模式的に示す平面図である。
【図１３】（ａ）電子線検査において、照射する電子線の加速電圧と試料の帯電量との関係を示す図と、（ｂ）正に帯電している状態を示す図と、（ｃ）負に帯電している状態を示す図である。
【発明を実施するための形態】
【００２２】
ここで、本明細書において、発明の説明に用いる技術用語について、定義をしておく。
【００２３】
本明細書において、「コンタクト」とは、コンタクトプラグのことを言う。コンタクトホールを意味する場合は、「コンタクトホール」と記載する。
【００２４】
また、特に導電型を固定せずに、第１導電型、第２導電型と言う場合、その半導体装置において、Ｐ型とＮ型の領域が存在する場合は、Ｐ型又はＮ型の領域のうち、一方の領域が第１導電型であり、他方の領域が第２導電型である。すなわち、本明細書において、第１導電型と第２導電型は、互いに逆導電型である。
【００２５】
次に、実施形態の具体的な詳細な説明に入る前に、本発明の実施形態の概要について説明する。なお、概要の説明において、付記する図面参照符号は専ら実施形態の理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２６】
図１、図２に示すように、本発明の一実施形態の半導体装置１００は、半導体基板の第１導電型領域（図２の１０１）の表面に細長に設けられた第２導電型領域１０２と、細長の第２導電型領域を複数箇所で横切ることにより第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線（１０３、１０４）と、複数のＭＯＳトランジスタとゲート配線との表面を覆う絶縁膜（図２の１１１）と、絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクト１０５と、絶縁膜の表面から前記ゲート配線の各領域に共通に接続された第２のコンタクト１０６と、を有する。
【００２７】
上記半導体装置によれば、一つの第２導電型領域１０２に設けられた複数の第１のコンタクト１０５のうち、少なくとも１つの第１のコンタクト１０５と、第２のコンタクトに電子線を照射することにより、一つの第２導電型領域１０２に直列に形成された複数のＭＯＳトランジスタを第２のコンタクトに与えた電子線の電荷により導通させることができる。当該第２導電型領域１０２に設けられた第１のコンタクト１０５のうち、いずれかの第１のコンタクト１０５にリークがあれば、電子線を照射することにより与えた電荷がその第１のコンタクト１０５からリークするので、２次電子像として観測することができる。たとえば、図４に示すように、２４１、２４２、２４３、２４４の位置にある第１のコンタクト１０５のいずれかにリーク欠陥が存在する場合、ＭＯＳトランジスタは導通状態にあることから、２４１、２４２、２４３、２４４からはいずれもリーク欠陥から電荷が抜けた明るい２次電子コントラスト像を観測することができる。電子線を照射するのは、
２４１〜２４４の位置に相当する第１のコンタクト１０５のうち、任意の一つの第１のコンタクト１０５に電子線を照射すれば、十分であり、２４１〜２４４のうち、任意の一つの２次電子像を観測することにより、２４１〜２４４のうち、いずれかの第１のコンタクト１０５にリーク欠陥が存在することが確認できる。電子線を照射する第１のコンタクトと観測する第１のコンタクトは、同一のコンタクトであってもよいし、ＭＯＳトランジスタを介して接続されている第１のコンタクトであれば、異なる第１のコンタクトであってもよい。
【００２８】
本発明において下記の形態が可能である。
【００２９】
［形態１］第１の視点のとおり、半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、前記細長の第２導電型領域を複数箇所で横切ることにより前記第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、
前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、前記絶縁膜の表面から前記ゲート配線の各領域に共通に接続された第２のコンタクトと、を有する半導体装置。
【００３０】
［形態２］前記ゲート配線は、前記第２導電型領域を３箇所以上で横切ることにより、前記第２導電型領域には、３個以上ソースとドレインが直列に接続されたＭＯＳトランジスタが形成されていることが好ましい。
【００３１】
［形態３］複数の第１の方向に延在する前記第２導電型領域が前記半導体基板の前記第１導電型領域の表面に形成され、前記ゲート配線は、前記各第２導電型領域を複数箇所で横切ることにより前記各第２導電型領域にソースとドレインが直列に接続された前記複数のＭＯＳトランジスタがそれぞれ形成され、前記絶縁膜は、前記各第２導電型領域にそれぞれ設けられた複数のＭＯＳトランジスタと前記ゲート配線との表面を覆い、前記第１のコンタクトが前記各第２導電型領域に設けられた複数のＭＯＳトランジスタにそれぞれ設けられていることが好ましい。
【００３２】
［形態４］前記複数の第２導電型領域の間に絶縁領域が設けられ、前記ゲート配線は前記第１の方向に延在する複数の第２導電型領域とそれぞれ第２の方向で複数の個所で交差することにより、前記複数のＭＯＳトランジスタは、前記第１の方向と前記第２の方向にマトリクス状に形成され、第１の方向にはソースとドレインが直列に接続され、第２の方向には前記絶縁領域によりソースドレイン領域が互いに絶縁されていることが好ましい。
【００３３】
［形態５］前記複数の第１のコンタクトは、前記第１の方向及び前記第２の方向に行列状に形成され、前記第２のコンタクトは、前記第２の方向に形成された複数の第１のコンタクトの列のうち、いずれかの列の延長線上に形成されていることが好ましい。
【００３４】
［形態６］前記第２の方向に形成された複数の第１のコンタクトの列のうち、いずれかの列の延長線状の両端に第２のコンタクトが複数設けられていることが好ましい。
【００３５】
［形態７］前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、前記第２のコンタクトに接続された第２の金属配線パターンと、をさらに備えることが好ましい。
【００３６】
［形態８］前記半導体基板の表面に設けられた第１又は第２導電型領域である第３導電性領域と、をさらに備え、前記第３導電性領域は、前記第２の金属配線パターンに接続されていることが好ましい。
【００３７】
［形態９］前記複数のＭＯＳトランジスタ及び前記第１及び第２のコンタクトが検査用のパターンであってもよい。
【００３８】
［形態１０］第２の視点のとおり、前記複数の第１のコンタクトのうち一部の第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、一部の前記第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する半導体装置の検査方法。
【００３９】
［形態１１］前記行列状に配置された複数の第１のコンタクトのうち、第１の方向の各行に配置された第１のコンタクトのうち、少なくとも一つの第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、電子線が照射されているか否かを問わず、各行に配置された第１のコンタクトのうち、任意の一つのコンタクトから観測される２次電子線像を観測することにより、電子線が照射されておらず、及び／又、２次電子線を観測していない第１のコンタクトを含む各第１のコンタクトに対応するＭＯＳトランジスタの欠陥を検査することが好ましい。
【００４０】
［形態１２］前記第２の金属配線パターンに電子線を照射し、電子線を照射していない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査することが好ましい。
【００４１】
［形態１３］第３の視点のとおり、半導体基板の上に設けられ、其々ソースとドレインが互いに直列に接続された複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタの上面を覆う絶縁膜と、前記絶縁膜の上から複数の前記ＭＯＳトランジスタのソースドレイン領域にそれぞれ達する第１のコンタクトと、前記複数のＭＯＳトランジスタとは離れた位置に設けられたコンタクトであって前記絶縁膜の上から前記各ＭＯＳトランジスタのゲートに共通に接続された第２のコンタクトと、を有する半導体装置の検査方法であって、
前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記複数のＭＯＳトランジスタを導通させ、前記複数の第１のコンタクトのうちいずれかの第１のコンタクトについて２次電子像を観測し、前記複数のＭＯＳトランジスタの欠陥の有無を検査する第１の検査工程と、前記第１の検査工程によって欠陥有と判定された場合、前記第２のコンタクトには電子線を照射せずに、前記複数の第１のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、前記複数のＭＯＳトランジスタのうち、不良欠陥の存在するＭＯＳトランジスタを絞り込む第２の検査工程と、を有する半導体装置の検査方法。
【００４２】
［形態１４］第４の視点のとおり、半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、前記細長の第２導電型領域を複数箇所で横切ることにより前記細長の第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、前記絶縁膜の表面から前記ゲート配線に接続された第２のコンタクトと、を形成する第１の製造工程と、前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する第１の検査工程と、前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、前記第２のコンタクトに接続された第２の金属配線パターンと、をさらに形成する第２の製造工程と、前記第２の金属配線パターンに電子線を照射し、前記電子線が照射されていない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査する第２の検査工程と、を含む半導体装置の製造方法。
【００４３】
［形態１５］前記複数のＭＯＳトランジスタは、それぞれ検査用ＭＯＳトランジスタであり、前記検査用ＭＯＳトランジスタとは別に、前記半導体装置は、最終製品の半導体装置としての機能の一部を担う複数の第２のＭＯＳトランジスタを含み、前記第１の製造工程は、前記複数の第２導電型領域と同時に前記第２のＭＯＳトランジスタのトランジスタ領域を形成する工程と、前記ゲート配線と同時に前記第２のＭＯＳトランジスタのゲートを形成する工程と、前記絶縁膜と同時に前記第２のＭＯＳトランジスタの表面を覆う絶縁膜を形成する工程と、前記複数の第１のコンタクトと同時に前記第２のＭＯＳトランジスタのソースドレインコンタクトを形成する工程と、を含み、前記第２の製造工程は、前記第１の金属配線パターンと同時に前記第２のＭＯＳトランジスタのソースドレインコンタクトに接続された金属配線を形成する工程と、を含むことが好ましい。
【００４４】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００４５】
［第１の実施形態］
図１１は、第１の半導体装置１００の製造工程とその製造工程の途中で行われる欠陥検査を示す製造工程フローチャートである。図１１の流れに沿って、半導体装置の製造工程とその途中で行われる欠陥検査について説明する。
【００４６】
まず、半導体装置１００について、コンタクトプラグ工程まで製造する（ステップＳ１）。図１は、コンタクトプラグ工程まで製造した半導体装置１００の平面図である。また、図２は、図１におけるＡ−Ａ断面を矢印の方から見た断面図である。
【００４７】
図１、図２に示すように第１の実施形態による半導体装置１００は、Ｐ型半導体基板１０１のＸ方向に伸びる複数のＮ型高濃度領域１０２が形成されている。なお、半導体基板自体は必ずしもＰ型である必要はなく、Ｐ型半導体基板１０１は、Ｎ型半導体基板の表面に設けられたＰ型ウェル領域１０１であってもよい。Ｘ方向に伸びる複数設けられたＮ型高濃度領域１０２をそれぞれ横切ってＹ方向の伸びる複数のゲート配線１０３が設けられている。Ｎ型高濃度領域１０２をゲート配線１０３が横切る位置には、それぞれＭＯＳトランジスタのゲートが形成されている。すなわち、Ｘ方向に伸びる複数のＮ型高濃度領域１０２が設けられ、各Ｎ型高濃度領域１０２を横切りＹ方向伸びる複数のゲート配線１０３が設けられ、Ｎ型高濃度領域１０２をゲート配線１０３が横切る位置には、それぞれＭＯＳトランジスタのゲートが形成されているので、半導体基板１００の表面には、電流の流れる方向をＸ方向とするＭＯＳトランジスタがマトリクス状に形成されている。表面にゲート配線１０３が設けられていないＮ型高濃度領域１０２は、ＭＯＳトランジスタのソース又はドレインとなる領域である。さらに、各Ｎ型高濃度領域１０２のＹ方向の間を絶縁するＳＴＩによる絶縁領域１０７が設けられている。絶縁領域１０７によりマトリクス状に形成された各ＭＯＳトランジスタのソースドレイン領域は、Ｙ方向には互いに絶縁されている。
【００４８】
また、Ｙ方向に配線された各ゲート配線１０３は、Ｘ方向に配線されたゲート配線１０４により相互に接続されている。従って、各ゲート配線１０３は相互にゲート配線１０４により接続され、すべて同電位になる。なお、ゲート配線１０４は、マトリクス状に形成された複数のＭＯＳトランジスタを間に挟んで、Ｙ方向の両側にＸ方向に配線されている。
【００４９】
さらに、図２に示すように、各ＭＯＳトランジスタのソースドレイン及びゲート配線１０３、１０４の表面を覆う絶縁膜１１１が設けられている。また、各ＭＯＳトランジスタのソースドレインとなる領域には、第１のコンタクト（プラグコンタクト）であるソースドレインコンタクト１０５が絶縁膜１１１の表面からＭＯＳトランジスタのソースドレインとなるＮ型高濃度領域１０２に達するように設けられている。また、図２の断面図には、表われないが、図１に示すとおり、マトリクス状に形成された複数のＭＯＳトランジスタを挟んでＹ方向の両側に設けられたゲート配線１０４には、それぞれ第２のコンタクト（プラグコンタクト）であるゲートコンタクト１０６が絶縁膜１１１の表面からゲート配線に達するように設けられている。
【００５０】
図１１のフローチャートに示すとおり、ステップ１でコンタクトプラグ工程まで製造が終わった半導体装置１００について、ステップＳ２でコンタクト検査を行う。コンタクト検査は、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）式検査装置を用い、図１、図２に示すゲートコンタクト１０６及び一部のソースドレインコンタクト１０５に電子線を照射し、ソースドレインコンタクト１０５から観測される２次電子量を計測することによって行う。なお、この２次電子量（２次電子像）の観測は、半導体装置１００に照射する電子の加速電圧を低く制御し、照射電子により半導体装置に印加する電荷より２次電子により放出される電荷が多くなるように制御することにより、半導体装置１００の表面を正に帯電させた状態で２次電子像の観測を行う。
【００５１】
ここで、第１の実施形態において、観測される２次電子像について説明をする前に、参考のため、試料である半導体装置の帯電状態と観測される２次電子像の関係について一般的な説明をしておく。図１３は、半導体装置等の試料に対して、照射する電子線の加速電圧と試料の帯電量を示す図である。図１３（ａ）において、横軸は、半導体装置等の試料に対して照射する電子線の加速電圧ＬＥである。また、縦軸は、照射する電荷量と２次電子として放出する電荷量の比σを帯電量として表している。σが１より大きいときは、照射する電子の負の電荷量より２次電子として放出する負の電荷量の方が大きく、試料が正に帯電している状態を示す。また、σが１より小さいときは、照射する電子の負の電荷量が２次電子として放出する負の電荷量より大きく、試料が負に帯電する状態を示す。また、図１３（ｂ）は、正に帯電している状態を説明する図であり、図１３（ｃ）は、負に帯電している状態を説明する図である。
【００５２】
図１３（ａ）において、照射する電子線の加速電圧ＬＥがＥ１より絶対値が小さい場合は、半導体装置の表面からほとんど２次電子は放出されないので、試料は負に帯電する（図１３（ｃ）参照）。加速電圧ＬＥの絶対値がＥ１より大きく、かつ、Ｅ２より小さい場合は、照射する電子線により負に帯電する電荷量より、２次電子として放出する電荷量の方が大きくなるので、この場合は、電子線の照射により試料を正に帯電させることができる（図１３（ｂ）参照）。加速電圧ＬＥの絶対値がＥ２より大きければ、照射する電子線により負に帯電する電荷量の方が、２次電子として放出する電荷量の方より大きくなるので、試料は負に帯電する（図１３（ｃ）参照）。
【００５３】
次に、表１と表２に半導体装置のＮ型高濃度（Ｎ＋）領域、ゲート、Ｐ型高濃度（Ｐ＋）領域に接続された導体を負と正に帯電させたときに観測される２次電子像の濃度を示す。表１に示すようにＮ型高濃度（Ｎ＋）領域に接続されたプラグコンタクトや配線などの導体が負に帯電した場合、Ｎ型高濃度（Ｎ＋）領域との接続が正常であれば、電子は、Ｎ型高濃度領域（Ｎ＋）領域へ拡散し、Ｎ型高濃度領域からさらに半導体基板等へ拡散するので、負の帯電状態は解消され、２次電子として放出される電荷量は少なく、暗い２次電子像が観測される。プラグコンタクトや配線などの導体とＮ型高濃度領域（Ｎ＋）領域との接続がオープン不良であれば、導体に照射された電荷はそのまま導体に蓄積し、２次電子として放出されるので、明るい２次電子像を観測することができる。一方、プラグコンタクトや配線などの導体にショート不良があった場合には、導体に照射された電荷はショート箇所を通じて放出され、元の導体は帯電しないので、２次電子として放出される電荷は少なく、暗い２次電子像が観測される。この場合は、導体とＮ型高濃度領域（Ｎ＋）領域との接続が正常である場合と識別することは困難である。
【００５４】
また、プラグコンタクトや配線などの導体とゲート配線との接続が正常であった場合とゲート配線との接続がオープンであった場合は、負の電荷はそのまま蓄積するので、明るい２次電子像を観測することができる。これに対して、プラグコンタクトや配線などの導体がショート不良を起こしていた場合は、ショート箇所に電荷が逃げていくので、負の帯電が蓄積することはなく、２次電子として放出される電荷は少なくなるので暗い２次電子像が観測される。したがって、一般的にゲート配線に接続されるプラグコンタクトや配線などの導体のショート不良の検出は可能であるが、オープン不良の検出は難しい。
【００５５】
Ｐ型高濃度（Ｐ＋）領域に接続されたプラグコンタクトや配線などの導体を負に帯電させた場合、電子はＰ型高濃度（Ｐ＋）領域では少数キャリアであるため、帯電した電子はＮ型高濃度（Ｎ＋）領域に比べて拡散しにくいが、Ｐ型高濃度（Ｐ＋）領域へ若干拡散する。従って、一部の帯電した電子は、拡散せずに、２次電子として放出されるため、明るさが中間レベルの２次電子像として観測される。一方、プラグコンタクトや配線の導体とＰ型高濃度（Ｐ＋）領域との接続がオープン不良であれば、Ｐ型高濃度（Ｐ＋）領域へ拡散する電子が存在しないため、照射された電子は２次電子として放出される明るい２次電子像が観測される。プラグコンタクトや配線の導体にショート不良がある場合は、照射された電子は、ショート箇所に流れ、負の電荷は蓄積されないのでほとんど２次電子は放出されないので、暗い２次電子像が観測される。
【００５６】
【表１】
【００５７】
表２には、Ｎ＋領域、Ｇａｔｅ、Ｐ＋領域に接続された導体を正帯電させたときに観測される２次電子像を示す。Ｎ型高濃度（Ｎ＋）領域に接続されたプラグコンタクト又は配線などの導体が正に帯電した場合、Ｎ型高濃度（Ｎ＋）領域との接続が正常であれば、電子は、Ｎ型高濃度（Ｎ＋）領域に拡散するので、暗い２次電子像が観測される。また、Ｎ型高濃度（Ｎ＋）領域に接続されるべきプラグコンタクト又は配線などの導体にオープン不良が存在する場合は、より暗い２次電子像が観測され、Ｎ型高濃度（Ｎ＋）領域に接続されるべきプラグコンタクト又は配線などの導体にショート不良が存在した場合には、明るい２次電子像が観測される。
【００５８】
また、ゲート配線に接続されたプラグコンタクト又は配線などの導体が正に帯電した場合、ゲート配線との接続が正常であれば、暗い２次電子像が観測される。また、ゲート配線に接続されるべきプラグコンタクト又は配線などの導体にオープン不良が存在する場合は、より暗い２次電子像が観測され、ゲート配線に接続されるべきプラグコンタクト又は配線などの導体にショート不良が存在した場合には、明るい２次電子像が観測される。
【００５９】
さらに、Ｐ型高濃度（Ｐ＋）領域に接続されたプラグコンタクト又は配線などの導体が正に帯電した場合、Ｐ型高濃度（Ｐ＋）領域との接続が正常であれば、明るい２次電子像が観測される。また、Ｐ型高濃度（Ｐ＋）領域に接続されるべきプラグコンタクト又は配線などの導体にオープン不良が存在する場合は、より暗い２次電子像が観測され、Ｐ型高濃度（Ｐ＋）領域に接続されるべきプラグコンタクト又は配線などの導体にショート不良が存在した場合には、明るい２次電子像が観測される。
【００６０】
【表２】
【００６１】
以上の一般的な電子線を照射したときの試料の帯電状態と観測される２次電子像の説明を基に、第１の実施形態の説明に戻って説明を続ける。
【００６２】
図３は、第１の実施形態におけるコンタクト検査（図１１のステップＳ２）において、半導体装置１００のコンタクトに異常がない場合に観測される２次電子像のイメージ図である。図３における２次電子像観測領域２１４〜２７４は、図１におけるソースドレインコンタクト１０５、ゲートコンタクト１０６の位置にそれぞれ相当する。２次電子像観測領域２１４〜２７４のうち、２１４と２７４がゲートコンタクト１０６の位置に対応し、その他の２次電子像観測領域２２１〜２６４がソースドレインコンタクト１０５の位置に対応する。なお、２次電子像として観測される画像ではないが、図１との対応を示すため、図３には、図１のＮ型高濃度領域１０２、ゲート配線１０３、１０４を細破線により薄く図示している。
【００６３】
図３において、２０１は、電子線を照射する領域である。図１３を用いて説明したように、領域２０１が電子線の照射により正に帯電するように照射する電子線の加速電圧を調整する。すると、表２を用いて説明したように、ゲート配線１０３、１０４に接続されているゲートコンタクト１０６が存在する箇所２１４、２７４からは、最も暗い２次電子像が観測される。また、表２に示すとおり、Ｎ型高濃度領域１０２に接続されているソースドレインコンタクト１０５が存在する箇所２２４、２３４、２４４、２５４、２６４からは、暗い２次電子像が観測される。半導体装置１００の表面を正に帯電となる加速電圧で検査を行うと、通常ソースドレインコンタクト１０５は逆バイアスとなり、電子が放出されず電位コントラストでは暗コントラストとなるためである。ただし、相対的には、２２４、２３４、２４４、２５４、２６４より２１４、２７４の方がより暗い２次電子像が観測される。
【００６４】
さらに、ゲートコンタクト１０６（２次電子像２１４、２７４が観測される箇所）が正に帯電することにより、ゲート配線１０３、１０４も正に帯電し、マトリクス状に形成されている各ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）は、導通状態になる。従って、ＮＭＯＳトランジスタを介してつながっているＮ型高濃度領域１０２の各領域はほぼ同電位になる。すると、電子線を直接照射したソースドレインコンタクト１０５（２次電子像２２４、２３４、２４４、２５４、２６４が観測される箇所）に限られず、直接電子線を直接照射していないソースドレインコンタクト１０５（図３の領域２２１〜２２３、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３）からも領域２２４、２３４、２４４、２５４、２６４と同程度の２次電子像が観測される。
【００６５】
また、図１１のステップＳ２のコンタクト検査において、ゲート配線（ポリシリ配線）１０３、１０４の接続には問題はなく、いずれかのソースドレインコンタクト１０５にコンタクトショートがあった場合は、図４に図示するような２次電子像が観察される。図４の２次電子像について説明する。
【００６６】
電子線を照射する領域２０１は、図３に示すコンタクトに異常がない場合に照射する領域２０１と同一である。また、図４において、図３と同一である部分は、同一の符号を付し、重複する説明は省略する。図４において、図３と異なる部分について説明する。図４において、２次電子像観測領域２１４〜２７４のうち、領域２４１、２４２、２４３、２４４は、他のソースドレインコンタクト１０５に相当する位置から観測される２次電子像２１１〜２２４、２３１〜２３４、２５１〜２５４、２６１〜２６４に比べると明コントラストの領域として観測される。
【００６７】
表２に示すとおり、半導体基板の表面を正に帯電させた場合において、Ｎ型高濃度（Ｎ＋）領域へ接続するコンタクトにショートが発生している場合に相当する。リーク不良部では、ＰＮ間のリークがある為、Ｐ型半導体基板（Ｐ型ウェル領域）１０１から電子が放出され、電位コントラスト明となるためである。
【００６８】
その上で、ゲートコンタクト１０６上に電子線を照射することによって、ゲートをオン状態にすることで、ＰＮ接合間に電荷が流れ拡散層（Ｎ型高濃度領域１０２）でつながったコンタクト全てがＰ型半導体基板（Ｐ型ウェル領域）１０１と同電位となり電位コントラスト明となる。すなわち、２次電子像観測領域２４１〜２４４は、ゲートコンタクト１０６（２次電子像２１４、２７４が観測される箇所）が正に帯電することにより、ゲート配線１０３、１０４も正に帯電する。さらに、ＮＭＯＳトランジスタのソースドレイン領域となる２次電子像観測領域２４１〜２４４はＮＭＯＳトランジスタが導通状態となるため、互いに同電位となり、電子線が直接照射されている領域２４４の他、電子線が直接照射されていない領域２４１、２４２、２４３も領域２４４とほぼ同電位に帯電する。従って、２次電子像観測領域２４１〜２４４のうちいずれかのソースドレインコンタクト１０５にショートによる不良が存在する場合には、領域２４１〜２４４のいずれからも同様な明るい２次電子像が得られる。
【００６９】
一方、領域２１１〜２２４、２３１〜２３４、２５１〜２５４、２６１〜２６４は、暗コントラストであるので、領域２４１〜２４４のいずれかのソースドレインコンタクト１０５にショートによる不良が存在し、領域２１１〜２２４、２３１〜２３４、２５１〜２５４、２６１〜２６４のソースドレインコンタクト１０５には、ショート不良が存在しないことが確認できる（図１１のステップＳ３）。
【００７０】
なお、マトリクス状に設けられた各ソースドレインコンタクト１０５のうち、ＭＯＳトランジスタを通じて互いにソースとドレインが接続されているソースドレインコンタクト１０５のうち、任意の一つのソースドレインコンタクト１０５に電子線を照射すれば、他のソースドレインコンタクト１０５には電子線を照射する必要はない。ゲートコンタクト１０６に電子線を照射し、正に帯電するように制御し、ゲート配線１０３、１０４を正に帯電させ、各ＮＭＯＳトランジスタを導通させるように制御しているためである。
【００７１】
また、２次電子像観測領域について、ＭＯＳトランジスタのソース、ドレインとして直列に接続されているソースドレイン領域のうち、任意の一つのソースドレインコンタクト１０５に相当する２次電子像観測領域を観測すれば十分である。ＭＯＳトランジスタのソース、ドレインとして直列に接続されているソースドレイン領域から観測される２次電子像は互いにほぼ等しいコントラストになるからである。
【００７２】
図１１のフローチャートに戻って説明を続ける。ステップＳ３において、図４に示すようにいずれかのソースドレインコンタクト１０５に相当する２次電子像観測領域から明コントラストの２次電子像が観測された場合には、明コントラストが観測されたソースドレインコンタクト１０５とＭＯＳトランジスタを介して直列に接続されているいずれかのソースドレインコンタクト１０５に不良（キラー欠陥）が存在することが確認できる。ただし、ステップＳ３では、ＭＯＳトランジスタを介して直列に接続されているソースドレインコンタクト１０５のいずれかに不良（キラー欠陥）が存在することまではわかるが、どのソースドレインコンタクト１０５に不良が存在するかまでは、不明である。この不良解析が必要である場合には、ステップＳ４へ進む。
【００７３】
図５は、図４に示すようなコンタクトリークの存在を推認する２次電子像が観測された場合に、図１１のステップＳ４の不良コンククトを特定する検査をおこなったときに観察される２次電子像のイメージ図である。
【００７４】
図５では、図４において、コンタクトリークの存在を推認する明コントラストの２次電子像が観測された行（Ｘ方向）のソースドレインコンタクト１０５にのみ電子線を照射している（領域２０２）。すなわち、電子線照射領域２０２は、図４において、明コントラストの２次電子像が観測された領域２４１〜２４４に等しい。また、図５では、ゲートコンタクト１０６が存在する領域２１４、２７４には電子線を照射していない。従って、図５では、ゲート配線１０４、１０５は電子線の照射により影響を受けず、電荷が蓄積することはないので、各ＭＯＳトランジスタは非導通の状態に維持され、ソースドレインコンタクト１０５毎に独立してコンタクトリークを確認することができる。図５の例では、領域２４２のみが明コントラストとして観測できるので、領域２４２のソースドレインコンタクト１０５にリーク不良が存在し、領域２４１、２４３、２４４のソースドレインコンタクト１０５には、リーク不良は存在しないことが確認できる。
【００７５】
図１１のフローチャートに戻って説明を続けると、ステップＳ４により不良コンタクトが特定できたので、必要に応じて、ステップＳ１１に進み、設計工程や製造工程にフィードバックをかけることができる。
【００７６】
また、ステップＳ２のコンタクト検査において、ステップＳ５に示すようにソースドレインコンタクト１０５には異常はなく、ゲートコンタクト１０６に異常が存在する場合には、図６に示すような２次電子像が観測される。図６において、電子線照射領域２０１、２次電子像観測領域２１４〜２７４は、図３、図４と同一の領域であるので重複する説明は省略する。また、電子線照射領域２０１が正に帯電するように照射する電子線の加速電圧を制御することも図３の説明で述べたとおりである。図６に示すように、ゲートコンタクト１０６が存在する位置に相当する２次電子像観測領域２１４、２７４から明るい２次電子像が観測されている点が、正常な場合の図３に示す２次電子像と異なっている。表２を用いて説明したように、ゲートにショート不良が存在する場合には、明るい２次電子像が観測される。図６に示すようにゲートコンタクト１０６が存在する２次電子像観測領域
２１４、２７４から明るい２次電子像が観測される場合は、ゲートにショート不良が存在すると考えられる。そのような場合は、図１１のステップ１１に進み、必要に応じて、製造工程、設計工程にフィードバックをかけることができる。
【００７７】
図１１の製造フローチャートにおいて、ステップＳ２のコンタクト検査に異常がなかった場合は、ステップＳ６に進み、第１金属配線工程まで製造を進める。図７は、第１金属配線工程まで終了した後の半導体装置１００Ａの平面図であり、図８は、そのＡ−Ａ断面を矢印の方向から見た断面図である。図７の半導体装置１００Ａでは、図１の半導体装置１００では図示していなかったＰ型又はＮ型の高濃度半導体領域１２１を図示している。高濃度半導体領域１２１はＰ型であってもＮ型であってもどちらであってもよい。高濃度半導体領域１２１は、マトリクス状に設けたＭＯＳトランジスタのＹ方向の両側に設けたゲート配線１０４に対してさらにＹ方向の両側の外側に設けている。
【００７８】
また、半導体装置１００Ａでは、図１に示す半導体装置１００のソースドレインコンタクト１０５の表面に金属配線１２２を設けている。さらに、ゲートコンタクト１０６の表面には、金属配線１２３を設け、金属配線１２３は図示しないコンタクトを介して高濃度半導体領域１２１に接続されている。図８の断面図に示すように金属配線１２２は、ソースドレインコンタクト１０５によりＮＭＯＳトランジスタのソースドレインとなるＮ型高濃度領域１０２に接続されている。さらに、半導体装置１００Ａの金属配線１２２、１２３が存在しない領域の表面は、絶縁膜１１２で覆われている。また、図８の断面図には表われないが、図７の金属配線１２３は、ゲートコンタクト１０６を介してゲート配線１０４に接続され、金属配線１２３は、さらに図示しないコンタクトを介してＰ型又はＮ型の高濃度半導体領域１２１に接続されている。すなわち、図１のコンタクト工程までしか進んでいない段階では、高濃度半導体領域１２１は、ゲート配線１０４とは接続されていない無関係な領域であったが、金属配線工程まで製造工程を進めることにより、ゲート配線１０４は高濃度半導体領域１２１に接続されている。
【００７９】
図７、８に示す第１金属配線工程までの製造が完了した場合には、図１１の製造フローチャートにおいて、ステップＳ７のＭ１検査（第１金属配線の検査）を実施する。Ｍ１検査は、半導体装置１００Ａの特定の領域に電子線を照射し、半導体装置１００Ａの表面を正に帯電させ、２次電子像を観察するようにより行う。
【００８０】
図９は、図７の半導体装置１００Ａにおける金属配線検査において、異常がなかった場合に観察される２次電子像のイメージ図である。図９の図示する範囲は、おおよそ図７の平面図に相当する範囲である。図９において、参考のため、図７におけるＮ型高濃度領域
１０２、ゲート配線１０３、１０４を細破線により薄く示す。図９において、３０１は、電子線照射領域である。３１４〜３７４は、２次電子像観測領域である。このうち、領域３１４、３７４は、金属配線１２３の存在する領域に相当し、領域３２１〜３２４、３３１〜３３４、３４１〜３４４、３５１〜３５４、３６１〜３６４はそれぞれ金属配線１２２の存在する領域に相当する。
【００８１】
照射する電子線の加速電圧を電子線照射領域が正に帯電するように制御して電子線を照射すると、半導体装置１００Ａが正常である場合には、Ｐ型又はＮ型の高濃度半導体領域に接続されている金属配線１２３が存在する領域３１４、３７４は、明るい２次電子像が観測され、それ以外の金属配線１２２が存在する領域３２１〜３２４、３３１〜３３４、３４１〜３４４、３５１〜３５４、３６１〜３６４は、暗い２次電子像が観測される。
【００８２】
一方、金属配線検査（図１１のステップＳ７のＭ１検査）において、ゲート配線１０３とソースドレインコンタクト１０５との間にショート不良があった場合には、図１０に示すような２次電子像が観測される。図１０では、不良がない図９と異なり領域３４１〜３４４が明るく表示されている。これは、領域３４１〜３４４に相当するいずれかのソースドレインコンタクト１０５とゲート配線１０３、１０４がショート不良を起こしていることを示している。
【００８３】
金属配線検査（Ｍ１検査）では、ゲートコンタクト１０６を介してゲート配線１０３、１０４に接続された金属配線１２３に相当する領域３１４、３７４が正帯電するように電子線を照射している。従って、マトリクス状に形成されたＮＭＯＳトラジスタのゲートはすべて正に帯電し、ＮＭＯＳトランジスタはすべて導通するように制御される。従って、ＭＯＳトランジスタによって接続されたＮ型高濃度領域１０２のソースドレイン領域はほぼ同電位になるように制御される。従って、領域３４１〜３４４のいずれかに相当するソースドレイン領域とゲート配線１０３、１０４との間にショート不良がある場合は、表２のＮ型高濃度領域にショート不良が存在する場合に相当し、領域３４１〜３４４のうち、実際にショート欠陥のあるソースドレイン領域以外のソースドレイン領域に相当する領域３４１〜３４４からも明るい２次電子像が観測される。
【００８４】
図１０に示すような２次電子像が観測された場合には、図５を用いて説明したのと同じ方法により、領域３１４、３７４には、電子線を照射せずに、各ＭＯＳトランジスタをオフの状態に制御し、領域３４１〜３４４に電子線を照射することにより、ソースドレインコンタクトとゲート配線とのショート不良が実際に発生している箇所を特定することができる。
【００８５】
その不良解析の結果は、図１１のステップＳ８、Ｓ１１に示すとおり、必要に応じて関連性のある設計工程、製造工程へフィードバックし、製造工程の歩留まりや、設計品質、製造品質をさらに高めることができる。さらに、図１１の製造フローチャートにおいて、金属配線検査（Ｍ１検査）において、異常がなかった場合には、最終製造工程まで半導体装置の製造を進め、最終検査を行って、問題がなければ、製品として出荷することができきる。
【００８６】
なお、半導体装置１００、１００Ａの本来のレイアウトパターンに図１や図７に示すレイアウトパターンが存在すれば、そのレイアウトパターンを用いてコンタクト検査や金属配線（Ｍ１）検査を行うことができる。また、図１や図７に示すレイアウトパターンを検査用のテストパターンとして半導体装置の一部のレイアウトに設けることができる。さらに、実際に製品となる半導体装置チップ内のレイアウトパターンには、図１や図７に示すレイアウトパターンが存在しない場合であっても、同一ウェーハの別チップや同一製造ロットの別ウェーハに図１や図７に示すレイアウトパターンを設けることにより、欠陥検査を容易に行うことができる。
【００８７】
すなわち、Ｎ型高濃度領域１０２と実際に製品となるＮＭＯＳトランジスタのソースドレイン領域（トランジスタ領域）、ソースドレインコンタクト１０５と製品となるＮＭＯＳトランジスタのソースドレインコンタクト等を同時に形成することにより、図１や図７に示す検査用テストパターンを用いて実際に製品となる半導体装置のキラー欠陥の存在可能性を調べることができる。
【００８８】
なお、上記実施形態では、第１導電型領域がＰ型領域、第２導電型領域がＮ型領域であり、ＮＭＯＳトランジスタのゲートを正に帯電させて導通させる実施形態を最も好ましい実施形態として説明したが、第１導電型領域をＮ型領域、第２導電型領域をＰ型領域とし、トランジスタをＰＭＯＳトランジスタとして、ゲートを負に帯電させて導通させるものであってもよい。
【００８９】
さらには、ＮＭＯＳトランジスタやＰＭＯＳトランジスタを常時オン状態となるデプレッションＭＯＳトランジスタとして形成し、ＮＭＯＳデプレッショントランジスタのゲートに電子線を照射することにより負に帯電させてＮＭＯＳデプレッショントランジスタを非導通に制御したり、ＰＭＯＳデプレッショントランジスタのゲートに電子線を照射することにより正に帯電させてＰＭＯＳデプレッショントランジスタを非導通に制御することも可能である。
【００９０】
ＭＯＳトランジスタがデプレッショントランジスタである場合、ゲートを帯電させない状態では、導通状態となるので、いずれかのコンタクトに不良があれば、ＭＯＳトランジスタのゲートを介してつながった拡散層は、すべてほぼ同電位となり、同じ明度の２次電子像が観測できる。その結果、いずれかのトランジスタに欠陥が存在する場合は、デプレッショントランジスタのゲートを帯電（ＮＭＯＳデプレッショントランジスタの場合は負に帯電、ＰＭＯＳデプレッショントランジスタの場合は正に帯電）させて、デプレッショントランジスタを非導通に制御し、欠陥が生じているトランジスタを特定することも可能である。
【００９１】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９２】
１００、１００Ａ：半導体装置
１０１：Ｐ型半導体基板（Ｐ型ウェル領域）
１０２：Ｎ型高濃度領域
１０３：ゲート配線
１０４：ゲート配線
１０５：ソースドレインコンタクト
１０６：ゲートコンタクト
１０７：絶縁領域（ＳＴＩ）
１１１、１１２：絶縁膜
１２１：高濃度半導体領域
１２２、１２３：金属配線
２０１、２０２、３０１：電子線照射領域
２１４、２２１〜２２４、２３１〜２３４、２４１〜２４４、２５１〜２５４、２６１〜２６４、２７４、３１４、３２１〜３２４、３３１〜３３４、３４１〜３４４、３５１〜３５４、３６１〜３６４、３７４：２次電子像観測領域
【特許請求の範囲】
【請求項１】
半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、
前記細長の第２導電型領域を複数箇所で横切ることにより前記第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、
前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、
前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、
前記絶縁膜の表面から前記ゲート配線の各領域に共通に接続された第２のコンタクトと、
を有することを特徴とする半導体装置。
【請求項２】
前記ゲート配線は、前記第２導電型領域を３箇所以上で横切ることにより、前記第２導電型領域には、３個以上ソースとドレインが直列に接続されたＭＯＳトランジスタが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
複数の第１の方向に延在する前記第２導電型領域が前記半導体基板の前記第１導電型領域の表面に形成され、
前記ゲート配線は、前記各第２導電型領域を複数箇所で横切ることにより前記各第２導電型領域にソースとドレインが直列に接続された前記複数のＭＯＳトランジスタがそれぞれ形成され、
前記絶縁膜は、前記各第２導電型領域にそれぞれ設けられた複数のＭＯＳトランジスタと前記ゲート配線との表面を覆い、
前記第１のコンタクトが前記各第２導電型領域に設けられた複数のＭＯＳトランジスタ
にそれぞれ設けられていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記複数の第２導電型領域の間に絶縁領域が設けられ、前記ゲート配線は前記第１の方向に延在する複数の第２導電型領域とそれぞれ第２の方向で複数の個所で交差することにより、前記複数のＭＯＳトランジスタは、前記第１の方向と前記第２の方向にマトリクス状に形成され、第１の方向にはソースとドレインが直列に接続され、第２の方向には前記絶縁領域によりソースドレイン領域が互いに絶縁されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記複数の第１のコンタクトは、前記第１の方向及び前記第２の方向に行列状に形成され、前記第２のコンタクトは、前記第２の方向に形成された複数の第１のコンタクトの列のうち、いずれかの列の延長線上に形成されていることを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記第２の方向に形成された複数の第１のコンタクトの列のうち、いずれかの列の延長線状の両端に第２のコンタクトが複数設けられていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、
前記第２のコンタクトに接続された第２の金属配線パターンと、
をさらに備えることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
前記半導体基板の表面に設けられた第１又は第２導電型領域である第３導電性領域と、
をさらに備え、
前記第３導電性領域は、前記第２の金属配線パターンに接続されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記複数のＭＯＳトランジスタ及び前記第１及び第２のコンタクトが検査用のパターンであることを特徴とする請求項１乃至８いずれか１項記載の半導体装置。
【請求項１０】
前記複数の第１のコンタクトのうち一部の第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、一部の第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査することを特徴とする請求項１乃至６、９いずれか１項記載の半導体装置の検査方法。
【請求項１１】
前記行列状に配置された複数の第１のコンタクトのうち、第１の方向の各行に配置された第１のコンタクトのうち、少なくとも一つの第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、電子線が照射されているか否かを問わず、各行に配置された第１のコンタクトのうち、任意の一つのコンタクトから観測される２次電子線像を観測することにより、電子線が照射されておらず、及び／又、２次電子線を観測していない第１のコンタクトを含む各第１のコンタクトに対応するＭＯＳトランジスタの欠陥を検査することを特徴とする請求項５又は６記載の半導体装置の検査方法。
【請求項１２】
前記第２の金属配線パターンに電子線を照射し、電子線を照射していない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査することを特徴とする請求項７又は８記載の半導体装置の検査方法。
【請求項１３】
半導体基板の上に設けられ、其々ソースとドレインが互いに直列に接続された複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタの上面を覆う絶縁膜と、
前記絶縁膜の上から複数の前記ＭＯＳトランジスタのソースドレイン領域にそれぞれ達する第１のコンタクトと、
前記複数のＭＯＳトランジスタとは離れた位置に設けられたコンタクトであって前記絶縁膜の上から前記各ＭＯＳトランジスタのゲートに共通に接続された第２のコンタクトと、
を有する半導体装置の検査方法であって、
前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記複数のＭＯＳトランジスタを導通させ、前記複数の第１のコンタクトのうちいずれかの第１のコンタクトについて２次電子像を観測し、前記複数のＭＯＳトランジスタの欠陥の有無を検査する第１の検査工程と、
前記第１の検査工程によって欠陥有と判定された場合、
前記第２のコンタクトには電子線を照射せずに、前記複数の第１のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、前記複数のＭＯＳトランジスタのうち、不良欠陥の存在するＭＯＳトランジスタを絞り込む第２の検査工程と、
を有することを特徴とする半導体装置の検査方法。
【請求項１４】
半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、
前記細長の第２導電型領域を複数箇所で横切ることにより前記細長の第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、
前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、
前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、
前記絶縁膜の表面から前記ゲート配線に接続された第２のコンタクトと、
を形成する第１の製造工程と、
前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する第１の検査工程と、
前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、
前記第２のコンタクトに接続された第２の金属配線パターンと、
をさらに形成する第２の製造工程と、
前記第２の金属配線パターンに電子線を照射し、前記電子線が照射されていない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査する第２の検査工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記複数のＭＯＳトランジスタは、それぞれ検査用ＭＯＳトランジスタであり、前記検査用ＭＯＳトランジスタとは別に、前記半導体装置は、最終製品の半導体装置としての機能の一部を担う複数の第２のＭＯＳトランジスタを含み、
前記第１の製造工程は、
前記複数の第２導電型領域と同時に前記第２のＭＯＳトランジスタのトランジスタ領域を形成する工程と、
前記ゲート配線と同時に前記第２のＭＯＳトランジスタのゲートを形成する工程と、
前記絶縁膜と同時に前記第２のＭＯＳトランジスタの表面を覆う絶縁膜を形成する工程と、
前記複数の第１のコンタクトと同時に前記第２のＭＯＳトランジスタのソースドレインコンタクトを形成する工程と、
を含み、
前記第２の製造工程は、
前記第１の金属配線パターンと同時に前記第２のＭＯＳトランジスタのソースドレインコンタクトに接続された金属配線を形成する工程と、
を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１】
半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、
前記細長の第２導電型領域を複数箇所で横切ることにより前記第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、
前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、
前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、
前記絶縁膜の表面から前記ゲート配線の各領域に共通に接続された第２のコンタクトと、
を有することを特徴とする半導体装置。
【請求項２】
前記ゲート配線は、前記第２導電型領域を３箇所以上で横切ることにより、前記第２導電型領域には、３個以上ソースとドレインが直列に接続されたＭＯＳトランジスタが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
複数の第１の方向に延在する前記第２導電型領域が前記半導体基板の前記第１導電型領域の表面に形成され、
前記ゲート配線は、前記各第２導電型領域を複数箇所で横切ることにより前記各第２導電型領域にソースとドレインが直列に接続された前記複数のＭＯＳトランジスタがそれぞれ形成され、
前記絶縁膜は、前記各第２導電型領域にそれぞれ設けられた複数のＭＯＳトランジスタと前記ゲート配線との表面を覆い、
前記第１のコンタクトが前記各第２導電型領域に設けられた複数のＭＯＳトランジスタ
にそれぞれ設けられていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記複数の第２導電型領域の間に絶縁領域が設けられ、前記ゲート配線は前記第１の方向に延在する複数の第２導電型領域とそれぞれ第２の方向で複数の個所で交差することにより、前記複数のＭＯＳトランジスタは、前記第１の方向と前記第２の方向にマトリクス状に形成され、第１の方向にはソースとドレインが直列に接続され、第２の方向には前記絶縁領域によりソースドレイン領域が互いに絶縁されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記複数の第１のコンタクトは、前記第１の方向及び前記第２の方向に行列状に形成され、前記第２のコンタクトは、前記第２の方向に形成された複数の第１のコンタクトの列のうち、いずれかの列の延長線上に形成されていることを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記第２の方向に形成された複数の第１のコンタクトの列のうち、いずれかの列の延長線状の両端に第２のコンタクトが複数設けられていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、
前記第２のコンタクトに接続された第２の金属配線パターンと、
をさらに備えることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
前記半導体基板の表面に設けられた第１又は第２導電型領域である第３導電性領域と、
をさらに備え、
前記第３導電性領域は、前記第２の金属配線パターンに接続されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記複数のＭＯＳトランジスタ及び前記第１及び第２のコンタクトが検査用のパターンであることを特徴とする請求項１乃至８いずれか１項記載の半導体装置。
【請求項１０】
前記複数の第１のコンタクトのうち一部の第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、一部の第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査することを特徴とする請求項１乃至６、９いずれか１項記載の半導体装置の検査方法。
【請求項１１】
前記行列状に配置された複数の第１のコンタクトのうち、第１の方向の各行に配置された第１のコンタクトのうち、少なくとも一つの第１のコンタクトと、前記第２のコンタクトと、に電子線を照射し、電子線が照射されているか否かを問わず、各行に配置された第１のコンタクトのうち、任意の一つのコンタクトから観測される２次電子線像を観測することにより、電子線が照射されておらず、及び／又、２次電子線を観測していない第１のコンタクトを含む各第１のコンタクトに対応するＭＯＳトランジスタの欠陥を検査することを特徴とする請求項５又は６記載の半導体装置の検査方法。
【請求項１２】
前記第２の金属配線パターンに電子線を照射し、電子線を照射していない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査することを特徴とする請求項７又は８記載の半導体装置の検査方法。
【請求項１３】
半導体基板の上に設けられ、其々ソースとドレインが互いに直列に接続された複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタの上面を覆う絶縁膜と、
前記絶縁膜の上から複数の前記ＭＯＳトランジスタのソースドレイン領域にそれぞれ達する第１のコンタクトと、
前記複数のＭＯＳトランジスタとは離れた位置に設けられたコンタクトであって前記絶縁膜の上から前記各ＭＯＳトランジスタのゲートに共通に接続された第２のコンタクトと、
を有する半導体装置の検査方法であって、
前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記複数のＭＯＳトランジスタを導通させ、前記複数の第１のコンタクトのうちいずれかの第１のコンタクトについて２次電子像を観測し、前記複数のＭＯＳトランジスタの欠陥の有無を検査する第１の検査工程と、
前記第１の検査工程によって欠陥有と判定された場合、
前記第２のコンタクトには電子線を照射せずに、前記複数の第１のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、前記複数のＭＯＳトランジスタのうち、不良欠陥の存在するＭＯＳトランジスタを絞り込む第２の検査工程と、
を有することを特徴とする半導体装置の検査方法。
【請求項１４】
半導体基板の第１導電型領域の表面に細長に設けられた第２導電型領域と、
前記細長の第２導電型領域を複数箇所で横切ることにより前記細長の第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、
前記複数のＭＯＳトランジスタと前記ゲート配線との表面を覆う絶縁膜と、
前記絶縁膜の表面から前記複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、
前記絶縁膜の表面から前記ゲート配線に接続された第２のコンタクトと、
を形成する第１の製造工程と、
前記複数の第１のコンタクトのうち、一部の第１のコンタクト、及び前記第２のコンタクトに電子線を照射し、前記電子線が照射された第１のコンタクトから観測される２次電子像を観測することにより、対応する第１のコンタクトに電子線が照射されていない前記ＭＯＳトランジスタを含む前記複数のＭＯＳトランジスタの欠陥を検査する第１の検査工程と、
前記複数の第１のコンタクト毎に設けられ、それぞれ対応する前記第１のコンタクトに接続された複数の第１の金属配線パターンと、
前記第２のコンタクトに接続された第２の金属配線パターンと、
をさらに形成する第２の製造工程と、
前記第２の金属配線パターンに電子線を照射し、前記電子線が照射されていない前記複数の第１の金属配線パターンから観測される２次電子像を観測することにより前記複数のＭＯＳトランジスタの欠陥を検査する第２の検査工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記複数のＭＯＳトランジスタは、それぞれ検査用ＭＯＳトランジスタであり、前記検査用ＭＯＳトランジスタとは別に、前記半導体装置は、最終製品の半導体装置としての機能の一部を担う複数の第２のＭＯＳトランジスタを含み、
前記第１の製造工程は、
前記複数の第２導電型領域と同時に前記第２のＭＯＳトランジスタのトランジスタ領域を形成する工程と、
前記ゲート配線と同時に前記第２のＭＯＳトランジスタのゲートを形成する工程と、
前記絶縁膜と同時に前記第２のＭＯＳトランジスタの表面を覆う絶縁膜を形成する工程と、
前記複数の第１のコンタクトと同時に前記第２のＭＯＳトランジスタのソースドレインコンタクトを形成する工程と、
を含み、
前記第２の製造工程は、
前記第１の金属配線パターンと同時に前記第２のＭＯＳトランジスタのソースドレインコンタクトに接続された金属配線を形成する工程と、
を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−３３８１８（Ｐ２０１３−３３８１８Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１１−１６８５３０（Ｐ２０１１−１６８５３０）
【出願日】平成２３年８月１日（２０１１．８．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２３年８月１日（２０１１．８．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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