半導体装置および半導体装置の製造方法
【課題】バンプ電極を有する半導体装置およびそれを搭載した半導体装置の信頼性を向上させる。
【解決手段】半導体基板ＳＷ１の上部に形成された絶縁膜６上にパッドＰＤ１が形成され、絶縁膜６上にパッドＰＤ１に平面的に重ならないように絶縁膜１１が形成されている。パッドＰＤ１の上面と絶縁膜１１の上面とが平坦な面を形成し、この平坦な面上にバンプ電極ＢＰ１が形成されている。バンプ電極ＢＰ１の下面は、パッドＰＤ１の上面を平面的に内包しており、バンプ電極ＢＰ１の下面は、パッドＰＤ１の上面全面と絶縁膜１１の上面の一部とに接し、パッドＢＰ１の上面は平坦である。
【解決手段】半導体基板ＳＷ１の上部に形成された絶縁膜６上にパッドＰＤ１が形成され、絶縁膜６上にパッドＰＤ１に平面的に重ならないように絶縁膜１１が形成されている。パッドＰＤ１の上面と絶縁膜１１の上面とが平坦な面を形成し、この平坦な面上にバンプ電極ＢＰ１が形成されている。バンプ電極ＢＰ１の下面は、パッドＰＤ１の上面を平面的に内包しており、バンプ電極ＢＰ１の下面は、パッドＰＤ１の上面全面と絶縁膜１１の上面の一部とに接し、パッドＢＰ１の上面は平坦である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、バンプ電極を有する半導体装置およびその製造方法や、バンプ電極を有する半導体チップを基板に搭載した半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体チップの電極と半導体チップを搭載する基板の端子との間を電気的に接続するには、ボンディングワイヤを介して半導体チップの電極と基板の端子とを接続する手法と、半導体チップにバンプ電極を形成し、このバンプ電極を基板の端子に接続する手法がある。
【０００３】
特開２００６−３２４６０２号公報（特許文献１）には、半導体チップの電極とテープキャリアの配線とを、インナリードボンディングによって金バンプを介して電気的に接続する技術が記載されている。
【０００４】
特開２００７−１０３８４８号公報（特許文献２）には、絶縁膜上にパッドを形成し、パッド上を含む絶縁膜上に表面保護膜を形成し、表面保護膜に開口部を形成し、開口部を含む表面保護膜上にバンプ電極を形成する技術が記載されている。
【０００５】
特開２００５−１５８８３３号公報（特許文献３）には、電極パッドを有する半導体基板と、突起電極を有する配線基板とを具備し、半導体基板の電極パッドに配線基板の突起電極を接合して実装した半導体実装装置において、半導体基板に、電極パッドの接続面全面が露出する開放領域を有するパッシベーション膜を形成した技術が記載されている。
【特許文献１】特開２００６−３２４６０２号公報
【特許文献２】特開２００７−１０３８４８号公報
【特許文献３】特開２００５−１５８８３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
バンプ電極は、次のようにして形成することができる。すなわち、半導体基板の上部に形成された絶縁膜上にパッドを形成し、この絶縁膜上に、パッドを覆うようにパッシベーション膜を形成する。それから、このパッシベーション膜に、その底部でパッドの一部を露出する開口部を形成し、この開口部の底部で露出するパッド上に、バンプ電極を形成する。
【０００８】
半導体チップのバンプ電極を、半導体チップを搭載する基板の端子に接続する際には、バンプ電極が端子に押し付けられ、熱圧着や超音波ボンディングなどで接続されるため、バンプ電極に荷重が印加される。近年の半導体装置は、小型化及び薄型化の要求に伴い、各材料の厚さも薄く成る傾向にある。そのため、前記特許文献１の図３及び前記特許文献２の図３に示すように、パッド上にパッシベーション膜が乗り上げた構造だと、バンプ電極とパッドとの間にパッシベーション膜の一部が挟み込まれた構造となるため、バンプ電極に荷重が印加されると、バンプ電極とパッドとの間に挟まれた、薄い厚さから成るパッシベーション膜にクラックが発生することが、本発明者の検討により分かった。パッシベーション膜のクラックは、半導体チップおよびそれを搭載した半導体装置の信頼性を低下させる可能性がある。
【０００９】
そこで、本願発明者は、前記特許文献３の図１に示すような、パッドを覆うパッシベーション膜の厚さをパッドの厚さよりも薄く形成する構成について、検討した。その結果、バンプ電極に荷重が印加されると、バンプ電極の下に位置するパッドには、更に横方向（水平方向）に変形しようとする応力が発生していることが分かった。そのため、前記特許文献３の図１に示すように、パッドの側面に形成されたパッシベーション膜の厚さがパッドの厚さよりも薄い場合、パッドから横方向に向かって発生するこの応力により、パッシベーション膜にクラックが発生することが、本発明者の検討により分かった。また、前記特許文献３の構成のように、パッドとパッシベーション膜との間に隙間（間隔）が設けられていると、上記した横方向の応力により、パッドが押しつぶされ、更に横方向に膨張することから、バンプ電極が沈み込んでしまう（バンプ電極の高さが低くなる）。このバンプ電極が沈み込むことで、複数のバンプ電極の高さにばらつきが生じてしまい、基板（実装基板）に実装する際、バンプ電極と基板の電極（導体部）との間で接続不良が発生する恐れがある。
【００１０】
このため、半導体チップを搭載する基板の端子などに半導体チップのバンプ電極を接続する際に、バンプ電極に荷重が印加されても、半導体チップのパッシベーション膜にクラックが発生しにくい構造にすることが望まれる。
【００１１】
また、パッシベーション膜に開口部を形成し、その開口部の底部で露出するパッド上に、バンプ電極を形成した場合、開口部による段差（パッドの上面とパッシベーション膜の上面との間の段差）に起因して、バンプ電極の上面には段差（窪み、凹凸）が生じる。バンプ電極の上面に段差があると、バンプ電極と基板の端子との間の接続が安定しづらいため、接続により大きな荷重を印加する必要があるが、バンプ電極に印加される荷重が大きくなると、上記パッシベーション膜のクラックが発生しやすくなる。このため、バンプ電極と基板の端子との接続が安定しやすいように、バンプ電極の上面を平坦にできる構造にすることが望まれる。
【００１２】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。
【００１６】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上に形成された第１絶縁膜上にパッド電極を形成し、第１絶縁膜上にパッド電極を覆うように第２絶縁膜を形成し、第２絶縁膜を研磨して第２絶縁膜の上面からパッド電極の上面を露出させ、パッド電極の上面および第２絶縁膜の上面上に第１導電体膜を形成し、第１導電体膜上にパッド電極を平面的に内包する開口部を有するレジストパターンを形成する。それから、この開口部内を埋めるようにバンプ電極用のめっき膜を形成し、レジストパターンを除去し、バンプ電極用のめっき膜で覆われていない領域の第１導電体膜を除去するものである。
【００１７】
また、代表的な実施の形態による半導体装置は、バンプ電極を有する半導体チップと、前記半導体チップを搭載する基板とを備え、前記基板の導体部に前記半導体チップの前記バンプ電極が電気的に接続された半導体装置である。そして、前記半導体チップは、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、バンプ電極を有する半導体チップを基板に搭載し、前記半導体チップのバンプ電極を前記基板の導体部に電気的に接続する工程を有する半導体装置の製造方法である。そして、前記半導体チップは、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本発明の一実施の形態の半導体装置およびその製造方法（製造工程）を図面を参照して説明する。
【００２５】
図１は、本発明の一実施の形態の半導体装置である半導体チップ（半導体装置）ＣＰ１の要部断面図であり、図２は半導体チップ（半導体装置）ＣＰ１の要部平面図（要部上面図）である。図２のＡ−Ａ線の断面図が、図１に対応する。
【００２６】
図１および図２には、半導体チップＣＰ１のうち、バンプ電極形成領域（バンプ電極ＢＰ１が形成された領域およびその近傍）が示されている。半導体チップＣＰ１は、その上面において複数のバンプ電極ＢＰ１が形成されているが、図１および図２には、そのうちの１つが示されている。図２では、バンプ電極ＢＰ１の下にあるパッドＰＤ１の位置を点線で示してある。また、図１では、最上層配線である配線ＭＨよりも下の構造については、図示を省略している。実際には、半導体基板ＳＷ１の主面に、種々の半導体素子（素子）が形成され、その上に層間絶縁膜および配線層が複数積層されて多層配線構造が形成されており、この多層配線構造の最上層の配線が、図１に示される配線ＭＨである。半導体基板ＳＷ１の主面に形成する半導体素子（素子）の例については、後述する半導体チップＣＰ１の製造工程で説明する。
【００２７】
半導体チップＣＰ１を構成する半導体基板ＳＷ１は、例えばｐ型の単結晶シリコンなどにより形成されている。半導体基板ＳＷ１の上部に、絶縁膜（層間絶縁膜）２，３が下から順に形成されている。絶縁膜３は絶縁膜２上に積層されている。絶縁膜２，３は、そこに最上層配線である配線（配線層、最上層配線）ＭＨが形成された絶縁膜である。絶縁膜２，３は、例えば酸化シリコン膜などにより形成されている。絶縁膜２，３として、酸化シリコン（ＳｉＯ２）の比誘電率よりも低い比誘電率を有する絶縁膜（低誘電率膜、Ｌｏｗ−ｋ膜）を用いることもできる。
【００２８】
配線ＭＨは、絶縁膜３に形成された配線溝（開口部）４ａ内およびその配線溝４ａの底部の絶縁膜２に形成されたスルーホール（接続孔）４ｂ内に導体膜が埋め込まれることで形成されており、いわゆる埋込配線またはデュアルダマシン配線である。すなわち、配線ＭＨは、絶縁膜３の配線溝４ａ内に形成される配線部分と、絶縁膜２のスルーホール４ｂ内に形成されるプラグ部分（接続部）とが一体形成されている。また、絶縁膜２，３全体を同じ膜（１つの膜）で形成することもでき、また、絶縁膜２，３の一方または両方を複数の絶縁膜を積層した積層膜とすることもできる。また、配線部分とプラグ部分とを別々に形成したシングルダマシン配線により、配線ＭＨを形成することもできる。また、他の形態として、埋込配線ではなく、パターニングされた導体膜により配線ＭＨを形成することもできる。
【００２９】
配線ＭＨを形成する導体膜は、主導体膜（主配線部材）５ｂと、導電性バリア膜（バリアメタル膜）５ａとを有している。主導体膜５ｂは、例えば銅（Ｃｕ）のような金属により形成されており、マイグレーション対策のために、例えばアルミニウム、銀（Ａｇ）または錫（Ｓｎ）などが添加される場合もある。導電性バリア膜５ａは、主導体膜５ｂと、その外周（側面側および底面側）の絶縁膜２，３との間に、それらに接した状態で設けられている。導電性バリア膜５ａは、主導体膜５ｂの銅の拡散を抑制または防止する機能、配線と絶縁膜との密着性を向上させる機能を有している。また、導電性バリア膜５ａは、主導体膜５ｂよりも薄く形成されており、例えば窒化タンタル（ＴａＮ）膜とその上のタンタル（Ｔａ）膜との積層膜などにより形成されている。この場合、窒化タンタル膜は絶縁膜に接し、タンタル膜は主導体膜５ｂと接している。
【００３０】
配線ＭＨは、そのプラグ部分を通じて、配線ＭＨよりも下層の配線（図示せず）に電気的に接続されている。
【００３１】
配線ＭＨが埋め込まれた絶縁膜３上には、層間絶縁膜として絶縁膜（第１絶縁膜）６が形成されている。従って、絶縁膜３は、半導体基板ＳＷ１の上部に形成されている。絶縁膜６は、例えば酸化シリコン膜などにより形成されている。
【００３２】
絶縁膜６には、スルーホール（接続孔、開口部）７が形成され、このスルーホール７内に導体膜が埋め込まれることでプラグ（接続用導体）８が形成されている。プラグ８を形成する導体膜は、主導体膜（主部材）８ｂと、導電性バリア膜（バリアメタル膜）８ａとを有している。主導体膜８ｂは、例えばタングステン（Ｗ）膜により形成されており、導電性バリア膜８ａは、例えば窒化チタン（ＴｉＮ）膜により形成されている。導電性バリア膜８ａは、主導体膜８ｂとその外周の絶縁膜６との間および主導体膜８ｂとその底部の配線ＭＨとの間に、それらに接した状態で設けられている。導電性バリア膜８ａは、主導体膜８ｂと絶縁膜６との密着性を向上させる機能などを有している。プラグ８が埋め込まれた絶縁膜６の上面（すなわちプラグ８の上面および絶縁膜６の上面）は平坦面とされている。
【００３３】
プラグ８が埋め込まれた絶縁膜６上には、パッド電極としてパッド（パッド電極、電極パッド、パッド部、アルミニウムパッド、導体膜、導体膜パターン）ＰＤ１が形成されている。パッドＰＤ１は、導電性バリア膜としての窒化チタン（ＴｉＮ）膜９と、窒化チタン膜９上に形成された主導体膜としてのアルミニウム膜（第２導電体膜）１０との積層膜（積層導体膜）からなる。アルミニウム膜１０は、アルミニウム（Ａｌ）単体膜またはアルミニウム（Ａｌ）合金膜などのアルミニウムを主成分とする導電体膜（主導体膜）であり、Ｓｉ（シリコン）またはＣｕ（銅）を含有することもできる（すなわちアルミニウム膜１０を、アルミニウムを主成分とし、ＳｉまたはＣｕを含有するアルミニウム合金膜とすることもできる）。窒化チタン膜９は、絶縁膜６とアルミニウム膜１０との密着性を向上するように機能することができる。窒化チタン膜９の膜厚は、アルミニウム膜１０よりも薄く、例えば、アルミニウム膜１０を５００〜２０００ｎｍ程度とし、窒化チタン膜９を３０〜８０ｎｍ程度とすることができる。
【００３４】
プラグ８は、パッドＰＤ１の下方に配置されており、プラグ８の上面がパッドＰＤ１の下面（すなわちパッドＰＤ１を構成する窒化チタン膜９の下面）と接して、電気的に接続されている。また、プラグ８は、その底部（下面）で、配線ＭＨと接して電気的に接続されている。このため、パッドＰＤ１は、プラグ８を介して、配線ＭＨと電気的に接続されている。
【００３５】
また、絶縁膜６上には、絶縁膜（第２絶縁膜、保護膜、パッシベーション膜、表面保護膜、保護絶縁膜）１１が形成されている。絶縁膜１１は、パッシベーション膜として機能し、例えば窒化シリコン膜により形成されている。絶縁膜１１を窒化シリコン膜とすることで、水分などの侵入を的確に防止でき、半導体装置（半導体チップＣＰ１）の信頼性を向上することができる。
【００３６】
絶縁膜１１（第２絶縁膜）は、絶縁膜６上に、パッドＰＤ１に平面的に重ならないように形成されており、パッドＰＤ１の側面ＰＤ１ｂが絶縁膜１１で覆われている。すなわち、絶縁膜１１は、パッドＰＤ１が無い領域の絶縁膜６上に、パッドＰＤ１の周囲（側面ＰＤ１ｂ）に接するように形成されており、パッドＰＤ１の周囲が絶縁膜１１で囲まれた状態になっている。換言すれば、絶縁膜１１の開口部内にパッドＰＤ１が埋め込まれたような状態となっている。これにより、完成した半導体装置（半導体チップＣＰ１）を、チップ搭載用基板（基板、実装基板）に荷重を掛けて実装したとしても、半導体装置のパッドＰＤ１が押しつぶされ、更に横方向（水平方向）に膨張することはないため、バンプ電極ＢＰ１とチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子、後述のリードＬＤ１，ＬＤ１０１に対応）との接合不良を抑制することができる。
【００３７】
パッド電極ＰＤ１の上面ＰＤ１ａおよび絶縁膜１１の上面１１ａは、平坦面とされている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとは、連続的な平坦な面（平面）ＦＳ１を形成している。これは、パッドＰＤ１の厚み（絶縁膜６の上面に対して垂直な方向の厚み）と絶縁膜１１の厚み（絶縁膜６の上面に対して垂直な方向の厚み）とが実質的に同じであり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとが同じ高さ位置（絶縁膜６の上面を基準にしてそこから同じ高さ位置）にあるためである。換言すれば、パッドＰＤ１の上面ＰＤ１ａは、絶縁膜１１の上面１１ａと連続しており（つながっており）、実質的に同一面上にある。平坦な面ＦＳ１は、パッド電極ＰＤ１の上面ＰＤ１ａと、その周囲の絶縁膜１１の上面１１ａとからなる。なお、パッドＰＤ１の最上層はアルミニウム膜１０であるので、パッドＰＤ１の上面ＰＤ１ａは、アルミニウム膜１０（第２導電体膜）の上面により形成されている。
【００３８】
パッドＰＤ１上には、バンプ電極（バンプ、金バンプ、金バンプ電極、突起電極）ＢＰ１が形成されている。上述のように、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとが平坦な面ＦＳ１を形成しているので、この平坦な面ＦＳ１上にバンプ電極ＢＰ１が形成されている。バンプ電極ＢＰ１は、厚い導電体膜（めっき膜、電解めっき膜、金めっき膜）１３と、この導電体膜１３と上記平坦な面ＦＳ１との間に介在するＵＢＭ（Under Bump Metal）膜（電極下地膜、導電体膜）１２とにより形成されている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとからなる平坦な面ＦＳ１上にＵＢＭ膜１２を介して、厚い導電体膜１３が形成されており、これらＵＢＭ膜１２および導電体膜１３によってバンプ電極ＢＰ１が形成されている。
【００３９】
バンプ電極ＢＰ１を構成する導電体膜１３は、好ましくは金膜（金めっき膜）からなる。バンプ電極ＢＰ１を構成するＵＢＭ膜１２（第１導電体膜）は、導電体膜からなり、例えば、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜、あるいはチタンタングステン（ＴｉＷ）膜とその上の金（Ａｕ）膜との積層膜などから形成されている。導電体膜１３はめっき膜（電解めっき膜）からなり、ＵＢＭ膜１２は、導電体膜１３を電解めっき法で形成する際に、電極として使用した導電体膜である。導電体膜１３は、ＵＢＭ膜１２よりも厚く、例えば、導電体膜１３の厚みを１０〜２０μｍ程度とし、ＵＢＭ膜１２の厚みを２００〜８００ｎｍ程度とすることができる。
【００４０】
パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとからなる平坦な面ＦＳ１上にバンプ電極ＢＰ１が形成されているので、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は平坦である。また、バンプ電極ＢＰ１の上面ＢＰ１ａ（すなわち導電体膜１３の上面）も平坦である。
【００４１】
また、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は、パッド電極ＰＤ１の上面ＰＤ１ａ全面（すなわちアルミニウム膜１０の上面全面）と絶縁膜１１の上面１１ａの一部とに接している。これは、バンプ電極ＢＰ１の下面ＢＰ１ｂが、パッド電極ＰＤ１の上面ＰＤ１ａを平面的に内包している（含んでいる）ためである。このため、パッドＰＤ１の上面ＰＤ１ａの全部がバンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）に接し、更に、パッドＰＤ１の周囲近傍の絶縁膜１１の上面１１ａも、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）に接した状態となっている。
【００４２】
バンプ電極ＢＰ１が形成されていない領域の絶縁膜１１上には、ポリイミド樹脂などの樹脂膜からなる保護膜（絶縁膜、樹脂膜、最上層保護膜）１４が形成されている。保護膜１４の上面１４ａの高さ位置（平坦な面ＦＳ１を基準にしてそこから保護膜１４の上面１４ａまでの高さ）は、バンプ電極ＢＰ１の上面ＢＰ１ａの高さ位置（平坦な面ＦＳ１を基準にしてそこからバンプ電極ＢＰ１の上面ＢＰ１ａまでの高さ）よりも低い。保護膜１４は、バンプ電極ＢＰ１とは接しないように、バンプ電極ＢＰ１から所定の間隔を空けて配置されている。すなわち、保護膜１４には開口部１４ｂが設けられており、この開口部１４ｂ内に、開口部１４ｂの内壁に接しないように、バンプ電極ＢＰ１が配置されている。換言すれば、絶縁膜１４の開口部１４ｂはバンプ電極ＢＰ１を平面的に内包している。ポリイミド樹脂のような樹脂膜からなる保護膜１４を設けることで、半導体チップＣＰ１の取り扱いが容易になる。不要であれば、保護膜１４は省略することもでき、この場合、絶縁膜１１が保護膜（最上層保護膜）として機能する。
【００４３】
次に、本実施の形態の半導体チップＣＰ１の製造方法（製造工程）について説明する。
【００４４】
図３〜図１８は、本実施の形態の半導体チップ（半導体装置）ＣＰ１の製造工程中の要部断面図である。
【００４５】
図３に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（ウエハ、半導体ウエハ）ＳＷ１を準備する。それから、半導体基板ＳＷ１の主面に素子分離領域２１を形成する。素子分離領域２１は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。
【００４６】
次に、半導体基板ＳＷ１に形成された素子分離領域２１によって分けられた活性領域、すなわち半導体基板ＳＷ１のｎチャネル型ＭＩＳＦＥＴを形成する領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによってｐ型ウエル２２を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域に、リン（Ｐ）や砒素（Ａｓ）などのｎ型の不純物をイオン注入することなどによってｎ型ウエル２３を形成する。
【００４７】
次に、半導体基板ＳＷ１（ｐ型ウエル２２およびｎ型ウエル２３）の表面にゲート絶縁膜２４を形成する。ゲート絶縁膜２４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００４８】
次に、ｐ型ウエル２２のゲート絶縁膜２４上にゲート電極２５ａを形成し、ｎ型ウエル２３のゲート絶縁膜２４上にゲート電極２５ｂを形成する。例えば、半導体基板ＳＷ１の主面上に多結晶シリコン膜を形成し、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極２５ａ，２５ｂを形成することができる。
【００４９】
次に、ｐ型ウエル２２のゲート電極２５ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域２６を形成し、ｎ型ウエル２３のゲート電極２５ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域２７を形成する。
【００５０】
次に、ゲート電極２５ａ，２５ｂの側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール２８を形成する。サイドウォール２８は、例えば、半導体基板ＳＷ１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００５１】
サイドウォール２８の形成後、ｎ＋型半導体領域２９を、例えば、ｐ型ウエル２２のゲート電極２５ａおよびサイドウォール２８の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成し、ｐ＋型半導体領域３０を、例えば、ｎ型ウエル２３のゲート電極２５ｂおよびサイドウォール２８の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を行うこともできる。ｎ＋型半導体領域２９は、ｎ−型半導体領域２６よりも不純物濃度が高く、ｐ＋型半導体領域３０は、ｐ−型半導体領域２７よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソース・ドレインとして機能するｎ型の半導体領域が、ｎ＋型半導体領域２９およびｎ−型半導体領域２６により形成され、ｐチャネル型ＭＩＳＦＥＴのソース・ドレインとして機能するｐ型の半導体領域が、ｐ＋型半導体領域３０およびｐ−型半導体領域２７により形成される。
【００５２】
次に、ゲート電極２５ａ，２５ｂ、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０の表面を露出させ、金属膜（例えばコバルト膜またはニッケル膜）を堆積して熱処理することによって、ゲート電極２５ａ，２５ｂ、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０の表面に、それぞれ金属シリサイド層３１（例えばコバルトシリサイド層またはニッケルシリサイド層）を形成する。これにより、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応の金属膜は除去する。
【００５３】
このようにして、図３の構造が得られ、ｐ型ウエル２２にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成され、ｎ型ウエル２３にｐチャネル型のＭＩＳＦＥＴＱｐが形成される。これにより、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）が形成される。本実施の形態では、半導体基板ＳＷ１の主面に半導体素子としてＣＭＩＳＦＥＴを形成する場合について説明したが、これに限定されるものではなく、必要に応じて種々の半導体素子（素子）を半導体基板ＳＷ１の主面に形成することができる。
【００５４】
次に、配線工程が行われる。図４に示されるように、半導体基板ＳＷ１上にゲート電極２５ａ，２５ｂを覆うように絶縁膜（層間絶縁膜）３２を形成する。絶縁膜３２は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜３２の形成後、必要に応じてＣＭＰ処理を行って絶縁膜３２の表面を平坦化する。
【００５５】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３２において、ｎ＋型半導体領域（ソース、ドレイン）２９やｐ＋型半導体領域（ソース、ドレイン）３０の上部などにコンタクトホール（接続孔、開口部）３３を形成する。コンタクトホール３３の底部では、半導体基板ＳＷ１の主面の一部、例えばｎ＋型半導体領域２９（の表面上の金属シリサイド膜３１）の一部やｐ＋型半導体領域３０（の表面上の金属シリサイド層３１）の一部、あるいはゲート電極２５ａ，２５ｂ（の表面上の金属シリサイド膜３１）の一部などが露出される。
【００５６】
次に、コンタクトホール３３内に、タングステン（Ｗ）などからなるプラグ３４を形成する。プラグ３４は、例えば、コンタクトホール３３の内部を含む絶縁膜３２上に導電性バリア膜（上記導電性バリア膜８ａに相当するもの）をスパッタリング法などで形成した後、主導体膜（上記主導体膜８ｂに相当するもの）をＣＶＤ法などによって導電性バリア膜上にコンタクトホール３３を埋めるように形成し、絶縁膜３２上の不要な主導体膜および導電性バリア膜をＣＭＰ法などによって除去することにより、形成することができる。なお、図面の簡略化のために、図４では、プラグ３４について、主導体膜と導電性バリア膜を一体化して図示している。
【００５７】
次に、プラグ３４が埋め込まれた絶縁膜３２上に絶縁膜（層間絶縁膜）３５を形成する。
【００５８】
次に、絶縁膜３５に配線溝（開口部、配線開口部）３６を形成する。それから、配線溝３６内に配線（第１層配線）Ｍ１を形成する。例えば、絶縁膜３２上に、配線溝３６内を埋め込むように、導電性バリア膜（上記導電性バリア膜５ａに相当するもの）および主導体膜（上記主導体膜５ｂに相当するもの）を下から順に堆積し、主導体膜および導電性バリア膜のうちの配線溝３６の外部の部分をＣＭＰ法などによって除去することにより、配線Ｍ１を形成することができる。導電性バリア膜はスパッタリング法などにより形成でき、主導体膜（銅膜）は、スパッタリング法およびメッキ法などにより形成することができる。すなわち、最初、例えば銅により形成される薄いシード層をスパッタリング法などにより堆積した後、そのシード層上に、例えば銅により形成される導体膜をメッキ法などにより堆積することで、銅の主導体膜を形成することができる。このように、配線Ｍ１は、シングルダマシン法により形成することができる。なお、図面の簡略化のために、図４では、配線Ｍ１について、主導体膜と導電性バリア膜を一体化して図示している。
【００５９】
次に、図５に示されるように、配線Ｍ１が埋め込まれた絶縁膜３５上に、絶縁膜（層間絶縁膜）３８，３９を下から順に形成する。
【００６０】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３９に配線溝（開口部、配線開口部）４０ａを形成し、絶縁膜３８に配線溝４０ａの底部から配線Ｍ１の上面に達するスルーホール（接続孔）４０ｂを形成する。それから、配線溝４０ａおよびスルーホール４０ｂからなる配線開口部内に配線（第２層配線）Ｍ２を形成する。例えば、絶縁膜３９上に、配線溝４０ａおよびスルーホール４０ｂ内を埋め込むように、導電性バリア膜（上記導電性バリア膜５ａに相当するもの）および主導体膜（上記主導体膜５ｂに相当するもの）を下から順に堆積し、主導体膜および導電性バリア膜のうちの配線溝４０ａおよびスルーホール４０ｂの外部の部分をＣＭＰ法などによって除去することにより、配線Ｍ２を形成することができる。このように、配線Ｍ２は、デュアルダマシン法により形成することができ、配線Ｍ２は、配線溝４０ａ内に形成される配線部分（導体パターン）と、スルーホール４０ｂ内に形成されるプラグ部分（接続部）とが一体的に形成されている。配線Ｍ２およびそれよりも上層の配線を、シングルダマシン法により形成することもできる。なお、図面の簡略化のために、図５および後述の図６では、配線Ｍ２，Ｍ３，Ｍ４について、主導体膜と導電性バリア膜を一体化して図示している。
【００６１】
次に、図６に示されるように、配線Ｍ２が埋め込まれた絶縁膜３９上に、絶縁膜３８，３９と同様にして絶縁膜（層間絶縁膜）４１，４２を形成し、絶縁膜４２，４１に配線溝４０ａおよびスルーホール４０ｂと同様にして配線溝およびスルーホールを形成し、その配線溝およびスルーホール内に配線Ｍ２と同様にして配線（第３層配線）Ｍ３を形成する。更に、配線Ｍ３が埋め込まれた絶縁膜４２上に、絶縁膜３８，３９と同様にして絶縁膜（層間絶縁膜）４４，４５を形成し、絶縁膜４５，４４に配線溝４０ａおよびスルーホール４０ｂと同様にして配線溝およびスルーホールを形成し、その配線溝およびスルーホール内に配線Ｍ２と同様にして配線（第４層配線）Ｍ４を形成する。これを繰り返すことで、配線Ｍ４よりも更に上層の配線構造（第５層配線以降）を必要に応じて形成する。このようにして、多層配線構造が形成される。形成された多層配線構造の最上層の配線が、上記配線ＭＨに対応する。
【００６２】
図７は、最上層の配線ＭＨが形成された状態が示されており、絶縁膜２よりも下の構造（図６のような構造）は、図面の簡略化のために、図示を省略している。例えば、多層配線構造を、図６の段階まで、すなわち配線Ｍ４までしか形成しなかった場合は、図６の配線Ｍ４が図７の配線ＭＨに対応し、絶縁膜４４，４５が絶縁膜２，３に対応する。多層配線構造を、配線Ｍ４よりも１層上の第５層配線まで形成した場合は、その第５層配線が図７の配線ＭＨに対応し、第５層配線を形成した層間絶縁膜が絶縁膜２，３に対応する。なお、図面の簡略化のために、図７〜図１８では、配線ＭＨについて、主導体膜５ｂと導電性バリア膜５ａを一体化して図示している。
【００６３】
配線ＭＨは、そのプラグ部分（絶縁膜２に形成されたスルーホール４ｂ内に埋め込まれた部分）を通じて、配線ＭＨよりも下層の配線に電気的に接続され、配線Ｍ１〜Ｍ４などを通じて、半導体基板ＳＷ１の主面に形成された半導体素子（例えばＭＩＳＦＥＴＱｎ，Ｑｐなど）と電気的に接続されている。
【００６４】
最上層の配線ＭＨを形成した後、図８に示されるように、配線ＭＨが埋め込まれた絶縁膜３上に、絶縁膜６を形成する。それから、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜６にスルーホール７を形成する。
【００６５】
次に、スルーホール７内に、プラグ８を形成する。プラグ８は、上記プラグ３４と同様にして形成することができる。なお、図面の簡略化のために、図８〜図１８では、プラグ８について、主導体膜８ｂと導電性バリア膜８ａを一体化して図示している。
【００６６】
次に、図９に示されるように、プラグ８が埋め込まれた絶縁膜６上に、例えばスパッタリング法などを用いて、窒化チタン（ＴｉＮ）膜９、アルミニウム（Ａｌ）膜１０および窒化チタン（ＴｉＮ）膜９ａを下から順に形成する。窒化チタン膜９は、絶縁膜６とアルミニウム膜１０との密着性（接着性）を向上するように機能することができる。窒化チタン膜９ａは、アルミニウム膜１０の上面上に重なるように密着して形成された重ね膜であり、後述するように、アルミニウム膜１０をパターニングする際の露光工程で反射防止膜として機能することができる。窒化チタン膜９ａの代わりに、チタンタングステン（ＴｉＷ）膜またはモリブデンシリサイド（ＭｏＳｉ）膜を用いることもできる。窒化チタン膜９，９ａのそれぞれの堆積膜厚は、アルミニウム膜１０の堆積膜厚よりも薄く、例えば、アルミニウム膜１０の堆積膜厚を５００〜２０００ｎｍ程度とし、窒化チタン膜９，９ａの堆積膜厚を、それぞれ３０〜８０ｎｍｎｍ程度とすることができる。
【００６７】
次に、窒化チタン膜９ａ上にフォトレジスト膜を形成し、このフォトレジスト膜をフォトリソグラフィ技術を用いて露光、現像処理してパターニングすることで、フォトレジストパターンＲＰ１を形成する。窒化チタン膜９ａは、上記フォトレジスト膜（フォトレジストパターンＲＰ１形成用のフォトレジスト膜）を露光する際の反射防止膜として機能することができる。アルミニウム膜１０上に窒化チタン膜９ａを形成しているので、露光工程におけるアルミニウム膜１０での反射を防止し、所望のパターン形状のフォトレジストパターンＲＰ１を的確に形成することができる。
【００６８】
次に、図１０に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、窒化チタン膜９ａ、アルミニウム膜１０および窒化チタン膜９からなる積層膜をドライエッチングしてパターニングすることにより、パッド用の積層パターン（導体膜パターン、積層膜パターン）ＬＰ１を形成する。この段階では、パッド用の積層パターンＬＰ１は、下から順に窒化チタン膜９、アルミニウム膜１０および窒化チタン膜９ａの積層膜（積層膜パターン）からなる。その後、フォトレジストパターンＲＰ１を除去する。図１０には、フォトレジストパターンＲＰ１を除去した段階が示されている。このようにして、後でパッドＰＤ１となるパッド用の積層パターンＬＰ１が絶縁膜６上に形成される。
【００６９】
次に、図１１に示されるように、絶縁膜６上にパッド用の積層パターンＬＰ１を覆うように、絶縁膜１１を形成する。絶縁膜１１は、好ましくは窒化シリコン膜（プラズマ窒化シリコン膜）などからなり、プラズマＣＶＤ法などにより形成することができる。絶縁膜１１を窒化シリコン膜とすることで、水分などの侵入を的確に防止でき、半導体装置の信頼性を向上することができる。また、絶縁膜１１の膜厚（堆積膜厚）Ｔ２は、パッド用の積層パターンＬＰ１の膜厚Ｔ１よりも大きくしておく（Ｔ２＞Ｔ１）。
【００７０】
次に、図１２に示されるように、絶縁膜１１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などで研磨することにより、パッド用の積層パターンＬＰ１の上部の絶縁膜１１を除去して、絶縁膜１１からパッド用の積層パターンＬＰ１を露出させる。この絶縁膜１１の研磨工程（ＣＭＰ工程）では、積層パターンＬＰ１を構成する窒化チタン膜９ａも除去されるまでＣＭＰ処理を継続し、積層パターンＬＰ１を構成するアルミニウム膜１０の上面が露出された段階で、ＣＭＰ処理を終了する。このため、ＣＭＰ工程前のパッド用の積層パターンＬＰ１は、窒化チタン膜９、アルミニウム膜１０および窒化チタン膜９ａの積層膜で構成されていたが、ＣＭＰ工程後のパッド用の積層パターンＬＰ１は、窒化チタン膜９およびアルミニウム膜１０の積層膜で構成された状態となり、これがパッドＰＤ１となる。すなわち、パッドＰＤ１は、窒化チタン膜９とその上のアルミニウム膜１０の積層膜（積層膜パターン）からなり、パッドＰＤ１の上面ＰＤ１ａ（すなわちパッドＰＤ１を構成するアルミニウム膜１０の上面）が、絶縁膜１１の上面１１ａから露出される。
【００７１】
窒化チタン膜９ａは、フォトレジスト膜（フォトレジストパターンＲＰ１形成用のフォトレジスト膜）を露光する際の反射防止膜として機能したが、それ以降の工程では反射防止膜として機能する必要が無いので、絶縁膜１１のＣＭＰ工程で、一緒に除去しても問題は生じない。また、窒化チタン膜９ａが残っていると、後で形成されるＵＢＭ膜１２とパッドＰＤ１との密着性（接着性）が低下する可能性がある。本実施の形態では、絶縁膜１１のＣＭＰ工程で、窒化チタン膜９ａも一緒に除去してアルミニウム膜１０を露出させることで、後で形成されるＵＢＭ膜１２はアルミニウム膜１０に接して形成されることになり、ＵＢＭ膜１２とパッドＰＤ１との密着性（接着性）を向上させることができる。
【００７２】
ＣＭＰ法などで絶縁膜１１を研磨することにより、パッドＰＤ１の上面を露出させたので、絶縁膜１１の上面１１ａおよびパッドＰＤ１の上面ＰＤ１ａは平坦化されている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとが、連続的な平坦な面（平面）ＦＳ１を形成することになる。これにより、絶縁膜１１の開口部内にパッドＰＤ１が埋め込まれたような状態となり、絶縁膜１１の厚みＴ３とパッドＰＤの厚みＴ４とが同じ（Ｔ３＝Ｔ４）になり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとは同じ高さ位置になり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとは、実質的に同一面上にある。
【００７３】
また、絶縁膜に開口部を形成してから、その開口部内を埋めるように導体膜を形成し、この導体膜を研磨することでパッド電極を形成することも考えられる。しかしながら、本実施の形態のように、パターニングした導体膜（積層パターンＬＰ１）を先に形成してから、これを覆うように絶縁膜１１を形成し、この絶縁膜１１を研磨することで、パッドＰＤ１の上面を露出させるとともに、パッドＰＤ１および絶縁膜１１の上面を平坦化することが、より好ましい。
【００７４】
また、上述のように絶縁膜１１の膜厚（堆積膜厚）Ｔ２をパッド用の積層パターンＬＰ１の膜厚Ｔ１よりも大きく（Ｔ２＞Ｔ１）しておけば、絶縁膜１１を研磨してアルミニウム膜１０の上面を露出させることで、絶縁膜１１との上面１１ａとパッドＰＤ１の上面ＰＤ１ａで平坦面を形成することができるようになる。
【００７５】
また、本実施の形態では、パッドＰＤ１と同層に配線は形成していない。すなわち、窒化チタン膜９ａ、アルミニウム膜１０および窒化チタン膜９からなる積層膜をパターニングして形成するのは、パッド用の積層パターンＬＰ１であり、パッド（その上にバンプ電極ＢＰ１を形成するパッド）ではなく配線のみとして使用されるパターンは形成しない。これは、パッドＰＤ１の上面を絶縁膜１１から露出させるため、パッドＰＤ１と同層に配線を形成すると、この配線の上面も絶縁膜１１から露出してしまうためである。配線は、信頼性向上のために絶縁膜１１から露出しないことが好ましい。このため、配線ＭＨを最上層の配線とし、パッドＰＤ１と同層に配線は形成しないことが好ましい。従って、パッドＰＤ１と同層には、その上にバンプ電極ＢＰ１が形成されないパッドや配線を形成しないことが好ましい。
【００７６】
次に、図１３に示されるように、ポリイミド樹脂などの樹脂膜からなる保護膜１４を半導体基板の主面全面上に、すなわちパッドＰＤ１上を含む絶縁膜１１上に形成してから、この保護膜１４に開口部１４ｂを形成して、パッドＰＤ１およびその周囲の絶縁膜１１を露出させる。上記図１からも分かるように、保護膜１４の開口部１４ｂは、パッドＰＤ１を平面的に内包しており、パッドＰＤ１上およびパッドＰＤ１の周囲近傍の絶縁膜１１上には、保護膜１４が配置されていない状態になっている。保護膜１４は、不要であれば、その形成を省略することもできる。
【００７７】
次に、図１４に示されるように、開口部１４ｂの側壁および底部上を含む保護膜１４上にＵＢＭ膜１２を形成する。すなわち、保護膜１４の開口部１４ｂの底部で露出するパッドＰＤ１の上面および絶縁膜１１の上面上を含む保護膜１４上に、ＵＢＭ膜１２を例えばスパッタリング法によって形成する。ＵＢＭ膜１２は、例えば、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜、あるいはチタンタングステン（ＴｉＷ）膜とその上の金（Ａｕ）膜との積層膜などからなる。信頼性の更なる向上のためには、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜でＵＢＭ膜１２を形成することが、最も好ましい。また、保護膜１４の形成を省略していた場合には、パッドＰＤ１の上面上を含む絶縁膜１１の上面全面に、ＵＢＭ膜１２が形成される。
【００７８】
ＵＢＭ膜１２は、パッドＰＤ１および絶縁膜１１と、後で形成する導電体膜１３との間の接着性（密着性）を向上させる機能を有している。また、ＵＢＭ膜１２は、後で導電体膜１３を電解（電界）めっき法で形成する際に、電極（めっき電極）として機能する。
【００７９】
次に、図１５に示されるように、ＵＢＭ膜１２上にフォトレジスト膜（レジスト膜）ＲＰ２を形成（塗布）した後、このフォトレジスト膜ＲＰ２に対して露光・現像処理することにより、フォトレジスト膜ＲＰ２をパターニングし、フォトレジスト膜ＲＰ２に開口部ＲＰ２ａを形成する。すなわち、開口部ＲＰ２ａを有するフォトレジスト膜ＲＰ２からなるフォトレジストパターン（レジストパターン）を、ＵＢＭ膜１２上に形成する。この際、パッドＰＤ１の上面ＰＤ１ａ上が全て開口されるように、フォトレジスト膜ＲＰ２に開口部ＲＰ２ａが形成される。すなわち、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａは、パッドＰＤ１を平面的に内包する（含む）ように形成される。このため、パッドＰＤ１の上方には、フォトレジスト膜ＲＰ２が配置されていない状態になる。なお、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａは、バンプ電極ＢＰ１が形成される領域に対応するので、上記図１において、開口部ＲＰ２ａの形成位置（形成領域、平面レイアウト）は図示されていないが、バンプ電極ＢＰ１の形成位置（形成領域、平面レイアウト）と同じになる。また、保護膜１４を形成した場合には、保護膜１４の開口部１４ｂが、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａを平面的に内包する（含む）ように、保護膜１４およびフォトレジスト膜ＲＰ２が形成される。フォトレジスト膜ＲＰ２の膜厚は、形成するバンプ電極ＢＰ１の高さに合わせて決定することができる。
【００８０】
次に、図１６に示されるように、ＵＢＭ膜１２を電極とした電解（電界）めっき法を使用することにより、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａ内を埋める（埋め込む）ように、導電体膜１３を形成する。導電体膜１３は、バンプ電極用のめっき膜であり、好ましくは金膜（金めっき膜）からなる。パッドＰＤ１の上面と絶縁膜１１の上面とで形成される平坦な面ＦＳ１上にＵＢＭ膜１２を介して導電体膜１３がめっき法で形成されているので、導電体膜１３の上面１３ａ（後でバンプ電極ＢＰ１の上面ＢＰ１ａとなる面）は平坦である。これは、下地（ＵＢＭ膜１２およびその下の平坦な面ＦＳ１）に段差がなく平坦であるため、導電体膜１３の下面が平坦面になり、導電体膜１３の上面１３ａも平坦になるためである。
【００８１】
次に、図１７に示されるように、フォトレジスト膜ＲＰ２（レジストパターン）を除去する。これにより、フォトレジスト膜ＲＰ２の下に位置していたＵＢＭ膜１２が露出する。
【００８２】
次に、図１８に示されるように、導電体膜１３をエッチングマスクとして、露出したＵＢＭ膜１２（すなわち導電体膜１３で覆われていないＵＢＭ膜１２）をエッチングにより除去する。これにより、導電体膜１３の下のＵＢＭ膜１２は残存するが、導電体膜１３で覆われていなかった領域のＵＢＭ膜１２は除去される。このようにして、ＵＢＭ膜１２およびその上の導電体膜１３よりなるバンプ電極ＢＰ１が、パッドＰＤ１及び絶縁膜１１の一部を覆うように、パッドＰＤ１上に形成される。その後、必要に応じて半導体基板ＳＷ１に熱処理（アニール）を施すことにより、バンプ電極ＢＰ１を構成する導電体膜１３を安定した結晶にすることができる。
【００８３】
保護膜１４を形成している場合、バンプ電極ＢＰ１の高さ（厚み）Ｈ１は、保護膜１４の厚みＴ５よりも大きくしておく（Ｈ１＞Ｔ５）。ここで、バンプ電極ＢＰ１の高さ（厚み）Ｈ１は、パッドＰＤ１の上面と絶縁膜１１の上面とで形成された平坦な面を基準にしてそこからバンプ電極ＢＰ１の上面ＢＰ１ａまでの高さ（寸法、距離）に対応する。バンプ電極ＢＰ１の高さＨ１を保護膜１４の厚みＴ５よりも大きく（Ｈ１＞Ｔ５）しておくことで、保護膜１４が邪魔にならずにバンプ電極ＢＰ１を端子（半導体チップＣＰ１を搭載する基板の端子）に接続することができるようになる。
【００８４】
その後、必要に応じて半導体基板ＳＷ１の裏面研削を行ってから、ダイシングなどにより半導体基板ＳＷ１を切断して各半導体チップＣＰ１に分離する。このようにして、個片化された半導体チップＣＰ１が得られる。
【００８５】
図１９は、第１の比較例の半導体チップ（半導体装置）ＣＰ１０１の要部断面図であり、本実施の形態の半導体チップＣＰ１の上記図１にほぼ相当するものである。図２０および図２１は、第１の比較例の半導体チップＣＰ１０１の製造工程中の要部断面図である。図２２は、第１の比較例の半導体チップＣＰ１０１における課題を説明するための説明図（断面図）である。
【００８６】
図１９に示される第１の比較例の半導体チップ（半導体装置）ＣＰ１０１では、半導体基板（上記半導体基板ＳＷ１に相当するもの）の上部に絶縁膜１０６（上記絶縁膜６に相当するもの）が形成され、絶縁膜１０６上にパッドＰＤ１０１（上記パッドＰＤ１に相当するもの）が形成されている。そして、絶縁膜１０６上に、パッドＰＤ１０１を覆うようにパッシベーション膜１１１（上記絶縁膜１１に対応するもの）が形成され、パッシベーション膜１１１には、その底部でパッドＰＤ１０１の一部を露出する開口部１１１ｂが形成され、開口部１１１ｂの底部で露出するパッドＰＤ１０１上に、バンプ電極ＢＰ１０１（上記バンプ電極ＢＰ１に相当するもの）が形成されている。バンプ電極ＢＰ１０１は、ＵＢＭ膜１１２（上記ＵＢＭ膜１２に相当するもの）と、その上の金めっき膜１１３（上記導電体膜１３に相当するもの）とで形成されている。第１の比較例の半導体チップＣＰ１０１では、パッシベーション膜１１１の厚みは、パッドＰＤ１０１の厚みよりも薄くなっている。
【００８７】
第１の比較例の半導体チップＣＰ１０１は、次のようにして形成することができる。図２０に示されるように、半導体基板の上部に形成された絶縁膜１０６上に、窒化チタン膜１０９、アルミニウム膜１１０および窒化チタン膜１０９ａの積層膜を形成し、これをパターニングすることで、パッドＰＤ１０１を形成する。それから、絶縁膜１０６上に、パッドＰＤ１０１を覆うように、パッシベーション膜１１１を形成する。次に、図２１に示されるように、パッシベーション膜１１１に開口部１１１ｂを形成し、開口部１１１ｂの底部でアルミニウム膜１１０の上面を露出させる。その後、上記図１９に示されるように、パッシベーション膜１１１の開口部１１１ｂから露出するパッドＰＤ１０１上にバンプ電極ＢＰ１０１を形成する。
【００８８】
本発明者が検討したところ、第１の比較例の半導体チップＣＰ１０１では、以下のような課題があることが分かった。
【００８９】
バンプ電極ＢＰ１０１を有する半導体チップＣＰ１０１をボンディングする場合、図２２に示されるように、半導体チップＣＰ１０１のバンプ電極ＢＰ１０１をチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子）ＬＤ１０１に接続するが、この際、バンプ電極ＢＰ１０１に荷重（圧力）が印加される。すなわち、図２２で矢印１５１で示される方向の荷重（圧力）が、リードＬＤ１０１を介してバンプ電極ＢＰ１０１に印加される。バンプ電極ＢＰ１０１に荷重（圧力）が印加されると、バンプ電極ＢＰ１０１の下に位置するパッドＰＤ１０１には、横方向に変形しようとする応力が発生する、すなわち、パッドＰＤ１０１において、図２２で矢印１５２で示される方向に変形しようとする応力が発生する。このパッドＰＤ１０１の応力によって、パッシベーション膜１１１にクラック１５３が発生する可能性がある。パッシベーション膜１１１のこのクラック１５３は、パッドＰＤ１０１の上面端部（角部）１５４を基点として発生しやすい。これは、パッシベーション膜１１１がパッドＰＤ１０１に重なっているため、パッシベーション膜１１１がパッドＰＤ１０１の上面からの圧力とパッド部の変形を伴うため、角部（パッドＰＤ１０１の上面端部１５４）に接している箇所を基点として、パッシベーション膜１１１にクラック１５３が発生しやすいためである。
【００９０】
また、第１の比較例の半導体チップＣＰ１０１では、図２２に示されるように、パッドＰＤ１０１上にパッシベーション膜１１１が乗り上げた構造であるため、パッドＰＤ１０１の端部近傍の上部において、バンプ電極ＢＰ１０１とパッドＰＤ１０１との間にパッシベーション膜１１１の一部が挟み込まれた構造となっている。この構造だと、バンプ電極ＢＰ１０１に荷重が印加されると、バンプ電極ＢＰ１０１とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１にクラック１５５が発生する可能性がある。
【００９１】
パッシベーション膜１１１にクラック（上記クラック１５３，１５５）が生じると、半導体装置（半導体チップ）の耐湿性が低下し、半導体装置（半導体チップ）の信頼性を低下させる可能性がある。また、パッシベーション膜１１１にクラック（上記クラック１５３，１５５）が生じると、このクラックを基点として、パッシベーション膜１１１とパッドＰＤ１０１との界面や、更にはパッドＰＤ１０１と絶縁膜１０６との界面に剥離が進行する可能性がある。これは、パッドＰＤ１０１の剥離の原因となり、バンプ電極の接続強度が弱くなって、半導体チップＣＰ１０１の信頼性を低下させる可能性がある。このため、半導体装置（半導体チップ）の信頼性の向上のために、パッシベーション膜１１１にクラックが生じるのを抑制または防止できる構造が望まれる。
【００９２】
パッシベーション膜１１１の強度は、厚みを厚くするほど強くなるため、パッシベーション膜１１１におけるクラックの発生を抑制するためにパッシベーション膜１１１の厚みを厚くすることが考えられる。
【００９３】
図２３は、第２の比較例の半導体チップ（半導体装置）ＣＰ２０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。
【００９４】
図２３に示される第２の比較例の半導体チップＣＰ２０１は、上記第１の比較例の半導体チップＣＰ１０１において、パッシベーション膜１１１の厚みを厚くしたものに対応する。すなわち、第１の比較例の半導体チップＣＰ１０１では、パッシベーション膜１１１の厚みをパッドＰＤ１０１の厚みよりも薄くしていたが、図２３に示される第２の比較例の半導体チップＣＰ２０１では、パッシベーション膜１１１の厚みをパッドＰＤ１０１の厚みよりも厚くしている。
【００９５】
図１９に示される第１の比較例の半導体チップＣＰ１０１に比べて、図２３に示される第２の比較例の半導体チップＣＰ２０１は、パッシベーション膜１１１の厚みを厚くしたことにより、図２２に参照して説明したようなパッシベーション膜１１１のクラック１５３，１５５の発生を抑制している。
【００９６】
しかしながら、パッシベーション膜１１１の厚みを厚くすると、バンプ電極ＢＰ２０１の上面の段差Ｓ１が大きくなってしまう。第１および第２の比較例の半導体チップＣＰ１０１，ＣＰ２０１および後述の第３の比較例の半導体チップＣＰ３０１において、バンプ電極ＢＰ１０１，ＢＰ２０１，ＢＰ３０１の上面が平坦ではなく、段差（窪み、凹凸）が生じているのは、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間に段差があり、この段差に起因して、金めっき膜１１３の上面に段差が生じてしまうためである。そして、第１の比較例の半導体チップＣＰ１０１よりも第２の比較例の半導体チップＣＰ２０１の方が、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間の段差が大きい分、バンプ電極の上面の段差Ｓ１も大きくなる。バンプ電極ＢＰ２０１の上面の段差Ｓ１が大きいほど、半導体チップＣＰ２０１のバンプ電極ＢＰ２０１とチップ搭載用基板のリード（上記リードＬＤ１０１に対応するもの）との接続が安定しにくくなる。また、バンプ電極の上面の段差Ｓ１が大きいと、接続時に、より大きな荷重が必要になるため、バンプ電極に印加される荷重が大きくなり、かえって上記パッシベーション膜１１１のクラック１５３，１５５を発生しやすくする可能性がある。
【００９７】
図２４は、第３の比較例の半導体チップ（半導体装置）ＣＰ３０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。図２５〜図２７は、第３の比較例の半導体チップＣＰ３０１の製造工程中の要部断面図である。
【００９８】
図２４に示される第３の比較例の半導体チップ（半導体装置）ＣＰ３０１では、第２の比較例の半導体チップＣＰ２０１のように厚く形成しているが、この厚いパッシベーション膜１１１の上面を平坦化している。
【００９９】
図２４に示される第３の比較例の半導体チップＣＰ３０１を製造するには、図２５に示されるように、半導体基板の上部に形成された絶縁膜１０６上にパッドＰＤ１０１を形成してから、絶縁膜１０６上に、パッドＰＤ１０１を覆うように、パッドＰＤ１０１よりも厚いパッシベーション膜１１１を形成する。次に、図２６に示されるように、ＣＭＰでパッシベーション膜１１１の上面を平坦化する。次に、図２７に示されるように、パッシベーション膜１１１に開口部１１１ｂを形成して開口部１１１ｂの底部でアルミニウム膜１１０の上面を露出させる。その後、パッシベーション膜１１１の開口部１１１ｂから露出するパッドＰＤ１０１上にバンプ電極ＢＰ３０１を形成することで、図２４の構造を得ることができる。
【０１００】
図２４に示される第３の比較例の半導体チップＣＰ３０１では、パッシベーション膜１１１をＣＭＰ処理しているが、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間に段差があるため、それを反映してバンプ電極ＢＰ３０１の上面に段差Ｓ２が生じている（すなわちＳ２＞０となっている）。パッシベーション膜１１１をＣＭＰ処理した分、第３の比較例の半導体チップＣＰ３０１のバンプＢＰ３０１の上面における段差Ｓ２は、上記第２の比較例の半導体チップＣＰ２０１のバンプ２０１の上面における段差Ｓ１よりも小さくなる（Ｓ２＜Ｓ１）。しかしながら、半導体チップのバンプ電極とチップ搭載用基板のリード（上記リードＬＤ１０１に対応するもの）との接続をより安定させるためには、バンプ電極の上面における段差を無くす（すなわちＳ１，Ｓ２＝０とする）ことが好ましい。
【０１０１】
また、図２４に示される第３の比較例の半導体チップＣＰ３０１では、パッシベーション膜１１１をＣＭＰ処理した分、パッドＰＤ１０１の上面端部１５４からパッシベーション膜１１１の上面までの距離が、第２の比較例の半導体チップＣＰ２０１よりも短くなる。このため、第２の比較例の半導体チップＣＰ２０１に比べて、図２４に示される第３の比較例の半導体チップＣＰ３０１は、パッドＰＤ１０１の上面端部１５４を基点とした上記クラック１５３が生じやすくなってしまう。
【０１０２】
また、図２４に示される第３の比較例の半導体チップＣＰ３０１でも、パッドＰＤ１０１上にパッシベーション膜１１１が延在する構造であるため、バンプ電極ＢＰ３０１に荷重が印加されると、バンプ電極ＢＰ３０１とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１に上記クラック１５５が発生する可能性がある。
【０１０３】
このため、パッシベーション膜１１１における上記クラック１５３，１５５の発生を抑制でき、かつバンプ電極の上面における段差を無くせる構造が望まれる。
【０１０４】
図２８は、第４の比較例の半導体チップ（半導体装置）ＣＰ４０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。図２９〜図３１は、第４の比較例の半導体チップＣＰ４０１の製造工程中の要部断面図である。
【０１０５】
図２８に示される第４の比較例の半導体チップＣＰ４０１では、パッシベーション膜１１１は、絶縁膜１０６上に、パッドＰＤ４０１に平面的に重ならないように形成されており、パッドＰＤ４０１の上面ＰＤ４０１ａとパッシベーション膜１１１の上面１１１ａとは、連続的な平坦な面を形成している。そして、パッドＰＤ４０１の上面の一部上にバンプ電極ＢＰ４０１が形成されている。このバンプ電極ＢＰ４０１は、パッドＰＤ４０１に平面的に内包されるように、パッドＰＤ４０１の平面寸法よりも小さく形成されている。このため、バンプ電極ＢＰ４０１の下面（すなわちＵＢＭ膜１１２の下面）は、パッドＰＤ４０１の上面ＰＤ４０１ａ（すなわちアルミニウム膜１１０の上面）にのみ接しており、パッシベーション膜１１１の上面１１１ａとは接しておらず、パッドＰＤ４０１の上面ＰＤ４０１ａの一部（周辺部）は、バンプ電極ＢＰ４０１で覆われずに露出されている。
【０１０６】
第４の比較例の半導体チップＣＰ４０１は、次のようにして形成することができる。本実施の形態とほぼ同様の工程を行って、本実施の形態の上記図１２に対応する図２９の構造が得られる。図２９では、パッシベーション膜１１１の上面１１１ａおよびパッドＰＤ４０１の上面ＰＤ４０１ａは平坦化されている。
【０１０７】
次に、図３０に示されるように、パッドＰＤ４０１の上面上を含むパッシベーション膜１１１の上面全面に、ＵＢＭ膜１１２を形成する。それから、開口部ＲＰ４０２ａを有するフォトレジスト膜ＲＰ４０２をＵＢＭ膜１１２上に形成する。この際、パッドＰＤ４０１の一部のみの上部を開口するように、フォトレジスト膜ＲＰ４０２に開口部ＲＰ４０２ａが形成されている。すなわち、パッドＰＤ４０１が、フォトレジスト膜ＲＰ４０２の開口部ＲＰ４０２ａを平面的に内包している。
【０１０８】
次に、ＵＢＭ膜１１２を電極とした電解（電界）めっき法を使用することにより、フォトレジスト膜ＲＰ４０２の開口部ＲＰ４０２ａ内を埋め込むように金めっき膜１１３を形成する。
【０１０９】
次に、図３１に示されるように、フォトレジスト膜ＲＰ４０２を除去する。これにより、フォトレジスト膜ＲＰ４０２の下に位置していたＵＢＭ膜１１２が露出する。
【０１１０】
その後、金めっき膜１１３をエッチングマスクとして、露出したＵＢＭ膜１１２（すなわち金めっき膜１１３で覆われていないＵＢＭ膜１１２）をエッチングにより除去することで、ＵＢＭ膜１１２およびその上の金めっき膜１１３よりなるバンプ電極ＢＰ４０１が、パッドＰＤ４０１上に形成されて、図２８の構造が得られる。
【０１１１】
図２８に示される第４の比較例の半導体チップＣＰ４０１では、パッドＰＤ４０１の平坦な上面ＰＤ４０１ａ上にバンプ電極が形成されているので、バンプ電極ＢＰ４０１の上面を平坦にすることができる。更に、パッシベーション膜１１１は、パッドＰＤ４０１に平面的に重ならないように形成されており、パッドＰＤ４０１の上面ＰＤ４０１ａはパッシベーション膜１１１で覆われていない。このため、パッシベーション膜１１１の上記クラック１５３,１５５を抑制または防止することができる。
【０１１２】
しかしながら、図２８に示される第４の比較例の半導体チップＣＰ４０１では、次のような課題があることが、本発明者の検討により分かった。
【０１１３】
上述のように、図３１の構造が得られた後、金めっき膜１１３をエッチングマスクとしてＵＢＭ膜１１２をエッチングする。この際、ＵＢＭ膜１１２のエッチング不足でパッシベーション膜１１１上にＵＢＭ膜１１２が残存すると、バンプ電極ＢＰ４０１間のショートを招く可能性があるため、ＵＢＭ膜１１２はオーバーエッチング気味にエッチングする必要がある。このため、金めっき膜１１３で覆われていない領域のＵＢＭ膜１１２がエッチングにより除去されると、下地のパッドＰＤ４０１の上面（すなわちアルミニウム膜１１０の上面）が露出され、これもエッチングされてしまう可能性がある。バンプ電極ＢＰ４０１で覆われていない領域のパッドＰＤ４０１の上面（すなわちアルミニウム膜１１０の上面）がエッチングされると、断線不良、バンプはがれや耐湿性が低下するなど、半導体チップ（半導体装置）の信頼性が低下する可能性がある。半導体チップの信頼性向上のためには、ＵＢＭ膜１１２のエッチング時に、パッド電極を構成するアルミニウム膜がエッチングされない構造とすることが必要である。
【０１１４】
図３２は、本実施の形態の半導体チップＣＰ１をボンディングする場合の説明図であり、上記第１の比較例の図２２に対応するものである。なお、図３２には、上記保護膜１４の形成を省略した場合が図示されているが、保護膜１４を形成した場合も同様に考えることができる。また、図面の簡略化のために、図３２では、絶縁膜６よりも下の構造とプラグ８の図示を省略している。
【０１１５】
図３２に示されるように、半導体チップＣＰ１のバンプ電極ＢＰ１をチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子）ＬＤ１に接続するが、この際、バンプ電極ＢＰ１に荷重（圧力）が印加される。すなわち、図３２で矢印５１で示される方向の荷重（圧力）が、リードＬＤ１を介してバンプ電極ＢＰ１に印加される。バンプ電極ＢＰ１に荷重（圧力）が印加されると、バンプ電極ＢＰ１の下に位置するパッドＰＤ１には、横方向に変形しようとする応力が発生する。すなわち、パッドＰＤ１において、図３２で矢印５２で示される方向に変形しようとする応力が発生する。
【０１１６】
上述したように、上記第１、第２および第３の比較例の半導体チップＣＰ１０１，２０１，３０１では、パッド１０１を覆うようにパッシベーション膜１１１が形成されているため、バンプ電極に荷重が印加されることでパッドＰＤ１に横方向の応力が発生すると、パッドＰＤ１０１の上面端部（角部）１５４を基点としてパッシベーション膜１１１にクラック１５３が発生しやすい。また、パッドＰＤ１０１上にパッシベーション膜１１１が乗り上げた構造であるため、バンプ電極に荷重が印加されると、バンプ電極とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１にクラック１５５が発生する可能性がある。
【０１１７】
それに対して、本実施の半導体チップ（半導体装置）ＣＰ１では、絶縁膜１１は、絶縁膜６上に、パッドＰＤ１に平面的に重ならないように形成されている。すなわち、パッドＰＤ１の側面が絶縁膜１１で覆われているが、パッドＰＤ１の上面ＰＤ１ａは、絶縁膜１１で覆われていない。換言すれば、絶縁膜１１は、角部（パッドＰＤ１の上面端部５４）を越えてパッドＰＤ１の上面ＰＤ１ａ上に延在してはいない。このため、バンプＢＰ１に荷重（圧力）が印加されることで、たとえパッドＰＤ１において、図３２で矢印５２で示される方向に変形しようとする応力が発生したとしても、パッドＰＤ１の応力を絶縁膜１１の側面で受けることができ、パッドＰＤ１の上面端部（角部）５４は、絶縁膜１１のクラックの基点にはなりにくいため、絶縁膜１１にクラック（上記クラック１５３に相当するもの）が発生するのを抑制または防止することができる。また、本実施の形態では、パッドＰＤ１の上面ＰＤ１ａ上に絶縁膜１１が存在せず、パッドＰＤ１とバンプ電極ＢＰ１との間に絶縁膜１１は挟まれていないため、バンプＢＰ１に荷重（圧力）が印加されても、絶縁膜１１に上記クラック１５５に相当するものが発生するのを防止することができる。
【０１１８】
従って、絶縁膜１１のクラックによって引き起こされ得るパッドＰＤ１の剥離を防止でき、バンプ電極の接続強度を高めて、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。絶縁膜１１にクラックが発生するのを抑制または防止できるため、半導体チップＣＰ１の耐湿性を向上させ、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。
【０１１９】
また、本実施の形態の半導体チップＣＰ１では、バンプ電極ＢＰ１は、パッドＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとで形成される平坦な面ＦＳ１上に形成されている。そして、バンプ電極ＢＰ１の下面が、パッドＰＤ１の上面ＰＤ１ａ全面と絶縁膜１１の上面１１ａの一部とに接するようにしている。バンプ電極ＢＰ１は平坦な面ＦＳ１上に形成されているため、バンプ電極ＢＰ１の下面（ＵＢＭ膜１２の下面）は平坦であり、それによって、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦とすることができる。本実施の形態では、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦面とすることで、半導体チップＣＰ１のバンプ電極ＢＰ１とチップ搭載用基板のリード（上記リードＬＤ１に対応するもの）との接続を安定させることができる。これにより、半導体チップＣＰ１のバンプ電極ＢＰ１の接続信頼性を向上させることができる。
【０１２０】
また、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦面としたことで、大きな荷重を印加しなくとも、半導体チップＣＰ１のバンプ電極ＢＰ１とチップ搭載用基板のリード（上記リードＬＤ１に対応するもの）とを接続することができるようになる。接続時にバンプ電極ＢＰ１に印加される荷重を抑制できるため、絶縁膜１１にクラックが発生するのを、更に抑制することができる。
【０１２１】
更に、本実施の形態では、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は、パッドＰＤ１の上面ＰＤ１ａ全面（すなわちアルミニウム膜１０の上面全面）と絶縁膜１１の上面１１ａの一部とに接している。これは、バンプ電極ＢＰ１の下面ＢＰ１ｂが、パッドＰＤ１の上面ＰＤ１ａを平面的に内包しているためである。パッドＰＤ１の上面ＰＤ１の全面上にバンプ電極ＢＰ１が存在するため、上記図１７から上記図１８にかけて行うＵＢＭ膜１２のエッチング工程で、パッドＰＤ１の上面（すなわちアルミニウム膜１０の上面）がエッチングされるのを防止することができる。これにより、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。
【０１２２】
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた半導体装置（半導体パッケージ）ＰＫＧ１およびその製造方法（製造工程）について、図面を参照して説明する。
【０１２３】
図３３は、本実施の形態の半導体装置ＰＫＧ１の断面図（側面断面図）である。図３４は、半導体装置ＰＫＧ１で使用されているテープキャリア６１の平面図（上面図）である。なお、図３３の断面位置は、図３４のＢ−Ｂ線の断面に相当するものである。
【０１２４】
本実施の形態は、配線パターンが形成された絶縁フィルムからなるテープキャリア（フィルムキャリア、テープ基板、フィルム基板）に半導体チップＣＰ１を実装（搭載）したＴＣＰ（Tape Carrier Package）形態の半導体装置に本発明を適用したものである。ＴＣＰは、例えば液晶表示装置のＬＣＤ（Liquid Crystal Display）パネルなどに実装されて使用される。
【０１２５】
図３３に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧ１は、ＴＣＰまたはＴＣＰ形態の半導体装置であり、半導体チップＣＰ１をテープキャリア（フィルムキャリア、テープ基板、フィルム基板、フレキシブル配線基板、配線基板）６１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、テープキャリア６１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。
【０１２６】
テープキャリア６１は、例えばポリイミドなどからなる絶縁性のベースフィルム（絶縁フィルム、絶縁性の基材層）６２と、ベースフィルム６２の表面上に、接着材層（図示せず）を介して形成（接着）された複数の配線（配線パターン、導体パターン）６３とを有している。この複数の配線６３は、ベースフィルム６２（絶縁性の基材層）に接着材層を介して接着された導体層（のパターン）からなる。
【０１２７】
ベースフィルム６２は、可撓性で軟らかく、折り曲げが可能である。ベースフィルム６２の両サイドには、テープキャリア６１を送るために使用されるスプロケットホール（図示せず）を形成することもできる。配線６３の保護や絶縁のために、テープキャリア６１の表面上に、配線６３を覆うようにソルダレジスト層（図示せず）を形成することもできる。また、ベースフィルム６２には、半導体チップＣＰ１を搭載するための領域にデバイスホール（開口部）６４が形成されている。各配線６３の一方の端部であるインナリード部（導体部）６３ａは、デバイスホール６４で空中に飛び出した状態で露出され、そこに半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続されている。
【０１２８】
半導体チップＣＰ１には複数のバンプ電極ＢＰ１が設けられ、デバイスホール６４には複数のインナリード部６３ａが配置されており、各バンプ電極ＢＰ１が、それに対応するインナリード部６３ａにそれぞれ接続されている。
【０１２９】
ここで、テープキャリア６１に形成された配線６３（導体パターン）のうち、半導体チップＣＰ１のバンプ電極ＢＰ１に接続する部分を、インナリード部６３ａと呼ぶ。インナリード部６３ａは、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続するための導体部とみなすことができる。
【０１３０】
配線６３のインナリード部６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との接続部などが封止樹脂部６５で覆われて保護されている。配線６３の入力側のアウタリード部（外部接続用端子、インナリード部６３ａとは逆側の端部）６６ａおよび出力側のアウタリード部（外部接続用端子、インナリード部６３ａとは逆側の端部）６６ｂは、ベースフィルム６２に裏打ちされた状態で（ソルダレジスト層から）露出され、外部回路（例えばＬＣＤパネル）などに接続するために使用される。
【０１３１】
このように、本実施の形態の半導体装置ＰＫＧ１は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）とを備え、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）の導体部（ここではインナリード部６３ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置である。
【０１３２】
次に、本実施の形態の半導体装置ＰＫＧ１の製造工程について説明する。
【０１３３】
図３５、図３８および図３９は、本実施の形態の半導体装置ＰＫＧ１の製造工程を示す断面図（要部断面図）である。図３６および図３７は、半導体チップＣＰ１の切断工程を示す断面図（要部断面図）である。なお、図３５、図３８および図３９の断面図には、上記図３３にほぼ対応する位置の断面が示されている。
【０１３４】
半導体装置ＰＫＧ１を製造するには、まず、図３５に示されるように、テープキャリア（フィルムキャリア、フレキシブル配線基板）６１を準備する。テープキャリア６１は、例えば次にようにして製造することができる。
【０１３５】
まず、種々の孔（デバイスホール６４を含む）が打ち抜きなどにより必要に応じて形成されたベースフィルム６２の一方の主面上に、接着材層を形成（塗布）し、この接着材層を介してベースフィルム６２に銅箔などの導電体層を貼り付けてから、この導電体層をエッチングなどによりパターニングする。パターニングされた導電体層により、テープキャリア６１の配線６３（インナリード部６３ａおよびアウタリード部６６ａ，６６ｂを含む）が形成される。その後、必要に応じて配線６３の表面にめっき層を形成してから、ベースフィルム６２の表面に配線６３を部分的に覆い、インナリード部６３ａおよびアウタリード部６６ａ，６６ｂが露出するようにソルダレジスト層（図示せず）を形成する。このようにして、テープキャリア６１を形成することができる。
【０１３６】
また、半導体チップＣＰ１を準備する。半導体チップＣＰ１を準備するには、上記実施の形態１で図３〜図１８を参照して説明したようにしてバンプ電極ＢＰ１形成工程まで行った後、必要に応じて半導体基板ＳＷ１の裏面研削を行ってから、図３６に示されるように、半導体基板ＳＷ１の裏面（バンプＢＰ１形成側の主面とは反対側の主面）をダイシングテープ６８に貼り付ける。それから、図３７に示されるように、半導体基板ＳＷ１を切断（ダイシング）して、各半導体チップＣＰ１に分離する。各半導体チップＣＰ１をダイシングテープ６８からピックアップして、後述するテープキャリア６１への半導体チップＣＰ１の搭載工程を行うことができる。半導体チップＣＰ１の準備工程は、テープキャリア６１の準備工程よりも後に行っても、前に行っても、あるいは同時に行ってもよい。
【０１３７】
半導体チップＣＰ１を搭載するための基板であるテープキャリア６１と、バンプ電極ＢＰ１を有する半導体チップＣＰ１とを準備した後、図３８に示されるように、テープキャリア６１の所定の位置（デバイスホール６４のインナリード部６３ａ）に半導体チップＣＰ１を搭載（ダイボンディング、インナリードボンディング）する。テープキャリア６１に半導体チップＣＰ１をボンディングする際には、配線６３のインナリード部６３ａに、半導体チップＣＰ１のバンプ電極ＢＰ１が、熱圧着または超音波ボンディングにより接合され、電気的に接続される。
【０１３８】
インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を熱圧着する場合には、熱および荷重を加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａに接続する。また、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を超音波ボンディングする場合には、熱および荷重と更に超音波振動（超音波）も加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａに接続する。
【０１３９】
このようにして、半導体チップＣＰ１をテープキャリア６１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａ（導体部）に電気的に接続することができる。
【０１４０】
次に、図３９に示されるように、封止樹脂部６５を形成する。封止樹脂部６５は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部６５は、ポッティング法あるいは金型を用いた成型法などを用いて形成することができる。テープキャリア６１のインナリード６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１の接続部などが封止樹脂部６５で覆われて保護される。封止樹脂部６５により、テープキャリア６１と半導体チップＣＰ１の接続が強固になり、インナリード部６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との電気的接続の信頼性が向上する。その後、必要に応じてマーキングや検査工程などが行われた後、テープキャリア６１を所定の位置で切断して、各個片の半導体装置ＰＫＧ１（ＴＣＰ形態の半導体装置）に分割（分離）する。このようにして、上記図３３の半導体装置ＰＫＧ１が製造される。
【０１４１】
本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続するが、この際、上記図３２を参照して説明したように、バンプ電極ＢＰ１に荷重が印加される。なお、本実施の形態では、テープキャリア６１のインナリード６３ａが、上記図３２のリードＬＤ１に対応する。このバンプ電極への荷重の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。
【０１４２】
しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ１の信頼性を向上させることができる。
【０１４３】
また、半導体チップＣＰ１においては、バンプ電極ＢＰ１の上面（すなわちインナリード６３ａとの接続面）を平坦にしているので、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続した際に、半導体チップＣＰ１のバンプ電極ＢＰ１とテープキャリア６１のインナリード６３ａとの接続を安定させることができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１とテープキャリア６１のインナリード６３ａとの接続信頼性を向上させることができ、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ１の信頼性を向上させることができる。
【０１４４】
また、インナリード部６３ａに半導体チップのバンプ電極を接続する際に、熱および荷重を印加する場合（熱圧着の場合）に比べて、更に超音波振動も印加する場合（超音波ボンディング）の方が、パッシベーション膜の上記クラック１５３，１５５が超音波振動によって促進され、発生しやすくなる。本実施の形態では、上記実施の形態１で説明したような構造の半導体チップＣＰ１を用いることで、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、熱および荷重だけでなく、更に超音波振動が印加された場合であっても、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態は、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、超音波振動（超音波）も印加する場合に適用すれば、その効果は極めて大きい。
【０１４５】
（実施の形態３）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた他の形態の半導体装置（半導体パッケージ）ＰＫＧ２およびその製造方法（製造工程）について、図面を参照して説明する。
【０１４６】
図４０は、本実施の形態の半導体装置ＰＫＧ２の断面図（側面断面図）である。
【０１４７】
本実施の形態は、配線パターンが形成された絶縁フィルムからなるテープ基板（テープキャリア、フィルムキャリア、フィルム基板）に半導体チップＣＰ１を実装（搭載）したＣＯＦ（Chip On Film）形態の半導体装置に本発明を適用したものである。
【０１４８】
図４０に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧ２は、ＣＯＦ形態の半導体装置であり、半導体チップＣＰ１をテープ基板（テープキャリア、フィルムキャリア、フィルム基板、フレキシブル配線基板、配線基板）７１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、テープ基板７１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。
【０１４９】
テープ基板７１は、例えばポリイミドなどからなる絶縁性のベースフィルム（絶縁フィルム、絶縁性の基材層）７２と、ベースフィルム７２の表面上に、接着材層（図示せず）を介して形成（接着）された複数の配線（配線パターン、導体パターン）７３とを有している。この複数の配線７３は、ベースフィルム７２（絶縁性の基材層）に接着材層を介して接着された導体層（のパターン）からなる。
【０１５０】
ベースフィルム７２は、可撓性で軟らかく、折り曲げが可能である。ベースフィルム７２の両サイドには、テープ基板７１を送るために使用されるスプロケットホール（図示せず）を形成することもできる。配線７３の保護や絶縁のために、テープ基板７１の表面上に、配線７３を覆うようにソルダレジスト層（図示せず）を形成することもできる。インナリード部（導体部）７３ａは、このソルダレジスト層から露出されている。
【０１５１】
ここで、テープ基板７１に形成された配線７３（導体パターン）のうち、半導体チップＣＰ１のバンプ電極ＢＰ１に接続する部分を、インナリード部７３ａと呼ぶ。インナリード部７３ａは、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続するための導体部とみなすことができる。
【０１５２】
上記実施の形態２では、ベースフィルム６２の半導体チップＣＰ１を搭載するための領域に上記デバイスホール６４を形成し、デバイスホール６４に飛び出した状態のインナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続していた。それに対して、本実施の形態では、ベースフィルム７２の半導体チップＣＰ１を搭載するための領域にデバイスホール（上記デバイスホール６４に相当するもの）を形成せずに、インナリード部７３ａがベースフィルム７２により裏打ちされた状態（インナリード部７３ａが接着材層を介してベースフィルム７２上に形成された状態）とし、このインナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続している。
【０１５３】
半導体チップＣＰ１には複数のバンプ電極ＢＰ１が設けられ、テープ基板７１には複数のインナリード部７３ａが配置されており、各バンプ電極ＢＰ１が、それに対応するインナリード部７３ａにそれぞれ接続されている。
【０１５４】
半導体チップＣＰ１の表面（バンプＢＰ１形成側の主面）とテープ基板７１の上面（半導体チップＣＰ１搭載側の主面）との間にはアンダーフィル樹脂（封止樹脂部）７５が充填されている。アンダーフィル樹脂７５によって、テープ基板７１のインナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との接続部が覆われて保護される。
【０１５５】
また、上記アウタリード部６６ａ，６６ｂと同様のアウタリード部が、テープ基板７１の配線７３によって形成されている。
【０１５６】
このように、本実施の形態の半導体装置ＰＫＧ２は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）とを備え、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）の導体部（ここではインナリード部７３ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置である。
【０１５７】
次に、本実施の形態の半導体装置ＰＫＧ２の製造工程について説明する。
【０１５８】
半導体装置ＰＫＧ２を製造するには、まず、図４１に示されるように、テープ基板７１を準備する。テープ基板７１は、デバイスホール６４を形成しないこと以外は、上記テープキャリア６１とほぼ同様にして製造することができる。
【０１５９】
また、上記実施の形態２と同様にして半導体チップＣＰ１を準備する。半導体チップＣＰ１の準備工程は、テープ基板７１の準備工程よりも後に行っても、前に行っても、あるいは同時に行ってもよい。
【０１６０】
半導体チップＣＰ１を搭載するための基板であるテープ基板７１と、バンプ電極ＢＰ１を有する半導体チップＣＰ１とを準備した後、図４２に示されるように、テープ基板７１の所定の位置（インナリード部７３ａ）に半導体チップＣＰ１を搭載（ダイボンディング、インナリードボンディング）する。テープ基板７１に半導体チップＣＰ１をボンディングする際には、インナリード部７３ａに、半導体チップＣＰ１のバンプ電極ＢＰ１が、熱圧着または超音波ボンディングにより接合され、電気的に接続される。
【０１６１】
インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を熱圧着する場合には、熱および荷重を加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する。また、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を超音波ボンディングする場合には、熱および荷重と更に超音波振動（超音波）も加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する。
【０１６２】
このようにして、半導体チップＣＰ１をテープ基板７１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａ（導体部）に電気的に接続することができる。
【０１６３】
次に、図４３に示されるように、アンダーフィル樹脂７５を形成する。アンダーフィル樹脂７５は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。アンダーフィル樹脂７５は、半導体チップＣＰ１の表面（バンプＢＰ１形成側の主面）とテープ基板７１の上面（半導体チップＣＰ１搭載側の主面）との間に樹脂材料を充填し、これを硬化することで形成することができる。テープ基板７１のインナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１の接続部がアンダーフィル樹脂７５で覆われて保護される。アンダーフィル樹脂７５により、テープ基板７１と半導体チップＣＰ１の接続が強固になり、インナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との電気的接続の信頼性が向上する。その後、必要に応じてマーキングや検査工程などが行われた後、テープ基板７１を所定の位置で切断して、各個片の半導体装置ＰＫＧ２に分割（分離）する。このようにして、上記図４０の半導体装置ＰＫＧ２が製造される。
【０１６４】
本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続するが、この際、上記図３２を参照して説明したように、バンプ電極ＢＰ１に荷重が印加される。なお、本実施の形態では、テープ基板７１のインナリード部７３ａが、上記図３２のリードＬＤ１に対応する。このバンプ電極への荷重の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。
【０１６５】
しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ２の信頼性を向上させることができる。
【０１６６】
また、半導体チップＣＰ１においては、バンプ電極ＢＰ１の上面（すなわちインナリード部７３ａとの接続面）を平坦にしているので、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続した際に、半導体チップＣＰ１のバンプ電極ＢＰ１とテープ基板７１のインナリード部７３ａとの接続を安定させることができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１とテープ基板７１のインナリード部７３ａとの接続信頼性を向上させることができ、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ２の信頼性を向上させることができる。
【０１６７】
また、上記実施の形態２では、デバイスホール６４に飛び出した状態のインナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続するため、直接インナリード部６３ａにボンディングツールを押し当てることができる。それに対して、本実施の形態では、インナリード部７３ａがベースフィルム７２により裏打ちされた状態（インナリード部７３ａがベースフィルム７２上に形成された状態）であるため、直接インナリード部６３ａにボンディングツールを押し当てることができない（ベースフィルム７２が介在してしまう）。このため、上記実施の形態２に比べて、本実施の形態の方が、インナリードボンディング時に加える荷重を大きくする必要があるため、半導体チップＣＰ１のバンプ電極ＢＰ１に印加される荷重も大きくなる。バンプ電極に印加される荷重が大きいほど、上記クラック１５３，１５５は発生しやすくなる。本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態のように、ベースフィルム７２により裏打ちされたインナリード部７３ａに半導体チップのバンプ電極を接続する場合に、上記実施の形態１のような半導体チップＣＰ１を適用すれば、その効果は極めて大きい。
【０１６８】
また、インナリード部７３ａに半導体チップのバンプ電極を接続する際に、熱および荷重を印加する場合（熱圧着の場合）に比べて、更に超音波振動も印加する場合（超音波ボンディング）の方が、パッシベーション膜の上記クラック１５３，１５５が超音波振動によって促進され、発生しやすくなる。本実施の形態では、上記実施の形態１で説明したような構造の半導体チップＣＰ１を用いることで、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、熱および荷重だけでなく、更に超音波振動が印加された場合であっても、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態は、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、超音波振動（超音波）も印加する場合に適用すれば、その効果は極めて大きい。
【０１６９】
（実施の形態４）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた更に他の形態の半導体装置（電子装置、半導体パッケージ）ＰＫＧ３およびその製造方法（製造工程）について、図面を参照して説明する。
【０１７０】
図４４は、本実施の形態の半導体装置ＰＫＧ３の断面図（側面断面図）である。
【０１７１】
本実施の形態は、ガラス基板に半導体チップＣＰ１を実装（搭載）したＣＯＧ（Chip On Glass）形態の半導体装置に本発明を適用したものである。
【０１７２】
図４４に示される本実施の形態の半導体装置ＰＫＧ３は、ＣＯＧ形態の半導体装置であり、半導体チップＣＰ１をガラス基板８１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、ガラス基板８１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。
【０１７３】
図４４に示されるように、ガラス基板８１にはガラス基板８２が搭載されており、これによりＬＣＤの表示部が形成されている。そして、ＬＣＤの表示部の近傍のガラス基板８１上には、半導体チップＣＰ１が搭載（実装）されている。本実施の形態では、半導体チップＣＰ１は、ＬＣＤドライバとして機能する半導体チップである。半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１上に形成された端子（電極、導体部）８１ａ（ＩＴＯ電極）とは異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）８３ａを介して接続されている。
【０１７４】
端子８１ａは、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続（電気的に接続）するための導体部とみなすことができる。また、フレキシブル配線基板（フレキシブルプリント基板）８４が、ガラス基板８１上に形成された端子（電極）８１ｂ（ＩＴＯ電極）に、異方性導電フィルム８３ｂを介して接続されている。
【０１７５】
ガラス基板８１上に搭載された半導体チップＣＨ１の複数のバンプ電極ＢＰ１のうち、出力用のバンプ電極は、異方性導電フィルム８３ａ、端子８１ａおよび端子８１ａに接続された導体パターンを介して、ＬＣＤの表示部に電気的に接続されている。また、ガラス基板８１上に搭載された半導体チップＣＨ１の複数のバンプ電極ＢＰ１のうち、入力用のバンプ電極は、異方性導電フィルム８３ａ，８３ｂ、端子８１ａ，８１ｂおよび端子８１ａ，８１ｂ間を接続する導体パターンを介して、フレキシブル配線基板８４に電気的に接続されている。
【０１７６】
このように、本実施の形態の半導体装置ＰＫＧ３は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）とを備え、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）の導体部（ここでは端子８１ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置または電子装置である。
【０１７７】
次に、本実施の形態の半導体装置（電子装置）ＰＫＧ３の製造工程について説明する。
【０１７８】
半導体装置ＰＫＧ３を製造するには、図４５に示されるように、半導体チップＣＰ１を搭載するための基板であるガラス基板８１を準備する。このガラス基板８１にはガラス基板８２が搭載されており、これによりＬＣＤの表示部が形成される。
【０１７９】
次に、図４６に示されるように、ガラス基板８１上に異方性導電フィルム８３ａを貼り付ける。異方性導電フィルム８３ａは、ガラス基板８１の上面において、半導体チップＣＰ１搭載予定領域に配置される。このため、異方性導電フィルム８３ａは、端子８１ａを覆うように、ガラス基板８１上に配置される。
【０１８０】
次に、半導体チップＣＰ１とガラス基板８１に形成されている端子８１ａとの位置合わせをして、半導体チップＣＰ１を異方性導電フィルム８３ａ上に搭載（仮圧着）する。これにより、半導体チップＣＰ１は、異方性導電フィルム８３ａを介してガラス基板８１上に配置される。
【０１８１】
次に、図４７に示されるように、半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１の端子８１ａとを異方性導電フィルム８３ａを介して接続する。具体的には、次のようにしてバンプ電極ＢＰ１と端子８１ａとが接続される。
【０１８２】
異方性導電フィルム８３ａは、熱硬化性樹脂に導電性を持つ微細な金属粒子（導電性粒子）を混ぜ合わせ、膜状に成型したフィルムである。この金属粒子（導電性粒子）は、例えば、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この状態で、半導体チップＣＰ１をガラス基板８１に実装する際、異方性導電フィルム８３ａは、ガラス基板８１の端子８１ａと半導体チップＣＰ１のバンプ電極ＢＰ１の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＰ１を加圧する（半導体チップＣＰ１をガラス基板８１側に押し付ける）と、異方性導電フィルム８３ａにおいて、バンプ電極ＢＰ１にあたる部位にだけ圧力（荷重）がかかる。この圧力により、異方性導電フィルム８３ａ内に分散している金属粒子（導電性粒子）が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、バンプ電極ＢＰ１と端子８１ａとの間において、金属粒子（導電性粒子）によって異方性導電フィルム８３ａに導電経路が形成される。圧力がかからなかった異方性導電フィルム８３ａの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極ＢＰ１間の絶縁性は保持される。このため、バンプ電極ＢＰ１間の間隔が狭くても、短絡を起こさずに、半導体チップＣＰ１をガラス基板８１に実装することができる。
【０１８３】
このようにして、半導体チップＣＰ１をガラス基板８１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａ（導体部）に電気的に接続することができる。
【０１８４】
次に、上記図４４に示されるように、ガラス基板８１とフレキシブル配線基板８４を異方性導電フィルム８３ｂによって接続する。
【０１８５】
図４８は、ＬＣＤ（液晶表示装置９１）の全体構成を示した説明図である。図４８に示されるように、ガラス基板上にＬＣＤの表示部９２が形成されており、この表示部９２に画像が表示される。表示部９２の近傍のガラス基板上にはＬＣＤドライバとしての半導体チップＣＰ１が搭載されている。半導体チップＣＰ１の近傍にはフレキシブル配線基板８４が搭載されており、フレキシブル配線基板８４とＬＣＤの表示部９２の間にドライバである半導体チップＣＰ１が搭載されている。このようにして、半導体チップＣＰ１をガラス基板上に搭載することができる。以上のようにして、液晶表示装置９１にＬＣＤドライバとしての半導体チップＣＰ１を実装することができる。
【０１８６】
本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａに異方性導電フィルム８３ａを介して接続するが、この際、バンプ電極ＢＰ１に荷重（圧力）が印加される。このバンプ電極への荷重（圧力）の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。
【０１８７】
しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａに異方性導電フィルム８３ａを介して接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ３の信頼性を向上させることができる。
【０１８８】
また、上記第１〜第３の比較例の半導体チップＣＰ１０１，ＣＰ２０１，ＣＰ３０１のようにバンプ電極ＢＰ１０１の上面に段差（窪み）があると、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）により形成される導電経路が安定しづらい。それに対して、本実施の形態で使用した半導体チップＣＰ１は、バンプ電極ＢＰ１の上面（すなわち異方性導電フィルム８３ａを介して端子８１ａに対向する面）が平坦である。このため、バンプ電極ＢＰ１の上面からなる平坦面と端子８１ａの上面からなる平坦面との間に、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）によって導電経路が形成されることになる。平坦面の間に、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）によって導電経路が形成されるので、バンプ電極ＢＰ１と端子８１ａとの間の導電経路が安定し、半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１の端子８１ａとの間の接続信頼性（異方性導電フィルム８３ａを介した接続信頼性）を向上させることができる。従って、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ３の信頼性を向上させることができる。
【０１８９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９０】
本発明は、バンプ電極を有する半導体装置およびその製造方法や、バンプ電極を有する半導体チップを基板に搭載した半導体装置およびその製造方法に適用して有効である。
【図面の簡単な説明】
【０１９１】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の要部平面図である。
【図３】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】第１の比較例の半導体チップの要部断面図である。
【図２０】第１の比較例の半導体チップの製造工程中の要部断面図である。
【図２１】図２０に続く第１の比較例の半導体チップの製造工程中の要部断面図である。
【図２２】第１の比較例の半導体チップにおける課題を説明するための説明図である。
【図２３】第２の比較例の半導体チップの要部断面図である。
【図２４】第３の比較例の半導体チップの要部断面図である。
【図２５】第３の比較例の半導体チップの製造工程中の要部断面図である。
【図２６】図２５に続く第３の比較例の半導体チップの製造工程中の要部断面図である。
【図２７】図２６に続く第３の比較例の半導体チップの製造工程中の要部断面図である。
【図２８】第４の比較例の半導体チップの要部断面図である。
【図２９】第４の比較例の半導体チップの製造工程中の要部断面図である。
【図３０】図２９に続く第４の比較例の半導体チップの製造工程中の要部断面図である。
【図３１】図３０に続く第４の比較例の半導体チップの製造工程中の要部断面図である。
【図３２】本発明の一実施の形態の半導体装置をボンディングする場合の説明図である。
【図３３】本発明の他の実施の形態である半導体装置の断面図である。
【図３４】図３３の半導体装置で使用されているテープキャリアの平面図である。
【図３５】図３３の半導体装置の製造工程中の断面図である。
【図３６】半導体チップの切断工程を示す断面図である。
【図３７】図３６に続く半導体チップの切断工程を示す断面図である。
【図３８】図３５に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【図４０】本発明の他の実施の形態である半導体装置の断面図である。
【図４１】図４０の半導体装置の製造工程中の断面図である。
【図４２】図４１に続く半導体装置の製造工程中の断面図である。
【図４３】図４２に続く半導体装置の製造工程中の断面図である。
【図４４】本発明の他の実施の形態である半導体装置の断面図である。
【図４５】図４４の半導体装置の製造工程中の断面図である。
【図４６】図４５に続く半導体装置の製造工程中の断面図である。
【図４７】図４６に続く半導体装置の製造工程中の断面図である。
【図４８】ＬＣＤ（液晶表示装置）の全体構成を示した説明図である。
【符号の説明】
【０１９２】
２，３ 絶縁膜
４ａ 配線溝
４ｂ スルーホール
５ａ 導電性バリア膜
５ｂ 主導体膜
６ 絶縁膜
７ スルーホール
８ プラグ
８ａ 導電性バリア膜
８ｂ 主導体膜
９，９ａ 窒化チタン膜
１０ アルミニウム膜
１１ 絶縁膜（パッシベーション膜）
１１ａ 上面
１２ ＵＢＭ膜
１３ 導電体膜
１３ａ 上面
１４ 保護膜
１４ａ 上面
１４ｂ 開口部
２１ 素子分離領域
２２ ｐ型ウエル
２３ ｎ型ウエル
２４ ゲート絶縁膜
２５ａ，２５ｂ ゲート電極
２６ ｎ−型半導体領域
２７ ｐ−型半導体領域
２８ サイドウォール
２９ ｎ＋型半導体領域
３０ ｐ＋型半導体領域
３１ 金属シリサイド層
３２ 絶縁膜
３３ コンタクトホール
３４ プラグ
３５ 絶縁膜
３６ 配線溝
３８，３９ 絶縁膜
４０ａ 配線溝
４０ｂ スルーホール
４１，４２ 絶縁膜
４４，４５ 絶縁膜
５１ 矢印
５２ 矢印
５４ 上面端部（角部）
６１ テープキャリア
６２ ベースフィルム
６３ 配線
６３ａ インナリード部
６４ デバイスホール
６５ 封止樹脂部
６６ａ，６６ｂ アウタリード部
６８ ダイシングテープ
７１ テープ基板
７２ ベースフィルム
７３ 配線
７３ａ インナリード部
７５ アンダーフィル樹脂
８１ ガラス基板
８１ａ，８１ｂ 端子
８２ ガラス基板
８３ａ，８３ｂ 異方性導電フィルム
８４ フレキシブル配線基板
９１ 液晶表示装置
９２ 表示部
１０６ 絶縁膜
１０９，１０９ａ 窒化チタン膜
１１０ アルミニウム膜
１１１ 絶縁膜（パッシベーション膜）
１１１ａ 上面
１１１ｂ 開口部
１１２ ＵＢＭ膜
１１３ 金めっき膜
１５１ 矢印
１５２ 矢印
１５３ クラック
１５４ 上面端部（角部）
１５５ クラック
ＢＰ１、ＢＰ１０１，ＢＰ２０１，ＢＰ３０１，ＢＰ４０１ バンプ電極
ＢＰ１ａ 上面
ＢＰ１ｂ 下面
ＣＰ１，ＣＰ１０１，ＣＰ２０１，ＣＰ３０１，ＣＰ４０１ 半導体チップ
ＦＳ１ 平坦な面
Ｈ１ 高さ
ＬＤ１，ＬＤ１０１ リード
ＬＰ１ 積層パターン
Ｍ１，Ｍ２，Ｍ３，Ｍ４，ＭＨ 配線
ＰＤ１，ＰＤ１０１，ＰＤ４０１ パッド
ＰＤ１ａ，ＰＤ４０１ａ 上面
ＰＤ１ｂ 側面
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３ 半導体装置
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ＲＰ１ フォトレジストパターン
ＲＰ２，ＲＰ４０２ フォトレジスト膜
ＲＰ２ａ，ＲＰ４０２ａ 開口部
Ｓ１ 段差
ＳＷ１ 半導体基板
Ｔ１，Ｔ２ 膜厚
Ｔ３，Ｔ４，Ｔ５ 厚み
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、バンプ電極を有する半導体装置およびその製造方法や、バンプ電極を有する半導体チップを基板に搭載した半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体チップの電極と半導体チップを搭載する基板の端子との間を電気的に接続するには、ボンディングワイヤを介して半導体チップの電極と基板の端子とを接続する手法と、半導体チップにバンプ電極を形成し、このバンプ電極を基板の端子に接続する手法がある。
【０００３】
特開２００６−３２４６０２号公報（特許文献１）には、半導体チップの電極とテープキャリアの配線とを、インナリードボンディングによって金バンプを介して電気的に接続する技術が記載されている。
【０００４】
特開２００７−１０３８４８号公報（特許文献２）には、絶縁膜上にパッドを形成し、パッド上を含む絶縁膜上に表面保護膜を形成し、表面保護膜に開口部を形成し、開口部を含む表面保護膜上にバンプ電極を形成する技術が記載されている。
【０００５】
特開２００５−１５８８３３号公報（特許文献３）には、電極パッドを有する半導体基板と、突起電極を有する配線基板とを具備し、半導体基板の電極パッドに配線基板の突起電極を接合して実装した半導体実装装置において、半導体基板に、電極パッドの接続面全面が露出する開放領域を有するパッシベーション膜を形成した技術が記載されている。
【特許文献１】特開２００６−３２４６０２号公報
【特許文献２】特開２００７−１０３８４８号公報
【特許文献３】特開２００５−１５８８３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
バンプ電極は、次のようにして形成することができる。すなわち、半導体基板の上部に形成された絶縁膜上にパッドを形成し、この絶縁膜上に、パッドを覆うようにパッシベーション膜を形成する。それから、このパッシベーション膜に、その底部でパッドの一部を露出する開口部を形成し、この開口部の底部で露出するパッド上に、バンプ電極を形成する。
【０００８】
半導体チップのバンプ電極を、半導体チップを搭載する基板の端子に接続する際には、バンプ電極が端子に押し付けられ、熱圧着や超音波ボンディングなどで接続されるため、バンプ電極に荷重が印加される。近年の半導体装置は、小型化及び薄型化の要求に伴い、各材料の厚さも薄く成る傾向にある。そのため、前記特許文献１の図３及び前記特許文献２の図３に示すように、パッド上にパッシベーション膜が乗り上げた構造だと、バンプ電極とパッドとの間にパッシベーション膜の一部が挟み込まれた構造となるため、バンプ電極に荷重が印加されると、バンプ電極とパッドとの間に挟まれた、薄い厚さから成るパッシベーション膜にクラックが発生することが、本発明者の検討により分かった。パッシベーション膜のクラックは、半導体チップおよびそれを搭載した半導体装置の信頼性を低下させる可能性がある。
【０００９】
そこで、本願発明者は、前記特許文献３の図１に示すような、パッドを覆うパッシベーション膜の厚さをパッドの厚さよりも薄く形成する構成について、検討した。その結果、バンプ電極に荷重が印加されると、バンプ電極の下に位置するパッドには、更に横方向（水平方向）に変形しようとする応力が発生していることが分かった。そのため、前記特許文献３の図１に示すように、パッドの側面に形成されたパッシベーション膜の厚さがパッドの厚さよりも薄い場合、パッドから横方向に向かって発生するこの応力により、パッシベーション膜にクラックが発生することが、本発明者の検討により分かった。また、前記特許文献３の構成のように、パッドとパッシベーション膜との間に隙間（間隔）が設けられていると、上記した横方向の応力により、パッドが押しつぶされ、更に横方向に膨張することから、バンプ電極が沈み込んでしまう（バンプ電極の高さが低くなる）。このバンプ電極が沈み込むことで、複数のバンプ電極の高さにばらつきが生じてしまい、基板（実装基板）に実装する際、バンプ電極と基板の電極（導体部）との間で接続不良が発生する恐れがある。
【００１０】
このため、半導体チップを搭載する基板の端子などに半導体チップのバンプ電極を接続する際に、バンプ電極に荷重が印加されても、半導体チップのパッシベーション膜にクラックが発生しにくい構造にすることが望まれる。
【００１１】
また、パッシベーション膜に開口部を形成し、その開口部の底部で露出するパッド上に、バンプ電極を形成した場合、開口部による段差（パッドの上面とパッシベーション膜の上面との間の段差）に起因して、バンプ電極の上面には段差（窪み、凹凸）が生じる。バンプ電極の上面に段差があると、バンプ電極と基板の端子との間の接続が安定しづらいため、接続により大きな荷重を印加する必要があるが、バンプ電極に印加される荷重が大きくなると、上記パッシベーション膜のクラックが発生しやすくなる。このため、バンプ電極と基板の端子との接続が安定しやすいように、バンプ電極の上面を平坦にできる構造にすることが望まれる。
【００１２】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。
【００１６】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上に形成された第１絶縁膜上にパッド電極を形成し、第１絶縁膜上にパッド電極を覆うように第２絶縁膜を形成し、第２絶縁膜を研磨して第２絶縁膜の上面からパッド電極の上面を露出させ、パッド電極の上面および第２絶縁膜の上面上に第１導電体膜を形成し、第１導電体膜上にパッド電極を平面的に内包する開口部を有するレジストパターンを形成する。それから、この開口部内を埋めるようにバンプ電極用のめっき膜を形成し、レジストパターンを除去し、バンプ電極用のめっき膜で覆われていない領域の第１導電体膜を除去するものである。
【００１７】
また、代表的な実施の形態による半導体装置は、バンプ電極を有する半導体チップと、前記半導体チップを搭載する基板とを備え、前記基板の導体部に前記半導体チップの前記バンプ電極が電気的に接続された半導体装置である。そして、前記半導体チップは、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、バンプ電極を有する半導体チップを基板に搭載し、前記半導体チップのバンプ電極を前記基板の導体部に電気的に接続する工程を有する半導体装置の製造方法である。そして、前記半導体チップは、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本発明の一実施の形態の半導体装置およびその製造方法（製造工程）を図面を参照して説明する。
【００２５】
図１は、本発明の一実施の形態の半導体装置である半導体チップ（半導体装置）ＣＰ１の要部断面図であり、図２は半導体チップ（半導体装置）ＣＰ１の要部平面図（要部上面図）である。図２のＡ−Ａ線の断面図が、図１に対応する。
【００２６】
図１および図２には、半導体チップＣＰ１のうち、バンプ電極形成領域（バンプ電極ＢＰ１が形成された領域およびその近傍）が示されている。半導体チップＣＰ１は、その上面において複数のバンプ電極ＢＰ１が形成されているが、図１および図２には、そのうちの１つが示されている。図２では、バンプ電極ＢＰ１の下にあるパッドＰＤ１の位置を点線で示してある。また、図１では、最上層配線である配線ＭＨよりも下の構造については、図示を省略している。実際には、半導体基板ＳＷ１の主面に、種々の半導体素子（素子）が形成され、その上に層間絶縁膜および配線層が複数積層されて多層配線構造が形成されており、この多層配線構造の最上層の配線が、図１に示される配線ＭＨである。半導体基板ＳＷ１の主面に形成する半導体素子（素子）の例については、後述する半導体チップＣＰ１の製造工程で説明する。
【００２７】
半導体チップＣＰ１を構成する半導体基板ＳＷ１は、例えばｐ型の単結晶シリコンなどにより形成されている。半導体基板ＳＷ１の上部に、絶縁膜（層間絶縁膜）２，３が下から順に形成されている。絶縁膜３は絶縁膜２上に積層されている。絶縁膜２，３は、そこに最上層配線である配線（配線層、最上層配線）ＭＨが形成された絶縁膜である。絶縁膜２，３は、例えば酸化シリコン膜などにより形成されている。絶縁膜２，３として、酸化シリコン（ＳｉＯ２）の比誘電率よりも低い比誘電率を有する絶縁膜（低誘電率膜、Ｌｏｗ−ｋ膜）を用いることもできる。
【００２８】
配線ＭＨは、絶縁膜３に形成された配線溝（開口部）４ａ内およびその配線溝４ａの底部の絶縁膜２に形成されたスルーホール（接続孔）４ｂ内に導体膜が埋め込まれることで形成されており、いわゆる埋込配線またはデュアルダマシン配線である。すなわち、配線ＭＨは、絶縁膜３の配線溝４ａ内に形成される配線部分と、絶縁膜２のスルーホール４ｂ内に形成されるプラグ部分（接続部）とが一体形成されている。また、絶縁膜２，３全体を同じ膜（１つの膜）で形成することもでき、また、絶縁膜２，３の一方または両方を複数の絶縁膜を積層した積層膜とすることもできる。また、配線部分とプラグ部分とを別々に形成したシングルダマシン配線により、配線ＭＨを形成することもできる。また、他の形態として、埋込配線ではなく、パターニングされた導体膜により配線ＭＨを形成することもできる。
【００２９】
配線ＭＨを形成する導体膜は、主導体膜（主配線部材）５ｂと、導電性バリア膜（バリアメタル膜）５ａとを有している。主導体膜５ｂは、例えば銅（Ｃｕ）のような金属により形成されており、マイグレーション対策のために、例えばアルミニウム、銀（Ａｇ）または錫（Ｓｎ）などが添加される場合もある。導電性バリア膜５ａは、主導体膜５ｂと、その外周（側面側および底面側）の絶縁膜２，３との間に、それらに接した状態で設けられている。導電性バリア膜５ａは、主導体膜５ｂの銅の拡散を抑制または防止する機能、配線と絶縁膜との密着性を向上させる機能を有している。また、導電性バリア膜５ａは、主導体膜５ｂよりも薄く形成されており、例えば窒化タンタル（ＴａＮ）膜とその上のタンタル（Ｔａ）膜との積層膜などにより形成されている。この場合、窒化タンタル膜は絶縁膜に接し、タンタル膜は主導体膜５ｂと接している。
【００３０】
配線ＭＨは、そのプラグ部分を通じて、配線ＭＨよりも下層の配線（図示せず）に電気的に接続されている。
【００３１】
配線ＭＨが埋め込まれた絶縁膜３上には、層間絶縁膜として絶縁膜（第１絶縁膜）６が形成されている。従って、絶縁膜３は、半導体基板ＳＷ１の上部に形成されている。絶縁膜６は、例えば酸化シリコン膜などにより形成されている。
【００３２】
絶縁膜６には、スルーホール（接続孔、開口部）７が形成され、このスルーホール７内に導体膜が埋め込まれることでプラグ（接続用導体）８が形成されている。プラグ８を形成する導体膜は、主導体膜（主部材）８ｂと、導電性バリア膜（バリアメタル膜）８ａとを有している。主導体膜８ｂは、例えばタングステン（Ｗ）膜により形成されており、導電性バリア膜８ａは、例えば窒化チタン（ＴｉＮ）膜により形成されている。導電性バリア膜８ａは、主導体膜８ｂとその外周の絶縁膜６との間および主導体膜８ｂとその底部の配線ＭＨとの間に、それらに接した状態で設けられている。導電性バリア膜８ａは、主導体膜８ｂと絶縁膜６との密着性を向上させる機能などを有している。プラグ８が埋め込まれた絶縁膜６の上面（すなわちプラグ８の上面および絶縁膜６の上面）は平坦面とされている。
【００３３】
プラグ８が埋め込まれた絶縁膜６上には、パッド電極としてパッド（パッド電極、電極パッド、パッド部、アルミニウムパッド、導体膜、導体膜パターン）ＰＤ１が形成されている。パッドＰＤ１は、導電性バリア膜としての窒化チタン（ＴｉＮ）膜９と、窒化チタン膜９上に形成された主導体膜としてのアルミニウム膜（第２導電体膜）１０との積層膜（積層導体膜）からなる。アルミニウム膜１０は、アルミニウム（Ａｌ）単体膜またはアルミニウム（Ａｌ）合金膜などのアルミニウムを主成分とする導電体膜（主導体膜）であり、Ｓｉ（シリコン）またはＣｕ（銅）を含有することもできる（すなわちアルミニウム膜１０を、アルミニウムを主成分とし、ＳｉまたはＣｕを含有するアルミニウム合金膜とすることもできる）。窒化チタン膜９は、絶縁膜６とアルミニウム膜１０との密着性を向上するように機能することができる。窒化チタン膜９の膜厚は、アルミニウム膜１０よりも薄く、例えば、アルミニウム膜１０を５００〜２０００ｎｍ程度とし、窒化チタン膜９を３０〜８０ｎｍ程度とすることができる。
【００３４】
プラグ８は、パッドＰＤ１の下方に配置されており、プラグ８の上面がパッドＰＤ１の下面（すなわちパッドＰＤ１を構成する窒化チタン膜９の下面）と接して、電気的に接続されている。また、プラグ８は、その底部（下面）で、配線ＭＨと接して電気的に接続されている。このため、パッドＰＤ１は、プラグ８を介して、配線ＭＨと電気的に接続されている。
【００３５】
また、絶縁膜６上には、絶縁膜（第２絶縁膜、保護膜、パッシベーション膜、表面保護膜、保護絶縁膜）１１が形成されている。絶縁膜１１は、パッシベーション膜として機能し、例えば窒化シリコン膜により形成されている。絶縁膜１１を窒化シリコン膜とすることで、水分などの侵入を的確に防止でき、半導体装置（半導体チップＣＰ１）の信頼性を向上することができる。
【００３６】
絶縁膜１１（第２絶縁膜）は、絶縁膜６上に、パッドＰＤ１に平面的に重ならないように形成されており、パッドＰＤ１の側面ＰＤ１ｂが絶縁膜１１で覆われている。すなわち、絶縁膜１１は、パッドＰＤ１が無い領域の絶縁膜６上に、パッドＰＤ１の周囲（側面ＰＤ１ｂ）に接するように形成されており、パッドＰＤ１の周囲が絶縁膜１１で囲まれた状態になっている。換言すれば、絶縁膜１１の開口部内にパッドＰＤ１が埋め込まれたような状態となっている。これにより、完成した半導体装置（半導体チップＣＰ１）を、チップ搭載用基板（基板、実装基板）に荷重を掛けて実装したとしても、半導体装置のパッドＰＤ１が押しつぶされ、更に横方向（水平方向）に膨張することはないため、バンプ電極ＢＰ１とチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子、後述のリードＬＤ１，ＬＤ１０１に対応）との接合不良を抑制することができる。
【００３７】
パッド電極ＰＤ１の上面ＰＤ１ａおよび絶縁膜１１の上面１１ａは、平坦面とされている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとは、連続的な平坦な面（平面）ＦＳ１を形成している。これは、パッドＰＤ１の厚み（絶縁膜６の上面に対して垂直な方向の厚み）と絶縁膜１１の厚み（絶縁膜６の上面に対して垂直な方向の厚み）とが実質的に同じであり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとが同じ高さ位置（絶縁膜６の上面を基準にしてそこから同じ高さ位置）にあるためである。換言すれば、パッドＰＤ１の上面ＰＤ１ａは、絶縁膜１１の上面１１ａと連続しており（つながっており）、実質的に同一面上にある。平坦な面ＦＳ１は、パッド電極ＰＤ１の上面ＰＤ１ａと、その周囲の絶縁膜１１の上面１１ａとからなる。なお、パッドＰＤ１の最上層はアルミニウム膜１０であるので、パッドＰＤ１の上面ＰＤ１ａは、アルミニウム膜１０（第２導電体膜）の上面により形成されている。
【００３８】
パッドＰＤ１上には、バンプ電極（バンプ、金バンプ、金バンプ電極、突起電極）ＢＰ１が形成されている。上述のように、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとが平坦な面ＦＳ１を形成しているので、この平坦な面ＦＳ１上にバンプ電極ＢＰ１が形成されている。バンプ電極ＢＰ１は、厚い導電体膜（めっき膜、電解めっき膜、金めっき膜）１３と、この導電体膜１３と上記平坦な面ＦＳ１との間に介在するＵＢＭ（Under Bump Metal）膜（電極下地膜、導電体膜）１２とにより形成されている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとからなる平坦な面ＦＳ１上にＵＢＭ膜１２を介して、厚い導電体膜１３が形成されており、これらＵＢＭ膜１２および導電体膜１３によってバンプ電極ＢＰ１が形成されている。
【００３９】
バンプ電極ＢＰ１を構成する導電体膜１３は、好ましくは金膜（金めっき膜）からなる。バンプ電極ＢＰ１を構成するＵＢＭ膜１２（第１導電体膜）は、導電体膜からなり、例えば、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜、あるいはチタンタングステン（ＴｉＷ）膜とその上の金（Ａｕ）膜との積層膜などから形成されている。導電体膜１３はめっき膜（電解めっき膜）からなり、ＵＢＭ膜１２は、導電体膜１３を電解めっき法で形成する際に、電極として使用した導電体膜である。導電体膜１３は、ＵＢＭ膜１２よりも厚く、例えば、導電体膜１３の厚みを１０〜２０μｍ程度とし、ＵＢＭ膜１２の厚みを２００〜８００ｎｍ程度とすることができる。
【００４０】
パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとからなる平坦な面ＦＳ１上にバンプ電極ＢＰ１が形成されているので、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は平坦である。また、バンプ電極ＢＰ１の上面ＢＰ１ａ（すなわち導電体膜１３の上面）も平坦である。
【００４１】
また、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は、パッド電極ＰＤ１の上面ＰＤ１ａ全面（すなわちアルミニウム膜１０の上面全面）と絶縁膜１１の上面１１ａの一部とに接している。これは、バンプ電極ＢＰ１の下面ＢＰ１ｂが、パッド電極ＰＤ１の上面ＰＤ１ａを平面的に内包している（含んでいる）ためである。このため、パッドＰＤ１の上面ＰＤ１ａの全部がバンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）に接し、更に、パッドＰＤ１の周囲近傍の絶縁膜１１の上面１１ａも、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）に接した状態となっている。
【００４２】
バンプ電極ＢＰ１が形成されていない領域の絶縁膜１１上には、ポリイミド樹脂などの樹脂膜からなる保護膜（絶縁膜、樹脂膜、最上層保護膜）１４が形成されている。保護膜１４の上面１４ａの高さ位置（平坦な面ＦＳ１を基準にしてそこから保護膜１４の上面１４ａまでの高さ）は、バンプ電極ＢＰ１の上面ＢＰ１ａの高さ位置（平坦な面ＦＳ１を基準にしてそこからバンプ電極ＢＰ１の上面ＢＰ１ａまでの高さ）よりも低い。保護膜１４は、バンプ電極ＢＰ１とは接しないように、バンプ電極ＢＰ１から所定の間隔を空けて配置されている。すなわち、保護膜１４には開口部１４ｂが設けられており、この開口部１４ｂ内に、開口部１４ｂの内壁に接しないように、バンプ電極ＢＰ１が配置されている。換言すれば、絶縁膜１４の開口部１４ｂはバンプ電極ＢＰ１を平面的に内包している。ポリイミド樹脂のような樹脂膜からなる保護膜１４を設けることで、半導体チップＣＰ１の取り扱いが容易になる。不要であれば、保護膜１４は省略することもでき、この場合、絶縁膜１１が保護膜（最上層保護膜）として機能する。
【００４３】
次に、本実施の形態の半導体チップＣＰ１の製造方法（製造工程）について説明する。
【００４４】
図３〜図１８は、本実施の形態の半導体チップ（半導体装置）ＣＰ１の製造工程中の要部断面図である。
【００４５】
図３に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（ウエハ、半導体ウエハ）ＳＷ１を準備する。それから、半導体基板ＳＷ１の主面に素子分離領域２１を形成する。素子分離領域２１は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。
【００４６】
次に、半導体基板ＳＷ１に形成された素子分離領域２１によって分けられた活性領域、すなわち半導体基板ＳＷ１のｎチャネル型ＭＩＳＦＥＴを形成する領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによってｐ型ウエル２２を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域に、リン（Ｐ）や砒素（Ａｓ）などのｎ型の不純物をイオン注入することなどによってｎ型ウエル２３を形成する。
【００４７】
次に、半導体基板ＳＷ１（ｐ型ウエル２２およびｎ型ウエル２３）の表面にゲート絶縁膜２４を形成する。ゲート絶縁膜２４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００４８】
次に、ｐ型ウエル２２のゲート絶縁膜２４上にゲート電極２５ａを形成し、ｎ型ウエル２３のゲート絶縁膜２４上にゲート電極２５ｂを形成する。例えば、半導体基板ＳＷ１の主面上に多結晶シリコン膜を形成し、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極２５ａ，２５ｂを形成することができる。
【００４９】
次に、ｐ型ウエル２２のゲート電極２５ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域２６を形成し、ｎ型ウエル２３のゲート電極２５ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域２７を形成する。
【００５０】
次に、ゲート電極２５ａ，２５ｂの側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール２８を形成する。サイドウォール２８は、例えば、半導体基板ＳＷ１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００５１】
サイドウォール２８の形成後、ｎ＋型半導体領域２９を、例えば、ｐ型ウエル２２のゲート電極２５ａおよびサイドウォール２８の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成し、ｐ＋型半導体領域３０を、例えば、ｎ型ウエル２３のゲート電極２５ｂおよびサイドウォール２８の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を行うこともできる。ｎ＋型半導体領域２９は、ｎ−型半導体領域２６よりも不純物濃度が高く、ｐ＋型半導体領域３０は、ｐ−型半導体領域２７よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソース・ドレインとして機能するｎ型の半導体領域が、ｎ＋型半導体領域２９およびｎ−型半導体領域２６により形成され、ｐチャネル型ＭＩＳＦＥＴのソース・ドレインとして機能するｐ型の半導体領域が、ｐ＋型半導体領域３０およびｐ−型半導体領域２７により形成される。
【００５２】
次に、ゲート電極２５ａ，２５ｂ、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０の表面を露出させ、金属膜（例えばコバルト膜またはニッケル膜）を堆積して熱処理することによって、ゲート電極２５ａ，２５ｂ、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０の表面に、それぞれ金属シリサイド層３１（例えばコバルトシリサイド層またはニッケルシリサイド層）を形成する。これにより、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応の金属膜は除去する。
【００５３】
このようにして、図３の構造が得られ、ｐ型ウエル２２にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成され、ｎ型ウエル２３にｐチャネル型のＭＩＳＦＥＴＱｐが形成される。これにより、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）が形成される。本実施の形態では、半導体基板ＳＷ１の主面に半導体素子としてＣＭＩＳＦＥＴを形成する場合について説明したが、これに限定されるものではなく、必要に応じて種々の半導体素子（素子）を半導体基板ＳＷ１の主面に形成することができる。
【００５４】
次に、配線工程が行われる。図４に示されるように、半導体基板ＳＷ１上にゲート電極２５ａ，２５ｂを覆うように絶縁膜（層間絶縁膜）３２を形成する。絶縁膜３２は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜３２の形成後、必要に応じてＣＭＰ処理を行って絶縁膜３２の表面を平坦化する。
【００５５】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３２において、ｎ＋型半導体領域（ソース、ドレイン）２９やｐ＋型半導体領域（ソース、ドレイン）３０の上部などにコンタクトホール（接続孔、開口部）３３を形成する。コンタクトホール３３の底部では、半導体基板ＳＷ１の主面の一部、例えばｎ＋型半導体領域２９（の表面上の金属シリサイド膜３１）の一部やｐ＋型半導体領域３０（の表面上の金属シリサイド層３１）の一部、あるいはゲート電極２５ａ，２５ｂ（の表面上の金属シリサイド膜３１）の一部などが露出される。
【００５６】
次に、コンタクトホール３３内に、タングステン（Ｗ）などからなるプラグ３４を形成する。プラグ３４は、例えば、コンタクトホール３３の内部を含む絶縁膜３２上に導電性バリア膜（上記導電性バリア膜８ａに相当するもの）をスパッタリング法などで形成した後、主導体膜（上記主導体膜８ｂに相当するもの）をＣＶＤ法などによって導電性バリア膜上にコンタクトホール３３を埋めるように形成し、絶縁膜３２上の不要な主導体膜および導電性バリア膜をＣＭＰ法などによって除去することにより、形成することができる。なお、図面の簡略化のために、図４では、プラグ３４について、主導体膜と導電性バリア膜を一体化して図示している。
【００５７】
次に、プラグ３４が埋め込まれた絶縁膜３２上に絶縁膜（層間絶縁膜）３５を形成する。
【００５８】
次に、絶縁膜３５に配線溝（開口部、配線開口部）３６を形成する。それから、配線溝３６内に配線（第１層配線）Ｍ１を形成する。例えば、絶縁膜３２上に、配線溝３６内を埋め込むように、導電性バリア膜（上記導電性バリア膜５ａに相当するもの）および主導体膜（上記主導体膜５ｂに相当するもの）を下から順に堆積し、主導体膜および導電性バリア膜のうちの配線溝３６の外部の部分をＣＭＰ法などによって除去することにより、配線Ｍ１を形成することができる。導電性バリア膜はスパッタリング法などにより形成でき、主導体膜（銅膜）は、スパッタリング法およびメッキ法などにより形成することができる。すなわち、最初、例えば銅により形成される薄いシード層をスパッタリング法などにより堆積した後、そのシード層上に、例えば銅により形成される導体膜をメッキ法などにより堆積することで、銅の主導体膜を形成することができる。このように、配線Ｍ１は、シングルダマシン法により形成することができる。なお、図面の簡略化のために、図４では、配線Ｍ１について、主導体膜と導電性バリア膜を一体化して図示している。
【００５９】
次に、図５に示されるように、配線Ｍ１が埋め込まれた絶縁膜３５上に、絶縁膜（層間絶縁膜）３８，３９を下から順に形成する。
【００６０】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３９に配線溝（開口部、配線開口部）４０ａを形成し、絶縁膜３８に配線溝４０ａの底部から配線Ｍ１の上面に達するスルーホール（接続孔）４０ｂを形成する。それから、配線溝４０ａおよびスルーホール４０ｂからなる配線開口部内に配線（第２層配線）Ｍ２を形成する。例えば、絶縁膜３９上に、配線溝４０ａおよびスルーホール４０ｂ内を埋め込むように、導電性バリア膜（上記導電性バリア膜５ａに相当するもの）および主導体膜（上記主導体膜５ｂに相当するもの）を下から順に堆積し、主導体膜および導電性バリア膜のうちの配線溝４０ａおよびスルーホール４０ｂの外部の部分をＣＭＰ法などによって除去することにより、配線Ｍ２を形成することができる。このように、配線Ｍ２は、デュアルダマシン法により形成することができ、配線Ｍ２は、配線溝４０ａ内に形成される配線部分（導体パターン）と、スルーホール４０ｂ内に形成されるプラグ部分（接続部）とが一体的に形成されている。配線Ｍ２およびそれよりも上層の配線を、シングルダマシン法により形成することもできる。なお、図面の簡略化のために、図５および後述の図６では、配線Ｍ２，Ｍ３，Ｍ４について、主導体膜と導電性バリア膜を一体化して図示している。
【００６１】
次に、図６に示されるように、配線Ｍ２が埋め込まれた絶縁膜３９上に、絶縁膜３８，３９と同様にして絶縁膜（層間絶縁膜）４１，４２を形成し、絶縁膜４２，４１に配線溝４０ａおよびスルーホール４０ｂと同様にして配線溝およびスルーホールを形成し、その配線溝およびスルーホール内に配線Ｍ２と同様にして配線（第３層配線）Ｍ３を形成する。更に、配線Ｍ３が埋め込まれた絶縁膜４２上に、絶縁膜３８，３９と同様にして絶縁膜（層間絶縁膜）４４，４５を形成し、絶縁膜４５，４４に配線溝４０ａおよびスルーホール４０ｂと同様にして配線溝およびスルーホールを形成し、その配線溝およびスルーホール内に配線Ｍ２と同様にして配線（第４層配線）Ｍ４を形成する。これを繰り返すことで、配線Ｍ４よりも更に上層の配線構造（第５層配線以降）を必要に応じて形成する。このようにして、多層配線構造が形成される。形成された多層配線構造の最上層の配線が、上記配線ＭＨに対応する。
【００６２】
図７は、最上層の配線ＭＨが形成された状態が示されており、絶縁膜２よりも下の構造（図６のような構造）は、図面の簡略化のために、図示を省略している。例えば、多層配線構造を、図６の段階まで、すなわち配線Ｍ４までしか形成しなかった場合は、図６の配線Ｍ４が図７の配線ＭＨに対応し、絶縁膜４４，４５が絶縁膜２，３に対応する。多層配線構造を、配線Ｍ４よりも１層上の第５層配線まで形成した場合は、その第５層配線が図７の配線ＭＨに対応し、第５層配線を形成した層間絶縁膜が絶縁膜２，３に対応する。なお、図面の簡略化のために、図７〜図１８では、配線ＭＨについて、主導体膜５ｂと導電性バリア膜５ａを一体化して図示している。
【００６３】
配線ＭＨは、そのプラグ部分（絶縁膜２に形成されたスルーホール４ｂ内に埋め込まれた部分）を通じて、配線ＭＨよりも下層の配線に電気的に接続され、配線Ｍ１〜Ｍ４などを通じて、半導体基板ＳＷ１の主面に形成された半導体素子（例えばＭＩＳＦＥＴＱｎ，Ｑｐなど）と電気的に接続されている。
【００６４】
最上層の配線ＭＨを形成した後、図８に示されるように、配線ＭＨが埋め込まれた絶縁膜３上に、絶縁膜６を形成する。それから、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜６にスルーホール７を形成する。
【００６５】
次に、スルーホール７内に、プラグ８を形成する。プラグ８は、上記プラグ３４と同様にして形成することができる。なお、図面の簡略化のために、図８〜図１８では、プラグ８について、主導体膜８ｂと導電性バリア膜８ａを一体化して図示している。
【００６６】
次に、図９に示されるように、プラグ８が埋め込まれた絶縁膜６上に、例えばスパッタリング法などを用いて、窒化チタン（ＴｉＮ）膜９、アルミニウム（Ａｌ）膜１０および窒化チタン（ＴｉＮ）膜９ａを下から順に形成する。窒化チタン膜９は、絶縁膜６とアルミニウム膜１０との密着性（接着性）を向上するように機能することができる。窒化チタン膜９ａは、アルミニウム膜１０の上面上に重なるように密着して形成された重ね膜であり、後述するように、アルミニウム膜１０をパターニングする際の露光工程で反射防止膜として機能することができる。窒化チタン膜９ａの代わりに、チタンタングステン（ＴｉＷ）膜またはモリブデンシリサイド（ＭｏＳｉ）膜を用いることもできる。窒化チタン膜９，９ａのそれぞれの堆積膜厚は、アルミニウム膜１０の堆積膜厚よりも薄く、例えば、アルミニウム膜１０の堆積膜厚を５００〜２０００ｎｍ程度とし、窒化チタン膜９，９ａの堆積膜厚を、それぞれ３０〜８０ｎｍｎｍ程度とすることができる。
【００６７】
次に、窒化チタン膜９ａ上にフォトレジスト膜を形成し、このフォトレジスト膜をフォトリソグラフィ技術を用いて露光、現像処理してパターニングすることで、フォトレジストパターンＲＰ１を形成する。窒化チタン膜９ａは、上記フォトレジスト膜（フォトレジストパターンＲＰ１形成用のフォトレジスト膜）を露光する際の反射防止膜として機能することができる。アルミニウム膜１０上に窒化チタン膜９ａを形成しているので、露光工程におけるアルミニウム膜１０での反射を防止し、所望のパターン形状のフォトレジストパターンＲＰ１を的確に形成することができる。
【００６８】
次に、図１０に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、窒化チタン膜９ａ、アルミニウム膜１０および窒化チタン膜９からなる積層膜をドライエッチングしてパターニングすることにより、パッド用の積層パターン（導体膜パターン、積層膜パターン）ＬＰ１を形成する。この段階では、パッド用の積層パターンＬＰ１は、下から順に窒化チタン膜９、アルミニウム膜１０および窒化チタン膜９ａの積層膜（積層膜パターン）からなる。その後、フォトレジストパターンＲＰ１を除去する。図１０には、フォトレジストパターンＲＰ１を除去した段階が示されている。このようにして、後でパッドＰＤ１となるパッド用の積層パターンＬＰ１が絶縁膜６上に形成される。
【００６９】
次に、図１１に示されるように、絶縁膜６上にパッド用の積層パターンＬＰ１を覆うように、絶縁膜１１を形成する。絶縁膜１１は、好ましくは窒化シリコン膜（プラズマ窒化シリコン膜）などからなり、プラズマＣＶＤ法などにより形成することができる。絶縁膜１１を窒化シリコン膜とすることで、水分などの侵入を的確に防止でき、半導体装置の信頼性を向上することができる。また、絶縁膜１１の膜厚（堆積膜厚）Ｔ２は、パッド用の積層パターンＬＰ１の膜厚Ｔ１よりも大きくしておく（Ｔ２＞Ｔ１）。
【００７０】
次に、図１２に示されるように、絶縁膜１１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などで研磨することにより、パッド用の積層パターンＬＰ１の上部の絶縁膜１１を除去して、絶縁膜１１からパッド用の積層パターンＬＰ１を露出させる。この絶縁膜１１の研磨工程（ＣＭＰ工程）では、積層パターンＬＰ１を構成する窒化チタン膜９ａも除去されるまでＣＭＰ処理を継続し、積層パターンＬＰ１を構成するアルミニウム膜１０の上面が露出された段階で、ＣＭＰ処理を終了する。このため、ＣＭＰ工程前のパッド用の積層パターンＬＰ１は、窒化チタン膜９、アルミニウム膜１０および窒化チタン膜９ａの積層膜で構成されていたが、ＣＭＰ工程後のパッド用の積層パターンＬＰ１は、窒化チタン膜９およびアルミニウム膜１０の積層膜で構成された状態となり、これがパッドＰＤ１となる。すなわち、パッドＰＤ１は、窒化チタン膜９とその上のアルミニウム膜１０の積層膜（積層膜パターン）からなり、パッドＰＤ１の上面ＰＤ１ａ（すなわちパッドＰＤ１を構成するアルミニウム膜１０の上面）が、絶縁膜１１の上面１１ａから露出される。
【００７１】
窒化チタン膜９ａは、フォトレジスト膜（フォトレジストパターンＲＰ１形成用のフォトレジスト膜）を露光する際の反射防止膜として機能したが、それ以降の工程では反射防止膜として機能する必要が無いので、絶縁膜１１のＣＭＰ工程で、一緒に除去しても問題は生じない。また、窒化チタン膜９ａが残っていると、後で形成されるＵＢＭ膜１２とパッドＰＤ１との密着性（接着性）が低下する可能性がある。本実施の形態では、絶縁膜１１のＣＭＰ工程で、窒化チタン膜９ａも一緒に除去してアルミニウム膜１０を露出させることで、後で形成されるＵＢＭ膜１２はアルミニウム膜１０に接して形成されることになり、ＵＢＭ膜１２とパッドＰＤ１との密着性（接着性）を向上させることができる。
【００７２】
ＣＭＰ法などで絶縁膜１１を研磨することにより、パッドＰＤ１の上面を露出させたので、絶縁膜１１の上面１１ａおよびパッドＰＤ１の上面ＰＤ１ａは平坦化されている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとが、連続的な平坦な面（平面）ＦＳ１を形成することになる。これにより、絶縁膜１１の開口部内にパッドＰＤ１が埋め込まれたような状態となり、絶縁膜１１の厚みＴ３とパッドＰＤの厚みＴ４とが同じ（Ｔ３＝Ｔ４）になり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとは同じ高さ位置になり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとは、実質的に同一面上にある。
【００７３】
また、絶縁膜に開口部を形成してから、その開口部内を埋めるように導体膜を形成し、この導体膜を研磨することでパッド電極を形成することも考えられる。しかしながら、本実施の形態のように、パターニングした導体膜（積層パターンＬＰ１）を先に形成してから、これを覆うように絶縁膜１１を形成し、この絶縁膜１１を研磨することで、パッドＰＤ１の上面を露出させるとともに、パッドＰＤ１および絶縁膜１１の上面を平坦化することが、より好ましい。
【００７４】
また、上述のように絶縁膜１１の膜厚（堆積膜厚）Ｔ２をパッド用の積層パターンＬＰ１の膜厚Ｔ１よりも大きく（Ｔ２＞Ｔ１）しておけば、絶縁膜１１を研磨してアルミニウム膜１０の上面を露出させることで、絶縁膜１１との上面１１ａとパッドＰＤ１の上面ＰＤ１ａで平坦面を形成することができるようになる。
【００７５】
また、本実施の形態では、パッドＰＤ１と同層に配線は形成していない。すなわち、窒化チタン膜９ａ、アルミニウム膜１０および窒化チタン膜９からなる積層膜をパターニングして形成するのは、パッド用の積層パターンＬＰ１であり、パッド（その上にバンプ電極ＢＰ１を形成するパッド）ではなく配線のみとして使用されるパターンは形成しない。これは、パッドＰＤ１の上面を絶縁膜１１から露出させるため、パッドＰＤ１と同層に配線を形成すると、この配線の上面も絶縁膜１１から露出してしまうためである。配線は、信頼性向上のために絶縁膜１１から露出しないことが好ましい。このため、配線ＭＨを最上層の配線とし、パッドＰＤ１と同層に配線は形成しないことが好ましい。従って、パッドＰＤ１と同層には、その上にバンプ電極ＢＰ１が形成されないパッドや配線を形成しないことが好ましい。
【００７６】
次に、図１３に示されるように、ポリイミド樹脂などの樹脂膜からなる保護膜１４を半導体基板の主面全面上に、すなわちパッドＰＤ１上を含む絶縁膜１１上に形成してから、この保護膜１４に開口部１４ｂを形成して、パッドＰＤ１およびその周囲の絶縁膜１１を露出させる。上記図１からも分かるように、保護膜１４の開口部１４ｂは、パッドＰＤ１を平面的に内包しており、パッドＰＤ１上およびパッドＰＤ１の周囲近傍の絶縁膜１１上には、保護膜１４が配置されていない状態になっている。保護膜１４は、不要であれば、その形成を省略することもできる。
【００７７】
次に、図１４に示されるように、開口部１４ｂの側壁および底部上を含む保護膜１４上にＵＢＭ膜１２を形成する。すなわち、保護膜１４の開口部１４ｂの底部で露出するパッドＰＤ１の上面および絶縁膜１１の上面上を含む保護膜１４上に、ＵＢＭ膜１２を例えばスパッタリング法によって形成する。ＵＢＭ膜１２は、例えば、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜、あるいはチタンタングステン（ＴｉＷ）膜とその上の金（Ａｕ）膜との積層膜などからなる。信頼性の更なる向上のためには、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜でＵＢＭ膜１２を形成することが、最も好ましい。また、保護膜１４の形成を省略していた場合には、パッドＰＤ１の上面上を含む絶縁膜１１の上面全面に、ＵＢＭ膜１２が形成される。
【００７８】
ＵＢＭ膜１２は、パッドＰＤ１および絶縁膜１１と、後で形成する導電体膜１３との間の接着性（密着性）を向上させる機能を有している。また、ＵＢＭ膜１２は、後で導電体膜１３を電解（電界）めっき法で形成する際に、電極（めっき電極）として機能する。
【００７９】
次に、図１５に示されるように、ＵＢＭ膜１２上にフォトレジスト膜（レジスト膜）ＲＰ２を形成（塗布）した後、このフォトレジスト膜ＲＰ２に対して露光・現像処理することにより、フォトレジスト膜ＲＰ２をパターニングし、フォトレジスト膜ＲＰ２に開口部ＲＰ２ａを形成する。すなわち、開口部ＲＰ２ａを有するフォトレジスト膜ＲＰ２からなるフォトレジストパターン（レジストパターン）を、ＵＢＭ膜１２上に形成する。この際、パッドＰＤ１の上面ＰＤ１ａ上が全て開口されるように、フォトレジスト膜ＲＰ２に開口部ＲＰ２ａが形成される。すなわち、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａは、パッドＰＤ１を平面的に内包する（含む）ように形成される。このため、パッドＰＤ１の上方には、フォトレジスト膜ＲＰ２が配置されていない状態になる。なお、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａは、バンプ電極ＢＰ１が形成される領域に対応するので、上記図１において、開口部ＲＰ２ａの形成位置（形成領域、平面レイアウト）は図示されていないが、バンプ電極ＢＰ１の形成位置（形成領域、平面レイアウト）と同じになる。また、保護膜１４を形成した場合には、保護膜１４の開口部１４ｂが、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａを平面的に内包する（含む）ように、保護膜１４およびフォトレジスト膜ＲＰ２が形成される。フォトレジスト膜ＲＰ２の膜厚は、形成するバンプ電極ＢＰ１の高さに合わせて決定することができる。
【００８０】
次に、図１６に示されるように、ＵＢＭ膜１２を電極とした電解（電界）めっき法を使用することにより、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａ内を埋める（埋め込む）ように、導電体膜１３を形成する。導電体膜１３は、バンプ電極用のめっき膜であり、好ましくは金膜（金めっき膜）からなる。パッドＰＤ１の上面と絶縁膜１１の上面とで形成される平坦な面ＦＳ１上にＵＢＭ膜１２を介して導電体膜１３がめっき法で形成されているので、導電体膜１３の上面１３ａ（後でバンプ電極ＢＰ１の上面ＢＰ１ａとなる面）は平坦である。これは、下地（ＵＢＭ膜１２およびその下の平坦な面ＦＳ１）に段差がなく平坦であるため、導電体膜１３の下面が平坦面になり、導電体膜１３の上面１３ａも平坦になるためである。
【００８１】
次に、図１７に示されるように、フォトレジスト膜ＲＰ２（レジストパターン）を除去する。これにより、フォトレジスト膜ＲＰ２の下に位置していたＵＢＭ膜１２が露出する。
【００８２】
次に、図１８に示されるように、導電体膜１３をエッチングマスクとして、露出したＵＢＭ膜１２（すなわち導電体膜１３で覆われていないＵＢＭ膜１２）をエッチングにより除去する。これにより、導電体膜１３の下のＵＢＭ膜１２は残存するが、導電体膜１３で覆われていなかった領域のＵＢＭ膜１２は除去される。このようにして、ＵＢＭ膜１２およびその上の導電体膜１３よりなるバンプ電極ＢＰ１が、パッドＰＤ１及び絶縁膜１１の一部を覆うように、パッドＰＤ１上に形成される。その後、必要に応じて半導体基板ＳＷ１に熱処理（アニール）を施すことにより、バンプ電極ＢＰ１を構成する導電体膜１３を安定した結晶にすることができる。
【００８３】
保護膜１４を形成している場合、バンプ電極ＢＰ１の高さ（厚み）Ｈ１は、保護膜１４の厚みＴ５よりも大きくしておく（Ｈ１＞Ｔ５）。ここで、バンプ電極ＢＰ１の高さ（厚み）Ｈ１は、パッドＰＤ１の上面と絶縁膜１１の上面とで形成された平坦な面を基準にしてそこからバンプ電極ＢＰ１の上面ＢＰ１ａまでの高さ（寸法、距離）に対応する。バンプ電極ＢＰ１の高さＨ１を保護膜１４の厚みＴ５よりも大きく（Ｈ１＞Ｔ５）しておくことで、保護膜１４が邪魔にならずにバンプ電極ＢＰ１を端子（半導体チップＣＰ１を搭載する基板の端子）に接続することができるようになる。
【００８４】
その後、必要に応じて半導体基板ＳＷ１の裏面研削を行ってから、ダイシングなどにより半導体基板ＳＷ１を切断して各半導体チップＣＰ１に分離する。このようにして、個片化された半導体チップＣＰ１が得られる。
【００８５】
図１９は、第１の比較例の半導体チップ（半導体装置）ＣＰ１０１の要部断面図であり、本実施の形態の半導体チップＣＰ１の上記図１にほぼ相当するものである。図２０および図２１は、第１の比較例の半導体チップＣＰ１０１の製造工程中の要部断面図である。図２２は、第１の比較例の半導体チップＣＰ１０１における課題を説明するための説明図（断面図）である。
【００８６】
図１９に示される第１の比較例の半導体チップ（半導体装置）ＣＰ１０１では、半導体基板（上記半導体基板ＳＷ１に相当するもの）の上部に絶縁膜１０６（上記絶縁膜６に相当するもの）が形成され、絶縁膜１０６上にパッドＰＤ１０１（上記パッドＰＤ１に相当するもの）が形成されている。そして、絶縁膜１０６上に、パッドＰＤ１０１を覆うようにパッシベーション膜１１１（上記絶縁膜１１に対応するもの）が形成され、パッシベーション膜１１１には、その底部でパッドＰＤ１０１の一部を露出する開口部１１１ｂが形成され、開口部１１１ｂの底部で露出するパッドＰＤ１０１上に、バンプ電極ＢＰ１０１（上記バンプ電極ＢＰ１に相当するもの）が形成されている。バンプ電極ＢＰ１０１は、ＵＢＭ膜１１２（上記ＵＢＭ膜１２に相当するもの）と、その上の金めっき膜１１３（上記導電体膜１３に相当するもの）とで形成されている。第１の比較例の半導体チップＣＰ１０１では、パッシベーション膜１１１の厚みは、パッドＰＤ１０１の厚みよりも薄くなっている。
【００８７】
第１の比較例の半導体チップＣＰ１０１は、次のようにして形成することができる。図２０に示されるように、半導体基板の上部に形成された絶縁膜１０６上に、窒化チタン膜１０９、アルミニウム膜１１０および窒化チタン膜１０９ａの積層膜を形成し、これをパターニングすることで、パッドＰＤ１０１を形成する。それから、絶縁膜１０６上に、パッドＰＤ１０１を覆うように、パッシベーション膜１１１を形成する。次に、図２１に示されるように、パッシベーション膜１１１に開口部１１１ｂを形成し、開口部１１１ｂの底部でアルミニウム膜１１０の上面を露出させる。その後、上記図１９に示されるように、パッシベーション膜１１１の開口部１１１ｂから露出するパッドＰＤ１０１上にバンプ電極ＢＰ１０１を形成する。
【００８８】
本発明者が検討したところ、第１の比較例の半導体チップＣＰ１０１では、以下のような課題があることが分かった。
【００８９】
バンプ電極ＢＰ１０１を有する半導体チップＣＰ１０１をボンディングする場合、図２２に示されるように、半導体チップＣＰ１０１のバンプ電極ＢＰ１０１をチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子）ＬＤ１０１に接続するが、この際、バンプ電極ＢＰ１０１に荷重（圧力）が印加される。すなわち、図２２で矢印１５１で示される方向の荷重（圧力）が、リードＬＤ１０１を介してバンプ電極ＢＰ１０１に印加される。バンプ電極ＢＰ１０１に荷重（圧力）が印加されると、バンプ電極ＢＰ１０１の下に位置するパッドＰＤ１０１には、横方向に変形しようとする応力が発生する、すなわち、パッドＰＤ１０１において、図２２で矢印１５２で示される方向に変形しようとする応力が発生する。このパッドＰＤ１０１の応力によって、パッシベーション膜１１１にクラック１５３が発生する可能性がある。パッシベーション膜１１１のこのクラック１５３は、パッドＰＤ１０１の上面端部（角部）１５４を基点として発生しやすい。これは、パッシベーション膜１１１がパッドＰＤ１０１に重なっているため、パッシベーション膜１１１がパッドＰＤ１０１の上面からの圧力とパッド部の変形を伴うため、角部（パッドＰＤ１０１の上面端部１５４）に接している箇所を基点として、パッシベーション膜１１１にクラック１５３が発生しやすいためである。
【００９０】
また、第１の比較例の半導体チップＣＰ１０１では、図２２に示されるように、パッドＰＤ１０１上にパッシベーション膜１１１が乗り上げた構造であるため、パッドＰＤ１０１の端部近傍の上部において、バンプ電極ＢＰ１０１とパッドＰＤ１０１との間にパッシベーション膜１１１の一部が挟み込まれた構造となっている。この構造だと、バンプ電極ＢＰ１０１に荷重が印加されると、バンプ電極ＢＰ１０１とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１にクラック１５５が発生する可能性がある。
【００９１】
パッシベーション膜１１１にクラック（上記クラック１５３，１５５）が生じると、半導体装置（半導体チップ）の耐湿性が低下し、半導体装置（半導体チップ）の信頼性を低下させる可能性がある。また、パッシベーション膜１１１にクラック（上記クラック１５３，１５５）が生じると、このクラックを基点として、パッシベーション膜１１１とパッドＰＤ１０１との界面や、更にはパッドＰＤ１０１と絶縁膜１０６との界面に剥離が進行する可能性がある。これは、パッドＰＤ１０１の剥離の原因となり、バンプ電極の接続強度が弱くなって、半導体チップＣＰ１０１の信頼性を低下させる可能性がある。このため、半導体装置（半導体チップ）の信頼性の向上のために、パッシベーション膜１１１にクラックが生じるのを抑制または防止できる構造が望まれる。
【００９２】
パッシベーション膜１１１の強度は、厚みを厚くするほど強くなるため、パッシベーション膜１１１におけるクラックの発生を抑制するためにパッシベーション膜１１１の厚みを厚くすることが考えられる。
【００９３】
図２３は、第２の比較例の半導体チップ（半導体装置）ＣＰ２０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。
【００９４】
図２３に示される第２の比較例の半導体チップＣＰ２０１は、上記第１の比較例の半導体チップＣＰ１０１において、パッシベーション膜１１１の厚みを厚くしたものに対応する。すなわち、第１の比較例の半導体チップＣＰ１０１では、パッシベーション膜１１１の厚みをパッドＰＤ１０１の厚みよりも薄くしていたが、図２３に示される第２の比較例の半導体チップＣＰ２０１では、パッシベーション膜１１１の厚みをパッドＰＤ１０１の厚みよりも厚くしている。
【００９５】
図１９に示される第１の比較例の半導体チップＣＰ１０１に比べて、図２３に示される第２の比較例の半導体チップＣＰ２０１は、パッシベーション膜１１１の厚みを厚くしたことにより、図２２に参照して説明したようなパッシベーション膜１１１のクラック１５３，１５５の発生を抑制している。
【００９６】
しかしながら、パッシベーション膜１１１の厚みを厚くすると、バンプ電極ＢＰ２０１の上面の段差Ｓ１が大きくなってしまう。第１および第２の比較例の半導体チップＣＰ１０１，ＣＰ２０１および後述の第３の比較例の半導体チップＣＰ３０１において、バンプ電極ＢＰ１０１，ＢＰ２０１，ＢＰ３０１の上面が平坦ではなく、段差（窪み、凹凸）が生じているのは、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間に段差があり、この段差に起因して、金めっき膜１１３の上面に段差が生じてしまうためである。そして、第１の比較例の半導体チップＣＰ１０１よりも第２の比較例の半導体チップＣＰ２０１の方が、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間の段差が大きい分、バンプ電極の上面の段差Ｓ１も大きくなる。バンプ電極ＢＰ２０１の上面の段差Ｓ１が大きいほど、半導体チップＣＰ２０１のバンプ電極ＢＰ２０１とチップ搭載用基板のリード（上記リードＬＤ１０１に対応するもの）との接続が安定しにくくなる。また、バンプ電極の上面の段差Ｓ１が大きいと、接続時に、より大きな荷重が必要になるため、バンプ電極に印加される荷重が大きくなり、かえって上記パッシベーション膜１１１のクラック１５３，１５５を発生しやすくする可能性がある。
【００９７】
図２４は、第３の比較例の半導体チップ（半導体装置）ＣＰ３０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。図２５〜図２７は、第３の比較例の半導体チップＣＰ３０１の製造工程中の要部断面図である。
【００９８】
図２４に示される第３の比較例の半導体チップ（半導体装置）ＣＰ３０１では、第２の比較例の半導体チップＣＰ２０１のように厚く形成しているが、この厚いパッシベーション膜１１１の上面を平坦化している。
【００９９】
図２４に示される第３の比較例の半導体チップＣＰ３０１を製造するには、図２５に示されるように、半導体基板の上部に形成された絶縁膜１０６上にパッドＰＤ１０１を形成してから、絶縁膜１０６上に、パッドＰＤ１０１を覆うように、パッドＰＤ１０１よりも厚いパッシベーション膜１１１を形成する。次に、図２６に示されるように、ＣＭＰでパッシベーション膜１１１の上面を平坦化する。次に、図２７に示されるように、パッシベーション膜１１１に開口部１１１ｂを形成して開口部１１１ｂの底部でアルミニウム膜１１０の上面を露出させる。その後、パッシベーション膜１１１の開口部１１１ｂから露出するパッドＰＤ１０１上にバンプ電極ＢＰ３０１を形成することで、図２４の構造を得ることができる。
【０１００】
図２４に示される第３の比較例の半導体チップＣＰ３０１では、パッシベーション膜１１１をＣＭＰ処理しているが、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間に段差があるため、それを反映してバンプ電極ＢＰ３０１の上面に段差Ｓ２が生じている（すなわちＳ２＞０となっている）。パッシベーション膜１１１をＣＭＰ処理した分、第３の比較例の半導体チップＣＰ３０１のバンプＢＰ３０１の上面における段差Ｓ２は、上記第２の比較例の半導体チップＣＰ２０１のバンプ２０１の上面における段差Ｓ１よりも小さくなる（Ｓ２＜Ｓ１）。しかしながら、半導体チップのバンプ電極とチップ搭載用基板のリード（上記リードＬＤ１０１に対応するもの）との接続をより安定させるためには、バンプ電極の上面における段差を無くす（すなわちＳ１，Ｓ２＝０とする）ことが好ましい。
【０１０１】
また、図２４に示される第３の比較例の半導体チップＣＰ３０１では、パッシベーション膜１１１をＣＭＰ処理した分、パッドＰＤ１０１の上面端部１５４からパッシベーション膜１１１の上面までの距離が、第２の比較例の半導体チップＣＰ２０１よりも短くなる。このため、第２の比較例の半導体チップＣＰ２０１に比べて、図２４に示される第３の比較例の半導体チップＣＰ３０１は、パッドＰＤ１０１の上面端部１５４を基点とした上記クラック１５３が生じやすくなってしまう。
【０１０２】
また、図２４に示される第３の比較例の半導体チップＣＰ３０１でも、パッドＰＤ１０１上にパッシベーション膜１１１が延在する構造であるため、バンプ電極ＢＰ３０１に荷重が印加されると、バンプ電極ＢＰ３０１とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１に上記クラック１５５が発生する可能性がある。
【０１０３】
このため、パッシベーション膜１１１における上記クラック１５３，１５５の発生を抑制でき、かつバンプ電極の上面における段差を無くせる構造が望まれる。
【０１０４】
図２８は、第４の比較例の半導体チップ（半導体装置）ＣＰ４０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。図２９〜図３１は、第４の比較例の半導体チップＣＰ４０１の製造工程中の要部断面図である。
【０１０５】
図２８に示される第４の比較例の半導体チップＣＰ４０１では、パッシベーション膜１１１は、絶縁膜１０６上に、パッドＰＤ４０１に平面的に重ならないように形成されており、パッドＰＤ４０１の上面ＰＤ４０１ａとパッシベーション膜１１１の上面１１１ａとは、連続的な平坦な面を形成している。そして、パッドＰＤ４０１の上面の一部上にバンプ電極ＢＰ４０１が形成されている。このバンプ電極ＢＰ４０１は、パッドＰＤ４０１に平面的に内包されるように、パッドＰＤ４０１の平面寸法よりも小さく形成されている。このため、バンプ電極ＢＰ４０１の下面（すなわちＵＢＭ膜１１２の下面）は、パッドＰＤ４０１の上面ＰＤ４０１ａ（すなわちアルミニウム膜１１０の上面）にのみ接しており、パッシベーション膜１１１の上面１１１ａとは接しておらず、パッドＰＤ４０１の上面ＰＤ４０１ａの一部（周辺部）は、バンプ電極ＢＰ４０１で覆われずに露出されている。
【０１０６】
第４の比較例の半導体チップＣＰ４０１は、次のようにして形成することができる。本実施の形態とほぼ同様の工程を行って、本実施の形態の上記図１２に対応する図２９の構造が得られる。図２９では、パッシベーション膜１１１の上面１１１ａおよびパッドＰＤ４０１の上面ＰＤ４０１ａは平坦化されている。
【０１０７】
次に、図３０に示されるように、パッドＰＤ４０１の上面上を含むパッシベーション膜１１１の上面全面に、ＵＢＭ膜１１２を形成する。それから、開口部ＲＰ４０２ａを有するフォトレジスト膜ＲＰ４０２をＵＢＭ膜１１２上に形成する。この際、パッドＰＤ４０１の一部のみの上部を開口するように、フォトレジスト膜ＲＰ４０２に開口部ＲＰ４０２ａが形成されている。すなわち、パッドＰＤ４０１が、フォトレジスト膜ＲＰ４０２の開口部ＲＰ４０２ａを平面的に内包している。
【０１０８】
次に、ＵＢＭ膜１１２を電極とした電解（電界）めっき法を使用することにより、フォトレジスト膜ＲＰ４０２の開口部ＲＰ４０２ａ内を埋め込むように金めっき膜１１３を形成する。
【０１０９】
次に、図３１に示されるように、フォトレジスト膜ＲＰ４０２を除去する。これにより、フォトレジスト膜ＲＰ４０２の下に位置していたＵＢＭ膜１１２が露出する。
【０１１０】
その後、金めっき膜１１３をエッチングマスクとして、露出したＵＢＭ膜１１２（すなわち金めっき膜１１３で覆われていないＵＢＭ膜１１２）をエッチングにより除去することで、ＵＢＭ膜１１２およびその上の金めっき膜１１３よりなるバンプ電極ＢＰ４０１が、パッドＰＤ４０１上に形成されて、図２８の構造が得られる。
【０１１１】
図２８に示される第４の比較例の半導体チップＣＰ４０１では、パッドＰＤ４０１の平坦な上面ＰＤ４０１ａ上にバンプ電極が形成されているので、バンプ電極ＢＰ４０１の上面を平坦にすることができる。更に、パッシベーション膜１１１は、パッドＰＤ４０１に平面的に重ならないように形成されており、パッドＰＤ４０１の上面ＰＤ４０１ａはパッシベーション膜１１１で覆われていない。このため、パッシベーション膜１１１の上記クラック１５３,１５５を抑制または防止することができる。
【０１１２】
しかしながら、図２８に示される第４の比較例の半導体チップＣＰ４０１では、次のような課題があることが、本発明者の検討により分かった。
【０１１３】
上述のように、図３１の構造が得られた後、金めっき膜１１３をエッチングマスクとしてＵＢＭ膜１１２をエッチングする。この際、ＵＢＭ膜１１２のエッチング不足でパッシベーション膜１１１上にＵＢＭ膜１１２が残存すると、バンプ電極ＢＰ４０１間のショートを招く可能性があるため、ＵＢＭ膜１１２はオーバーエッチング気味にエッチングする必要がある。このため、金めっき膜１１３で覆われていない領域のＵＢＭ膜１１２がエッチングにより除去されると、下地のパッドＰＤ４０１の上面（すなわちアルミニウム膜１１０の上面）が露出され、これもエッチングされてしまう可能性がある。バンプ電極ＢＰ４０１で覆われていない領域のパッドＰＤ４０１の上面（すなわちアルミニウム膜１１０の上面）がエッチングされると、断線不良、バンプはがれや耐湿性が低下するなど、半導体チップ（半導体装置）の信頼性が低下する可能性がある。半導体チップの信頼性向上のためには、ＵＢＭ膜１１２のエッチング時に、パッド電極を構成するアルミニウム膜がエッチングされない構造とすることが必要である。
【０１１４】
図３２は、本実施の形態の半導体チップＣＰ１をボンディングする場合の説明図であり、上記第１の比較例の図２２に対応するものである。なお、図３２には、上記保護膜１４の形成を省略した場合が図示されているが、保護膜１４を形成した場合も同様に考えることができる。また、図面の簡略化のために、図３２では、絶縁膜６よりも下の構造とプラグ８の図示を省略している。
【０１１５】
図３２に示されるように、半導体チップＣＰ１のバンプ電極ＢＰ１をチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子）ＬＤ１に接続するが、この際、バンプ電極ＢＰ１に荷重（圧力）が印加される。すなわち、図３２で矢印５１で示される方向の荷重（圧力）が、リードＬＤ１を介してバンプ電極ＢＰ１に印加される。バンプ電極ＢＰ１に荷重（圧力）が印加されると、バンプ電極ＢＰ１の下に位置するパッドＰＤ１には、横方向に変形しようとする応力が発生する。すなわち、パッドＰＤ１において、図３２で矢印５２で示される方向に変形しようとする応力が発生する。
【０１１６】
上述したように、上記第１、第２および第３の比較例の半導体チップＣＰ１０１，２０１，３０１では、パッド１０１を覆うようにパッシベーション膜１１１が形成されているため、バンプ電極に荷重が印加されることでパッドＰＤ１に横方向の応力が発生すると、パッドＰＤ１０１の上面端部（角部）１５４を基点としてパッシベーション膜１１１にクラック１５３が発生しやすい。また、パッドＰＤ１０１上にパッシベーション膜１１１が乗り上げた構造であるため、バンプ電極に荷重が印加されると、バンプ電極とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１にクラック１５５が発生する可能性がある。
【０１１７】
それに対して、本実施の半導体チップ（半導体装置）ＣＰ１では、絶縁膜１１は、絶縁膜６上に、パッドＰＤ１に平面的に重ならないように形成されている。すなわち、パッドＰＤ１の側面が絶縁膜１１で覆われているが、パッドＰＤ１の上面ＰＤ１ａは、絶縁膜１１で覆われていない。換言すれば、絶縁膜１１は、角部（パッドＰＤ１の上面端部５４）を越えてパッドＰＤ１の上面ＰＤ１ａ上に延在してはいない。このため、バンプＢＰ１に荷重（圧力）が印加されることで、たとえパッドＰＤ１において、図３２で矢印５２で示される方向に変形しようとする応力が発生したとしても、パッドＰＤ１の応力を絶縁膜１１の側面で受けることができ、パッドＰＤ１の上面端部（角部）５４は、絶縁膜１１のクラックの基点にはなりにくいため、絶縁膜１１にクラック（上記クラック１５３に相当するもの）が発生するのを抑制または防止することができる。また、本実施の形態では、パッドＰＤ１の上面ＰＤ１ａ上に絶縁膜１１が存在せず、パッドＰＤ１とバンプ電極ＢＰ１との間に絶縁膜１１は挟まれていないため、バンプＢＰ１に荷重（圧力）が印加されても、絶縁膜１１に上記クラック１５５に相当するものが発生するのを防止することができる。
【０１１８】
従って、絶縁膜１１のクラックによって引き起こされ得るパッドＰＤ１の剥離を防止でき、バンプ電極の接続強度を高めて、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。絶縁膜１１にクラックが発生するのを抑制または防止できるため、半導体チップＣＰ１の耐湿性を向上させ、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。
【０１１９】
また、本実施の形態の半導体チップＣＰ１では、バンプ電極ＢＰ１は、パッドＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとで形成される平坦な面ＦＳ１上に形成されている。そして、バンプ電極ＢＰ１の下面が、パッドＰＤ１の上面ＰＤ１ａ全面と絶縁膜１１の上面１１ａの一部とに接するようにしている。バンプ電極ＢＰ１は平坦な面ＦＳ１上に形成されているため、バンプ電極ＢＰ１の下面（ＵＢＭ膜１２の下面）は平坦であり、それによって、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦とすることができる。本実施の形態では、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦面とすることで、半導体チップＣＰ１のバンプ電極ＢＰ１とチップ搭載用基板のリード（上記リードＬＤ１に対応するもの）との接続を安定させることができる。これにより、半導体チップＣＰ１のバンプ電極ＢＰ１の接続信頼性を向上させることができる。
【０１２０】
また、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦面としたことで、大きな荷重を印加しなくとも、半導体チップＣＰ１のバンプ電極ＢＰ１とチップ搭載用基板のリード（上記リードＬＤ１に対応するもの）とを接続することができるようになる。接続時にバンプ電極ＢＰ１に印加される荷重を抑制できるため、絶縁膜１１にクラックが発生するのを、更に抑制することができる。
【０１２１】
更に、本実施の形態では、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は、パッドＰＤ１の上面ＰＤ１ａ全面（すなわちアルミニウム膜１０の上面全面）と絶縁膜１１の上面１１ａの一部とに接している。これは、バンプ電極ＢＰ１の下面ＢＰ１ｂが、パッドＰＤ１の上面ＰＤ１ａを平面的に内包しているためである。パッドＰＤ１の上面ＰＤ１の全面上にバンプ電極ＢＰ１が存在するため、上記図１７から上記図１８にかけて行うＵＢＭ膜１２のエッチング工程で、パッドＰＤ１の上面（すなわちアルミニウム膜１０の上面）がエッチングされるのを防止することができる。これにより、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。
【０１２２】
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた半導体装置（半導体パッケージ）ＰＫＧ１およびその製造方法（製造工程）について、図面を参照して説明する。
【０１２３】
図３３は、本実施の形態の半導体装置ＰＫＧ１の断面図（側面断面図）である。図３４は、半導体装置ＰＫＧ１で使用されているテープキャリア６１の平面図（上面図）である。なお、図３３の断面位置は、図３４のＢ−Ｂ線の断面に相当するものである。
【０１２４】
本実施の形態は、配線パターンが形成された絶縁フィルムからなるテープキャリア（フィルムキャリア、テープ基板、フィルム基板）に半導体チップＣＰ１を実装（搭載）したＴＣＰ（Tape Carrier Package）形態の半導体装置に本発明を適用したものである。ＴＣＰは、例えば液晶表示装置のＬＣＤ（Liquid Crystal Display）パネルなどに実装されて使用される。
【０１２５】
図３３に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧ１は、ＴＣＰまたはＴＣＰ形態の半導体装置であり、半導体チップＣＰ１をテープキャリア（フィルムキャリア、テープ基板、フィルム基板、フレキシブル配線基板、配線基板）６１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、テープキャリア６１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。
【０１２６】
テープキャリア６１は、例えばポリイミドなどからなる絶縁性のベースフィルム（絶縁フィルム、絶縁性の基材層）６２と、ベースフィルム６２の表面上に、接着材層（図示せず）を介して形成（接着）された複数の配線（配線パターン、導体パターン）６３とを有している。この複数の配線６３は、ベースフィルム６２（絶縁性の基材層）に接着材層を介して接着された導体層（のパターン）からなる。
【０１２７】
ベースフィルム６２は、可撓性で軟らかく、折り曲げが可能である。ベースフィルム６２の両サイドには、テープキャリア６１を送るために使用されるスプロケットホール（図示せず）を形成することもできる。配線６３の保護や絶縁のために、テープキャリア６１の表面上に、配線６３を覆うようにソルダレジスト層（図示せず）を形成することもできる。また、ベースフィルム６２には、半導体チップＣＰ１を搭載するための領域にデバイスホール（開口部）６４が形成されている。各配線６３の一方の端部であるインナリード部（導体部）６３ａは、デバイスホール６４で空中に飛び出した状態で露出され、そこに半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続されている。
【０１２８】
半導体チップＣＰ１には複数のバンプ電極ＢＰ１が設けられ、デバイスホール６４には複数のインナリード部６３ａが配置されており、各バンプ電極ＢＰ１が、それに対応するインナリード部６３ａにそれぞれ接続されている。
【０１２９】
ここで、テープキャリア６１に形成された配線６３（導体パターン）のうち、半導体チップＣＰ１のバンプ電極ＢＰ１に接続する部分を、インナリード部６３ａと呼ぶ。インナリード部６３ａは、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続するための導体部とみなすことができる。
【０１３０】
配線６３のインナリード部６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との接続部などが封止樹脂部６５で覆われて保護されている。配線６３の入力側のアウタリード部（外部接続用端子、インナリード部６３ａとは逆側の端部）６６ａおよび出力側のアウタリード部（外部接続用端子、インナリード部６３ａとは逆側の端部）６６ｂは、ベースフィルム６２に裏打ちされた状態で（ソルダレジスト層から）露出され、外部回路（例えばＬＣＤパネル）などに接続するために使用される。
【０１３１】
このように、本実施の形態の半導体装置ＰＫＧ１は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）とを備え、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）の導体部（ここではインナリード部６３ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置である。
【０１３２】
次に、本実施の形態の半導体装置ＰＫＧ１の製造工程について説明する。
【０１３３】
図３５、図３８および図３９は、本実施の形態の半導体装置ＰＫＧ１の製造工程を示す断面図（要部断面図）である。図３６および図３７は、半導体チップＣＰ１の切断工程を示す断面図（要部断面図）である。なお、図３５、図３８および図３９の断面図には、上記図３３にほぼ対応する位置の断面が示されている。
【０１３４】
半導体装置ＰＫＧ１を製造するには、まず、図３５に示されるように、テープキャリア（フィルムキャリア、フレキシブル配線基板）６１を準備する。テープキャリア６１は、例えば次にようにして製造することができる。
【０１３５】
まず、種々の孔（デバイスホール６４を含む）が打ち抜きなどにより必要に応じて形成されたベースフィルム６２の一方の主面上に、接着材層を形成（塗布）し、この接着材層を介してベースフィルム６２に銅箔などの導電体層を貼り付けてから、この導電体層をエッチングなどによりパターニングする。パターニングされた導電体層により、テープキャリア６１の配線６３（インナリード部６３ａおよびアウタリード部６６ａ，６６ｂを含む）が形成される。その後、必要に応じて配線６３の表面にめっき層を形成してから、ベースフィルム６２の表面に配線６３を部分的に覆い、インナリード部６３ａおよびアウタリード部６６ａ，６６ｂが露出するようにソルダレジスト層（図示せず）を形成する。このようにして、テープキャリア６１を形成することができる。
【０１３６】
また、半導体チップＣＰ１を準備する。半導体チップＣＰ１を準備するには、上記実施の形態１で図３〜図１８を参照して説明したようにしてバンプ電極ＢＰ１形成工程まで行った後、必要に応じて半導体基板ＳＷ１の裏面研削を行ってから、図３６に示されるように、半導体基板ＳＷ１の裏面（バンプＢＰ１形成側の主面とは反対側の主面）をダイシングテープ６８に貼り付ける。それから、図３７に示されるように、半導体基板ＳＷ１を切断（ダイシング）して、各半導体チップＣＰ１に分離する。各半導体チップＣＰ１をダイシングテープ６８からピックアップして、後述するテープキャリア６１への半導体チップＣＰ１の搭載工程を行うことができる。半導体チップＣＰ１の準備工程は、テープキャリア６１の準備工程よりも後に行っても、前に行っても、あるいは同時に行ってもよい。
【０１３７】
半導体チップＣＰ１を搭載するための基板であるテープキャリア６１と、バンプ電極ＢＰ１を有する半導体チップＣＰ１とを準備した後、図３８に示されるように、テープキャリア６１の所定の位置（デバイスホール６４のインナリード部６３ａ）に半導体チップＣＰ１を搭載（ダイボンディング、インナリードボンディング）する。テープキャリア６１に半導体チップＣＰ１をボンディングする際には、配線６３のインナリード部６３ａに、半導体チップＣＰ１のバンプ電極ＢＰ１が、熱圧着または超音波ボンディングにより接合され、電気的に接続される。
【０１３８】
インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を熱圧着する場合には、熱および荷重を加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａに接続する。また、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を超音波ボンディングする場合には、熱および荷重と更に超音波振動（超音波）も加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａに接続する。
【０１３９】
このようにして、半導体チップＣＰ１をテープキャリア６１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａ（導体部）に電気的に接続することができる。
【０１４０】
次に、図３９に示されるように、封止樹脂部６５を形成する。封止樹脂部６５は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部６５は、ポッティング法あるいは金型を用いた成型法などを用いて形成することができる。テープキャリア６１のインナリード６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１の接続部などが封止樹脂部６５で覆われて保護される。封止樹脂部６５により、テープキャリア６１と半導体チップＣＰ１の接続が強固になり、インナリード部６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との電気的接続の信頼性が向上する。その後、必要に応じてマーキングや検査工程などが行われた後、テープキャリア６１を所定の位置で切断して、各個片の半導体装置ＰＫＧ１（ＴＣＰ形態の半導体装置）に分割（分離）する。このようにして、上記図３３の半導体装置ＰＫＧ１が製造される。
【０１４１】
本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続するが、この際、上記図３２を参照して説明したように、バンプ電極ＢＰ１に荷重が印加される。なお、本実施の形態では、テープキャリア６１のインナリード６３ａが、上記図３２のリードＬＤ１に対応する。このバンプ電極への荷重の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。
【０１４２】
しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ１の信頼性を向上させることができる。
【０１４３】
また、半導体チップＣＰ１においては、バンプ電極ＢＰ１の上面（すなわちインナリード６３ａとの接続面）を平坦にしているので、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続した際に、半導体チップＣＰ１のバンプ電極ＢＰ１とテープキャリア６１のインナリード６３ａとの接続を安定させることができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１とテープキャリア６１のインナリード６３ａとの接続信頼性を向上させることができ、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ１の信頼性を向上させることができる。
【０１４４】
また、インナリード部６３ａに半導体チップのバンプ電極を接続する際に、熱および荷重を印加する場合（熱圧着の場合）に比べて、更に超音波振動も印加する場合（超音波ボンディング）の方が、パッシベーション膜の上記クラック１５３，１５５が超音波振動によって促進され、発生しやすくなる。本実施の形態では、上記実施の形態１で説明したような構造の半導体チップＣＰ１を用いることで、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、熱および荷重だけでなく、更に超音波振動が印加された場合であっても、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態は、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、超音波振動（超音波）も印加する場合に適用すれば、その効果は極めて大きい。
【０１４５】
（実施の形態３）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた他の形態の半導体装置（半導体パッケージ）ＰＫＧ２およびその製造方法（製造工程）について、図面を参照して説明する。
【０１４６】
図４０は、本実施の形態の半導体装置ＰＫＧ２の断面図（側面断面図）である。
【０１４７】
本実施の形態は、配線パターンが形成された絶縁フィルムからなるテープ基板（テープキャリア、フィルムキャリア、フィルム基板）に半導体チップＣＰ１を実装（搭載）したＣＯＦ（Chip On Film）形態の半導体装置に本発明を適用したものである。
【０１４８】
図４０に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧ２は、ＣＯＦ形態の半導体装置であり、半導体チップＣＰ１をテープ基板（テープキャリア、フィルムキャリア、フィルム基板、フレキシブル配線基板、配線基板）７１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、テープ基板７１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。
【０１４９】
テープ基板７１は、例えばポリイミドなどからなる絶縁性のベースフィルム（絶縁フィルム、絶縁性の基材層）７２と、ベースフィルム７２の表面上に、接着材層（図示せず）を介して形成（接着）された複数の配線（配線パターン、導体パターン）７３とを有している。この複数の配線７３は、ベースフィルム７２（絶縁性の基材層）に接着材層を介して接着された導体層（のパターン）からなる。
【０１５０】
ベースフィルム７２は、可撓性で軟らかく、折り曲げが可能である。ベースフィルム７２の両サイドには、テープ基板７１を送るために使用されるスプロケットホール（図示せず）を形成することもできる。配線７３の保護や絶縁のために、テープ基板７１の表面上に、配線７３を覆うようにソルダレジスト層（図示せず）を形成することもできる。インナリード部（導体部）７３ａは、このソルダレジスト層から露出されている。
【０１５１】
ここで、テープ基板７１に形成された配線７３（導体パターン）のうち、半導体チップＣＰ１のバンプ電極ＢＰ１に接続する部分を、インナリード部７３ａと呼ぶ。インナリード部７３ａは、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続するための導体部とみなすことができる。
【０１５２】
上記実施の形態２では、ベースフィルム６２の半導体チップＣＰ１を搭載するための領域に上記デバイスホール６４を形成し、デバイスホール６４に飛び出した状態のインナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続していた。それに対して、本実施の形態では、ベースフィルム７２の半導体チップＣＰ１を搭載するための領域にデバイスホール（上記デバイスホール６４に相当するもの）を形成せずに、インナリード部７３ａがベースフィルム７２により裏打ちされた状態（インナリード部７３ａが接着材層を介してベースフィルム７２上に形成された状態）とし、このインナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続している。
【０１５３】
半導体チップＣＰ１には複数のバンプ電極ＢＰ１が設けられ、テープ基板７１には複数のインナリード部７３ａが配置されており、各バンプ電極ＢＰ１が、それに対応するインナリード部７３ａにそれぞれ接続されている。
【０１５４】
半導体チップＣＰ１の表面（バンプＢＰ１形成側の主面）とテープ基板７１の上面（半導体チップＣＰ１搭載側の主面）との間にはアンダーフィル樹脂（封止樹脂部）７５が充填されている。アンダーフィル樹脂７５によって、テープ基板７１のインナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との接続部が覆われて保護される。
【０１５５】
また、上記アウタリード部６６ａ，６６ｂと同様のアウタリード部が、テープ基板７１の配線７３によって形成されている。
【０１５６】
このように、本実施の形態の半導体装置ＰＫＧ２は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）とを備え、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）の導体部（ここではインナリード部７３ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置である。
【０１５７】
次に、本実施の形態の半導体装置ＰＫＧ２の製造工程について説明する。
【０１５８】
半導体装置ＰＫＧ２を製造するには、まず、図４１に示されるように、テープ基板７１を準備する。テープ基板７１は、デバイスホール６４を形成しないこと以外は、上記テープキャリア６１とほぼ同様にして製造することができる。
【０１５９】
また、上記実施の形態２と同様にして半導体チップＣＰ１を準備する。半導体チップＣＰ１の準備工程は、テープ基板７１の準備工程よりも後に行っても、前に行っても、あるいは同時に行ってもよい。
【０１６０】
半導体チップＣＰ１を搭載するための基板であるテープ基板７１と、バンプ電極ＢＰ１を有する半導体チップＣＰ１とを準備した後、図４２に示されるように、テープ基板７１の所定の位置（インナリード部７３ａ）に半導体チップＣＰ１を搭載（ダイボンディング、インナリードボンディング）する。テープ基板７１に半導体チップＣＰ１をボンディングする際には、インナリード部７３ａに、半導体チップＣＰ１のバンプ電極ＢＰ１が、熱圧着または超音波ボンディングにより接合され、電気的に接続される。
【０１６１】
インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を熱圧着する場合には、熱および荷重を加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する。また、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を超音波ボンディングする場合には、熱および荷重と更に超音波振動（超音波）も加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する。
【０１６２】
このようにして、半導体チップＣＰ１をテープ基板７１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａ（導体部）に電気的に接続することができる。
【０１６３】
次に、図４３に示されるように、アンダーフィル樹脂７５を形成する。アンダーフィル樹脂７５は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。アンダーフィル樹脂７５は、半導体チップＣＰ１の表面（バンプＢＰ１形成側の主面）とテープ基板７１の上面（半導体チップＣＰ１搭載側の主面）との間に樹脂材料を充填し、これを硬化することで形成することができる。テープ基板７１のインナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１の接続部がアンダーフィル樹脂７５で覆われて保護される。アンダーフィル樹脂７５により、テープ基板７１と半導体チップＣＰ１の接続が強固になり、インナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との電気的接続の信頼性が向上する。その後、必要に応じてマーキングや検査工程などが行われた後、テープ基板７１を所定の位置で切断して、各個片の半導体装置ＰＫＧ２に分割（分離）する。このようにして、上記図４０の半導体装置ＰＫＧ２が製造される。
【０１６４】
本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続するが、この際、上記図３２を参照して説明したように、バンプ電極ＢＰ１に荷重が印加される。なお、本実施の形態では、テープ基板７１のインナリード部７３ａが、上記図３２のリードＬＤ１に対応する。このバンプ電極への荷重の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。
【０１６５】
しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ２の信頼性を向上させることができる。
【０１６６】
また、半導体チップＣＰ１においては、バンプ電極ＢＰ１の上面（すなわちインナリード部７３ａとの接続面）を平坦にしているので、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続した際に、半導体チップＣＰ１のバンプ電極ＢＰ１とテープ基板７１のインナリード部７３ａとの接続を安定させることができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１とテープ基板７１のインナリード部７３ａとの接続信頼性を向上させることができ、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ２の信頼性を向上させることができる。
【０１６７】
また、上記実施の形態２では、デバイスホール６４に飛び出した状態のインナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続するため、直接インナリード部６３ａにボンディングツールを押し当てることができる。それに対して、本実施の形態では、インナリード部７３ａがベースフィルム７２により裏打ちされた状態（インナリード部７３ａがベースフィルム７２上に形成された状態）であるため、直接インナリード部６３ａにボンディングツールを押し当てることができない（ベースフィルム７２が介在してしまう）。このため、上記実施の形態２に比べて、本実施の形態の方が、インナリードボンディング時に加える荷重を大きくする必要があるため、半導体チップＣＰ１のバンプ電極ＢＰ１に印加される荷重も大きくなる。バンプ電極に印加される荷重が大きいほど、上記クラック１５３，１５５は発生しやすくなる。本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態のように、ベースフィルム７２により裏打ちされたインナリード部７３ａに半導体チップのバンプ電極を接続する場合に、上記実施の形態１のような半導体チップＣＰ１を適用すれば、その効果は極めて大きい。
【０１６８】
また、インナリード部７３ａに半導体チップのバンプ電極を接続する際に、熱および荷重を印加する場合（熱圧着の場合）に比べて、更に超音波振動も印加する場合（超音波ボンディング）の方が、パッシベーション膜の上記クラック１５３，１５５が超音波振動によって促進され、発生しやすくなる。本実施の形態では、上記実施の形態１で説明したような構造の半導体チップＣＰ１を用いることで、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、熱および荷重だけでなく、更に超音波振動が印加された場合であっても、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態は、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、超音波振動（超音波）も印加する場合に適用すれば、その効果は極めて大きい。
【０１６９】
（実施の形態４）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた更に他の形態の半導体装置（電子装置、半導体パッケージ）ＰＫＧ３およびその製造方法（製造工程）について、図面を参照して説明する。
【０１７０】
図４４は、本実施の形態の半導体装置ＰＫＧ３の断面図（側面断面図）である。
【０１７１】
本実施の形態は、ガラス基板に半導体チップＣＰ１を実装（搭載）したＣＯＧ（Chip On Glass）形態の半導体装置に本発明を適用したものである。
【０１７２】
図４４に示される本実施の形態の半導体装置ＰＫＧ３は、ＣＯＧ形態の半導体装置であり、半導体チップＣＰ１をガラス基板８１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、ガラス基板８１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。
【０１７３】
図４４に示されるように、ガラス基板８１にはガラス基板８２が搭載されており、これによりＬＣＤの表示部が形成されている。そして、ＬＣＤの表示部の近傍のガラス基板８１上には、半導体チップＣＰ１が搭載（実装）されている。本実施の形態では、半導体チップＣＰ１は、ＬＣＤドライバとして機能する半導体チップである。半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１上に形成された端子（電極、導体部）８１ａ（ＩＴＯ電極）とは異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）８３ａを介して接続されている。
【０１７４】
端子８１ａは、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続（電気的に接続）するための導体部とみなすことができる。また、フレキシブル配線基板（フレキシブルプリント基板）８４が、ガラス基板８１上に形成された端子（電極）８１ｂ（ＩＴＯ電極）に、異方性導電フィルム８３ｂを介して接続されている。
【０１７５】
ガラス基板８１上に搭載された半導体チップＣＨ１の複数のバンプ電極ＢＰ１のうち、出力用のバンプ電極は、異方性導電フィルム８３ａ、端子８１ａおよび端子８１ａに接続された導体パターンを介して、ＬＣＤの表示部に電気的に接続されている。また、ガラス基板８１上に搭載された半導体チップＣＨ１の複数のバンプ電極ＢＰ１のうち、入力用のバンプ電極は、異方性導電フィルム８３ａ，８３ｂ、端子８１ａ，８１ｂおよび端子８１ａ，８１ｂ間を接続する導体パターンを介して、フレキシブル配線基板８４に電気的に接続されている。
【０１７６】
このように、本実施の形態の半導体装置ＰＫＧ３は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）とを備え、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）の導体部（ここでは端子８１ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置または電子装置である。
【０１７７】
次に、本実施の形態の半導体装置（電子装置）ＰＫＧ３の製造工程について説明する。
【０１７８】
半導体装置ＰＫＧ３を製造するには、図４５に示されるように、半導体チップＣＰ１を搭載するための基板であるガラス基板８１を準備する。このガラス基板８１にはガラス基板８２が搭載されており、これによりＬＣＤの表示部が形成される。
【０１７９】
次に、図４６に示されるように、ガラス基板８１上に異方性導電フィルム８３ａを貼り付ける。異方性導電フィルム８３ａは、ガラス基板８１の上面において、半導体チップＣＰ１搭載予定領域に配置される。このため、異方性導電フィルム８３ａは、端子８１ａを覆うように、ガラス基板８１上に配置される。
【０１８０】
次に、半導体チップＣＰ１とガラス基板８１に形成されている端子８１ａとの位置合わせをして、半導体チップＣＰ１を異方性導電フィルム８３ａ上に搭載（仮圧着）する。これにより、半導体チップＣＰ１は、異方性導電フィルム８３ａを介してガラス基板８１上に配置される。
【０１８１】
次に、図４７に示されるように、半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１の端子８１ａとを異方性導電フィルム８３ａを介して接続する。具体的には、次のようにしてバンプ電極ＢＰ１と端子８１ａとが接続される。
【０１８２】
異方性導電フィルム８３ａは、熱硬化性樹脂に導電性を持つ微細な金属粒子（導電性粒子）を混ぜ合わせ、膜状に成型したフィルムである。この金属粒子（導電性粒子）は、例えば、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この状態で、半導体チップＣＰ１をガラス基板８１に実装する際、異方性導電フィルム８３ａは、ガラス基板８１の端子８１ａと半導体チップＣＰ１のバンプ電極ＢＰ１の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＰ１を加圧する（半導体チップＣＰ１をガラス基板８１側に押し付ける）と、異方性導電フィルム８３ａにおいて、バンプ電極ＢＰ１にあたる部位にだけ圧力（荷重）がかかる。この圧力により、異方性導電フィルム８３ａ内に分散している金属粒子（導電性粒子）が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、バンプ電極ＢＰ１と端子８１ａとの間において、金属粒子（導電性粒子）によって異方性導電フィルム８３ａに導電経路が形成される。圧力がかからなかった異方性導電フィルム８３ａの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極ＢＰ１間の絶縁性は保持される。このため、バンプ電極ＢＰ１間の間隔が狭くても、短絡を起こさずに、半導体チップＣＰ１をガラス基板８１に実装することができる。
【０１８３】
このようにして、半導体チップＣＰ１をガラス基板８１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａ（導体部）に電気的に接続することができる。
【０１８４】
次に、上記図４４に示されるように、ガラス基板８１とフレキシブル配線基板８４を異方性導電フィルム８３ｂによって接続する。
【０１８５】
図４８は、ＬＣＤ（液晶表示装置９１）の全体構成を示した説明図である。図４８に示されるように、ガラス基板上にＬＣＤの表示部９２が形成されており、この表示部９２に画像が表示される。表示部９２の近傍のガラス基板上にはＬＣＤドライバとしての半導体チップＣＰ１が搭載されている。半導体チップＣＰ１の近傍にはフレキシブル配線基板８４が搭載されており、フレキシブル配線基板８４とＬＣＤの表示部９２の間にドライバである半導体チップＣＰ１が搭載されている。このようにして、半導体チップＣＰ１をガラス基板上に搭載することができる。以上のようにして、液晶表示装置９１にＬＣＤドライバとしての半導体チップＣＰ１を実装することができる。
【０１８６】
本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａに異方性導電フィルム８３ａを介して接続するが、この際、バンプ電極ＢＰ１に荷重（圧力）が印加される。このバンプ電極への荷重（圧力）の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。
【０１８７】
しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａに異方性導電フィルム８３ａを介して接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ３の信頼性を向上させることができる。
【０１８８】
また、上記第１〜第３の比較例の半導体チップＣＰ１０１，ＣＰ２０１，ＣＰ３０１のようにバンプ電極ＢＰ１０１の上面に段差（窪み）があると、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）により形成される導電経路が安定しづらい。それに対して、本実施の形態で使用した半導体チップＣＰ１は、バンプ電極ＢＰ１の上面（すなわち異方性導電フィルム８３ａを介して端子８１ａに対向する面）が平坦である。このため、バンプ電極ＢＰ１の上面からなる平坦面と端子８１ａの上面からなる平坦面との間に、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）によって導電経路が形成されることになる。平坦面の間に、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）によって導電経路が形成されるので、バンプ電極ＢＰ１と端子８１ａとの間の導電経路が安定し、半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１の端子８１ａとの間の接続信頼性（異方性導電フィルム８３ａを介した接続信頼性）を向上させることができる。従って、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ３の信頼性を向上させることができる。
【０１８９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９０】
本発明は、バンプ電極を有する半導体装置およびその製造方法や、バンプ電極を有する半導体チップを基板に搭載した半導体装置およびその製造方法に適用して有効である。
【図面の簡単な説明】
【０１９１】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の要部平面図である。
【図３】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】第１の比較例の半導体チップの要部断面図である。
【図２０】第１の比較例の半導体チップの製造工程中の要部断面図である。
【図２１】図２０に続く第１の比較例の半導体チップの製造工程中の要部断面図である。
【図２２】第１の比較例の半導体チップにおける課題を説明するための説明図である。
【図２３】第２の比較例の半導体チップの要部断面図である。
【図２４】第３の比較例の半導体チップの要部断面図である。
【図２５】第３の比較例の半導体チップの製造工程中の要部断面図である。
【図２６】図２５に続く第３の比較例の半導体チップの製造工程中の要部断面図である。
【図２７】図２６に続く第３の比較例の半導体チップの製造工程中の要部断面図である。
【図２８】第４の比較例の半導体チップの要部断面図である。
【図２９】第４の比較例の半導体チップの製造工程中の要部断面図である。
【図３０】図２９に続く第４の比較例の半導体チップの製造工程中の要部断面図である。
【図３１】図３０に続く第４の比較例の半導体チップの製造工程中の要部断面図である。
【図３２】本発明の一実施の形態の半導体装置をボンディングする場合の説明図である。
【図３３】本発明の他の実施の形態である半導体装置の断面図である。
【図３４】図３３の半導体装置で使用されているテープキャリアの平面図である。
【図３５】図３３の半導体装置の製造工程中の断面図である。
【図３６】半導体チップの切断工程を示す断面図である。
【図３７】図３６に続く半導体チップの切断工程を示す断面図である。
【図３８】図３５に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【図４０】本発明の他の実施の形態である半導体装置の断面図である。
【図４１】図４０の半導体装置の製造工程中の断面図である。
【図４２】図４１に続く半導体装置の製造工程中の断面図である。
【図４３】図４２に続く半導体装置の製造工程中の断面図である。
【図４４】本発明の他の実施の形態である半導体装置の断面図である。
【図４５】図４４の半導体装置の製造工程中の断面図である。
【図４６】図４５に続く半導体装置の製造工程中の断面図である。
【図４７】図４６に続く半導体装置の製造工程中の断面図である。
【図４８】ＬＣＤ（液晶表示装置）の全体構成を示した説明図である。
【符号の説明】
【０１９２】
２，３ 絶縁膜
４ａ 配線溝
４ｂ スルーホール
５ａ 導電性バリア膜
５ｂ 主導体膜
６ 絶縁膜
７ スルーホール
８ プラグ
８ａ 導電性バリア膜
８ｂ 主導体膜
９，９ａ 窒化チタン膜
１０ アルミニウム膜
１１ 絶縁膜（パッシベーション膜）
１１ａ 上面
１２ ＵＢＭ膜
１３ 導電体膜
１３ａ 上面
１４ 保護膜
１４ａ 上面
１４ｂ 開口部
２１ 素子分離領域
２２ ｐ型ウエル
２３ ｎ型ウエル
２４ ゲート絶縁膜
２５ａ，２５ｂ ゲート電極
２６ ｎ−型半導体領域
２７ ｐ−型半導体領域
２８ サイドウォール
２９ ｎ＋型半導体領域
３０ ｐ＋型半導体領域
３１ 金属シリサイド層
３２ 絶縁膜
３３ コンタクトホール
３４ プラグ
３５ 絶縁膜
３６ 配線溝
３８，３９ 絶縁膜
４０ａ 配線溝
４０ｂ スルーホール
４１，４２ 絶縁膜
４４，４５ 絶縁膜
５１ 矢印
５２ 矢印
５４ 上面端部（角部）
６１ テープキャリア
６２ ベースフィルム
６３ 配線
６３ａ インナリード部
６４ デバイスホール
６５ 封止樹脂部
６６ａ，６６ｂ アウタリード部
６８ ダイシングテープ
７１ テープ基板
７２ ベースフィルム
７３ 配線
７３ａ インナリード部
７５ アンダーフィル樹脂
８１ ガラス基板
８１ａ，８１ｂ 端子
８２ ガラス基板
８３ａ，８３ｂ 異方性導電フィルム
８４ フレキシブル配線基板
９１ 液晶表示装置
９２ 表示部
１０６ 絶縁膜
１０９，１０９ａ 窒化チタン膜
１１０ アルミニウム膜
１１１ 絶縁膜（パッシベーション膜）
１１１ａ 上面
１１１ｂ 開口部
１１２ ＵＢＭ膜
１１３ 金めっき膜
１５１ 矢印
１５２ 矢印
１５３ クラック
１５４ 上面端部（角部）
１５５ クラック
ＢＰ１、ＢＰ１０１，ＢＰ２０１，ＢＰ３０１，ＢＰ４０１ バンプ電極
ＢＰ１ａ 上面
ＢＰ１ｂ 下面
ＣＰ１，ＣＰ１０１，ＣＰ２０１，ＣＰ３０１，ＣＰ４０１ 半導体チップ
ＦＳ１ 平坦な面
Ｈ１ 高さ
ＬＤ１，ＬＤ１０１ リード
ＬＰ１ 積層パターン
Ｍ１，Ｍ２，Ｍ３，Ｍ４，ＭＨ 配線
ＰＤ１，ＰＤ１０１，ＰＤ４０１ パッド
ＰＤ１ａ，ＰＤ４０１ａ 上面
ＰＤ１ｂ 側面
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３ 半導体装置
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ＲＰ１ フォトレジストパターン
ＲＰ２，ＲＰ４０２ フォトレジスト膜
ＲＰ２ａ，ＲＰ４０２ａ 開口部
Ｓ１ 段差
ＳＷ１ 半導体基板
Ｔ１，Ｔ２ 膜厚
Ｔ３，Ｔ４，Ｔ５ 厚み
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたパッド電極と、
前記第１絶縁膜上に、前記パッド電極に平面的に重ならないように形成された第２絶縁膜と、
前記パッド電極上に形成されたバンプ電極と、
を有し、
前記パッド電極の側面が前記第２絶縁膜で覆われ、
前記パッド電極の上面と前記第２絶縁膜の上面とが平坦な面を形成し、
前記バンプ電極は、前記平坦な面上に形成され、
前記バンプ電極の下面が、前記パッド電極の上面全面と前記第２絶縁膜の上面の一部とに接していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記バンプ電極の下面は、前記パッド電極の上面を平面的に内包していることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記パッド電極の上面と前記第２絶縁膜の上面とが同じ高さ位置にあることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記バンプ電極の下面および上面が、それぞれ平坦であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記バンプ電極は、金めっき膜と、前記金めっき膜と前記平坦な面との間に形成された第１導電体膜とを有していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記パッド電極は、アルミニウムを主成分とする第２導電体膜を有し、
前記パッド電極の上面は、前記第２導電体膜の上面により形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記バンプ電極が形成されていない領域の前記第２絶縁膜上に、樹脂膜が形成されており、
前記樹脂膜の上面の高さ位置は、前記バンプ電極の上面よりも低く、
前記樹脂膜は前記バンプ電極に接していないことを特徴とする半導体装置。
【請求項９】
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上にパッド電極を形成する工程、
（ｃ）前記第１絶縁膜上に、前記パッド電極を覆うように第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜を研磨して、前記第２絶縁膜の上面から前記パッド電極の上面を露出させる工程、
（ｅ）前記（ｄ）工程の後、前記パッド電極の上面および前記第２絶縁膜の上面上に、第１導電体膜を形成する工程、
（ｆ）前記第１導電体膜上に、前記パッド電極を平面的に内包する開口部を有するレジストパターンを形成する工程、
（ｇ）前記レジストパターンの前記開口部内を埋めるように、バンプ電極用のめっき膜を形成する工程、
（ｈ）前記（ｇ）工程の後、前記レジストパターンを除去する工程、
（ｉ）前記めっき膜で覆われていない領域の前記第１導電体膜を除去する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
バンプ電極を有する半導体チップと、前記半導体チップを搭載する基板とを備え、前記基板の導体部に前記半導体チップの前記バンプ電極が電気的に接続された半導体装置であって、
前記半導体チップは、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたパッド電極と、
前記第１絶縁膜上に、前記パッド電極に平面的に重ならないように形成された第２絶縁膜と、
前記パッド電極上に形成された前記バンプ電極と、
を有し、
前記半導体チップでは、
前記パッド電極の側面が前記第２絶縁膜で覆われ、
前記パッド電極の上面と前記第２絶縁膜の上面とが平坦な面を形成し、
前記バンプ電極は、前記平坦な面上に形成され、
前記バンプ電極の下面が、前記パッド電極の上面全面と前記第２絶縁膜の上面の一部とに接していることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記半導体チップでは、前記バンプ電極の下面は、前記パッド電極の上面を平面的に内包していることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体チップでは、
前記バンプ電極は、金めっき膜と、前記金めっき膜と前記平坦な面との間に形成された第１導電体膜とを有していることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記半導体チップでは、
前記パッド電極は、アルミニウムを主成分とする第２導電体膜を有し、
前記パッド電極の上面は、前記第２導電体膜の上面により形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記半導体チップでは、前記第２絶縁膜は窒化シリコン膜であることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記半導体チップでは、
前記バンプ電極が形成されていない領域の前記第２絶縁膜上に、樹脂膜が形成されており、
前記樹脂膜の上面の高さ位置は、前記バンプ電極の上面よりも低く、
前記樹脂膜は前記バンプ電極に接していないことを特徴とする半導体装置。
【請求項１６】
請求項１１記載の半導体装置において、
異方性導電フィルムを介して、前記半導体チップの前記バンプ電極が前記基板の前記導体部に電気的に接続されていることを特徴とする半導体装置。
【請求項１７】
（ａ）バンプ電極を有する半導体チップを準備する工程、
（ｂ）前記半導体チップを搭載するための基板を準備する工程、
（ｃ）前記半導体チップを前記基板に搭載し、前記半導体チップの前記バンプ電極を前記基板の導体部に電気的に接続する工程、
を有する半導体装置の製造方法であって、
前記（ａ）工程で準備された前記半導体チップは、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたパッド電極と、
前記第１絶縁膜上に、前記パッド電極に平面的に重ならないように形成された第２絶縁膜と、
前記パッド電極上に形成された前記バンプ電極と、
を有し、
前記パッド電極の側面が前記第２絶縁膜で覆われ、
前記パッド電極の上面と前記第２絶縁膜の上面とが平坦な面を形成し、
前記バンプ電極は、前記平坦な面上に形成され、
前記バンプ電極の下面が、前記パッド電極の上面全面と前記第２絶縁膜の上面の一部とに接していることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ａ）工程で準備された前記半導体チップでは、
前記バンプ電極の下面および上面がそれぞれ平坦であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｃ）工程では、
熱および荷重を加えて、前記半導体チップの前記バンプ電極を前記基板の導体部に接続することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｃ）工程では、
更に超音波振動を加えて、前記半導体チップの前記バンプ電極を前記基板の導体部に接続することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８記載の半導体装置の製造方法において、
前記（ｃ）工程では、
異方性導電フィルムを介して、前記半導体チップの前記バンプ電極を前記基板の導体部に電気的に接続することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板上に前記第１絶縁膜を形成する工程、
（ａ２）前記第１絶縁膜上に前記パッド電極を形成する工程、
（ａ３）前記第１絶縁膜上に、前記パッド電極を覆うように前記第２絶縁膜を形成する工程、
（ａ４）前記第２絶縁膜を研磨して、前記第２絶縁膜の上面から前記パッド電極の上面を露出させる工程、
（ａ５）前記（ａ４）工程の後、前記パッド電極の上面および前記第２絶縁膜の上面上に、第１導電体膜を形成する工程、
（ａ６）前記第１導電体膜上に、前記パッド電極を平面的に内包する開口部を有するレジストパターンを形成する工程、
（ａ７）前記レジストパターンの前記開口部内を埋めるように、前記バンプ電極用のめっき膜を形成する工程、
（ａ８）前記（ａ７）工程の後、前記レジストパターンを除去する工程、
（ａ９）前記めっき膜で覆われていない領域の前記第１導電体膜を除去する工程、
（ａ１０）前記半導体基板を切断する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたパッド電極と、
前記第１絶縁膜上に、前記パッド電極に平面的に重ならないように形成された第２絶縁膜と、
前記パッド電極上に形成されたバンプ電極と、
を有し、
前記パッド電極の側面が前記第２絶縁膜で覆われ、
前記パッド電極の上面と前記第２絶縁膜の上面とが平坦な面を形成し、
前記バンプ電極は、前記平坦な面上に形成され、
前記バンプ電極の下面が、前記パッド電極の上面全面と前記第２絶縁膜の上面の一部とに接していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記バンプ電極の下面は、前記パッド電極の上面を平面的に内包していることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記パッド電極の上面と前記第２絶縁膜の上面とが同じ高さ位置にあることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記バンプ電極の下面および上面が、それぞれ平坦であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記バンプ電極は、金めっき膜と、前記金めっき膜と前記平坦な面との間に形成された第１導電体膜とを有していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記パッド電極は、アルミニウムを主成分とする第２導電体膜を有し、
前記パッド電極の上面は、前記第２導電体膜の上面により形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記バンプ電極が形成されていない領域の前記第２絶縁膜上に、樹脂膜が形成されており、
前記樹脂膜の上面の高さ位置は、前記バンプ電極の上面よりも低く、
前記樹脂膜は前記バンプ電極に接していないことを特徴とする半導体装置。
【請求項９】
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上にパッド電極を形成する工程、
（ｃ）前記第１絶縁膜上に、前記パッド電極を覆うように第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜を研磨して、前記第２絶縁膜の上面から前記パッド電極の上面を露出させる工程、
（ｅ）前記（ｄ）工程の後、前記パッド電極の上面および前記第２絶縁膜の上面上に、第１導電体膜を形成する工程、
（ｆ）前記第１導電体膜上に、前記パッド電極を平面的に内包する開口部を有するレジストパターンを形成する工程、
（ｇ）前記レジストパターンの前記開口部内を埋めるように、バンプ電極用のめっき膜を形成する工程、
（ｈ）前記（ｇ）工程の後、前記レジストパターンを除去する工程、
（ｉ）前記めっき膜で覆われていない領域の前記第１導電体膜を除去する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
バンプ電極を有する半導体チップと、前記半導体チップを搭載する基板とを備え、前記基板の導体部に前記半導体チップの前記バンプ電極が電気的に接続された半導体装置であって、
前記半導体チップは、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたパッド電極と、
前記第１絶縁膜上に、前記パッド電極に平面的に重ならないように形成された第２絶縁膜と、
前記パッド電極上に形成された前記バンプ電極と、
を有し、
前記半導体チップでは、
前記パッド電極の側面が前記第２絶縁膜で覆われ、
前記パッド電極の上面と前記第２絶縁膜の上面とが平坦な面を形成し、
前記バンプ電極は、前記平坦な面上に形成され、
前記バンプ電極の下面が、前記パッド電極の上面全面と前記第２絶縁膜の上面の一部とに接していることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記半導体チップでは、前記バンプ電極の下面は、前記パッド電極の上面を平面的に内包していることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体チップでは、
前記バンプ電極は、金めっき膜と、前記金めっき膜と前記平坦な面との間に形成された第１導電体膜とを有していることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記半導体チップでは、
前記パッド電極は、アルミニウムを主成分とする第２導電体膜を有し、
前記パッド電極の上面は、前記第２導電体膜の上面により形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記半導体チップでは、前記第２絶縁膜は窒化シリコン膜であることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記半導体チップでは、
前記バンプ電極が形成されていない領域の前記第２絶縁膜上に、樹脂膜が形成されており、
前記樹脂膜の上面の高さ位置は、前記バンプ電極の上面よりも低く、
前記樹脂膜は前記バンプ電極に接していないことを特徴とする半導体装置。
【請求項１６】
請求項１１記載の半導体装置において、
異方性導電フィルムを介して、前記半導体チップの前記バンプ電極が前記基板の前記導体部に電気的に接続されていることを特徴とする半導体装置。
【請求項１７】
（ａ）バンプ電極を有する半導体チップを準備する工程、
（ｂ）前記半導体チップを搭載するための基板を準備する工程、
（ｃ）前記半導体チップを前記基板に搭載し、前記半導体チップの前記バンプ電極を前記基板の導体部に電気的に接続する工程、
を有する半導体装置の製造方法であって、
前記（ａ）工程で準備された前記半導体チップは、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたパッド電極と、
前記第１絶縁膜上に、前記パッド電極に平面的に重ならないように形成された第２絶縁膜と、
前記パッド電極上に形成された前記バンプ電極と、
を有し、
前記パッド電極の側面が前記第２絶縁膜で覆われ、
前記パッド電極の上面と前記第２絶縁膜の上面とが平坦な面を形成し、
前記バンプ電極は、前記平坦な面上に形成され、
前記バンプ電極の下面が、前記パッド電極の上面全面と前記第２絶縁膜の上面の一部とに接していることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ａ）工程で準備された前記半導体チップでは、
前記バンプ電極の下面および上面がそれぞれ平坦であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｃ）工程では、
熱および荷重を加えて、前記半導体チップの前記バンプ電極を前記基板の導体部に接続することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｃ）工程では、
更に超音波振動を加えて、前記半導体チップの前記バンプ電極を前記基板の導体部に接続することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８記載の半導体装置の製造方法において、
前記（ｃ）工程では、
異方性導電フィルムを介して、前記半導体チップの前記バンプ電極を前記基板の導体部に電気的に接続することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板上に前記第１絶縁膜を形成する工程、
（ａ２）前記第１絶縁膜上に前記パッド電極を形成する工程、
（ａ３）前記第１絶縁膜上に、前記パッド電極を覆うように前記第２絶縁膜を形成する工程、
（ａ４）前記第２絶縁膜を研磨して、前記第２絶縁膜の上面から前記パッド電極の上面を露出させる工程、
（ａ５）前記（ａ４）工程の後、前記パッド電極の上面および前記第２絶縁膜の上面上に、第１導電体膜を形成する工程、
（ａ６）前記第１導電体膜上に、前記パッド電極を平面的に内包する開口部を有するレジストパターンを形成する工程、
（ａ７）前記レジストパターンの前記開口部内を埋めるように、前記バンプ電極用のめっき膜を形成する工程、
（ａ８）前記（ａ７）工程の後、前記レジストパターンを除去する工程、
（ａ９）前記めっき膜で覆われていない領域の前記第１導電体膜を除去する工程、
（ａ１０）前記半導体基板を切断する工程、
を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【公開番号】特開２００９−２５２９９７（Ｐ２００９−２５２９９７Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９８８７４（Ｐ２００８−９８８７４）
【出願日】平成２０年４月７日（２００８．４．７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月７日（２００８．４．７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]