半導体装置および半導体装置の製造方法
【課題】ゲート電極とのコンタクトのためのコンタクトホール（第１コンタクトホール）の形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層３上に、開口２７を有するハードマスク２６を形成し、ハードマスク２６を利用してゲートトレンチ６を形成する。その後、ゲート電極の材料を、ゲートトレンチ６および開口２７に埋設する。その後、ハードマスク２６を除去する。そして、ボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０の形成後、エピタキシャル層３上に層間絶縁膜１１を積層する。そして、エッチングにより、ゲート電極８およびボディコンタクト領域１０それぞれとのコンタクトのための、ゲートコンタクトホール１３およびソースコンタクトホール１５を同時に形成する。
【解決手段】エピタキシャル層３上に、開口２７を有するハードマスク２６を形成し、ハードマスク２６を利用してゲートトレンチ６を形成する。その後、ゲート電極の材料を、ゲートトレンチ６および開口２７に埋設する。その後、ハードマスク２６を除去する。そして、ボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０の形成後、エピタキシャル層３上に層間絶縁膜１１を積層する。そして、エッチングにより、ゲート電極８およびボディコンタクト領域１０それぞれとのコンタクトのための、ゲートコンタクトホール１３およびソースコンタクトホール１５を同時に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
【０００３】
図５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００４】
半導体装置１０１は、Ｎ＋型のシリコンからなる基板１０２を備えている。基板１０２上には、シリコンからなるエピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ−型のドレイン領域１０４をなしている。エピタキシャル層１０３において、ドレイン領域１０４の上側には、Ｐ型のボディ領域１０５がドレイン領域１０４に接して形成されている。
【０００５】
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部がドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００６】
ボディ領域１０５の表層部には、Ｎ＋型のソース領域１０９が形成されている。また、ボディ領域１０５の表層部には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ＋型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
【０００７】
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ゲート電極１０８と対向する部分に、層間絶縁膜１１１を貫通するゲートコンタクトホール１１４が形成されている。また、層間絶縁膜１１１には、ボディコンタクト領域１１０と対向する部分に、層間絶縁膜１１１を貫通するソースコンタクトホール１１２が形成されている。ゲートコンタクトホール１１４およびソースコンタクトホール１１２は、同じエッチングガスが供給されることにより、同時に形成される。
【０００８】
ゲートコンタクトホール１１４には、ゲートコンタクトプラグ１１６が埋設されている。ゲートコンタクトプラグ１１６は、その底面および側面においてゲート電極１０８に接続されている。
【０００９】
一方、ソースコンタクトホール１１２には、ソースコンタクトプラグ１１３が埋設されている。ソースコンタクトプラグ１１３は、その底面においてボディコンタクト領域１１０に接続され、その側面においてソース領域１０９に接続されている。
【００１０】
そして、層間絶縁膜１１１上には、ゲート配線１１７およびソース配線１１８が形成されている。ゲート配線１１７およびソース配線１１８は、それぞれゲートコンタクトプラグ１１６およびソースコンタクトプラグ１１３と接続されている。
【００１１】
基板１０２の裏面には、ドレイン電極１１５が形成されている。
【特許文献１】特開２００６−１３５０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ソースコンタクトホール１１２およびゲートコンタクトホール１１４を形成する工程では、ソースコンタクトホール１１２およびゲートコンタクトホール１１４を形成すべき領域にそれぞれ対向する開口を有するマスクが層間絶縁膜１１１上に形成される。そして、このマスクを介して、層間絶縁膜１１１にエッチングガスが供給される。このエッチングガスの供給は、ソースコンタクトホール１１２が層間絶縁膜１１１を貫通し、さらにソースコンタクトホール１１２がエピタキシャル層１０３の表面から掘り下がり、ソースコンタクトホール１１２の側面にソース領域１０９が露出するまで続けられる。そのため、ゲートコンタクトホール１１４は、層間絶縁膜１１１を貫通し、さらにゲート電極１０８の表面から掘り下がって形成される。
【００１３】
したがって、ゲート電極１０８の材料であるポリシリコンのエッチングレートが、エピタキシャル層１０３の材料であるシリコンよりも大きい場合、ゲートコンタクトホール１１４がゲート電極１０８を深く掘り下がる。そのため、ゲートコンタクトホール１１４に埋設されるゲートコンタクトプラグ１１６とドレイン領域１０４との間の距離が短くなる。ゲートコンタクトプラグ１１６とドレイン領域１０４との距離が短いほど、ゲート−ドレイン間にリーク電流が生じやすくなる。
【００１４】
本発明の目的は、ゲート電極とのコンタクトのためのコンタクトホール（第１コンタクトホール）の形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための請求項１記載の発明は、第１導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、前記電極材料をその表面が前記ハードマスクの表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、前記電極材料の除去後、ハードマスクを除去する工程と、前記半導体層に第２導電型の不純物を導入することにより、第２導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第１導電型のドレイン領域を形成する工程と、前記半導体層の表層部に第１導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第１導電型のソース領域を形成する工程と、平面視で前記ソース領域内に第２導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域を形成する工程と、前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第１コンタクトホールおよび第２コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法である。
【００１６】
この方法によれば、ゲートトレンチの形成に先立ち、ゲートトレンチを形成すべき位置に開口を有するハードマスクが半導体層上に形成される。そして、半導体層におけるハードマスクの開口から露出する部分が掘り下げられることにより、半導体層にゲートトレンチが形成される。次いで、ハードマスクを半導体層上に残した状態で、ゲート電極の材料（電極材料）が、ゲートトレンチおよびハードマスクの開口内に堆積されるとともにハードマスク上に堆積される。その後、電極材料の堆積層は、その表面がハードマスクの表面とほぼ同じ位置に下がるまでエッチバックされる。その結果、ゲートトレンチおよびハードマスクの開口内に電極材料が残存し、半導体層の表面に対して突出した形状のゲート電極が得られる。
【００１７】
ゲート電極の形成後、ハードマスクは除去される。そして、半導体層へのボディ領域、ドレイン領域、ソース領域およびボディコンタクト領域の形成後、半導体層上に絶縁膜が積層される。その後、エッチングにより、絶縁膜におけるゲートトレンチと対向する部分および絶縁膜におけるボディコンタクト領域と対向する部分に、それぞれ第１コンタクトホールおよび第２コンタクトホールが同時に形成される。
【００１８】
このとき、絶縁膜におけるゲートトレンチと対向する部分およびボディコンタクト領域と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極および半導体層（ボディコンタクト領域）が露出する。ゲート電極が、半導体層の表面よりも突出しているので、ゲート電極および半導体層が露出した後、エッチングがさらに進められる場合に、ゲート電極の材料（電極材料）のエッチングレートが半導体層のエッチングレートよりも大きくても、ゲート電極がゲートトレンチ内の深い位置まで掘り下げられることを防止することができる。したがって、第１コンタクトホールに導電性のプラグが埋設された半導体装置において、当該プラグとドレイン領域との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００１９】
また、請求項２に記載の発明は、第１導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、前記電極材料をその表面が前記半導体層の表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、前記電極材料の除去後、前記開口を埋め尽くすように前記電極材料と同じ材料からなる導電材料を埋設する工程と、前記導電材料の形成後、ハードマスクを除去する工程と、前記半導体層に第２導電型の不純物を導入することにより、第２導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第１導電型のドレイン領域を形成する工程と、前記半導体層の表層部に第１導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第１導電型のソース領域を形成する工程と、平面視で前記ソース領域内に第２導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域を形成する工程と、前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第１コンタクトホールおよび第２コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法である。
【００２０】
この方法によれば、ゲートトレンチの形成に先立ち、ゲートトレンチを形成すべき位置に開口を有するハードマスクが半導体層上に形成される。そして、半導体層におけるハードマスクの開口から露出する部分が掘り下げられることにより、半導体層にゲートトレンチが形成される。次いで、ハードマスクを半導体層上に残した状態で、ゲート電極の材料（電極材料）が、ゲートトレンチおよびハードマスクの開口内に堆積されるとともにハードマスク上に堆積される。その後、電極材料の堆積層は、その表面が半導体層の表面とほぼ同じ位置に下がるまでエッチバックされる。次いで、ハードマスクの開口内に、当該開口を埋め尽くすように、電極材料と同じ材料からなる導電材料が埋設される。その結果、ゲートトレンチ内の電極材料およびハードマスクの開口内の導電材料が一体化し、半導体層の表面に対して突出した形状のゲート電極が得られる。
【００２１】
ゲート電極の形成後、ハードマスクは除去される。そして、半導体層へのボディ領域、ドレイン領域、ソース領域およびボディコンタクト領域の形成後、半導体層上に絶縁膜が積層される。その後、エッチングにより、絶縁膜におけるゲートトレンチと対向する部分および絶縁膜におけるボディコンタクト領域と対向する部分に、それぞれ第１コンタクトホールおよび第２コンタクトホールが同時に形成される。
【００２２】
このとき、絶縁膜におけるゲートトレンチと対向する部分およびボディコンタクト領域と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極および半導体層（ボディコンタクト領域）が露出する。ゲート電極が、半導体層の表面よりも突出しているので、ゲート電極および半導体層が露出した後、エッチングがさらに進められる場合に、ゲート電極の材料（電極材料）のエッチングレートが半導体層のエッチングレートよりも大きくても、ゲート電極がゲートトレンチ内の深い位置まで掘り下げられることを防止することができる。したがって、第１コンタクトホールに導電性のプラグが埋設された半導体装置において、当該プラグとドレイン領域との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００２３】
また、請求項３に記載の発明は、半導体層と、前記半導体層の表面から堀り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第２導電型のソース領域と、前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第１導電型のドレイン領域と、前記ゲートトレンチ上に設けられ、前記ゲートトレンチを埋め尽くし、前記半導体層の表面に対して突出するゲート電極と、前記半導体層上に積層された絶縁膜と、前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第１コンタクトホールと、前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第２コンタクトホールと、前記第１コンタクトホールを介して、前記ゲート電極に接続される第１導電プラグと、前記第２コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第２導電プラグとを備え、前記ゲート電極には、前記第１コンタクトホールの側面に連続する内面を有する凹部が形成され、前記第１導電プラグが、前記凹部に入り込んでいる、半導体装置である。
【００２４】
この半導体装置は、たとえば、請求項１および請求項２に記載の半導体装置の製造方法により得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２６】
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【００２７】
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
【００２８】
半導体装置１の基体をなすＮ＋型の基板２上には、基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ−型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ型のボディ領域５がドレイン領域４に接して形成されている。
【００２９】
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向）に延びている。ゲートトレンチ６は、互いに対向する平面状の１対の側面６１と、１対の側面６１の下端において、これらを連設する曲面状の底面６２とが一体的に形成されている。これにより、ゲートトレンチ６は、断面視略Ｕ字状に形成されている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。
【００３０】
ゲートトレンチ６内には、側面６１および底面６２の全域を覆うように、酸化シリコンからなるゲート絶縁膜７が形成されている。
【００３１】
そして、ゲートトレンチ６上には、ゲート絶縁膜７の内側に埋設された埋設部８１と、エピタキシャル層３の表面３１に対して突出する突出部８２とを一体的に有するゲート電極８が形成されている。ゲート電極８は、たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなる。
【００３２】
また、エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、ソース領域９が形成されている。ソース領域９は、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有している。ソース領域９は、ゲートトレンチ６に沿ってゲート幅に沿う方向（図１の紙面に垂直な方向）に延び、その底部がエピタキシャル層３の表面側からボディ領域５に接している。
【００３３】
また、エピタキシャル層３には、その表面３１から、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されるＰ＋型のボディコンタクト領域１０が形成されている。
【００３４】
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、ソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００３５】
エピタキシャル層３上には、酸化シリコンからなる層間絶縁膜１１が積層されている。層間絶縁膜１１は、エピタキシャル層３の表面３１に沿って、ゲート電極８の突出部８２を迂回するように、ゲート電極８の突出方向と同じ方向に突出する断面視略ハット形状に形成されている。
【００３６】
層間絶縁膜１１におけるゲート電極８と対向する部分には、その表面１２から層間絶縁膜１１を貫通し、ゲート電極８の途中部に至るように、ゲートコンタクトホール１３が形成されている。ゲートコンタクトホール１３の底面は、エピタキシャル層３の表面３１に対して、後述するソースコンタクトホール１５の底面よりも浅い位置にある。ゲートコンタクトホール１３がゲート電極８の途中部に至るように形成されることにより、ゲート電極８には、層間絶縁膜１１におけるゲートコンタクトホール１３の側面に連続する内面を有する凹部１４が形成されている。凹部１４の側面および底面は、それぞれゲートコンタクトホール１３の側面および底面の一部をなしている。
【００３７】
また、層間絶縁膜１１におけるボディコンタクト領域１０と対向する部分には、ソースコンタクトホール１５が形成されている。ソースコンタクトホール１５は、層間絶縁膜１１を貫通し、ボディコンタクト領域１０の表層部を掘り下げて形成されている。これにより、ソースコンタクトホール１５には、その側面にソース領域９が露出し、その底面にボディコンタクト領域１０が露出している。
【００３８】
ゲートコンタクトホール１３には、導電材料からなるゲートコンタクトプラグ１６が埋設されている。第１導電プラグとしてのゲートコンタクトプラグ１６は、凹部１４においてゲート電極８に電気的に接続されている。
【００３９】
ソースコンタクトホール１５には、導電材料からなるソースコンタクトプラグ１７が埋設されている。第２導電プラグとしてのソースコンタクトプラグ１７は、ボディコンタクト領域１０およびソース領域９に電気的に接続されている。
【００４０】
また、層間絶縁膜１１上には、ゲートコンタクトプラグ１６と一体をなすゲート配線１８と、ソースコンタクトプラグ１７と一体をなすソース配線１９が、互いに絶縁されて形成されている。
【００４１】
ソース配線１９は、接地されている。ソース配線１９が接地されることにより、ソースコンタクトプラグ１７を介してソース配線１９に電気的に接続されるソース領域９およびボディ領域５の電位は、グランド電位とされる。
【００４２】
基板２の裏面には、ドレイン電極２２が形成されている。ドレイン電極２２には、ドレイン配線２３が接続されている。
【００４３】
ドレイン電極２２に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース配線１９とドレイン配線２３との間に電流を流すことができる。
【００４４】
図２Ａ〜図２Ｊは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【００４５】
まず、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００４６】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、酸化シリコンからなる犠牲酸化膜２４が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）などの方法により、犠牲酸化膜２４上に、窒化シリコンからなる犠牲窒化膜２５が形成される。そして、犠牲酸化膜２４および犠牲窒化膜２５がパターニングされることによって、図２Ａに示すように、ゲートトレンチ６を形成すべき部分と対向する部分に開口２７を有するハードマスク２６が形成される。
【００４７】
次いで、ハードマスク２６を利用して、開口２７を介して露出する表面３１からのエッチングにより、図２Ｂに示すように、エピタキシャル層３に底面６２および１対の側面６１を有するゲートトレンチ６が形成される。
【００４８】
次いで、熱酸化処理により、図２Ｃに示すように、ゲートトレンチ６の内面（底面６２および側面６１）にゲート絶縁膜７が形成される。
【００４９】
続いて、ハードマスク２６を残存させたまま、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｄに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２８が形成される。ゲートトレンチ６およびハードマスク２６の開口２７は、堆積層２８により埋め尽くされ、ハードマスク２６の表面は堆積層２８により覆われる。
【００５０】
そして、図２Ｅに示すように、堆積層２８の表面がハードマスク２６の表面（犠牲窒化膜２５の表面）とほぼ同じ高さの位置に下がるまで、堆積層２８がエッチバックされる。これにより、堆積層２８における、ゲートトレンチ６および開口２７外に存在する部分（つまり、ハードマスク２６上の部分）が除去されて、開口２７内に残存する堆積層２８を突出部８２として、ゲートトレンチ６内に残存する堆積層２８を埋設部８１として有するゲート電極８が得られる。
【００５１】
その後、図２Ｆに示すように、ハードマスク２６が除去される。これにより、エピタキシャル層３の表面３１が露出する。
【００５２】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｇに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００５３】
次いで、イオン注入法により、Ｎ型不純物（たとえば、ヒ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図２Ｇに示すように、エピタキシャル層３の表層部にソース領域９が形成される。さらに、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｇに示すように、ソース領域９を貫通してボディ領域５に接するボディコンタクト領域１０が形成される。
【００５４】
その後、ＣＶＤ法により、図２Ｈに示すように、エピタキシャル層３に層間絶縁膜１１が積層される。
【００５５】
次いで、フォトリソグラフィにより、層間絶縁膜１１上にマスク（図示せず）が形成される。このマスクには、層間絶縁膜１１におけるゲートトレンチ６と対向する部分およびボディコンタクト領域１０と対向する部分をそれぞれ露出させる開口が形成されている。
【００５６】
そして、当該マスクの開口から露出する層間絶縁膜１１の複数の部分に対して、同じエッチングガスが同時に供給される。エッチングガスとしては、層間絶縁膜１１（酸化シリコン）およびエピタキシャル層３（シリコン）をエッチングすることのできるガス、たとえば、ＣＦ４ガスなどが用いられる。
【００５７】
このエッチング工程においては、まず、層間絶縁膜１１がエッチングされ、続いて、ボディコンタクト領域１０およびゲート電極８が同時にエッチングされる。そして、ボディコンタクト領域１０の側において、ソース領域９が露出するまでエッチングガスが供給された後、エッチングガスの供給が停止される。これにより、図２Ｉに示すように、ボディコンタクト領域１０およびソース領域９を露出させるソースコンタクトホール１５と、ゲート電極８を凹部１４として露出させるゲートコンタクトホール１３が同時に形成される。
【００５８】
なお、ＣＦ４ガスに対する、エピタキシャル層３を形成するシリコンのエッチングレートは、たとえば、２００〜３００ｎｍ／ｍｉｎであり、ゲート電極８を形成するポリシリコンのエッチングレートは、エピタキシャル層３よりも大きく、たとえば、３５０〜４５０ｎｍ／ｍｉｎである。
【００５９】
その後、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、ゲートコンタクトホール１３およびソースコンタクトホール１５を埋め尽くし、層間絶縁膜１１上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１上の導電材料がパターニングされる。これにより、図２Ｊに示すように、それぞれ一体をなす、ゲートコンタクトプラグ１６およびゲート配線１８と、ソースコンタクトプラグ１７およびソース配線１９とが同時に形成される。また、スパッタ法により、基板２の裏面にドレイン電極２２が形成される。
【００６０】
以上の工程を経て、図１に示す半導体装置１が得られる。
【００６１】
上記の製造方法によれば、ゲートトレンチ６の形成に先立ち、ゲートトレンチ６を形成すべき部分と対向する部分に開口２７を有するハードマスク２６が形成される。そして、エピタキシャル層３における開口２７から露出する部分が掘り下げられることにより、エピタキシャル層３にゲートトレンチ６が形成される。次いで、ハードマスク２６をエピタキシャル層３上に残した状態で、ゲート電極８の材料（電極材料）が、ゲートトレンチ６およびハードマスク２６の開口２７内に堆積されるとともに、ハードマスク２６上に堆積される。その後、電極材料の堆積層２８は、その表面がハードマスク２６（犠牲窒化膜２５）の表面とほぼ同じ位置に下がるまでエッチバックされる。その結果、ゲートトレンチ６およびハードマスク２６の開口２７内に電極材料が残存し、エピタキシャル層３の表面３１に対して突出した形状のゲート電極８が得られる。
【００６２】
ゲート電極８の形成後、ハードマスク２６は除去される。そして、エピタキシャル層３へのボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０の形成後、エピタキシャル層３上に層間絶縁膜１１が積層される。
【００６３】
その後、同じエッチングガスを用いたエッチングにより、層間絶縁膜１１におけるゲートトレンチ６と対向する部分および層間絶縁膜１１におけるボディコンタクト領域１０と対向する部分に、それぞれゲートコンタクトホール１３およびソースコンタクトホール１５が同時に形成される。
【００６４】
このとき、層間絶縁膜１１におけるゲートトレンチ６と対向する部分およびボディコンタクト領域１０と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極８およびエピタキシャル層３（ボディコンタクト領域１０）が露出する。ゲート電極８が、エピタキシャル層３の表面３１よりも突出する突出部８２を有するので、ゲート電極８およびエピタキシャル層３が露出した後、エッチングがさらに進められる場合に、ゲート電極８の材料（電極材料）のエッチングレートがエピタキシャル層３（シリコン）のエッチングレートよりも大きくても、ゲート電極８がゲートトレンチ６内の深い位置まで掘り下げられることを防止することができる。したがって、半導体装置１において、ゲートコンタクトホール１３に埋設されるゲートコンタクトプラグ１６と、ドレイン領域４との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００６５】
また、突出部８２がゲート電極８の形成工程において形成されるので、別途工程を設ける必要がない。そのため、半導体装置の製造工程おける工程数の増加を抑制できる。その結果、製造コストの増加を抑制することができる。
【００６６】
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００６７】
図３の半導体装置４１では、ゲート電極８は、ゲートトレンチ６内に埋設される埋設部４２と、エピタキシャル層３の表面３１に対して突出する突出部４３とが、後述するように、別工程で形成される。
【００６８】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
【００６９】
図４Ａ〜図４Ｋは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【００７０】
まず、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００７１】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、酸化シリコンからなる犠牲酸化膜２４が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）などの方法により、犠牲酸化膜２４上に、窒化シリコンからなる犠牲窒化膜２５が形成される。そして、犠牲酸化膜２４および犠牲窒化膜２５がパターニングされることによって、図４Ａに示すように、ゲートトレンチ６を形成すべき部分と対向する部分に開口２７を有するハードマスク２６が形成される。
【００７２】
次いで、ハードマスク２６を利用して、開口２７から露出する表面３１からのエッチングにより、図４Ｂに示すように、エピタキシャル層３に底面６２および１対の側面６１を有するゲートトレンチ６が形成される。
【００７３】
次いで、熱酸化処理により、図４Ｃに示すように、ゲートトレンチ６の内面（底面６２および側面６１）にゲート絶縁膜７が形成される。
【００７４】
続いて、ＣＶＤ（Chemical Vapor Deposition）法により、図４Ｄに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２８が形成される。ゲートトレンチ６およびハードマスク２６の開口２７は、堆積層２８により埋め尽くされ、ハードマスク２６の表面は堆積層２８により覆われる。
【００７５】
そして、図４Ｅに示すように、堆積層２８の表面がエピタキシャル層３の表面３１とほぼ同じ高さの位置に下がるまで、堆積層２８がエッチバックされる。これにより、堆積層２８における、ゲートトレンチ６外に存在する部分（つまり、ハードマスク２６上の部分および開口２７内の部分）が除去されて、ゲートトレンチ６に埋設された埋設部４２が得られる。
【００７６】
次いで、ハードマスク２６を残存させたまま、ＣＶＤ（Chemical Vapor Deposition）法により、エピタキシャル層３上に、ゲート電極８の材料（電極材料）としてのポリシリコンの堆積層（図示せず）が形成される。ハードマスク２６の開口２７は堆積層により埋め尽くされ、ハードマスク２６の表面は堆積層により覆われる。そして、図４Ｆに示すように、上記堆積層（図示せず）の表面がハードマスク２６の表面（犠牲窒化膜２５の表面）とほぼ同じ高さの位置に下がるまで、堆積層がエッチバックされる。これにより、堆積層における開口２７内に存在する突出部４３が得られ、この突出部４３と、前工程で得られる埋設部４２とが一体化されたゲート電極８が得られる。
【００７７】
その後、図４Ｇに示すように、ハードマスク２６が除去される。これにより、エピタキシャル層３の表面３１が露出する。
【００７８】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図４Ｈに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００７９】
次いで、イオン注入法により、Ｎ型不純物（たとえば、ヒ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図４Ｈに示すように、エピタキシャル層３の表層部にソース領域９が形成される。さらに、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図４Ｈに示すように、ソース領域９を貫通してボディ領域５に接するボディコンタクト領域１０が形成される。
【００８０】
その後、ＣＶＤ法により、図４Ｉに示すように、エピタキシャル層３に層間絶縁膜１１が積層される。
【００８１】
次いで、フォトリソグラフィにより、層間絶縁膜１１上にマスク（図示せず）が形成される。このマスクには、層間絶縁膜１１におけるゲートトレンチ６と対向する部分およびボディコンタクト領域１０と対向する部分をそれぞれ露出させる開口が形成されている。
【００８２】
そして、当該マスクの開口から露出する層間絶縁膜１１の複数の部分に対して、同じエッチングガスが同時に供給される。エッチングガスとしては、上記したエッチングガスが用いられる。
【００８３】
このエッチング工程においては、まず、層間絶縁膜１１がエッチングされ、続いて、ボディコンタクト領域１０および突出部４３が同時にエッチングされる。そして、ボディコンタクト領域１０の側において、ソース領域９が露出するまでエッチングガスが供給された後、エッチングガスの供給が停止される。これにより、図４Ｊに示すように、ボディコンタクト領域１０およびソース領域９を露出させるソースコンタクトホール１５と、ゲート電極８を凹部１４として露出させるゲートコンタクトホール１３が同時に形成される。
【００８４】
その後、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、ゲートコンタクトホール１３およびソースコンタクトホール１５を埋め尽くし、層間絶縁膜１１上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１上の導電材料がパターニングされる。これにより、図４Ｋに示すように、それぞれ一体をなす、ゲートコンタクトプラグ１６およびゲート配線１８と、ソースコンタクトプラグ１７およびソース配線１９とが同時に形成される。また、スパッタ法により、基板２の裏面にドレイン電極２２が形成される。
【００８５】
以上の工程を経て、図３に示す半導体装置４１が得られる。
【００８６】
上記の製造方法によれば、ゲートコンタクトホール１３およびソースコンタクトホール１５の形成のためのエッチング工程において、層間絶縁膜１１におけるゲートトレンチ６と対向する部分およびボディコンタクト領域１０と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極８およびエピタキシャル層３（ボディコンタクト領域１０）が露出する。ゲート電極８が、エピタキシャル層３の表面３１よりも突出する突出部４３を有するので、ゲート電極８およびエピタキシャル層３が露出した後、エッチングがさらに進められる場合に、ゲート電極８の材料（電極材料）のエッチングレートがエピタキシャル層３（シリコン）のエッチングレートよりも大きくても、ゲート電極８がゲートトレンチ６内の深い位置まで掘り下げられることを防止することができる。したがって、半導体装置４１において、ゲートコンタクトホール１３に埋設されるゲートコンタクトプラグ１６と、ドレイン領域４との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００８７】
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することができる。
【００８８】
たとえば、半導体装置１の各半導体部分は、その導電型が反転されてあってもよい。すなわち、半導体装置１および半導体装置４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００８９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｉの次の工程を示す模式的な断面図である。
【図４Ｋ】図４Ｊの次の工程を示す模式的な断面図である。
【図５】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００９１】
１ 半導体装置
３ エピタキシャル層（半導体層）
４ ドレイン領域
５ ボディ領域
６ ゲートトレンチ
８ ゲート電極
９ ソース領域
１０ ボディコンタクト領域
１１ 層間絶縁膜（絶縁膜）
１２ 表面（絶縁膜の表面）
１３ ゲートコンタクトホール（第１コンタクトホール）
１４ 凹部（ゲート電極の凹部）
１５ ソースコンタクトホール（第２コンタクトホール）
１６ ゲートコンタクトプラグ（第１導電プラグ）
１７ ソースコンタクトプラグ（第２導電プラグ）
２６ ハードマスク
２７ 開口（ハードマスクの開口）
３１ 表面（半導体層の表面）
４１ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
【０００３】
図５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００４】
半導体装置１０１は、Ｎ＋型のシリコンからなる基板１０２を備えている。基板１０２上には、シリコンからなるエピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ−型のドレイン領域１０４をなしている。エピタキシャル層１０３において、ドレイン領域１０４の上側には、Ｐ型のボディ領域１０５がドレイン領域１０４に接して形成されている。
【０００５】
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部がドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００６】
ボディ領域１０５の表層部には、Ｎ＋型のソース領域１０９が形成されている。また、ボディ領域１０５の表層部には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ＋型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
【０００７】
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ゲート電極１０８と対向する部分に、層間絶縁膜１１１を貫通するゲートコンタクトホール１１４が形成されている。また、層間絶縁膜１１１には、ボディコンタクト領域１１０と対向する部分に、層間絶縁膜１１１を貫通するソースコンタクトホール１１２が形成されている。ゲートコンタクトホール１１４およびソースコンタクトホール１１２は、同じエッチングガスが供給されることにより、同時に形成される。
【０００８】
ゲートコンタクトホール１１４には、ゲートコンタクトプラグ１１６が埋設されている。ゲートコンタクトプラグ１１６は、その底面および側面においてゲート電極１０８に接続されている。
【０００９】
一方、ソースコンタクトホール１１２には、ソースコンタクトプラグ１１３が埋設されている。ソースコンタクトプラグ１１３は、その底面においてボディコンタクト領域１１０に接続され、その側面においてソース領域１０９に接続されている。
【００１０】
そして、層間絶縁膜１１１上には、ゲート配線１１７およびソース配線１１８が形成されている。ゲート配線１１７およびソース配線１１８は、それぞれゲートコンタクトプラグ１１６およびソースコンタクトプラグ１１３と接続されている。
【００１１】
基板１０２の裏面には、ドレイン電極１１５が形成されている。
【特許文献１】特開２００６−１３５０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ソースコンタクトホール１１２およびゲートコンタクトホール１１４を形成する工程では、ソースコンタクトホール１１２およびゲートコンタクトホール１１４を形成すべき領域にそれぞれ対向する開口を有するマスクが層間絶縁膜１１１上に形成される。そして、このマスクを介して、層間絶縁膜１１１にエッチングガスが供給される。このエッチングガスの供給は、ソースコンタクトホール１１２が層間絶縁膜１１１を貫通し、さらにソースコンタクトホール１１２がエピタキシャル層１０３の表面から掘り下がり、ソースコンタクトホール１１２の側面にソース領域１０９が露出するまで続けられる。そのため、ゲートコンタクトホール１１４は、層間絶縁膜１１１を貫通し、さらにゲート電極１０８の表面から掘り下がって形成される。
【００１３】
したがって、ゲート電極１０８の材料であるポリシリコンのエッチングレートが、エピタキシャル層１０３の材料であるシリコンよりも大きい場合、ゲートコンタクトホール１１４がゲート電極１０８を深く掘り下がる。そのため、ゲートコンタクトホール１１４に埋設されるゲートコンタクトプラグ１１６とドレイン領域１０４との間の距離が短くなる。ゲートコンタクトプラグ１１６とドレイン領域１０４との距離が短いほど、ゲート−ドレイン間にリーク電流が生じやすくなる。
【００１４】
本発明の目的は、ゲート電極とのコンタクトのためのコンタクトホール（第１コンタクトホール）の形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための請求項１記載の発明は、第１導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、前記電極材料をその表面が前記ハードマスクの表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、前記電極材料の除去後、ハードマスクを除去する工程と、前記半導体層に第２導電型の不純物を導入することにより、第２導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第１導電型のドレイン領域を形成する工程と、前記半導体層の表層部に第１導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第１導電型のソース領域を形成する工程と、平面視で前記ソース領域内に第２導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域を形成する工程と、前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第１コンタクトホールおよび第２コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法である。
【００１６】
この方法によれば、ゲートトレンチの形成に先立ち、ゲートトレンチを形成すべき位置に開口を有するハードマスクが半導体層上に形成される。そして、半導体層におけるハードマスクの開口から露出する部分が掘り下げられることにより、半導体層にゲートトレンチが形成される。次いで、ハードマスクを半導体層上に残した状態で、ゲート電極の材料（電極材料）が、ゲートトレンチおよびハードマスクの開口内に堆積されるとともにハードマスク上に堆積される。その後、電極材料の堆積層は、その表面がハードマスクの表面とほぼ同じ位置に下がるまでエッチバックされる。その結果、ゲートトレンチおよびハードマスクの開口内に電極材料が残存し、半導体層の表面に対して突出した形状のゲート電極が得られる。
【００１７】
ゲート電極の形成後、ハードマスクは除去される。そして、半導体層へのボディ領域、ドレイン領域、ソース領域およびボディコンタクト領域の形成後、半導体層上に絶縁膜が積層される。その後、エッチングにより、絶縁膜におけるゲートトレンチと対向する部分および絶縁膜におけるボディコンタクト領域と対向する部分に、それぞれ第１コンタクトホールおよび第２コンタクトホールが同時に形成される。
【００１８】
このとき、絶縁膜におけるゲートトレンチと対向する部分およびボディコンタクト領域と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極および半導体層（ボディコンタクト領域）が露出する。ゲート電極が、半導体層の表面よりも突出しているので、ゲート電極および半導体層が露出した後、エッチングがさらに進められる場合に、ゲート電極の材料（電極材料）のエッチングレートが半導体層のエッチングレートよりも大きくても、ゲート電極がゲートトレンチ内の深い位置まで掘り下げられることを防止することができる。したがって、第１コンタクトホールに導電性のプラグが埋設された半導体装置において、当該プラグとドレイン領域との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００１９】
また、請求項２に記載の発明は、第１導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、前記電極材料をその表面が前記半導体層の表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、前記電極材料の除去後、前記開口を埋め尽くすように前記電極材料と同じ材料からなる導電材料を埋設する工程と、前記導電材料の形成後、ハードマスクを除去する工程と、前記半導体層に第２導電型の不純物を導入することにより、第２導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第１導電型のドレイン領域を形成する工程と、前記半導体層の表層部に第１導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第１導電型のソース領域を形成する工程と、平面視で前記ソース領域内に第２導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域を形成する工程と、前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第１コンタクトホールおよび第２コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法である。
【００２０】
この方法によれば、ゲートトレンチの形成に先立ち、ゲートトレンチを形成すべき位置に開口を有するハードマスクが半導体層上に形成される。そして、半導体層におけるハードマスクの開口から露出する部分が掘り下げられることにより、半導体層にゲートトレンチが形成される。次いで、ハードマスクを半導体層上に残した状態で、ゲート電極の材料（電極材料）が、ゲートトレンチおよびハードマスクの開口内に堆積されるとともにハードマスク上に堆積される。その後、電極材料の堆積層は、その表面が半導体層の表面とほぼ同じ位置に下がるまでエッチバックされる。次いで、ハードマスクの開口内に、当該開口を埋め尽くすように、電極材料と同じ材料からなる導電材料が埋設される。その結果、ゲートトレンチ内の電極材料およびハードマスクの開口内の導電材料が一体化し、半導体層の表面に対して突出した形状のゲート電極が得られる。
【００２１】
ゲート電極の形成後、ハードマスクは除去される。そして、半導体層へのボディ領域、ドレイン領域、ソース領域およびボディコンタクト領域の形成後、半導体層上に絶縁膜が積層される。その後、エッチングにより、絶縁膜におけるゲートトレンチと対向する部分および絶縁膜におけるボディコンタクト領域と対向する部分に、それぞれ第１コンタクトホールおよび第２コンタクトホールが同時に形成される。
【００２２】
このとき、絶縁膜におけるゲートトレンチと対向する部分およびボディコンタクト領域と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極および半導体層（ボディコンタクト領域）が露出する。ゲート電極が、半導体層の表面よりも突出しているので、ゲート電極および半導体層が露出した後、エッチングがさらに進められる場合に、ゲート電極の材料（電極材料）のエッチングレートが半導体層のエッチングレートよりも大きくても、ゲート電極がゲートトレンチ内の深い位置まで掘り下げられることを防止することができる。したがって、第１コンタクトホールに導電性のプラグが埋設された半導体装置において、当該プラグとドレイン領域との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００２３】
また、請求項３に記載の発明は、半導体層と、前記半導体層の表面から堀り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第２導電型のソース領域と、前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第１導電型のドレイン領域と、前記ゲートトレンチ上に設けられ、前記ゲートトレンチを埋め尽くし、前記半導体層の表面に対して突出するゲート電極と、前記半導体層上に積層された絶縁膜と、前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第１コンタクトホールと、前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第２コンタクトホールと、前記第１コンタクトホールを介して、前記ゲート電極に接続される第１導電プラグと、前記第２コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第２導電プラグとを備え、前記ゲート電極には、前記第１コンタクトホールの側面に連続する内面を有する凹部が形成され、前記第１導電プラグが、前記凹部に入り込んでいる、半導体装置である。
【００２４】
この半導体装置は、たとえば、請求項１および請求項２に記載の半導体装置の製造方法により得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２６】
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【００２７】
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
【００２８】
半導体装置１の基体をなすＮ＋型の基板２上には、基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ−型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ型のボディ領域５がドレイン領域４に接して形成されている。
【００２９】
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向）に延びている。ゲートトレンチ６は、互いに対向する平面状の１対の側面６１と、１対の側面６１の下端において、これらを連設する曲面状の底面６２とが一体的に形成されている。これにより、ゲートトレンチ６は、断面視略Ｕ字状に形成されている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。
【００３０】
ゲートトレンチ６内には、側面６１および底面６２の全域を覆うように、酸化シリコンからなるゲート絶縁膜７が形成されている。
【００３１】
そして、ゲートトレンチ６上には、ゲート絶縁膜７の内側に埋設された埋設部８１と、エピタキシャル層３の表面３１に対して突出する突出部８２とを一体的に有するゲート電極８が形成されている。ゲート電極８は、たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなる。
【００３２】
また、エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、ソース領域９が形成されている。ソース領域９は、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有している。ソース領域９は、ゲートトレンチ６に沿ってゲート幅に沿う方向（図１の紙面に垂直な方向）に延び、その底部がエピタキシャル層３の表面側からボディ領域５に接している。
【００３３】
また、エピタキシャル層３には、その表面３１から、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されるＰ＋型のボディコンタクト領域１０が形成されている。
【００３４】
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、ソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００３５】
エピタキシャル層３上には、酸化シリコンからなる層間絶縁膜１１が積層されている。層間絶縁膜１１は、エピタキシャル層３の表面３１に沿って、ゲート電極８の突出部８２を迂回するように、ゲート電極８の突出方向と同じ方向に突出する断面視略ハット形状に形成されている。
【００３６】
層間絶縁膜１１におけるゲート電極８と対向する部分には、その表面１２から層間絶縁膜１１を貫通し、ゲート電極８の途中部に至るように、ゲートコンタクトホール１３が形成されている。ゲートコンタクトホール１３の底面は、エピタキシャル層３の表面３１に対して、後述するソースコンタクトホール１５の底面よりも浅い位置にある。ゲートコンタクトホール１３がゲート電極８の途中部に至るように形成されることにより、ゲート電極８には、層間絶縁膜１１におけるゲートコンタクトホール１３の側面に連続する内面を有する凹部１４が形成されている。凹部１４の側面および底面は、それぞれゲートコンタクトホール１３の側面および底面の一部をなしている。
【００３７】
また、層間絶縁膜１１におけるボディコンタクト領域１０と対向する部分には、ソースコンタクトホール１５が形成されている。ソースコンタクトホール１５は、層間絶縁膜１１を貫通し、ボディコンタクト領域１０の表層部を掘り下げて形成されている。これにより、ソースコンタクトホール１５には、その側面にソース領域９が露出し、その底面にボディコンタクト領域１０が露出している。
【００３８】
ゲートコンタクトホール１３には、導電材料からなるゲートコンタクトプラグ１６が埋設されている。第１導電プラグとしてのゲートコンタクトプラグ１６は、凹部１４においてゲート電極８に電気的に接続されている。
【００３９】
ソースコンタクトホール１５には、導電材料からなるソースコンタクトプラグ１７が埋設されている。第２導電プラグとしてのソースコンタクトプラグ１７は、ボディコンタクト領域１０およびソース領域９に電気的に接続されている。
【００４０】
また、層間絶縁膜１１上には、ゲートコンタクトプラグ１６と一体をなすゲート配線１８と、ソースコンタクトプラグ１７と一体をなすソース配線１９が、互いに絶縁されて形成されている。
【００４１】
ソース配線１９は、接地されている。ソース配線１９が接地されることにより、ソースコンタクトプラグ１７を介してソース配線１９に電気的に接続されるソース領域９およびボディ領域５の電位は、グランド電位とされる。
【００４２】
基板２の裏面には、ドレイン電極２２が形成されている。ドレイン電極２２には、ドレイン配線２３が接続されている。
【００４３】
ドレイン電極２２に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース配線１９とドレイン配線２３との間に電流を流すことができる。
【００４４】
図２Ａ〜図２Ｊは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【００４５】
まず、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００４６】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、酸化シリコンからなる犠牲酸化膜２４が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）などの方法により、犠牲酸化膜２４上に、窒化シリコンからなる犠牲窒化膜２５が形成される。そして、犠牲酸化膜２４および犠牲窒化膜２５がパターニングされることによって、図２Ａに示すように、ゲートトレンチ６を形成すべき部分と対向する部分に開口２７を有するハードマスク２６が形成される。
【００４７】
次いで、ハードマスク２６を利用して、開口２７を介して露出する表面３１からのエッチングにより、図２Ｂに示すように、エピタキシャル層３に底面６２および１対の側面６１を有するゲートトレンチ６が形成される。
【００４８】
次いで、熱酸化処理により、図２Ｃに示すように、ゲートトレンチ６の内面（底面６２および側面６１）にゲート絶縁膜７が形成される。
【００４９】
続いて、ハードマスク２６を残存させたまま、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｄに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２８が形成される。ゲートトレンチ６およびハードマスク２６の開口２７は、堆積層２８により埋め尽くされ、ハードマスク２６の表面は堆積層２８により覆われる。
【００５０】
そして、図２Ｅに示すように、堆積層２８の表面がハードマスク２６の表面（犠牲窒化膜２５の表面）とほぼ同じ高さの位置に下がるまで、堆積層２８がエッチバックされる。これにより、堆積層２８における、ゲートトレンチ６および開口２７外に存在する部分（つまり、ハードマスク２６上の部分）が除去されて、開口２７内に残存する堆積層２８を突出部８２として、ゲートトレンチ６内に残存する堆積層２８を埋設部８１として有するゲート電極８が得られる。
【００５１】
その後、図２Ｆに示すように、ハードマスク２６が除去される。これにより、エピタキシャル層３の表面３１が露出する。
【００５２】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｇに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００５３】
次いで、イオン注入法により、Ｎ型不純物（たとえば、ヒ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図２Ｇに示すように、エピタキシャル層３の表層部にソース領域９が形成される。さらに、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｇに示すように、ソース領域９を貫通してボディ領域５に接するボディコンタクト領域１０が形成される。
【００５４】
その後、ＣＶＤ法により、図２Ｈに示すように、エピタキシャル層３に層間絶縁膜１１が積層される。
【００５５】
次いで、フォトリソグラフィにより、層間絶縁膜１１上にマスク（図示せず）が形成される。このマスクには、層間絶縁膜１１におけるゲートトレンチ６と対向する部分およびボディコンタクト領域１０と対向する部分をそれぞれ露出させる開口が形成されている。
【００５６】
そして、当該マスクの開口から露出する層間絶縁膜１１の複数の部分に対して、同じエッチングガスが同時に供給される。エッチングガスとしては、層間絶縁膜１１（酸化シリコン）およびエピタキシャル層３（シリコン）をエッチングすることのできるガス、たとえば、ＣＦ４ガスなどが用いられる。
【００５７】
このエッチング工程においては、まず、層間絶縁膜１１がエッチングされ、続いて、ボディコンタクト領域１０およびゲート電極８が同時にエッチングされる。そして、ボディコンタクト領域１０の側において、ソース領域９が露出するまでエッチングガスが供給された後、エッチングガスの供給が停止される。これにより、図２Ｉに示すように、ボディコンタクト領域１０およびソース領域９を露出させるソースコンタクトホール１５と、ゲート電極８を凹部１４として露出させるゲートコンタクトホール１３が同時に形成される。
【００５８】
なお、ＣＦ４ガスに対する、エピタキシャル層３を形成するシリコンのエッチングレートは、たとえば、２００〜３００ｎｍ／ｍｉｎであり、ゲート電極８を形成するポリシリコンのエッチングレートは、エピタキシャル層３よりも大きく、たとえば、３５０〜４５０ｎｍ／ｍｉｎである。
【００５９】
その後、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、ゲートコンタクトホール１３およびソースコンタクトホール１５を埋め尽くし、層間絶縁膜１１上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１上の導電材料がパターニングされる。これにより、図２Ｊに示すように、それぞれ一体をなす、ゲートコンタクトプラグ１６およびゲート配線１８と、ソースコンタクトプラグ１７およびソース配線１９とが同時に形成される。また、スパッタ法により、基板２の裏面にドレイン電極２２が形成される。
【００６０】
以上の工程を経て、図１に示す半導体装置１が得られる。
【００６１】
上記の製造方法によれば、ゲートトレンチ６の形成に先立ち、ゲートトレンチ６を形成すべき部分と対向する部分に開口２７を有するハードマスク２６が形成される。そして、エピタキシャル層３における開口２７から露出する部分が掘り下げられることにより、エピタキシャル層３にゲートトレンチ６が形成される。次いで、ハードマスク２６をエピタキシャル層３上に残した状態で、ゲート電極８の材料（電極材料）が、ゲートトレンチ６およびハードマスク２６の開口２７内に堆積されるとともに、ハードマスク２６上に堆積される。その後、電極材料の堆積層２８は、その表面がハードマスク２６（犠牲窒化膜２５）の表面とほぼ同じ位置に下がるまでエッチバックされる。その結果、ゲートトレンチ６およびハードマスク２６の開口２７内に電極材料が残存し、エピタキシャル層３の表面３１に対して突出した形状のゲート電極８が得られる。
【００６２】
ゲート電極８の形成後、ハードマスク２６は除去される。そして、エピタキシャル層３へのボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０の形成後、エピタキシャル層３上に層間絶縁膜１１が積層される。
【００６３】
その後、同じエッチングガスを用いたエッチングにより、層間絶縁膜１１におけるゲートトレンチ６と対向する部分および層間絶縁膜１１におけるボディコンタクト領域１０と対向する部分に、それぞれゲートコンタクトホール１３およびソースコンタクトホール１５が同時に形成される。
【００６４】
このとき、層間絶縁膜１１におけるゲートトレンチ６と対向する部分およびボディコンタクト領域１０と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極８およびエピタキシャル層３（ボディコンタクト領域１０）が露出する。ゲート電極８が、エピタキシャル層３の表面３１よりも突出する突出部８２を有するので、ゲート電極８およびエピタキシャル層３が露出した後、エッチングがさらに進められる場合に、ゲート電極８の材料（電極材料）のエッチングレートがエピタキシャル層３（シリコン）のエッチングレートよりも大きくても、ゲート電極８がゲートトレンチ６内の深い位置まで掘り下げられることを防止することができる。したがって、半導体装置１において、ゲートコンタクトホール１３に埋設されるゲートコンタクトプラグ１６と、ドレイン領域４との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００６５】
また、突出部８２がゲート電極８の形成工程において形成されるので、別途工程を設ける必要がない。そのため、半導体装置の製造工程おける工程数の増加を抑制できる。その結果、製造コストの増加を抑制することができる。
【００６６】
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００６７】
図３の半導体装置４１では、ゲート電極８は、ゲートトレンチ６内に埋設される埋設部４２と、エピタキシャル層３の表面３１に対して突出する突出部４３とが、後述するように、別工程で形成される。
【００６８】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
【００６９】
図４Ａ〜図４Ｋは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【００７０】
まず、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００７１】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、酸化シリコンからなる犠牲酸化膜２４が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）などの方法により、犠牲酸化膜２４上に、窒化シリコンからなる犠牲窒化膜２５が形成される。そして、犠牲酸化膜２４および犠牲窒化膜２５がパターニングされることによって、図４Ａに示すように、ゲートトレンチ６を形成すべき部分と対向する部分に開口２７を有するハードマスク２６が形成される。
【００７２】
次いで、ハードマスク２６を利用して、開口２７から露出する表面３１からのエッチングにより、図４Ｂに示すように、エピタキシャル層３に底面６２および１対の側面６１を有するゲートトレンチ６が形成される。
【００７３】
次いで、熱酸化処理により、図４Ｃに示すように、ゲートトレンチ６の内面（底面６２および側面６１）にゲート絶縁膜７が形成される。
【００７４】
続いて、ＣＶＤ（Chemical Vapor Deposition）法により、図４Ｄに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２８が形成される。ゲートトレンチ６およびハードマスク２６の開口２７は、堆積層２８により埋め尽くされ、ハードマスク２６の表面は堆積層２８により覆われる。
【００７５】
そして、図４Ｅに示すように、堆積層２８の表面がエピタキシャル層３の表面３１とほぼ同じ高さの位置に下がるまで、堆積層２８がエッチバックされる。これにより、堆積層２８における、ゲートトレンチ６外に存在する部分（つまり、ハードマスク２６上の部分および開口２７内の部分）が除去されて、ゲートトレンチ６に埋設された埋設部４２が得られる。
【００７６】
次いで、ハードマスク２６を残存させたまま、ＣＶＤ（Chemical Vapor Deposition）法により、エピタキシャル層３上に、ゲート電極８の材料（電極材料）としてのポリシリコンの堆積層（図示せず）が形成される。ハードマスク２６の開口２７は堆積層により埋め尽くされ、ハードマスク２６の表面は堆積層により覆われる。そして、図４Ｆに示すように、上記堆積層（図示せず）の表面がハードマスク２６の表面（犠牲窒化膜２５の表面）とほぼ同じ高さの位置に下がるまで、堆積層がエッチバックされる。これにより、堆積層における開口２７内に存在する突出部４３が得られ、この突出部４３と、前工程で得られる埋設部４２とが一体化されたゲート電極８が得られる。
【００７７】
その後、図４Ｇに示すように、ハードマスク２６が除去される。これにより、エピタキシャル層３の表面３１が露出する。
【００７８】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図４Ｈに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００７９】
次いで、イオン注入法により、Ｎ型不純物（たとえば、ヒ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図４Ｈに示すように、エピタキシャル層３の表層部にソース領域９が形成される。さらに、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図４Ｈに示すように、ソース領域９を貫通してボディ領域５に接するボディコンタクト領域１０が形成される。
【００８０】
その後、ＣＶＤ法により、図４Ｉに示すように、エピタキシャル層３に層間絶縁膜１１が積層される。
【００８１】
次いで、フォトリソグラフィにより、層間絶縁膜１１上にマスク（図示せず）が形成される。このマスクには、層間絶縁膜１１におけるゲートトレンチ６と対向する部分およびボディコンタクト領域１０と対向する部分をそれぞれ露出させる開口が形成されている。
【００８２】
そして、当該マスクの開口から露出する層間絶縁膜１１の複数の部分に対して、同じエッチングガスが同時に供給される。エッチングガスとしては、上記したエッチングガスが用いられる。
【００８３】
このエッチング工程においては、まず、層間絶縁膜１１がエッチングされ、続いて、ボディコンタクト領域１０および突出部４３が同時にエッチングされる。そして、ボディコンタクト領域１０の側において、ソース領域９が露出するまでエッチングガスが供給された後、エッチングガスの供給が停止される。これにより、図４Ｊに示すように、ボディコンタクト領域１０およびソース領域９を露出させるソースコンタクトホール１５と、ゲート電極８を凹部１４として露出させるゲートコンタクトホール１３が同時に形成される。
【００８４】
その後、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、ゲートコンタクトホール１３およびソースコンタクトホール１５を埋め尽くし、層間絶縁膜１１上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１上の導電材料がパターニングされる。これにより、図４Ｋに示すように、それぞれ一体をなす、ゲートコンタクトプラグ１６およびゲート配線１８と、ソースコンタクトプラグ１７およびソース配線１９とが同時に形成される。また、スパッタ法により、基板２の裏面にドレイン電極２２が形成される。
【００８５】
以上の工程を経て、図３に示す半導体装置４１が得られる。
【００８６】
上記の製造方法によれば、ゲートコンタクトホール１３およびソースコンタクトホール１５の形成のためのエッチング工程において、層間絶縁膜１１におけるゲートトレンチ６と対向する部分およびボディコンタクト領域１０と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極８およびエピタキシャル層３（ボディコンタクト領域１０）が露出する。ゲート電極８が、エピタキシャル層３の表面３１よりも突出する突出部４３を有するので、ゲート電極８およびエピタキシャル層３が露出した後、エッチングがさらに進められる場合に、ゲート電極８の材料（電極材料）のエッチングレートがエピタキシャル層３（シリコン）のエッチングレートよりも大きくても、ゲート電極８がゲートトレンチ６内の深い位置まで掘り下げられることを防止することができる。したがって、半導体装置４１において、ゲートコンタクトホール１３に埋設されるゲートコンタクトプラグ１６と、ドレイン領域４との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００８７】
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することができる。
【００８８】
たとえば、半導体装置１の各半導体部分は、その導電型が反転されてあってもよい。すなわち、半導体装置１および半導体装置４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００８９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｉの次の工程を示す模式的な断面図である。
【図４Ｋ】図４Ｊの次の工程を示す模式的な断面図である。
【図５】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００９１】
１ 半導体装置
３ エピタキシャル層（半導体層）
４ ドレイン領域
５ ボディ領域
６ ゲートトレンチ
８ ゲート電極
９ ソース領域
１０ ボディコンタクト領域
１１ 層間絶縁膜（絶縁膜）
１２ 表面（絶縁膜の表面）
１３ ゲートコンタクトホール（第１コンタクトホール）
１４ 凹部（ゲート電極の凹部）
１５ ソースコンタクトホール（第２コンタクトホール）
１６ ゲートコンタクトプラグ（第１導電プラグ）
１７ ソースコンタクトプラグ（第２導電プラグ）
２６ ハードマスク
２７ 開口（ハードマスクの開口）
３１ 表面（半導体層の表面）
４１ 半導体装置
【特許請求の範囲】
【請求項１】
第１導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、
前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、
ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、
前記電極材料をその表面が前記ハードマスクの表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、
前記電極材料の除去後、ハードマスクを除去する工程と、
前記半導体層に第２導電型の不純物を導入することにより、第２導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第１導電型のドレイン領域を形成する工程と、
前記半導体層の表層部に第１導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第１導電型のソース領域を形成する工程と、
平面視で前記ソース領域内に第２導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域を形成する工程と、
前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、
エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第１コンタクトホールおよび第２コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法。
【請求項２】
第１導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、
前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、
ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、
前記電極材料をその表面が前記半導体層の表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、
前記電極材料の除去後、前記開口を埋め尽くすように前記電極材料と同じ材料からなる導電材料を埋設する工程と、
前記導電材料の形成後、ハードマスクを除去する工程と、
前記半導体層に第２導電型の不純物を導入することにより、第２導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第１導電型のドレイン領域を形成する工程と、
前記半導体層の表層部に第１導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第１導電型のソース領域を形成する工程と、
平面視で前記ソース領域内に第２導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域を形成する工程と、
前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、
エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第１コンタクトホールおよび第２コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法。
【請求項３】
半導体層と、
前記半導体層の表面から堀り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第２導電型のソース領域と、
前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第１導電型のドレイン領域と、
前記ゲートトレンチ上に設けられ、前記ゲートトレンチを埋め尽くし、前記半導体層の表面に対して突出するゲート電極と、
前記半導体層上に積層された絶縁膜と、
前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第１コンタクトホールと、
前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第２コンタクトホールと、
前記第１コンタクトホールを介して、前記ゲート電極に接続される第１導電プラグと、
前記第２コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第２導電プラグとを備え、
前記ゲート電極には、前記第１コンタクトホールの側面に連続する内面を有する凹部が形成され、
前記第１導電プラグが、前記凹部に入り込んでいる、半導体装置。
【請求項１】
第１導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、
前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、
ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、
前記電極材料をその表面が前記ハードマスクの表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、
前記電極材料の除去後、ハードマスクを除去する工程と、
前記半導体層に第２導電型の不純物を導入することにより、第２導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第１導電型のドレイン領域を形成する工程と、
前記半導体層の表層部に第１導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第１導電型のソース領域を形成する工程と、
平面視で前記ソース領域内に第２導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域を形成する工程と、
前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、
エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第１コンタクトホールおよび第２コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法。
【請求項２】
第１導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、
前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、
ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、
前記電極材料をその表面が前記半導体層の表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、
前記電極材料の除去後、前記開口を埋め尽くすように前記電極材料と同じ材料からなる導電材料を埋設する工程と、
前記導電材料の形成後、ハードマスクを除去する工程と、
前記半導体層に第２導電型の不純物を導入することにより、第２導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第１導電型のドレイン領域を形成する工程と、
前記半導体層の表層部に第１導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第１導電型のソース領域を形成する工程と、
平面視で前記ソース領域内に第２導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域を形成する工程と、
前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、
エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第１コンタクトホールおよび第２コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法。
【請求項３】
半導体層と、
前記半導体層の表面から堀り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第２導電型のソース領域と、
前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第１導電型のドレイン領域と、
前記ゲートトレンチ上に設けられ、前記ゲートトレンチを埋め尽くし、前記半導体層の表面に対して突出するゲート電極と、
前記半導体層上に積層された絶縁膜と、
前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第１コンタクトホールと、
前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第２コンタクトホールと、
前記第１コンタクトホールを介して、前記ゲート電極に接続される第１導電プラグと、
前記第２コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第２導電プラグとを備え、
前記ゲート電極には、前記第１コンタクトホールの側面に連続する内面を有する凹部が形成され、
前記第１導電プラグが、前記凹部に入り込んでいる、半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図４Ｊ】
【図４Ｋ】
【図５】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図４Ｊ】
【図４Ｋ】
【図５】
【公開番号】特開２０１０−１４７２９９（Ｐ２０１０−１４７２９９Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２３９０９（Ｐ２００８−３２３９０９）
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
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