半導体装置とその検査方法と検査済半導体装置の製造方法

【課題】半導体基板の表面電極へのワイヤのボンディング予定領域に検査用プローブを押圧することのできる技術を提供する。
【解決手段】半導体基板１０の表面にエミッタ電極２０が形成されている。エミッタ電極２０の上に、厚み方向に貫通しているスリット２２ａが設けられている保護層２２が形成されている。スリット２２ａの間と保護層２２の上に、エッチングレートが保護層２２よりも高い検査用電極２４が形成されている。プローブを検査用電極２４の表面に押圧して検査すると、プローブの荷重によって検査用電極２４の表面に起伏が形成される。保護層２２のエッチングレートは検査用電極のエッチングレートよりも低いので、検査後に電極２４と保護層２２を除去すれば起伏跡のない平坦な表面を有するエミッタ電極２０を暴露できる。エミッタ電極の平坦な表面にワイヤをボンディングできるので、ボンディングの際に素子に局所的なストレスが加わることがない。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表面に電極層が形成されており、その電極層にワイヤ等をボンディングして用いる半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板内に半導体素子を構成する半導体構造を作り込み、半導体基板の表面に電極層を形成することによって製造する。半導体装置は、その電極層に対してワイヤ等をボンディングして利用する。本明細書にいう半導体基板は、半導体素子を構成する半導体構造が作りこまれている半導体基板をいう。
電極層に対してワイヤ等をボンディングして半導体装置を利用する際に、電極層の表面に凹凸が存在すると、ボンディングの際に半導体装置に過大なストレスが作用して半導体装置が損傷することがある。あるいは電極層の表面に凹凸が存在すると、その電極を回路基板に面実装する際に、はんだ中に気泡が残留してはんだ不良となることがある。半導体装置の電極層の表面に凹凸が存在しないことが要請されることがある。
一方において、半導体装置を製造した段階でその半導体装置を検査したいとする要望が存在する。半導体装置を検査するためには、半導体装置の電極層の表面に検査用プローブを押圧して検査する。検査した結果、検査済の半導体装置の電極層の表面に、検査用プローブを押圧したことによって生じた凹凸が残る場合がある。
上記の問題に対処するためには、ワイヤ等をボンディングする場所と、検査用プローブを押圧する場所を異ならせる必要がある。しかしながら、この方法では対処できない場合が存在する。例えば、ワイヤ等をボンディングする場所が広い場合には、検査用プローブを押圧できる範囲が限られ、検査に必要な電力を半導体装置に導通できない場合が生じる。半導体基板を流れる電極密度を均一にするために電極層の表面の複数個所にワイヤをボンディングする場合があり、この場合には、検査用プローブを押圧できる範囲が限られてしまうという問題が重要となる。あるいは、ワイヤ等をボンディングする場所から電力を供給して半導体装置を検査したい場合には、ワイヤ等をボンディングする場所と検査用プローブを押圧する場所を異ならせることができない。
特許文献１に、半導体基板の表面に形成されている電極層の表面に衝撃吸収材よりなるバンプを形成する技術が開示されている。特許文献１の技術では、バンプの表面に検査用プローブを押圧し、バンプの表面にワイヤをボンディングする。衝撃吸収材よりなるバンプを利用すると、バンプが半導体基板に加わるストレスを緩和するために、ワイヤ等をボンディングする場所と検査用プローブを押圧する場所を異ならせる必要がなくなる。
【０００３】
【特許文献１】特開２００１−３０８１３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、バンプの表面にワイヤをボンディングする方式では、バンプの厚みだけ電極層の実質的な厚みを増すことになり、半導体装置と配線の接続部における抵抗が増大してしまう。
バンプを形成しない電極層にワイヤをボンディングすれば、半導体装置と配線の接続部における抵抗が増大してしまうことはないが、バンプを形成しない電極層の表面に検査用プローブを押圧すると、検査後の電極層の表面に凹凸が形成されてしまう。その結果、電極層にワイヤ等をボンディングする際に、半導体装置が損傷し易くなってしまう。
本発明では、バンプを利用しないでワイヤ等をボンディングすることができ、しかも、ワイヤ等をボンディングする場所によって検査用プローブを押圧する場所が制約されない半導体装置を提案する。
【課題を解決するための手段】
【０００５】
本発明では、検査の際に凹凸が形成されてしまう電極層の表面部分を検査後に除去して電極層の表面を平坦化する。それによって、ワイヤ等をボンディングする際には電極層の表面が平坦であってボンディングする際に過大なストレスが半導体装置に作用しないようにする。また、バンプを利用しないでボンディングするために、半導体装置と配線の接続部における抵抗が増大することもない。
本発明の半導体装置は、第１電極層と保護層と第２電極層を備える。第１電極層は、半導体基板の表面に形成されている。保護層は、第１電極層の表面に形成されており、厚み方向に貫通している間隙が設けられている。第２電極層は、保護層の表面と保護層に形成されている間隙に形成されている。第２電極層は、エッチングレートが保護層よりも高い物質で作られている。なお、保護層に形成される間隙は、貫通孔やスリットでよい。
なお、上記の半導体装置は、半導体構造と電極等は完成しているものの、完成検査前の半導体装置である。
【０００６】
上記の半導体装置は、第１電極層と第２電極層が保護層の間隙によって導通しているので、第２電極層の表面に検査用プローブを押圧して検査することができる。
上記の半導体装置は、完成検査後に、第２電極層をエッチングして除去する。検査用プローブを押圧して検査することによって、第２電極層の表面にプローブ跡が残ってしまうが、検査後に第２電極層と保護層を除去することによって、プローブ跡のない第１電極層の表面を露出することができる。
上記の半導体装置では、保護層のエッチングレートが第２電極層のエッチングレートよりも低いので、第２電極層をエッチングして除去すると、保護層の表面にプローブの押圧跡が残らない。検査用プローブを押圧して検査することによって第２電極層に厚みの薄い領域が局所的に形成されているとする。この場合、第２電極層の厚みの薄い領域では早いタイミングで保護層が露出するまでエッチングが進行するのに対し、その周囲にある厚みの厚い第２電極層をエッチングして除去するためには、さらにエッチングを続行しなければならない。この場合、保護層に間隙が形成されていても、保護層が露出した段階でエッチング速度が遅くなる。保護層が露出した以降もエッチングを持続しても、間隙から第１電極層がエッチングされることがほとんどない。保護層を埋めこんでおいて第２電極層をエッチングして除去すると、第２電極層の表面に形成されたプローブ跡の影響を除去することができる。
第２電極層を除去した後に、別のエッチング方法によって保護層を除去することができる。このとき、保護層はエッチングしても第１電極層はエッチングしないエッチング方法を採用することができる。こうして、表面が平坦な第１電極層を残すことができる。
本発明の半導体装置によると、ワイヤ等のボンディング予定領域に検査用プローブを押圧しても、ワイヤ等のボンディングの際には平坦な電極表面を確保することができる。本発明の半導体装置では、ワイヤ等のボンディング予定領域によって、検査用プローブの押圧範囲が制約されることがない。なお、検査用プローブは第２電極層の表面に押圧され、ワイヤ等は第２電極層と保護層を除去した後の第１電極層の表面にボンディングされる。すなわち、本明細書にいう「同じ領域」とは、「半導体基板を平面視したときに重なる領域」を意味し、物理的にひとつの平面上の領域を意味しない。
【０００７】
保護層に設けられている間隙の幅は、保護層の厚みよりも小さいことが好ましい。保護層に設けられている間隙の幅を、保護層の厚みよりも小さくすることによって、第２電極層を除去する際に第１電極層まで削られることを確実に防止できる。
【０００８】
上記の検査前半導体装置を利用すると、半導体装置に過大なストレスを加えずに検査することができる。その検査方法では、検査前の半導体装置の第２電極層の表面にプローブを接触させて半導体装置を検査する。
【０００９】
本発明を採用すると、検査済半導体装置の新規な製造方法を具現化することができる。その製造方法は、上記の検査前の半導体装置を製造する工程と、第２電極層の表面にプローブを接触させて半導体装置を検査する工程と、第２電極層と保護層を除去する工程を備えている。
上記の検査前の半導体装置を製造する工程は、具体的には、半導体基板の表面に第１電極層を形成する工程と、第１電極層の表面に保護層を形成する工程と、保護層の表面に第２電極層を形成する工程を含んでいる。
保護層を形成する工程では、保護層に設けられる間隙の幅を保護層の厚みよりも小さくすることが好ましい。
上記の製造方法によれば、検査に適したサイズと形状の検査用プローブを検査に適した位置に押圧して正しく検査することができる。正しく検査した半導体装置であり、電極層の表面が平坦であってワイヤ等のボンディング時に過大なストレスが半導体装置に加わることがない半導体装置を製造することができる。
【発明の効果】
【００１０】
本発明によれば、バンプを利用しないでワイヤ等をボンディングすることができるので半導体装置と配線の接続部における抵抗が低くすることができ、しかも、ワイヤ等をボンディングする場所によって検査用プローブを押圧する場所が制約されることがない半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
実施例の技術の技術的特徴を列記する。
（１）検査用プローブは、半導体基板のうちの素子形成領域に押圧される。また、ワイヤも、半導体基板のうちの素子形成領域にボンディングされる。すなわち、半導体基板の表面に形成される電極の同じ領域に、検査用プローブが押圧されるとともに、ワイヤがボンディングされる。
（２）保護層に設けられた間隙は、保護層を厚み方向に貫通する孔またはスリットである。貫通孔やスリットは形成しやすいという利点がある。
（３）保護層の厚みは２μｍであり、保護層に設けられた間隙の幅（保護層を厚み方向に貫通する孔の直径、またはスリットの幅）は２μｍ以下である。この条件は、エッチング深さがエッチング幅よりも深くならない効果を得るのに好適である。
（４）第２電極層はウエットエッチングによって除去される。
【実施例】
【００１２】
図面を参照して、実施例の半導体基板を説明する。本実施例の半導体基板は、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｅｒ）用の半導体基板である。図１に、半導体基板１０（以下、基板１０と称する）の模式的一部断面図を示す。なお、図１は断面図であるが、図面を理解しやすくするために断面を示すハッチングの一部を省略している。
基板１０は、ｎ型のシリコン基板である。基板１０の一方の表面（図１において下側の表面）に、コレクタ電極１８が形成されている。コレクタ電極１８は、例えばアルミニウム等の金属からなる。コレクタ電極１８の上に、ｐ^＋型のコレクタ層１６が形成されている。コレクタ層１６の上に、ｎ^＋型のバッファ層１４が形成されている。バッファ層１４の上に、ｎ⁻型のドリフト層１２が形成されている。
ドリフト層１２の表層（図１においてドリフト層１２の上面側）の一部の範囲に、ｐ型のボディ領域３０が形成されている。ドリフト層１２の表層の他の範囲に、ｐ型のガードリング３４が形成されている。ガードリング３４は、ボディ領域３０を囲んでいる。ガードリング３４は、ボディ領域３０を多重に囲むように複数形成されていてもよい。
ボディ領域３０を貫通している複数のトレンチ３２が形成されている。トレンチ３２の底は、ドリフト層１２に達している。図示を省略しているが、トレンチ３２の内壁には絶縁膜が形成されており、その内側に導電性物質が充填されている。トレンチ３２内部の導電性物質が、ゲート電極を形成する。
トレンチ３２の上面には絶縁層（不図示）が形成されている。トレンチ３２の両側には、ｎ^＋型のエミッタ領域３１が形成されている。隣接するエミッタ領域３１の間に、ボディコンタクト領域３３が形成されている。なお、図１では、ひとつのトレンチとその両側のエミッタ領域にのみ符号を付してあり、その他のトレンチやエミッタ領域には符号を付していない。
また、図示を省略しているが、基板１０の表面には、トレンチ３２の内部に充填されているゲート電極に接続されているゲートパッドが設けられている。ゲートパッドは、基板１０の表面で、後述するエミッタ電極２０と異なる領域に配置されている。
【００１３】
基板１０の他方の表面（図１においてボディ領域３０が形成されている側の表面）にエミッタ電極２０（第１電極層の実施例）が形成されている。エミッタ電極２０は、アルミニウム等の金属からなる。エミッタ電極２０は、ボディ領域３０の表面に形成されているエミッタ領域３１及びボディコンタクト領域３３に電気的に接続している。なお、エミッタ電極２０とトレンチ３２内の導電性物質は、絶縁層（不図示）によって絶縁されている。
エミッタ電極２０の上面に、保護層２２が形成されている。保護層２２は、例えば酸化シリコンなど、後述する検査用電極２４（第２電極層の実施例）のエッチングレートよりも低いエッチングレートの物質からなる。保護層２２には、厚み方向に貫通しているスリット２２ａ（間隙）が設けられている。スリット２２ａの幅ａは、２μｍ以下である。スリット２２ａの幅ａは、保護層２２の厚みｂよりも小さい。
保護層２２の上に検査用電極２４（第２電極層）が形成されている。検査用電極２４は、保護層２２のスリット２２ａの間を埋めている。スリット２２ａで、検査用電極２４とエミッタ電極２０が接している。すなわち、検査用電極２４とエミッタ電極２０は、電気的に導通している。
【００１４】
エミッタ電極２０とコレクタ電極１８の間に位置する物質が半導体素子構造を形成する。別言すれば、ループ状のガードリング３４の内側の領域が素子形成領域となっている。
【００１５】
（半導体装置の製造方法）次に、上記の基板１０の製造方法とともに、基板１０を使った半導体装置の製造方法について説明する。図２から図９は、ＩＧＢＴの製造方法を示す模式的断面図である。
（第１工程）まず、ドリフト層１２、コレクタ層１６、ボディ領域３０などから構成される半導体素子が形成された半導体基板１０を用意する。ベースとなる基板にドリフト層１２等を形成する工程は既存の工程と同じであるので説明を省略する。
（第２工程）次に、基板１０の一方の表面（ボディ領域３０が形成されている側の表面）に、アルミニウムからなるエミッタ電極２０（第１電極層）を形成する（図２）。エミッタ電極２０は、ＣＶＤ法などにより成膜すればよい。
（第３工程）次に、エミッタ電極２０の上に、酸化シリコンからなる保護層２２を形成する（図３）。保護層２２は、幅ａのスリット２２ａを挟んでストライプ状に形成される。スリット２２ａの幅ａは、保護層２２の厚みｂよりも小さい。保護層２２も、ＣＶＤ法により成膜すればよい。保護層２２は、後述する検査用電極２４よりもエッチングレートが低い材質で形成される。ストライプ状の保護層２２は、スリット２２ａの位置にレジストを形成してから保護層を成膜すればよい。
（第４工程）次に、保護層２２の上に、検査用電極２４を形成する（図４）。検査用電極２４は、アルミニウム金属からなる。検査用電極２４の厚みｃは、通電検査用プローブ（後述）の押圧時に削られる厚みよりも大きく形成される。検査用電極２４は、保護層２２のスリット２２ａにも形成される。すなわち、エミッタ電極２０と検査用電極２４は、スリット２２ａで接触し、電気的に導通する。第１−４工程で製造される半導体基板１０が、図１に示した半導体基板である。
【００１６】
（第５工程）次に、検査用電極２４の表面にプローブ４０を接触させて半導体装置の検査を実施する（図５）半導体装置の検査とは、典型的には、素子が規定の電気的特性を有しているか否かの検査である。電気的特性の検査であるため、電極にプローブを押圧する必要がある。なお、コレクタ電極１８とゲート電極（不図示）にもプローブが押圧されるが図５ではそれらのプローブの図示を省略している。
検査後にプローブ４０を離すと、検査用電極２４の表面に、中央部がへこんでおり、周囲が盛り上がっているクレータ４２が形成される（図６）。このクレータ４２は、プローブ４０の押圧によって形成される。なお、クレータ４２の上にワイヤをボンディングすると、クレータ４２の下方に局所的なストレスが加わり、クレータ４２の下方に位置する素子が損傷することがある。
【００１７】
（第６工程）検査の終了後、ウエットエッチングにより検査用電極２４を除去する（図７）。このとき、検査用電極２４のエッチングレートは保護層２２のエッチングレートよりも高いので、検査用電極２４のみが除去され、保護層２２は除去されない。従って、検査用電極２４の表面に形成されたクレータ４２の形状が保護層２２の表面に残ることはない。検査用電極２４が除去された後には、表面が平坦な保護層２２が露出する。
また、保護層２２のスリット２２ａの幅は、保護層２２の厚みｂよりも小さい。ウエットエッチングは、除去対象部分の幅（除去対象部分が円形の場合は円の直径であり、除去対象部分が円形でない場合は短手方向の幅）よりも深くはエッチングが進行しにくいという特性を有する。これは、エッチング対象領域の幅と同じ程度の深さまでエッチングが進行すると、エッチング液の流動性が低下し、フレッシュなエッチング液が間隙の底に供給されなくなるためであると推測されている。従って、検査用電極２４をエッチングにより除去する際に、スリット２２ａにおいて、エミッタ電極２０が除去されることがない。
（第７工程）次に、第６工程で用いるエッチング液とは異なるエッチング液を使って、保護層２２を除去する（図８）。保護層２２の表面が平坦なので、保護層２２を除去した後に、表面が平坦なエミッタ電極２０が露出する。
本工程では、金属を溶解せずに保護層２２の酸化シリコンを溶解する液体が用いられる。従って、エミッタ電極２０を除去することなく、保護層２２を除去することができる。こうして、表面が露出したエミッタ電極２０を形成することができる。
（第８工程）最後に、エミッタ電極２０の表面にワイヤ５０をボンディングする（図９）。ボンディング工程では、ワイヤの途中をエミッタ電極２０の表面に押し付けながら半田付けし、その後、不要な端部をカットする。
エミッタ電極２０の表面が平坦であるので、ワイヤ５０をボンディングする際に、ワイヤ５０の下方に偏ったストレスが加わることがない。以上の工程によって、ＩＧＢＴ１００（半導体装置）が完成する。
【００１８】
検査用電極２４の効果を説明する。
通電検査では、エミッタ電極２０に電圧を印加するために、エミッタ電極２０の上に形成された検査用電極２４の表面にプローブ４０が押圧される。プローブ４０の押圧によって、エミッタ電極２０の下方に配置されている素子にストレス（応力）が加わる。ストレスが大きいと、素子が損傷する虞がある。しかしながら、プローブ４０と素子の間には、エミッタ電極２０だけでなく検査用電極２４が介在するので、素子に加わる局所的なストレスが緩和される。プローブ４０の押圧によるストレスから素子を保護することができる。
他方、図６に示したように、プローブの押圧によって、検査用電極２４の表面にはクレータ４２が形成される。クレータ４２の上にワイヤをボンディングすると、クレータの凹凸に起因して、クレータ４２の下方に配置されている素子に局所的なストレスが加わる。局所的なストレスは素子を損傷させやすい。実施例の基板１０では、通電検査後に検査用電極２４と保護層２２を除去する。検査用電極２４と保護層２２を除去すると、エミッタ電極２０の平坦な表面が暴露する。エミッタ電極２０の平坦な表面にワイヤをボンディングすることができるので（図９参照）、ボンディングの際に素子に加わるストレスを緩和することができる。
【００１９】
保護層２２の効果について説明する。
保護層２２がない場合、検査用電極２４をエッチングで除去すると、検査用電極２４の表面に形成されたクレータ４２の跡がエミッタ電極２０の表面に残ってしまう。
他方、保護層２２は、検査用電極２４よりもエッチングレートが低い物質からなる。従って、検査用電極２４を除去した跡に、保護層２２の表面にクレータ４２の跡が残ることがない。検査用電極２４を除去した後に保護層２２を除去すると、クレータ４２の跡のない平坦な表面を有するエミッタ電極２０を暴露することができる。
また、保護層２２には、検査用電極２４とエミッタ電極２０の電気的な導通を確保するためのスリット２２ａが設けられている。スリット２２ａの幅ａは、保護層２２の厚みｂ（即ち、スリット２２ａの深さ）よりも小さい。エッチングは、幅よりも深く進行し難いという特性がある。従って、検査用電極２４をエッチングによって除去する際に、スリット２２ａにおいて、エミッタ電極２０が侵食されることがない。スリット２２ａにおいてもエミッタ電極にへこみが形成されることがない。
上記の検査用電極２４と保護層２２の組み合わせによって、次の利点が得られる。
検査用電極２４は、素子形成領域を覆っている。素子形成領域のいずれの場所にもプローブを押圧することができる。素子形成領域の様々な場所にプローブを押圧して検査することができる。他方、素子形成領域は、ワイヤのボンディング予定領域でもある。即ち、ワイヤのボンディング予定領域と同じ領域に、プローブを押圧することができる。半導体装置の利用時に近い条件で検査を実施することができる。なお、「ワイヤのボンディング予定領域と同じ領域」とは、厳密には、半導体基板１０を平面視したときに重なる領域という意味である。なぜならば、プローブが押圧される面は検査用電極２４の表面であり、ワイヤがボンディングされる面は検査用電極２４を除去した後に露出するエミッタ電極２０の表面だからである。
【００２０】
上記の他に、上記の実施例の特徴を説明する。
（１）プローブの押圧時には、エミッタ電極２０と検査用電極２４が重なっているので、プローブと素子の間に厚い電極層を介在させることができる。プローブの押圧によって素子に加わる局所的なストレスを緩和する。他方、ワイヤは、検査用電極２４を除去した後にボンディングする。ワイヤ５０と素子（エミッタ電極２０の下方に位置する素子）の間の電気抵抗を増大させることがない。
（２）スリット２２ａは、素子形成領域の全面に形成されている。これによって、検査用電極２４とエミッタ電極２０が、素子形成領域の全面で接する。検査用電極２４とエミッタ電極２０の間の抵抗を均一にすることができる。正確な通電検査を実施することができる。
【００２１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、保護層２２に設けられる間隙はスリットのほか、保護層２２を貫通している孔であってもよい。
半導体基板の表面に形成する３層構造の電極は、エミッタ電極に限られない。半導体基板の表面に形成する電極であればよい。
【００２２】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２３】
【図１】半導体基板の模式的部分的断面図である。
【図２】半導体装置の製造工程のひとつ（エミッタ電極形成工程）を説明する図である。
【図３】半導体装置の製造工程のひとつ（保護層形成工程）を説明する図である。
【図４】半導体装置の製造工程のひとつ（検査用電極形成工程）を説明する図である。
【図５】半導体装置の製造工程のひとつ（検査工程）を説明する図である。
【図６】検査工程後の半導体装置の断面を示す図である。
【図７】半導体装置の製造工程のひとつ（検査用電極除去工程）を説明する図である。
【図８】半導体装置の製造工程のひとつ（保護層除去工程）を説明する図である。
【図９】半導体装置の製造工程のひとつ（ワイヤボンディング工程）を説明する図である。
【符号の説明】
【００２４】
１０：半導体基板
２０：エミッタ電極（第１電極層）
２２：保護層
２２ａ：スリット（間隙）
２４：検査用電極（第２電極層）
１００：半導体装置

【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されている第１電極層と、
その第１電極層の表面に形成されており、厚み方向に貫通している間隙が設けられている保護層と、
その保護層の表面と前記間隙に形成されており、エッチングレートが前記保護層よりも高い第２電極層と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記保護層に設けられている前記間隙の幅が、前記保護層の厚みよりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置の前記第２電極層の表面にプローブを接触させて前記半導体装置を検査することを特徴とする半導体装置の検査方法。
【請求項４】
請求項１又は２に記載の半導体装置を製造する工程と、
前記第２電極の表面にプローブを接触させて前記半導体装置を検査する工程と、
前記第２電極層と前記保護層を除去する工程と、
を含むことを特徴とする検査済半導体装置の製造方法。

【図１】