半導体装置の製造方法
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製造方法に係り、詳しくは、半導体基板を覆う絶縁膜の接続孔又は接続溝に、銅又は銅を主成分とする配線をＣＶＤ(Chemical Vapor Deposition:化学的気相成長)法を利用して形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているマイクロプロセッサやメモリなどのＬＳＩ（大規模集積回路）は、集積度の向上につれて個々の素子の寸法は益々微細化されてきており、これに伴って各素子を構成する半導体領域の寸法も微細化されている。また、各半導体領域に対して配線を接続する場合、絶縁膜に形成するコンタクトホールやビアホールなどの接続孔、又は配線を埋め込む接続溝の径も微細化されてきている。さらに、配線密度が高くなってきているので、配線を半導体基板の厚さ方向に多層にわたって積層するようにした多層配線技術が発展してきている。
【０００３】このようなＬＳＩにおいて、特に高速向きのマイクロプロセッサなどでは、動作上特に配線の抵抗値が問題となるので、低い抵抗値の配線が望まれている。従来から、ＬＳＩを含めた半導体装置の配線材料としては、電気的特性、加工性などの点で優れているアルミニウム（Ａｌ）またはアルミニウムを主成分とするアルミニウム系金属が用いられてきている。しかしながら、同アルミニウム系金属は、エレクトロマイグレーション耐性、ストレスマイグレーション耐性に弱いという欠点がある。このため、アルミニウム系金属に代わって同アルミニウム系金属よりも抵抗値が小さくて、エレクトロマイグレーション耐性、ストレスマイグレーション耐性に優れている銅（Ｃｕ）又は銅を主成分とする銅系金属が用いられる傾向になる。
【０００４】このように配線材料として優れている銅系金属からなる薄膜を半導体基板上に形成するには、一般にＣＶＤ法又はスパッタ法や蒸着法などのＰＶＤ(PhysicalVapor Deposition:物理的気相成長)法により行われるが、通常は段差被覆性（ステップカバレッジ）に優れているＣＶＤ法を利用して形成されることが多い。ところで、ＣＶＤ法により銅系金属薄膜を形成する場合、同薄膜を配線として十分な膜厚となるように比較的厚く形成すると、同薄膜中にボイド（気泡・空隙）の発生が避けられないことが知られている。配線にそのようなボイドが存在すると、配線抵抗が高くなったり、断線の原因になったりするので、半導体装置の信頼性を低下させることになる。
【０００５】このため、ボイドの発生を抑制又は防止するようにして銅配線を形成することが考えられている。例えば特開平１０−７９３８９号公報には、ＣＶＤにより銅配線を形成する場合に、ボイドの影響を避けるようにした半導体装置の製造方法が開示されている。以下、図７（ａ）〜（ｄ）を参照して、同半導体装置の製造方法について工程順に説明する。まず、図７（ａ）に示すように、シリコン基板６１を覆う酸化シリコン膜からなる膜厚が略０．１μｍの絶縁膜６２に凹部６３Ａ、６３Ｂを形成した後、同凹部６３Ａ、６３Ｂを含むシリコン基板６１上に拡散防止膜６４を介して、ＣＶＤ法により膜厚が略１５０ｎｍの第１層目の銅薄膜６５を形成する。このとき、同銅薄膜６５にはボイド６６Ａ、６６Ｂが形成される。
【０００６】次に、図７（ｂ）に示すように、シリコン基板６１を略４００℃で、略１０分間アニール処理を行うことにより、第１層目の銅薄膜６５を流動（リフロー）させてボイド６６Ａ、６６Ｂに銅を流し込む。次に、図７（ｃ）に示すように、上述と同様なＣＶＤ法により、第１層目の銅薄膜６５上に第２層目の銅薄膜６６を形成する。次に、図７（ｄ）に示すように、ＣＭＰ(Chemical Mechnical Polishing:化学的機械的研磨)法により、第１層目及び第２層目の銅薄膜６５、６６の表面を研磨して、各凹部６３Ａ、６３Ｂに埋め込まれた銅配線６７を形成する。これにより、ボイドの存在しない銅配線６７を得ることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の公報記載の半導体装置の製造方法は、配線として十分な膜厚となるように厚く銅薄膜を形成する場合には、ＣＶＤ法による薄膜の形成工程及びリフロー工程を数回繰り返す必要があるので、工程数が多くなるため製造効率が悪くなる、という問題がある。すなわち、従来の半導体装置の製造方法では、ＣＶＤ法によりボイドが形成されない程度に小さな膜厚で銅薄膜を形成する工程と、リフロー工程とを組み合わせて十分な膜厚となる配線を得るようにしているので、配線の膜厚によってはＣＶＤ工程を３回以上に分割して、その工程間にリフロー工程を行う必要があるので、銅配線の形成が非効率となるのが避けられない。
【０００８】この発明は、上述の事情に鑑みてなされたもので、ＣＶＤ法を利用して銅系金属からなる配線を形成するにあたり、工程数を低減して効率的に同配線を形成できるようにした半導体装置の製造方法を提供することを目的としている。
【０００９】上記課題を解決するために、請求項１記載の発明は、半導体基板を覆う絶縁膜の接続溝又は接続孔に、配線を形成する半導体装置の製造方法であって、上記接続溝又は接続孔を含む上記半導体基板上に、化学的気相成長法により所望金属からなる第１導電性薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じない程度の膜厚に形成する第１導電性薄膜形成工程と、上記半導体基板を熱処理して上記第１導電性薄膜の表面を流動させる第１導電性薄膜リフロー工程と、上記第１導電性薄膜上に、めっき法により上記所望金属からなる第２導電性薄膜を、上記接続溝又は接続孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程と、上記第２導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを含むことを特徴としている。
【００１０】請求項２記載の発明は、半導体基板を覆う絶縁膜の接続溝又は接続孔に、銅又は銅を主成分とする配線を形成する半導体装置の製造方法であって、上記接続溝又は接続孔を含む上記半導体基板上に、化学的気相成長法により銅又は銅を主成分とする第１導電性薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じない程度の膜厚に形成する第１導電性薄膜形成工程と、上記半導体基板を熱処理して前記第１導電性薄膜の表面を流動させる第１導電性薄膜リフロー工程と、上記第１導電性薄膜上に、めっき法により上記銅又は銅を主成分とする第２導電性薄膜を、上記接続溝又は接続孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程と、上記第２導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを含むことを特徴としている。
【００１１】請求項３記載の発明は、請求項２記載の半導体装置を製造するための方法に係り、上記第１導電性薄膜形成工程の前に、上記接続溝又は接続孔を含む上記半導体基板上にバリア金属膜を形成するバリア金属膜形成工程を含むことを特徴としている。
【００１２】請求項４記載の発明は、請求項２又は３記載の半導体装置を製造するための方法に係り、上記第１導電性薄膜形成工程を、非酸化性雰囲気中で行うことを特徴としている。
【００１３】請求項５記載の発明は、請求項２、３又は４記載の半導体装置を製造するための方法に係り、上記第１導電性薄膜リフロー工程を、還元性雰囲気中又は真空中で行うことを特徴としている。
【００１４】請求項６記載の発明は、請求項２乃至５のいずれか１に記載の半導体装置を製造するための方法に係り、上記第２導電性薄膜平坦化工程を、化学的機械的研磨法により行うことを特徴としている。
【００１５】請求項７記載の発明は、請求項２乃至６のいずれか１に記載の半導体装置を製造するための方法に係り、上記第１導電性薄膜形成工程における上記銅又は銅を主成分とする第１導電性薄膜を、３０〜１５０ｎｍの膜厚で形成することを特徴としている。
【００１６】請求項８記載の発明は、請求項２乃至７のいずれか１に記載の半導体装置を製造するための方法に係り、上記バリア金属膜形成工程における上記バリア金属膜として高融点金属を用いることを特徴としている。
【００１７】
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例図１（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）は、この発明の第１実施例である半導体装置の製造方法を工程順に示す工程図、また、図３は同半導体装置の製造方法により製造された半導体装置を示す斜視図である。以下、図１R>１（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）を参照して、同半導体装置の製造方法について工程順に説明する。まず、図１（ａ）に示すように、例えばシリコン単結晶からなり表面が酸化シリコン膜（ＳｉＯ２）からなる、膜厚が５００〜１０００ｎｍの絶縁膜２で覆われた半導体基板１を用意する。同半導体基板１には予め不純物イオン打ち込みなどにより所望の素子領域が形成されているものとする。次に、ドライエッチング法により、絶縁膜２に径が略０．２８μｍの接続溝３を形成する。同接続溝３の形成は、周知のリソグラフィ技術を利用することにより、所望の位置に所望の深さに形成することができる。
【００１９】次に、図１（ｂ）に示すように、ＰＶＤ法の一種であるスパッタ法により、接続溝３を含む絶縁膜２上にチタンナイトライド（ＴｉＮ）膜からなる膜厚が２０〜５０ｎｍのバリア金属膜４を形成する。同バリア金属膜４は、以後の工程で形成される銅薄膜が絶縁膜２又は半導体基板１に拡散するのを阻止する働きをする。次に、図１（ｃ）に示すように、ＣＶＤ法により膜厚が３０〜１５０ｎｍの第１銅薄膜５をバリア金属膜４上に形成する。この場合、同第１銅薄膜５の成膜速度は略３０ｎｍ／分である。ここで、第１銅薄膜５の膜厚は、同銅薄膜５の表面に結晶粒子に起因する凹凸が実質的に生じない程度に選ぶようにする。すなわち、ＣＶＤ法により第１銅薄膜５を形成する場合、上述した３０〜１５０ｎｍの膜厚であれば、図４（ａ）に示すように、同銅薄膜５は表面に凹凸がほとんど生じないように形成することができる。一方、上述した１５０ｎｍ以上の膜厚に堆積されると、同図（ｂ）に示すように、結晶粒子に起因した凹凸が現れるようになって、銅薄膜５の表面に凹凸１０が生じてくる。この凹凸１０は膜厚が大きくなるにしたがって、ボイド発生の原因となってくる。一方、上述した３０ｎｍ以下の膜厚になると、均質な銅薄膜として成膜されるのが困難となる。
【００２０】上述のＣＶＤ法による第１銅薄膜５の具体的形成方法としては、次の２種類の成膜条件で行った。
成膜条件（１）
原料ガス：ヘクサフロロアセチルアセトナート銅トリメチルビニルシラン（Cu(hfac)tmvs）
キャリアガス：ヘリウム（Ｈｅ）
キャリアガス流量：５０〜１０００ｓｃｃｍ(Standard cubic centimeterper minute)成膜温度：１５０〜２５０℃成膜時間：１〜１０分成長室圧力：０．１〜３０Ｔｏｒｒ成膜条件（２）
原料ガス：シクロペンタジェニルトリエチルフォスヒン銅（CuCpTep）
キャリアガス：ヘリウムキャリアガス流量：５０〜１０００ｓｃｃｍ成膜温度：１５０〜３００℃成膜時間：１〜１０分成長室圧力：０．０１〜３０Ｔｏｒｒなお、成膜条件（１）及び（２）とも、キャリアガスは、アルゴン（Ａｒ）、水素（Ｈ２）と置換が可能である。このキャリアガスは、非酸化性ガスなら用いることができる。
【００２１】次に、図２（ｄ）に示すように、半導体基板１を熱処理して、第１銅薄膜５の表面を流動させることによりリフローさせる。これにより、同銅薄膜５の表面は極めて滑らかになる。上述のリフローの具体的熱処理方法としては、次の３種類の条件で行った。
条件（１）
雰囲気ガス：水素ガス流量：１００〜５００００ｓｃｃｍ基板温度：３５０〜５００℃条件（２）
雰囲気ガス：水素（３０〜９５％）＋酸素（７０〜５％）
ガス流量：１０００〜５００００ｓｃｃｍ基板温度：３５０〜６５０℃条件（３）
雰囲気：真空（１０−６〜１０−１１Ｔｏｒｒ）
基板温度：３５０〜５００℃条件（１）〜（３）から明らかなように、リフローの熱処理の雰囲気は、還元性、酸化性及び真空を選ぶことができる。ここで、真空雰囲気中で行うときは、ＣＶＤ法により第１銅薄膜５を形成した半導体基板１を、ＣＶＤ装置の外部に取り出すことなくそのまま真空中で保持して、リフローを行うようにする。
【００２２】次に、図２（ｅ）に示すように、めっき法により膜厚が１．０〜２．０μｍの第２銅薄膜６を、第１銅薄膜５上に形成する。これにより、同第２銅薄膜６は接続溝３の上部に盛り上がるように堆積される。ここで、めっき法により銅薄膜を形成するのは、短時間で銅配線を形成して量産性に適した工程とするためである。ここで、第１銅薄膜５がＣＶＤ法により形成されることにより段差被覆性に優れた薄膜となっており、しかも同第１銅薄膜５の表面はリフロー処理されているので、同第１銅薄膜５上に形成される第２銅薄膜６がめっき法により形成されていても、同第２銅薄膜６の膜質は何ら問題がない。
【００２３】次に、図２（ｆ）に示すように、ＣＭＰ法により第１銅薄膜５及び第２銅薄膜６を研磨して平坦化する。これにより、接続溝３に第１銅薄膜５と第２銅薄膜６とが積層されて埋め込まれて形成された銅配線７を有する半導体装置８が製造される。銅配線７は図示しない素子領域に接続されている。図３は、半導体装置８の完成構造を示す斜視図である。
【００２４】このように、この例の構成によれば、半導体基板１を覆う接続溝３を含む絶縁膜２上にバリア金属膜４を介して、ＣＶＤ法により表面に結晶粒子に起因する凹凸が実質的に生じない程度の膜厚の第１銅薄膜５を形成した後、リフロー処理を施して同銅薄膜５の表面を流動させ、続いてめっき法により第１銅薄膜５上に時間で十分な膜厚の第２銅薄膜６を形成した後、ＣＭＰ法により表面を平坦化して銅配線７を形成するようにしたので、工程数を低減して効率的に銅配線を形成できる。したがって、配線として十分な膜厚となるように厚く銅薄膜を形成する場合でも、ＣＶＤ法による薄膜の形成工程及びリフロー工程を繰り返す必要がないので、生産性を向上することができる。
【００２５】◇第２実施例図５（ａ）〜（ｄ）及び図６（ｅ）〜（ｇ）は、この発明の第２実施例である半導体装置の製造方法を工程順に示す工程図である。この第２実施例の半導体装置の製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、銅配線を接続溝に代えて接続孔に形成するようにした点である。以下、図５（ａ）〜（ｄ）及び図６（ｅ）〜（ｇ）を参照して、同半導体装置の製造方法について工程順に説明する。まず、図５（ａ）に示すように、予め下層配線１１が形成され表面がシリコン酸化膜からなる、膜厚が５００〜１０００ｎｍの絶縁膜１２で覆われた半導体基板１を用意して、ドライエッチング法により、絶縁膜１２に径が略０．２８μｍの接続孔１３を形成する。
【００２６】次に、図５（ｂ）に示すように、スパッタ法により、接続孔１３を含む絶縁膜１２上にチタンナイトライド膜からなる膜厚が２０〜５０ｎｍのバリア金属膜１４を形成する。
【００２７】次に、図５（ｃ）に示すように、ＣＶＤ法により膜厚が３０〜１５０ｎｍの第１銅薄膜１５をバリア金属膜１４上に形成する。同第１銅薄膜１５の形成は、第１実施例における第１銅薄膜５の成膜条件と略同様な内容で行うことができる。次に、図５（ｄ）に示すように、半導体基板１を熱処理して、第１銅薄膜１５の表面を流動させることによりリフローさせる。同リフローの熱処理は、第１実施例における熱処理の条件と略同様な内容で行うことができる。
【００２８】次に、図６（ｅ）に示すように、めっき法により膜厚が１．０〜２．０μｍの第２銅薄膜１６を、第１銅薄膜１５上に形成する。これにより、同第２銅薄膜１６は接続孔１３の上部に盛り上がるように堆積される。ここで、第１銅薄膜１５がＣＶＤ法により形成されることにより段差被覆性に優れた薄膜となっており、しかも同第１銅薄膜１５の表面はリフロー処理されているので、同第１銅薄膜１５上に形成される第２銅薄膜１６がめっき法により形成されていても、同第２同薄膜１６の膜質は何ら問題がない。
【００２９】次に、図６（ｆ）に示すように、ＣＭＰ法により第１銅薄膜１５及び第２銅薄膜１６を研磨して平坦化する。これにより、接続孔１３に第１銅薄膜１５と第２銅薄膜１６とが積層されて埋め込まれてビアプラグ１７が形成される。次に、図６（ｇ）に示すように、絶縁膜１２上に銅配線１７と接続するように上層配線１９を形成することにより、銅配線１７を通じて下層配線１１と上層配線１９とが接続された半導体装置１８が製造される。
【００３０】このように、この例の構成によっても、第１実施例において述べたのと略同様の効果を得ることができる。これに加えて、この例によれば、ビアプラグのように特に膜厚の厚い銅配線が必要とされる要求にも対応させることができる。
【００３１】以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあってもこの発明に含まれる。例えば、ＣＶＤ法により表面に結晶粒子に起因する凹凸が実質的に生じない程度の膜厚に形成する薄膜としては、銅に限らずアルミニウムなどの他の金属に対しても適用することができる。したがって、アルミニウム配線を十分な膜厚に形成する場合にも適用できる。
【００３２】また、銅配線は銅１００％に限ることなく、他の材料が多少含まれていても銅を主成分とする銅系金属であれば同様に適用することができる。例えば、微量のチタン（Ｔｉ），クロム（Ｃｒ）などの高融点金属を含ませて、配線の信頼性を向上させるような場合に適用して効果的となる。また、十分な膜厚の銅又は銅を主成分とする配線を形成するために、ＣＶＤ法により形成した第１導電性薄膜上に、第２導電性薄膜をめっき法により形成すれば、膜質に優れた銅又は銅を主成分とする配線を容易に形成することができる利点がある。
【００３３】また、バリア金属膜としては、チタンナイトライドに限ることなく、タンタルナイトライド（ＴａＮ）、タングステンナイトライド（ＷＮ）、チタンタングステン（ＴｉＷ）、タングステンシリコンナイトライド（ＷＳｉＮ）、タンタルシリコンナイトライド（ＴａＳｉＮ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブテン（Ｍｏ）などの高融点金属であれば同様に用いることができる。また、絶縁膜は、酸化シリコン膜に限らずに、窒化シリコン膜、ＢＳＧ(BoroSilicate Glass)膜、ＰＳＧ（Phospho Silicate Glass）膜、あるいはＢＰＳＧ(Boro-Phospho Silicate Glass)などを用いることができる。
【００３４】
【発明の効果】以上説明したように、この発明の半導体装置の製造方法によれば、半導体基板を覆う接続溝又は接続孔を含む絶縁膜上に、ＣＶＤ法により表面に結晶粒子に起因する凹凸が実質的に生じない程度の膜厚の第１導電性薄膜を形成した後、リフロー処理を施して同薄膜の表面を流動させ、続いてめっき法により第１導電性薄膜上に短時間で十分な膜厚の第２導電性薄膜を形成した後、同第２導電性薄膜の表面を平坦化して配線を形成するようにしたので、工程数を低減して効率的に配線を形成できる。したがって、配線として十分な膜厚となるように厚く導電性薄膜を形成する場合でも、ＣＶＤ法による薄膜の形成工程及びリフロー工程を繰り返す必要がないので、生産性を向上することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の製造方法を工程順に示す工程図である。
【図２】同半導体装置の製造方法を工程順に示す工程図である。
【図３】同半導体装置の製造方法により製造された半導体装置を示す斜視図である。
【図４】同半導体装置の製造方法の原理を説明する図である。
【図５】この発明の第２実施例である半導体装置の製造方法を工程順に示す工程図である。
【図６】同半導体装置の製造方法を工程順に示す工程図である。
【図７】従来の半導体装置の製造方法を工程順に示す工程図である。
【符号の説明】
１ 半導体基板
２、１２ 絶縁膜
３ 接続溝
４、１４ バリア金属膜
５、１５ 第１銅薄膜（ＣＶＤ法による）
６、１６ 第２銅薄膜（スパッタ法による）
７ 銅配線
８、１８ 半導体装置
１０ 凹凸
１１ 下層配線
１３ 接続孔
１７ ビアプラグ
１９ 上層配線
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製造方法に係り、詳しくは、半導体基板を覆う絶縁膜の接続孔又は接続溝に、銅又は銅を主成分とする配線をＣＶＤ(Chemical Vapor Deposition:化学的気相成長)法を利用して形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているマイクロプロセッサやメモリなどのＬＳＩ（大規模集積回路）は、集積度の向上につれて個々の素子の寸法は益々微細化されてきており、これに伴って各素子を構成する半導体領域の寸法も微細化されている。また、各半導体領域に対して配線を接続する場合、絶縁膜に形成するコンタクトホールやビアホールなどの接続孔、又は配線を埋め込む接続溝の径も微細化されてきている。さらに、配線密度が高くなってきているので、配線を半導体基板の厚さ方向に多層にわたって積層するようにした多層配線技術が発展してきている。
【０００３】このようなＬＳＩにおいて、特に高速向きのマイクロプロセッサなどでは、動作上特に配線の抵抗値が問題となるので、低い抵抗値の配線が望まれている。従来から、ＬＳＩを含めた半導体装置の配線材料としては、電気的特性、加工性などの点で優れているアルミニウム（Ａｌ）またはアルミニウムを主成分とするアルミニウム系金属が用いられてきている。しかしながら、同アルミニウム系金属は、エレクトロマイグレーション耐性、ストレスマイグレーション耐性に弱いという欠点がある。このため、アルミニウム系金属に代わって同アルミニウム系金属よりも抵抗値が小さくて、エレクトロマイグレーション耐性、ストレスマイグレーション耐性に優れている銅（Ｃｕ）又は銅を主成分とする銅系金属が用いられる傾向になる。
【０００４】このように配線材料として優れている銅系金属からなる薄膜を半導体基板上に形成するには、一般にＣＶＤ法又はスパッタ法や蒸着法などのＰＶＤ(PhysicalVapor Deposition:物理的気相成長)法により行われるが、通常は段差被覆性（ステップカバレッジ）に優れているＣＶＤ法を利用して形成されることが多い。ところで、ＣＶＤ法により銅系金属薄膜を形成する場合、同薄膜を配線として十分な膜厚となるように比較的厚く形成すると、同薄膜中にボイド（気泡・空隙）の発生が避けられないことが知られている。配線にそのようなボイドが存在すると、配線抵抗が高くなったり、断線の原因になったりするので、半導体装置の信頼性を低下させることになる。
【０００５】このため、ボイドの発生を抑制又は防止するようにして銅配線を形成することが考えられている。例えば特開平１０−７９３８９号公報には、ＣＶＤにより銅配線を形成する場合に、ボイドの影響を避けるようにした半導体装置の製造方法が開示されている。以下、図７（ａ）〜（ｄ）を参照して、同半導体装置の製造方法について工程順に説明する。まず、図７（ａ）に示すように、シリコン基板６１を覆う酸化シリコン膜からなる膜厚が略０．１μｍの絶縁膜６２に凹部６３Ａ、６３Ｂを形成した後、同凹部６３Ａ、６３Ｂを含むシリコン基板６１上に拡散防止膜６４を介して、ＣＶＤ法により膜厚が略１５０ｎｍの第１層目の銅薄膜６５を形成する。このとき、同銅薄膜６５にはボイド６６Ａ、６６Ｂが形成される。
【０００６】次に、図７（ｂ）に示すように、シリコン基板６１を略４００℃で、略１０分間アニール処理を行うことにより、第１層目の銅薄膜６５を流動（リフロー）させてボイド６６Ａ、６６Ｂに銅を流し込む。次に、図７（ｃ）に示すように、上述と同様なＣＶＤ法により、第１層目の銅薄膜６５上に第２層目の銅薄膜６６を形成する。次に、図７（ｄ）に示すように、ＣＭＰ(Chemical Mechnical Polishing:化学的機械的研磨)法により、第１層目及び第２層目の銅薄膜６５、６６の表面を研磨して、各凹部６３Ａ、６３Ｂに埋め込まれた銅配線６７を形成する。これにより、ボイドの存在しない銅配線６７を得ることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の公報記載の半導体装置の製造方法は、配線として十分な膜厚となるように厚く銅薄膜を形成する場合には、ＣＶＤ法による薄膜の形成工程及びリフロー工程を数回繰り返す必要があるので、工程数が多くなるため製造効率が悪くなる、という問題がある。すなわち、従来の半導体装置の製造方法では、ＣＶＤ法によりボイドが形成されない程度に小さな膜厚で銅薄膜を形成する工程と、リフロー工程とを組み合わせて十分な膜厚となる配線を得るようにしているので、配線の膜厚によってはＣＶＤ工程を３回以上に分割して、その工程間にリフロー工程を行う必要があるので、銅配線の形成が非効率となるのが避けられない。
【０００８】この発明は、上述の事情に鑑みてなされたもので、ＣＶＤ法を利用して銅系金属からなる配線を形成するにあたり、工程数を低減して効率的に同配線を形成できるようにした半導体装置の製造方法を提供することを目的としている。
【０００９】上記課題を解決するために、請求項１記載の発明は、半導体基板を覆う絶縁膜の接続溝又は接続孔に、配線を形成する半導体装置の製造方法であって、上記接続溝又は接続孔を含む上記半導体基板上に、化学的気相成長法により所望金属からなる第１導電性薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じない程度の膜厚に形成する第１導電性薄膜形成工程と、上記半導体基板を熱処理して上記第１導電性薄膜の表面を流動させる第１導電性薄膜リフロー工程と、上記第１導電性薄膜上に、めっき法により上記所望金属からなる第２導電性薄膜を、上記接続溝又は接続孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程と、上記第２導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを含むことを特徴としている。
【００１０】請求項２記載の発明は、半導体基板を覆う絶縁膜の接続溝又は接続孔に、銅又は銅を主成分とする配線を形成する半導体装置の製造方法であって、上記接続溝又は接続孔を含む上記半導体基板上に、化学的気相成長法により銅又は銅を主成分とする第１導電性薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じない程度の膜厚に形成する第１導電性薄膜形成工程と、上記半導体基板を熱処理して前記第１導電性薄膜の表面を流動させる第１導電性薄膜リフロー工程と、上記第１導電性薄膜上に、めっき法により上記銅又は銅を主成分とする第２導電性薄膜を、上記接続溝又は接続孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程と、上記第２導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを含むことを特徴としている。
【００１１】請求項３記載の発明は、請求項２記載の半導体装置を製造するための方法に係り、上記第１導電性薄膜形成工程の前に、上記接続溝又は接続孔を含む上記半導体基板上にバリア金属膜を形成するバリア金属膜形成工程を含むことを特徴としている。
【００１２】請求項４記載の発明は、請求項２又は３記載の半導体装置を製造するための方法に係り、上記第１導電性薄膜形成工程を、非酸化性雰囲気中で行うことを特徴としている。
【００１３】請求項５記載の発明は、請求項２、３又は４記載の半導体装置を製造するための方法に係り、上記第１導電性薄膜リフロー工程を、還元性雰囲気中又は真空中で行うことを特徴としている。
【００１４】請求項６記載の発明は、請求項２乃至５のいずれか１に記載の半導体装置を製造するための方法に係り、上記第２導電性薄膜平坦化工程を、化学的機械的研磨法により行うことを特徴としている。
【００１５】請求項７記載の発明は、請求項２乃至６のいずれか１に記載の半導体装置を製造するための方法に係り、上記第１導電性薄膜形成工程における上記銅又は銅を主成分とする第１導電性薄膜を、３０〜１５０ｎｍの膜厚で形成することを特徴としている。
【００１６】請求項８記載の発明は、請求項２乃至７のいずれか１に記載の半導体装置を製造するための方法に係り、上記バリア金属膜形成工程における上記バリア金属膜として高融点金属を用いることを特徴としている。
【００１７】
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例図１（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）は、この発明の第１実施例である半導体装置の製造方法を工程順に示す工程図、また、図３は同半導体装置の製造方法により製造された半導体装置を示す斜視図である。以下、図１R>１（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）を参照して、同半導体装置の製造方法について工程順に説明する。まず、図１（ａ）に示すように、例えばシリコン単結晶からなり表面が酸化シリコン膜（ＳｉＯ２）からなる、膜厚が５００〜１０００ｎｍの絶縁膜２で覆われた半導体基板１を用意する。同半導体基板１には予め不純物イオン打ち込みなどにより所望の素子領域が形成されているものとする。次に、ドライエッチング法により、絶縁膜２に径が略０．２８μｍの接続溝３を形成する。同接続溝３の形成は、周知のリソグラフィ技術を利用することにより、所望の位置に所望の深さに形成することができる。
【００１９】次に、図１（ｂ）に示すように、ＰＶＤ法の一種であるスパッタ法により、接続溝３を含む絶縁膜２上にチタンナイトライド（ＴｉＮ）膜からなる膜厚が２０〜５０ｎｍのバリア金属膜４を形成する。同バリア金属膜４は、以後の工程で形成される銅薄膜が絶縁膜２又は半導体基板１に拡散するのを阻止する働きをする。次に、図１（ｃ）に示すように、ＣＶＤ法により膜厚が３０〜１５０ｎｍの第１銅薄膜５をバリア金属膜４上に形成する。この場合、同第１銅薄膜５の成膜速度は略３０ｎｍ／分である。ここで、第１銅薄膜５の膜厚は、同銅薄膜５の表面に結晶粒子に起因する凹凸が実質的に生じない程度に選ぶようにする。すなわち、ＣＶＤ法により第１銅薄膜５を形成する場合、上述した３０〜１５０ｎｍの膜厚であれば、図４（ａ）に示すように、同銅薄膜５は表面に凹凸がほとんど生じないように形成することができる。一方、上述した１５０ｎｍ以上の膜厚に堆積されると、同図（ｂ）に示すように、結晶粒子に起因した凹凸が現れるようになって、銅薄膜５の表面に凹凸１０が生じてくる。この凹凸１０は膜厚が大きくなるにしたがって、ボイド発生の原因となってくる。一方、上述した３０ｎｍ以下の膜厚になると、均質な銅薄膜として成膜されるのが困難となる。
【００２０】上述のＣＶＤ法による第１銅薄膜５の具体的形成方法としては、次の２種類の成膜条件で行った。
成膜条件（１）
原料ガス：ヘクサフロロアセチルアセトナート銅トリメチルビニルシラン（Cu(hfac)tmvs）
キャリアガス：ヘリウム（Ｈｅ）
キャリアガス流量：５０〜１０００ｓｃｃｍ(Standard cubic centimeterper minute)成膜温度：１５０〜２５０℃成膜時間：１〜１０分成長室圧力：０．１〜３０Ｔｏｒｒ成膜条件（２）
原料ガス：シクロペンタジェニルトリエチルフォスヒン銅（CuCpTep）
キャリアガス：ヘリウムキャリアガス流量：５０〜１０００ｓｃｃｍ成膜温度：１５０〜３００℃成膜時間：１〜１０分成長室圧力：０．０１〜３０Ｔｏｒｒなお、成膜条件（１）及び（２）とも、キャリアガスは、アルゴン（Ａｒ）、水素（Ｈ２）と置換が可能である。このキャリアガスは、非酸化性ガスなら用いることができる。
【００２１】次に、図２（ｄ）に示すように、半導体基板１を熱処理して、第１銅薄膜５の表面を流動させることによりリフローさせる。これにより、同銅薄膜５の表面は極めて滑らかになる。上述のリフローの具体的熱処理方法としては、次の３種類の条件で行った。
条件（１）
雰囲気ガス：水素ガス流量：１００〜５００００ｓｃｃｍ基板温度：３５０〜５００℃条件（２）
雰囲気ガス：水素（３０〜９５％）＋酸素（７０〜５％）
ガス流量：１０００〜５００００ｓｃｃｍ基板温度：３５０〜６５０℃条件（３）
雰囲気：真空（１０−６〜１０−１１Ｔｏｒｒ）
基板温度：３５０〜５００℃条件（１）〜（３）から明らかなように、リフローの熱処理の雰囲気は、還元性、酸化性及び真空を選ぶことができる。ここで、真空雰囲気中で行うときは、ＣＶＤ法により第１銅薄膜５を形成した半導体基板１を、ＣＶＤ装置の外部に取り出すことなくそのまま真空中で保持して、リフローを行うようにする。
【００２２】次に、図２（ｅ）に示すように、めっき法により膜厚が１．０〜２．０μｍの第２銅薄膜６を、第１銅薄膜５上に形成する。これにより、同第２銅薄膜６は接続溝３の上部に盛り上がるように堆積される。ここで、めっき法により銅薄膜を形成するのは、短時間で銅配線を形成して量産性に適した工程とするためである。ここで、第１銅薄膜５がＣＶＤ法により形成されることにより段差被覆性に優れた薄膜となっており、しかも同第１銅薄膜５の表面はリフロー処理されているので、同第１銅薄膜５上に形成される第２銅薄膜６がめっき法により形成されていても、同第２銅薄膜６の膜質は何ら問題がない。
【００２３】次に、図２（ｆ）に示すように、ＣＭＰ法により第１銅薄膜５及び第２銅薄膜６を研磨して平坦化する。これにより、接続溝３に第１銅薄膜５と第２銅薄膜６とが積層されて埋め込まれて形成された銅配線７を有する半導体装置８が製造される。銅配線７は図示しない素子領域に接続されている。図３は、半導体装置８の完成構造を示す斜視図である。
【００２４】このように、この例の構成によれば、半導体基板１を覆う接続溝３を含む絶縁膜２上にバリア金属膜４を介して、ＣＶＤ法により表面に結晶粒子に起因する凹凸が実質的に生じない程度の膜厚の第１銅薄膜５を形成した後、リフロー処理を施して同銅薄膜５の表面を流動させ、続いてめっき法により第１銅薄膜５上に時間で十分な膜厚の第２銅薄膜６を形成した後、ＣＭＰ法により表面を平坦化して銅配線７を形成するようにしたので、工程数を低減して効率的に銅配線を形成できる。したがって、配線として十分な膜厚となるように厚く銅薄膜を形成する場合でも、ＣＶＤ法による薄膜の形成工程及びリフロー工程を繰り返す必要がないので、生産性を向上することができる。
【００２５】◇第２実施例図５（ａ）〜（ｄ）及び図６（ｅ）〜（ｇ）は、この発明の第２実施例である半導体装置の製造方法を工程順に示す工程図である。この第２実施例の半導体装置の製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、銅配線を接続溝に代えて接続孔に形成するようにした点である。以下、図５（ａ）〜（ｄ）及び図６（ｅ）〜（ｇ）を参照して、同半導体装置の製造方法について工程順に説明する。まず、図５（ａ）に示すように、予め下層配線１１が形成され表面がシリコン酸化膜からなる、膜厚が５００〜１０００ｎｍの絶縁膜１２で覆われた半導体基板１を用意して、ドライエッチング法により、絶縁膜１２に径が略０．２８μｍの接続孔１３を形成する。
【００２６】次に、図５（ｂ）に示すように、スパッタ法により、接続孔１３を含む絶縁膜１２上にチタンナイトライド膜からなる膜厚が２０〜５０ｎｍのバリア金属膜１４を形成する。
【００２７】次に、図５（ｃ）に示すように、ＣＶＤ法により膜厚が３０〜１５０ｎｍの第１銅薄膜１５をバリア金属膜１４上に形成する。同第１銅薄膜１５の形成は、第１実施例における第１銅薄膜５の成膜条件と略同様な内容で行うことができる。次に、図５（ｄ）に示すように、半導体基板１を熱処理して、第１銅薄膜１５の表面を流動させることによりリフローさせる。同リフローの熱処理は、第１実施例における熱処理の条件と略同様な内容で行うことができる。
【００２８】次に、図６（ｅ）に示すように、めっき法により膜厚が１．０〜２．０μｍの第２銅薄膜１６を、第１銅薄膜１５上に形成する。これにより、同第２銅薄膜１６は接続孔１３の上部に盛り上がるように堆積される。ここで、第１銅薄膜１５がＣＶＤ法により形成されることにより段差被覆性に優れた薄膜となっており、しかも同第１銅薄膜１５の表面はリフロー処理されているので、同第１銅薄膜１５上に形成される第２銅薄膜１６がめっき法により形成されていても、同第２同薄膜１６の膜質は何ら問題がない。
【００２９】次に、図６（ｆ）に示すように、ＣＭＰ法により第１銅薄膜１５及び第２銅薄膜１６を研磨して平坦化する。これにより、接続孔１３に第１銅薄膜１５と第２銅薄膜１６とが積層されて埋め込まれてビアプラグ１７が形成される。次に、図６（ｇ）に示すように、絶縁膜１２上に銅配線１７と接続するように上層配線１９を形成することにより、銅配線１７を通じて下層配線１１と上層配線１９とが接続された半導体装置１８が製造される。
【００３０】このように、この例の構成によっても、第１実施例において述べたのと略同様の効果を得ることができる。これに加えて、この例によれば、ビアプラグのように特に膜厚の厚い銅配線が必要とされる要求にも対応させることができる。
【００３１】以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあってもこの発明に含まれる。例えば、ＣＶＤ法により表面に結晶粒子に起因する凹凸が実質的に生じない程度の膜厚に形成する薄膜としては、銅に限らずアルミニウムなどの他の金属に対しても適用することができる。したがって、アルミニウム配線を十分な膜厚に形成する場合にも適用できる。
【００３２】また、銅配線は銅１００％に限ることなく、他の材料が多少含まれていても銅を主成分とする銅系金属であれば同様に適用することができる。例えば、微量のチタン（Ｔｉ），クロム（Ｃｒ）などの高融点金属を含ませて、配線の信頼性を向上させるような場合に適用して効果的となる。また、十分な膜厚の銅又は銅を主成分とする配線を形成するために、ＣＶＤ法により形成した第１導電性薄膜上に、第２導電性薄膜をめっき法により形成すれば、膜質に優れた銅又は銅を主成分とする配線を容易に形成することができる利点がある。
【００３３】また、バリア金属膜としては、チタンナイトライドに限ることなく、タンタルナイトライド（ＴａＮ）、タングステンナイトライド（ＷＮ）、チタンタングステン（ＴｉＷ）、タングステンシリコンナイトライド（ＷＳｉＮ）、タンタルシリコンナイトライド（ＴａＳｉＮ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブテン（Ｍｏ）などの高融点金属であれば同様に用いることができる。また、絶縁膜は、酸化シリコン膜に限らずに、窒化シリコン膜、ＢＳＧ(BoroSilicate Glass)膜、ＰＳＧ（Phospho Silicate Glass）膜、あるいはＢＰＳＧ(Boro-Phospho Silicate Glass)などを用いることができる。
【００３４】
【発明の効果】以上説明したように、この発明の半導体装置の製造方法によれば、半導体基板を覆う接続溝又は接続孔を含む絶縁膜上に、ＣＶＤ法により表面に結晶粒子に起因する凹凸が実質的に生じない程度の膜厚の第１導電性薄膜を形成した後、リフロー処理を施して同薄膜の表面を流動させ、続いてめっき法により第１導電性薄膜上に短時間で十分な膜厚の第２導電性薄膜を形成した後、同第２導電性薄膜の表面を平坦化して配線を形成するようにしたので、工程数を低減して効率的に配線を形成できる。したがって、配線として十分な膜厚となるように厚く導電性薄膜を形成する場合でも、ＣＶＤ法による薄膜の形成工程及びリフロー工程を繰り返す必要がないので、生産性を向上することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の製造方法を工程順に示す工程図である。
【図２】同半導体装置の製造方法を工程順に示す工程図である。
【図３】同半導体装置の製造方法により製造された半導体装置を示す斜視図である。
【図４】同半導体装置の製造方法の原理を説明する図である。
【図５】この発明の第２実施例である半導体装置の製造方法を工程順に示す工程図である。
【図６】同半導体装置の製造方法を工程順に示す工程図である。
【図７】従来の半導体装置の製造方法を工程順に示す工程図である。
【符号の説明】
１ 半導体基板
２、１２ 絶縁膜
３ 接続溝
４、１４ バリア金属膜
５、１５ 第１銅薄膜（ＣＶＤ法による）
６、１６ 第２銅薄膜（スパッタ法による）
７ 銅配線
８、１８ 半導体装置
１０ 凹凸
１１ 下層配線
１３ 接続孔
１７ ビアプラグ
１９ 上層配線
【特許請求の範囲】
【請求項１】 半導体基板を覆う絶縁膜の接続溝又は接続孔に、配線を形成する半導体装置の製造方法であって、前記接続溝又は接続孔を含む前記半導体基板上に、化学的気相成長法により所望金属からなる第１導電性薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じない程度の膜厚に形成する第１導電性薄膜形成工程と、前記半導体基板を熱処理して前記該第１導電性薄膜の表面を流動させる第１導電性薄膜リフロー工程と、前記第１導電性薄膜上に、めっき法により前記所望金属からなる第２導電性薄膜を、前記接続溝又は接続孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程と、前記第２導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】 半導体基板を覆う絶縁膜の接続溝又は接続孔に、銅又は銅を主成分とする配線を形成する半導体装置の製造方法であって、前記接続溝又は接続孔を含む前記半導体基板上に、化学的気相成長法により銅又は銅を主成分とする第１導電性薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じない程度の膜厚に形成する第１導電性薄膜形成工程と、前記半導体基板を熱処理して前記該第１導電性薄膜の表面を流動させる第１導電性薄膜リフロー工程と、前記第１導電性薄膜上に、めっき法により前記銅又は銅を主成分とする第２導電性薄膜を、前記接続溝又は接続孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程と、前記第２導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】 前記第１導電性薄膜形成工程の前に、前記接続溝又は接続孔を含む前記半導体基板上にバリア金属膜を形成するバリア金属膜形成工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】 前記第１導電性薄膜形成工程を、非酸化性雰囲気中で行うことを特徴とする請求項２又は３記載の半導体装置の製造方法。
【請求項５】 前記第１導電性薄膜リフロー工程を、還元性雰囲気中又は真空中で行うことを特徴とする請求項２、３又は４記載の半導体装置の製造方法。
【請求項６】 前記第２導電性薄膜平坦化工程を、化学的機械的研磨法により行うことを特徴とする請求項２乃至５のいずれか１に記載の半導体装置の製造方法。
【請求項７】 前記第１導電性薄膜形成工程における前記銅又は銅を主成分とする第１導電性薄膜を、３０〜１５０ｎｍの膜厚で形成することを特徴とする請求項２乃至６のいずれか１に記載の半導体装置の製造方法。
【請求項８】 前記バリア金属膜形成工程における前記バリア金属膜として高融点金属を用いることを特徴とする請求項２乃至７のいずれか１に記載の半導体装置の製造方法。
【請求項１】 半導体基板を覆う絶縁膜の接続溝又は接続孔に、配線を形成する半導体装置の製造方法であって、前記接続溝又は接続孔を含む前記半導体基板上に、化学的気相成長法により所望金属からなる第１導電性薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じない程度の膜厚に形成する第１導電性薄膜形成工程と、前記半導体基板を熱処理して前記該第１導電性薄膜の表面を流動させる第１導電性薄膜リフロー工程と、前記第１導電性薄膜上に、めっき法により前記所望金属からなる第２導電性薄膜を、前記接続溝又は接続孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程と、前記第２導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】 半導体基板を覆う絶縁膜の接続溝又は接続孔に、銅又は銅を主成分とする配線を形成する半導体装置の製造方法であって、前記接続溝又は接続孔を含む前記半導体基板上に、化学的気相成長法により銅又は銅を主成分とする第１導電性薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じない程度の膜厚に形成する第１導電性薄膜形成工程と、前記半導体基板を熱処理して前記該第１導電性薄膜の表面を流動させる第１導電性薄膜リフロー工程と、前記第１導電性薄膜上に、めっき法により前記銅又は銅を主成分とする第２導電性薄膜を、前記接続溝又は接続孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程と、前記第２導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】 前記第１導電性薄膜形成工程の前に、前記接続溝又は接続孔を含む前記半導体基板上にバリア金属膜を形成するバリア金属膜形成工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】 前記第１導電性薄膜形成工程を、非酸化性雰囲気中で行うことを特徴とする請求項２又は３記載の半導体装置の製造方法。
【請求項５】 前記第１導電性薄膜リフロー工程を、還元性雰囲気中又は真空中で行うことを特徴とする請求項２、３又は４記載の半導体装置の製造方法。
【請求項６】 前記第２導電性薄膜平坦化工程を、化学的機械的研磨法により行うことを特徴とする請求項２乃至５のいずれか１に記載の半導体装置の製造方法。
【請求項７】 前記第１導電性薄膜形成工程における前記銅又は銅を主成分とする第１導電性薄膜を、３０〜１５０ｎｍの膜厚で形成することを特徴とする請求項２乃至６のいずれか１に記載の半導体装置の製造方法。
【請求項８】 前記バリア金属膜形成工程における前記バリア金属膜として高融点金属を用いることを特徴とする請求項２乃至７のいずれか１に記載の半導体装置の製造方法。
【図３】
【図４】
【図１】
【図２】
【図５】
【図６】
【図７】
【図４】
【図１】
【図２】
【図５】
【図６】
【図７】
【特許番号】特許第３２４４０５８号（Ｐ３２４４０５８）
【登録日】平成１３年１０月２６日（２００１．１０．２６）
【発行日】平成１４年１月７日（２００２．１．７）
【国際特許分類】
【出願番号】特願平１０−２１３３３６
【出願日】平成１０年７月２８日（１９９８．７．２８）
【公開番号】特開２０００−４９１６２（Ｐ２０００−４９１６２Ａ）
【公開日】平成１２年２月１８日（２０００．２．１８）
【審査請求日】平成１０年７月２８日（１９９８．７．２８）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平１０−７４７６３（ＪＰ，Ａ）
【文献】特開 平１０−７９３８９（ＪＰ，Ａ）
【登録日】平成１３年１０月２６日（２００１．１０．２６）
【発行日】平成１４年１月７日（２００２．１．７）
【国際特許分類】
【出願日】平成１０年７月２８日（１９９８．７．２８）
【公開番号】特開２０００−４９１６２（Ｐ２０００−４９１６２Ａ）
【公開日】平成１２年２月１８日（２０００．２．１８）
【審査請求日】平成１０年７月２８日（１９９８．７．２８）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平１０−７４７６３（ＪＰ，Ａ）
【文献】特開 平１０−７９３８９（ＪＰ，Ａ）
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