半導体装置
【課題】 双方向伝送において伝送電圧の変動の小さい半導体装置を提供する。
【解決手段】 配線領域１０ｂとチップ搭載領域１０ａを有する配線基板１０と、チップ搭載領域１０ａに搭載され、表面に高速伝送回路に電気的接続された対をなす高速伝送用電極パッド３１を有する半導体チップ１と、配線領域１０ｂに設けられ、高速伝送回路に対して信号を伝送する対をなす高速伝送用配線パターン１１と、高速伝送用電極パッド３１と高速伝送用配線パターン１１を電気的接続する高速伝送用ボンディングワイヤ２０と、配線基板１０に設けられ、高速伝送用配線パターン１１と電気的接続された外部接続端子２３とを備え、高速伝送用ボンディングワイヤ２０に高速伝送用電極パッド３１の寄生容量Ｃｐを補償する補償インダクタンスＬｗを付加し、このＬｗを付加した箇所より外部接続端子２３側の高速伝送用配線パターン１１に寄生容量Ｃｐを補償する補償容量Ｃｃを付加した。
【解決手段】 配線領域１０ｂとチップ搭載領域１０ａを有する配線基板１０と、チップ搭載領域１０ａに搭載され、表面に高速伝送回路に電気的接続された対をなす高速伝送用電極パッド３１を有する半導体チップ１と、配線領域１０ｂに設けられ、高速伝送回路に対して信号を伝送する対をなす高速伝送用配線パターン１１と、高速伝送用電極パッド３１と高速伝送用配線パターン１１を電気的接続する高速伝送用ボンディングワイヤ２０と、配線基板１０に設けられ、高速伝送用配線パターン１１と電気的接続された外部接続端子２３とを備え、高速伝送用ボンディングワイヤ２０に高速伝送用電極パッド３１の寄生容量Ｃｐを補償する補償インダクタンスＬｗを付加し、このＬｗを付加した箇所より外部接続端子２３側の高速伝送用配線パターン１１に寄生容量Ｃｐを補償する補償容量Ｃｃを付加した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの電極パッドから配線基板の外部接続端子に至る伝送線路でインピーダンス整合を行う半導体装置に関する。
【背景技術】
【０００２】
近年、例えば、パーソナルコンピュータと周辺機器との伝送においては、数１００Ｍｂｐｓ帯のＵＳＢ（Universal Serial Bus）が使用され、更に高速データ伝送（以下、高速伝送と称す）が要求されている。ＵＳＢ等の高速伝送には、差動信号あるいは小振幅差動信号（Low Voltage Differential Signaling、ＬＶＤＳ）が用いられている。これらの差動信号を伝送するための高速伝送線路には、往路及び復路の１対のからなる平衡伝送線路が用いられ、その高速伝送路の例えば、送信側、受信側にはそれぞれ半導体装置が接続されている。
【０００３】
この半導体装置は、一般に高速伝送回路を内蔵した半導体チップを配線基板上に塔載し、半導体チップの電極パッドと配線基板の配線パターンとをボンディングワイヤで接続した構造となっているが、電極パッドの寄生容量により、反射電圧が大きくなり規定の伝送品質を満足させることができなくなる。
【０００４】
そこで、寄生容量を補償して規定の伝送品質を満たすようにした半導体装置が報告されている。すなわち、半導体装置内部の半導体チップと配線基板の差動信号の伝送線路において、例えば、半導体チップの電極パッド及びＥＳＤ（Electrostatic Discharge）保護回路の寄生容量を、半導体チップの電極パッドと配線基板（インターポーザ）の配線とを接続するボンディングワイヤを長くして、ボンディングワイヤの長さに由来するインダクタンスで補償することによって、半導体チップの方向に伝送するＴＤＲ（Time Domain Reflectometry、時間領域反射率測定）の反射電圧に見られる大きな落ち込みを軽減することができる（例えば、非特許文献１参照。）。
【０００５】
しかしながら、この非特許文献１の半導体装置では、一方向の差動信号の伝送においては有効であるが、双方向伝送においては好ましくないという問題が発生する。すなわち、半導体チップ方向への伝送の場合には、時間軸に対する反射電圧は、ボンディングワイヤによるインダクタンスの作用により引き上げられて、電極パッドの容量によって大きく落ち込むのを緩和し、規定の伝送品質を維持している。しかし、逆の半導体チップから外部方向の伝送の場合には、時間軸に対する反射電圧は、まず、電極パッドの容量によって大きな落ち込みが発生するために、規定の伝送品質を維持できない。つまり、ボンディングワイヤの長さを調整するだけでは、双方向伝送に適する特性インピーダンスを確保することが難しいという問題を有している。
【非特許文献１】Seungyoung Ahn et al.,”Compensation of ESD Input Capacitance Effect by Using Package Bondwire Inductance for Over Gbps Differential SerDes Devices,” Electrical Performance of Electrical Packaging, Oct.27-29, 2003. pp.159-162, Fig.7-8.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、双方向伝送において伝送電圧の変動の小さい半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、表面に配線領域とチップ搭載領域を有する配線基板と、前記配線基板のチップ搭載領域に搭載され、且つ高速伝送回路が組み込まれて、表面に前記高速伝送回路に電気的接続された対をなす高速伝送用の電極パッドを有する半導体チップと、前記配線基板の配線領域に設けられ、前記高速伝送回路に対して信号を伝送する対をなす高速伝送用の配線パターンと、前記高速伝送用の電極パッドと前記高速伝送用の配線パターンを電気的接続する高速伝送用の接続手段と、前記配線基板に設けられ、前記高速伝送用の配線パターンと電気的接続された外部接続端子とを備え、前記高速伝送用の配線パターンまたは前記高速伝送用の接続手段に前記高速伝送用の電極パッドの寄生容量を補償するための補償インダクタンスを付加し、前記補償インダクタンスを付加した箇所より前記外部接続端子側の前記高速伝送用の配線パターンに前記高速伝送用の電極パッドの寄生容量を補償するための補償容量を付加したことを特徴とする。
【０００８】
また、本発明の別の態様の半導体装置は、表面に配線領域とチップ搭載領域を有する配線基板と、前記配線基板のチップ搭載領域に搭載され、且つ高速伝送回路及び低速伝送回路が組み込まれて、表面に前記高速伝送回路及び前記低速伝送回路にそれぞれ電気的接続された対をなす高速伝送用及び低速伝送用の電極パッドを有する半導体チップと、前記配線基板の配線領域に設けられ、前記高速伝送回路に対して信号を伝送する対をなす高速伝送用の配線パターンと、前記配線基板の配線領域に設けられ、前記低速伝送回路に対して信号を伝送する低速伝送用の配線パターンと、前記高速伝送用の電極パッドと前記高速伝送用の配線パターンを電気的接続する高速伝送用の接続手段と、前記低速伝送用の電極パッドと前記低速伝送用の配線パターンを電気的接続する低速伝送用の接続手段と、前記配線基板に設けられ、前記高速伝送用及び低速伝送用の配線パターンと電気的接続された外部接続端子とを備え、前記低速伝送用の接続手段の前記配線基板表面からの高さに比べて、前記高速伝送用の接続手段の前記配線基板表面からの高さを高くして前記高速伝送用の接続手段全長を長くすることにより前記高速伝送用の接続手段に補償インダクタンスを付加し、前記高速伝送用の配線パターンの一部を張出して設けた張出し部により前記高速伝送用の配線パターンに補償容量を付加したことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、双方向伝送において伝送電圧の変動の小さい半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る半導体装置について、図１乃至図３を参照しながら説明する。図１は、半導体装置の要部を模式的に示すもので、図１（ａ）は封止樹脂を除去した平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図２は対をなした伝送線路を模式的に示す斜視図である。図３は図２の伝送線路の等価回路図である。
【００１２】
図１に示すように、本実施例の半導体装置１は、配線基板１０と、配線基板１０表面に設けられた高速伝送用配線パターン１１、及び低速伝送用配線パターン１２と、配線基板１０表面に設けられた半導体チップ３０と、半導体チップ３０と高速伝送用配線パターン１１とを電気的接続する高速伝送用接続手段であるボンディングワイヤ２０と、半導体チップ３０と低速伝送用配線パターン１２とを電気的接続する低速伝送用接続手段であるボンディングワイヤ２１と、配線基板１０裏面に設けられた外部接続端子２３と、半導体チップ３０、高速伝送用及び低速伝送用配線パターン１１、１２、高速伝送用及び低速伝送用ボンディングワイヤ２０、２１を覆う封止樹脂４０を有している。
【００１３】
配線基板１０は、パッケージ基板あるいはインターポーザとも称され、ここでは、例えば、エポキシ樹脂系の単層配線基板からなるが、フレキシブルなテープ配線基板、セラミクス配線基板、あるいは多様な材料からなる多層配線基板等であって差し支えない。この配線基板１０の表面には、半導体チップ３０が搭載されるチップ搭載領域１０ａと高速伝送用及び低速伝送用の配線パターン１１、１２が設けられる配線領域１０ｂとを有する。
【００１４】
この配線領域１０ｂには、半導体チップに組み込まれた高速伝送回路に対して入出力信号を双方向伝送するための複数の対をなした高速伝送用配線パターン１１と低速伝送回路に対して入出力信号を伝送するための複数の低速伝送用配線パターン１２とが設けられている。
【００１５】
この低速伝送用配線パターン１２は、一端部にボンディングパッド１３を有し、他端部にランド１４を有し、ボンディングパッド１３とランド１４間に直線状部分１５を有する構造に形成され、一端部のボンディングパッド１３がチップ搭載領域１０ａに近接して配置され、他端部のランド１４が配線基板１０の周縁部に配置されている。また、低速伝送用配線パターン１２のランド１４は、配線基板１０を貫通する金属あるいは導電性部材からなるビアプラグ１６を介して配線基板１０の裏面に設けられたランド１７上の半田ボール等の外部接続端子２３に電気的に接続されている。低速伝送用配線パターン１２は、直線状部分１５の長さが異なる２種類が図示されている。
【００１６】
一方、各対の高速伝送用配線パターン１１は、低速伝送用配線パターン１２と同様に、一端部にボンディングパッド１３を有し、他端部にランド１４を有し、両端部間が直線状部分１５を有する構造に形成されているが、更に、ボンディングパッド１３に近接して直線状部分１５に、後述する半導体チップ３０の高速伝送用電極パッド３１の寄生容量の影響を考慮してインピーダンス整合をとるための補償容量Ｃｃを形成するための張出し部５０が形成されている。この高速伝送用配線パターン１１は、低速伝送用配線パターン１２と同様に、その一端部のボンディングパッド１３がチップ搭載領域１０ａに近接して配置され、他端部のランド１４が配線基板１０の周縁部に配置されている。また、高速伝送用配線パターン１１のランド１４は、低速伝送用配線パターン１２と同様に、配線基板１０を貫通するビアプラグ１６を介して配線基板１０の裏面に設けられた外部接続端子２３に電気的に接続されている。高速伝送用配線パターン１１は、直線状部分１５の長さが異なる２種類が図示されている。
【００１７】
上記高速伝送用及び低速伝送用配線パターン１１、１２は、例えば、エポキシ樹脂基材の表面に貼着されたＣｕ箔をパターンニングして形成されている。
【００１８】
また、対をなす２本の高速伝送用配線パターン１１は、互いに近接して平行に配置され、且つ面対称に設けられている。一方の高速伝送用配線パターン１１が信号の往路となり、他方の高速伝送用配線パターン１１が信号の復路となる。また、この高速伝送用配線パターン１１に接続された対をなす２本のビアプラグ１６も、同様に、互いに近接して、平行に配置されている。
【００１９】
なお、本実施例は、配線基板１０の表面に配線パターン１１、１２、裏面に外部接続端子２３が形成された構造であるが、配線パターン１１、１２と外部接続端子２３を、配線基板１０の同一面、例えば表面に形成した構造としても差し支えない。その場合、ビアプラグ１６等は不要となる。
【００２０】
一方、低速伝送用配線パターン１２は、半導体チップ３０の低速伝送用電極パッド３２の寄生容量を考慮したインピーダンス整合が厳密に取れていなくても、実質的な伝送特性が確保される低速伝送等に用いられる配線である。この低速伝送用配線パターン１２は、低速伝送用電極パッド３２の寄生容量の影響が及ぶボンディングパッド１３に近い部分では、インピーダンス整合が必ずしも取れていないが、離れた部分、例えばランド１４等では、実装基板（図示略）のインピーダンスに実質的に等しい特性インピーダンスを有している。
【００２１】
また、半導体チップ３０は、高速伝送を必要とする高速差動伝送回路と、高速伝送を必要としない低速伝送回路とが内部に組み込まれている。その表面周辺部には高速差動伝送回路に電気的に接続された対をなす複数の高速伝送用電極パッド３１と低速伝送回路に電気的に接続された複数の低速伝送用電極パッド３２が表面周辺部に互いに隣接して配置されている。この半導体チップ３０は、配線基板１０のチップ搭載領域１０ａに、例えば、エポキシ樹脂系のマウント剤３３により固着されている。
【００２２】
高速伝送用電極パッド３１は、例えば、Ａｕからなる高速伝送用ボンディングワイヤ２０を介して高速伝送用配線パターン１１のボンディングパッド１３に接続されている。高速伝送用電極パッド３１に付した、例えば、符号３１ａ及び３１ｂは、対をなしていることを示す。また、低速伝送用電極パッド３２は、例えば、Ａｕからなる低速伝送用ボンディングワイヤ２１を介して低速伝送用配線パターン１２のボンディングパッド１３に接続されている。
【００２３】
そして、この高速伝送用ボンディングワイヤ２０は、低速伝送用ボンディングワイヤ２１に比較してループ高を高くすることによりループ長を長くし、高速伝送用電極パッド３１の寄生容量Ｃｐを補償するための補償インダクタンスＬｗを生成している。ここでは、高速伝送用ボンディングワイヤ２０は、低速伝送用ボンディングワイヤ２１に比較して、約４０％だけワイヤ長が長く設けられることにより、補償インダクタンスＬｗを生成している。
【００２４】
図２は、半導体チップ３０の高速差動伝送回路に対する信号を伝送するための第１及び第２の伝送線路６、７を模式的に示す斜視図である。ここで、第１及び第２の伝送線路６、７とは、高速伝送用電極パッド３１から外部接続端子２３までの範囲の信号伝送路をいう。この第１及び第２の伝送線路６、７には、図示の如く、高速伝送用電極パッド３１の集中寄生容量Ｃｐ、この集中寄生容量Ｃｐを補償するための高速伝送用ボンディングワイヤ２０による補償インダクタンスＬｗ及び高速伝送用配線パターン１１の張出し部５０による補償容量Ｃｃが、高速伝送用電極パッド３１から外部接続端子２３の方向に、それぞれ存在している。
【００２５】
また、本実施例において、この第１及び第２の伝送線路６、７の線路長は、遷移の等価長の１／４である１７．７ｍｍを越えない範囲にそれぞれ設定されている。
【００２６】
ここで、遷移の等価長とは、信号が遷移する時間に走行する距離（遷移時間と伝播速度の積）のことであり、この等価長の１／４以下の長さであれば、信号伝送線路上の集中負荷と見なしてよいことが知られている。例えば、ＵＳＢ仕様の信号伝送では、信号の遷移時間（立ち上がり時間）５００ｐｓ、エポキシ樹脂系の配線基板１０の比誘電率４．５として、遷移の等価長は７０．７ｍｍとなる。従って、その１／４である１７．７ｍｍ以下であれば、集中負荷と見なすことができ、この範囲内の容量あるいはインダクタンス等は互いに電気的な影響を及ぼし合う。なお、この伝送線路６、７の長さは、厳密に遷移の等価長の１／４以下でなくても、１／４に近い長さであれば、集中負荷に準じた扱いができることが知られている。
【００２７】
図３は、第１及び第２の伝送線路６、７の等価回路である。図３に示すように、半導体チップ３０における、例えば、ＣＭＯＳロジック回路等の入出力回路６０で生成されたＬＶＤＳ信号は、高速伝送用電極パッド３１、補償インダクタンスＬｗを有する高速伝送用ボンディングワイヤ２０（図２参照）、及び、高速伝送用配線パターン１１のインピーダンスＺ０の部分を経由し、外部接続端子２３から出力される。従って、補償インダクタンスＬｗは、インピーダンス整合条件からＬｗ＝（Ｃｐ＋Ｃｃ）・Ｚ０２であるように設定されている。なお、インピーダンスＺ０は、例えば、高速伝送用電極パッド３１の寄生容量Ｃｐの影響が及ばない伝送線路、すなわち、遷移の等価長よりずっと離れた伝送線路のインピーダンスであり、半導体装置１が実装される実装基板（図示略）のインピーダンスと実質的に同等な値である。
【００２８】
そして、半導体チップ３０は、高速伝送用電極パッド３１の寄生容量Ｃｐを除いた入出力インピーダンスＺ１、及び、高速伝送用電極パッド３１の寄生容量Ｃｐを有している。入出力インピーダンスＺ１は、高速伝送用配線パターン１１のインピーダンスＺ０（例えば、Ｚ０＝５０Ω）に等しい。高速伝送用電極パッド３１の寄生容量Ｃｐ（例えば、Ｃｐ＝１ｐＦ）及び高速伝送用配線パターン１１の張出し部５０による補償容量Ｃｃ（例えば、Ｃｃ＝Ｃｐ＝１ｐＦ）が、補償インダクタンスＬｗ（例えば、Ｌｗ＝５ｎＨ）の高速伝送用ボンディングワイヤ２０の両端にそれぞれ接続し、それぞれの他端は接地されている。
【００２９】
補償インダクタンスＬｗを挟んで、両側に高速伝送用電極パッド３１の寄生容量Ｃｐと張出し部５０の補償容量Ｃｃがそれぞれ接続されたインピーダンス整合回路９は、対称的な構成となっている。すなわち、入出力回路６０側からみたインピーダンス整合回路９と、外部接続端子２３側から見たインピーダンス整合回路９は、信号伝送路として実質的に等価である。
【００３０】
上述したように、インピーダンス整合回路９を備えた半導体装置１は、次のような構成にまとめられる。つまり、高速伝送用電極パッド３１の寄生容量Ｃｐを、例えば、１ｐＦ、張出し部５０の補償容量Ｃｃを、例えば、１ｐＦ、及び、高速伝送用配線パターン１１の特性インピーダンスＺ０を例えば、５０Ωとして、補償用インダクタンスＬｗを（Ｃｐ＋Ｃｃ）・Ｚ０２、例えば、５ｎＨ乃至は５ｎＨに近い値に設定してある。また、高速伝送用電極パッド３１から張出し部５０までの長さは、信号が遷移する時間に走行する距離、例えば、７０．７ｍｍよりも十分短く、例えば、１７．７ｍｍ以下にしてある。
【００３１】
次に、本実施例の伝送特性について説明する。伝送特性の測定は、半導体チップの電極パッド寄生容量（１ｐＦ）及び終端抵抗（５０Ω）を電気的に模擬する周知の方法で行った。以下の伝送特性についての説明では、図１に示される構成要素及び符号を参照して行う。測定には、上記の図１に示される容量補償された高速伝送用配線パターン１１を有する配線基板１０を用い、その配線基板１０には、本来の半導体チップ３０に代えて、半導体チップ３０の高速伝送用電極パッド３１に相当する位置に、半導体チップ３０の寄生容量及び終端抵抗に相当するチップキャパシタ及びチップ抵抗をそれぞれ配置し、インダクタンス補償された高速伝送用ボンディングワイヤ２０により高速伝送用配線パターン１１と接続した。
【００３２】
この構成の伝送線路の特性測定には、ＴＤＲ法を用い、ＵＳＢを想定した入力電圧４００ｍＶ、立ち上がり時間５００ｐｓの信号を使用し、半導体チップ３０の高速伝送用電極パッド３１相当位置側から入力させた場合と、逆の外部接続端子２３側から入力させた場合の２通りについて測定した。ここで、ＴＤＲは、測定対象となる伝送線路に矩形パルスを印加して、反射波が返って来るまでの時間と、反射波の大きさを測定する方法である。
【００３３】
測定結果は、高速伝送用電極パッド３１相当位置側から入力させた場合、時間軸に沿った電圧波形は、基準値の直線に比較して、わずかに下がって、上がって、下がる変動を示し、電圧波形の電圧変動値は±５ｍＶ以内に抑えられていることが分かった。また、入力信号の方向を逆にして、外部接続端子２３側から入力させた場合、時間軸に沿った電圧波形及び電圧変動値は、高速伝送用電極パッド３１相当位置側から入力させた場合とほとんど同様の波形及び電圧変動値となった。
【００３４】
なお、半導体チップの寄生容量（例えば、１〜２ｐＦ）を補償しないと、上述のＵＳＢ使用条件で、２０〜４０ｍＶの反射が起こり、伝送信号に影響が出ることが分かっており、本実施例を模した系の電圧変動値が±５ｍＶ以内であるということは、伝送特性にほとんど影響ないレベルであることを意味する。
【００３５】
すなわち、本実施例のインピーダンス整合回路９を有する半導体装置１は、電極パッド寄生容量Ｃｐに対して、補償インダクタンスＬｗを挟んで補償容量Ｃｃをほぼ対称、且つ信号が遷移する時間に走行する距離よりも十分短く配置したために、反射波形の乱れを波形の遷移中に起こさせることができ、入力波形の遷移と反射が重なり、波形の乱れを抑制することができた。その結果、双方向の信号入力に対して、時間軸に沿った電圧波形がほとんど等しく、且つ電圧変動値が小さくなる伝送特性を有する。従って、この高速伝送用ボンディングワイヤ２０及び高速伝送用配線パターン１１を使用した半導体装置１は、ＵＳＢ等を使用する双方向のＬＶＤＳ信号伝送において、伝送品質を維持することが可能である。
【００３６】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００３７】
例えば、実施例では、ボンディングワイヤの長さを長くして、インピーダンスを整合させる例を示したが、ボンディングワイヤの径を変化させて、インピーダンスを整合させることが可能である。更に、ボンディングワイヤの長さと径とを組み合わせてインピーダンスを整合させることは差し支えない。
【００３８】
また、ボンディングワイヤの長さに代えて、配線パターンの長さ、または、太さを変化させてインピーダンスを整合させても差し支えない。そして、配線パターン及びボンディングワイヤの長さと太さを組み合わせて、インピーダンスを整合させることは差し支えない。ただし、これらの場合、張出し部は、配線パターンの長さ、または、太さを変化させた補償用インダクタンスより外部接続端子側に配置する必要がある。
【００３９】
また、ボンディングワイヤの長さを長くするために、配線基板に対して垂直な方向に伸ばす例を示したが、配線基板に平行な面内で伸ばすことは差し支えないし、垂直方向と面内方向を組み合わせて、ボンディングワイヤの長さを長くすることは可能である。
【００４０】
また、接続手段として、ボンディングワイヤを使用する例を示したが、例えば、ＴＡＢ（Tape Automated Bonding）基板におけるインナーリード等の他の接続手段を採用することは差し支えない。インダクタンス補償を配線パターンの長さあるいは太さで行う場合であれば、接続手段はフリップチップ用バンプ等を選択することが可能である。
【００４１】
また、張出し部は、ボンディングパッドに接触して配置される例を示したが、半導体チップの電極パッドからの距離が遷移の等価長の１／４以下であって、補償用インダクタンスを付加した箇所より外部接続端子側であれば、配線パターンのどの位置に接続しても差し支えない。対になった配線パターンでは、張出し部は互いに対応する位置に配設されることが好ましい。
【００４２】
また、電極パッド寄生容量Ｃｐに対して、補償容量をＣｃとして、Ｃｃ＝Ｃｐ＝１ｐＦの例を示したが、要求される伝送信号の品質の許容範囲内であれば、Ｃｃ＝Ｃｐは近似的に成立することで差し支えない。
【００４３】
また、補償インダクタンスは計算通り５ｎＨ乃至はこれに近い値である例を示した。しかしながら、伝送信号の速度によっては、５ｎＨに対して、例えば±２５％程度の変化であっても、伝送信号の品質には影響が出ない場合がある。すなわち、補償用インダクタンスは、伝送される信号波形が要求される品質を維持可能な範囲にある値であれば差し支えない。
【００４４】
また、実施例では、高速伝送用配線パターンと低速伝送用配線パターンを使い分けるため、これらの配線パターンの形状及びボンディングワイヤの長さは異なっていたが、高速伝送が可能な、補償容量を付加した形状の配線パターン及び補償インダクタンスを付加した長さのボンディングワイヤに統一することは可能である。
【００４５】
また、実施例では、高速伝送が必要な回路と低速伝送で十分な回路の両方を有する半導体装置の例を示したが、高速伝送が必要な回路のみで構成される半導体装置であっても差し支えない。その場合、半導体装置には、低速伝送用配線パターンは不要である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例に係る半導体装置の要部を模式的に示すもので、図１（ａ）は封止樹脂を除去した部分的な平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図。
【図２】本発明の実施例に係る半導体装置の伝送線路を模式的に示す斜視図。
【図３】本発明の実施例に係る半導体装置の図２に相当する伝送線路の等価回路図。
【符号の説明】
【００４７】
１ 半導体装置
６ 第１の伝送線路
７ 第２の伝送線路
９ インピーダンス整合回路
１０ 配線基板
１０ａ チップ塔載領域
１０ｂ 配線領域
１１ 高速伝送用配線パターン
１２ 低速伝送用配線パターン
１３ ボンディングパッド
１４、１７ ランド
１５ 直線部分
１６ ビアプラグ
２０ 高速伝送用ボンディングワイヤ
２１ 低速伝送用ボンディングワイヤ
２３ 外部接続端子
３０ 半導体チップ
３１、３１ａ、３１ｂ 高速伝送用電極パッド
３２ 低速伝送用電極パッド
３３ マウント剤
４０ 封止樹脂
５０ 張出し部
６０ 入出力回路
Ｃｃ 補償容量
Ｃｐ 寄生容量
Ｌｗ 補償インダクタンス
Ｚ０ インピーダンス
Ｚ１ 入出力インピーダンス
【技術分野】
【０００１】
本発明は、半導体チップの電極パッドから配線基板の外部接続端子に至る伝送線路でインピーダンス整合を行う半導体装置に関する。
【背景技術】
【０００２】
近年、例えば、パーソナルコンピュータと周辺機器との伝送においては、数１００Ｍｂｐｓ帯のＵＳＢ（Universal Serial Bus）が使用され、更に高速データ伝送（以下、高速伝送と称す）が要求されている。ＵＳＢ等の高速伝送には、差動信号あるいは小振幅差動信号（Low Voltage Differential Signaling、ＬＶＤＳ）が用いられている。これらの差動信号を伝送するための高速伝送線路には、往路及び復路の１対のからなる平衡伝送線路が用いられ、その高速伝送路の例えば、送信側、受信側にはそれぞれ半導体装置が接続されている。
【０００３】
この半導体装置は、一般に高速伝送回路を内蔵した半導体チップを配線基板上に塔載し、半導体チップの電極パッドと配線基板の配線パターンとをボンディングワイヤで接続した構造となっているが、電極パッドの寄生容量により、反射電圧が大きくなり規定の伝送品質を満足させることができなくなる。
【０００４】
そこで、寄生容量を補償して規定の伝送品質を満たすようにした半導体装置が報告されている。すなわち、半導体装置内部の半導体チップと配線基板の差動信号の伝送線路において、例えば、半導体チップの電極パッド及びＥＳＤ（Electrostatic Discharge）保護回路の寄生容量を、半導体チップの電極パッドと配線基板（インターポーザ）の配線とを接続するボンディングワイヤを長くして、ボンディングワイヤの長さに由来するインダクタンスで補償することによって、半導体チップの方向に伝送するＴＤＲ（Time Domain Reflectometry、時間領域反射率測定）の反射電圧に見られる大きな落ち込みを軽減することができる（例えば、非特許文献１参照。）。
【０００５】
しかしながら、この非特許文献１の半導体装置では、一方向の差動信号の伝送においては有効であるが、双方向伝送においては好ましくないという問題が発生する。すなわち、半導体チップ方向への伝送の場合には、時間軸に対する反射電圧は、ボンディングワイヤによるインダクタンスの作用により引き上げられて、電極パッドの容量によって大きく落ち込むのを緩和し、規定の伝送品質を維持している。しかし、逆の半導体チップから外部方向の伝送の場合には、時間軸に対する反射電圧は、まず、電極パッドの容量によって大きな落ち込みが発生するために、規定の伝送品質を維持できない。つまり、ボンディングワイヤの長さを調整するだけでは、双方向伝送に適する特性インピーダンスを確保することが難しいという問題を有している。
【非特許文献１】Seungyoung Ahn et al.,”Compensation of ESD Input Capacitance Effect by Using Package Bondwire Inductance for Over Gbps Differential SerDes Devices,” Electrical Performance of Electrical Packaging, Oct.27-29, 2003. pp.159-162, Fig.7-8.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、双方向伝送において伝送電圧の変動の小さい半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、表面に配線領域とチップ搭載領域を有する配線基板と、前記配線基板のチップ搭載領域に搭載され、且つ高速伝送回路が組み込まれて、表面に前記高速伝送回路に電気的接続された対をなす高速伝送用の電極パッドを有する半導体チップと、前記配線基板の配線領域に設けられ、前記高速伝送回路に対して信号を伝送する対をなす高速伝送用の配線パターンと、前記高速伝送用の電極パッドと前記高速伝送用の配線パターンを電気的接続する高速伝送用の接続手段と、前記配線基板に設けられ、前記高速伝送用の配線パターンと電気的接続された外部接続端子とを備え、前記高速伝送用の配線パターンまたは前記高速伝送用の接続手段に前記高速伝送用の電極パッドの寄生容量を補償するための補償インダクタンスを付加し、前記補償インダクタンスを付加した箇所より前記外部接続端子側の前記高速伝送用の配線パターンに前記高速伝送用の電極パッドの寄生容量を補償するための補償容量を付加したことを特徴とする。
【０００８】
また、本発明の別の態様の半導体装置は、表面に配線領域とチップ搭載領域を有する配線基板と、前記配線基板のチップ搭載領域に搭載され、且つ高速伝送回路及び低速伝送回路が組み込まれて、表面に前記高速伝送回路及び前記低速伝送回路にそれぞれ電気的接続された対をなす高速伝送用及び低速伝送用の電極パッドを有する半導体チップと、前記配線基板の配線領域に設けられ、前記高速伝送回路に対して信号を伝送する対をなす高速伝送用の配線パターンと、前記配線基板の配線領域に設けられ、前記低速伝送回路に対して信号を伝送する低速伝送用の配線パターンと、前記高速伝送用の電極パッドと前記高速伝送用の配線パターンを電気的接続する高速伝送用の接続手段と、前記低速伝送用の電極パッドと前記低速伝送用の配線パターンを電気的接続する低速伝送用の接続手段と、前記配線基板に設けられ、前記高速伝送用及び低速伝送用の配線パターンと電気的接続された外部接続端子とを備え、前記低速伝送用の接続手段の前記配線基板表面からの高さに比べて、前記高速伝送用の接続手段の前記配線基板表面からの高さを高くして前記高速伝送用の接続手段全長を長くすることにより前記高速伝送用の接続手段に補償インダクタンスを付加し、前記高速伝送用の配線パターンの一部を張出して設けた張出し部により前記高速伝送用の配線パターンに補償容量を付加したことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、双方向伝送において伝送電圧の変動の小さい半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る半導体装置について、図１乃至図３を参照しながら説明する。図１は、半導体装置の要部を模式的に示すもので、図１（ａ）は封止樹脂を除去した平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図２は対をなした伝送線路を模式的に示す斜視図である。図３は図２の伝送線路の等価回路図である。
【００１２】
図１に示すように、本実施例の半導体装置１は、配線基板１０と、配線基板１０表面に設けられた高速伝送用配線パターン１１、及び低速伝送用配線パターン１２と、配線基板１０表面に設けられた半導体チップ３０と、半導体チップ３０と高速伝送用配線パターン１１とを電気的接続する高速伝送用接続手段であるボンディングワイヤ２０と、半導体チップ３０と低速伝送用配線パターン１２とを電気的接続する低速伝送用接続手段であるボンディングワイヤ２１と、配線基板１０裏面に設けられた外部接続端子２３と、半導体チップ３０、高速伝送用及び低速伝送用配線パターン１１、１２、高速伝送用及び低速伝送用ボンディングワイヤ２０、２１を覆う封止樹脂４０を有している。
【００１３】
配線基板１０は、パッケージ基板あるいはインターポーザとも称され、ここでは、例えば、エポキシ樹脂系の単層配線基板からなるが、フレキシブルなテープ配線基板、セラミクス配線基板、あるいは多様な材料からなる多層配線基板等であって差し支えない。この配線基板１０の表面には、半導体チップ３０が搭載されるチップ搭載領域１０ａと高速伝送用及び低速伝送用の配線パターン１１、１２が設けられる配線領域１０ｂとを有する。
【００１４】
この配線領域１０ｂには、半導体チップに組み込まれた高速伝送回路に対して入出力信号を双方向伝送するための複数の対をなした高速伝送用配線パターン１１と低速伝送回路に対して入出力信号を伝送するための複数の低速伝送用配線パターン１２とが設けられている。
【００１５】
この低速伝送用配線パターン１２は、一端部にボンディングパッド１３を有し、他端部にランド１４を有し、ボンディングパッド１３とランド１４間に直線状部分１５を有する構造に形成され、一端部のボンディングパッド１３がチップ搭載領域１０ａに近接して配置され、他端部のランド１４が配線基板１０の周縁部に配置されている。また、低速伝送用配線パターン１２のランド１４は、配線基板１０を貫通する金属あるいは導電性部材からなるビアプラグ１６を介して配線基板１０の裏面に設けられたランド１７上の半田ボール等の外部接続端子２３に電気的に接続されている。低速伝送用配線パターン１２は、直線状部分１５の長さが異なる２種類が図示されている。
【００１６】
一方、各対の高速伝送用配線パターン１１は、低速伝送用配線パターン１２と同様に、一端部にボンディングパッド１３を有し、他端部にランド１４を有し、両端部間が直線状部分１５を有する構造に形成されているが、更に、ボンディングパッド１３に近接して直線状部分１５に、後述する半導体チップ３０の高速伝送用電極パッド３１の寄生容量の影響を考慮してインピーダンス整合をとるための補償容量Ｃｃを形成するための張出し部５０が形成されている。この高速伝送用配線パターン１１は、低速伝送用配線パターン１２と同様に、その一端部のボンディングパッド１３がチップ搭載領域１０ａに近接して配置され、他端部のランド１４が配線基板１０の周縁部に配置されている。また、高速伝送用配線パターン１１のランド１４は、低速伝送用配線パターン１２と同様に、配線基板１０を貫通するビアプラグ１６を介して配線基板１０の裏面に設けられた外部接続端子２３に電気的に接続されている。高速伝送用配線パターン１１は、直線状部分１５の長さが異なる２種類が図示されている。
【００１７】
上記高速伝送用及び低速伝送用配線パターン１１、１２は、例えば、エポキシ樹脂基材の表面に貼着されたＣｕ箔をパターンニングして形成されている。
【００１８】
また、対をなす２本の高速伝送用配線パターン１１は、互いに近接して平行に配置され、且つ面対称に設けられている。一方の高速伝送用配線パターン１１が信号の往路となり、他方の高速伝送用配線パターン１１が信号の復路となる。また、この高速伝送用配線パターン１１に接続された対をなす２本のビアプラグ１６も、同様に、互いに近接して、平行に配置されている。
【００１９】
なお、本実施例は、配線基板１０の表面に配線パターン１１、１２、裏面に外部接続端子２３が形成された構造であるが、配線パターン１１、１２と外部接続端子２３を、配線基板１０の同一面、例えば表面に形成した構造としても差し支えない。その場合、ビアプラグ１６等は不要となる。
【００２０】
一方、低速伝送用配線パターン１２は、半導体チップ３０の低速伝送用電極パッド３２の寄生容量を考慮したインピーダンス整合が厳密に取れていなくても、実質的な伝送特性が確保される低速伝送等に用いられる配線である。この低速伝送用配線パターン１２は、低速伝送用電極パッド３２の寄生容量の影響が及ぶボンディングパッド１３に近い部分では、インピーダンス整合が必ずしも取れていないが、離れた部分、例えばランド１４等では、実装基板（図示略）のインピーダンスに実質的に等しい特性インピーダンスを有している。
【００２１】
また、半導体チップ３０は、高速伝送を必要とする高速差動伝送回路と、高速伝送を必要としない低速伝送回路とが内部に組み込まれている。その表面周辺部には高速差動伝送回路に電気的に接続された対をなす複数の高速伝送用電極パッド３１と低速伝送回路に電気的に接続された複数の低速伝送用電極パッド３２が表面周辺部に互いに隣接して配置されている。この半導体チップ３０は、配線基板１０のチップ搭載領域１０ａに、例えば、エポキシ樹脂系のマウント剤３３により固着されている。
【００２２】
高速伝送用電極パッド３１は、例えば、Ａｕからなる高速伝送用ボンディングワイヤ２０を介して高速伝送用配線パターン１１のボンディングパッド１３に接続されている。高速伝送用電極パッド３１に付した、例えば、符号３１ａ及び３１ｂは、対をなしていることを示す。また、低速伝送用電極パッド３２は、例えば、Ａｕからなる低速伝送用ボンディングワイヤ２１を介して低速伝送用配線パターン１２のボンディングパッド１３に接続されている。
【００２３】
そして、この高速伝送用ボンディングワイヤ２０は、低速伝送用ボンディングワイヤ２１に比較してループ高を高くすることによりループ長を長くし、高速伝送用電極パッド３１の寄生容量Ｃｐを補償するための補償インダクタンスＬｗを生成している。ここでは、高速伝送用ボンディングワイヤ２０は、低速伝送用ボンディングワイヤ２１に比較して、約４０％だけワイヤ長が長く設けられることにより、補償インダクタンスＬｗを生成している。
【００２４】
図２は、半導体チップ３０の高速差動伝送回路に対する信号を伝送するための第１及び第２の伝送線路６、７を模式的に示す斜視図である。ここで、第１及び第２の伝送線路６、７とは、高速伝送用電極パッド３１から外部接続端子２３までの範囲の信号伝送路をいう。この第１及び第２の伝送線路６、７には、図示の如く、高速伝送用電極パッド３１の集中寄生容量Ｃｐ、この集中寄生容量Ｃｐを補償するための高速伝送用ボンディングワイヤ２０による補償インダクタンスＬｗ及び高速伝送用配線パターン１１の張出し部５０による補償容量Ｃｃが、高速伝送用電極パッド３１から外部接続端子２３の方向に、それぞれ存在している。
【００２５】
また、本実施例において、この第１及び第２の伝送線路６、７の線路長は、遷移の等価長の１／４である１７．７ｍｍを越えない範囲にそれぞれ設定されている。
【００２６】
ここで、遷移の等価長とは、信号が遷移する時間に走行する距離（遷移時間と伝播速度の積）のことであり、この等価長の１／４以下の長さであれば、信号伝送線路上の集中負荷と見なしてよいことが知られている。例えば、ＵＳＢ仕様の信号伝送では、信号の遷移時間（立ち上がり時間）５００ｐｓ、エポキシ樹脂系の配線基板１０の比誘電率４．５として、遷移の等価長は７０．７ｍｍとなる。従って、その１／４である１７．７ｍｍ以下であれば、集中負荷と見なすことができ、この範囲内の容量あるいはインダクタンス等は互いに電気的な影響を及ぼし合う。なお、この伝送線路６、７の長さは、厳密に遷移の等価長の１／４以下でなくても、１／４に近い長さであれば、集中負荷に準じた扱いができることが知られている。
【００２７】
図３は、第１及び第２の伝送線路６、７の等価回路である。図３に示すように、半導体チップ３０における、例えば、ＣＭＯＳロジック回路等の入出力回路６０で生成されたＬＶＤＳ信号は、高速伝送用電極パッド３１、補償インダクタンスＬｗを有する高速伝送用ボンディングワイヤ２０（図２参照）、及び、高速伝送用配線パターン１１のインピーダンスＺ０の部分を経由し、外部接続端子２３から出力される。従って、補償インダクタンスＬｗは、インピーダンス整合条件からＬｗ＝（Ｃｐ＋Ｃｃ）・Ｚ０２であるように設定されている。なお、インピーダンスＺ０は、例えば、高速伝送用電極パッド３１の寄生容量Ｃｐの影響が及ばない伝送線路、すなわち、遷移の等価長よりずっと離れた伝送線路のインピーダンスであり、半導体装置１が実装される実装基板（図示略）のインピーダンスと実質的に同等な値である。
【００２８】
そして、半導体チップ３０は、高速伝送用電極パッド３１の寄生容量Ｃｐを除いた入出力インピーダンスＺ１、及び、高速伝送用電極パッド３１の寄生容量Ｃｐを有している。入出力インピーダンスＺ１は、高速伝送用配線パターン１１のインピーダンスＺ０（例えば、Ｚ０＝５０Ω）に等しい。高速伝送用電極パッド３１の寄生容量Ｃｐ（例えば、Ｃｐ＝１ｐＦ）及び高速伝送用配線パターン１１の張出し部５０による補償容量Ｃｃ（例えば、Ｃｃ＝Ｃｐ＝１ｐＦ）が、補償インダクタンスＬｗ（例えば、Ｌｗ＝５ｎＨ）の高速伝送用ボンディングワイヤ２０の両端にそれぞれ接続し、それぞれの他端は接地されている。
【００２９】
補償インダクタンスＬｗを挟んで、両側に高速伝送用電極パッド３１の寄生容量Ｃｐと張出し部５０の補償容量Ｃｃがそれぞれ接続されたインピーダンス整合回路９は、対称的な構成となっている。すなわち、入出力回路６０側からみたインピーダンス整合回路９と、外部接続端子２３側から見たインピーダンス整合回路９は、信号伝送路として実質的に等価である。
【００３０】
上述したように、インピーダンス整合回路９を備えた半導体装置１は、次のような構成にまとめられる。つまり、高速伝送用電極パッド３１の寄生容量Ｃｐを、例えば、１ｐＦ、張出し部５０の補償容量Ｃｃを、例えば、１ｐＦ、及び、高速伝送用配線パターン１１の特性インピーダンスＺ０を例えば、５０Ωとして、補償用インダクタンスＬｗを（Ｃｐ＋Ｃｃ）・Ｚ０２、例えば、５ｎＨ乃至は５ｎＨに近い値に設定してある。また、高速伝送用電極パッド３１から張出し部５０までの長さは、信号が遷移する時間に走行する距離、例えば、７０．７ｍｍよりも十分短く、例えば、１７．７ｍｍ以下にしてある。
【００３１】
次に、本実施例の伝送特性について説明する。伝送特性の測定は、半導体チップの電極パッド寄生容量（１ｐＦ）及び終端抵抗（５０Ω）を電気的に模擬する周知の方法で行った。以下の伝送特性についての説明では、図１に示される構成要素及び符号を参照して行う。測定には、上記の図１に示される容量補償された高速伝送用配線パターン１１を有する配線基板１０を用い、その配線基板１０には、本来の半導体チップ３０に代えて、半導体チップ３０の高速伝送用電極パッド３１に相当する位置に、半導体チップ３０の寄生容量及び終端抵抗に相当するチップキャパシタ及びチップ抵抗をそれぞれ配置し、インダクタンス補償された高速伝送用ボンディングワイヤ２０により高速伝送用配線パターン１１と接続した。
【００３２】
この構成の伝送線路の特性測定には、ＴＤＲ法を用い、ＵＳＢを想定した入力電圧４００ｍＶ、立ち上がり時間５００ｐｓの信号を使用し、半導体チップ３０の高速伝送用電極パッド３１相当位置側から入力させた場合と、逆の外部接続端子２３側から入力させた場合の２通りについて測定した。ここで、ＴＤＲは、測定対象となる伝送線路に矩形パルスを印加して、反射波が返って来るまでの時間と、反射波の大きさを測定する方法である。
【００３３】
測定結果は、高速伝送用電極パッド３１相当位置側から入力させた場合、時間軸に沿った電圧波形は、基準値の直線に比較して、わずかに下がって、上がって、下がる変動を示し、電圧波形の電圧変動値は±５ｍＶ以内に抑えられていることが分かった。また、入力信号の方向を逆にして、外部接続端子２３側から入力させた場合、時間軸に沿った電圧波形及び電圧変動値は、高速伝送用電極パッド３１相当位置側から入力させた場合とほとんど同様の波形及び電圧変動値となった。
【００３４】
なお、半導体チップの寄生容量（例えば、１〜２ｐＦ）を補償しないと、上述のＵＳＢ使用条件で、２０〜４０ｍＶの反射が起こり、伝送信号に影響が出ることが分かっており、本実施例を模した系の電圧変動値が±５ｍＶ以内であるということは、伝送特性にほとんど影響ないレベルであることを意味する。
【００３５】
すなわち、本実施例のインピーダンス整合回路９を有する半導体装置１は、電極パッド寄生容量Ｃｐに対して、補償インダクタンスＬｗを挟んで補償容量Ｃｃをほぼ対称、且つ信号が遷移する時間に走行する距離よりも十分短く配置したために、反射波形の乱れを波形の遷移中に起こさせることができ、入力波形の遷移と反射が重なり、波形の乱れを抑制することができた。その結果、双方向の信号入力に対して、時間軸に沿った電圧波形がほとんど等しく、且つ電圧変動値が小さくなる伝送特性を有する。従って、この高速伝送用ボンディングワイヤ２０及び高速伝送用配線パターン１１を使用した半導体装置１は、ＵＳＢ等を使用する双方向のＬＶＤＳ信号伝送において、伝送品質を維持することが可能である。
【００３６】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００３７】
例えば、実施例では、ボンディングワイヤの長さを長くして、インピーダンスを整合させる例を示したが、ボンディングワイヤの径を変化させて、インピーダンスを整合させることが可能である。更に、ボンディングワイヤの長さと径とを組み合わせてインピーダンスを整合させることは差し支えない。
【００３８】
また、ボンディングワイヤの長さに代えて、配線パターンの長さ、または、太さを変化させてインピーダンスを整合させても差し支えない。そして、配線パターン及びボンディングワイヤの長さと太さを組み合わせて、インピーダンスを整合させることは差し支えない。ただし、これらの場合、張出し部は、配線パターンの長さ、または、太さを変化させた補償用インダクタンスより外部接続端子側に配置する必要がある。
【００３９】
また、ボンディングワイヤの長さを長くするために、配線基板に対して垂直な方向に伸ばす例を示したが、配線基板に平行な面内で伸ばすことは差し支えないし、垂直方向と面内方向を組み合わせて、ボンディングワイヤの長さを長くすることは可能である。
【００４０】
また、接続手段として、ボンディングワイヤを使用する例を示したが、例えば、ＴＡＢ（Tape Automated Bonding）基板におけるインナーリード等の他の接続手段を採用することは差し支えない。インダクタンス補償を配線パターンの長さあるいは太さで行う場合であれば、接続手段はフリップチップ用バンプ等を選択することが可能である。
【００４１】
また、張出し部は、ボンディングパッドに接触して配置される例を示したが、半導体チップの電極パッドからの距離が遷移の等価長の１／４以下であって、補償用インダクタンスを付加した箇所より外部接続端子側であれば、配線パターンのどの位置に接続しても差し支えない。対になった配線パターンでは、張出し部は互いに対応する位置に配設されることが好ましい。
【００４２】
また、電極パッド寄生容量Ｃｐに対して、補償容量をＣｃとして、Ｃｃ＝Ｃｐ＝１ｐＦの例を示したが、要求される伝送信号の品質の許容範囲内であれば、Ｃｃ＝Ｃｐは近似的に成立することで差し支えない。
【００４３】
また、補償インダクタンスは計算通り５ｎＨ乃至はこれに近い値である例を示した。しかしながら、伝送信号の速度によっては、５ｎＨに対して、例えば±２５％程度の変化であっても、伝送信号の品質には影響が出ない場合がある。すなわち、補償用インダクタンスは、伝送される信号波形が要求される品質を維持可能な範囲にある値であれば差し支えない。
【００４４】
また、実施例では、高速伝送用配線パターンと低速伝送用配線パターンを使い分けるため、これらの配線パターンの形状及びボンディングワイヤの長さは異なっていたが、高速伝送が可能な、補償容量を付加した形状の配線パターン及び補償インダクタンスを付加した長さのボンディングワイヤに統一することは可能である。
【００４５】
また、実施例では、高速伝送が必要な回路と低速伝送で十分な回路の両方を有する半導体装置の例を示したが、高速伝送が必要な回路のみで構成される半導体装置であっても差し支えない。その場合、半導体装置には、低速伝送用配線パターンは不要である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例に係る半導体装置の要部を模式的に示すもので、図１（ａ）は封止樹脂を除去した部分的な平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図。
【図２】本発明の実施例に係る半導体装置の伝送線路を模式的に示す斜視図。
【図３】本発明の実施例に係る半導体装置の図２に相当する伝送線路の等価回路図。
【符号の説明】
【００４７】
１ 半導体装置
６ 第１の伝送線路
７ 第２の伝送線路
９ インピーダンス整合回路
１０ 配線基板
１０ａ チップ塔載領域
１０ｂ 配線領域
１１ 高速伝送用配線パターン
１２ 低速伝送用配線パターン
１３ ボンディングパッド
１４、１７ ランド
１５ 直線部分
１６ ビアプラグ
２０ 高速伝送用ボンディングワイヤ
２１ 低速伝送用ボンディングワイヤ
２３ 外部接続端子
３０ 半導体チップ
３１、３１ａ、３１ｂ 高速伝送用電極パッド
３２ 低速伝送用電極パッド
３３ マウント剤
４０ 封止樹脂
５０ 張出し部
６０ 入出力回路
Ｃｃ 補償容量
Ｃｐ 寄生容量
Ｌｗ 補償インダクタンス
Ｚ０ インピーダンス
Ｚ１ 入出力インピーダンス
【特許請求の範囲】
【請求項１】
表面に配線領域とチップ搭載領域を有する配線基板と、
前記配線基板のチップ搭載領域に搭載され、且つ高速伝送回路が組み込まれて、表面に前記高速伝送回路に電気的接続された対をなす高速伝送用の電極パッドを有する半導体チップと、
前記配線基板の配線領域に設けられ、前記高速伝送回路に対して信号を伝送する対をなす高速伝送用の配線パターンと、
前記高速伝送用の電極パッドと前記高速伝送用の配線パターンを電気的接続する高速伝送用の接続手段と、
前記配線基板に設けられ、前記高速伝送用の配線パターンと電気的接続された外部接続端子と、
を備え、
前記高速伝送用の配線パターンまたは前記高速伝送用の接続手段に前記高速伝送用の電極パッドの寄生容量を補償するための補償インダクタンスを付加し、前記補償インダクタンスを付加した箇所より前記外部接続端子側の前記高速伝送用の配線パターンに前記高速伝送用の電極パッドの寄生容量を補償するための補償容量を付加したことを特徴とする半導体装置。
【請求項２】
表面に配線領域とチップ搭載領域を有する配線基板と、
前記配線基板のチップ搭載領域に搭載され、且つ高速伝送回路及び低速伝送回路が組み込まれて、表面に前記高速伝送回路及び前記低速伝送回路にそれぞれ電気的接続された対をなす高速伝送用及び低速伝送用の電極パッドを有する半導体チップと、
前記配線基板の配線領域に設けられ、前記高速伝送回路に対して信号を伝送する対をなす高速伝送用の配線パターンと、
前記配線基板の配線領域に設けられ、前記低速伝送回路に対して信号を伝送する低速伝送用の配線パターンと、
前記高速伝送用の電極パッドと前記高速伝送用の配線パターンを電気的接続する高速伝送用の接続手段と、
前記低速伝送用の電極パッドと前記低速伝送用の配線パターンを電気的接続する低速伝送用の接続手段と、
前記配線基板に設けられ、前記高速伝送用及び低速伝送用の配線パターンと電気的接続された外部接続端子と、
を備え、
前記低速伝送用の接続手段の前記配線基板表面からの高さに比べて、前記高速伝送用の接続手段の前記配線基板表面からの高さを高くして前記高速伝送用の接続手段全長を長くすることにより前記高速伝送用の接続手段に補償インダクタンスを付加し、前記高速伝送用の配線パターンの一部を張出して設けた張出し部により前記高速伝送用の配線パターンに補償容量を付加したことを特徴とする半導体装置。
【請求項３】
前記補償容量は、前記高速伝送用の電極パッドの寄生容量に実質的に等しい容量値を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高速伝送用の電極パッドの寄生容量をＣｐ、前記補償容量をＣｃ、及び、信号伝送線路の特性インピーダンスをＺ０とすると、前記補償インダクタンスは、（Ｃｐ＋Ｃｃ）・Ｚ０２の値に近似し、且つ前記高速伝送用の電極パッドから前記補償容量までの距離は、信号の遷移の等価長よりも短いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記高速伝送用の電極パッドから前記補償容量までの距離は、信号の遷移の等価長の１／４以下であることを特徴とする請求項４に記載の半導体装置。
【請求項１】
表面に配線領域とチップ搭載領域を有する配線基板と、
前記配線基板のチップ搭載領域に搭載され、且つ高速伝送回路が組み込まれて、表面に前記高速伝送回路に電気的接続された対をなす高速伝送用の電極パッドを有する半導体チップと、
前記配線基板の配線領域に設けられ、前記高速伝送回路に対して信号を伝送する対をなす高速伝送用の配線パターンと、
前記高速伝送用の電極パッドと前記高速伝送用の配線パターンを電気的接続する高速伝送用の接続手段と、
前記配線基板に設けられ、前記高速伝送用の配線パターンと電気的接続された外部接続端子と、
を備え、
前記高速伝送用の配線パターンまたは前記高速伝送用の接続手段に前記高速伝送用の電極パッドの寄生容量を補償するための補償インダクタンスを付加し、前記補償インダクタンスを付加した箇所より前記外部接続端子側の前記高速伝送用の配線パターンに前記高速伝送用の電極パッドの寄生容量を補償するための補償容量を付加したことを特徴とする半導体装置。
【請求項２】
表面に配線領域とチップ搭載領域を有する配線基板と、
前記配線基板のチップ搭載領域に搭載され、且つ高速伝送回路及び低速伝送回路が組み込まれて、表面に前記高速伝送回路及び前記低速伝送回路にそれぞれ電気的接続された対をなす高速伝送用及び低速伝送用の電極パッドを有する半導体チップと、
前記配線基板の配線領域に設けられ、前記高速伝送回路に対して信号を伝送する対をなす高速伝送用の配線パターンと、
前記配線基板の配線領域に設けられ、前記低速伝送回路に対して信号を伝送する低速伝送用の配線パターンと、
前記高速伝送用の電極パッドと前記高速伝送用の配線パターンを電気的接続する高速伝送用の接続手段と、
前記低速伝送用の電極パッドと前記低速伝送用の配線パターンを電気的接続する低速伝送用の接続手段と、
前記配線基板に設けられ、前記高速伝送用及び低速伝送用の配線パターンと電気的接続された外部接続端子と、
を備え、
前記低速伝送用の接続手段の前記配線基板表面からの高さに比べて、前記高速伝送用の接続手段の前記配線基板表面からの高さを高くして前記高速伝送用の接続手段全長を長くすることにより前記高速伝送用の接続手段に補償インダクタンスを付加し、前記高速伝送用の配線パターンの一部を張出して設けた張出し部により前記高速伝送用の配線パターンに補償容量を付加したことを特徴とする半導体装置。
【請求項３】
前記補償容量は、前記高速伝送用の電極パッドの寄生容量に実質的に等しい容量値を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高速伝送用の電極パッドの寄生容量をＣｐ、前記補償容量をＣｃ、及び、信号伝送線路の特性インピーダンスをＺ０とすると、前記補償インダクタンスは、（Ｃｐ＋Ｃｃ）・Ｚ０２の値に近似し、且つ前記高速伝送用の電極パッドから前記補償容量までの距離は、信号の遷移の等価長よりも短いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記高速伝送用の電極パッドから前記補償容量までの距離は、信号の遷移の等価長の１／４以下であることを特徴とする請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−２２８９８１（Ｐ２００６−２２８９８１Ａ）
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願番号】特願２００５−４１０７９（Ｐ２００５−４１０７９）
【出願日】平成１７年２月１７日（２００５．２．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願日】平成１７年２月１７日（２００５．２．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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