半導体装置
【課題】異物の移動を抑え、高感度でプリント配線上の導電性異物を検出することができ、半導体装置出荷後の不良率の増大を抑えることが可能な半導体装置を提供する。
【解決手段】半導体チップと、この半導体チップが載置される基板１２と、この基板１２上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線１３と、それぞれ基板１２上に配線１３と並列に配置され、隣接する複数の配線１３と電気的に分離された複数の副配線１５を備える。
【解決手段】半導体チップと、この半導体チップが載置される基板１２と、この基板１２上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線１３と、それぞれ基板１２上に配線１３と並列に配置され、隣接する複数の配線１３と電気的に分離された複数の副配線１５を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバーなどの半導体チップをＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）などのプリント基板に搭載した半導体装置に関する。
【背景技術】
【０００２】
パソコン、携帯電話のＬＣＤドライバーなどに用いられる半導体装置のパッケージとして、フィルム上に配線がプリントされたＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープが用いられている。
【０００３】
このようなＴＡＢテープにおいて、金属性（導電性）異物が配線間を短絡させることにより、配線ショート不良が発生する。そのため、実装後に異物が付着しないように、露出部分を被覆するなどの対策が取られている（例えば特許文献１など参照）。しかしながら、このような手法では、実装前のＴＡＢテープの製造工程などに起因する異物には対応できないため、ＴＡＢテープ上に半導体チップを搭載した後、切断除去される領域に設けられたテスト用パッドを用いて電気的検査を行うことにより、異物の有無を検出している。
【０００４】
しかしながら、異物の大きさや形状、付着する位置、状態などにより、上述のような電気的検査において異物が検出されない場合がある。そして、半導体装置の出荷後に、ハンドリング時、輸送・パネルへの組立て工程などにおいて生ずる機械的なストレス、あるいは駆動時に生ずる電気的ストレスにより、異物が移動・変形し、配線間を短絡させることにより、配線ショート不良となるという問題がある。
【０００５】
近年、液晶画面の大型化、高解像度化に伴い、ドライバー用半導体装置の小型化が進められており、ＴＡＢテープにおいてもプリントされる配線の狭ピッチ化が要求されている。そのため、これまで広く用いられていたＴＣＰ（Ｔａｐｅ Ｃａｒｉｅｒ Ｐａｃｋａｇｅ）に替えて、薄いポリイミドなどの基材上に銅などの配線パターンを形成したＣＯＦの適用が進められている。ＣＯＦにおいては、ＴＣＰのように、折り曲げのために設けられるスリットと、スリット部分に設けられ、半導体チップと接続するためのフライングリードを形成する必要がないため、狭ピッチ化が可能である。
【０００６】
このような配線の狭ピッチ化に伴い、これまでより微小な異物でも配線ショート不良が発生し、半導体装置（パッケージ）出荷後の不良率の増大につながっている。そこで、さらなる異物検出感度の向上が要求されている。
【特許文献１】特開２００１−２９１７３７号公報（請求項１など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、異物の移動を抑え、高感度でプリント配線上の導電性異物を検出することができ、半導体装置出荷後の不良率の増大を抑えることが可能な半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体チップと、この半導体チップが載置される基板と、この基板上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、それぞれ基板上に配線と並列に配置され、隣接する複数の配線と電気的に分離された複数の副配線を備えることを特徴とする半導体装置が提供される。
【０００９】
また、本発明の一態様によれば、半導体チップと、この半導体チップが載置される基板と、この基板上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、それぞれ基板上に配線と並列に配置される複数の副配線と、隣接する配線および副配線と接続され、電気的検査を行うためのテスト用パッドを備えることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の一態様の半導体装置によれば、異物の移動を抑え、高感度でプリント配線上の導電性異物を検出することができ、半導体装置出荷後の不良率の増大を抑えることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施形態について、図を参照して説明する。
【００１２】
図１に本実施形態の半導体装置に用いられるＣＯＦテープ１１の配線パターンを、図２にその部分拡大図を示す。図に示すように、ポリイミドなどの基材（基板）１２上に、Ｃｕ層、Ｓｎ層が順次形成された金属層パターンが形成されている。金属層パターンにおいて、複数の配線１３は、半導体チップとＡｕバンプなどを介して接続される端部１３ａよりそれぞれの配線間を広げる方向に引き回され（引き回し部１３ｂ）、例えば数１０μｍピッチとなるところよりそれぞれテスト用パッド１４に至るまで平行に形成されている。このような配線が平行となるように配置された領域１３ｃにおいて、各配線間に、配線と平行となるように、配線より幅の狭い副配線１５が形成されている。そして、各副配線１５はそれぞれ隣接する配線１３とテスト用パッド１４を介して接続されている。
【００１３】
このような配線パターンが形成されたＣＯＦテープ１１上に、図３に示すように半導体チップ１６が載置され、配線の端部１３ａが半導体チップ１６に設けられたＡｕバンプ（図示せず）と接続される。そして、この状態で、電気的検査を行い、隣接するテスト用パッド１４間に所定の電圧を印加することにより、短絡の有無を検出する。このとき、例えば、図４に示すように、これまで配線１３間を短絡させることがない小さい異物１７であっても、配線１３と副配線間１４を短絡させることから、検出することができる。
【００１４】
そして、ＬＣＤなどのデバイスに組み立てられる際に、図５に示すように、破線（Ａ−Ａ’）で切断することにより、テスト用パッド１４が除去されるとともに、配線１３と副配線１４が電気的に分離され、図６に示すような半導体装置が形成される。
【００１５】
このように、配線間にテスト用パッドと接続される副配線を形成することにより、副配線と配線間の短絡も検出することができるため、より小さい異物の検出が可能となる。また、テスト用パッドを除去した後も、配線と副配線間に異物をトラップして移動を抑えることが可能となる。
【００１６】
本実施形態において、２本の配線間に１本の副配線を配置しているが、図７に示すように、２本以上の副配線を配置してもよい。また、これらを併せて配置してもよい。このように配置することにより、異物の検出感度を向上させることが可能となる。
【００１７】
また、副配線は、配線が平行となるように配置された領域において、各配線間に、配線と平行となるように配置されているが、一部が引き回し部１３ｂに配置されていてもよい。この場合は、配線と接触しないように設けられていればよく、必ずしも平行に配置される必要はない。このように配置することにより、引き回し部１３ｂにおける異物の検出感度を向上させることが可能となる。
【００１８】
さらに、副配線を配線より狭い幅としているが、配線の狭ピッチ化を図る上では、配線幅以下であることが好ましい。そして、プロセス上安定して形成することができる範囲で、狭い方が好ましい。
【００１９】
本実施形態において、基板をＣＯＦテープとしたが、ＣＯＦテープに限定されるものではない。ＴＣＰテープなど他のＴＡＢテープでも、配線が形成されたフレキシブルプリント基板以外のプリント基板であってもよい。
【００２０】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様におけるＣＯＦテープ１１の配線パターンを示す上面図。
【図２】図1の部分拡大図。
【図３】本発明の一態様における半導体装置を示す図。
【図４】本発明の一態様における配線パターン内の異物の状態を示す図。
【図５】本発明の一態様における半導体装置の形成工程を示す図。
【図６】本発明の一態様における半導体装置を示す図。
【図７】本発明の一態様における配線パターンを示す図。
【符号の説明】
【００２２】
１１…ＣＯＦテープ、１２…基材、１３…配線、１４…テスト用パッド、１５…副配線、１６…半導体チップ、１７…異物
【技術分野】
【０００１】
本発明は、例えばＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバーなどの半導体チップをＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）などのプリント基板に搭載した半導体装置に関する。
【背景技術】
【０００２】
パソコン、携帯電話のＬＣＤドライバーなどに用いられる半導体装置のパッケージとして、フィルム上に配線がプリントされたＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープが用いられている。
【０００３】
このようなＴＡＢテープにおいて、金属性（導電性）異物が配線間を短絡させることにより、配線ショート不良が発生する。そのため、実装後に異物が付着しないように、露出部分を被覆するなどの対策が取られている（例えば特許文献１など参照）。しかしながら、このような手法では、実装前のＴＡＢテープの製造工程などに起因する異物には対応できないため、ＴＡＢテープ上に半導体チップを搭載した後、切断除去される領域に設けられたテスト用パッドを用いて電気的検査を行うことにより、異物の有無を検出している。
【０００４】
しかしながら、異物の大きさや形状、付着する位置、状態などにより、上述のような電気的検査において異物が検出されない場合がある。そして、半導体装置の出荷後に、ハンドリング時、輸送・パネルへの組立て工程などにおいて生ずる機械的なストレス、あるいは駆動時に生ずる電気的ストレスにより、異物が移動・変形し、配線間を短絡させることにより、配線ショート不良となるという問題がある。
【０００５】
近年、液晶画面の大型化、高解像度化に伴い、ドライバー用半導体装置の小型化が進められており、ＴＡＢテープにおいてもプリントされる配線の狭ピッチ化が要求されている。そのため、これまで広く用いられていたＴＣＰ（Ｔａｐｅ Ｃａｒｉｅｒ Ｐａｃｋａｇｅ）に替えて、薄いポリイミドなどの基材上に銅などの配線パターンを形成したＣＯＦの適用が進められている。ＣＯＦにおいては、ＴＣＰのように、折り曲げのために設けられるスリットと、スリット部分に設けられ、半導体チップと接続するためのフライングリードを形成する必要がないため、狭ピッチ化が可能である。
【０００６】
このような配線の狭ピッチ化に伴い、これまでより微小な異物でも配線ショート不良が発生し、半導体装置（パッケージ）出荷後の不良率の増大につながっている。そこで、さらなる異物検出感度の向上が要求されている。
【特許文献１】特開２００１−２９１７３７号公報（請求項１など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、異物の移動を抑え、高感度でプリント配線上の導電性異物を検出することができ、半導体装置出荷後の不良率の増大を抑えることが可能な半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体チップと、この半導体チップが載置される基板と、この基板上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、それぞれ基板上に配線と並列に配置され、隣接する複数の配線と電気的に分離された複数の副配線を備えることを特徴とする半導体装置が提供される。
【０００９】
また、本発明の一態様によれば、半導体チップと、この半導体チップが載置される基板と、この基板上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、それぞれ基板上に配線と並列に配置される複数の副配線と、隣接する配線および副配線と接続され、電気的検査を行うためのテスト用パッドを備えることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の一態様の半導体装置によれば、異物の移動を抑え、高感度でプリント配線上の導電性異物を検出することができ、半導体装置出荷後の不良率の増大を抑えることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施形態について、図を参照して説明する。
【００１２】
図１に本実施形態の半導体装置に用いられるＣＯＦテープ１１の配線パターンを、図２にその部分拡大図を示す。図に示すように、ポリイミドなどの基材（基板）１２上に、Ｃｕ層、Ｓｎ層が順次形成された金属層パターンが形成されている。金属層パターンにおいて、複数の配線１３は、半導体チップとＡｕバンプなどを介して接続される端部１３ａよりそれぞれの配線間を広げる方向に引き回され（引き回し部１３ｂ）、例えば数１０μｍピッチとなるところよりそれぞれテスト用パッド１４に至るまで平行に形成されている。このような配線が平行となるように配置された領域１３ｃにおいて、各配線間に、配線と平行となるように、配線より幅の狭い副配線１５が形成されている。そして、各副配線１５はそれぞれ隣接する配線１３とテスト用パッド１４を介して接続されている。
【００１３】
このような配線パターンが形成されたＣＯＦテープ１１上に、図３に示すように半導体チップ１６が載置され、配線の端部１３ａが半導体チップ１６に設けられたＡｕバンプ（図示せず）と接続される。そして、この状態で、電気的検査を行い、隣接するテスト用パッド１４間に所定の電圧を印加することにより、短絡の有無を検出する。このとき、例えば、図４に示すように、これまで配線１３間を短絡させることがない小さい異物１７であっても、配線１３と副配線間１４を短絡させることから、検出することができる。
【００１４】
そして、ＬＣＤなどのデバイスに組み立てられる際に、図５に示すように、破線（Ａ−Ａ’）で切断することにより、テスト用パッド１４が除去されるとともに、配線１３と副配線１４が電気的に分離され、図６に示すような半導体装置が形成される。
【００１５】
このように、配線間にテスト用パッドと接続される副配線を形成することにより、副配線と配線間の短絡も検出することができるため、より小さい異物の検出が可能となる。また、テスト用パッドを除去した後も、配線と副配線間に異物をトラップして移動を抑えることが可能となる。
【００１６】
本実施形態において、２本の配線間に１本の副配線を配置しているが、図７に示すように、２本以上の副配線を配置してもよい。また、これらを併せて配置してもよい。このように配置することにより、異物の検出感度を向上させることが可能となる。
【００１７】
また、副配線は、配線が平行となるように配置された領域において、各配線間に、配線と平行となるように配置されているが、一部が引き回し部１３ｂに配置されていてもよい。この場合は、配線と接触しないように設けられていればよく、必ずしも平行に配置される必要はない。このように配置することにより、引き回し部１３ｂにおける異物の検出感度を向上させることが可能となる。
【００１８】
さらに、副配線を配線より狭い幅としているが、配線の狭ピッチ化を図る上では、配線幅以下であることが好ましい。そして、プロセス上安定して形成することができる範囲で、狭い方が好ましい。
【００１９】
本実施形態において、基板をＣＯＦテープとしたが、ＣＯＦテープに限定されるものではない。ＴＣＰテープなど他のＴＡＢテープでも、配線が形成されたフレキシブルプリント基板以外のプリント基板であってもよい。
【００２０】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様におけるＣＯＦテープ１１の配線パターンを示す上面図。
【図２】図1の部分拡大図。
【図３】本発明の一態様における半導体装置を示す図。
【図４】本発明の一態様における配線パターン内の異物の状態を示す図。
【図５】本発明の一態様における半導体装置の形成工程を示す図。
【図６】本発明の一態様における半導体装置を示す図。
【図７】本発明の一態様における配線パターンを示す図。
【符号の説明】
【００２２】
１１…ＣＯＦテープ、１２…基材、１３…配線、１４…テスト用パッド、１５…副配線、１６…半導体チップ、１７…異物
【特許請求の範囲】
【請求項１】
半導体チップと、
この半導体チップが載置される基板と、
この基板上に形成され、一端が前記半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、
それぞれ前記基板上に各前記配線と並列に配置され、隣接する前記複数の配線および前記半導体チップと電気的に分離された複数の副配線を備えることを特徴とする半導体装置。
【請求項２】
半導体チップと、
この半導体チップが載置される基板と、
この基板上に形成され、前記半導体チップと接続される複数の配線と、
それぞれ前記基板上に各前記配線と並列に配置される複数の副配線と、
隣接する前記配線および前記副配線と接続されるテスト用パッドを備えることを特徴とする半導体装置。
【請求項３】
各前記配線と、１本の前記副配線または複数の前記副配線が、交互に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記配線および前記副配線による配置ピッチが実質的に等しいことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項１】
半導体チップと、
この半導体チップが載置される基板と、
この基板上に形成され、一端が前記半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、
それぞれ前記基板上に各前記配線と並列に配置され、隣接する前記複数の配線および前記半導体チップと電気的に分離された複数の副配線を備えることを特徴とする半導体装置。
【請求項２】
半導体チップと、
この半導体チップが載置される基板と、
この基板上に形成され、前記半導体チップと接続される複数の配線と、
それぞれ前記基板上に各前記配線と並列に配置される複数の副配線と、
隣接する前記配線および前記副配線と接続されるテスト用パッドを備えることを特徴とする半導体装置。
【請求項３】
各前記配線と、１本の前記副配線または複数の前記副配線が、交互に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記配線および前記副配線による配置ピッチが実質的に等しいことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２５８４１６（Ｐ２００８−２５８４１６Ａ）
【公開日】平成２０年１０月２３日（２００８．１０．２３）
【国際特許分類】
【出願番号】特願２００７−９９３４８（Ｐ２００７−９９３４８）
【出願日】平成１９年４月５日（２００７．４．５）
【出願人】（０００１５８１５０）岩手東芝エレクトロニクス株式会社 (45)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１０月２３日（２００８．１０．２３）
【国際特許分類】
【出願日】平成１９年４月５日（２００７．４．５）
【出願人】（０００１５８１５０）岩手東芝エレクトロニクス株式会社 (45)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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