半導体装置
【課題】 ランダムアクセス時間が早く、大容量、低コストかつ高セキュリティを保つメモリモジュールを提供する。
【解決手段】 フラッシュメモリと、ダイナミックランダムアクセスメモリと、制御回路とで、メモリモジュールを構成し、制御回路は、メモリモジュールのある特定のアドレスへの読み出し動作にて、フラッシュメモリからダイナミックランダムアクセスメモリへのデータ転送を行う。
また、メモリモジュールからデータを読み出す際は、前記制御回路がダイナミックランダムアクセスメモリのリフレッシュ動作を行う。
【効果】 高速なデータの読み出しが可能な高セキュリティを保った大容量、低コストのメモリモジュールが実現できる。
【解決手段】 フラッシュメモリと、ダイナミックランダムアクセスメモリと、制御回路とで、メモリモジュールを構成し、制御回路は、メモリモジュールのある特定のアドレスへの読み出し動作にて、フラッシュメモリからダイナミックランダムアクセスメモリへのデータ転送を行う。
また、メモリモジュールからデータを読み出す際は、前記制御回路がダイナミックランダムアクセスメモリのリフレッシュ動作を行う。
【効果】 高速なデータの読み出しが可能な高セキュリティを保った大容量、低コストのメモリモジュールが実現できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＲＡＭと大容量フラッシュメモリとを組み合わせたメモリシステム及びメモリモジュールに関する。
【背景技術】
【０００２】
近年、携帯電話機等の高機能化を代表として処理すべきアプリケーションプログラムの大規模化が進み、従来のＮＯＲ型フラッシュメモリでは容量が不足するようになってきた。その中で携帯電話機等の携帯機器に利用されるＮＯＲ型フラッシュメモリの代替として、特許文献１から２に示されるようにＮＡＮＤ構成を用いているＮＡＮＤ型フラッシュメモリと、ＳＲＡＭを内蔵した制御回路から構成されたメモリモジュールが提案されている。ＮＡＮＤ型フラッシュメモリは、１６〜１２８個のセルに対し１個のビット線コンタクトを設けるため、１ビットのメモリセル当たりの面積をＮＯＲ型フラッシュメモリより小さくでき、大容量化に対応できるが、その反面、最初のデータを出力するまでの読み出し時間が、約２５μｓから５０μｓと遅い。
【０００３】
そのため、特許文献１及び２では、メモリモジュール内に組み込まれた内蔵ＲＡＭとＮＡＮＤ型フラッシュメモリとを有し、ＮＡＮＤ型フラッシュメモリから予めデータを内蔵ＲＡＭへ転送し、ＲＡＭからデータを読み出すことで、約８０から２００ｎｓの読み出し時間を実現している。
【０００４】
特に特許文献１や２では、ＮＡＮＤ型フラッシュメモリから予めデータをＲＡＭへ転送する際には、ＣＰＵから転送アドレス値や転送サイズ値などを書き込むための書き込み命令を前記制御回路へ発行し、その結果、制御回路が装備しているコントロールレジスタへ、転送アドレス値や転送サイズ値の書き込み動作が行われる。
【０００５】
【特許文献１】特開２００２−３６６４２９号公報
【特許文献２】特開２００３−９１４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者は、本発明に先立ってアーケードゲーム機等代表されるアミューズメント機器に使用される不揮発性メモリモジュールについて検討を行った。
【０００７】
アミューズメント機器が取り扱うアプリケーションやデータは、携帯機器等と同様にアミューズメント機器へ付加される機能が増えるにつれて大きくなり、より大きな記憶容量が必要とされている。また、数１００ｎｓ以内の読み出し時間が要求されている。さらに、前記不揮発性メモリモジュールへの書き込みは出荷時に一度だけ行い、通常動作時においては、前記不揮発性メモリモジュールへの書き込みを行うことはできないようにすることで高いセキュリティを保っている。
【０００８】
つまり、特許文献１や２に記載されるＮＡＮＤ型フラッシュメモリを利用した従来のＮＯＲ型代替メモリでは内蔵ＲＡＭとＮＡＮＤ型フラッシュメモリ間の転送時において、コントロールレジスタ等への書き込み動作を行う必要があり、アミューズメント機器向けのメモリとしては高いセキュリティを保てない。言い換えれば、アミューズメント機器のように通常動作時に外部からの書き込みを禁止することで高いセキュリティを実現しているような分野では、特許文献１や特許文献２のようなコントロールレジスタに書き込むことで転送を開始するようなメモリモジュールは、用いることが出来ない。
【課題を解決するための手段】
【０００９】
本発明においては本発明の代表的な手段を示せば以下の通りである。
【００１０】
ランダムアクセスメモリと、不揮発性メモリと、ランダムアクセスメモリと不揮発性メモリに接続され、ランダムアクセスメモリおよび不揮発性メモリへのアクセスを制御するための制御回路と、を有する半導体装置であって、半導体装置は、半導体装置の外部からの読出し要求に従って出力されるデータを格納する第１のアドレス領域と、第１アドレス領域外の第２アドレス領域を有し、制御回路は、半導体装置の外部から第１アドレス領域への読出し要求があった場合、ランダムアクセスメモリに格納されたデータを外部に出力し、半導体装置の外部から第２アドレス領域への読出し要求を検出して、不揮発性メモリに格納されたデータをランダムアクセスメモリへ転送する。
【発明の効果】
【００１１】
本発明によれば、高いセキュリティを保った半導体装置を実現可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図を用いて詳細に説明するが、特に断りがない限り、実施例１における変形例は他の実施例にも適用できることは言うまでもない
【実施例１】
【００１３】
図１は、第１の実施の形態であるメモリモジュールＭＥＭ１と情報処理装置から構成されるメモリシステムを示したものである。
【００１４】
メモリモジュールＭＥＭ１は、主に、不揮発性メモリチップＦＬＡＳＨと、ダイナミックランダムアクセスメモリＤＲＡＭと、制御回路ＭＣＴ１とから構成される。不揮発性メモリチップＦＬＡＳＨには、ＲＯＭ（リードオンリーメモリ）、ＥＥＰＲＯＭ（エレクトリカリイレーサブルアンドプログラマブルＲＯＭ）、フラッシュメモリ等を用いることが出来る。本実施例ではフラッシュメモリを例に説明する。ダイナミックランダムアクセスメモリＤＲＡＭは、内部構成やインターフェースの違いからＥＤＯのような非同期型ダイナミックランダムアクセスメモリ、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭのような同期型ダイナミックランダムアクセスメモリ等様々な種類がある。本メモリモジュールにはいずれのダイナミックランダムアクセスメモリＤＲＡＭでも用いることが出来るが、本実施例ではＳＤＲＡＭを例に説明する。また、特に限定しないが制御回路ＭＣＴ１は、マイクロコンピューターやマイクロコントローラであっても良いし、ＡＳＩＣであってもよい。
【００１５】
制御回路ＭＣＴ１は、メモリマネージメント回路ＭＵ、アクセス制御回路ＭＣＮ１、バックグランド動作設定回路ＢＧＰ、リフレッシュ制御回路ＲＦＢ、初期化回路ＩＮＴ、ブートバッファＢｏｏｔＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆ、データバッファＤＢｕｆ、ステータスバッファＳＴＢｕｆ、フラッシュメモリ制御回路ＮＤｃｏｎ、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎ、エラー検出訂正回路ＥＣＣ、アドレス代替処理回路ＲＥＰから構成される。
【００１６】
また、制御回路ＭＣＴ１は、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦとＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦと、ダイナミックランダムアクセスメモリインターフェースＤＲＡＭ ＩＦを装備している。ＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦによって制御回路ＭＣＴ１と不揮発性メモリチップＦＬＡＳＨとの間でデータ転送が行われる。ダイナミックランダムアクセスメモリインターフェースＤＲＡＭ ＩＦによって制御回路ＭＣＴ１とダイナミックランダムアクセスメモリＤＲＡＭとの間でデータ転送が行われる。ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦによってメモリモジュールＭＥＭ１と、メモリモジュールＭＥＭ１の外部との間でデータ転送が行われる。なお、本実施例では、上述の通り、現存するインターフェースを用いているがこれに制限されることはなく、夫々特殊な専用インターフェースを用いても良い。しかしながら、メモリモジュールＭＥＭ１と外部との間をＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦとすることにより、外部のマスタである情報処理装置ＣＰＵに変更を加えることなく使用できる。また、ＮＡＮＤ型フラッシュメモリインターフェース、ダイナミックランダムアクセスインターフェースを用いることにより汎用のＮＡＮＤ型フラッシュメモリ、ダイナミックランダムアクセスメモリを用いることができるため専用の大容量不揮発性メモリやダイナミックランダムアクセスメモリを用いたときと比較してコストを下げることが可能となる。
【００１７】
メモリマネージメント回路ＭＵは、不揮発性メモリチップＦＬＡＳＨ内のどのアドレスのデータがダイナミックランダムアクセスメモリＤＲＡＭへ保持されているのかを管理する。また、不揮発性メモリチップＦＬＡＳＨのメインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａと、バックグランド動作指示領域ＢＧＯＡｒｅａと、初期自動転送領域ＩｎＬｏａｄのアドレスも管理する。さらにブートバッファＢｏｏｔＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆ、ステータスバッファＳＴＢｕｆのアドレスおよびダイナミックランダムアクセスメモリＤＲＡＭのアドレスを管理している。また、メモリマネージメント回路ＭＵは、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦより入力されたアドレスから、ブートバッファＢｏｏｔＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆ、ステータスバッファＳＴＢｕｆおよびダイナミックランダムアクセスメモリＤＲＡＭを選択する。
【００１８】
アクセス制御回路ＭＣＮ１は、主に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのアクセスと、リフレッシュ制御回路ＲＦＢからのリフレッシュアクセスと、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送を調停制御する。
【００１９】
バックグランド動作設定回路ＢＧＰは、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のバックグランドデータ転送の動作手順データが格納され、アクセス制御回路ＭＣＮ１は、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送をする場合に上記動作手順情報に基づいて転送を制御する。本実施例では、動作手順データは、不揮発性メモリチップＦＬＡＳＨの初期プログラム領域ＢｏｏｔＡｒｅａに格納されている。なお、動作手順情報をマスクＲＯＭにてバックグランド動作設定回路ＢＧＰに設けておいても良い。ダイナミックランダムアクセスメモリＤＲＡＭは、定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つ。そこでリフレッシュ制御回路ＲＦＢは、アクセス制御回路ＭＣＮ１へリフレッシュ動作の要求を行う。
【００２０】
ブートバッファＢｏｏｔＢｕｆは、不揮発性メモリチップＦＬＡＳＨの初期プログラム領域Ｂｏｏｔ Ａｒｅａへ格納されているブートプログラム情報を保持する。ブートプログラム情報には、メモリモジュールＭＥＭ１の電源投入直後の初期設定動作プログラム及び、また情報処理装置ＣＰＵのブートプログラムが含まれる。バックグランド動作バッファＢＧＯＢｕｆは、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送を行うためのアドレス情報等を保持する。データバッファＤＢｕｆはＤＲＡＭからの読み出しデータあるいは、不揮発性メモリチップＦＡＬＳＨの読み出しデータを一時的に保持する。ステータスバッファＳＴＢｕｆは、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送が終了したことを示す情報や、エラー情報などを保持する。
【００２１】
フラッシュメモリ制御回路ＮＤｃｏｎは、不揮発性メモリチップＦＬＡＳＨを直接制御する。ダイナミックランダムアクセスメモリ制御回路ＤｃｏｎはダイナミックランダムアクセスメモリＤＲＡＭを直接制御する。
【００２２】
初期化回路ＩＮＴは、制御回路ＭＣＴ１、不揮発性メモリチップＦＬＡＳＨ及びダイナミックランダムアクセスメモリＤＲＡＭへ電源が投入された直後、制御回路ＭＣＴ１内の全回路を初期化するための情報とＤＲＡＭの初期化するための初期化手順データを保持する。初期化手順データは、必要に応じてマスクＲＯＭとして初期化回路ＩＮＴ内にもってもよいし、不揮発性メモリチップへのアクセスに必要な情報以外は、不揮発性メモリチップＦＬＡＳＨ内のブート領域Ｂｏｏｔ Ａｒｅａに格納しても良い。しかしながら、マスクＲＯＭとして初期化回路ＩＮＴ内に保持することにより、不揮発性メモリチップＦＬＡＳＨにアクセスする必要が無くなり、不揮発性メモリチップの初期化と並行してダイナミックランダムアクセスメモリＤＲＡＭの初期化を行うことが可能となり、高速に初期化動作を実現できる。
【００２３】
エラー検出訂正回路ＥＣＣは、不揮発性メモリチップＦＬＡＳＨから読み出したデータにエラーがあるかどうかをチェックし、エラーがあれば訂正を行う。
【００２４】
アドレス代替処理回路ＲＥＰは、不揮発性メモリチップＦＬＡＳＨから読み出したデータが不良となった場合、不良が発生したデータに関して不揮発性メモリチップＦＬＡＳＨ内の代替領域ＦＲＥＰへの置き換えを行う。代替領域の大きさは、フラッシュメモリの保証する信頼性が確保できるように決められる。
【００２５】
クロックＣＬＫは、制御回路ＭＣＴ１から入力され、制御回路ＭＣＴ１内全ての回路へ入力されている（図１では省略）。ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力されたクロックＣＬＫはクロックＤＣＬＫとしてダイナミックランダムアクセスメモリＤＲＡＭへ入力される。
【００２６】
図２は、メモリマネージメント回路ＭＵによるメモリマップの一例である。特に限定しないが、不揮発性メモリチップＦＬＡＳＨの記憶領域が１Ｇバイト、ダイナミックランダムアクセスメモリＤＲＡＭの記憶領域が６４Ｍバイトであり、バッファＢｏｏｔＢｕｆが１６ｋバイト、バッファＢＧＯＢｕｆが４ｋバイト、バッファＳＴＢｕｆが５１２バイトの記憶領域を持つとする。なお、不揮発性メモリチップの記憶容量がダイナミックランダムアクセスメモリの記憶容量より小さいことが特徴であり、上記記憶領域の大きさは、一例であることは言うまでも無い。これにより、ランダムアクセスメモリのコストを下げることが可能となる。また、本実施例では、外部の情報処理装置ＣＰＵは、図２の左側のアドレス空間ＮＯＲ ＩＦ ＡｄｄｒｅｓｓによりメモリモジュールＭＥＭ１にアクセスする。ＮＯＲ ＩＦ Ａｄｄｒｅｓｓのアドレス空間は、不揮発性メモリチップＦＬＡＳＨのアドレス空間より小さい。これは、ダイナミックランダムアクセスメモリＤＲＡＭの容量が不揮発性メモリチップＦＬＡＳＨの容量より小さいためである。なお、外部の情報処理装置ＣＰＵが認識するアドレス空間を不揮発性メモリチップＦＬＡＳＨのアドレス空間にあわせることも可能である。この場合、情報処理装置ＣＰＵは、実際にプログラムが格納されているアドレスに直接アクセスすればよい。
【００２７】
そのためには、ダイナミックランダムアクセスメモリＤＲＡＭへ不揮発性メモリチップＦＬＡＳＨのいずれのアドレスのデータが転送されているかを保持する転送データに関するアドレス対応テーブルが必要となる。一方、本実施例では、情報処理装置ＣＰＵが認識するアドレス空間は、データを読み出す先のダイナミックランダムアクセスメモリＤＲＡＭに対応する。従って、上記の転送データ対応テーブルは不要となり、コストを低減することが可能となる。
【００２８】
図２の例では、不揮発性メモリチップＦＬＡＳＨは、メインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａと、バックグランド動作指示領域ＢＧＯＡｒｅａとに分かれている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、プログラムやデータが格納されている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、電源投入時に、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへ自動転送される初期自動転送領域ＩｎＬｏａｄが含まれている。
【００２９】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ側のアドレス空間は、１６進数で００００＿００００から０４００＿２５ＦＦまであり、ブートバッファＢｏｏｔＢｕｆ（Ｂｏｏｔ Ａｒｅａ）のアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯＡｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ、バッファＢＧＯＢｕｆはアドレス範囲００００＿１４００から００００＿２３ＦＦへ、ステータスバッファＳＴＢｕｆはアドレス範囲００００＿２４００から００００＿２５ＦＦへ、ダイナミックランダムアクセスメモリＤＲＡＭはアドレス範囲００００＿２６００から１０００＿２５ＦＦへ割り当てられている。
【００３０】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１の不揮発性メモリＦＬＡＳＨ側のアドレス空間は、１６進数で００００＿００００から３ＦＦＦ＿ＦＦＦＦまであり、メインデータ領域ＭＡＩＮ Ａｒｅａはアドレス範囲００００＿１４００から３ＦＦＦ＿ＦＦＦＦ へ、初期プログラム領域Ｂｏｏｔ Ａｒｅａはアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯ Ａｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ割り当てられている。メインデータ領域ＭＡＩＮ Ａｒｅａ内の初期自動転送領域ＩｎＬｏａｄはアドレス範囲００００＿１４００から０３ＦＦ＿ＦＦＦＦへ割り当てられている。
【００３１】
次に、メモリモジュールＭＥＭ１の動作を説明する。まず、メモリモジュールＭＥＭ１の電源投入時の動作シーケンスを説明する。図３は、電源投入時に制御回路ＭＣＴ１が行う初期化動作を示している。Ｔ１の期間に電源が投入されると、Ｔ２のリセット期間で制御回路ＭＣＴ１は、初期回路ＩＮＴに保持されている情報に基づいて、制御回路ＭＣＴ１内の全回路が初期化される。メモリマネージメント回路ＭＵのアドレス管理情報はＴ２の期間で初期設定される。
【００３２】
Ｔ３の期間では、制御回路ＭＣＴ１は、初期化回路ＩＮＴの情報に基づいてＤＲＡＭの初期化動作とＦＬＡＳＨの初期化動作を同時に行う。即ち、Ｔ３−１（ＦＬＡＳＨの初期化動作）では、ＦＬＡＳＨの初期化動作後、制御回路ＭＣＴ１は、フラッシュメモリ制御回路ＮＤｃｏｎを用いて、不揮発性メモリチップＦＬＡＳＨの初期プログラム領域Ｂｏｏｔ Ａｒｅａに格納されているブートプログラム、自動転送領域指定データおよびバックグランド動作手順データを、ＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦを通じて、ブートバッファＢｏｏｔＢｕｆへ転送する。具体的には、制御回路ＭＣＴ１が初期化回路ＩＮＴに格納される初期化手順に従って読み出し命令をフラッシュメモリ制御回路ＮＤｃｏｎへ発行し、フラッシュメモリ制御回路ＮＤｃｏｎは、この読み出し命令により不揮発性メモリチップＦＬＡＳＨの初期プログラム領域Ｂｏｏｔ Ａｒｅａ内のデータを読み出し、エラー検出訂正回路ＥＣＣにて、エラーがあるかどうかをチェックする。読み出されたブートプログラムおよび自動転送領域指定データにエラーがなければ、制御回路ＭＣＴ１を通じてブートバッファＢｏｏｔＢｕｆへ転送され、エラーがあれば訂正を行い制御回路ＭＣＴ１を通じてブートバッファＢｏｏｔＢｕｆへ転送される。制御回路ＭＮＴ１は、初期化回路ＩＮＴの初期動作手順に従って、ＦＬＡＳＨの初期化動作と並行して、ＤＲＡＭの初期化動作を行う（Ｔ３−２）。この期間には、リフレッシュ動作が含まれる。アクセス制御回路ＭＣＮ１は、初期化回路ＩＮＴの初期動作手順に含まれるリフレッシュ動作要求を受けて、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎを通じてダイナミックランダムアクセスメモリＤＲＡＭへリフレッシュ動作を行う。
【００３３】
Ｔ４の期間では、不揮発性メモリチップＦＬＡＳＨの初期プログラム領域Ｂｏｏｔ ＡｒｅａからブートバッファＢｏｏｔＢｕｆに転送されたブートプログラムを読み出すことによって情報処理装置ＣＰＵが起動し自らを初期化する。従って、ダイナミックランダムアクセスメモリにはアクセスしないため、Ｔ３−１の期間が終了後実行することが可能となる。Ｔ３−１、Ｔ３−２の処理が終了後、Ｔ４の期間と並行して、制御回路ＭＣＴ１は、ブートバッファＢｏｏｔＢｕｆより読み出した自動転送領域指定データに従い不揮発性メモリチップＦＬＡＳＨのデータをダイナミックランダムアクセスメモリＤＲＡＭへ転送する（Ｔ５の期間）。具体的には、制御回路ＭＣＴ１は、バックグランド動作手順データをバッファＢｏｏｔＢｕｆより読み出し、バックグランド動作設定回路ＢＧＰへ転送し、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送手順を設定する。次に、制御回路ＭＣＴ１は、バックグランド動作設定回路ＢＧＰへ転送されたデータ転送手順に従って、自動転送領域指定データをブートバッファＢｏｏｔＢｕｆより読み出し、フラッシュメモリ制御回路ＮＤｃｏｎを介して、このデータに示されている範囲の不揮発性メモリチップＦＬＡＳＨのデータを順に読み出し、データバッファＤＢｕｆへ転送する。データバッファＤＢｕｆへ転送されたデータは、制御回路ＭＣＴ１から読み出され、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎを通じてダイナミックランダムアクセスメモリＤＲＡＭへ転送される。ダイナミックランダムアクセスメモリへのデータ転送が終了後、制御回路ＭＣＴ１は、ステータスバッファＳＴＢｕｆへデータ転送の完了を示す転送完了フラグが書き込まれ、初期化動作が終了する。よって、Ｔ６の期間ではメモリモジュールＭＥＭ１はアイドル状態となる。
【００３４】
なお、情報処理装置ＣＰＵはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じてステータスバッファＳＴＢｕｆへアクセスを行い、転送完了フラグを読み出すことによって、電源投入直後のデータ転送が完了したことを知ることができる。なお、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦでなく、特殊なインターフェースを用いる場合は専用線等で通知することも可能である。このように、情報処理装置ＣＰＵが立ち上げを行っている間に、不揮発性メモリチップＦＬＡＳＨのデータをダイナミックランダムアクセスメモリＤＲＡＭへ自動転送することにより、情報処理装置ＣＰＵが立ちあがった時点で、すぐにメモリモジュールＭＥＭ１へアクセスすることができるため高性能化が図れる。なお、本実施例では、並列に処理できる部分を並列処理するように記載したが、これに限られることはない。例えば、すべての処理をシーケンシャルに行ってもよいし、一部のみを並行に行ってもよい。但し、並列に処理できる部分を並列に処理する方が高速にアイドル状態にすることが可能となる。その反面、制御が複雑になる可能性がある。
【００３５】
次に、図１及び図２を利用し電源投入時の動作シーケンスが終了した後の不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送の一例について説明する。
【００３６】
メモリマネージメント回路ＭＵによって、不揮発性メモリチップＦＬＡＳＨに割り当てられているアドレス空間の一部にバックグランド動作指示領域ＢＧＯＡｒｅａが設けられている。マスタである情報処理装置ＣＰＵ等から、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、このバックグランド動作指示領域ＢＧＯＡｒｅａへの読み出し命令およびバックグランド動作指示領域ＢＧＯＡｒｅａを示すアドレスがアクセス制御回路ＭＣｏｎ１へ入力される。このバックグランド動作指示領域ＢＧＯＡｒｅａへのアクセスが不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送のトリガとなる。アクセス制御回路ＭＣＮ１は、バックグランド動作指示領域ＢＧＯＡｒｅａへの読出し要求が来たことを検出し場合、バックグランド動作設定回路ＢＧＰに格納されるバックグランド動作設定データに従って、フラッシュメモリ制御回路ＮＤｃｏｎを通じて、不揮発性メモリチップＦＬＡＳＨのバックグランド動作指示領域ＢＧＯＡｒｅａ内のデータを読み出す。このデータには、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を行うためのデータ転送開始アドレスやデータ転送サイズなどが含まれる。この読み出されたデータはエラー検出訂正回路ＥＣＣにてエラー検出とエラー訂正が行われ、フラッシュメモリ制御回路ＮＤｃｏｎとアクセス制御回路ＭＣｏｎ１を通じて、バックグランド動作バッファＢＧＯＢｕｆへ書き込まれ、保持される。次にアクセス制御回路ＭＣＮ１は、バックグランド動作バッファＢＧＯＢｕｆ内のデータ転送開始アドレス情報およびデータ転送サイズ情報を読み出し、これらの情報に従って、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を行う。不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送が完了した後、データ転送完了情報がステータスバッファＳＴＢｕｆへ書き込まれる。
【００３７】
以上説明したように、電源投入時の動作シーケンスが終了した後の通常アクセスは、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送は、情報処理装置ＣＰＵがＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて不揮発性メモリチップＦＬＡＳＨ内のバックグランド動作指示領域ＢＧＯＡｒｅａへ読出し要求を行うことで行われる。よって、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦから書き込み動作を行わず、読み出し動作のみで不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できる。
【００３８】
次に、図４のフローチャートを用いて、読出し動作及びデータ転送動作について説明する。情報処理装置ＣＰＵから、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、読み出し命令およびアドレスがアクセス制御回路ＭＣＮ１へ入力される（図４ Ｓｔｅｐ１）。次に、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスかチェックする（図４ Ｓｔｅｐ２）。
【００３９】
この入力アドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスであれば、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａからバックグランド動作指示領域ＢＧＯＡｒｅａへのアクセス受付完了データを出力する（図４ Ｓｔｅｐ３）。これによって、情報処理装置ＣＰＵは、バックグランド動作指示領域ＢＧＯＡｒｅａへの読み出し命令が受け付けられたことを知ることができる。なお、情報処理装置ＣＰＵへアクセス受付完了データの出力が不要である場合は、特定のデータを出力する必要はない。しかしながら、なんらかのデータを出力しない場合、情報処理装置ＣＰＵのリードアクセスが終了しないため情報処理装置ＣＰＵ内で特殊な動作が必要となる場合がある。従って、アクセス受付完了データのような特別なデータでないとしても、何らかのダミーデータを出力する方が望ましい。また、入力アドレス値がバックグランド動作指示領域内である場合、メモリモジュールＭＥＭ１は、不揮発性メモリＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送（以下、「バックグランド転送」と呼ぶ。）をするための処理に移るため、バックグランド動作設定回路ＢＧＰに格納されたバックグランド転送手順データを読み出す。
【００４０】
以下、アクセス制御回路ＭＣＮ１は、バックグランド転送手順データに従って、バックグランド転送を制御する。アクセス制御回路ＭＣＮ１は、フラッシュメモリ制御回路ＮＤｃｏｎを通じて、不揮発性メモリチップＦＬＡＳＨのバックグランド動作指示領域ＢＧＯＡｒｅａ内のデータを読み出す（図４ Ｓｔｅｐ４）。特に限定しないが、このデータには、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を行うための転送元のデータ転送開始アドレス、転送先のデータ転送開始アドレスおよびデータ転送サイズなどが含まれる。この読み出されたデータはエラー検出訂正回路ＥＣＣにてエラー検出とエラー訂正（図４ Ｓｔｅｐ５）が行われ、フラッシュメモリ制御回路ＮＤｃｏｎとアクセス制御回路ＭＣＮ１を通じて、バックグランド動作バッファＢＧＯＢｕｆへ書き込まれ、保持される（図４ Ｓｔｅｐ６）。
【００４１】
次にアクセス制御回路ＭＣＮ１は、バックグランド動作バッファＢＧＯＢｕｆ内のデータを読み出し、転送元のデータ転送開始アドレス、転送先のデータ転送開始アドレスおよびデータ転送サイズ情報を解読し（図４ Ｓｔｅｐ６）、その結果に従って、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を行う。また、不揮発性メモリチップＦＬＡＳＨからデータを読み出す時は、前述のようにエラー検出訂正回路ＥＣＣにてエラー検出及び訂正がなされる。（図４ Ｓｔｅｐ７）
このデータ転送が終了した時点で、メモリマネージメント回路ＭＵは、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへ転送されたデータのアドレスに対応したアドレス管理情報を更新する。また、ステータスバッファＳＴＢｕｆへデータ転送の完了を示す転送完了フラグが書き込まれる（図４ Ｓｔｅｐ８）。
【００４２】
したがって、情報処理装置ＣＰＵはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦでステータスバッファＳＴＢｕｆへアクセスを行い、転送完了フラグを読み出すことによっても、電源投入直後のデータ転送が完了したことを知ることができる。
【００４３】
このように、本実施例では、予め不揮発性メモリＦＬＡＳＨの一部のバックグランド動作指示領域ＢＧＯＡｒｅａに不揮発性メモリＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送の情報を格納しておき、その領域へのリードアクセスを検出することにより、バックグランド転送を行う。従って、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦから書き込み動作を行わず、読み出し動作のみで不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できるため高いセキュリティを保てる。
【００４４】
次に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのダイナミックランダムアクセスメモリＤＲＡＭへの読み出し動作について説明する。
【００４５】
情報処理装置ＣＰＵから、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、読み出し命令およびアドレスがアクセス制御回路ＭＣＮ１へ入力される（図４ Ｓｔｅｐ１）。
【００４６】
次に、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスであるかをチェックする（図４ Ｓｔｅｐ２）。
【００４７】
この入力アドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスではない場合、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がダイナミックランダムアクセスメモリＤＲＡＭへ割り当てられたアドレス範囲内であるかをチェックする（図４ Ｓｔｅｐ９）。この入力されたアドレス値がダイナミックランダムアクセスメモリＤＲＡＭへ割り当てられたアドレス範囲内である場合は、所望のデータはダイナミックランダムアクセスメモリＤＲＡＭから読み出され、制御回路ＭＣＴ１を通じてデータバッファＤＢｕｆへ転送される（図４ Ｓｔｅｐ１０）。次に、データバッファＤＢｕｆのデータはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて情報処理装置ＣＰＵへ出力される（図４ Ｓｔｅｐ１１）。
【００４８】
次に、図２および図４を利用し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのステータスバッファＳＴＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆおよびブートバッファＢｏｏｔＢｕｆへの読み出し動作について説明する。なお、バックグランド動作バッファＢＧＯＢｕｆは、バックグランド動作指定領域ＢＧＯＡｒｅａとは異なるアドレスに割り当てられる。これにより、バックグランド動作バッファＢＧＯＢｕｆ内のデータを読み出すことが可能となる。
【００４９】
情報処理装置ＣＰＵから、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、読み出し命令およびアドレスがアクセス制御回路ＭＣＮ１へ入力される（図４ Ｓｔｅｐ１）。
【００５０】
次に、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスであるかをチェックする（図４ Ｓｔｅｐ２）。
【００５１】
この入力アドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスではない場合、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がダイナミックランダムアクセスメモリＤＲＡＭへ割り当てられたアドレス範囲内であるかをチェックする（図４ Ｓｔｅｐ９）。この入力されたアドレス値がダイナミックランダムアクセスメモリＤＲＡＭへ割り当てられたアドレス範囲内には無い場合は、この入力されたアドレス値がステータスバッファＳＴＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆおよびブートバッファＢｏｏｔＢｕｆのいずれかへ割り当てられたアドレス範囲内であるかをチェックする（図４ Ｓｔｅｐ１２）。
【００５２】
この入力されたアドレス値がステータスバッファＳＴＢｕｆへ割り当てられたアドレス範囲内であれば所望のデータはステータスバッファＳＴＢｕｆから読み出され、バックグランド動作バッファＢＧＯＢｕｆへ割り当てられたアドレス範囲内であれば所望のデータはバックグランド動作バッファＢＧＯＢｕｆから読み出され、ブートバッファＢｏｏｔＢｕｆへ割り当てられたアドレス範囲内であれば所望のデータはブートバッファＢＢｏｏｔＢｕｆから読み出され制御回路ＭＣＴ１を通じてデータバッファＤＢｕｆへ転送される（図４ Ｓｔｅｐ１３）。次に、データバッファＤＢｕｆのデータはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて情報処理装置ＣＰＵへ出力される（図４ Ｓｔｅｐ１４）。
【００５３】
また、この入力されたアドレス値がステータスバッファＳＴＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆおよびブートバッファＢｏｏｔＢｕｆのいずれかへ割り当てられたアドレス範囲内に存在しない場合はエラー情報がＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて情報処理装置ＣＰＵへ出力される（図４ Ｓｔｅｐ１５）。
【００５４】
以上のように、メモリモジュールＭＥＭ１は、情報処理装置ＣＰＵからの読出し命令及びアドレスに従って、バックグランド転送、ダイナミックランダムアクセスメモリＤＲＡＭからのデータ出力、又は、各種バッファからのデータ読み出しを実現する。従って、情報処理装置ＣＰＵからの書込み動作は不要となり、高いセキュリティを実現できる。
【００５５】
なお、図４では、入力アドレス値がどの領域へのアクセスかを判断するのに、Ｓｔｅｐ２，９，１２の３つのステップを行っている。しかしながら、実際の処理では、Ｓｔｅｐ２，９，１２を同時に行う。
【００５６】
次に、ダイナミックランダムアクセスメモリＤＲＡＭからのデータの読み出し方法について図５〜図８を用いて詳細に説明する。ダイナミックランダムアクセスメモリＤＲＡＭは、定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つが、本実施例では、メモリモジュールＭＥＭ１の内部に設けたリフレッシュ制御回路ＲＦＢがリフレッシュ要求を行うことにより、メモリモジュールＭＥＭ１外部からのリフレッシュ要求動作が不要となり、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換で動作可能としている。つまり、ダイナミックランダムアクセスメモリＤＲＡＭのリフレッシュ動作を隠蔽することにより、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コストかつ大容量ランダムアクセスメモリを実現する。
【００５７】
図５は、ダイナミックランダムアクセスメモリＤＲＡＭがリフレッシュ動作を行っている間（リフレッシュ期間中)に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからサイクル時間１６０ｎｓでランダムランダム読み出しアクセス（Ｒｅａｄ０およびＲｅａｄ１）が連続して生じた際の動作を示す図である。なお、ここでは、リフレッシュ動作を行う場合と、行わない場合を示す。
【００５８】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出しアクセス（ＲＥＡＤ０）では、アドレス信号線Ａｄｄからアクセス制御回路ＭＣＮ１へ入力されたアドレスは、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎにおいてロウアドレスとカラムアドレスとに分離される。さらに、アクセス制御回路ＭＣＮ１は、本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する。即ち、ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスと判定する。
【００５９】
ランダム読み出しアクセスの場合、リフレッシュ制御回路ＲＦＢからアクセス制御回路ＭＣＮ1へリフレッシュ要求（ＲFrq）が行われると、アクセス制御回路ＭＣＮ１から最初の８０ｎｓの期間でリフレッシュ要求（Ｒｅｆ）と、次の８０ｎｓの期間で読み出し要求（Ｒｅａｄ０）がダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力される。
リフレッシュ制御回路ＲＦＢからのリフレッシュ要求が、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのランダム読み出しアクセスが開始される以前に生じた場合は、リフレッシュ動作を先に行い、
リフレッシュ制御回路ＲＦＢからのリフレッシュ要求が、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのランダム読み出しアクセスが開始と同時あるいはそれ以降に生じた場合は読出し動作を先に行い、その後リフレッシュ動作を行う。
【００６０】
ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、先ず、ダイナミックランダムアクセスメモリＤＲＡＭのへリフレッシュ命令（Ｒｅｆ）を発行し、次に、アクティブ命令（Ｂａ）、読み出し命令（Ｒｄ）、プリチャージ命令（Ｐｒｅ）を発行する。
【００６１】
リフレッシュ命令（Ｒｅｆ）によって、ダイナミックランダムアクセスメモリＤＲＡＭはリフレッシュ動作を行う。リフレッシュ動作後の、アクティブ命令（Ｂａ）、読み出し命令（Ｒｄ）、プリチャージ命令（Ｐｒｅ）によってランダム読み出しアクセスによる読み出し動作（ＲＥＡＤ０）を実行する。
【００６２】
ダイナミックランダムアクセスメモリＤＲＡＭから読み出されたデータＤ０は、データバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより出力される。
【００６３】
読出しアクセス（Ｒｅａｄ１）では、リフレッシュ制御回路ＲＦＢからのリフレッシュ要求が生じていないためリフレッシュ動作は行わず、通常の読み出し動作が行われる。
【００６４】
以上説明したようにランダムアクセスの読み出しサイクル時間が１６０ｎｓの中には、読み出しサイクル時間８０ｎｓが含まれており、残りの８０ｎｓの読出しサイクル期間でリフレッシュ動作をメモリモジュールＭＥＭ１内部でおこなうことができる。すなわち、ダイナミックランダムアクセスメモリＤＲＡＭのリフレッシュ動作を隠蔽し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出し動作を実現できる。なお、リフレッシュ動作の隠蔽を行うことで、情報処理装置ＣＰＵは、現存のＮＯＲ型フラッシュメモリインターフェースによりメモリモジュールＭＥＭ１にアクセス可能になる。リフレッシュ隠蔽動作は、特に限定されないが、本実施例のように読出しサイクル時間内で行うことで、アクセスの遅延等の不都合が生じなくなる。また、メモリモジュールＭＥＭ１の外部インターフェースを特別なインターフェース又はダイナミックランダムアクセスインターフェースとする場合は、必ずしもリフレッシュ動作を隠蔽する必要はない。
【００６５】
図６は、バックグランドデータ転送中に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからサイクル時間１６０ｎｓで、ランダムランダム読み出しアクセス（Ｒｅａｄ２およびＲｅａｄ３）が連続して生じた際の動作を示す図である。なお、本実施例では、読出しアクセス（Ｒｅａｄ２）において、バックグランドデータ転送の最後のデータがダイナミックランダムアクセスメモリに書込まれたことを示している。 ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出しアクセス（ＲＥＡＤ０）では、アドレス信号線Ａｄｄからアクセス制御回路ＭＣＮ１へ入力され、ロウアドレスとカラムアドレスとに分離される。
【００６６】
アクセス制御回路ＭＣＮ１から最初の８０ｎｓの期間でバックグランドデータ転送（ＢＧＯ０）と、次の８０ｎｓの期間で読み出し要求（Ｒｅａｄ２）がダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力される。
ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、先ず、ダイナミックランダムアクセスメモリＤＲＡＭのへアクティブ命令（Ｂａ０）、書き込み命令（Ｗｔ０）、プリチャージ命令（Ｐｒｅ０）を発行し、次に、アクティブ命令（Ｂａ２）、読み出し命令（Ｒｄ２）、プリチャージ命令（Ｐｒｅ２）を発行する。書き込み命令（Ｗｔ０）によって、不揮発性メモリチップＦＬＡＳＨから読み出されバッファＤＢｕｆへ格納されたデータＢＤ０はダイナミックランダムアクセスメモリＤＲＡＭへ書き込まれる。
【００６７】
書き込み動作後の、アクティブ命令（Ｂａ２）、読み出し命令（Ｒｄ２）、プリチャージ命令（Ｐｒｅ２）によってランダム読み出しアクセスによる読み出し動作（ＲＥＡＤ２）を実行する。
【００６８】
ダイナミックランダムアクセスメモリＤＲＡＭから読み出されたデータＤ２はバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより出力される。
【００６９】
以上説明したようにランダムアクセスの読み出しサイクル時間が１６０ｎｓの中には、読み出しサイクル時間８０ｎｓが含まれており、残りの８０ｎｓの期間で書き込み動作をメモリモジュールＭＥＭ１内部でおこなうことができる。すなわち、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのバックグランドデータ転送動作を隠蔽し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出し動作を実現できる。
【００７０】
図７は、リフレッシュ期間中に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦから２８０ｎｓの期間でページ読み出しアクセス（Ｒｅａｄ４、Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）が生じた際の動作を示す図である。
【００７１】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出しアクセス（Ｒｅａｄ０）では、アドレス信号線Ａｄｄからアクセス制御回路ＭＣＮ１へ入力されたアドレスは、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎにおいてロウアドレスとカラムアドレスとに分離される。さらに、アクセス制御回路ＭＣＮ１は、本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する。ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスと判定する。
【００７２】
読み出しアクセス（Ｒｅａｄ４）がランダム読み出しアクセスの時、リフレッシュ制御回路ＲＦＢからアクセス制御回路ＭＣＮ1へリフレッシュ要求（ＲFrq）が行われると、アクセス制御回路ＭＣＮ１によって、アクセス調停回路ＭＣＮ１から最初の８０ｎｓの期間でリフレッシュ要求（Ｒｅｆ）と、次の８０ｎｓの期間で読み出し要求（Ｒｅａｄ４）がダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力される。
【００７３】
ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、先ず、ダイナミックランダムアクセスメモリＤＲＡＭのへリフレッシュ命令（Ｒｅｆ）を発行し、次に、アクティブ命令（Ｂａ４）、読み出し命令（Ｒｄ４）を発行する。
【００７４】
リフレッシュ命令（Ｒｅｆ）によって、ダイナミックランダムアクセスメモリＤＲＡＭはリフレッシュ動作を行う。リフレッシュ動作後の、アクティブ命令（Ｂａ４）、読み出し命令（Ｒｄ４）によってランダム読み出しアクセスによる読み出し動作を実行する。
【００７５】
読み出し命令（Ｒｄ４）によってダイナミックランダムアクセスメモリＤＲＡＭから読み出されたデータＤ４は、データバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより出力される。
【００７６】
次の読み出しアクセス（Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）は、ページ読み出しアクセスである。これらのページアクセスでは必要とするデータはすでにダイナミックランダムアクセスメモリＤＲＡＭのセンスアンプに保持されており、直接センスアンプから読み出すことができる。そのため、ページ読み出しの期間（Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）は４０ｎｓと短期間でデータを読み出すことができる。この間はリフレッシュ動作を行わない。ページ読み出し動作ではダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、ダイナミックランダムアクセスメモリＤＲＡＭへ読み出し命令（Ｒｄ５，ＲＤ６，Ｒｄ７）を順に発行する。
【００７７】
読み出し命令（Ｒｄ５，ＲＤ６，Ｒｄ７）によって読みだされたデータ（Ｄ５，Ｄ６，Ｄ７）は、データバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより順に、高速に出力される。
【００７８】
以上説明したように２８０ｎｓ期間のページ読み出しアクセスにおいても、読み出し時間２００ｎｓが含まれており、残りの８０ｎｓの期間でリフレッシュ動作をメモリモジュールＭＥＭ１内部でおこなうことができる。すなわち、ダイナミックランダムアクセスメモリＤＲＡＭへのリフレッシュ転送動作を完全に隠蔽し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出し動作を実現できる。
【００７９】
図８は、バックグランド転送中に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦから２８０ｎｓの期間でページ読み出しアクセス（Ｒｅａｄ４、Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）が生じた際の動作を示す図である。
【００８０】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出しアクセス（Ｒｅａｄ０）では、アドレス信号線ＡＤからアクセス制御回路ＭＣＮ１へ入力されたアドレスはロウアドレスとカラムアドレスとに分離さる。さらに、アクセス制御回路ＭＣＮ１は本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する。ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスとなる。
【００８１】
読み出しアクセス（Ｒｅａｄ４）がランダム読み出しアクセスの時、アクセス調停回路ＭＣＮ１から最初８０ｎｓの期間でバックグランドデータ転送（ＢＧＯ０）と、次の８０ｎｓの期間で読み出し要求（Ｒｅａｄ４）がダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力される。
【００８２】
ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、先ず、ダイナミックランダムアクセスメモリＤＲＡＭのへアクティブ命令（Ｂａ８）、書き込み命令（Ｗｔ８）、プリチャージ命令（Ｐｒｅ８）を発行し、次に、アクティブ命令（Ｂａ４）、読み出し命令（Ｒｄ４）を発行する。書き込み命令（Ｗｔ８）によって、不揮発性メモリチップＦＬＡＳＨから読み出されバッファＤＢｕｆへ格納されたデータＢＤ８はダイナミックランダムアクセスメモリＤＲＡＭへ書き込まれる。
【００８３】
書き込み動作後の、アクティブ命令（Ｂａ４）、読み出し命令（Ｒｄ４）によってランダム読み出しアクセスによる読み出し動作を実行する。
【００８４】
読み出し命令（Ｒｄ４）によってダイナミックランダムアクセスメモリＤＲＡＭから読み出されたデータＤ４はバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより出力される。
【００８５】
次の読み出しアクセス（Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）は、ページ読み出しアクセスである。これらのページアクセスでは必要とするデータはすでにダイナミックランダムアクセスメモリＤＲＡＭのセンスアンプに保持されており、直接センスアンプから読み出すことができる。そのため、ページ読み出しの期間（Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）は４０ｎｓと短期間でデータを読み出すことができる。この期間は、バックグランド転送を行わない。ページ読み出し動作ではダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、ダイナミックランダムアクセスメモリＤＲＡＭへ読み出し命令（Ｒｄ５，ＲＤ６，Ｒｄ７）を順に発行する。
【００８６】
読み出し命令（Ｒｄ５，ＲＤ６，Ｒｄ７）によって読みだされたデータ（Ｄ５，Ｄ６，Ｄ７）はバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより順に、高速に出力される。
【００８７】
このように２８０ｎｓ期間のページ読み出しアクセスにおいても、読み出し時間２００ｎｓが含まれており、残りの８０ｎｓの期間で書き込み動作をメモリモジュールＭＥＭ１内部でおこなうことができる。すなわち、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのバックグランドデータ転送動作を完全に隠蔽し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出し動作を実現できる。
【００８８】
以上説明したように、不揮発性メモリチップＦＬＡＳＨへバックグランド動作指示領域ＢＧＯＡｒｅａを設け、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦからは書き込み動作を一切行わず、バックグランド動作指示領域ＢＧＯＡｒｅａへの読み出し動作のみで、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できるため高いセキュリティを保てる。また、予め、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を転送し、ダイナミックランダムアクセスメモリＤＲＡＭからデータを読み出す際は、メモリモジュールＭＥＭ１がダイナミックランダムアクセスメモリＤＲＡＭへのリフレッシュ動作を完全隠蔽することにより、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コスト、大容量かつ高速なランダムアクセスメモリを実現する。
【００８９】
また、本実施例ではＳＤＲＡＭの同期型ダイナミックランダムアクセスメモリを利用した場合について説明したが、ＥＤＯのような非同期型ダイナミックランダムアクセスメモリを利用した場合についても、同様の動作を行い、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コスト、大容量かつ高速なランダムアクセスメモリを実現できることは言うまでも無い。
【００９０】
非同期型ダイナミックランダムアクセスメモリを利用した場合では、ダイナミックランダムアクセスメモリへのクロック信号が必要ないため、同期型ダイナミックランダムアクセスメモリを利用した場合と比較し、クロックの動作時電力を削減できる。
【実施例２】
【００９１】
図９は、メモリマネージメント回路ＭＵによるメモリマップの別の一例である。
特に限定しないが、不揮発性メモリチップＦＬＡＳＨの記憶領域が１Ｇバイト、ダイナミックランダムアクセスメモリＤＲＡＭの記憶領域が６４Ｍバイトであり、バッファＢｏｏｔＢｕｆが１６ｋバイト、バッファＢＧＯＢｕｆが４ｋバイト、バッファＳＴＢｕｆが５１２バイトの記憶領域を持つとする。本実施例も実施例１と同様に、不揮発性メモリチップの記憶容量がダイナミックランダムアクセスメモリの記憶容量を小さい。これにより、ランダムアクセスメモリのコストを下げることが可能となる。
【００９２】
実施例１と異なる点は、不揮発性メモリチップＦＬＡＳＨに設けられていたバックグランド動作指定領域ＢＧＯＡｒｅａを不揮発性メモリチップＦＬＡＳＨには設けず、メインデータ領域ＭＡＩＮＡｒｅａに割り当てられている点である。
【００９３】
図９の例では、不揮発性メモリチップＦＬＡＳＨは、メインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａとに分かれている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、プログラムやデータが格納されている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、電源投入時に、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへ自動転送される初期自動転送領域ＩｎＬｏａｄが含まれている。
【００９４】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ側のアドレス空間は、１６進数で００００＿００００から０４００＿２５ＦＦまであり、バッファＢｏｏｔＢｕｆ（Ｂｏｏｔ Ａｒｅａ）のアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯ Ａｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ、バッファＢＧＯＢｕｆはアドレス範囲００００＿１４００から００００＿２３ＦＦへ、バッファＳＴＢｕｆはアドレス範囲００００＿２４００から００００＿２５ＦＦへ、ダイナミックランダムアクセスメモリＤＲＡＭはアドレス範囲００００＿２６００から０４００＿２５ＦＦへ、割り当てられている。
【００９５】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１の不揮発性メモリＦＬＡＳＨ側のアドレス空間は、１６進数で００００＿００００から３ＦＦＦ＿ＦＦＦＦまであり、メインデータ領域ＭＡＩＮ Ａｒｅａはアドレス範囲００００＿０４００から３ＦＦＦ＿ＦＦＦＦ へ、初期プログラム領域Ｂｏｏｔ Ａｒｅａはアドレス範囲００００＿００００から００００＿０３ＦＦへ割り当てられている。
メインデータ領域ＭＡＩＮ Ａｒｅａ内の初期自動転送領域ＩｎＬｏａｄはアドレス範囲００００＿０４００から０３ＦＦ＿ＦＦＦＦへ割り当てられている。
【００９６】
図１０は、図９に示すメモリマップに関するメモリモジュールＭＥＭ１の読み出し動作の別の一例を示すフローチャートである。
【００９７】
図９および図１０を利用しメモリモジュールＭＥＭ１の動作を説明する。メモリモジュールＭＥＭ１の電源投入時の動作シーケンスは、実施例１と同様の動作となる。次に電源投入時の動作シーケンスが終了した後の不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送の一例について説明する。
【００９８】
電源投入時の動作シーケンスが終了した後の不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送は、情報処理装置ＣＰＵがＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて不揮発性メモリチップＦＬＡＳＨ内のバックグランド動作指示領域ＢＧＯＡｒｅａへ読み出し動作を行うことで行われる。
【００９９】
情報処理装置ＣＰＵから、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、特に限定しないが、読み出しアドレスが１６進数でそれぞれ００００＿０４００、０４００＿００００、００００＿２６００、０００Ｆ＿ＦＦＦＦ、であるランダムな読み出し命令が順にアクセス制御回路ＭＣＮ１へ入力される（図１０ Ｓｔｅｐ１）。
【０１００】
次に、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、最初に入力されたアドレス値００００＿０４００がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスであるかをチェックする（図１０ Ｓｔｅｐ２）。
【０１０１】
最初の入力アドレス値はバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレス値であるため不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送動作を行う命令、つまりバックグランド動作命令を意味する。
【０１０２】
２番目の読み出しアドレス０４００＿００００は、データ転送元である不揮発性メモリチップＦＬＡＳＨのデータ転送開始アドレスを示す。３番目の読み出しアドレス００００＿２６００の中は、データ転送先であるダイナミックランダムアクセスメモリＤＲＡＭのデータ転送先開始アドレスを示す。４番目の読み出しアドレス０００Ｆ＿ＦＦＦＦの中は、１Ｍバイトのデータ転送サイズを示す。これら２番目から４番目のアドレスは、読み出し命令と共に入力されるためダイナミックランダムアクセスメモリＤＲＡＭへのリードアクセスと同じ入力値になる可能性がある。しかしながら、最初に入力されたアドレス００００＿０４００にて、アクセス制御回路ＭＣＮ１は既にバックグランド動作に移行しているため、２番目から４番目のアドレスをバックグランド動作命令の一部であると認識することが可能である。これらの読みだしアドレス値は、順にバックグランド動作バッファＢＧＯＢｕｆへ格納され（図１０ Ｓｔｅｐ３）、これらのアドレス値のバックグランド動作バッファＢＧＯＢｕｆへの格納が終了するとＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａからバックグランド動作受付完了データを出力する（図１０ Ｓｔｅｐ４）。これによって、情報処理装置ＣＰＵバックグランド動作命令が受け付けられたことを知ることができる。なお、実施例１と同様にバックグランド動作受付完了データを出力する代わりにダミーデータを出力しても良い。また、本実施例では、１回のバックグランド動作命令を入力するために複数のアドレス入力が必要である。この場合、情報処理装置ＣＰＵからの読出し命令及びアドレスの入力毎にダミーデータを出力するとよい。
【０１０３】
次にアクセス制御回路ＭＣＮ１は、バックグランド動作バッファＢＧＯＢｕｆ内のデータを読み出し（図１０ Ｓｔｅｐ５）、転送元のデータ転送開始アドレス、転送先のデータ転送開始アドレスおよびデータ転送サイズ情報を解読し（図１０ Ｓｔｅｐ６）、その結果に従って、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を行う。また、不揮発性メモリチップＦＬＡＳＨからデータを読み出す時は、前述のようにエラー検出訂正回路ＥＣＣにてエラー検出及び訂正がなされる。（図１０ Ｓｔｅｐ７）
このデータ転送が終了した時点で、メモリマネージメント回路ＭＵは不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへ転送されたデータのアドレスに対応したアドレス管理情報を更新する。また、ステータスバッファＳＴＢｕｆへデータ転送の完了を示す転送完了フラグが書き込まれる（図１０ Ｓｔｅｐ８）。
【０１０４】
したがって、情報処理装置ＣＰＵはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦでステータスバッファＳＴＢｕｆへアクセスを行い、転送完了フラグを読み出すことによっても、電源投入直後のデータ転送が完了したことを知ることができる。
【０１０５】
このように、本実施例では、不揮発性メモリＦＬＡＳＨの外にバックグランド動作指示領域ＢＧＯＡｒｅａを設け、その領域へのリードアクセスを検出することにより、バックグランド転送を行う。また、その際の転送元アドレスや転送先アドレスも上記バックグランド動作指示領域ＢＧＯＡｒｅａへのリードアクセスに続いて読出しアドレスとして入力される。従って、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦから書き込み動作を行わず、読み出し動作のみで不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できるため高いセキュリティを保てる。
【０１０６】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのダイナミックランダムアクセスメモリＤＲＡＭへの読み出し動作およびステータスバッファＳＴＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆ、ブートバッファＢｏｏｔＢｕｆへの読み出し動作は図４で説明した読み出し動作と同様に行われる。
【０１０７】
以上で説明したように、書き込み動作を一切行わず、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦから不揮発性メモリチップＦＬＡＳＨが対応しているアドレス範囲外に、読み出し動作のみを行うことで、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できるので、不揮発性メモリチップＦＬＡＳＨにはＢＧＯＡｒｅａを設ける必要が無いため、高いセキュリティを保った上で不揮発性メモリチップＦＬＡＳＨのＭａｉｎＡｒｅａの領域を増やすことができる。
【０１０８】
また、予め、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を転送し、ダイナミックランダムアクセスメモリＤＲＡＭからデータを読み出す際は、実施例１と同様にメモリモジュールＭＥＭ１がダイナミックランダムアクセスメモリＤＲＡＭへのリフレッシュ動作を完全隠蔽することにより、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コスト、大容量かつ高速なランダムアクセスメモリを実現することができる。
【実施例３】
【０１０９】
図１１は本発明のメモリモジュールおよびメモリシステムにおける別の実施例を示す。
【０１１０】
メモリモジュールのＭＥＭ２は不揮発性メモリチップＦＬＡＳＨと、制御回路ＭＣＴ２とから構成される。制御回路ＭＣＴ２は、ダイナミックランダムアクセスメモリＤＲＡＭ２を内蔵している。ダイナミックランダムアクセスメモリＤＲＡＭ２は、ランダムアクセスおよびページアクセスが可能なダイナミックランダムアクセスメモリである。
【０１１１】
制御回路ＭＣＴ２内のメモリマネージメント回路ＭＵ、アクセス制御回路ＭＣＮ１、バックグランド動作設定回路ＢＧＰ、リフレッシュ制御回路ＲＦＢ、初期化回路ＩＮＴ、バッファＢｏｏｔＢｕｆ、バッファＢＯＧＢｕｆ、バッファＤＢｕｆ、バッファＳＴＢｕｆ、フラッシュメモリ制御回路ＮＤｃｏｎ、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎ、エラー検出訂正回路ＥＣＣ、アドレス代替処理回路ＲＥＰは、実施例１で説明した動作と同様の動作を行う。
【０１１２】
また、制御回路ＭＣＴ２はＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦとＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦを装備している。
【０１１３】
制御回路ＭＣＴ２は、ＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦを通じてと不揮発性メモリチップＦＬＡＳＨからデータを読み出し、内蔵しているダイナミックランダムアクセスメモリＤＲＡＭ２へ転送する。ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦによってメモリモジュールＭＥＭ１と、メモリモジュールＭＥＭ２の外部との間でデータ転送が行われる。メモリモジュールＭＥＭ２においても、実施例１、２で説明した動作を実現できるのは言うまでもない。さらに、制御回路ＭＣＴ２へダイナミックランダムアクセスメモリＤＲＡＭ２を内蔵されているためダイナミックランダムアクセスメモリ制御回路ＤｃｏｎとダイナミックランダムアクセスメモリＤＲＡＭ２間の配線容量を小さくすることができるため、メモリモジュールＭＥＭ２は低電力動作が可能となる。
【０１１４】
したがって、メモリモジュールＭＥＭ２は制御回路ＭＣＴ２へダイナミックランダムアクセスメモリＤＲＡＭ２を内蔵されているため、高セキュリティを保ったまま低電力で動作可能となる。
【実施例４】
【０１１５】
図１２は本発明のメモリモジュールおよびメモリシステムにおける別の実施例を示す。メモリモジュールのＭＥＭ３は不揮発性メモリチップＦＬＡＳＨと、制御回路ＭＣＴ３とから構成される。制御回路ＭＣＴ３は、スタティックランダムアクセスメモリＳＲＡＭを内蔵している。スタティックランダムアクセスメモリＳＲＡＭは、ランダムアクセスおよびページアクセスが可能なスタティックランダムアクセスメモリＳＲＡＭである。
【０１１６】
制御回路ＭＣＴ３内のメモリマネージメント回路ＭＵ、アクセス制御回路ＭＣｏｎ１、バックグランド動作設定回路ＢＧＰ、初期化回路ＩＮＴ、ブートバッファＢｏｏｔＢｕｆ、バックグランド動作バッファＢＯＧＢｕｆ、データバッファＤＢｕｆ、ステータスバッファＳＴＢｕｆ、フラッシュメモリ制御回路ＮＤｃｏｎ、エラー検出訂正回路ＥＣＣ、アドレス代替処理回路ＲＥＰは、実施例１で説明した動作と同様の動作を行う。
【０１１７】
スタティックランダムアクセスメモリ制御回路Ｓｃｏｎは、スタティックランダムアクセスメモリＳＲＡＭを制御する。また、制御回路ＭＣＴ３は、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦとＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦを装備している。
【０１１８】
制御回路ＭＣＴ３は、フラッシュメモリ制御回路ＮＤｃｏｎを介してＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦから不揮発性メモリチップＦＬＡＳＨからデータを読み出し、データバッファＤＢｕｆへ転送する。さらに、制御回路ＭＣＴ３は、データバッファＤＢｕｆからデータを読み出しスタティックランダムアクセスメモリ制御回路Ｓｃｏｎを介してスタティックランダムアクセスメモリＳＲＡＭへ転送する。
【０１１９】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦによってメモリモジュールＭＥＭ３と、メモリモジュールＭＥＭ３の外部との間でデータ転送が行われる。
【０１２０】
図１３は、メモリモジュールＭＥＭ３が実現するメモリマネージメント回路ＭＵによるメモリマップの一例である。特に限定しないが、不揮発性メモリチップＦＬＡＳＨの記憶領域が１Ｇバイト、スタティックランダムアクセスメモリＳＲＡＭの記憶領域が２Ｍバイトであり、バッファＢｏｏｔＢｕｆが１６ｋバイト、バッファＢＧＯＢｕｆが４ｋバイト、バッファＳＴＢｕｆが５１２バイトの記憶領域を持つとする。本実施例では、不揮発性メモリチップの記憶容量がスタティックランダムアクセスメモリの記憶容量を小さい。これにより、ランダムアクセスメモリのコストを下げることが可能となる。
【０１２１】
図１３の例では、不揮発性メモリチップＦＬＡＳＨは、メインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａと、バックグランド動作指示領域ＢＧＯＡｒｅａとに分かれている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、プログラムやデータが格納されている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、電源投入時に、不揮発性メモリチップＦＬＡＳＨからスタティックランダムアクセスメモリＳＲＡＭへ自動転送される初期自動転送領域ＩｎＬｏａｄが含まれている。
【０１２２】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ３のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ側のアドレス空間は、１６進数で００００＿００００から００２０＿２５ＦＦまであり、バッファＢｏｏｔＢｕｆ（Ｂｏｏｔ Ａｒｅａ）のアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯＡｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ、バッファＢＧＯＢｕｆはアドレス範囲００００＿１４００から００００＿２３ＦＦへ、バッファＳＴＢｕｆはアドレス範囲００００＿２４００から００００＿２５ＦＦへ、スタティックランダムアクセスメモリＳＲＡＭはアドレス範囲００００＿２６００から００２０＿２５ＦＦへ割り当てられている。
【０１２３】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１の不揮発性メモリＦＬＡＳＨ側のアドレス空間は、１６進数で００００＿００００から３ＦＦＦ＿ＦＦＦＦまであり、メインデータ領域ＭＡＩＮ Ａｒｅａはアドレス範囲００００＿１４００から３ＦＦＦ＿ＦＦＦＦ へ、初期プログラム領域Ｂｏｏｔ Ａｒｅａはアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯ Ａｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ割り当てられている。メインデータ領域ＭＡＩＮ Ａｒｅａ内の初期自動転送領域ＩｎＬｏａｄはアドレス範囲００００＿１４００から０３ＦＦ＿ＦＦＦＦへ割り当てられている。
【０１２４】
次に、メモリモジュールＭＥＭ３の動作を説明する。図１４は、メモリモジュールＭＥＭ３の読み出し動作の一例を示すフローチャートである。
【０１２５】
なお、メモリモジュールＭＥＭ３の電源投入時の動作シーケンスは、実施例１の動作シーケンスとほぼ同様である。しかしながら、スタティックランダムアクセスメモリＳＲＡＭは、リフレッシュ動作が不要のため、図３のＴ３−２で行ったリフレッシュ動作が不要となる。
【０１２６】
図１３および図１４を利用し電源投入時の動作シーケンスが終了した後の不揮発性メモリチップＦＬＡＳＨとスタティックランダムアクセスメモリＳＲＡＭ間のデータ転送の一例について示す。図１０との相違点は、ダイナミックランダムアクセスメモリＤＲＡＭではなく、スタティックランダムアクセスメモリＳＲＡＭとなった点である。その他の点は、図１０と同様のため説明を省略する。
【０１２７】
図１５は、メモリモジュールＭＥＭ３が実現するメモリマネージメント回路ＭＵによるメモリマップの別の一例である。特に限定しないが、不揮発性メモリチップＦＬＡＳＨの記憶領域が１Ｇバイト、スタティックランダムアクセスメモリＳＲＡＭの記憶領域が２Ｍバイトであり、バッファＢｏｏｔＢｕｆが１６ｋバイト、バッファＢＧＯＢｕｆが４ｋバイト、バッファＳＴＢｕｆが５１２バイトの記憶領域を持つとする。本実施例も実施例１と同様に、不揮発性メモリチップの記憶容量がスタティックランダムアクセスメモリの記憶容量を小さい。これにより、ランダムアクセスメモリのコストを下げることが可能となる。
【０１２８】
図１５の例では、不揮発性メモリチップＦＬＡＳＨは、メインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａとに分かれている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、プログラムやデータが格納されている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、電源投入時に、不揮発性メモリチップＦＬＡＳＨからスタティックランダムアクセスメモリＳＲＡＭへ自動転送される初期自動転送領域ＩｎＬｏａｄが含まれている。
【０１２９】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ側のアドレス空間は、１６進数で００００＿００００から００２０＿２５ＦＦまであり、バッファＢｏｏｔＢｕｆ（Ｂｏｏｔ Ａｒｅａ）のアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯ Ａｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ、バッファＢＧＯＢｕｆはアドレス範囲００００＿１４００から００００＿２３ＦＦへ、バッファＳＴＢｕｆはアドレス範囲００００＿２４００から００００＿２５ＦＦへ、スタティックランダムアクセスメモリＳＲＡＭはアドレス範囲００００＿２６００から００２０＿２５ＦＦへ、割り当てられている。
【０１３０】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ３の不揮発性メモリＦＬＡＳＨ側のアドレス空間は、１６進数で００００＿００００から３ＦＦＦ＿ＦＦＦＦまであり、メインデータ領域ＭＡＩＮ Ａｒｅａはアドレス範囲００００＿０４００から３ＦＦＦ＿ＦＦＦＦ へ、初期プログラム領域Ｂｏｏｔ Ａｒｅａはアドレス範囲００００＿００００から００００＿０３ＦＦへ割り当てられている。
メインデータ領域ＭＡＩＮ Ａｒｅａ内の初期自動転送領域ＩｎＬｏａｄはアドレス範囲００００＿０４００から０３ＦＦ＿ＦＦＦＦへ割り当てられている。
【０１３１】
図１６は、図１５に示すメモリマップに関するメモリモジュールＭＥＭ３の読み出し動作の別の一例を示すフローチャートである。読出し動作自体は、図１０と同様のため省略するが、ダイナミックランダムアクセスメモリＤＲＡＭをスタティックランダムアクセスメモリＳＲＡＭへ変更しても同様の効果を得ることが出来る。更に、スタティックランダムアクセスメモリＳＲＡＭでは、その容量は小さくなるが、リフレッシュ動作が不要であり、ダイナミックランダムアクセスメモリを利用した場合に必要なリフレッシュ隠蔽動作が不要となる。
次に、データの読み出し方法について図１７〜図１８に示す。読出し動作は、図６、図８と同様のため詳細は省略する。
【０１３２】
以上、実施例４で説明したとおり、実施例１から実施例３において、ダイナミックランダムアクセスメモリＤＲＡＭをスタティックランダムアクセスメモリＳＲＡＭに変更することが可能である。この場合、コスト面からランダムアクセスメモリの容量が小さくなるが、リフレッシュ動作を隠蔽する必要がなくなり、制御が容易になる利点がある。
【実施例５】
【０１３３】
図１９は本発明のメモリモジュールおよびメモリシステムにおける別の実施例を示す。
【０１３４】
メモリモジュールのＭＥＭ４は不揮発性メモリコアＦＬＡＳＨＣｏｒｅと、制御回路ＭＣＴ４とから構成され、同一半導体上に形成される。制御回路ＭＣＴ４は、スタティックランダムアクセスメモリＳＲＡＭ含み、スタティックランダムアクセスメモリＳＲＡＭはランダムアクセスおよびページアクセスが可能なスタティックランダムアクセスメモリＳＲＡＭである。
【０１３５】
制御回路ＭＣＴ４内のメモリマネージメント回路ＭＵ、アクセス制御回路ＭＣｏｎ１、バックグランド動作設定回路ＢＧＰ、初期化回路ＩＮＴ、バッファＢｏｏｔＢｕｆ、バッファＢＯＧＢｕｆ、バッファＤＢｕｆ、バッファＳＴＢｕｆ、フラッシュメモリ制御回路ＮＤｃｏｎ、エラー検出訂正回路ＥＣＣ、アドレス代替処理回路ＲＥＰは、スタティックランダムアクセスメモリ制御回路ＳｃｏｎはスタティックランダムアクセスメモリＳＲＡＭを制御する。制御回路ＭＣＴ４は実施例４で説明した動作と同様の動作を行う。
【０１３６】
制御回路ＭＣＴ４はフラッシュメモリ制御回路ＮＤｃｏｎを介して不揮発性メモリコアＦＬＡＳＨＣｏｒｅからデータを読み出し、バッファＤＢｕｆへ転送する。さらに、制御回路ＭＣＴ３はバッファＤＢｕｆからデータを読み出しスタティックランダムアクセスメモリ制御回路Ｓｃｏｎを介してスタティックランダムアクセスメモリＳＲＡＭへ転送する。ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦによってメモリモジュールＭＥＭ３と、メモリモジュールＭＥＭ４の外部との間でデータ転送が行われる。本実施例においても、図１３および図１５のメモリマップを実現でき、図１４および図１６の読み出し動作を実現できることは言うまでもない。さらに、不揮発性メモリとスタティックランダムアクセスメモリＳＲＡＭと、制御回路とを同一半導体上に形成することにより、不揮発性メモリと制御回路とのデータ配線容量を小さくすることができるので、メモリモジュールＭＥＭ４は更なる低電力動作が可能となる。
【実施例６】
【０１３７】
図２０は本発明における第６の実施の形態を示したものである。図２０（Ａ）は上面図であり、図２０（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１３８】
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。特に限定しないが、ＣＨＩＰＭ１は第１の不揮発性メモリで、ＣＨＩＰＭ２は第１のランダムアクセスメモリで、ＣＨＩＰＭ３は第１の制御回路の場合、本マルチチップ・モジュールにより、図１で示すメモリモジュールＭＥＭ１を１つの封止体に集積できる。
【０１３９】
また、特に限定しないが、ＣＨＩＰＭ１は第１の不揮発性メモリで、ＣＨＩＰＭ２は第１の揮発性メモリで、ＣＨＩＰＭ３は第１の情報処理装置の場合、本マルチチップ・モジュールにより、図１１および図１２で示すメモリシステムを１つの封止体に集積できる。
【０１４０】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。ＣＨＩＰＭ３と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ４）で接続されている。ＣＨＩＰＭ１とＣＨＩＰＭ２はボンディングワイヤ（ＰＡＴＨ３）で接続され、ＣＨＩＰＭ２とＣＨＩＰＭ３はボンディングワイヤ（ＰＡＴＨ５）で接続されている。
【０１４１】
チップの搭載された基板ＰＣＢの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー（ＣＯＶＥＲ）を使用しても良い。
【０１４２】
本実施の形態ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基板ＰＣＢ間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基板間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【０１４３】
さらにチップ間をボンディングワイヤで直接配線することによって基板基板上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【実施例７】
【０１４４】
図２１は本発明における第７の実施の形態を示したものである。図２１（Ａ）は上面図であり、図２１（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１４５】
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。ＣＨＩＰＭ１は第１の不揮発性メモリ、ＣＨＩＰ２Ｍは第１のランダムアクセスメモリである。ＣＨＩＰ３Ｍは制御回路の場合、本マルチチップ・モジュールにより、図１で示すメモリモジュールＭＥＭ１を１つの封止体に集積できる。
【０１４６】
また、ＣＨＩＰＭ１は第１の不揮発性メモリ、ＣＨＩＰ２Ｍは第１の揮発性メモリを内蔵した制御回路である。ＣＨＩＰ３Ｍは情報処理装置の場合、本マルチチップ・モジュールにより、図１１および図１２で示すメモリシステムおよびを１つの封止体に集積できる。
【０１４７】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。ＣＨＩＰＭ１とＣＨＩＰＭ２はボンディングワイヤ（ＰＡＴＨ３）で接続される。また、ＣＨＩＰ３Ｍの実装および配線にボールグリッドアレイが用いられている。
【０１４８】
本実装方法では３チップを積層することができるので実装面積を小さく保つことができる。さらに、ＣＨＩＰＭ３と基板基板間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
【実施例８】
【０１４９】
図２２は本発明に係るマルチチップ・モジュールの第８の実施の形態を示したものである。図２２（Ａ）は上面図であり、図２２（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１５０】
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３、ＣＨＩＰＭ４が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、およびＣＨＩＰＭ２はランダムアクセスメモリ、ＣＨＩＰＭ３は制御回路、ＣＨＩＰＭ４は情報処理装置ＣＰＵである場合、本実装方法では、図１で示すメモリシステムを１つの封止体に集積できる。
【０１５１】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ４）で接続され、ＣＨＩＰＭ３と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。
【０１５２】
ＣＨＩＰＭ１とＣＨＩＰＭ３はボンディングワイヤ（ＰＡＴＨ３）で接続され、ＣＨＩＰＭ２とＣＨＩＰＭ３はボンディングワイヤ（ＰＡＴＨ５）で接続される。ＣＨＩＰＭ４の実装および配線にボールグリッドアレイ（ＢＧＡ）が用いられている。本実装方法ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。
【０１５３】
チップ間をボンディングワイヤで直接配線することによって基板基板上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。さらに、ＣＨＩＰＭ４と基板基板間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
【実施例９】
【０１５４】
図２３は本発明に係るメモリシステムの第９の実施の形態を示したものである。図２３（Ａ）は上面図であり、図２３（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１５５】
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ２はランダムアクセスメモリ、ＣＨＩＰＭ３は制御回路である場合、本実装方法では、図１で示すメモリモジュールＭＥＭ１を１つの封止体に集積できる。また、ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ２は揮発性メモリ、ＣＨＩＰＭ３は情報処理装置である場合、本実装方法では、図１１で示すメモリシステムおよび図１２で示すメモリシステムを１つの封止体に集積できる。
【０１５６】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続され、ＣＨＩＰＭ３と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ３）で接続されている。本実施の形態ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。各チップと基板間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【実施例１０】
【０１５７】
図２４は本発明に係るメモリシステムの第１０の実施の形態を示したものである。図２４（Ａ）は上面図であり、図２４（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１５８】
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３、ＣＨＩＰＭ４が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ２はランダムアクセスメモリ、およびＣＨＩＰＭ３は制御回路、ＣＨＩＰＭ４は情報処理装置ＣＰＵである場合、本実装方法では、図１で示すメモリシステムを１つの封止体に集積できる。
【０１５９】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続され、ＣＨＩＰＭ３と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ３）で接続されている。ＣＨＩＰＭ４の実装および配線にボールグリッドアレイ（ＢＧＡ）が用いられている。
【０１６０】
本実施の形態ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。ＣＨＩＰＭ４と基板間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
【実施例１１】
【０１６１】
図２５は本発明における第１１の実施の形態を示したものである。図２５（Ａ）は上面図であり、図２５（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１６２】
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。特に限定しないが、ＣＨＩＰＭ１は第１の不揮発性メモリで、ＣＨＩＰＭ２は第１のランダムアクセスメモリを含む制御回路である場合、本マルチチップ・モジュールにより、図１１で示すメモリモジュールＭＥＭ２および図１２で示すメモリモジュールＭＥＭ３を１つの封止体に集積できる。
【０１６３】
特に限定しないが、ＣＨＩＰＭ１は第１の不揮発性メモリを含むメモリで、ＣＨＩＰＭ２は情報処理装置である場合、図１９で示したメモリシステムを１つの封止体に集積できる。
【０１６４】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。ＣＨＩＰＭ１とＣＨＩＰＭ２はボンディングワイヤ（ＰＡＴＨ３）で接続されている。
【０１６５】
チップの搭載された基板ＰＣＢの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー（ＣＯＶＥＲ）を使用しても良い。
【０１６６】
本実施の形態ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基板ＰＣＢ間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基板間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【０１６７】
さらにチップ間をボンディングワイヤで直接配線することによって基板上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【０１６８】
以上、実施例に基づいて説明してきたが、本発明により不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭと制御回路とでメモリモジュールを構成し、メモリモジュール外部から書き込み動作を一切行わず、読み出し動作のみで不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現することにより高いセキュリティを保つことができる。
【０１６９】
さらに、制御回路がダイナミックランダムアクセスメモリＤＲＡＭへのリフレッシュ動作を完全隠蔽することにより、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コスト、大容量かつ高速なメモリモジュールを実現することができる。
【０１７０】
なお、言うまでも無いが、本実施例は種々変更を行うことが出来る。例えば、制御回路ＭＣＴ１を構成する各回路は、必要に応じて削除することが可能である。また、ダイナミックランダムアクセスメモリＤＲＡＭやスタティックランダムアクセスメモリの容量が不揮発性メモリチップＦＬＡＳＨの容量と同じであるか、あるいは、それより大きくても問題ない。この場合、任意の期間に不揮発性メモリチップのデータをダイナミックランダムアクセスメモリやスタティックランダムアクセスメモリに転送できるメリットはあるが、コストの面でデメリットが大きい。また、不揮発性メモリの容量のほうが小さい場合は、電源投入後の初期化動作時にすべてのデータを転送可能となるため本発明のメリットは小さい。それに対し、不揮発性メモリの容量が大きい場合は、必要に応じてデータを転送しなければならないので本発明のメリットは飛躍的に大きくなる。
【図面の簡単な説明】
【０１７１】
【図１】本発明のメモリシステムの構成の一例を示すである。
【図２】本発明のメモリシステムのメモリマップの一例を示す図である。
【図３】本発明のメモリシステムの電源投入時の動作の一例を示す図である。
【図４】本発明のメモリシステムでのデータ読み出し動作の一例を示すフローチャートである。
【図５】本発明のメモリシステムのランダム読み出しアクセスの一例を示すタイミングチャートである。
【図６】本発明のメモリシステムのランダム読み出しアクセスの一例を示すタイミングチャートである。
【図７】本発明のメモリシステムへのページ読み出しアクセスの一例を示すタイミングチャートである。
【図８】本発明のメモリシステムへのページ読み出しアクセスの一例を示すタイミングチャートである。
【図９】本発明のメモリシステムのメモリマップの一例を示す図である。
【図１０】本発明のメモリシステムでのデータ読み出し動作の一例を示すフローチャートである。
【図１１】本発明のメモリシステムの構成の一例を示すである。
【図１２】本発明のメモリシステムの構成の一例を示すである。
【図１３】本発明のメモリシステムのメモリマップの一例を示す図である。
【図１４】本発明のメモリシステムでのデータ読み出し動作の一例を示すフローチャートである。
【図１５】本発明のメモリシステムのメモリマップの一例を示す図である。
【図１６】本発明のメモリシステムでのデータ読み出し動作の一例を示すフローチャートである。
【図１７】本発明のメモリシステムのランダム読み出しアクセスの一例を示すタイミングチャートである。
【図１８】本発明のメモリシステムへのページ読み出しアクセスの一例を示すタイミングチャートである。
【図１９】本発明のメモリシステムの構成の一例を示すである。
【図２０】図２０（Ａ）は、メモリモジュールを実装したマルチチップモジュールの別の構成例の上面図であり、図２０（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２１】図２１（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２１（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２２】図２２（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２２（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２３】図２３（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２３（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２４】図２４（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２４（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２５】図２５（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２５（Ｂ）はマルチチップモジュールの構成例の断面図である。
【符号の説明】
【０１７２】
ＮＯＲ ＩＦ…ＮＯＲ型フラッシュメモリインターフェース、ＣＰＵ…情報処理装置、ＣＬＫ…クロック、ＤＣＬＫ…クロック、Ａｄｄ…アドレス信号線、Ｃｏｍ…コマンド信号線、Ｄａｔａ…データ入出力信号線、ＭＣＴ１，ＭＣＴ２，ＭＣＴ３…制御回路、ＭＣＮ１．ＭＣＮ２，ＭＣＮ３…アクセス調停回路、ＭＵ…メモリマネージメント回路、ＩＮＴ…初期化回路、ＲＦＢ…リフレッシュ制御回路、ＢＧＰ…バックグランド動作設定回路、ＢｏｏｔＢｕｆ…ブートバッファ、ＢＧＯＢｕｆ…バックグランド動作バッファ、ＤＢｕｆ・・・データバッファ、ＳＴＢｕｆ…ステータスバッファ、ＥＣＣ…エラー検出訂正回路、ＲＥＰ…アドレス代替処理回路、ＮＤＣｏｎ…フラッシュメモリ制御回路、ＤＣｏｎ…ダイナミックランダムアクセスメモリ制御回路、ＦＬＡＳＨ…不揮発性メモリ、ＤＲＡＭ，ＤＲＡＭ１…ダイナミックランダムアクセスメモリ、ＮＡＮＤ ＩＦ…ＮＡＮＤフラッシュメモリインターフェース、ＳＤＲＡＭ ＩＦ…ＳＤＲＡＭインターフェース、ＭＥＭ１，ＭＥＭ２，ＭＥＭ３…メモリモジュール、ＳＲＡＭ…スタティックランダムアクセスメモリ、ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，ＢＡＮＫ３ …メモリバンク、Ｂｏｏｔ Ａｒｅａ…ブートプログラム領域、ＢＧＯ Ａｒｅａ…バックグランドデータ転送領域、ＩｎＬｏａｄ…初期自動転送領域、ＭＡＩＮ Ａｒｅａ…メインデータ領域、Ｐｏｗｅｒ ｏｎ Ｌｏａｄ…自動転送、ＡｕｔｏＢｏｏｔＬｏａｄ…自動ブートプログラム転送、Ｌｏａｄ…ロード転送、ＢＧＯＩｎｓｔ１，ＢＧＯＩｎｓｔ２，ＢＧＯＩｎｓｔ３…バックグランドデータ転送命令領域、ＰＣＢ…プリント回路基板、ＣＯＶＥＲ…モジュールの封止カバー、ＰＡＴＨ１〜ＰＡＴＨ５…ボンディング配線。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＲＡＭと大容量フラッシュメモリとを組み合わせたメモリシステム及びメモリモジュールに関する。
【背景技術】
【０００２】
近年、携帯電話機等の高機能化を代表として処理すべきアプリケーションプログラムの大規模化が進み、従来のＮＯＲ型フラッシュメモリでは容量が不足するようになってきた。その中で携帯電話機等の携帯機器に利用されるＮＯＲ型フラッシュメモリの代替として、特許文献１から２に示されるようにＮＡＮＤ構成を用いているＮＡＮＤ型フラッシュメモリと、ＳＲＡＭを内蔵した制御回路から構成されたメモリモジュールが提案されている。ＮＡＮＤ型フラッシュメモリは、１６〜１２８個のセルに対し１個のビット線コンタクトを設けるため、１ビットのメモリセル当たりの面積をＮＯＲ型フラッシュメモリより小さくでき、大容量化に対応できるが、その反面、最初のデータを出力するまでの読み出し時間が、約２５μｓから５０μｓと遅い。
【０００３】
そのため、特許文献１及び２では、メモリモジュール内に組み込まれた内蔵ＲＡＭとＮＡＮＤ型フラッシュメモリとを有し、ＮＡＮＤ型フラッシュメモリから予めデータを内蔵ＲＡＭへ転送し、ＲＡＭからデータを読み出すことで、約８０から２００ｎｓの読み出し時間を実現している。
【０００４】
特に特許文献１や２では、ＮＡＮＤ型フラッシュメモリから予めデータをＲＡＭへ転送する際には、ＣＰＵから転送アドレス値や転送サイズ値などを書き込むための書き込み命令を前記制御回路へ発行し、その結果、制御回路が装備しているコントロールレジスタへ、転送アドレス値や転送サイズ値の書き込み動作が行われる。
【０００５】
【特許文献１】特開２００２−３６６４２９号公報
【特許文献２】特開２００３−９１４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者は、本発明に先立ってアーケードゲーム機等代表されるアミューズメント機器に使用される不揮発性メモリモジュールについて検討を行った。
【０００７】
アミューズメント機器が取り扱うアプリケーションやデータは、携帯機器等と同様にアミューズメント機器へ付加される機能が増えるにつれて大きくなり、より大きな記憶容量が必要とされている。また、数１００ｎｓ以内の読み出し時間が要求されている。さらに、前記不揮発性メモリモジュールへの書き込みは出荷時に一度だけ行い、通常動作時においては、前記不揮発性メモリモジュールへの書き込みを行うことはできないようにすることで高いセキュリティを保っている。
【０００８】
つまり、特許文献１や２に記載されるＮＡＮＤ型フラッシュメモリを利用した従来のＮＯＲ型代替メモリでは内蔵ＲＡＭとＮＡＮＤ型フラッシュメモリ間の転送時において、コントロールレジスタ等への書き込み動作を行う必要があり、アミューズメント機器向けのメモリとしては高いセキュリティを保てない。言い換えれば、アミューズメント機器のように通常動作時に外部からの書き込みを禁止することで高いセキュリティを実現しているような分野では、特許文献１や特許文献２のようなコントロールレジスタに書き込むことで転送を開始するようなメモリモジュールは、用いることが出来ない。
【課題を解決するための手段】
【０００９】
本発明においては本発明の代表的な手段を示せば以下の通りである。
【００１０】
ランダムアクセスメモリと、不揮発性メモリと、ランダムアクセスメモリと不揮発性メモリに接続され、ランダムアクセスメモリおよび不揮発性メモリへのアクセスを制御するための制御回路と、を有する半導体装置であって、半導体装置は、半導体装置の外部からの読出し要求に従って出力されるデータを格納する第１のアドレス領域と、第１アドレス領域外の第２アドレス領域を有し、制御回路は、半導体装置の外部から第１アドレス領域への読出し要求があった場合、ランダムアクセスメモリに格納されたデータを外部に出力し、半導体装置の外部から第２アドレス領域への読出し要求を検出して、不揮発性メモリに格納されたデータをランダムアクセスメモリへ転送する。
【発明の効果】
【００１１】
本発明によれば、高いセキュリティを保った半導体装置を実現可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図を用いて詳細に説明するが、特に断りがない限り、実施例１における変形例は他の実施例にも適用できることは言うまでもない
【実施例１】
【００１３】
図１は、第１の実施の形態であるメモリモジュールＭＥＭ１と情報処理装置から構成されるメモリシステムを示したものである。
【００１４】
メモリモジュールＭＥＭ１は、主に、不揮発性メモリチップＦＬＡＳＨと、ダイナミックランダムアクセスメモリＤＲＡＭと、制御回路ＭＣＴ１とから構成される。不揮発性メモリチップＦＬＡＳＨには、ＲＯＭ（リードオンリーメモリ）、ＥＥＰＲＯＭ（エレクトリカリイレーサブルアンドプログラマブルＲＯＭ）、フラッシュメモリ等を用いることが出来る。本実施例ではフラッシュメモリを例に説明する。ダイナミックランダムアクセスメモリＤＲＡＭは、内部構成やインターフェースの違いからＥＤＯのような非同期型ダイナミックランダムアクセスメモリ、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭのような同期型ダイナミックランダムアクセスメモリ等様々な種類がある。本メモリモジュールにはいずれのダイナミックランダムアクセスメモリＤＲＡＭでも用いることが出来るが、本実施例ではＳＤＲＡＭを例に説明する。また、特に限定しないが制御回路ＭＣＴ１は、マイクロコンピューターやマイクロコントローラであっても良いし、ＡＳＩＣであってもよい。
【００１５】
制御回路ＭＣＴ１は、メモリマネージメント回路ＭＵ、アクセス制御回路ＭＣＮ１、バックグランド動作設定回路ＢＧＰ、リフレッシュ制御回路ＲＦＢ、初期化回路ＩＮＴ、ブートバッファＢｏｏｔＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆ、データバッファＤＢｕｆ、ステータスバッファＳＴＢｕｆ、フラッシュメモリ制御回路ＮＤｃｏｎ、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎ、エラー検出訂正回路ＥＣＣ、アドレス代替処理回路ＲＥＰから構成される。
【００１６】
また、制御回路ＭＣＴ１は、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦとＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦと、ダイナミックランダムアクセスメモリインターフェースＤＲＡＭ ＩＦを装備している。ＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦによって制御回路ＭＣＴ１と不揮発性メモリチップＦＬＡＳＨとの間でデータ転送が行われる。ダイナミックランダムアクセスメモリインターフェースＤＲＡＭ ＩＦによって制御回路ＭＣＴ１とダイナミックランダムアクセスメモリＤＲＡＭとの間でデータ転送が行われる。ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦによってメモリモジュールＭＥＭ１と、メモリモジュールＭＥＭ１の外部との間でデータ転送が行われる。なお、本実施例では、上述の通り、現存するインターフェースを用いているがこれに制限されることはなく、夫々特殊な専用インターフェースを用いても良い。しかしながら、メモリモジュールＭＥＭ１と外部との間をＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦとすることにより、外部のマスタである情報処理装置ＣＰＵに変更を加えることなく使用できる。また、ＮＡＮＤ型フラッシュメモリインターフェース、ダイナミックランダムアクセスインターフェースを用いることにより汎用のＮＡＮＤ型フラッシュメモリ、ダイナミックランダムアクセスメモリを用いることができるため専用の大容量不揮発性メモリやダイナミックランダムアクセスメモリを用いたときと比較してコストを下げることが可能となる。
【００１７】
メモリマネージメント回路ＭＵは、不揮発性メモリチップＦＬＡＳＨ内のどのアドレスのデータがダイナミックランダムアクセスメモリＤＲＡＭへ保持されているのかを管理する。また、不揮発性メモリチップＦＬＡＳＨのメインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａと、バックグランド動作指示領域ＢＧＯＡｒｅａと、初期自動転送領域ＩｎＬｏａｄのアドレスも管理する。さらにブートバッファＢｏｏｔＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆ、ステータスバッファＳＴＢｕｆのアドレスおよびダイナミックランダムアクセスメモリＤＲＡＭのアドレスを管理している。また、メモリマネージメント回路ＭＵは、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦより入力されたアドレスから、ブートバッファＢｏｏｔＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆ、ステータスバッファＳＴＢｕｆおよびダイナミックランダムアクセスメモリＤＲＡＭを選択する。
【００１８】
アクセス制御回路ＭＣＮ１は、主に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのアクセスと、リフレッシュ制御回路ＲＦＢからのリフレッシュアクセスと、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送を調停制御する。
【００１９】
バックグランド動作設定回路ＢＧＰは、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のバックグランドデータ転送の動作手順データが格納され、アクセス制御回路ＭＣＮ１は、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送をする場合に上記動作手順情報に基づいて転送を制御する。本実施例では、動作手順データは、不揮発性メモリチップＦＬＡＳＨの初期プログラム領域ＢｏｏｔＡｒｅａに格納されている。なお、動作手順情報をマスクＲＯＭにてバックグランド動作設定回路ＢＧＰに設けておいても良い。ダイナミックランダムアクセスメモリＤＲＡＭは、定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つ。そこでリフレッシュ制御回路ＲＦＢは、アクセス制御回路ＭＣＮ１へリフレッシュ動作の要求を行う。
【００２０】
ブートバッファＢｏｏｔＢｕｆは、不揮発性メモリチップＦＬＡＳＨの初期プログラム領域Ｂｏｏｔ Ａｒｅａへ格納されているブートプログラム情報を保持する。ブートプログラム情報には、メモリモジュールＭＥＭ１の電源投入直後の初期設定動作プログラム及び、また情報処理装置ＣＰＵのブートプログラムが含まれる。バックグランド動作バッファＢＧＯＢｕｆは、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送を行うためのアドレス情報等を保持する。データバッファＤＢｕｆはＤＲＡＭからの読み出しデータあるいは、不揮発性メモリチップＦＡＬＳＨの読み出しデータを一時的に保持する。ステータスバッファＳＴＢｕｆは、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送が終了したことを示す情報や、エラー情報などを保持する。
【００２１】
フラッシュメモリ制御回路ＮＤｃｏｎは、不揮発性メモリチップＦＬＡＳＨを直接制御する。ダイナミックランダムアクセスメモリ制御回路ＤｃｏｎはダイナミックランダムアクセスメモリＤＲＡＭを直接制御する。
【００２２】
初期化回路ＩＮＴは、制御回路ＭＣＴ１、不揮発性メモリチップＦＬＡＳＨ及びダイナミックランダムアクセスメモリＤＲＡＭへ電源が投入された直後、制御回路ＭＣＴ１内の全回路を初期化するための情報とＤＲＡＭの初期化するための初期化手順データを保持する。初期化手順データは、必要に応じてマスクＲＯＭとして初期化回路ＩＮＴ内にもってもよいし、不揮発性メモリチップへのアクセスに必要な情報以外は、不揮発性メモリチップＦＬＡＳＨ内のブート領域Ｂｏｏｔ Ａｒｅａに格納しても良い。しかしながら、マスクＲＯＭとして初期化回路ＩＮＴ内に保持することにより、不揮発性メモリチップＦＬＡＳＨにアクセスする必要が無くなり、不揮発性メモリチップの初期化と並行してダイナミックランダムアクセスメモリＤＲＡＭの初期化を行うことが可能となり、高速に初期化動作を実現できる。
【００２３】
エラー検出訂正回路ＥＣＣは、不揮発性メモリチップＦＬＡＳＨから読み出したデータにエラーがあるかどうかをチェックし、エラーがあれば訂正を行う。
【００２４】
アドレス代替処理回路ＲＥＰは、不揮発性メモリチップＦＬＡＳＨから読み出したデータが不良となった場合、不良が発生したデータに関して不揮発性メモリチップＦＬＡＳＨ内の代替領域ＦＲＥＰへの置き換えを行う。代替領域の大きさは、フラッシュメモリの保証する信頼性が確保できるように決められる。
【００２５】
クロックＣＬＫは、制御回路ＭＣＴ１から入力され、制御回路ＭＣＴ１内全ての回路へ入力されている（図１では省略）。ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力されたクロックＣＬＫはクロックＤＣＬＫとしてダイナミックランダムアクセスメモリＤＲＡＭへ入力される。
【００２６】
図２は、メモリマネージメント回路ＭＵによるメモリマップの一例である。特に限定しないが、不揮発性メモリチップＦＬＡＳＨの記憶領域が１Ｇバイト、ダイナミックランダムアクセスメモリＤＲＡＭの記憶領域が６４Ｍバイトであり、バッファＢｏｏｔＢｕｆが１６ｋバイト、バッファＢＧＯＢｕｆが４ｋバイト、バッファＳＴＢｕｆが５１２バイトの記憶領域を持つとする。なお、不揮発性メモリチップの記憶容量がダイナミックランダムアクセスメモリの記憶容量より小さいことが特徴であり、上記記憶領域の大きさは、一例であることは言うまでも無い。これにより、ランダムアクセスメモリのコストを下げることが可能となる。また、本実施例では、外部の情報処理装置ＣＰＵは、図２の左側のアドレス空間ＮＯＲ ＩＦ ＡｄｄｒｅｓｓによりメモリモジュールＭＥＭ１にアクセスする。ＮＯＲ ＩＦ Ａｄｄｒｅｓｓのアドレス空間は、不揮発性メモリチップＦＬＡＳＨのアドレス空間より小さい。これは、ダイナミックランダムアクセスメモリＤＲＡＭの容量が不揮発性メモリチップＦＬＡＳＨの容量より小さいためである。なお、外部の情報処理装置ＣＰＵが認識するアドレス空間を不揮発性メモリチップＦＬＡＳＨのアドレス空間にあわせることも可能である。この場合、情報処理装置ＣＰＵは、実際にプログラムが格納されているアドレスに直接アクセスすればよい。
【００２７】
そのためには、ダイナミックランダムアクセスメモリＤＲＡＭへ不揮発性メモリチップＦＬＡＳＨのいずれのアドレスのデータが転送されているかを保持する転送データに関するアドレス対応テーブルが必要となる。一方、本実施例では、情報処理装置ＣＰＵが認識するアドレス空間は、データを読み出す先のダイナミックランダムアクセスメモリＤＲＡＭに対応する。従って、上記の転送データ対応テーブルは不要となり、コストを低減することが可能となる。
【００２８】
図２の例では、不揮発性メモリチップＦＬＡＳＨは、メインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａと、バックグランド動作指示領域ＢＧＯＡｒｅａとに分かれている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、プログラムやデータが格納されている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、電源投入時に、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへ自動転送される初期自動転送領域ＩｎＬｏａｄが含まれている。
【００２９】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ側のアドレス空間は、１６進数で００００＿００００から０４００＿２５ＦＦまであり、ブートバッファＢｏｏｔＢｕｆ（Ｂｏｏｔ Ａｒｅａ）のアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯＡｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ、バッファＢＧＯＢｕｆはアドレス範囲００００＿１４００から００００＿２３ＦＦへ、ステータスバッファＳＴＢｕｆはアドレス範囲００００＿２４００から００００＿２５ＦＦへ、ダイナミックランダムアクセスメモリＤＲＡＭはアドレス範囲００００＿２６００から１０００＿２５ＦＦへ割り当てられている。
【００３０】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１の不揮発性メモリＦＬＡＳＨ側のアドレス空間は、１６進数で００００＿００００から３ＦＦＦ＿ＦＦＦＦまであり、メインデータ領域ＭＡＩＮ Ａｒｅａはアドレス範囲００００＿１４００から３ＦＦＦ＿ＦＦＦＦ へ、初期プログラム領域Ｂｏｏｔ Ａｒｅａはアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯ Ａｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ割り当てられている。メインデータ領域ＭＡＩＮ Ａｒｅａ内の初期自動転送領域ＩｎＬｏａｄはアドレス範囲００００＿１４００から０３ＦＦ＿ＦＦＦＦへ割り当てられている。
【００３１】
次に、メモリモジュールＭＥＭ１の動作を説明する。まず、メモリモジュールＭＥＭ１の電源投入時の動作シーケンスを説明する。図３は、電源投入時に制御回路ＭＣＴ１が行う初期化動作を示している。Ｔ１の期間に電源が投入されると、Ｔ２のリセット期間で制御回路ＭＣＴ１は、初期回路ＩＮＴに保持されている情報に基づいて、制御回路ＭＣＴ１内の全回路が初期化される。メモリマネージメント回路ＭＵのアドレス管理情報はＴ２の期間で初期設定される。
【００３２】
Ｔ３の期間では、制御回路ＭＣＴ１は、初期化回路ＩＮＴの情報に基づいてＤＲＡＭの初期化動作とＦＬＡＳＨの初期化動作を同時に行う。即ち、Ｔ３−１（ＦＬＡＳＨの初期化動作）では、ＦＬＡＳＨの初期化動作後、制御回路ＭＣＴ１は、フラッシュメモリ制御回路ＮＤｃｏｎを用いて、不揮発性メモリチップＦＬＡＳＨの初期プログラム領域Ｂｏｏｔ Ａｒｅａに格納されているブートプログラム、自動転送領域指定データおよびバックグランド動作手順データを、ＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦを通じて、ブートバッファＢｏｏｔＢｕｆへ転送する。具体的には、制御回路ＭＣＴ１が初期化回路ＩＮＴに格納される初期化手順に従って読み出し命令をフラッシュメモリ制御回路ＮＤｃｏｎへ発行し、フラッシュメモリ制御回路ＮＤｃｏｎは、この読み出し命令により不揮発性メモリチップＦＬＡＳＨの初期プログラム領域Ｂｏｏｔ Ａｒｅａ内のデータを読み出し、エラー検出訂正回路ＥＣＣにて、エラーがあるかどうかをチェックする。読み出されたブートプログラムおよび自動転送領域指定データにエラーがなければ、制御回路ＭＣＴ１を通じてブートバッファＢｏｏｔＢｕｆへ転送され、エラーがあれば訂正を行い制御回路ＭＣＴ１を通じてブートバッファＢｏｏｔＢｕｆへ転送される。制御回路ＭＮＴ１は、初期化回路ＩＮＴの初期動作手順に従って、ＦＬＡＳＨの初期化動作と並行して、ＤＲＡＭの初期化動作を行う（Ｔ３−２）。この期間には、リフレッシュ動作が含まれる。アクセス制御回路ＭＣＮ１は、初期化回路ＩＮＴの初期動作手順に含まれるリフレッシュ動作要求を受けて、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎを通じてダイナミックランダムアクセスメモリＤＲＡＭへリフレッシュ動作を行う。
【００３３】
Ｔ４の期間では、不揮発性メモリチップＦＬＡＳＨの初期プログラム領域Ｂｏｏｔ ＡｒｅａからブートバッファＢｏｏｔＢｕｆに転送されたブートプログラムを読み出すことによって情報処理装置ＣＰＵが起動し自らを初期化する。従って、ダイナミックランダムアクセスメモリにはアクセスしないため、Ｔ３−１の期間が終了後実行することが可能となる。Ｔ３−１、Ｔ３−２の処理が終了後、Ｔ４の期間と並行して、制御回路ＭＣＴ１は、ブートバッファＢｏｏｔＢｕｆより読み出した自動転送領域指定データに従い不揮発性メモリチップＦＬＡＳＨのデータをダイナミックランダムアクセスメモリＤＲＡＭへ転送する（Ｔ５の期間）。具体的には、制御回路ＭＣＴ１は、バックグランド動作手順データをバッファＢｏｏｔＢｕｆより読み出し、バックグランド動作設定回路ＢＧＰへ転送し、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送手順を設定する。次に、制御回路ＭＣＴ１は、バックグランド動作設定回路ＢＧＰへ転送されたデータ転送手順に従って、自動転送領域指定データをブートバッファＢｏｏｔＢｕｆより読み出し、フラッシュメモリ制御回路ＮＤｃｏｎを介して、このデータに示されている範囲の不揮発性メモリチップＦＬＡＳＨのデータを順に読み出し、データバッファＤＢｕｆへ転送する。データバッファＤＢｕｆへ転送されたデータは、制御回路ＭＣＴ１から読み出され、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎを通じてダイナミックランダムアクセスメモリＤＲＡＭへ転送される。ダイナミックランダムアクセスメモリへのデータ転送が終了後、制御回路ＭＣＴ１は、ステータスバッファＳＴＢｕｆへデータ転送の完了を示す転送完了フラグが書き込まれ、初期化動作が終了する。よって、Ｔ６の期間ではメモリモジュールＭＥＭ１はアイドル状態となる。
【００３４】
なお、情報処理装置ＣＰＵはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じてステータスバッファＳＴＢｕｆへアクセスを行い、転送完了フラグを読み出すことによって、電源投入直後のデータ転送が完了したことを知ることができる。なお、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦでなく、特殊なインターフェースを用いる場合は専用線等で通知することも可能である。このように、情報処理装置ＣＰＵが立ち上げを行っている間に、不揮発性メモリチップＦＬＡＳＨのデータをダイナミックランダムアクセスメモリＤＲＡＭへ自動転送することにより、情報処理装置ＣＰＵが立ちあがった時点で、すぐにメモリモジュールＭＥＭ１へアクセスすることができるため高性能化が図れる。なお、本実施例では、並列に処理できる部分を並列処理するように記載したが、これに限られることはない。例えば、すべての処理をシーケンシャルに行ってもよいし、一部のみを並行に行ってもよい。但し、並列に処理できる部分を並列に処理する方が高速にアイドル状態にすることが可能となる。その反面、制御が複雑になる可能性がある。
【００３５】
次に、図１及び図２を利用し電源投入時の動作シーケンスが終了した後の不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送の一例について説明する。
【００３６】
メモリマネージメント回路ＭＵによって、不揮発性メモリチップＦＬＡＳＨに割り当てられているアドレス空間の一部にバックグランド動作指示領域ＢＧＯＡｒｅａが設けられている。マスタである情報処理装置ＣＰＵ等から、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、このバックグランド動作指示領域ＢＧＯＡｒｅａへの読み出し命令およびバックグランド動作指示領域ＢＧＯＡｒｅａを示すアドレスがアクセス制御回路ＭＣｏｎ１へ入力される。このバックグランド動作指示領域ＢＧＯＡｒｅａへのアクセスが不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送のトリガとなる。アクセス制御回路ＭＣＮ１は、バックグランド動作指示領域ＢＧＯＡｒｅａへの読出し要求が来たことを検出し場合、バックグランド動作設定回路ＢＧＰに格納されるバックグランド動作設定データに従って、フラッシュメモリ制御回路ＮＤｃｏｎを通じて、不揮発性メモリチップＦＬＡＳＨのバックグランド動作指示領域ＢＧＯＡｒｅａ内のデータを読み出す。このデータには、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を行うためのデータ転送開始アドレスやデータ転送サイズなどが含まれる。この読み出されたデータはエラー検出訂正回路ＥＣＣにてエラー検出とエラー訂正が行われ、フラッシュメモリ制御回路ＮＤｃｏｎとアクセス制御回路ＭＣｏｎ１を通じて、バックグランド動作バッファＢＧＯＢｕｆへ書き込まれ、保持される。次にアクセス制御回路ＭＣＮ１は、バックグランド動作バッファＢＧＯＢｕｆ内のデータ転送開始アドレス情報およびデータ転送サイズ情報を読み出し、これらの情報に従って、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を行う。不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送が完了した後、データ転送完了情報がステータスバッファＳＴＢｕｆへ書き込まれる。
【００３７】
以上説明したように、電源投入時の動作シーケンスが終了した後の通常アクセスは、不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送は、情報処理装置ＣＰＵがＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて不揮発性メモリチップＦＬＡＳＨ内のバックグランド動作指示領域ＢＧＯＡｒｅａへ読出し要求を行うことで行われる。よって、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦから書き込み動作を行わず、読み出し動作のみで不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できる。
【００３８】
次に、図４のフローチャートを用いて、読出し動作及びデータ転送動作について説明する。情報処理装置ＣＰＵから、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、読み出し命令およびアドレスがアクセス制御回路ＭＣＮ１へ入力される（図４ Ｓｔｅｐ１）。次に、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスかチェックする（図４ Ｓｔｅｐ２）。
【００３９】
この入力アドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスであれば、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａからバックグランド動作指示領域ＢＧＯＡｒｅａへのアクセス受付完了データを出力する（図４ Ｓｔｅｐ３）。これによって、情報処理装置ＣＰＵは、バックグランド動作指示領域ＢＧＯＡｒｅａへの読み出し命令が受け付けられたことを知ることができる。なお、情報処理装置ＣＰＵへアクセス受付完了データの出力が不要である場合は、特定のデータを出力する必要はない。しかしながら、なんらかのデータを出力しない場合、情報処理装置ＣＰＵのリードアクセスが終了しないため情報処理装置ＣＰＵ内で特殊な動作が必要となる場合がある。従って、アクセス受付完了データのような特別なデータでないとしても、何らかのダミーデータを出力する方が望ましい。また、入力アドレス値がバックグランド動作指示領域内である場合、メモリモジュールＭＥＭ１は、不揮発性メモリＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送（以下、「バックグランド転送」と呼ぶ。）をするための処理に移るため、バックグランド動作設定回路ＢＧＰに格納されたバックグランド転送手順データを読み出す。
【００４０】
以下、アクセス制御回路ＭＣＮ１は、バックグランド転送手順データに従って、バックグランド転送を制御する。アクセス制御回路ＭＣＮ１は、フラッシュメモリ制御回路ＮＤｃｏｎを通じて、不揮発性メモリチップＦＬＡＳＨのバックグランド動作指示領域ＢＧＯＡｒｅａ内のデータを読み出す（図４ Ｓｔｅｐ４）。特に限定しないが、このデータには、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を行うための転送元のデータ転送開始アドレス、転送先のデータ転送開始アドレスおよびデータ転送サイズなどが含まれる。この読み出されたデータはエラー検出訂正回路ＥＣＣにてエラー検出とエラー訂正（図４ Ｓｔｅｐ５）が行われ、フラッシュメモリ制御回路ＮＤｃｏｎとアクセス制御回路ＭＣＮ１を通じて、バックグランド動作バッファＢＧＯＢｕｆへ書き込まれ、保持される（図４ Ｓｔｅｐ６）。
【００４１】
次にアクセス制御回路ＭＣＮ１は、バックグランド動作バッファＢＧＯＢｕｆ内のデータを読み出し、転送元のデータ転送開始アドレス、転送先のデータ転送開始アドレスおよびデータ転送サイズ情報を解読し（図４ Ｓｔｅｐ６）、その結果に従って、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を行う。また、不揮発性メモリチップＦＬＡＳＨからデータを読み出す時は、前述のようにエラー検出訂正回路ＥＣＣにてエラー検出及び訂正がなされる。（図４ Ｓｔｅｐ７）
このデータ転送が終了した時点で、メモリマネージメント回路ＭＵは、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへ転送されたデータのアドレスに対応したアドレス管理情報を更新する。また、ステータスバッファＳＴＢｕｆへデータ転送の完了を示す転送完了フラグが書き込まれる（図４ Ｓｔｅｐ８）。
【００４２】
したがって、情報処理装置ＣＰＵはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦでステータスバッファＳＴＢｕｆへアクセスを行い、転送完了フラグを読み出すことによっても、電源投入直後のデータ転送が完了したことを知ることができる。
【００４３】
このように、本実施例では、予め不揮発性メモリＦＬＡＳＨの一部のバックグランド動作指示領域ＢＧＯＡｒｅａに不揮発性メモリＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送の情報を格納しておき、その領域へのリードアクセスを検出することにより、バックグランド転送を行う。従って、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦから書き込み動作を行わず、読み出し動作のみで不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できるため高いセキュリティを保てる。
【００４４】
次に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのダイナミックランダムアクセスメモリＤＲＡＭへの読み出し動作について説明する。
【００４５】
情報処理装置ＣＰＵから、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、読み出し命令およびアドレスがアクセス制御回路ＭＣＮ１へ入力される（図４ Ｓｔｅｐ１）。
【００４６】
次に、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスであるかをチェックする（図４ Ｓｔｅｐ２）。
【００４７】
この入力アドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスではない場合、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がダイナミックランダムアクセスメモリＤＲＡＭへ割り当てられたアドレス範囲内であるかをチェックする（図４ Ｓｔｅｐ９）。この入力されたアドレス値がダイナミックランダムアクセスメモリＤＲＡＭへ割り当てられたアドレス範囲内である場合は、所望のデータはダイナミックランダムアクセスメモリＤＲＡＭから読み出され、制御回路ＭＣＴ１を通じてデータバッファＤＢｕｆへ転送される（図４ Ｓｔｅｐ１０）。次に、データバッファＤＢｕｆのデータはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて情報処理装置ＣＰＵへ出力される（図４ Ｓｔｅｐ１１）。
【００４８】
次に、図２および図４を利用し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのステータスバッファＳＴＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆおよびブートバッファＢｏｏｔＢｕｆへの読み出し動作について説明する。なお、バックグランド動作バッファＢＧＯＢｕｆは、バックグランド動作指定領域ＢＧＯＡｒｅａとは異なるアドレスに割り当てられる。これにより、バックグランド動作バッファＢＧＯＢｕｆ内のデータを読み出すことが可能となる。
【００４９】
情報処理装置ＣＰＵから、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、読み出し命令およびアドレスがアクセス制御回路ＭＣＮ１へ入力される（図４ Ｓｔｅｐ１）。
【００５０】
次に、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスであるかをチェックする（図４ Ｓｔｅｐ２）。
【００５１】
この入力アドレス値がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスではない場合、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、この入力されたアドレス値がダイナミックランダムアクセスメモリＤＲＡＭへ割り当てられたアドレス範囲内であるかをチェックする（図４ Ｓｔｅｐ９）。この入力されたアドレス値がダイナミックランダムアクセスメモリＤＲＡＭへ割り当てられたアドレス範囲内には無い場合は、この入力されたアドレス値がステータスバッファＳＴＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆおよびブートバッファＢｏｏｔＢｕｆのいずれかへ割り当てられたアドレス範囲内であるかをチェックする（図４ Ｓｔｅｐ１２）。
【００５２】
この入力されたアドレス値がステータスバッファＳＴＢｕｆへ割り当てられたアドレス範囲内であれば所望のデータはステータスバッファＳＴＢｕｆから読み出され、バックグランド動作バッファＢＧＯＢｕｆへ割り当てられたアドレス範囲内であれば所望のデータはバックグランド動作バッファＢＧＯＢｕｆから読み出され、ブートバッファＢｏｏｔＢｕｆへ割り当てられたアドレス範囲内であれば所望のデータはブートバッファＢＢｏｏｔＢｕｆから読み出され制御回路ＭＣＴ１を通じてデータバッファＤＢｕｆへ転送される（図４ Ｓｔｅｐ１３）。次に、データバッファＤＢｕｆのデータはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて情報処理装置ＣＰＵへ出力される（図４ Ｓｔｅｐ１４）。
【００５３】
また、この入力されたアドレス値がステータスバッファＳＴＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆおよびブートバッファＢｏｏｔＢｕｆのいずれかへ割り当てられたアドレス範囲内に存在しない場合はエラー情報がＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて情報処理装置ＣＰＵへ出力される（図４ Ｓｔｅｐ１５）。
【００５４】
以上のように、メモリモジュールＭＥＭ１は、情報処理装置ＣＰＵからの読出し命令及びアドレスに従って、バックグランド転送、ダイナミックランダムアクセスメモリＤＲＡＭからのデータ出力、又は、各種バッファからのデータ読み出しを実現する。従って、情報処理装置ＣＰＵからの書込み動作は不要となり、高いセキュリティを実現できる。
【００５５】
なお、図４では、入力アドレス値がどの領域へのアクセスかを判断するのに、Ｓｔｅｐ２，９，１２の３つのステップを行っている。しかしながら、実際の処理では、Ｓｔｅｐ２，９，１２を同時に行う。
【００５６】
次に、ダイナミックランダムアクセスメモリＤＲＡＭからのデータの読み出し方法について図５〜図８を用いて詳細に説明する。ダイナミックランダムアクセスメモリＤＲＡＭは、定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つが、本実施例では、メモリモジュールＭＥＭ１の内部に設けたリフレッシュ制御回路ＲＦＢがリフレッシュ要求を行うことにより、メモリモジュールＭＥＭ１外部からのリフレッシュ要求動作が不要となり、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換で動作可能としている。つまり、ダイナミックランダムアクセスメモリＤＲＡＭのリフレッシュ動作を隠蔽することにより、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コストかつ大容量ランダムアクセスメモリを実現する。
【００５７】
図５は、ダイナミックランダムアクセスメモリＤＲＡＭがリフレッシュ動作を行っている間（リフレッシュ期間中)に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからサイクル時間１６０ｎｓでランダムランダム読み出しアクセス（Ｒｅａｄ０およびＲｅａｄ１）が連続して生じた際の動作を示す図である。なお、ここでは、リフレッシュ動作を行う場合と、行わない場合を示す。
【００５８】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出しアクセス（ＲＥＡＤ０）では、アドレス信号線Ａｄｄからアクセス制御回路ＭＣＮ１へ入力されたアドレスは、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎにおいてロウアドレスとカラムアドレスとに分離される。さらに、アクセス制御回路ＭＣＮ１は、本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する。即ち、ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスと判定する。
【００５９】
ランダム読み出しアクセスの場合、リフレッシュ制御回路ＲＦＢからアクセス制御回路ＭＣＮ1へリフレッシュ要求（ＲFrq）が行われると、アクセス制御回路ＭＣＮ１から最初の８０ｎｓの期間でリフレッシュ要求（Ｒｅｆ）と、次の８０ｎｓの期間で読み出し要求（Ｒｅａｄ０）がダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力される。
リフレッシュ制御回路ＲＦＢからのリフレッシュ要求が、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのランダム読み出しアクセスが開始される以前に生じた場合は、リフレッシュ動作を先に行い、
リフレッシュ制御回路ＲＦＢからのリフレッシュ要求が、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのランダム読み出しアクセスが開始と同時あるいはそれ以降に生じた場合は読出し動作を先に行い、その後リフレッシュ動作を行う。
【００６０】
ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、先ず、ダイナミックランダムアクセスメモリＤＲＡＭのへリフレッシュ命令（Ｒｅｆ）を発行し、次に、アクティブ命令（Ｂａ）、読み出し命令（Ｒｄ）、プリチャージ命令（Ｐｒｅ）を発行する。
【００６１】
リフレッシュ命令（Ｒｅｆ）によって、ダイナミックランダムアクセスメモリＤＲＡＭはリフレッシュ動作を行う。リフレッシュ動作後の、アクティブ命令（Ｂａ）、読み出し命令（Ｒｄ）、プリチャージ命令（Ｐｒｅ）によってランダム読み出しアクセスによる読み出し動作（ＲＥＡＤ０）を実行する。
【００６２】
ダイナミックランダムアクセスメモリＤＲＡＭから読み出されたデータＤ０は、データバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより出力される。
【００６３】
読出しアクセス（Ｒｅａｄ１）では、リフレッシュ制御回路ＲＦＢからのリフレッシュ要求が生じていないためリフレッシュ動作は行わず、通常の読み出し動作が行われる。
【００６４】
以上説明したようにランダムアクセスの読み出しサイクル時間が１６０ｎｓの中には、読み出しサイクル時間８０ｎｓが含まれており、残りの８０ｎｓの読出しサイクル期間でリフレッシュ動作をメモリモジュールＭＥＭ１内部でおこなうことができる。すなわち、ダイナミックランダムアクセスメモリＤＲＡＭのリフレッシュ動作を隠蔽し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出し動作を実現できる。なお、リフレッシュ動作の隠蔽を行うことで、情報処理装置ＣＰＵは、現存のＮＯＲ型フラッシュメモリインターフェースによりメモリモジュールＭＥＭ１にアクセス可能になる。リフレッシュ隠蔽動作は、特に限定されないが、本実施例のように読出しサイクル時間内で行うことで、アクセスの遅延等の不都合が生じなくなる。また、メモリモジュールＭＥＭ１の外部インターフェースを特別なインターフェース又はダイナミックランダムアクセスインターフェースとする場合は、必ずしもリフレッシュ動作を隠蔽する必要はない。
【００６５】
図６は、バックグランドデータ転送中に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからサイクル時間１６０ｎｓで、ランダムランダム読み出しアクセス（Ｒｅａｄ２およびＲｅａｄ３）が連続して生じた際の動作を示す図である。なお、本実施例では、読出しアクセス（Ｒｅａｄ２）において、バックグランドデータ転送の最後のデータがダイナミックランダムアクセスメモリに書込まれたことを示している。 ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出しアクセス（ＲＥＡＤ０）では、アドレス信号線Ａｄｄからアクセス制御回路ＭＣＮ１へ入力され、ロウアドレスとカラムアドレスとに分離される。
【００６６】
アクセス制御回路ＭＣＮ１から最初の８０ｎｓの期間でバックグランドデータ転送（ＢＧＯ０）と、次の８０ｎｓの期間で読み出し要求（Ｒｅａｄ２）がダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力される。
ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、先ず、ダイナミックランダムアクセスメモリＤＲＡＭのへアクティブ命令（Ｂａ０）、書き込み命令（Ｗｔ０）、プリチャージ命令（Ｐｒｅ０）を発行し、次に、アクティブ命令（Ｂａ２）、読み出し命令（Ｒｄ２）、プリチャージ命令（Ｐｒｅ２）を発行する。書き込み命令（Ｗｔ０）によって、不揮発性メモリチップＦＬＡＳＨから読み出されバッファＤＢｕｆへ格納されたデータＢＤ０はダイナミックランダムアクセスメモリＤＲＡＭへ書き込まれる。
【００６７】
書き込み動作後の、アクティブ命令（Ｂａ２）、読み出し命令（Ｒｄ２）、プリチャージ命令（Ｐｒｅ２）によってランダム読み出しアクセスによる読み出し動作（ＲＥＡＤ２）を実行する。
【００６８】
ダイナミックランダムアクセスメモリＤＲＡＭから読み出されたデータＤ２はバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより出力される。
【００６９】
以上説明したようにランダムアクセスの読み出しサイクル時間が１６０ｎｓの中には、読み出しサイクル時間８０ｎｓが含まれており、残りの８０ｎｓの期間で書き込み動作をメモリモジュールＭＥＭ１内部でおこなうことができる。すなわち、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのバックグランドデータ転送動作を隠蔽し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出し動作を実現できる。
【００７０】
図７は、リフレッシュ期間中に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦから２８０ｎｓの期間でページ読み出しアクセス（Ｒｅａｄ４、Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）が生じた際の動作を示す図である。
【００７１】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出しアクセス（Ｒｅａｄ０）では、アドレス信号線Ａｄｄからアクセス制御回路ＭＣＮ１へ入力されたアドレスは、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎにおいてロウアドレスとカラムアドレスとに分離される。さらに、アクセス制御回路ＭＣＮ１は、本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する。ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスと判定する。
【００７２】
読み出しアクセス（Ｒｅａｄ４）がランダム読み出しアクセスの時、リフレッシュ制御回路ＲＦＢからアクセス制御回路ＭＣＮ1へリフレッシュ要求（ＲFrq）が行われると、アクセス制御回路ＭＣＮ１によって、アクセス調停回路ＭＣＮ１から最初の８０ｎｓの期間でリフレッシュ要求（Ｒｅｆ）と、次の８０ｎｓの期間で読み出し要求（Ｒｅａｄ４）がダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力される。
【００７３】
ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、先ず、ダイナミックランダムアクセスメモリＤＲＡＭのへリフレッシュ命令（Ｒｅｆ）を発行し、次に、アクティブ命令（Ｂａ４）、読み出し命令（Ｒｄ４）を発行する。
【００７４】
リフレッシュ命令（Ｒｅｆ）によって、ダイナミックランダムアクセスメモリＤＲＡＭはリフレッシュ動作を行う。リフレッシュ動作後の、アクティブ命令（Ｂａ４）、読み出し命令（Ｒｄ４）によってランダム読み出しアクセスによる読み出し動作を実行する。
【００７５】
読み出し命令（Ｒｄ４）によってダイナミックランダムアクセスメモリＤＲＡＭから読み出されたデータＤ４は、データバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより出力される。
【００７６】
次の読み出しアクセス（Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）は、ページ読み出しアクセスである。これらのページアクセスでは必要とするデータはすでにダイナミックランダムアクセスメモリＤＲＡＭのセンスアンプに保持されており、直接センスアンプから読み出すことができる。そのため、ページ読み出しの期間（Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）は４０ｎｓと短期間でデータを読み出すことができる。この間はリフレッシュ動作を行わない。ページ読み出し動作ではダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、ダイナミックランダムアクセスメモリＤＲＡＭへ読み出し命令（Ｒｄ５，ＲＤ６，Ｒｄ７）を順に発行する。
【００７７】
読み出し命令（Ｒｄ５，ＲＤ６，Ｒｄ７）によって読みだされたデータ（Ｄ５，Ｄ６，Ｄ７）は、データバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより順に、高速に出力される。
【００７８】
以上説明したように２８０ｎｓ期間のページ読み出しアクセスにおいても、読み出し時間２００ｎｓが含まれており、残りの８０ｎｓの期間でリフレッシュ動作をメモリモジュールＭＥＭ１内部でおこなうことができる。すなわち、ダイナミックランダムアクセスメモリＤＲＡＭへのリフレッシュ転送動作を完全に隠蔽し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出し動作を実現できる。
【００７９】
図８は、バックグランド転送中に、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦから２８０ｎｓの期間でページ読み出しアクセス（Ｒｅａｄ４、Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）が生じた際の動作を示す図である。
【００８０】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出しアクセス（Ｒｅａｄ０）では、アドレス信号線ＡＤからアクセス制御回路ＭＣＮ１へ入力されたアドレスはロウアドレスとカラムアドレスとに分離さる。さらに、アクセス制御回路ＭＣＮ１は本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する。ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスとなる。
【００８１】
読み出しアクセス（Ｒｅａｄ４）がランダム読み出しアクセスの時、アクセス調停回路ＭＣＮ１から最初８０ｎｓの期間でバックグランドデータ転送（ＢＧＯ０）と、次の８０ｎｓの期間で読み出し要求（Ｒｅａｄ４）がダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎへ入力される。
【００８２】
ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、先ず、ダイナミックランダムアクセスメモリＤＲＡＭのへアクティブ命令（Ｂａ８）、書き込み命令（Ｗｔ８）、プリチャージ命令（Ｐｒｅ８）を発行し、次に、アクティブ命令（Ｂａ４）、読み出し命令（Ｒｄ４）を発行する。書き込み命令（Ｗｔ８）によって、不揮発性メモリチップＦＬＡＳＨから読み出されバッファＤＢｕｆへ格納されたデータＢＤ８はダイナミックランダムアクセスメモリＤＲＡＭへ書き込まれる。
【００８３】
書き込み動作後の、アクティブ命令（Ｂａ４）、読み出し命令（Ｒｄ４）によってランダム読み出しアクセスによる読み出し動作を実行する。
【００８４】
読み出し命令（Ｒｄ４）によってダイナミックランダムアクセスメモリＤＲＡＭから読み出されたデータＤ４はバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより出力される。
【００８５】
次の読み出しアクセス（Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）は、ページ読み出しアクセスである。これらのページアクセスでは必要とするデータはすでにダイナミックランダムアクセスメモリＤＲＡＭのセンスアンプに保持されており、直接センスアンプから読み出すことができる。そのため、ページ読み出しの期間（Ｐｒｅａｄ５、Ｐｒｅａｄ６、Ｐｒｅａｄ７）は４０ｎｓと短期間でデータを読み出すことができる。この期間は、バックグランド転送を行わない。ページ読み出し動作ではダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎは、ダイナミックランダムアクセスメモリＤＲＡＭへ読み出し命令（Ｒｄ５，ＲＤ６，Ｒｄ７）を順に発行する。
【００８６】
読み出し命令（Ｒｄ５，ＲＤ６，Ｒｄ７）によって読みだされたデータ（Ｄ５，Ｄ６，Ｄ７）はバッファＤＢｕｆを介して、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａより順に、高速に出力される。
【００８７】
このように２８０ｎｓ期間のページ読み出しアクセスにおいても、読み出し時間２００ｎｓが含まれており、残りの８０ｎｓの期間で書き込み動作をメモリモジュールＭＥＭ１内部でおこなうことができる。すなわち、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのバックグランドデータ転送動作を完全に隠蔽し、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからの読み出し動作を実現できる。
【００８８】
以上説明したように、不揮発性メモリチップＦＬＡＳＨへバックグランド動作指示領域ＢＧＯＡｒｅａを設け、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦからは書き込み動作を一切行わず、バックグランド動作指示領域ＢＧＯＡｒｅａへの読み出し動作のみで、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できるため高いセキュリティを保てる。また、予め、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を転送し、ダイナミックランダムアクセスメモリＤＲＡＭからデータを読み出す際は、メモリモジュールＭＥＭ１がダイナミックランダムアクセスメモリＤＲＡＭへのリフレッシュ動作を完全隠蔽することにより、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コスト、大容量かつ高速なランダムアクセスメモリを実現する。
【００８９】
また、本実施例ではＳＤＲＡＭの同期型ダイナミックランダムアクセスメモリを利用した場合について説明したが、ＥＤＯのような非同期型ダイナミックランダムアクセスメモリを利用した場合についても、同様の動作を行い、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コスト、大容量かつ高速なランダムアクセスメモリを実現できることは言うまでも無い。
【００９０】
非同期型ダイナミックランダムアクセスメモリを利用した場合では、ダイナミックランダムアクセスメモリへのクロック信号が必要ないため、同期型ダイナミックランダムアクセスメモリを利用した場合と比較し、クロックの動作時電力を削減できる。
【実施例２】
【００９１】
図９は、メモリマネージメント回路ＭＵによるメモリマップの別の一例である。
特に限定しないが、不揮発性メモリチップＦＬＡＳＨの記憶領域が１Ｇバイト、ダイナミックランダムアクセスメモリＤＲＡＭの記憶領域が６４Ｍバイトであり、バッファＢｏｏｔＢｕｆが１６ｋバイト、バッファＢＧＯＢｕｆが４ｋバイト、バッファＳＴＢｕｆが５１２バイトの記憶領域を持つとする。本実施例も実施例１と同様に、不揮発性メモリチップの記憶容量がダイナミックランダムアクセスメモリの記憶容量を小さい。これにより、ランダムアクセスメモリのコストを下げることが可能となる。
【００９２】
実施例１と異なる点は、不揮発性メモリチップＦＬＡＳＨに設けられていたバックグランド動作指定領域ＢＧＯＡｒｅａを不揮発性メモリチップＦＬＡＳＨには設けず、メインデータ領域ＭＡＩＮＡｒｅａに割り当てられている点である。
【００９３】
図９の例では、不揮発性メモリチップＦＬＡＳＨは、メインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａとに分かれている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、プログラムやデータが格納されている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、電源投入時に、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへ自動転送される初期自動転送領域ＩｎＬｏａｄが含まれている。
【００９４】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ側のアドレス空間は、１６進数で００００＿００００から０４００＿２５ＦＦまであり、バッファＢｏｏｔＢｕｆ（Ｂｏｏｔ Ａｒｅａ）のアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯ Ａｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ、バッファＢＧＯＢｕｆはアドレス範囲００００＿１４００から００００＿２３ＦＦへ、バッファＳＴＢｕｆはアドレス範囲００００＿２４００から００００＿２５ＦＦへ、ダイナミックランダムアクセスメモリＤＲＡＭはアドレス範囲００００＿２６００から０４００＿２５ＦＦへ、割り当てられている。
【００９５】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１の不揮発性メモリＦＬＡＳＨ側のアドレス空間は、１６進数で００００＿００００から３ＦＦＦ＿ＦＦＦＦまであり、メインデータ領域ＭＡＩＮ Ａｒｅａはアドレス範囲００００＿０４００から３ＦＦＦ＿ＦＦＦＦ へ、初期プログラム領域Ｂｏｏｔ Ａｒｅａはアドレス範囲００００＿００００から００００＿０３ＦＦへ割り当てられている。
メインデータ領域ＭＡＩＮ Ａｒｅａ内の初期自動転送領域ＩｎＬｏａｄはアドレス範囲００００＿０４００から０３ＦＦ＿ＦＦＦＦへ割り当てられている。
【００９６】
図１０は、図９に示すメモリマップに関するメモリモジュールＭＥＭ１の読み出し動作の別の一例を示すフローチャートである。
【００９７】
図９および図１０を利用しメモリモジュールＭＥＭ１の動作を説明する。メモリモジュールＭＥＭ１の電源投入時の動作シーケンスは、実施例１と同様の動作となる。次に電源投入時の動作シーケンスが終了した後の不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送の一例について説明する。
【００９８】
電源投入時の動作シーケンスが終了した後の不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭ間のデータ転送は、情報処理装置ＣＰＵがＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて不揮発性メモリチップＦＬＡＳＨ内のバックグランド動作指示領域ＢＧＯＡｒｅａへ読み出し動作を行うことで行われる。
【００９９】
情報処理装置ＣＰＵから、メモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦを通じて、特に限定しないが、読み出しアドレスが１６進数でそれぞれ００００＿０４００、０４００＿００００、００００＿２６００、０００Ｆ＿ＦＦＦＦ、であるランダムな読み出し命令が順にアクセス制御回路ＭＣＮ１へ入力される（図１０ Ｓｔｅｐ１）。
【０１００】
次に、アクセス制御回路ＭＣＮ１は、メモリマネージメント回路ＭＵからのアドレス管理情報を利用し、最初に入力されたアドレス値００００＿０４００がバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレスであるかをチェックする（図１０ Ｓｔｅｐ２）。
【０１０１】
最初の入力アドレス値はバックグランド動作指示領域ＢＧＯＡｒｅａ内のアドレス値であるため不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送動作を行う命令、つまりバックグランド動作命令を意味する。
【０１０２】
２番目の読み出しアドレス０４００＿００００は、データ転送元である不揮発性メモリチップＦＬＡＳＨのデータ転送開始アドレスを示す。３番目の読み出しアドレス００００＿２６００の中は、データ転送先であるダイナミックランダムアクセスメモリＤＲＡＭのデータ転送先開始アドレスを示す。４番目の読み出しアドレス０００Ｆ＿ＦＦＦＦの中は、１Ｍバイトのデータ転送サイズを示す。これら２番目から４番目のアドレスは、読み出し命令と共に入力されるためダイナミックランダムアクセスメモリＤＲＡＭへのリードアクセスと同じ入力値になる可能性がある。しかしながら、最初に入力されたアドレス００００＿０４００にて、アクセス制御回路ＭＣＮ１は既にバックグランド動作に移行しているため、２番目から４番目のアドレスをバックグランド動作命令の一部であると認識することが可能である。これらの読みだしアドレス値は、順にバックグランド動作バッファＢＧＯＢｕｆへ格納され（図１０ Ｓｔｅｐ３）、これらのアドレス値のバックグランド動作バッファＢＧＯＢｕｆへの格納が終了するとＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦのデータ信号Ｄａｔａからバックグランド動作受付完了データを出力する（図１０ Ｓｔｅｐ４）。これによって、情報処理装置ＣＰＵバックグランド動作命令が受け付けられたことを知ることができる。なお、実施例１と同様にバックグランド動作受付完了データを出力する代わりにダミーデータを出力しても良い。また、本実施例では、１回のバックグランド動作命令を入力するために複数のアドレス入力が必要である。この場合、情報処理装置ＣＰＵからの読出し命令及びアドレスの入力毎にダミーデータを出力するとよい。
【０１０３】
次にアクセス制御回路ＭＣＮ１は、バックグランド動作バッファＢＧＯＢｕｆ内のデータを読み出し（図１０ Ｓｔｅｐ５）、転送元のデータ転送開始アドレス、転送先のデータ転送開始アドレスおよびデータ転送サイズ情報を解読し（図１０ Ｓｔｅｐ６）、その結果に従って、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を行う。また、不揮発性メモリチップＦＬＡＳＨからデータを読み出す時は、前述のようにエラー検出訂正回路ＥＣＣにてエラー検出及び訂正がなされる。（図１０ Ｓｔｅｐ７）
このデータ転送が終了した時点で、メモリマネージメント回路ＭＵは不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへ転送されたデータのアドレスに対応したアドレス管理情報を更新する。また、ステータスバッファＳＴＢｕｆへデータ転送の完了を示す転送完了フラグが書き込まれる（図１０ Ｓｔｅｐ８）。
【０１０４】
したがって、情報処理装置ＣＰＵはＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦでステータスバッファＳＴＢｕｆへアクセスを行い、転送完了フラグを読み出すことによっても、電源投入直後のデータ転送が完了したことを知ることができる。
【０１０５】
このように、本実施例では、不揮発性メモリＦＬＡＳＨの外にバックグランド動作指示領域ＢＧＯＡｒｅａを設け、その領域へのリードアクセスを検出することにより、バックグランド転送を行う。また、その際の転送元アドレスや転送先アドレスも上記バックグランド動作指示領域ＢＧＯＡｒｅａへのリードアクセスに続いて読出しアドレスとして入力される。従って、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦから書き込み動作を行わず、読み出し動作のみで不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できるため高いセキュリティを保てる。
【０１０６】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦからのダイナミックランダムアクセスメモリＤＲＡＭへの読み出し動作およびステータスバッファＳＴＢｕｆ、バックグランド動作バッファＢＧＯＢｕｆ、ブートバッファＢｏｏｔＢｕｆへの読み出し動作は図４で説明した読み出し動作と同様に行われる。
【０１０７】
以上で説明したように、書き込み動作を一切行わず、ＮＯＲ型フラッシュメモリインターフェースＮＯＲＩＦから不揮発性メモリチップＦＬＡＳＨが対応しているアドレス範囲外に、読み出し動作のみを行うことで、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現できるので、不揮発性メモリチップＦＬＡＳＨにはＢＧＯＡｒｅａを設ける必要が無いため、高いセキュリティを保った上で不揮発性メモリチップＦＬＡＳＨのＭａｉｎＡｒｅａの領域を増やすことができる。
【０１０８】
また、予め、不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへデータ転送を転送し、ダイナミックランダムアクセスメモリＤＲＡＭからデータを読み出す際は、実施例１と同様にメモリモジュールＭＥＭ１がダイナミックランダムアクセスメモリＤＲＡＭへのリフレッシュ動作を完全隠蔽することにより、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コスト、大容量かつ高速なランダムアクセスメモリを実現することができる。
【実施例３】
【０１０９】
図１１は本発明のメモリモジュールおよびメモリシステムにおける別の実施例を示す。
【０１１０】
メモリモジュールのＭＥＭ２は不揮発性メモリチップＦＬＡＳＨと、制御回路ＭＣＴ２とから構成される。制御回路ＭＣＴ２は、ダイナミックランダムアクセスメモリＤＲＡＭ２を内蔵している。ダイナミックランダムアクセスメモリＤＲＡＭ２は、ランダムアクセスおよびページアクセスが可能なダイナミックランダムアクセスメモリである。
【０１１１】
制御回路ＭＣＴ２内のメモリマネージメント回路ＭＵ、アクセス制御回路ＭＣＮ１、バックグランド動作設定回路ＢＧＰ、リフレッシュ制御回路ＲＦＢ、初期化回路ＩＮＴ、バッファＢｏｏｔＢｕｆ、バッファＢＯＧＢｕｆ、バッファＤＢｕｆ、バッファＳＴＢｕｆ、フラッシュメモリ制御回路ＮＤｃｏｎ、ダイナミックランダムアクセスメモリ制御回路Ｄｃｏｎ、エラー検出訂正回路ＥＣＣ、アドレス代替処理回路ＲＥＰは、実施例１で説明した動作と同様の動作を行う。
【０１１２】
また、制御回路ＭＣＴ２はＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦとＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦを装備している。
【０１１３】
制御回路ＭＣＴ２は、ＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦを通じてと不揮発性メモリチップＦＬＡＳＨからデータを読み出し、内蔵しているダイナミックランダムアクセスメモリＤＲＡＭ２へ転送する。ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦによってメモリモジュールＭＥＭ１と、メモリモジュールＭＥＭ２の外部との間でデータ転送が行われる。メモリモジュールＭＥＭ２においても、実施例１、２で説明した動作を実現できるのは言うまでもない。さらに、制御回路ＭＣＴ２へダイナミックランダムアクセスメモリＤＲＡＭ２を内蔵されているためダイナミックランダムアクセスメモリ制御回路ＤｃｏｎとダイナミックランダムアクセスメモリＤＲＡＭ２間の配線容量を小さくすることができるため、メモリモジュールＭＥＭ２は低電力動作が可能となる。
【０１１４】
したがって、メモリモジュールＭＥＭ２は制御回路ＭＣＴ２へダイナミックランダムアクセスメモリＤＲＡＭ２を内蔵されているため、高セキュリティを保ったまま低電力で動作可能となる。
【実施例４】
【０１１５】
図１２は本発明のメモリモジュールおよびメモリシステムにおける別の実施例を示す。メモリモジュールのＭＥＭ３は不揮発性メモリチップＦＬＡＳＨと、制御回路ＭＣＴ３とから構成される。制御回路ＭＣＴ３は、スタティックランダムアクセスメモリＳＲＡＭを内蔵している。スタティックランダムアクセスメモリＳＲＡＭは、ランダムアクセスおよびページアクセスが可能なスタティックランダムアクセスメモリＳＲＡＭである。
【０１１６】
制御回路ＭＣＴ３内のメモリマネージメント回路ＭＵ、アクセス制御回路ＭＣｏｎ１、バックグランド動作設定回路ＢＧＰ、初期化回路ＩＮＴ、ブートバッファＢｏｏｔＢｕｆ、バックグランド動作バッファＢＯＧＢｕｆ、データバッファＤＢｕｆ、ステータスバッファＳＴＢｕｆ、フラッシュメモリ制御回路ＮＤｃｏｎ、エラー検出訂正回路ＥＣＣ、アドレス代替処理回路ＲＥＰは、実施例１で説明した動作と同様の動作を行う。
【０１１７】
スタティックランダムアクセスメモリ制御回路Ｓｃｏｎは、スタティックランダムアクセスメモリＳＲＡＭを制御する。また、制御回路ＭＣＴ３は、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦとＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦを装備している。
【０１１８】
制御回路ＭＣＴ３は、フラッシュメモリ制御回路ＮＤｃｏｎを介してＮＡＮＤ型フラッシュメモリインターフェースＮＡＮＤ ＩＦから不揮発性メモリチップＦＬＡＳＨからデータを読み出し、データバッファＤＢｕｆへ転送する。さらに、制御回路ＭＣＴ３は、データバッファＤＢｕｆからデータを読み出しスタティックランダムアクセスメモリ制御回路Ｓｃｏｎを介してスタティックランダムアクセスメモリＳＲＡＭへ転送する。
【０１１９】
ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦによってメモリモジュールＭＥＭ３と、メモリモジュールＭＥＭ３の外部との間でデータ転送が行われる。
【０１２０】
図１３は、メモリモジュールＭＥＭ３が実現するメモリマネージメント回路ＭＵによるメモリマップの一例である。特に限定しないが、不揮発性メモリチップＦＬＡＳＨの記憶領域が１Ｇバイト、スタティックランダムアクセスメモリＳＲＡＭの記憶領域が２Ｍバイトであり、バッファＢｏｏｔＢｕｆが１６ｋバイト、バッファＢＧＯＢｕｆが４ｋバイト、バッファＳＴＢｕｆが５１２バイトの記憶領域を持つとする。本実施例では、不揮発性メモリチップの記憶容量がスタティックランダムアクセスメモリの記憶容量を小さい。これにより、ランダムアクセスメモリのコストを下げることが可能となる。
【０１２１】
図１３の例では、不揮発性メモリチップＦＬＡＳＨは、メインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａと、バックグランド動作指示領域ＢＧＯＡｒｅａとに分かれている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、プログラムやデータが格納されている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、電源投入時に、不揮発性メモリチップＦＬＡＳＨからスタティックランダムアクセスメモリＳＲＡＭへ自動転送される初期自動転送領域ＩｎＬｏａｄが含まれている。
【０１２２】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ３のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ側のアドレス空間は、１６進数で００００＿００００から００２０＿２５ＦＦまであり、バッファＢｏｏｔＢｕｆ（Ｂｏｏｔ Ａｒｅａ）のアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯＡｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ、バッファＢＧＯＢｕｆはアドレス範囲００００＿１４００から００００＿２３ＦＦへ、バッファＳＴＢｕｆはアドレス範囲００００＿２４００から００００＿２５ＦＦへ、スタティックランダムアクセスメモリＳＲＡＭはアドレス範囲００００＿２６００から００２０＿２５ＦＦへ割り当てられている。
【０１２３】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１の不揮発性メモリＦＬＡＳＨ側のアドレス空間は、１６進数で００００＿００００から３ＦＦＦ＿ＦＦＦＦまであり、メインデータ領域ＭＡＩＮ Ａｒｅａはアドレス範囲００００＿１４００から３ＦＦＦ＿ＦＦＦＦ へ、初期プログラム領域Ｂｏｏｔ Ａｒｅａはアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯ Ａｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ割り当てられている。メインデータ領域ＭＡＩＮ Ａｒｅａ内の初期自動転送領域ＩｎＬｏａｄはアドレス範囲００００＿１４００から０３ＦＦ＿ＦＦＦＦへ割り当てられている。
【０１２４】
次に、メモリモジュールＭＥＭ３の動作を説明する。図１４は、メモリモジュールＭＥＭ３の読み出し動作の一例を示すフローチャートである。
【０１２５】
なお、メモリモジュールＭＥＭ３の電源投入時の動作シーケンスは、実施例１の動作シーケンスとほぼ同様である。しかしながら、スタティックランダムアクセスメモリＳＲＡＭは、リフレッシュ動作が不要のため、図３のＴ３−２で行ったリフレッシュ動作が不要となる。
【０１２６】
図１３および図１４を利用し電源投入時の動作シーケンスが終了した後の不揮発性メモリチップＦＬＡＳＨとスタティックランダムアクセスメモリＳＲＡＭ間のデータ転送の一例について示す。図１０との相違点は、ダイナミックランダムアクセスメモリＤＲＡＭではなく、スタティックランダムアクセスメモリＳＲＡＭとなった点である。その他の点は、図１０と同様のため説明を省略する。
【０１２７】
図１５は、メモリモジュールＭＥＭ３が実現するメモリマネージメント回路ＭＵによるメモリマップの別の一例である。特に限定しないが、不揮発性メモリチップＦＬＡＳＨの記憶領域が１Ｇバイト、スタティックランダムアクセスメモリＳＲＡＭの記憶領域が２Ｍバイトであり、バッファＢｏｏｔＢｕｆが１６ｋバイト、バッファＢＧＯＢｕｆが４ｋバイト、バッファＳＴＢｕｆが５１２バイトの記憶領域を持つとする。本実施例も実施例１と同様に、不揮発性メモリチップの記憶容量がスタティックランダムアクセスメモリの記憶容量を小さい。これにより、ランダムアクセスメモリのコストを下げることが可能となる。
【０１２８】
図１５の例では、不揮発性メモリチップＦＬＡＳＨは、メインデータ領域ＭＡＩＮ Ａｒｅａと、初期プログラム領域Ｂｏｏｔ Ａｒｅａとに分かれている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、プログラムやデータが格納されている。また、メインデータ領域ＭＡＩＮ Ａｒｅａには、電源投入時に、不揮発性メモリチップＦＬＡＳＨからスタティックランダムアクセスメモリＳＲＡＭへ自動転送される初期自動転送領域ＩｎＬｏａｄが含まれている。
【０１２９】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ１のＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ側のアドレス空間は、１６進数で００００＿００００から００２０＿２５ＦＦまであり、バッファＢｏｏｔＢｕｆ（Ｂｏｏｔ Ａｒｅａ）のアドレス範囲００００＿００００から００００＿０３ＦＦへ、バックグランド動作指示領域ＢＧＯ Ａｒｅａはアドレス範囲００００＿０４００から００００＿１３ＦＦへ、バッファＢＧＯＢｕｆはアドレス範囲００００＿１４００から００００＿２３ＦＦへ、バッファＳＴＢｕｆはアドレス範囲００００＿２４００から００００＿２５ＦＦへ、スタティックランダムアクセスメモリＳＲＡＭはアドレス範囲００００＿２６００から００２０＿２５ＦＦへ、割り当てられている。
【０１３０】
特に限定しないがメモリマネージメント回路ＭＵによって管理されるメモリモジュールＭＥＭ３の不揮発性メモリＦＬＡＳＨ側のアドレス空間は、１６進数で００００＿００００から３ＦＦＦ＿ＦＦＦＦまであり、メインデータ領域ＭＡＩＮ Ａｒｅａはアドレス範囲００００＿０４００から３ＦＦＦ＿ＦＦＦＦ へ、初期プログラム領域Ｂｏｏｔ Ａｒｅａはアドレス範囲００００＿００００から００００＿０３ＦＦへ割り当てられている。
メインデータ領域ＭＡＩＮ Ａｒｅａ内の初期自動転送領域ＩｎＬｏａｄはアドレス範囲００００＿０４００から０３ＦＦ＿ＦＦＦＦへ割り当てられている。
【０１３１】
図１６は、図１５に示すメモリマップに関するメモリモジュールＭＥＭ３の読み出し動作の別の一例を示すフローチャートである。読出し動作自体は、図１０と同様のため省略するが、ダイナミックランダムアクセスメモリＤＲＡＭをスタティックランダムアクセスメモリＳＲＡＭへ変更しても同様の効果を得ることが出来る。更に、スタティックランダムアクセスメモリＳＲＡＭでは、その容量は小さくなるが、リフレッシュ動作が不要であり、ダイナミックランダムアクセスメモリを利用した場合に必要なリフレッシュ隠蔽動作が不要となる。
次に、データの読み出し方法について図１７〜図１８に示す。読出し動作は、図６、図８と同様のため詳細は省略する。
【０１３２】
以上、実施例４で説明したとおり、実施例１から実施例３において、ダイナミックランダムアクセスメモリＤＲＡＭをスタティックランダムアクセスメモリＳＲＡＭに変更することが可能である。この場合、コスト面からランダムアクセスメモリの容量が小さくなるが、リフレッシュ動作を隠蔽する必要がなくなり、制御が容易になる利点がある。
【実施例５】
【０１３３】
図１９は本発明のメモリモジュールおよびメモリシステムにおける別の実施例を示す。
【０１３４】
メモリモジュールのＭＥＭ４は不揮発性メモリコアＦＬＡＳＨＣｏｒｅと、制御回路ＭＣＴ４とから構成され、同一半導体上に形成される。制御回路ＭＣＴ４は、スタティックランダムアクセスメモリＳＲＡＭ含み、スタティックランダムアクセスメモリＳＲＡＭはランダムアクセスおよびページアクセスが可能なスタティックランダムアクセスメモリＳＲＡＭである。
【０１３５】
制御回路ＭＣＴ４内のメモリマネージメント回路ＭＵ、アクセス制御回路ＭＣｏｎ１、バックグランド動作設定回路ＢＧＰ、初期化回路ＩＮＴ、バッファＢｏｏｔＢｕｆ、バッファＢＯＧＢｕｆ、バッファＤＢｕｆ、バッファＳＴＢｕｆ、フラッシュメモリ制御回路ＮＤｃｏｎ、エラー検出訂正回路ＥＣＣ、アドレス代替処理回路ＲＥＰは、スタティックランダムアクセスメモリ制御回路ＳｃｏｎはスタティックランダムアクセスメモリＳＲＡＭを制御する。制御回路ＭＣＴ４は実施例４で説明した動作と同様の動作を行う。
【０１３６】
制御回路ＭＣＴ４はフラッシュメモリ制御回路ＮＤｃｏｎを介して不揮発性メモリコアＦＬＡＳＨＣｏｒｅからデータを読み出し、バッファＤＢｕｆへ転送する。さらに、制御回路ＭＣＴ３はバッファＤＢｕｆからデータを読み出しスタティックランダムアクセスメモリ制御回路Ｓｃｏｎを介してスタティックランダムアクセスメモリＳＲＡＭへ転送する。ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦによってメモリモジュールＭＥＭ３と、メモリモジュールＭＥＭ４の外部との間でデータ転送が行われる。本実施例においても、図１３および図１５のメモリマップを実現でき、図１４および図１６の読み出し動作を実現できることは言うまでもない。さらに、不揮発性メモリとスタティックランダムアクセスメモリＳＲＡＭと、制御回路とを同一半導体上に形成することにより、不揮発性メモリと制御回路とのデータ配線容量を小さくすることができるので、メモリモジュールＭＥＭ４は更なる低電力動作が可能となる。
【実施例６】
【０１３７】
図２０は本発明における第６の実施の形態を示したものである。図２０（Ａ）は上面図であり、図２０（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１３８】
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。特に限定しないが、ＣＨＩＰＭ１は第１の不揮発性メモリで、ＣＨＩＰＭ２は第１のランダムアクセスメモリで、ＣＨＩＰＭ３は第１の制御回路の場合、本マルチチップ・モジュールにより、図１で示すメモリモジュールＭＥＭ１を１つの封止体に集積できる。
【０１３９】
また、特に限定しないが、ＣＨＩＰＭ１は第１の不揮発性メモリで、ＣＨＩＰＭ２は第１の揮発性メモリで、ＣＨＩＰＭ３は第１の情報処理装置の場合、本マルチチップ・モジュールにより、図１１および図１２で示すメモリシステムを１つの封止体に集積できる。
【０１４０】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。ＣＨＩＰＭ３と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ４）で接続されている。ＣＨＩＰＭ１とＣＨＩＰＭ２はボンディングワイヤ（ＰＡＴＨ３）で接続され、ＣＨＩＰＭ２とＣＨＩＰＭ３はボンディングワイヤ（ＰＡＴＨ５）で接続されている。
【０１４１】
チップの搭載された基板ＰＣＢの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー（ＣＯＶＥＲ）を使用しても良い。
【０１４２】
本実施の形態ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基板ＰＣＢ間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基板間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【０１４３】
さらにチップ間をボンディングワイヤで直接配線することによって基板基板上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【実施例７】
【０１４４】
図２１は本発明における第７の実施の形態を示したものである。図２１（Ａ）は上面図であり、図２１（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１４５】
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。ＣＨＩＰＭ１は第１の不揮発性メモリ、ＣＨＩＰ２Ｍは第１のランダムアクセスメモリである。ＣＨＩＰ３Ｍは制御回路の場合、本マルチチップ・モジュールにより、図１で示すメモリモジュールＭＥＭ１を１つの封止体に集積できる。
【０１４６】
また、ＣＨＩＰＭ１は第１の不揮発性メモリ、ＣＨＩＰ２Ｍは第１の揮発性メモリを内蔵した制御回路である。ＣＨＩＰ３Ｍは情報処理装置の場合、本マルチチップ・モジュールにより、図１１および図１２で示すメモリシステムおよびを１つの封止体に集積できる。
【０１４７】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。ＣＨＩＰＭ１とＣＨＩＰＭ２はボンディングワイヤ（ＰＡＴＨ３）で接続される。また、ＣＨＩＰ３Ｍの実装および配線にボールグリッドアレイが用いられている。
【０１４８】
本実装方法では３チップを積層することができるので実装面積を小さく保つことができる。さらに、ＣＨＩＰＭ３と基板基板間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
【実施例８】
【０１４９】
図２２は本発明に係るマルチチップ・モジュールの第８の実施の形態を示したものである。図２２（Ａ）は上面図であり、図２２（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１５０】
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３、ＣＨＩＰＭ４が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、およびＣＨＩＰＭ２はランダムアクセスメモリ、ＣＨＩＰＭ３は制御回路、ＣＨＩＰＭ４は情報処理装置ＣＰＵである場合、本実装方法では、図１で示すメモリシステムを１つの封止体に集積できる。
【０１５１】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ４）で接続され、ＣＨＩＰＭ３と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。
【０１５２】
ＣＨＩＰＭ１とＣＨＩＰＭ３はボンディングワイヤ（ＰＡＴＨ３）で接続され、ＣＨＩＰＭ２とＣＨＩＰＭ３はボンディングワイヤ（ＰＡＴＨ５）で接続される。ＣＨＩＰＭ４の実装および配線にボールグリッドアレイ（ＢＧＡ）が用いられている。本実装方法ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。
【０１５３】
チップ間をボンディングワイヤで直接配線することによって基板基板上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。さらに、ＣＨＩＰＭ４と基板基板間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
【実施例９】
【０１５４】
図２３は本発明に係るメモリシステムの第９の実施の形態を示したものである。図２３（Ａ）は上面図であり、図２３（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１５５】
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ２はランダムアクセスメモリ、ＣＨＩＰＭ３は制御回路である場合、本実装方法では、図１で示すメモリモジュールＭＥＭ１を１つの封止体に集積できる。また、ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ２は揮発性メモリ、ＣＨＩＰＭ３は情報処理装置である場合、本実装方法では、図１１で示すメモリシステムおよび図１２で示すメモリシステムを１つの封止体に集積できる。
【０１５６】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続され、ＣＨＩＰＭ３と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ３）で接続されている。本実施の形態ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。各チップと基板間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【実施例１０】
【０１５７】
図２４は本発明に係るメモリシステムの第１０の実施の形態を示したものである。図２４（Ａ）は上面図であり、図２４（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１５８】
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３、ＣＨＩＰＭ４が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ２はランダムアクセスメモリ、およびＣＨＩＰＭ３は制御回路、ＣＨＩＰＭ４は情報処理装置ＣＰＵである場合、本実装方法では、図１で示すメモリシステムを１つの封止体に集積できる。
【０１５９】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続され、ＣＨＩＰＭ３と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ３）で接続されている。ＣＨＩＰＭ４の実装および配線にボールグリッドアレイ（ＢＧＡ）が用いられている。
【０１６０】
本実施の形態ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。ＣＨＩＰＭ４と基板間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
【実施例１１】
【０１６１】
図２５は本発明における第１１の実施の形態を示したものである。図２５（Ａ）は上面図であり、図２５（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１６２】
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基板（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。特に限定しないが、ＣＨＩＰＭ１は第１の不揮発性メモリで、ＣＨＩＰＭ２は第１のランダムアクセスメモリを含む制御回路である場合、本マルチチップ・モジュールにより、図１１で示すメモリモジュールＭＥＭ２および図１２で示すメモリモジュールＭＥＭ３を１つの封止体に集積できる。
【０１６３】
特に限定しないが、ＣＨＩＰＭ１は第１の不揮発性メモリを含むメモリで、ＣＨＩＰＭ２は情報処理装置である場合、図１９で示したメモリシステムを１つの封止体に集積できる。
【０１６４】
ＣＨＩＰＭ１と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基板ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。ＣＨＩＰＭ１とＣＨＩＰＭ２はボンディングワイヤ（ＰＡＴＨ３）で接続されている。
【０１６５】
チップの搭載された基板ＰＣＢの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー（ＣＯＶＥＲ）を使用しても良い。
【０１６６】
本実施の形態ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基板ＰＣＢ間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基板間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【０１６７】
さらにチップ間をボンディングワイヤで直接配線することによって基板上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【０１６８】
以上、実施例に基づいて説明してきたが、本発明により不揮発性メモリチップＦＬＡＳＨとダイナミックランダムアクセスメモリＤＲＡＭと制御回路とでメモリモジュールを構成し、メモリモジュール外部から書き込み動作を一切行わず、読み出し動作のみで不揮発性メモリチップＦＬＡＳＨからダイナミックランダムアクセスメモリＤＲＡＭへのデータ転送を実現することにより高いセキュリティを保つことができる。
【０１６９】
さらに、制御回路がダイナミックランダムアクセスメモリＤＲＡＭへのリフレッシュ動作を完全隠蔽することにより、ＮＯＲ型フラッシュメモリインターフェースＮＯＲ ＩＦ互換の低コスト、大容量かつ高速なメモリモジュールを実現することができる。
【０１７０】
なお、言うまでも無いが、本実施例は種々変更を行うことが出来る。例えば、制御回路ＭＣＴ１を構成する各回路は、必要に応じて削除することが可能である。また、ダイナミックランダムアクセスメモリＤＲＡＭやスタティックランダムアクセスメモリの容量が不揮発性メモリチップＦＬＡＳＨの容量と同じであるか、あるいは、それより大きくても問題ない。この場合、任意の期間に不揮発性メモリチップのデータをダイナミックランダムアクセスメモリやスタティックランダムアクセスメモリに転送できるメリットはあるが、コストの面でデメリットが大きい。また、不揮発性メモリの容量のほうが小さい場合は、電源投入後の初期化動作時にすべてのデータを転送可能となるため本発明のメリットは小さい。それに対し、不揮発性メモリの容量が大きい場合は、必要に応じてデータを転送しなければならないので本発明のメリットは飛躍的に大きくなる。
【図面の簡単な説明】
【０１７１】
【図１】本発明のメモリシステムの構成の一例を示すである。
【図２】本発明のメモリシステムのメモリマップの一例を示す図である。
【図３】本発明のメモリシステムの電源投入時の動作の一例を示す図である。
【図４】本発明のメモリシステムでのデータ読み出し動作の一例を示すフローチャートである。
【図５】本発明のメモリシステムのランダム読み出しアクセスの一例を示すタイミングチャートである。
【図６】本発明のメモリシステムのランダム読み出しアクセスの一例を示すタイミングチャートである。
【図７】本発明のメモリシステムへのページ読み出しアクセスの一例を示すタイミングチャートである。
【図８】本発明のメモリシステムへのページ読み出しアクセスの一例を示すタイミングチャートである。
【図９】本発明のメモリシステムのメモリマップの一例を示す図である。
【図１０】本発明のメモリシステムでのデータ読み出し動作の一例を示すフローチャートである。
【図１１】本発明のメモリシステムの構成の一例を示すである。
【図１２】本発明のメモリシステムの構成の一例を示すである。
【図１３】本発明のメモリシステムのメモリマップの一例を示す図である。
【図１４】本発明のメモリシステムでのデータ読み出し動作の一例を示すフローチャートである。
【図１５】本発明のメモリシステムのメモリマップの一例を示す図である。
【図１６】本発明のメモリシステムでのデータ読み出し動作の一例を示すフローチャートである。
【図１７】本発明のメモリシステムのランダム読み出しアクセスの一例を示すタイミングチャートである。
【図１８】本発明のメモリシステムへのページ読み出しアクセスの一例を示すタイミングチャートである。
【図１９】本発明のメモリシステムの構成の一例を示すである。
【図２０】図２０（Ａ）は、メモリモジュールを実装したマルチチップモジュールの別の構成例の上面図であり、図２０（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２１】図２１（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２１（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２２】図２２（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２２（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２３】図２３（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２３（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２４】図２４（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２４（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図２５】図２５（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図２５（Ｂ）はマルチチップモジュールの構成例の断面図である。
【符号の説明】
【０１７２】
ＮＯＲ ＩＦ…ＮＯＲ型フラッシュメモリインターフェース、ＣＰＵ…情報処理装置、ＣＬＫ…クロック、ＤＣＬＫ…クロック、Ａｄｄ…アドレス信号線、Ｃｏｍ…コマンド信号線、Ｄａｔａ…データ入出力信号線、ＭＣＴ１，ＭＣＴ２，ＭＣＴ３…制御回路、ＭＣＮ１．ＭＣＮ２，ＭＣＮ３…アクセス調停回路、ＭＵ…メモリマネージメント回路、ＩＮＴ…初期化回路、ＲＦＢ…リフレッシュ制御回路、ＢＧＰ…バックグランド動作設定回路、ＢｏｏｔＢｕｆ…ブートバッファ、ＢＧＯＢｕｆ…バックグランド動作バッファ、ＤＢｕｆ・・・データバッファ、ＳＴＢｕｆ…ステータスバッファ、ＥＣＣ…エラー検出訂正回路、ＲＥＰ…アドレス代替処理回路、ＮＤＣｏｎ…フラッシュメモリ制御回路、ＤＣｏｎ…ダイナミックランダムアクセスメモリ制御回路、ＦＬＡＳＨ…不揮発性メモリ、ＤＲＡＭ，ＤＲＡＭ１…ダイナミックランダムアクセスメモリ、ＮＡＮＤ ＩＦ…ＮＡＮＤフラッシュメモリインターフェース、ＳＤＲＡＭ ＩＦ…ＳＤＲＡＭインターフェース、ＭＥＭ１，ＭＥＭ２，ＭＥＭ３…メモリモジュール、ＳＲＡＭ…スタティックランダムアクセスメモリ、ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，ＢＡＮＫ３ …メモリバンク、Ｂｏｏｔ Ａｒｅａ…ブートプログラム領域、ＢＧＯ Ａｒｅａ…バックグランドデータ転送領域、ＩｎＬｏａｄ…初期自動転送領域、ＭＡＩＮ Ａｒｅａ…メインデータ領域、Ｐｏｗｅｒ ｏｎ Ｌｏａｄ…自動転送、ＡｕｔｏＢｏｏｔＬｏａｄ…自動ブートプログラム転送、Ｌｏａｄ…ロード転送、ＢＧＯＩｎｓｔ１，ＢＧＯＩｎｓｔ２，ＢＧＯＩｎｓｔ３…バックグランドデータ転送命令領域、ＰＣＢ…プリント回路基板、ＣＯＶＥＲ…モジュールの封止カバー、ＰＡＴＨ１〜ＰＡＴＨ５…ボンディング配線。
【特許請求の範囲】
【請求項１】
ランダムアクセスメモリと、不揮発性メモリと、前記ランダムアクセスメモリと前記不揮発性メモリに接続され、前記ランダムアクセスメモリおよび前記不揮発性メモリへのアクセスを制御するための制御回路と、を有する半導体装置であって
前記半導体装置は、前記半導体装置の外部からの読出し要求に従って出力されるデータを格納する第１のアドレス領域と、前記第１アドレス領域外の第２アドレス領域を有し、
前記制御回路は、前記半導体装置の外部から前記第１アドレス領域への読出し要求があった場合、前記ランダムアクセスメモリに格納されたデータを外部に出力し、前記半導体装置の外部から前記第２アドレス領域への読出し要求を検出して、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送を行うことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記不揮発性メモリは、前記ランダムアクセスメモリに転送されるデータが格納される第３アドレス領域と、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送するためのアドレス情報が格納される第４アドレス領域を有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記不揮発性メモリに格納されたデータは、前記半導体装置の外部からの前記第２アドレス領域への読出し要求により前記ランダムアクセスメモリに転送された後、前記半導体装置の外部からの前記第１アドレス領域への読出し要求により前記ランダムアクセスメモリから外部へ出力されることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記不揮発性メモリから前記ランダムアクセスメモリへのデータ転送は、エラー訂正されたデータを転送することを特徴とするメモリシステム。
【請求項５】
請求項１において、
前記不揮発性メモリは、前記第３及び第４アドレス領域外にブートプログラムが格納される第５アドレス領域を有し、前記半導体装置への電源投入後、前記制御回路は、前記ブートプログラムを読み出すことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記ランダムアクセスメモリは、スタティックランダムアクセスメモリであることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記ランダムアクセスメモリは、ダイナミックランダムアクセスメモリであることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記制御回路は、前記半導体装置の外部から前記第１アドレス領域へ読出し要求があり、かつ、前記ダイナミックランダムアクセスメモリのリフレッシュ動作を行う場合は、前記読出し要求のアクセスサイクル時間において、前記リフレッシュ動作と前記ダイナミックランダムアクセスメモリからのデータ読み出しを行うことを特徴とする半導体装置。
【請求項９】
請求項８において、
前記制御回路は、前記不揮発性メモリに格納されたデータを前記ダイナミックランダムアクセスメモリへ転送するバックグランド転送を行っている間に、前記半導体装置の外部から前記ダイナミックランダムアクセスメモリへの読出し要求が来た場合、前記読出し要求のアクセス時間において、前記不揮発性メモリに格納されたデータの前記ダイナミックランダムアクセスメモリへの書込みと、前記読出し要求に応じた前記ダイナミックランダムアクセスメモリからのデータ読み出しを行うことを特徴とする半導体装置。
【請求項１０】
請求項４において、
前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリであることを特徴とするメモリシステム。
【請求項１１】
請求項１において、
前記ランダムアクセスメモリと前記不揮発性メモリと、前記制御回路が１パッケージに実装された半導体装置。
【請求項１２】
請求項１において、
前記ランダムアクセスメモリと前記制御回路は同一半導体チップ上に形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１において、
前記ランダムアクセスメモリと前記制御回路と、前記不揮発性メモリは同一半導体チップ上に形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１において、
前記制御回路は、前記第２アドレス領域に第１読出し要求が来た場合に、前記第１読出し要求に続く第２読出し要求のアドレスに従って、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送することを特徴とする半導体装置。
【請求項１５】
請求項１において、
前記制御回路は、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリへの転送を行うための転送手順データを保持するためのバックグランド動作設定回路を有することを特徴とする半導体装置。
【請求項１６】
請求項１５において、
前記転送手順データは、前記不揮発性メモリに格納され、
前記半導体装置への電源投入後、前記不揮発性メモリから前記バックグランド動作設定回路に転送されることを特徴とする半導体装置。
【請求項１７】
請求項１において、
前記制御回路は、ブートバッファを有し、
前記ブートバッファは、前記不揮発性メモリに格納されたブートプログラムが転送され、
前記半導体装置は、電源が投入された後、前記不揮発性メモリから前記ランダムアクセスメモリへデータを転送している期間に、前記ブートプログラムを出力可能であることを特徴とする半導体装置。
【請求項１８】
請求項１において、
前記不揮発性メモリの容量は、前記ランダムアクセスメモリの容量より大きいことを特徴とする半導体装置。
【請求項１】
ランダムアクセスメモリと、不揮発性メモリと、前記ランダムアクセスメモリと前記不揮発性メモリに接続され、前記ランダムアクセスメモリおよび前記不揮発性メモリへのアクセスを制御するための制御回路と、を有する半導体装置であって
前記半導体装置は、前記半導体装置の外部からの読出し要求に従って出力されるデータを格納する第１のアドレス領域と、前記第１アドレス領域外の第２アドレス領域を有し、
前記制御回路は、前記半導体装置の外部から前記第１アドレス領域への読出し要求があった場合、前記ランダムアクセスメモリに格納されたデータを外部に出力し、前記半導体装置の外部から前記第２アドレス領域への読出し要求を検出して、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送を行うことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記不揮発性メモリは、前記ランダムアクセスメモリに転送されるデータが格納される第３アドレス領域と、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送するためのアドレス情報が格納される第４アドレス領域を有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記不揮発性メモリに格納されたデータは、前記半導体装置の外部からの前記第２アドレス領域への読出し要求により前記ランダムアクセスメモリに転送された後、前記半導体装置の外部からの前記第１アドレス領域への読出し要求により前記ランダムアクセスメモリから外部へ出力されることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記不揮発性メモリから前記ランダムアクセスメモリへのデータ転送は、エラー訂正されたデータを転送することを特徴とするメモリシステム。
【請求項５】
請求項１において、
前記不揮発性メモリは、前記第３及び第４アドレス領域外にブートプログラムが格納される第５アドレス領域を有し、前記半導体装置への電源投入後、前記制御回路は、前記ブートプログラムを読み出すことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記ランダムアクセスメモリは、スタティックランダムアクセスメモリであることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記ランダムアクセスメモリは、ダイナミックランダムアクセスメモリであることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記制御回路は、前記半導体装置の外部から前記第１アドレス領域へ読出し要求があり、かつ、前記ダイナミックランダムアクセスメモリのリフレッシュ動作を行う場合は、前記読出し要求のアクセスサイクル時間において、前記リフレッシュ動作と前記ダイナミックランダムアクセスメモリからのデータ読み出しを行うことを特徴とする半導体装置。
【請求項９】
請求項８において、
前記制御回路は、前記不揮発性メモリに格納されたデータを前記ダイナミックランダムアクセスメモリへ転送するバックグランド転送を行っている間に、前記半導体装置の外部から前記ダイナミックランダムアクセスメモリへの読出し要求が来た場合、前記読出し要求のアクセス時間において、前記不揮発性メモリに格納されたデータの前記ダイナミックランダムアクセスメモリへの書込みと、前記読出し要求に応じた前記ダイナミックランダムアクセスメモリからのデータ読み出しを行うことを特徴とする半導体装置。
【請求項１０】
請求項４において、
前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリであることを特徴とするメモリシステム。
【請求項１１】
請求項１において、
前記ランダムアクセスメモリと前記不揮発性メモリと、前記制御回路が１パッケージに実装された半導体装置。
【請求項１２】
請求項１において、
前記ランダムアクセスメモリと前記制御回路は同一半導体チップ上に形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１において、
前記ランダムアクセスメモリと前記制御回路と、前記不揮発性メモリは同一半導体チップ上に形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１において、
前記制御回路は、前記第２アドレス領域に第１読出し要求が来た場合に、前記第１読出し要求に続く第２読出し要求のアドレスに従って、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送することを特徴とする半導体装置。
【請求項１５】
請求項１において、
前記制御回路は、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリへの転送を行うための転送手順データを保持するためのバックグランド動作設定回路を有することを特徴とする半導体装置。
【請求項１６】
請求項１５において、
前記転送手順データは、前記不揮発性メモリに格納され、
前記半導体装置への電源投入後、前記不揮発性メモリから前記バックグランド動作設定回路に転送されることを特徴とする半導体装置。
【請求項１７】
請求項１において、
前記制御回路は、ブートバッファを有し、
前記ブートバッファは、前記不揮発性メモリに格納されたブートプログラムが転送され、
前記半導体装置は、電源が投入された後、前記不揮発性メモリから前記ランダムアクセスメモリへデータを転送している期間に、前記ブートプログラムを出力可能であることを特徴とする半導体装置。
【請求項１８】
請求項１において、
前記不揮発性メモリの容量は、前記ランダムアクセスメモリの容量より大きいことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２００９−３７３６８（Ｐ２００９−３７３６８Ａ）
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願番号】特願２００７−２００２９９（Ｐ２００７−２００２９９）
【出願日】平成１９年８月１日（２００７．８．１）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願日】平成１９年８月１日（２００７．８．１）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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