半導体装置
【課題】冗長メモリを有する半導体装置において、装置面積を削減するとともに、救済情報の転送時間を短縮する。さらに、救済情報の転送制御をより簡略化する。
【解決手段】第１の救済情報格納手段２００は不良セルを有する冗長メモリを救済するための救済情報を記臆する。冗長メモリ１０１，１０２は第２の救済情報格納手段４００−１を共有し、冗長メモリ１１１，１１２，１１３は第２の救済情報格納手段４００−５を共有する。第２の救済情報格納手段４００−１，…，４００−５は同一個数のシフトレジスタを有し、第１の救済情報格納手段２００に直列に接続されており、救済情報が転送される。
【解決手段】第１の救済情報格納手段２００は不良セルを有する冗長メモリを救済するための救済情報を記臆する。冗長メモリ１０１，１０２は第２の救済情報格納手段４００−１を共有し、冗長メモリ１１１，１１２，１１３は第２の救済情報格納手段４００−５を共有する。第２の救済情報格納手段４００−１，…，４００−５は同一個数のシフトレジスタを有し、第１の救済情報格納手段２００に直列に接続されており、救済情報が転送される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆる冗長メモリを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、メモリアレイ内に故障が存在した場合に救済することが可能な冗長救済機能付きメモリ（以下、単に「冗長メモリ」と記載する）に対して、救済情報を効率的に転送する手法が提案されている（例えば、特許文献１参照）。
【特許文献１】米国特許第６５５６４９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
システムＬＳＩの大規模化に伴い、チップ内に搭載される総メモリ容量やメモリ数が増加している。また半導体装置のプロセス歩留まりを向上させるために、冗長メモリが使用される比率が高くなっている。このため、冗長救済を行うための回路や配線の面積も多くなり、チップ面積に対するインパクトも大きくなっている。
【０００４】
これを回避するために、例えば特許文献１に示す従来技術では、各冗長メモリの内部にスキャンフリップフロップ等の救済情報の格納手段を設け、これらをデイジーチェーン接続し、それを冗長メモリの外に配置したヒューズボックスと接続している。そして、救済情報をヒューズボックスからシリアルに所定の冗長メモリに対して転送するようにしている。
【０００５】
しかしながら、この手法では、救済情報格納手段が冗長メモリの数だけ必要となるため、チップ全体でみると回路面積を増大させてしまうという問題がある。また、ヒューズボックスから冗長メモリに救済情報を転送する際の転送時間は、チェーンに存在するスキャンフリップフロップの個数に比例して長くなってしまう。さらには、各冗長メモリの救済情報を格納するためのスキャンフリップの個数は、各冗長メモリの構成に応じてまちまちであるため、ヒューズボックスから所定の冗長メモリに救済情報を転送するためのシフト動作の制御が複雑になるという問題もある。
【０００６】
前記の問題に鑑み、本発明は、冗長メモリを有する半導体装置において、装置面積を削減するとともに、救済情報の転送時間を短縮することを目的とする。さらに、救済情報の転送制御をより簡略化することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体装置として、複数のメモリセルを有し、かつ、不良の前記メモリセルである不良セルを救済するための機能を有する、独立で動作可能な複数の冗長メモリと、不良セルを有する前記冗長メモリを救済するための救済情報を記憶する第１の救済情報格納手段と、前記第１の救済情報格納手段から前記救済情報が転送され、転送された救済情報を格納する第２の救済情報格納手段とを備え、前記第２の救済情報格納手段は、前記冗長メモリの外部に配置されており、かつ、前記複数の冗長メモリに共有されており、前記複数の冗長メモリは、前記第２の救済情報格納手段が格納する救済情報を用いて、不良セルの救済処理を実行可能である。
【０００８】
本発明によると、第１の救済情報格納手段から救済情報が転送される第２の救済情報格納手段は、冗長メモリの外部に配置され、かつ、複数の冗長メモリに共有されている。このため、第２の救済情報格納手段の個数を大幅に削減することができ、たとえ冗長メモリの搭載数が増加した場合であっても、第２の救済情報格納手段の個数の増加を抑制することができ、装置回路を削減することが可能になる。また、第２の救済情報格納手段の個数が削減されるため、第１の救済情報格納手段から救済情報を転送するための転送サイクルを少なくすることができるので、電源投入後に行う救済情報の転送時間を短縮することができる。
【０００９】
そして、前記本発明の半導体装置において、前記第１および第２の救済情報格納手段は、それぞれ、救済情報を格納するためのシフトレジスタを有し、救済情報を前記シフトレジスタのシフト動作によって順次転送可能に構成されているのが好ましい。
【００１０】
さらに、前記複数の冗長メモリおよび前記第２の救済情報格納手段の組み合わせが、複数個、設けられており、複数の前記第２の救済情報格納手段は、救済情報が順次転送可能なように、前記第１の救済情報格納手段に直列に接続されているのが好ましい。
【００１１】
これにより、複数の第２の救済情報格納手段は、第１の救済情報格納手段に直列に接続されているので、第１の救済情報格納手段から、簡易に、救済情報を転送することが可能になる。
【００１２】
さらに、複数の前記第２の救済情報格納手段は、同一個数の前記シフトレジスタを、それぞれ有しているのが好ましい。
【００１３】
これにより、複数の第２の救済情報格納手段に救済情報をそれぞれ転送するためのクロック数の設定が容易になり、救済情報を転送するための複雑な制御が不要となる。
【００１４】
また、前記本発明の半導体装置において、前記複数の冗長メモリは、ビット構成またはワード構成が互いに異なるものであり、かつ、前記第２の救済情報格納手段が格納する救済情報の一部または全部を共有しているのが好ましい。
【００１５】
また、前記本発明の半導体装置において、前記第１の救済情報格納手段は、救済情報を記憶するための電気ヒューズ素子を有するのが好ましい。
【００１６】
また、前記本発明の半導体装置において、前記第１の救済情報格納手段は、救済情報を記憶するための不揮発性メモリ素子を有するのが好ましい。
【発明の効果】
【００１７】
本発明によると、冗長メモリの搭載数に比例して増加していた第２の救済情報格納手段の個数を大幅に削減することができ、良品数を増加させることができる。
【００１８】
また、電源投入後に行う救済情報の転送時間を短縮できるため、チップ動作開始までのオフセット時間を短くすることができる。さらには、救済情報を転送するための複雑な制御が不要であり、制御回路の省面積化ができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２０】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の構成を示すブロック図である。また図２は本実施形態に係る半導体装置の冗長救済に関連する動作を示すタイミングチャートであり、（ａ）はテストフェーズ、（ｂ）はチップ実動作フェーズを示す。
【００２１】
まず図１において、１０１，１０２は複数のメモリセルを有し、かつ、不良のメモリセル（不良セル）を救済するための機能を有する冗長メモリ、２００は不良セルを有する冗長メモリ１０１，１０２を救済するための救済情報を記憶する第１の救済情報格納手段、４００は第１の救済情報格納手段２００から救済情報が転送され、転送された救済情報を格納する第２の救済情報格納手段である。第２の救済情報格納手段４００は冗長メモリ１０１，１０２で共有されており、かつ、冗長メモリ１０１，１０２の外部に配置されている。そして冗長メモリ１０１，１０２は、第２の救済情報格納手段４００が格納する救済情報Ｓ４を用いて、不良セルの救済処理を実行可能である。なお、第２の救済情報格納手段４００は、３個以上の冗長メモリで共有しても同様の効果が得られるが、簡略化のために図示は省いている。１００は冗長メモリ１０１，１０２を含む冗長メモリグループである。なお、冗長メモリ１０１，１０２はビット構成またはワード構成が互いに異なっていてもよい。この場合、第２の救済情報格納手段４００が格納する救済情報Ｓ４の一部または全部を共有していればよい。
【００２２】
第１の救済情報格納手段２００は、シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘと、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘとを備えている。シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘに格納された救済情報は、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘのプログラム情報としてそれぞれ用いられる。すなわち、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘは救済情報を記憶する役割を果たす。なお、電気ヒューズ素子の代わりに、電源をオフした時でも救済情報を保持できる不揮発性メモリ素子を用いてもかまわない。また第２の救済情報格納手段４００は、救済情報を格納するためのシフトレジスタＬａ１，Ｌａ２，…，Ｌａｘを備えている。第１の救済情報格納手段２００が有するシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘ、および、第２の救済情報格納手段４００が有するシフトレジスタＬａ１，Ｌａ２，…，Ｌａｘは、それぞれ、データすなわち救済情報をそのシフト動作によって順次転送可能なように、シリアルに接続されている。
【００２３】
上述した構成によると、第２の救済情報格納手段が複数の冗長メモリに共有されているため、第２の救済情報格納手段の個数を削減でき、装置面積を削減できるという効果が得られる。昨今、システムＬＳＩの大規模化に伴って、冗長メモリの搭載数は増加傾向にある。これに対して、チップに搭載されている冗長メモリのうち、実際に冗長救済が実施される数は極めて少ない。よって、プロセス完成度を予測した上で、第２の救済情報格納手段を複数の冗長メモリで共有する構成を採れば、歩留まり低下を来たすことはない。むしろ、チップ面積が削減されるため、１ウェハあたりの取れ数が増大するので、良品の取れ数を増加させることができる。したがって、本実施形態によると、冗長メモリの搭載数に比例して増加していた第２の救済情報格納手段の個数を大幅に削減することができ、良品数を増加させることができる。
【００２４】
なお、図１では、以下に説明するテスト回路３０、クロック制御部５およびそれらが入出力する信号線を含めて図示しているが、これらは本実施形態を説明するために記載したものであって、特に本発明の効果をもたらす必須の構成要素ではないことを付け加えておく。
【００２５】
テスト回路３０は、冗長メモリ１０１，１０２の検査を行う検査部３１と、不良セルを救済するための救済情報Ｓ３を出力する出力部３２とを備えている。検査部３１は検査外部信号群ＴＥを受け、テスター制御によって、アドレス信号、データ入出力信号および制御信号等からなる検査内部信号群Ｓ１を用いて冗長メモリ１０１，１０２に対して所望の検査を実施する。そして、パスかフェイルかを判定し、かつフェイルの場合に冗長救済が可能か否かの判定を行い、検査結果情報Ｓ２を出力部３２に出力する。救済不可の場合は救済不可信号ＳＴＡＴＵＳが出力される。出力部３２は、冗長救済が可能か否かの状態に応じて、救済情報Ｓ３を第１の救済情報格納手段２００に出力する。本実施形態では、救済情報Ｓ３を出力する場合は救済情報フラグＳ６を“Ｈ”状態にし、一方それ以外の場合は救済情報フラグＳ６を“Ｌ”状態にするものとする。第１の救済情報格納手段２００は、内部に有するシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘへのデータ入力を救済情報フラグＳ６を用いて制御できる。
【００２６】
また本実施形態では、テスト回路３０が冗長メモリ毎に検査を行い、かつ、その結果から出力部３２が冗長メモリ毎に救済情報フラグＳ６および救済情報Ｓ３を出力するものとする。なお、出力部３２が救済情報Ｓ３を第１の救済情報格納手段２００に出力する際、本実施形態ではパラレル転送する例を示しているが、シリアル転送してもかまわない。また本実施形態では、冗長メモリ１０１，１０２の動作およびテスト回路３０による冗長メモリ１０１，１０２の検査は、第１のクロックＣＫ１に従って実行され、一方、出力部３２からの救済情報Ｓ３の出力は、第２のクロックＣＫ２に従って実行されるものとする。
【００２７】
以下、図１および図２（ａ）を参照しながら、テストフェーズにおける動作を検査の流れに沿って説明する。
【００２８】
まず、検査段階１において、テスト回路３０が冗長メモリ１０１の検査を行い、フェイルと判定したとする。検査結果判定信号は“Ｈ”に遷移する。検査が終了後（検査終了信号が“Ｈ”状態に遷移した後）、検査部３１は冗長メモリ１０１が冗長救済可能であるかを否か判定する。救済可能であった場合は、出力部３２は救済情報フラグＳ６を“Ｈ”状態とし、クロックＣＫ２に同期して、救済情報Ｓ３を第１の救済情報格納手段２００のシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにパラレルに転送する。
【００２９】
次に、検査段階２において、テスト回路３０が冗長メモリ１０２の検査を行い、パスと判定した（フェイルが存在しなかった）とする。検査が終了後（検査終了信号が“Ｈ”状態に遷移した後）も検査結果判定信号は“Ｌ”を維持する。検査部３１は冗長メモリ１０２の救済可否判定をすることはなく、出力部３２の救済情報フラグＳ６は“Ｌ”状態のままであり、救済情報Ｓ３が第１の救済情報格納手段２００に転送されることはない。
【００３０】
テスト回路３０が対象とする全冗長メモリの検査段階が終了した後（本実施形態では検査段階２まで終了した後）、プログラム段階に移行する。すなわち図２（ａ）のプログラム段階に示すように、第１の救済情報格納手段２００において、シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘに格納されている救済情報Ｓ３を用いて、一定時間を要して電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘにプログラムする。
【００３１】
なおこのとき、多様な制御が半導体装置として考えられる。例えば、第２の救済情報格納手段４００を共有する複数の冗長メモリにおいて、フェイルかつ救済可能と判定された冗長メモリが２個以上あり、別々の救済情報を要する場合は、チップとして救済が不可能である。よって、このような場合には、プログラム動作を行わないようにする。
【００３２】
さて、一般に半導体装置は、電源投入後にリセット動作を行って回路内部のレジスタ群を初期化した後に、動作を開始する。しかしながら、本実施形態の冗長救済の構成においては、リセットによる初期化後に、さらに第１の救済情報格納手段の電気ヒューズ素子に記憶させておいた救済情報を、救済対象の冗長メモリと接続された第２の救済情報格納手段に転送する必要がある。
【００３３】
以下、図２（ｂ）を参照しながら、チップ実動作フェーズにおける救済情報の転送動作について説明する。本実施形態では上述の通り、冗長メモリ１０１を救済するための救済情報が第１の救済情報格納手段２００の電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘに記憶されている。電源投入後のリセット動作後に、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘに記憶されている救済情報は、同手段内のシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにセットされる。シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにセットされた救済情報は、クロックＣＫ２に同期して、第２の救済情報格納手段２００のシフトレジスタＬａ１，Ｌａ２，…，Ｌａｘに順次転送される。なお、救済情報の転送動作をチップ動作上安全に行うために、条件を設けてもよい。本実施形態では、転送制御信号ＣＮを用いて、条件を満たしている場合（“Ｈ”状態）に、クロックＣＫ２に同期して転送イネーブル信号Ｓ５を形成して、救済情報の転送動作が行なわれるものとしている。転送動作は、図２（ｂ）に示す転送サイクル（Ａ）の期間を必要とする。
【００３４】
以上のように本実施形態の構成によると、複数の冗長メモリで第２の救済情報格納手段を共有することによって、第２の救済情報格納手段の個数が削減されるため、第１の救済情報格納手段２００から救済情報を転送するための転送サイクルを少なくすることができる（本実施形態では、転送サイクル（Ａ）の１サイクルのみで良い）。これによって、電源投入後に行う救済情報の転送時間を短縮できるため、チップ動作開始までのオフセット時間を短くすることができる。
【００３５】
（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体装置の構成を示すブロック図である。また図４は本実施形態に係る半導体装置の冗長救済に関連する動作のうち、救済情報の転送動作を示すタイミングチャートである。
【００３６】
図３では、図１で説明した基本構成をベースとして、第２の救済情報格納手段とこれを共有する複数の冗長メモリとの組み合わせが、複数個（図では５個）設けられた構成を示している。すなわち、４００−１〜４００−５は第２の救済情報格納手段、１００は冗長メモリ１０１，１０２を含む冗長メモリ共有グループ、１１０は冗長メモリ１１１，１１２，１１３を含む冗長メモリ共有グループである。第２の救済情報格納手段４００−１は冗長メモリ１０１，１０２に共有されており、第２の救済情報格納手段４００−５は冗長メモリ１１１，１１２，１１３に共有されている。なお、第２の救済情報格納手段４００−２〜４００−４とこれらを共有する冗長メモリについては図示を省略している。
【００３７】
第２の救済情報格納手段４００−１〜４００−５はそれぞれ、救済情報を格納するためのシフトレジスタを有している。例えば第２の救済情報格納手段４００−１はシフトレジスタＬａ１，Ｌａ２，…，Ｌａｘを有し、第２の救済情報格納手段４００−５はシフトレジスタＬｂ１，Ｌｂ２，…，Ｌｂｘを有している。そして第２の救済情報格納手段４００−１〜４００−５は、救済情報が順次転送可能なように、第１の救済情報格納手段２００に直列に接続されている。そして、接続順に配置番号が付されている。これにより、第１の救済情報格納手段２００から第２の救済情報格納手段４００−１〜４００−５のそれぞれに、単一のクロックＣＫ２によって、簡易に救済情報を転送することができる。
【００３８】
さらに特徴的なことは、第１の救済情報格納手段２００、および第２の救済情報格納手段４００−１〜４００−５が各々有するシフトレジスタの個数が、一律ｍ個（ｍ＝ｘ）に設定されている点である。一般に、各冗長メモリが必要とする救済情報の個数は、その構成要素であるビット数、ワード数、カラム数によって決まる。よって、その救済情報を格納するために必要とされるシフトレジスタの個数は、おのずとまちまちとなる。しかしながら本実施形態では、第１の救済情報格納手段を起点とする救済情報の転送チェーンを構成する複数の第２の救済情報格納手段は、同一個数のシフトレジスタをそれぞれ有するように構成している。
【００３９】
以下、図４を参照しながら、チップ実動作フェーズにおける救済情報の転送動作について説明する。第１の実施形態で説明したとおり、電源投入後のリセット動作後に、第１の救済情報格納手段２００の電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘに記憶されている救済情報は、同手段内のシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにセットされる。その後、シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにセットされた救済情報は、転送制御信号ＣＮが“Ｈ”状態の場合に、クロックＣＫ２に同期して順次転送される。
【００４０】
ここで、以降の説明を容易にするために、１つのシフトレジスタに格納される情報を単に救済情報と呼び、任意の冗長メモリを救済するために必要となる複数の救済情報のかたまりを救済情報セットと呼ぶことにする。
【００４１】
本実施形態の特徴である、第２の救済情報格納手段が各々有するシフトレジスタの個数を同一にしたことによる効果を得るために、例えば次のような構成をとることがが好ましい。
【００４２】
すなわち、まず、第１の救済情報格納手段２００に記憶されている救済情報セットを第２の救済情報格納手段４００−１〜４００−５にそれぞれ転送するために要する、クロックＣＫ２のクロック数を、第２の救済情報格納手段４００−１〜４００−５が一律に有するシフトレジスタの個数（ｍ個）の整数倍に設定する。次に、第２の救済情報格納手段４００−１〜４００−５の順番Ｎを、例えば図４に示すように、最も近い第２の救済情報格納手段４００−１は１番＜０００１＞、最も遠い第２の救済情報格納手段４００−５は５番＜０１０１＞というように設定し、テスト回路３０、第１の救済情報格納手段２００等に格納する。これによって、配置Ｎ番目の第２の救済情報格納手段４００−Ｎに救済情報セットを転送するために要するクロックＣＫ２のクロック数は、ｍ×Ｎと容易化できる。
【００４３】
以上のように本実施形態の構成によると、第１の救済情報格納手段に直列に接続された複数の第２の救済情報格納手段のいずれかに救済情報セットを転送する場合において、第２の救済情報格納手段の配置順の情報を用いることによって、転送クロックのクロック数を簡単に設定することができる。これにより、救済情報を転送するための複雑な制御が不要になり、制御回路の省面積化が可能となる。
【産業上の利用可能性】
【００４４】
本発明では、冗長メモリを有する半導体装置において、救済情報格納手段の個数を削減できるとともに、救済情報の転送を効率良く実現できるので、例えば、多数のメモリを有する半導体装置の回路面積削減に有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体装置の冗長救済に関連する動作を示すタイミングチャートであり、（ａ）はテストフェーズ、（ｂ）はチップ実動作フェーズである。
【図３】本発明の第２の実施形態に係る半導体装置の構成を示すブロック図である。
【図４】本発明の第２の実施形態に係る半導体装置の冗長救済に関連する動作のうち、救済情報の転送動作を示すタイミングチャートである。
【符号の説明】
【００４６】
１０１，１０２，１１１，１１２，１１３ 冗長メモリ
２００ 第１の救済情報格納手段
４００，４００−１，４００−５ 第２の救済情報格納手段
Ｓ３，Ｓ４ 救済情報
Ｌ１１，Ｌ１２，…，Ｌ１ｘ，Ｌａ１，Ｌａ２，…，Ｌａｘ，Ｌｂ１，Ｌｂ２，…，Ｌｂｘ シフトレジスタ
Ｆ１１，Ｆ１２，…，Ｆ１ｘ 電気ヒューズ素子
【技術分野】
【０００１】
本発明は、いわゆる冗長メモリを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、メモリアレイ内に故障が存在した場合に救済することが可能な冗長救済機能付きメモリ（以下、単に「冗長メモリ」と記載する）に対して、救済情報を効率的に転送する手法が提案されている（例えば、特許文献１参照）。
【特許文献１】米国特許第６５５６４９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
システムＬＳＩの大規模化に伴い、チップ内に搭載される総メモリ容量やメモリ数が増加している。また半導体装置のプロセス歩留まりを向上させるために、冗長メモリが使用される比率が高くなっている。このため、冗長救済を行うための回路や配線の面積も多くなり、チップ面積に対するインパクトも大きくなっている。
【０００４】
これを回避するために、例えば特許文献１に示す従来技術では、各冗長メモリの内部にスキャンフリップフロップ等の救済情報の格納手段を設け、これらをデイジーチェーン接続し、それを冗長メモリの外に配置したヒューズボックスと接続している。そして、救済情報をヒューズボックスからシリアルに所定の冗長メモリに対して転送するようにしている。
【０００５】
しかしながら、この手法では、救済情報格納手段が冗長メモリの数だけ必要となるため、チップ全体でみると回路面積を増大させてしまうという問題がある。また、ヒューズボックスから冗長メモリに救済情報を転送する際の転送時間は、チェーンに存在するスキャンフリップフロップの個数に比例して長くなってしまう。さらには、各冗長メモリの救済情報を格納するためのスキャンフリップの個数は、各冗長メモリの構成に応じてまちまちであるため、ヒューズボックスから所定の冗長メモリに救済情報を転送するためのシフト動作の制御が複雑になるという問題もある。
【０００６】
前記の問題に鑑み、本発明は、冗長メモリを有する半導体装置において、装置面積を削減するとともに、救済情報の転送時間を短縮することを目的とする。さらに、救済情報の転送制御をより簡略化することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体装置として、複数のメモリセルを有し、かつ、不良の前記メモリセルである不良セルを救済するための機能を有する、独立で動作可能な複数の冗長メモリと、不良セルを有する前記冗長メモリを救済するための救済情報を記憶する第１の救済情報格納手段と、前記第１の救済情報格納手段から前記救済情報が転送され、転送された救済情報を格納する第２の救済情報格納手段とを備え、前記第２の救済情報格納手段は、前記冗長メモリの外部に配置されており、かつ、前記複数の冗長メモリに共有されており、前記複数の冗長メモリは、前記第２の救済情報格納手段が格納する救済情報を用いて、不良セルの救済処理を実行可能である。
【０００８】
本発明によると、第１の救済情報格納手段から救済情報が転送される第２の救済情報格納手段は、冗長メモリの外部に配置され、かつ、複数の冗長メモリに共有されている。このため、第２の救済情報格納手段の個数を大幅に削減することができ、たとえ冗長メモリの搭載数が増加した場合であっても、第２の救済情報格納手段の個数の増加を抑制することができ、装置回路を削減することが可能になる。また、第２の救済情報格納手段の個数が削減されるため、第１の救済情報格納手段から救済情報を転送するための転送サイクルを少なくすることができるので、電源投入後に行う救済情報の転送時間を短縮することができる。
【０００９】
そして、前記本発明の半導体装置において、前記第１および第２の救済情報格納手段は、それぞれ、救済情報を格納するためのシフトレジスタを有し、救済情報を前記シフトレジスタのシフト動作によって順次転送可能に構成されているのが好ましい。
【００１０】
さらに、前記複数の冗長メモリおよび前記第２の救済情報格納手段の組み合わせが、複数個、設けられており、複数の前記第２の救済情報格納手段は、救済情報が順次転送可能なように、前記第１の救済情報格納手段に直列に接続されているのが好ましい。
【００１１】
これにより、複数の第２の救済情報格納手段は、第１の救済情報格納手段に直列に接続されているので、第１の救済情報格納手段から、簡易に、救済情報を転送することが可能になる。
【００１２】
さらに、複数の前記第２の救済情報格納手段は、同一個数の前記シフトレジスタを、それぞれ有しているのが好ましい。
【００１３】
これにより、複数の第２の救済情報格納手段に救済情報をそれぞれ転送するためのクロック数の設定が容易になり、救済情報を転送するための複雑な制御が不要となる。
【００１４】
また、前記本発明の半導体装置において、前記複数の冗長メモリは、ビット構成またはワード構成が互いに異なるものであり、かつ、前記第２の救済情報格納手段が格納する救済情報の一部または全部を共有しているのが好ましい。
【００１５】
また、前記本発明の半導体装置において、前記第１の救済情報格納手段は、救済情報を記憶するための電気ヒューズ素子を有するのが好ましい。
【００１６】
また、前記本発明の半導体装置において、前記第１の救済情報格納手段は、救済情報を記憶するための不揮発性メモリ素子を有するのが好ましい。
【発明の効果】
【００１７】
本発明によると、冗長メモリの搭載数に比例して増加していた第２の救済情報格納手段の個数を大幅に削減することができ、良品数を増加させることができる。
【００１８】
また、電源投入後に行う救済情報の転送時間を短縮できるため、チップ動作開始までのオフセット時間を短くすることができる。さらには、救済情報を転送するための複雑な制御が不要であり、制御回路の省面積化ができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２０】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の構成を示すブロック図である。また図２は本実施形態に係る半導体装置の冗長救済に関連する動作を示すタイミングチャートであり、（ａ）はテストフェーズ、（ｂ）はチップ実動作フェーズを示す。
【００２１】
まず図１において、１０１，１０２は複数のメモリセルを有し、かつ、不良のメモリセル（不良セル）を救済するための機能を有する冗長メモリ、２００は不良セルを有する冗長メモリ１０１，１０２を救済するための救済情報を記憶する第１の救済情報格納手段、４００は第１の救済情報格納手段２００から救済情報が転送され、転送された救済情報を格納する第２の救済情報格納手段である。第２の救済情報格納手段４００は冗長メモリ１０１，１０２で共有されており、かつ、冗長メモリ１０１，１０２の外部に配置されている。そして冗長メモリ１０１，１０２は、第２の救済情報格納手段４００が格納する救済情報Ｓ４を用いて、不良セルの救済処理を実行可能である。なお、第２の救済情報格納手段４００は、３個以上の冗長メモリで共有しても同様の効果が得られるが、簡略化のために図示は省いている。１００は冗長メモリ１０１，１０２を含む冗長メモリグループである。なお、冗長メモリ１０１，１０２はビット構成またはワード構成が互いに異なっていてもよい。この場合、第２の救済情報格納手段４００が格納する救済情報Ｓ４の一部または全部を共有していればよい。
【００２２】
第１の救済情報格納手段２００は、シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘと、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘとを備えている。シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘに格納された救済情報は、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘのプログラム情報としてそれぞれ用いられる。すなわち、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘは救済情報を記憶する役割を果たす。なお、電気ヒューズ素子の代わりに、電源をオフした時でも救済情報を保持できる不揮発性メモリ素子を用いてもかまわない。また第２の救済情報格納手段４００は、救済情報を格納するためのシフトレジスタＬａ１，Ｌａ２，…，Ｌａｘを備えている。第１の救済情報格納手段２００が有するシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘ、および、第２の救済情報格納手段４００が有するシフトレジスタＬａ１，Ｌａ２，…，Ｌａｘは、それぞれ、データすなわち救済情報をそのシフト動作によって順次転送可能なように、シリアルに接続されている。
【００２３】
上述した構成によると、第２の救済情報格納手段が複数の冗長メモリに共有されているため、第２の救済情報格納手段の個数を削減でき、装置面積を削減できるという効果が得られる。昨今、システムＬＳＩの大規模化に伴って、冗長メモリの搭載数は増加傾向にある。これに対して、チップに搭載されている冗長メモリのうち、実際に冗長救済が実施される数は極めて少ない。よって、プロセス完成度を予測した上で、第２の救済情報格納手段を複数の冗長メモリで共有する構成を採れば、歩留まり低下を来たすことはない。むしろ、チップ面積が削減されるため、１ウェハあたりの取れ数が増大するので、良品の取れ数を増加させることができる。したがって、本実施形態によると、冗長メモリの搭載数に比例して増加していた第２の救済情報格納手段の個数を大幅に削減することができ、良品数を増加させることができる。
【００２４】
なお、図１では、以下に説明するテスト回路３０、クロック制御部５およびそれらが入出力する信号線を含めて図示しているが、これらは本実施形態を説明するために記載したものであって、特に本発明の効果をもたらす必須の構成要素ではないことを付け加えておく。
【００２５】
テスト回路３０は、冗長メモリ１０１，１０２の検査を行う検査部３１と、不良セルを救済するための救済情報Ｓ３を出力する出力部３２とを備えている。検査部３１は検査外部信号群ＴＥを受け、テスター制御によって、アドレス信号、データ入出力信号および制御信号等からなる検査内部信号群Ｓ１を用いて冗長メモリ１０１，１０２に対して所望の検査を実施する。そして、パスかフェイルかを判定し、かつフェイルの場合に冗長救済が可能か否かの判定を行い、検査結果情報Ｓ２を出力部３２に出力する。救済不可の場合は救済不可信号ＳＴＡＴＵＳが出力される。出力部３２は、冗長救済が可能か否かの状態に応じて、救済情報Ｓ３を第１の救済情報格納手段２００に出力する。本実施形態では、救済情報Ｓ３を出力する場合は救済情報フラグＳ６を“Ｈ”状態にし、一方それ以外の場合は救済情報フラグＳ６を“Ｌ”状態にするものとする。第１の救済情報格納手段２００は、内部に有するシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘへのデータ入力を救済情報フラグＳ６を用いて制御できる。
【００２６】
また本実施形態では、テスト回路３０が冗長メモリ毎に検査を行い、かつ、その結果から出力部３２が冗長メモリ毎に救済情報フラグＳ６および救済情報Ｓ３を出力するものとする。なお、出力部３２が救済情報Ｓ３を第１の救済情報格納手段２００に出力する際、本実施形態ではパラレル転送する例を示しているが、シリアル転送してもかまわない。また本実施形態では、冗長メモリ１０１，１０２の動作およびテスト回路３０による冗長メモリ１０１，１０２の検査は、第１のクロックＣＫ１に従って実行され、一方、出力部３２からの救済情報Ｓ３の出力は、第２のクロックＣＫ２に従って実行されるものとする。
【００２７】
以下、図１および図２（ａ）を参照しながら、テストフェーズにおける動作を検査の流れに沿って説明する。
【００２８】
まず、検査段階１において、テスト回路３０が冗長メモリ１０１の検査を行い、フェイルと判定したとする。検査結果判定信号は“Ｈ”に遷移する。検査が終了後（検査終了信号が“Ｈ”状態に遷移した後）、検査部３１は冗長メモリ１０１が冗長救済可能であるかを否か判定する。救済可能であった場合は、出力部３２は救済情報フラグＳ６を“Ｈ”状態とし、クロックＣＫ２に同期して、救済情報Ｓ３を第１の救済情報格納手段２００のシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにパラレルに転送する。
【００２９】
次に、検査段階２において、テスト回路３０が冗長メモリ１０２の検査を行い、パスと判定した（フェイルが存在しなかった）とする。検査が終了後（検査終了信号が“Ｈ”状態に遷移した後）も検査結果判定信号は“Ｌ”を維持する。検査部３１は冗長メモリ１０２の救済可否判定をすることはなく、出力部３２の救済情報フラグＳ６は“Ｌ”状態のままであり、救済情報Ｓ３が第１の救済情報格納手段２００に転送されることはない。
【００３０】
テスト回路３０が対象とする全冗長メモリの検査段階が終了した後（本実施形態では検査段階２まで終了した後）、プログラム段階に移行する。すなわち図２（ａ）のプログラム段階に示すように、第１の救済情報格納手段２００において、シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘに格納されている救済情報Ｓ３を用いて、一定時間を要して電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘにプログラムする。
【００３１】
なおこのとき、多様な制御が半導体装置として考えられる。例えば、第２の救済情報格納手段４００を共有する複数の冗長メモリにおいて、フェイルかつ救済可能と判定された冗長メモリが２個以上あり、別々の救済情報を要する場合は、チップとして救済が不可能である。よって、このような場合には、プログラム動作を行わないようにする。
【００３２】
さて、一般に半導体装置は、電源投入後にリセット動作を行って回路内部のレジスタ群を初期化した後に、動作を開始する。しかしながら、本実施形態の冗長救済の構成においては、リセットによる初期化後に、さらに第１の救済情報格納手段の電気ヒューズ素子に記憶させておいた救済情報を、救済対象の冗長メモリと接続された第２の救済情報格納手段に転送する必要がある。
【００３３】
以下、図２（ｂ）を参照しながら、チップ実動作フェーズにおける救済情報の転送動作について説明する。本実施形態では上述の通り、冗長メモリ１０１を救済するための救済情報が第１の救済情報格納手段２００の電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘに記憶されている。電源投入後のリセット動作後に、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘに記憶されている救済情報は、同手段内のシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにセットされる。シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにセットされた救済情報は、クロックＣＫ２に同期して、第２の救済情報格納手段２００のシフトレジスタＬａ１，Ｌａ２，…，Ｌａｘに順次転送される。なお、救済情報の転送動作をチップ動作上安全に行うために、条件を設けてもよい。本実施形態では、転送制御信号ＣＮを用いて、条件を満たしている場合（“Ｈ”状態）に、クロックＣＫ２に同期して転送イネーブル信号Ｓ５を形成して、救済情報の転送動作が行なわれるものとしている。転送動作は、図２（ｂ）に示す転送サイクル（Ａ）の期間を必要とする。
【００３４】
以上のように本実施形態の構成によると、複数の冗長メモリで第２の救済情報格納手段を共有することによって、第２の救済情報格納手段の個数が削減されるため、第１の救済情報格納手段２００から救済情報を転送するための転送サイクルを少なくすることができる（本実施形態では、転送サイクル（Ａ）の１サイクルのみで良い）。これによって、電源投入後に行う救済情報の転送時間を短縮できるため、チップ動作開始までのオフセット時間を短くすることができる。
【００３５】
（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体装置の構成を示すブロック図である。また図４は本実施形態に係る半導体装置の冗長救済に関連する動作のうち、救済情報の転送動作を示すタイミングチャートである。
【００３６】
図３では、図１で説明した基本構成をベースとして、第２の救済情報格納手段とこれを共有する複数の冗長メモリとの組み合わせが、複数個（図では５個）設けられた構成を示している。すなわち、４００−１〜４００−５は第２の救済情報格納手段、１００は冗長メモリ１０１，１０２を含む冗長メモリ共有グループ、１１０は冗長メモリ１１１，１１２，１１３を含む冗長メモリ共有グループである。第２の救済情報格納手段４００−１は冗長メモリ１０１，１０２に共有されており、第２の救済情報格納手段４００−５は冗長メモリ１１１，１１２，１１３に共有されている。なお、第２の救済情報格納手段４００−２〜４００−４とこれらを共有する冗長メモリについては図示を省略している。
【００３７】
第２の救済情報格納手段４００−１〜４００−５はそれぞれ、救済情報を格納するためのシフトレジスタを有している。例えば第２の救済情報格納手段４００−１はシフトレジスタＬａ１，Ｌａ２，…，Ｌａｘを有し、第２の救済情報格納手段４００−５はシフトレジスタＬｂ１，Ｌｂ２，…，Ｌｂｘを有している。そして第２の救済情報格納手段４００−１〜４００−５は、救済情報が順次転送可能なように、第１の救済情報格納手段２００に直列に接続されている。そして、接続順に配置番号が付されている。これにより、第１の救済情報格納手段２００から第２の救済情報格納手段４００−１〜４００−５のそれぞれに、単一のクロックＣＫ２によって、簡易に救済情報を転送することができる。
【００３８】
さらに特徴的なことは、第１の救済情報格納手段２００、および第２の救済情報格納手段４００−１〜４００−５が各々有するシフトレジスタの個数が、一律ｍ個（ｍ＝ｘ）に設定されている点である。一般に、各冗長メモリが必要とする救済情報の個数は、その構成要素であるビット数、ワード数、カラム数によって決まる。よって、その救済情報を格納するために必要とされるシフトレジスタの個数は、おのずとまちまちとなる。しかしながら本実施形態では、第１の救済情報格納手段を起点とする救済情報の転送チェーンを構成する複数の第２の救済情報格納手段は、同一個数のシフトレジスタをそれぞれ有するように構成している。
【００３９】
以下、図４を参照しながら、チップ実動作フェーズにおける救済情報の転送動作について説明する。第１の実施形態で説明したとおり、電源投入後のリセット動作後に、第１の救済情報格納手段２００の電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘに記憶されている救済情報は、同手段内のシフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにセットされる。その後、シフトレジスタＬ１１，Ｌ１２，…，Ｌ１ｘにセットされた救済情報は、転送制御信号ＣＮが“Ｈ”状態の場合に、クロックＣＫ２に同期して順次転送される。
【００４０】
ここで、以降の説明を容易にするために、１つのシフトレジスタに格納される情報を単に救済情報と呼び、任意の冗長メモリを救済するために必要となる複数の救済情報のかたまりを救済情報セットと呼ぶことにする。
【００４１】
本実施形態の特徴である、第２の救済情報格納手段が各々有するシフトレジスタの個数を同一にしたことによる効果を得るために、例えば次のような構成をとることがが好ましい。
【００４２】
すなわち、まず、第１の救済情報格納手段２００に記憶されている救済情報セットを第２の救済情報格納手段４００−１〜４００−５にそれぞれ転送するために要する、クロックＣＫ２のクロック数を、第２の救済情報格納手段４００−１〜４００−５が一律に有するシフトレジスタの個数（ｍ個）の整数倍に設定する。次に、第２の救済情報格納手段４００−１〜４００−５の順番Ｎを、例えば図４に示すように、最も近い第２の救済情報格納手段４００−１は１番＜０００１＞、最も遠い第２の救済情報格納手段４００−５は５番＜０１０１＞というように設定し、テスト回路３０、第１の救済情報格納手段２００等に格納する。これによって、配置Ｎ番目の第２の救済情報格納手段４００−Ｎに救済情報セットを転送するために要するクロックＣＫ２のクロック数は、ｍ×Ｎと容易化できる。
【００４３】
以上のように本実施形態の構成によると、第１の救済情報格納手段に直列に接続された複数の第２の救済情報格納手段のいずれかに救済情報セットを転送する場合において、第２の救済情報格納手段の配置順の情報を用いることによって、転送クロックのクロック数を簡単に設定することができる。これにより、救済情報を転送するための複雑な制御が不要になり、制御回路の省面積化が可能となる。
【産業上の利用可能性】
【００４４】
本発明では、冗長メモリを有する半導体装置において、救済情報格納手段の個数を削減できるとともに、救済情報の転送を効率良く実現できるので、例えば、多数のメモリを有する半導体装置の回路面積削減に有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体装置の冗長救済に関連する動作を示すタイミングチャートであり、（ａ）はテストフェーズ、（ｂ）はチップ実動作フェーズである。
【図３】本発明の第２の実施形態に係る半導体装置の構成を示すブロック図である。
【図４】本発明の第２の実施形態に係る半導体装置の冗長救済に関連する動作のうち、救済情報の転送動作を示すタイミングチャートである。
【符号の説明】
【００４６】
１０１，１０２，１１１，１１２，１１３ 冗長メモリ
２００ 第１の救済情報格納手段
４００，４００−１，４００−５ 第２の救済情報格納手段
Ｓ３，Ｓ４ 救済情報
Ｌ１１，Ｌ１２，…，Ｌ１ｘ，Ｌａ１，Ｌａ２，…，Ｌａｘ，Ｌｂ１，Ｌｂ２，…，Ｌｂｘ シフトレジスタ
Ｆ１１，Ｆ１２，…，Ｆ１ｘ 電気ヒューズ素子
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、かつ、不良の前記メモリセルである不良セルを救済するための機能を有する、独立で動作可能な複数の冗長メモリと、
不良セルを有する前記冗長メモリを救済するための救済情報を記憶する第１の救済情報格納手段と、
前記第１の救済情報格納手段から前記救済情報が転送され、転送された救済情報を格納する第２の救済情報格納手段とを備え、
前記第２の救済情報格納手段は、前記冗長メモリの外部に配置されており、かつ、前記複数の冗長メモリに共有されており、
前記複数の冗長メモリは、前記第２の救済情報格納手段が格納する救済情報を用いて、不良セルの救済処理を実行可能である
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１および第２の救済情報格納手段は、それぞれ、救済情報を格納するためのシフトレジスタを有し、救済情報を前記シフトレジスタのシフト動作によって順次転送可能に構成されている
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記複数の冗長メモリおよび前記第２の救済情報格納手段の組み合わせが、複数個、設けられており、
複数の前記第２の救済情報格納手段は、救済情報が順次転送可能なように、前記第１の救済情報格納手段に直列に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項３において、
複数の前記第２の救済情報格納手段は、同一個数の前記シフトレジスタを、それぞれ有している
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記複数の冗長メモリは、ビット構成またはワード構成が互いに異なるものであり、かつ、前記第２の救済情報格納手段が格納する救済情報の一部または全部を共有している
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１の救済情報格納手段は、救済情報を記憶するための電気ヒューズ素子を有する
ことを特徴とする半導体装置。
【請求項７】
請求項１において、
前記第１の救済情報格納手段は、救済情報を記憶するための不揮発性メモリ素子を有する
ことを特徴とする半導体装置。
【請求項１】
複数のメモリセルを有し、かつ、不良の前記メモリセルである不良セルを救済するための機能を有する、独立で動作可能な複数の冗長メモリと、
不良セルを有する前記冗長メモリを救済するための救済情報を記憶する第１の救済情報格納手段と、
前記第１の救済情報格納手段から前記救済情報が転送され、転送された救済情報を格納する第２の救済情報格納手段とを備え、
前記第２の救済情報格納手段は、前記冗長メモリの外部に配置されており、かつ、前記複数の冗長メモリに共有されており、
前記複数の冗長メモリは、前記第２の救済情報格納手段が格納する救済情報を用いて、不良セルの救済処理を実行可能である
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１および第２の救済情報格納手段は、それぞれ、救済情報を格納するためのシフトレジスタを有し、救済情報を前記シフトレジスタのシフト動作によって順次転送可能に構成されている
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記複数の冗長メモリおよび前記第２の救済情報格納手段の組み合わせが、複数個、設けられており、
複数の前記第２の救済情報格納手段は、救済情報が順次転送可能なように、前記第１の救済情報格納手段に直列に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項３において、
複数の前記第２の救済情報格納手段は、同一個数の前記シフトレジスタを、それぞれ有している
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記複数の冗長メモリは、ビット構成またはワード構成が互いに異なるものであり、かつ、前記第２の救済情報格納手段が格納する救済情報の一部または全部を共有している
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１の救済情報格納手段は、救済情報を記憶するための電気ヒューズ素子を有する
ことを特徴とする半導体装置。
【請求項７】
請求項１において、
前記第１の救済情報格納手段は、救済情報を記憶するための不揮発性メモリ素子を有する
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−９９１８６（Ｐ２００９−９９１８６Ａ）
【公開日】平成２１年５月７日（２００９．５．７）
【国際特許分類】
【出願番号】特願２００７−２６８８７０（Ｐ２００７−２６８８７０）
【出願日】平成１９年１０月１６日（２００７．１０．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年５月７日（２００９．５．７）
【国際特許分類】
【出願日】平成１９年１０月１６日（２００７．１０．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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