半導体装置
【課題】ドリフト領域での空洞の発生が抑制された半導体装置を提供する。
【解決手段】第１導電型の半導体基板１０と、半導体基板１０の第１の主面１０１と平行に行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して半導体基板１０内に形成された複数のストライプ状の溝に、それぞれ埋め込まれた第２導電型の複数の半導体領域２１、３１〜３ｎとを備え、半導体基板１０と半導体領域２１、３１〜３ｎによりそれぞれ形成される複数のｐｎ接合から第１の主面１０１と平行な方向に延びる空乏層が互いに接することによって半導体基板１０と半導体領域２１、３１〜３ｎが空乏化される。
【解決手段】第１導電型の半導体基板１０と、半導体基板１０の第１の主面１０１と平行に行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して半導体基板１０内に形成された複数のストライプ状の溝に、それぞれ埋め込まれた第２導電型の複数の半導体領域２１、３１〜３ｎとを備え、半導体基板１０と半導体領域２１、３１〜３ｎによりそれぞれ形成される複数のｐｎ接合から第１の主面１０１と平行な方向に延びる空乏層が互いに接することによって半導体基板１０と半導体領域２１、３１〜３ｎが空乏化される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低オン抵抗と高耐圧が要求される半導体装置に関する。
【背景技術】
【０００２】
低オン抵抗と高耐圧が要求される電力用半導体装置として、半導体基板の両主面に電極がそれぞれ配置された縦型半導体装置が使用されている。例えば、縦型のパワーＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）では、半導体基板の両主面にそれぞれ形成されたソース領域とドレイン領域に挟まれたドリフト領域を電流が流れる。パワーＭＯＳＦＥＴのオン時にはドリフト領域は電流経路となり、オフ時にはドリフト領域は空乏化して耐圧を高める。
【０００３】
パワーＭＯＳＦＥＴのオン抵抗を下げるには、ドリフト領域の不純物濃度を高くしてドリフト領域の電気抵抗を下げることが有効である。しかし、ドリフト領域の不純物濃度を高くすると、空乏層の延びが不十分になって耐圧が低下する。つまり、高耐圧と低オン抵抗の間にはトレードオフの関係がある。
【０００４】
このため、スーパージャンクション構造のドリフト領域を有するパワーＭＯＳＦＥＴが提案されている（例えば、特許文献１参照。）。スーパージャンクション構造のドリフト領域は、柱状のｐ型半導体領域と柱状のｎ型半導体領域を半導体基板の主面に沿って交互に配置した構造である。これらのｐ型半導体領域とｎ型半導体領域により形成されるｐｎ接合から延びる空乏層によりドリフト領域は空乏化され、パワーＭＯＳＦＥＴの耐圧が保持される。したがって、低オン抵抗のために不純物濃度を高くすることにより空乏層の延びが小さくなっても、柱状のｐ型半導体領域とｎ型半導体領域の幅を狭くすることにより、ドリフト領域を完全に空乏化できる。これにより、パワーＭＯＳＦＥＴの低オン抵抗と高耐圧を実現できる。
【特許文献１】特開２００２−８３９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のスーパージャンクション構造のドリフト領域を実現するために、半導体基板にディープトレンチを形成し、このディープトレンチを半導体基板と異なる導電型のエピタキシャル層で埋め込む方法が採用される。ここで「ディープトレンチ」は、深さが数十μｍ、例えば２０μｍ〜１００μｍ程度の溝である。しかしながら、ディープトレンチ内において側面からの距離が他の領域と異なる領域がある場合に、エピタキシャル層によるディープトレンチの埋め込みが均一に行われずに、ディープトレンチ内の側面からの距離が大きい領域で空洞が形成される場合がある。ドリフト領域に発生した空洞に起因して、半導体装置の耐圧低下やリーク電流の増大等による品質劣化が生じるという問題があった。
【０００６】
上記問題点を鑑み、本発明は、ドリフト領域での空洞の発生が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（イ）第１導電型の半導体基板と、（ロ）半導体基板の第１の主面と平行に行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して半導体基板内に形成された複数のストライプ状の溝に、それぞれ埋め込まれた第２導電型の複数の半導体領域とを備え、半導体基板と複数の半導体領域によりそれぞれ形成される複数のｐｎ接合から第１の主面と平行な方向に延びる空乏層が互いに接することによって半導体基板と複数の半導体領域が空乏化される半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ドリフト領域に空洞が形成されない半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の実施の形態に係る半導体装置は、図１に示すように、第１導電型の半導体基板１０と、半導体基板１０の第１の主面１０１と平行に行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して半導体基板１０内に形成された複数のストライプ状の溝に、それぞれ埋め込まれた第２導電型の複数の半導体領域２１、３１〜３ｎとを備え（ｎ：２以上の整数）、半導体基板１０と半導体領域２１、３１〜３ｎによりそれぞれ形成される複数のｐｎ接合から第１の主面１０１と平行な方向に延びる空乏層が互いに接することによって半導体基板１０と半導体領域２１、３１〜３ｎが空乏化される。なお、図１には行方向に延伸する第２導電型の半導体領域が半導体領域２１のみである例を示したが、行方向に延伸するストライプ状の第２導電型の半導体領域が複数であってもよい。
【００１２】
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、半導体基板１０がｎ型半導体であり、半導体領域２１、３１〜３ｎがｐ型半導体である場合について例示的に説明する。ただし、半導体基板１０がｐ型半導体であり、半導体領域２１、３１〜３ｎがｎ型半導体であってもよい。
【００１３】
図１に示すように、行方向に並列配置され列方向に延伸する半導体領域３１〜３ｎの互いの間隔は距離ｄで一定である。また、半導体領域３１〜３ｎの各端部と行方向に延伸する半導体領域２１との間隔も距離ｄで一定である。更に、延伸する方向に垂直な方向の幅ｗは、半導体領域２１、３１〜３ｎで同一である。例えば、半導体領域２１、３１〜３ｎの幅ｗは３〜５μｍであり、距離ｄは１０μｍ以下、例えばｄ＝１μｍである。
【００１４】
図２に、半導体領域３１の延伸する方向と垂直な方向（行方向）に沿った、半導体領域３１及び半導体領域３１周辺の半導体基板１０の断面構造を示す。図２に示すように、半導体領域３１の形状は柱状である。図２は半導体領域３１周辺の断面構造を示すが、他の半導体領域２１、３２〜３ｎ周辺の断面構造も半導体領域３１の場合と同様である。つまり、半導体領域２１、３１〜３ｎの形状は柱状であり、半導体領域２１、３１〜３ｎに挟まれた半導体基板１０の領域の形状は柱状である。ｐ型半導体の半導体領域２１、３１〜３ｎと、半導体領域２１、３１〜３ｎ間のｎ型半導体の半導体基板１０とが、第１の主面１０１と平行な方向に交互に配置されて、スーパージャンクション構造を形成する。
【００１５】
図１では図示を省略したが、図２に示すように、半導体基板１０の第１の主面１０１近傍にソース領域４１及びベース領域４３が形成され、半導体基板１０の第２の主面１０２上にドレイン領域４２が形成されている。つまり、図２に示した半導体装置は、半導体領域２１、３１〜３ｎと半導体領域２１、３１〜３ｎ間の半導体基板１０とをドリフト領域１００とする縦型のパワーＭＯＳＦＥＴである。図２に示したパワーＭＯＳＦＥＴのオフ時には、半導体基板１０と半導体領域２１、３１〜３ｎにより形成されるｐｎ接合から延びる空乏層によって半導体領域２１、３１〜３ｎ、及び半導体領域２１、３１〜３ｎ間の半導体基板１０が完全に空乏化され、パワーＭＯＳＦＥＴの耐圧が保持される。
【００１６】
図２に示すように、周辺部４３５が第１の主面１０１に面するｐ型のベース領域４３は半導体領域３１の上方に配置され、第１の主面１０１と平行な行方向の幅は、ベース領域４３の方が半導体領域３１より広い。ベース領域４３の周辺部４３５と中央部との間に、第１の主面１０１に面する２つのｎ+型のソース領域４１がそれぞれ形成されている。また、ソース領域４１間にｐ+型のコンタクト領域４５が第１の主面１０１に面して形成されている。
【００１７】
ベース領域４３の周辺において第１の主面１０１上にゲート絶縁膜５１が配置され、ゲート絶縁膜５１上にゲート電極層４３０が配置されている。ベース領域４３の周辺部４３５は、チャネル領域として機能する。ゲート電極層４３０を覆うように層間絶縁膜５２が配置され、層間絶縁膜５２上にソース電極層４１０が配置されている。ソース電極層４１０は、層間絶縁膜５２の開口部において第１の主面１０１と接し、ソース領域４１及びコンタクト領域４５と接続する。図２に示すように、ソース電極層４１０は、第１の主面１０１でソース領域４１及びコンタクト領域４５に接続する。
【００１８】
半導体基板１０及び半導体領域２１、３１〜３ｎは、第２の主面１０２でｎ+型のドレイン領域４２に接する。第２の主面１０２と接する主面と対向するドレイン領域４２の主面上に、ドレイン電極層４２０が配置されている。
【００１９】
以下に、図２に示したパワーＭＯＳＦＥＴの動作を説明する。ここで、ドレイン領域４２にはドレイン電極層４２０を介して所定の正電圧が印加され、ソース領域４１及びベース領域４３は接地されているとする。
【００２０】
パワーＭＯＳＦＥＴをオンさせる場合、ゲート電極層４３０を介して所定の正電圧をベース領域４３に印加する。その結果、ベース領域４３の周辺部４３５に、ｎ型反転層のチャネル領域が形成される。この反転層を経由して、ソース領域４１からキャリア（電子）がドリフト領域１００を構成するｎ型の半導体基板１０に注入される。そして、ドリフト領域１００を通過したキャリアがドレイン領域４２に到達する。これにより、ソース領域４１とドレイン領域４２間に主電流（ドレイン電流）が流れる。
【００２１】
パワーＭＯＳＦＥＴをオフさせる場合は、ソース領域４１の電位より低くなるようにゲート電極層４３０の電位を設定する。これにより、周辺部４３５に形成されたチャネル領域が消滅し、ソース領域４１からドリフト領域１００へのキャリアの注入が停止する。このため、ソース領域４１とドレイン領域４２間には電流が流れない。半導体領域２１、３１〜３ｎはベース領域４３及びソース領域４１を介してソース電極層４１０と電気的に接続されているため、逆バイアス電圧を大きくすると、半導体基板１０と半導体領域２１、３１〜３ｎにより形成されるｐｎ接合から第１の主面１０１と平行な方向に空乏層が延びる。この空乏層によりドリフト領域１００が完全に空乏化され、パワーＭＯＳＦＥＴの耐圧が保持される。
【００２２】
ドリフト領域１００を完全に空乏化するために、半導体領域２１、３１〜３ｎは一定の間隔で互いに離間して配置され、且つ半導体領域２１、３１〜３ｎと半導体領域２１、３１〜３ｎ間に配置された半導体基板１０の幅を同一にする。半導体領域２１、３１〜３３間の距離がチップ内において一定ではない場合は、チップ内の領域に耐圧のばらつきが生じる。距離ｄは、半導体基板１０と半導体領域２１、３１〜３ｎとによって形成されるｐｎ接合から延びる空乏層の幅を考慮して設定される。
【００２３】
半導体領域２１、３１〜３ｎは、半導体基板１０の第１の主面１０１から基板厚み方向に形成した溝をエピタキシャル成長させた半導体膜で埋め込むことにより形成される。図１に示したように、半導体領域２１、３１〜３ｎはストライプ状であり、かつ互いに離間して配置される。つまり、第１の主面１０１の法線方向から見た形状が図３（ａ）に示すようなＴ字型や図３（ｂ）に示すようなＬ字型である半導体領域３００は、半導体基板１０に形成されない。
【００２４】
従来、特にチップ周辺領域では、第１の主面１０１上に形成される開口部の形状がＴ字型やＬ字型であるように、スーパージャンクション構造を構成する半導体領域が配置される場合があった。開口部をＴ字型やＬ字型にした溝では、交差部や角度がつけられた領域において、側面からの距離が他の領域より大きくなる。
【００２５】
例えば、図３（ａ）に破線で囲んで示した交差領域Ａや、図３（ｂ）に破線で囲んで示した曲がり領域Ｂでは、他の領域に比べて一方の側面からの距離が大きくなる。エピタキシャル成長させた半導体膜で溝を埋め込んで半導体領域３００を形成する場合は、溝の側面から半導体膜が成長する。このため、一方の側面からの距離が大きい交差領域Ａや曲がり領域Ｂでは半導体領域３００に空洞が形成されることが多い。図３（ａ）及び図３（ｂ）のIVＡ−IVＡ方向に沿った断面図を図４（ａ）に、図３（ａ）及び図３（ｂ）のIVＢ−IVＢ方向に沿った断面図を図４（ｂ）に、それぞれ示す。溝の両側の側面から成長する半導体膜で溝が埋め込まれる図４（ａ）に示した領域では半導体領域３００内に空洞ができないが、溝の一方の側面のみから半導体膜が成長する図４（ｂ）に示した交差領域Ａや曲がり領域Ｂでは、半導体領域３００内に空洞Ｃが形成されやすい。
【００２６】
また、図５に示すように、半導体領域２１、３１〜３ｎを形成する溝を、その開口部が曲線であるように形成した場合は、溝の側面の結晶面が一様ではなくなる。このため、エピタキシャル成長させた半導体膜で溝内を埋め込む際に、溝側面の結晶面の変化に依存してエピタキシャル成長レートが不均一になり、半導体領域３００に図６に示すような空洞Ｃが形成されやすい。図６は、図５のVI−VI方向に沿った断面図である。
【００２７】
一方、図１に示した半導体装置では、半導体領域２１、３１〜３ｎが形成される溝は直線であり、且つ互いに離間して形成されるために交差領域や曲がり領域が存在しない。このため、溝の幅ｗを常に一定にでき、且つ溝側面に現れる結晶面は常に同一である。このため、溝内をエピタキシャル成長による半導体膜で埋め込んで形成される半導体領域２１、３１〜３ｎには空洞が生じない。つまり、本発明の実施の形態に係る半導体装置によれば、行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して第１導電型の半導体基板１０内に形成された第２導電型のストライプ状の半導体領域２１、３１〜３ｎを有することにより、ドリフト領域１００での空洞の発生が抑制された半導体装置を提供することができる。
【００２８】
図１には、行方向に並列配置されたストライプ状の半導体領域３１〜３ｎの例を示した。互いに離間した複数のストライプ状の半導体領域によりドリフト領域１００が形成されるのであれば、半導体領域の配置例は図１に示した配置に限らない。例えば図７に示すように、列方向に延伸し、且つ行方向に並列配置されたストライプ状の半導体領域３１〜３３と、行方向に延伸し、且つ列方向に並列配置されたストライプ状の半導体領域２１〜２３によって、ドリフト領域１００を形成してもよい。図７に示した半導体装置では、図１に示した半導体装置と同様に、半導体領域２１〜２３、３１〜３３の幅ｗは一定であり、半導体領域２１〜２３、３１〜３３間の距離ｄは一定である。
【００２９】
図８〜図１１を用いて、本発明の実施の形態に係る半導体装置の製造方法を説明する。図８〜図１１は、図２と同様に図１のＩＩ−ＩＩ方向に沿った断面図である。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３０】
（イ）例えばｎ型の不純物濃度が１×１０19ｃｍ-3以上のｎ+型半導体膜であるドレイン領域４２の全面に、ｎ型の不純物濃度が１×１０12〜１×１０13ｃｍ-3程度のｎ型半導体膜をエピタキシャル成長法により成長させて、半導体基板１０を形成する。その後、フォトリソグラフィ技術等を用いて、図８に示すように、第１の主面１０１から第２の主面１０２まで基板厚さ方向に半導体基板１０を選択的にエッチングして、半導体領域３１が形成される溝３１０を形成する。溝３１０の深さは例えば２５μｍ程度である。このとき、図示を省略するが、半導体領域２１、３２〜３ｎがそれぞれ形成される複数のストライプ状の溝が、行方向又は列方向にそれぞれ延伸し、且つ互いに離間して半導体基板１０内に形成される。
【００３１】
（ロ）次に、ｐ型の不純物濃度が１×１０13〜１×１０14ｃｍ-3程度の半導体膜（シリコン膜）で溝３１０を埋め込んで、半導体領域３１を形成する。半導体領域３１は、例えばシランガスと塩素系ガスとの混合ガスを用いて、溝３１０の側面からエピタキシャル成長させた半導体膜により溝３１０を埋め込んで形成される。このとき、図示を省略するが、半導体領域２１、３２〜３ｎも半導体領域３１と同様に形成される。その後、化学的機械的研磨（ＣＭＰ）法により第１の主面１０１を平坦化し、図９に示す断面形状を得る。
【００３２】
（ハ）フォトリソグラフィ技術により形成されるフォトレジスト膜６０１をマスクにして半導体基板１０及び半導体領域２１、３１〜３ｎの上部の一部にイオンを選択的に注入し、図１０に示すようにｐ型のベース領域４３を形成する。
【００３３】
（ニ）フォトレジスト膜６０１を除去した後、酸化性の高温の雰囲気下で、ゲート絶縁膜５１となるシリコン酸化膜を半導体基板１０及びベース領域４３の全面に形成する。このシリコン酸化膜上に、ゲート電極層４３０となる電極層を形成する。電極層には、例えば化学気相成長（ＣＶＤ）法等によって形成されるポリシリコン膜が採用可能である。電極層及びシリコン酸化膜をパターニングしてベース領域４３の一部を露出させ、図１１に示すようにゲート電極層４３０及びゲート絶縁膜５１を形成する。
【００３４】
（ホ）その後、公知の方法等を用いて、ソース領域４１、コンタクト領域４５、層間絶縁膜５２、ソース電極層４１０、ドレイン電極層４２０を形成し、図２に示した半導体装置が完成する。
【００３５】
上記のような本発明の実施の形態に係る半導体装置の製造方法によれば、行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して第１導電型の半導体基板１０内に形成された第２導電型の複数のストライプ状の半導体領域２１、３１〜３ｎが形成される。これにより、ドリフト領域１００での空洞の発生が抑制された半導体装置を提供することができる。
【００３６】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３７】
既に述べた実施の形態の説明においてはパワーＭＯＳＦＥＴの例を示したが、他の縦型半導体装置、例えば半導体基板１０の第１の主面１０１上と第２の主面１０２上にアノード電極とカソード電極をそれぞれ配置した電力用ダイオードに本発明を適用することができる。
【００３８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態に係る半導体装置の構成を示す模式的な上面図である。
【図２】図１のＩＩ−ＩＩ方向に沿った断面図である。
【図３】図３（ａ）はＴ字型形状を含む半導体領域の上面図であり、図３（ｂ）はＬ字型形状を含む半導体領域の上面図である。
【図４】図４（ａ）は、図３（ａ）及び図３（ｂ）のIVＡ−IVＡ方向に沿った断面図であり、図４（ｂ）は、図３（ａ）及び図３（ｂ）のIVＢ−IVＢ方向に沿った断面図である。
【図５】曲線形状の半導体領域を示す上面図である。
【図６】図５のVI−VI方向に沿った断面図である。
【図７】本発明の実施の形態に係る半導体装置の他の構成を示す模式的な上面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図９】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図１１】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【符号の説明】
【００４０】
Ｃ…空洞
１０…半導体基板
２１〜２３…半導体領域
３１〜３ｎ…半導体領域
４１…ソース領域
４２…ドレイン領域
４３…ベース領域
４５…コンタクト領域
５１…ゲート絶縁膜
５２…層間絶縁膜
１００…ドリフト領域
１０１…第１の主面
１０２…第２の主面
３００…半導体領域
３１０…溝
４１０…ソース電極層
４２０…ドレイン電極層
４３０…ゲート電極層
４３５…周辺部
【技術分野】
【０００１】
本発明は、低オン抵抗と高耐圧が要求される半導体装置に関する。
【背景技術】
【０００２】
低オン抵抗と高耐圧が要求される電力用半導体装置として、半導体基板の両主面に電極がそれぞれ配置された縦型半導体装置が使用されている。例えば、縦型のパワーＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）では、半導体基板の両主面にそれぞれ形成されたソース領域とドレイン領域に挟まれたドリフト領域を電流が流れる。パワーＭＯＳＦＥＴのオン時にはドリフト領域は電流経路となり、オフ時にはドリフト領域は空乏化して耐圧を高める。
【０００３】
パワーＭＯＳＦＥＴのオン抵抗を下げるには、ドリフト領域の不純物濃度を高くしてドリフト領域の電気抵抗を下げることが有効である。しかし、ドリフト領域の不純物濃度を高くすると、空乏層の延びが不十分になって耐圧が低下する。つまり、高耐圧と低オン抵抗の間にはトレードオフの関係がある。
【０００４】
このため、スーパージャンクション構造のドリフト領域を有するパワーＭＯＳＦＥＴが提案されている（例えば、特許文献１参照。）。スーパージャンクション構造のドリフト領域は、柱状のｐ型半導体領域と柱状のｎ型半導体領域を半導体基板の主面に沿って交互に配置した構造である。これらのｐ型半導体領域とｎ型半導体領域により形成されるｐｎ接合から延びる空乏層によりドリフト領域は空乏化され、パワーＭＯＳＦＥＴの耐圧が保持される。したがって、低オン抵抗のために不純物濃度を高くすることにより空乏層の延びが小さくなっても、柱状のｐ型半導体領域とｎ型半導体領域の幅を狭くすることにより、ドリフト領域を完全に空乏化できる。これにより、パワーＭＯＳＦＥＴの低オン抵抗と高耐圧を実現できる。
【特許文献１】特開２００２−８３９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のスーパージャンクション構造のドリフト領域を実現するために、半導体基板にディープトレンチを形成し、このディープトレンチを半導体基板と異なる導電型のエピタキシャル層で埋め込む方法が採用される。ここで「ディープトレンチ」は、深さが数十μｍ、例えば２０μｍ〜１００μｍ程度の溝である。しかしながら、ディープトレンチ内において側面からの距離が他の領域と異なる領域がある場合に、エピタキシャル層によるディープトレンチの埋め込みが均一に行われずに、ディープトレンチ内の側面からの距離が大きい領域で空洞が形成される場合がある。ドリフト領域に発生した空洞に起因して、半導体装置の耐圧低下やリーク電流の増大等による品質劣化が生じるという問題があった。
【０００６】
上記問題点を鑑み、本発明は、ドリフト領域での空洞の発生が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（イ）第１導電型の半導体基板と、（ロ）半導体基板の第１の主面と平行に行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して半導体基板内に形成された複数のストライプ状の溝に、それぞれ埋め込まれた第２導電型の複数の半導体領域とを備え、半導体基板と複数の半導体領域によりそれぞれ形成される複数のｐｎ接合から第１の主面と平行な方向に延びる空乏層が互いに接することによって半導体基板と複数の半導体領域が空乏化される半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ドリフト領域に空洞が形成されない半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の実施の形態に係る半導体装置は、図１に示すように、第１導電型の半導体基板１０と、半導体基板１０の第１の主面１０１と平行に行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して半導体基板１０内に形成された複数のストライプ状の溝に、それぞれ埋め込まれた第２導電型の複数の半導体領域２１、３１〜３ｎとを備え（ｎ：２以上の整数）、半導体基板１０と半導体領域２１、３１〜３ｎによりそれぞれ形成される複数のｐｎ接合から第１の主面１０１と平行な方向に延びる空乏層が互いに接することによって半導体基板１０と半導体領域２１、３１〜３ｎが空乏化される。なお、図１には行方向に延伸する第２導電型の半導体領域が半導体領域２１のみである例を示したが、行方向に延伸するストライプ状の第２導電型の半導体領域が複数であってもよい。
【００１２】
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、半導体基板１０がｎ型半導体であり、半導体領域２１、３１〜３ｎがｐ型半導体である場合について例示的に説明する。ただし、半導体基板１０がｐ型半導体であり、半導体領域２１、３１〜３ｎがｎ型半導体であってもよい。
【００１３】
図１に示すように、行方向に並列配置され列方向に延伸する半導体領域３１〜３ｎの互いの間隔は距離ｄで一定である。また、半導体領域３１〜３ｎの各端部と行方向に延伸する半導体領域２１との間隔も距離ｄで一定である。更に、延伸する方向に垂直な方向の幅ｗは、半導体領域２１、３１〜３ｎで同一である。例えば、半導体領域２１、３１〜３ｎの幅ｗは３〜５μｍであり、距離ｄは１０μｍ以下、例えばｄ＝１μｍである。
【００１４】
図２に、半導体領域３１の延伸する方向と垂直な方向（行方向）に沿った、半導体領域３１及び半導体領域３１周辺の半導体基板１０の断面構造を示す。図２に示すように、半導体領域３１の形状は柱状である。図２は半導体領域３１周辺の断面構造を示すが、他の半導体領域２１、３２〜３ｎ周辺の断面構造も半導体領域３１の場合と同様である。つまり、半導体領域２１、３１〜３ｎの形状は柱状であり、半導体領域２１、３１〜３ｎに挟まれた半導体基板１０の領域の形状は柱状である。ｐ型半導体の半導体領域２１、３１〜３ｎと、半導体領域２１、３１〜３ｎ間のｎ型半導体の半導体基板１０とが、第１の主面１０１と平行な方向に交互に配置されて、スーパージャンクション構造を形成する。
【００１５】
図１では図示を省略したが、図２に示すように、半導体基板１０の第１の主面１０１近傍にソース領域４１及びベース領域４３が形成され、半導体基板１０の第２の主面１０２上にドレイン領域４２が形成されている。つまり、図２に示した半導体装置は、半導体領域２１、３１〜３ｎと半導体領域２１、３１〜３ｎ間の半導体基板１０とをドリフト領域１００とする縦型のパワーＭＯＳＦＥＴである。図２に示したパワーＭＯＳＦＥＴのオフ時には、半導体基板１０と半導体領域２１、３１〜３ｎにより形成されるｐｎ接合から延びる空乏層によって半導体領域２１、３１〜３ｎ、及び半導体領域２１、３１〜３ｎ間の半導体基板１０が完全に空乏化され、パワーＭＯＳＦＥＴの耐圧が保持される。
【００１６】
図２に示すように、周辺部４３５が第１の主面１０１に面するｐ型のベース領域４３は半導体領域３１の上方に配置され、第１の主面１０１と平行な行方向の幅は、ベース領域４３の方が半導体領域３１より広い。ベース領域４３の周辺部４３５と中央部との間に、第１の主面１０１に面する２つのｎ+型のソース領域４１がそれぞれ形成されている。また、ソース領域４１間にｐ+型のコンタクト領域４５が第１の主面１０１に面して形成されている。
【００１７】
ベース領域４３の周辺において第１の主面１０１上にゲート絶縁膜５１が配置され、ゲート絶縁膜５１上にゲート電極層４３０が配置されている。ベース領域４３の周辺部４３５は、チャネル領域として機能する。ゲート電極層４３０を覆うように層間絶縁膜５２が配置され、層間絶縁膜５２上にソース電極層４１０が配置されている。ソース電極層４１０は、層間絶縁膜５２の開口部において第１の主面１０１と接し、ソース領域４１及びコンタクト領域４５と接続する。図２に示すように、ソース電極層４１０は、第１の主面１０１でソース領域４１及びコンタクト領域４５に接続する。
【００１８】
半導体基板１０及び半導体領域２１、３１〜３ｎは、第２の主面１０２でｎ+型のドレイン領域４２に接する。第２の主面１０２と接する主面と対向するドレイン領域４２の主面上に、ドレイン電極層４２０が配置されている。
【００１９】
以下に、図２に示したパワーＭＯＳＦＥＴの動作を説明する。ここで、ドレイン領域４２にはドレイン電極層４２０を介して所定の正電圧が印加され、ソース領域４１及びベース領域４３は接地されているとする。
【００２０】
パワーＭＯＳＦＥＴをオンさせる場合、ゲート電極層４３０を介して所定の正電圧をベース領域４３に印加する。その結果、ベース領域４３の周辺部４３５に、ｎ型反転層のチャネル領域が形成される。この反転層を経由して、ソース領域４１からキャリア（電子）がドリフト領域１００を構成するｎ型の半導体基板１０に注入される。そして、ドリフト領域１００を通過したキャリアがドレイン領域４２に到達する。これにより、ソース領域４１とドレイン領域４２間に主電流（ドレイン電流）が流れる。
【００２１】
パワーＭＯＳＦＥＴをオフさせる場合は、ソース領域４１の電位より低くなるようにゲート電極層４３０の電位を設定する。これにより、周辺部４３５に形成されたチャネル領域が消滅し、ソース領域４１からドリフト領域１００へのキャリアの注入が停止する。このため、ソース領域４１とドレイン領域４２間には電流が流れない。半導体領域２１、３１〜３ｎはベース領域４３及びソース領域４１を介してソース電極層４１０と電気的に接続されているため、逆バイアス電圧を大きくすると、半導体基板１０と半導体領域２１、３１〜３ｎにより形成されるｐｎ接合から第１の主面１０１と平行な方向に空乏層が延びる。この空乏層によりドリフト領域１００が完全に空乏化され、パワーＭＯＳＦＥＴの耐圧が保持される。
【００２２】
ドリフト領域１００を完全に空乏化するために、半導体領域２１、３１〜３ｎは一定の間隔で互いに離間して配置され、且つ半導体領域２１、３１〜３ｎと半導体領域２１、３１〜３ｎ間に配置された半導体基板１０の幅を同一にする。半導体領域２１、３１〜３３間の距離がチップ内において一定ではない場合は、チップ内の領域に耐圧のばらつきが生じる。距離ｄは、半導体基板１０と半導体領域２１、３１〜３ｎとによって形成されるｐｎ接合から延びる空乏層の幅を考慮して設定される。
【００２３】
半導体領域２１、３１〜３ｎは、半導体基板１０の第１の主面１０１から基板厚み方向に形成した溝をエピタキシャル成長させた半導体膜で埋め込むことにより形成される。図１に示したように、半導体領域２１、３１〜３ｎはストライプ状であり、かつ互いに離間して配置される。つまり、第１の主面１０１の法線方向から見た形状が図３（ａ）に示すようなＴ字型や図３（ｂ）に示すようなＬ字型である半導体領域３００は、半導体基板１０に形成されない。
【００２４】
従来、特にチップ周辺領域では、第１の主面１０１上に形成される開口部の形状がＴ字型やＬ字型であるように、スーパージャンクション構造を構成する半導体領域が配置される場合があった。開口部をＴ字型やＬ字型にした溝では、交差部や角度がつけられた領域において、側面からの距離が他の領域より大きくなる。
【００２５】
例えば、図３（ａ）に破線で囲んで示した交差領域Ａや、図３（ｂ）に破線で囲んで示した曲がり領域Ｂでは、他の領域に比べて一方の側面からの距離が大きくなる。エピタキシャル成長させた半導体膜で溝を埋め込んで半導体領域３００を形成する場合は、溝の側面から半導体膜が成長する。このため、一方の側面からの距離が大きい交差領域Ａや曲がり領域Ｂでは半導体領域３００に空洞が形成されることが多い。図３（ａ）及び図３（ｂ）のIVＡ−IVＡ方向に沿った断面図を図４（ａ）に、図３（ａ）及び図３（ｂ）のIVＢ−IVＢ方向に沿った断面図を図４（ｂ）に、それぞれ示す。溝の両側の側面から成長する半導体膜で溝が埋め込まれる図４（ａ）に示した領域では半導体領域３００内に空洞ができないが、溝の一方の側面のみから半導体膜が成長する図４（ｂ）に示した交差領域Ａや曲がり領域Ｂでは、半導体領域３００内に空洞Ｃが形成されやすい。
【００２６】
また、図５に示すように、半導体領域２１、３１〜３ｎを形成する溝を、その開口部が曲線であるように形成した場合は、溝の側面の結晶面が一様ではなくなる。このため、エピタキシャル成長させた半導体膜で溝内を埋め込む際に、溝側面の結晶面の変化に依存してエピタキシャル成長レートが不均一になり、半導体領域３００に図６に示すような空洞Ｃが形成されやすい。図６は、図５のVI−VI方向に沿った断面図である。
【００２７】
一方、図１に示した半導体装置では、半導体領域２１、３１〜３ｎが形成される溝は直線であり、且つ互いに離間して形成されるために交差領域や曲がり領域が存在しない。このため、溝の幅ｗを常に一定にでき、且つ溝側面に現れる結晶面は常に同一である。このため、溝内をエピタキシャル成長による半導体膜で埋め込んで形成される半導体領域２１、３１〜３ｎには空洞が生じない。つまり、本発明の実施の形態に係る半導体装置によれば、行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して第１導電型の半導体基板１０内に形成された第２導電型のストライプ状の半導体領域２１、３１〜３ｎを有することにより、ドリフト領域１００での空洞の発生が抑制された半導体装置を提供することができる。
【００２８】
図１には、行方向に並列配置されたストライプ状の半導体領域３１〜３ｎの例を示した。互いに離間した複数のストライプ状の半導体領域によりドリフト領域１００が形成されるのであれば、半導体領域の配置例は図１に示した配置に限らない。例えば図７に示すように、列方向に延伸し、且つ行方向に並列配置されたストライプ状の半導体領域３１〜３３と、行方向に延伸し、且つ列方向に並列配置されたストライプ状の半導体領域２１〜２３によって、ドリフト領域１００を形成してもよい。図７に示した半導体装置では、図１に示した半導体装置と同様に、半導体領域２１〜２３、３１〜３３の幅ｗは一定であり、半導体領域２１〜２３、３１〜３３間の距離ｄは一定である。
【００２９】
図８〜図１１を用いて、本発明の実施の形態に係る半導体装置の製造方法を説明する。図８〜図１１は、図２と同様に図１のＩＩ−ＩＩ方向に沿った断面図である。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３０】
（イ）例えばｎ型の不純物濃度が１×１０19ｃｍ-3以上のｎ+型半導体膜であるドレイン領域４２の全面に、ｎ型の不純物濃度が１×１０12〜１×１０13ｃｍ-3程度のｎ型半導体膜をエピタキシャル成長法により成長させて、半導体基板１０を形成する。その後、フォトリソグラフィ技術等を用いて、図８に示すように、第１の主面１０１から第２の主面１０２まで基板厚さ方向に半導体基板１０を選択的にエッチングして、半導体領域３１が形成される溝３１０を形成する。溝３１０の深さは例えば２５μｍ程度である。このとき、図示を省略するが、半導体領域２１、３２〜３ｎがそれぞれ形成される複数のストライプ状の溝が、行方向又は列方向にそれぞれ延伸し、且つ互いに離間して半導体基板１０内に形成される。
【００３１】
（ロ）次に、ｐ型の不純物濃度が１×１０13〜１×１０14ｃｍ-3程度の半導体膜（シリコン膜）で溝３１０を埋め込んで、半導体領域３１を形成する。半導体領域３１は、例えばシランガスと塩素系ガスとの混合ガスを用いて、溝３１０の側面からエピタキシャル成長させた半導体膜により溝３１０を埋め込んで形成される。このとき、図示を省略するが、半導体領域２１、３２〜３ｎも半導体領域３１と同様に形成される。その後、化学的機械的研磨（ＣＭＰ）法により第１の主面１０１を平坦化し、図９に示す断面形状を得る。
【００３２】
（ハ）フォトリソグラフィ技術により形成されるフォトレジスト膜６０１をマスクにして半導体基板１０及び半導体領域２１、３１〜３ｎの上部の一部にイオンを選択的に注入し、図１０に示すようにｐ型のベース領域４３を形成する。
【００３３】
（ニ）フォトレジスト膜６０１を除去した後、酸化性の高温の雰囲気下で、ゲート絶縁膜５１となるシリコン酸化膜を半導体基板１０及びベース領域４３の全面に形成する。このシリコン酸化膜上に、ゲート電極層４３０となる電極層を形成する。電極層には、例えば化学気相成長（ＣＶＤ）法等によって形成されるポリシリコン膜が採用可能である。電極層及びシリコン酸化膜をパターニングしてベース領域４３の一部を露出させ、図１１に示すようにゲート電極層４３０及びゲート絶縁膜５１を形成する。
【００３４】
（ホ）その後、公知の方法等を用いて、ソース領域４１、コンタクト領域４５、層間絶縁膜５２、ソース電極層４１０、ドレイン電極層４２０を形成し、図２に示した半導体装置が完成する。
【００３５】
上記のような本発明の実施の形態に係る半導体装置の製造方法によれば、行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して第１導電型の半導体基板１０内に形成された第２導電型の複数のストライプ状の半導体領域２１、３１〜３ｎが形成される。これにより、ドリフト領域１００での空洞の発生が抑制された半導体装置を提供することができる。
【００３６】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３７】
既に述べた実施の形態の説明においてはパワーＭＯＳＦＥＴの例を示したが、他の縦型半導体装置、例えば半導体基板１０の第１の主面１０１上と第２の主面１０２上にアノード電極とカソード電極をそれぞれ配置した電力用ダイオードに本発明を適用することができる。
【００３８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態に係る半導体装置の構成を示す模式的な上面図である。
【図２】図１のＩＩ−ＩＩ方向に沿った断面図である。
【図３】図３（ａ）はＴ字型形状を含む半導体領域の上面図であり、図３（ｂ）はＬ字型形状を含む半導体領域の上面図である。
【図４】図４（ａ）は、図３（ａ）及び図３（ｂ）のIVＡ−IVＡ方向に沿った断面図であり、図４（ｂ）は、図３（ａ）及び図３（ｂ）のIVＢ−IVＢ方向に沿った断面図である。
【図５】曲線形状の半導体領域を示す上面図である。
【図６】図５のVI−VI方向に沿った断面図である。
【図７】本発明の実施の形態に係る半導体装置の他の構成を示す模式的な上面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図９】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図１１】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【符号の説明】
【００４０】
Ｃ…空洞
１０…半導体基板
２１〜２３…半導体領域
３１〜３ｎ…半導体領域
４１…ソース領域
４２…ドレイン領域
４３…ベース領域
４５…コンタクト領域
５１…ゲート絶縁膜
５２…層間絶縁膜
１００…ドリフト領域
１０１…第１の主面
１０２…第２の主面
３００…半導体領域
３１０…溝
４１０…ソース電極層
４２０…ドレイン電極層
４３０…ゲート電極層
４３５…周辺部
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の主面と平行に行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して前記半導体基板内に形成された複数のストライプ状の溝に、それぞれ埋め込まれた第２導電型の複数の半導体領域と
を備え、前記半導体基板と前記複数の半導体領域によりそれぞれ形成される複数のｐｎ接合から前記第１の主面と平行な方向に延びる空乏層によって前記半導体基板と前記複数の半導体領域が空乏化されることを特徴とする半導体装置。
【請求項２】
前記半導体基板の前記第１の主面上に配置された第１の主電極と、
前記半導体基板の第２の主面上に配置された第２の主電極と
を更に備え、前記半導体基板を介して前記第１の主電極と前記第２の主電極間に主電流が流れることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の半導体領域が、エピタキシャル成長により前記溝内に形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の半導体領域のそれぞれの幅と、前記複数の半導体領域間に配置された領域の前記半導体基板の幅が同一であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記溝の深さが２０μｍ以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の主面と平行な前記複数の半導体領域間の距離が１０μｍ以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の主面と平行に行方向又は列方向にそれぞれ延伸し、且つ一定の間隔で互いに離間して前記半導体基板内に形成された複数のストライプ状の溝に、それぞれ埋め込まれた第２導電型の複数の半導体領域と
を備え、前記半導体基板と前記複数の半導体領域によりそれぞれ形成される複数のｐｎ接合から前記第１の主面と平行な方向に延びる空乏層によって前記半導体基板と前記複数の半導体領域が空乏化されることを特徴とする半導体装置。
【請求項２】
前記半導体基板の前記第１の主面上に配置された第１の主電極と、
前記半導体基板の第２の主面上に配置された第２の主電極と
を更に備え、前記半導体基板を介して前記第１の主電極と前記第２の主電極間に主電流が流れることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の半導体領域が、エピタキシャル成長により前記溝内に形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の半導体領域のそれぞれの幅と、前記複数の半導体領域間に配置された領域の前記半導体基板の幅が同一であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記溝の深さが２０μｍ以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の主面と平行な前記複数の半導体領域間の距離が１０μｍ以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１４７１７６（Ｐ２０１０−１４７１７６Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２１２９５（Ｐ２００８−３２１２９５）
【出願日】平成２０年１２月１７日（２００８．１２．１７）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１７日（２００８．１２．１７）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
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