半導体装置
【課題】半導体装置の耐圧を向上させる。
【解決手段】半導体装置は、ドレイン層の表面から内部にかけて、ドレイン層に選択的に設けられたドリフト領域と、ドリフト領域の表面から内部にかけて、ドリフト領域に選択的に設けられたベース領域と、ベース領域の表面から内部にかけて、ベース領域に選択的に設けられた、ソース領域と、ドレイン層の主面に対して略平行な方向に、ソース領域の一部から、ソース領域の一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、ベース領域の不純物濃度よりも高い濃度の不純物が含まれ、ドリフト領域の表面に選択的に設けられたコンタクト領域と、ドレイン層に接続されたドレイン電極と、ソース領域およびコンタクト領域に接続されたソース電極と、を備え、コンタクト領域は、ドレイン層側からドリフト領域に向かって延在し、ドレイン層と接触していない。
【解決手段】半導体装置は、ドレイン層の表面から内部にかけて、ドレイン層に選択的に設けられたドリフト領域と、ドリフト領域の表面から内部にかけて、ドリフト領域に選択的に設けられたベース領域と、ベース領域の表面から内部にかけて、ベース領域に選択的に設けられた、ソース領域と、ドレイン層の主面に対して略平行な方向に、ソース領域の一部から、ソース領域の一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、ベース領域の不純物濃度よりも高い濃度の不純物が含まれ、ドリフト領域の表面に選択的に設けられたコンタクト領域と、ドレイン層に接続されたドレイン電極と、ソース領域およびコンタクト領域に接続されたソース電極と、を備え、コンタクト領域は、ドレイン層側からドリフト領域に向かって延在し、ドレイン層と接触していない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワー半導体素子においては、高耐圧、オン抵抗の低減化が要求されている。これらの要求に応えるために、近年、プレーナ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)から、縦型のＭＯＳＦＥＴに移行している。縦型のＭＯＳＦＥＴでは、半導体基板の主面に対し、略垂直な方向にチャネル領域が形成されるので、チャネル密度が増加し、オン抵抗の低減化を図ることができる。
【０００３】
また、さらなる高耐圧、オン抵抗の低減化のために、チャネル領域を半導体基板の主面だけではなく半導体基板の垂直方向に形成する３次元型の半導体装置も考えられる。３次元型の半導体装置では、半導体基板の主面に対して、略垂直な方向に、ソース領域、ベース領域、ドレイン領域のそれぞれを延設し、さらに、トレンチ型のゲート電極を設ける。このような構造の半導体装置であれば、チャネル領域が半導体基板の主面と略平行な方向に形成されると共に、チャネル領域が半導体基板の主面に対し、略垂直な方向にも形成される。このため、チャネル密度が大幅に向上する。その結果、３次元型の半導体装置においては、高耐圧が維持され、オン抵抗が低減する。
【０００４】
しかし、３次元型の半導体装置においては、半導体装置のオン状態とオフ状態の切り替え時には、ソース電極と、ドレイン電極と、の間の電位差が急激に上昇し、一時的に過電圧の状態となる。このため、ベース領域、ゲート電極の下端部付近でアバランシェ降伏が発生する可能性がある。
【０００５】
アバランシェ降伏で発生したキャリアは、ベース領域を通りソース電極側に排出されるものの、３次元型の半導体装置では、ベース領域が深く形成されているため、キャリアがベース領域に滞留し易い。このため、ベース領域の電位が上昇し、寄生バイポーラトランジスタによるバイポーラアクションが生じる可能性がある。バイポーラアクションが連鎖すると、所謂ラッチアップによって素子破壊が起きる。このため、３次元型の半導体装置においては、さらなる耐圧の向上が望ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２７４３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、耐圧がより向上する半導体装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１導電形のドレイン層の表面から内部にかけて、前記ドレイン層に選択的に設けられた第１導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけて、前記ドリフト領域に選択的に設けられた第２導電形のベース領域と、を備える。また、実施形態の半導体装置は、前記ベース領域の表面から内部にかけて、前記ベース領域に選択的に設けられた、第１導電形のソース領域と、前記ドレイン層の主面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、を備える。また、実施形態の半導体装置は、前記ベース領域の不純物濃度よりも高い濃度の不純物が含まれ、前記ドリフト領域の表面に選択的に設けられた第２導電形のコンタクト領域と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域および前記コンタクト領域に接続されたソース電極と、を備える。実施形態の半導体装置の前記コンタクト領域は、前記ドレイン層側から前記ドリフト領域に向かって延在し、前記ドレイン層と接触していない。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置の要部斜視模式図である。
【図２】第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図３】第１の実施の形態に係る半導体装置の要部平面模式図である。
【図４】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板の表面にマスクを形成する工程の要部斜視模式図、（ｂ）は、半導体基板にエッチング処理をする工程の要部斜視模式図である。
【図５】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、エピタキシャル層を形成する工程の要部斜視模式図、（ｂ）は、マスクを形成する工程の要部斜視模式図である。
【図６】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の要部斜視模式図、（ｂ）は、ゲート電極を形成する工程の要部斜視模式図である。
【図７】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にイオン注入をする工程の要部斜視模式図、（ｂ）は、マスクを形成する工程の要部斜視模式図である。
【図８】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の要部斜視模式図、（ｂ）は、絶縁層を形成する工程の要部斜視模式図である。
【図９】比較例に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図１０】コンタクト領域の下面と、絶縁層の下面との段差と、素子耐圧の関係を説明する図である。
【図１１】第２の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図１２】第２の実施の形態に係る半導体装置の要部平面模式図である。
【図１３】第２の実施の形態に係る半導体装置の変形例の要部平面模式図である。
【図１４】第３の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図１５】第４の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図１６】第５の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本実施の形態について説明する。
図１は、第１の実施の形態に係る半導体装置の要部斜視模式図である。図１には、第１の実施の形態に係る半導体装置の全体像が示されている。
図２は、第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。図１および図２（ａ）には、図１（ｂ）に示されたドレイン電極４０、ソース電極４１が表示されていない。
図３は、第１の実施の形態に係る半導体装置の要部平面模式図である。図１の領域９０と、図３の領域９０とで、囲まれた部分が図２に表示されている。
【００１１】
半導体装置１は、３次元型のＭＯＳＦＥＴである。図１、図２に示すように、半導体装置１は、ｎ＋形のドレイン層１０を備え、ドレイン層１０の上に、絶縁層５０が設けられている。絶縁層５０の表面からドレイン層１０の内部にかけては、ドリフト領域１１が選択的に設けられている。ドレイン層１０中に含まれるｎ形不純物濃度は、ドリフト領域１１中に含まれるｎ形不純物濃度よりも高い。ドリフト領域１１の表面から内部にかけては、ｐ形のベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、ｎ形のソース領域１３が選択的に設けられている。
【００１２】
ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側に設けられたドリフト領域１１の一部の表面から内部にかけては、ゲート絶縁膜２０を介してゲート電極２１が選択的に設けられている。ゲート電極２１は、トレンチ状であり、ドレイン層１０の主面に対して略平行な方向に、ソース領域１３の一部から、ソース領域１３の前記一部に隣接するベース領域１２を貫通して、ドリフト領域１１の一部にまで到達している。ゲート絶縁膜２０の下端は、ベース領域１２の下端と、ソース領域１３の下端と、の間に位置している。ドリフト領域１１の表面には、ドレイン層１０の側から、ドリフト領域１１に向かって、ｐ＋形のコンタクト領域３０が選択的に設けられている。コンタクト領域３０は、ベース領域１２に隣接している。コンタクト領域３０の不純物濃度は、ベース領域１２の不純物濃度よりも高い。コンタクト領域３０は、例えば、半導体装置１内で発生するキャリア（例えば、正孔）をソース電極４１に排出することが可能なキャリア抜き領域である。
【００１３】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３０には、ビア電極４５を介して、ソース電極４１が接続されている。ソース電極４１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介在している。層間絶縁膜４６の下側のドレイン層１０の表面には、絶縁層５０が設けられている。絶縁層５０は、コンタクト領域３０に隣接している。コンタクト領域３０の下面と、絶縁層５０の下面と、のあいだには、距離Ｌの段差が設けられている。コンタクト領域３０と、ドレイン層１０と、の間には、ドリフト領域１１および絶縁層５０が介設されている。
【００１４】
半導体装置１においては、ｐ＋形のコンタクト領域３０がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近している。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３０をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２５が形成されている。ｐｎダイオード２５は、絶縁層５０の近傍に形成されている。
【００１５】
図３に示すように、半導体装置１の平面においては、コンタクト領域３０がドリフト領域１１に挟まれている。ドリフト領域１１およびコンタクト領域３０は、ベース領域１２に隣接している。ベース領域１２は、ドリフト領域１１およびコンタクト領域３０と反対側において、ソース領域１３に隣接している。ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２に隣接するドリフト領域１１の一部には、ゲート電極２１が設けられている。ゲート電極２１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、ゲート絶縁膜２０が設けられている。コンタクト領域３０は、ドリフト領域１１まで延在したゲート電極２１の間に位置している。ソース領域１３は、ベース領域１２によって挟まれ、ソース領域１３およびベース領域１２は、ドリフト領域１１によって挟まれている。
【００１６】
半導体装置１の平面における、ドリフト領域１１、ベース領域１２、およびゲート電極２１の配置は、ソース領域１３を中心として、線対称になっている。ドリフト領域１１およびコンタクト領域３０のベース領域１２とは反対側には、絶縁層５０が隣接している。半導体装置１においては、例えば、図３に示すユニットが、図１に示すごとく、ドレイン層１０の主面に対し平行な方向に周期的に配列している。
【００１７】
ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１３、およびコンタクト領域３０の主成分は、例えば、ケイ素（Ｓｉ）等の半導体である。ゲート電極２１の材質は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）である。ゲート絶縁膜２０、層間絶縁膜４６および絶縁層５０の材質は、例えば、酸化ケイ素（ＳｉＯ２）等である。ドレイン電極４０およびソース電極４１の材質は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等である。
【００１８】
半導体装置１の製造過程について説明する。
図４は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板の表面にマスクを形成する工程の要部斜視模式図、（ｂ）は、半導体基板にエッチング処理をする工程の要部斜視模式図である。
【００１９】
先ず、図４（ａ）に示すように、半導体基板（半導体ウェーハ）であるドレイン層１０を準備する。ドレイン層１０の不純物濃度は、例えば、１×１０１８ｃｍ−３以上である。
続いて、ドレイン層１０の表面に、選択的にマスク９１を形成する。マスク９１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００２０】
次に、図４（ｂ）に示すように、マスク９１から開口されたドレイン層１０に選択的なエッチング処理を施す。これにより、ドレイン層１０の表面から内部にかけてトレンチ１０ｔが形成される。
【００２１】
図５は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、エピタキシャル層を形成する工程の要部斜視模式図、（ｂ）は、マスクを形成する工程の要部斜視模式図である。
【００２２】
図５（ａ）に示すように、トレンチ１０ｔの内部に、エピタキシャル成長法によって、ｎ形のドリフト領域１１を形成する。ドリフト領域１１の不純物濃度は、例えば、１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３である。これにより、ドレイン層１０の表面から内部にかけてドリフト領域１１が形成される。
【００２３】
ドリフト領域１１の成長については途中で中断し、ドリフト領域１１内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｐ形のベース領域１２を形成する。これにより、ドリフト領域１１の表面から内部にかけてベース領域１２が形成される。
【００２４】
さらに、ベース領域１２の成長を途中で中断し、ベース領域１２内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｎ＋形のソース領域１３を形成する。これにより、ベース領域１２の表面から内部にかけてソース領域１３が選択的に形成される。
【００２５】
その後、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面について、ＣＭＰ（Chemical Mechanical Polishing）研磨を施す。これにより、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面が平坦になる。マスク９１については、ＣＭＰ研磨で除去する。
【００２６】
次に、図５（ｂ）に示すように、ドレイン層１０、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面に、選択的にマスク９２を形成する。マスク９２の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００２７】
図６は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の要部斜視模式図、（ｂ）は、ゲート電極を形成する工程の要部斜視模式図である。
【００２８】
次に、図６（ａ）に示すように、マスク９２から開口されたドリフト領域１１、ベース領域１２、およびソース領域１３のそれぞれの一部に選択的なエッチング処理を施す。これにより、ドリフト領域１１、ベース領域１２、およびソース領域１３のそれぞれの一部に、トレンチ２０ｔが形成される。続いて、トレンチ２０ｔ内を高温下で、酸化性雰囲気に晒す。
【００２９】
これにより、図６（ｂ）に示すように、トレンチ２０ｔの側面および底面にゲート絶縁膜２０が形成される。続いて、トレンチ２０ｔ内に、ゲート絶縁膜２０を介して、ＣＶＤ（Chemical Vapor Deposition）によってゲート電極２１を形成する。これにより、ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１の一部の表面から内部にかけて、トレンチ状のゲート電極２１が選択的に形成される。ゲート電極２１の材質は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）である。ゲート電極２１を形成した後、マスク９２を除去する。
【００３０】
図７は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にイオン注入をする工程の要部斜視模式図、（ｂ）は、マスクを形成する工程の要部斜視模式図である。
【００３１】
次に、図７（ａ）に示すように、ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１３およびゲート電極２１の表面に、選択的にマスク９３を形成する。マスク９３の材質は、酸化シリコン（ＳｉＯ２）である。続いて、マスク９３から開口された部分のドリフト領域１１に、ｐ形不純物（例えば、ボロン（Ｂ））をイオン注入する。これにより、ドリフト領域１１の表面において、ドレイン層１０の側から、ベース領域１２に向かって、ベース領域１２の不純物濃度よりも高いｐ＋形のコンタクト領域３０が選択的に設けられている。
【００３２】
次に、図７（ｂ）に示すように、ドリフト領域１１、ベース領域１２、ソース領域１３およびゲート電極２１の表面に、選択的にマスク９４を形成する。マスク９４の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００３３】
図８は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の要部斜視模式図、（ｂ）は、絶縁層を形成する工程の要部斜視模式図である。
【００３４】
次に、図８（ａ）に示すように、マスク９４から開口された部分にエッチング処理を施し、ドレイン層１０の表面のエッチバックを行う。続いて、このエッチバックした部分に、ＣＶＤ等により、絶縁層５０を形成する。この状態を、図８（ｂ）に示す。
【００３５】
この後、図１、２に示すように、ドレイン層１０に、ドレイン電極４０を接続する。ソース領域１３、ベース領域１２およびコンタクト領域３０には、ビア電極４５を介して、ソース電極４１を接続する。ソース電極４１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６を介設する。このような製造過程により、半導体装置１が形成される。
【００３６】
次に、半導体装置１の作用効果について説明する。
半導体装置１の作用効果を説明する前に、比較例に係る半導体装置１００の作用を説明する。
図９は、比較例に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。図９（ａ）には、図２（ｂ）に示されたドレイン電極４０、ソース電極４１が表示されていない。
【００３７】
比較例に係る半導体装置１００の構成は、半導体装置１の構成と略同じである。但し、半導体装置１００では、半導体装置１のコンタクト領域３０に対応するｐ＋形のコンタクト領域３００がドリフト領域１１の表面に設けられていない。半導体装置１００では、コンタクト領域３００がベース領域１２の表面に設けられている。コンタクト領域３００は、ソース領域１３に隣接している。コンタクト領域３００は、ビア電極４５を介して、ソース電極４１に接続されている。
【００３８】
比較例に係る半導体装置１００のソース電極４１にグランド電位（または、負電位）を印加し、ドレイン電極４０に正電位を印加する。さらに、半導体装置１００のゲート電極２１を閾値電位以上にして、半導体装置１００をオン状態にする。
【００３９】
半導体装置１００がオン状態にあるとき、ソース電極４１と、ドレイン電極４０と、の間に電流が流れる。半導体装置１００においては、ドレイン層１０の主面に対して、略垂直な方向に、ソース領域１３、ベース領域１２、ドリフト領域１１がそれぞれ延設され、トレンチ型のゲート電極２１が設けられている。従って、チャネル領域がドレイン層１０の主面と略平行な方向に形成されると共に、チャネル領域がドレイン層１０の主面に対し、略垂直な方向にも形成される。このため、半導体装置１００においては、チャネル密度が大幅に向上する。オン状態では、ソース電極４１と、ドレイン電極４０と、の間が通電するので、ソース電極４１と、ドレイン電極４０と、の間の電位差がオフ状態に比べ小さくなる。
【００４０】
一方、半導体装置１００がオン状態からオフ状態に切り替わると、ソース電極４１と、ドレイン電極４０と、の間の電位差が急激に上昇し、一時的に、本来のオフ状態における電位差を超えて、ソース電極４１と、ドレイン電極４０と、の間が過電圧の状態となる。
【００４１】
このとき、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面においてアバランシェ降伏が発生し、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面において、電子−正孔対が発生する場合がある。そして、発生した正孔は、ベース領域１２に向かって移動する。ベース領域１２に流入した正孔は、ベース領域１２の表面に設けられたコンタクト領域３００を通じて、ソース電極４１側に排出される。
【００４２】
但し、ベース領域１２の不純物濃度は、トランジスタの閾値電圧（Ｖｔ）を決定するために、コンタクト領域３００よりも低く構成されている。従って、ベース領域１２の抵抗は、コンタクト領域３００の抵抗よりも高くなっている。さらに、３次元型のＭＯＳＦＥＴである半導体装置１００では、ベース領域１２は、ドリフト領域１１の表面から内部にかけて深く掘り下げられている。
【００４３】
従って、半導体装置１００においては、通常のパワーＭＯＳＦＥＴに比べ、ベース領域１２内に正孔が溜まり易い環境にある。このため、正孔がベース領域１２内に流入すると、ベース領域１２の電位上昇が生じ、ソース領域１３（ｎ＋型）／ベース領域１２（ｐ形）／ドリフト領域１１（ｎ−型）で構成される寄生バイポーラトランジスタが動作する場合がある。
【００４４】
半導体装置１００内の寄生バイポーラトランジスタが継続すると、ソース領域１３／ベース領域１２／ドリフト領域１１において局部的な温度上昇が起き、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面において、益々、正孔が発生し易くなる。このため、ソース領域１３／ベース領域１２／ドリフト領域１１において、電流集中が起き易くなる。その結果、半導体装置１００では、目的のアバランシェ電流より低い電流値で素子破壊が起きる場合がある。
【００４５】
これに対し、第１の実施の形態に係る半導体装置１では、ドリフト領域１１の表面において、絶縁層５０の側から、ベース領域１２に向かって、ｐ＋形のコンタクト領域３０が設けられている。コンタクト領域３０は、ドレイン層１０の表面に設けられた絶縁層５０に隣接している。
【００４６】
半導体装置１においては、ｐ＋形のコンタクト領域３０がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近しているので、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３０をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２５が形成されている。
【００４７】
半導体装置１においては、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２５付近において正孔を発生し易くしている。
【００４８】
例えば、半導体装置１におけるコンタクト領域３０の下面と絶縁層５０の下面との段差Ｌと、素子耐圧との関係を、図１０に示す。
図１０には、横軸に上述した距離Ｌが示され、縦軸に、半導体装置１の素子耐圧（Ｖ）が示されている。
【００４９】
ラインＡは、ソース領域１３／ベース領域１２／ドリフト領域１１における、距離Ｌと素子耐圧との関係である。ラインＡにおいては、距離Ｌによって素子耐圧が変化しない。すなわち、ソース領域１３／ベース領域１２／ドリフト領域１１における素子耐圧は、距離Ｌに依存しない。
【００５０】
ラインＢにおいては、距離Ｌが短くなるほど、素子耐圧が低下している。この理由は、距離Ｌが短くなるほど、ｐｎダイオード２５によるツェナー降伏が増すからである。その結果、半導体装置１においては、距離Ｌが短くなるほど、ｐｎダイオード２５付近において、正孔が発生し易くなる。半導体装置１においては、距離Ｌは、図１０の領域９５内に調整されている。
【００５１】
半導体装置１においては、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２５付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２５付近に移行させている。
【００５２】
換言すれば、距離Ｌを調整することにより、半導体装置１内で発生するアバランシェ電流を、ｐｎダイオード２５付近のアバランシェ電流によって決定付けている。ｐｎダイオード２５付近において発生した正孔は、ｐｎダイオード２５近傍に設けられたコンタクト領域３０を通じて、速やかにソース電極４１側に排出される。半導体装置１においては、ｐｎダイオード２５がベース領域１２外に設けられているために、ｐｎダイオード２５付近において発生した正孔がベース領域１２内に流入し難い構成になっている。
【００５３】
これにより、半導体装置１においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置１においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置１の素子耐圧は、半導体装置１００の素子耐圧に比べて向上する。
【００５４】
続いて、他の実施の形態について説明する。以下の説明では、半導体装置１と同一の部材には同一の符号を付し、詳細な説明については適宜省略する。
【００５５】
（第２の実施の形態）
図１１は、第２の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。図１１（ａ）には、図１１（ｂ）に示されたドレイン電極４０、ソース電極４１が表示されていない。
図１２は、第２の実施の形態に係る半導体装置の要部平面模式図である。図１２の領域９０で囲まれた部分が図１１に表示されている。
【００５６】
図１１に示すように、半導体装置２においては、ドリフト領域１１の表面において、ドレイン層１０の側からドリフト領域１１に向かって、ｐ＋形のコンタクト領域３１が選択的に設けられている。絶縁層５０の側から延在するコンタクト領域３１は、ドリフト領域１１の表面の途中で途切れている。コンタクト領域３１の不純物濃度は、ベース領域１２の不純物濃度よりも高い。コンタクト領域３１は、例えば、半導体装置２内で発生するキャリア（例えば、正孔）をソース電極４１に排出するキャリア抜き領域である。
【００５７】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３１には、ビア電極４５を介して、ソース電極４１が接続されている。層間絶縁膜４６の下側のドレイン層１０の表面には、絶縁層５０が設けられている。絶縁層５０は、コンタクト領域３１に隣接している。コンタクト領域３１の下面と、絶縁層５０の下面と、のあいだには、距離Ｌの段差が設けられている。コンタクト領域３１と、ドレイン層１０と、の間には、ドリフト領域１１および絶縁層５０が介設されている。
【００５８】
半導体装置２においては、ｐ＋形のコンタクト領域３１をｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近させている。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３１をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２６が形成されている。ｐｎダイオード２６は、絶縁層５０の近傍に形成されている。
【００５９】
図１２に示すように、半導体装置２の平面においては、コンタクト領域３１がドリフト領域１１に隣接している。ドリフト領域１１は、ベース領域１２に隣接している。ベース領域１２のドリフト領域１１と反対側には、ソース領域１３が隣接している。ソース領域１３から、ベース領域１２を介してドリフト領域１１までは、ゲート電極２１が設けられている。ゲート電極２１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、ゲート絶縁膜２０が設けられている。
【００６０】
半導体装置２の平面における、ドリフト領域１１、ベース領域１２、およびゲート電極２１の配置は、ソース領域１３を中心として、線対称になっている。ドリフト領域１１とは、反対側のコンタクト領域３１には、絶縁層５０が接している。半導体装置２においては、例えば、図１２に示すユニットがドレイン層１０の主面に対し平行な方向に周期的に配列している。
【００６１】
第２の実施の形態に係る半導体装置２では、ドリフト領域１１の表面において、絶縁層５０の側から、ベース領域１２に向かって、ｐ＋形のコンタクト領域３１が設けられている。コンタクト領域３１は、ドレイン層１０の表面に設けられた絶縁層５０に隣接している。半導体装置２においては、ｐ＋形のコンタクト領域３１がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近しているので、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３１をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２６が形成されている。
【００６２】
半導体装置２においては、半導体装置１と同様に、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２６付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２６付近に移行させている。
【００６３】
換言すれば、距離Ｌを調整することにより、半導体装置２内で発生するアバランシェ電流を、ｐｎダイオード２６付近のアバランシェ電流によって決定付けている。ｐｎダイオード２６付近において発生した正孔は、ｐｎダイオード２６近傍に設けられたコンタクト領域３１を通じて、速やかにソース電極４１側に排出される。
【００６４】
これにより、半導体装置２においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置２においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置２の素子耐圧は、比較例に係る半導体装置１００の素子耐圧に比べて向上する。
【００６５】
（第２の実施の形態の変形例）
第２の実施の形態の変形例は、半導体装置２の平面におけるゲート電極２１の配置を変えた実施形態である。
図１３は、第２の実施の形態に係る半導体装置の変形例の要部平面模式図である。
【００６６】
図１３（ａ）に示すように、半導体装置３の平面においては、コンタクト領域３１がドリフト領域１１に隣接している。ドリフト領域１１は、ベース領域１２に隣接している。ベース領域１２のドリフト領域１１と反対側には、ソース領域１３が隣接している。ソース領域１３は、ベース領域１２によって挟まれ、ソース領域１３およびベース領域１２は、ドリフト領域１１によって挟まれている。ソース領域１３の一部から、ベース領域１２を介してドリフト領域１１の一部には、ゲート電極２１が設けられている。ゲート電極２１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、ゲート絶縁膜２０が設けられている。
【００６７】
半導体装置３の平面においては、ベース領域１２が延在する方向におけるゲート電極２１の周期が近接するベース領域１２において互いに一致していない。例えば、近接するベース領域１２の中、一方のベース領域１２に設けられたゲート電極２１は、他方のベース領域１２に設けられたゲート電極２１間に位置している。
【００６８】
図１３（ｂ）に示すように、半導体装置４の平面においては、コンタクト領域３１がドリフト領域１１に隣接している。ドリフト領域１１は、ベース領域１２に隣接している。ベース領域１２のドリフト領域１１と反対側には、ソース領域１３が隣接している。ソース領域１３は、ベース領域１２によって挟まれ、ソース領域１３およびベース領域１２は、ドリフト領域１１によって挟まれている。ソース領域１３の一部から、ベース領域１２を介してドリフト領域１１の一部には、ゲート電極２１が設けられている。ゲート電極２１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、ゲート絶縁膜２０が設けられている。
【００６９】
半導体装置４の平面においては、ゲート電極２１がソース領域１３、ソース領域１３を跨って、ソース領域１３の両側に配置されたベース領域１２の一部、およびベース領域１２に隣接するドリフト領域１１の一部に配置されている。
【００７０】
半導体装置３、４においては、例えば、図１３（ａ）、（ｂ）に示すユニットがドレイン層１０の主面に対し平行な方向に周期的に配列している。このような実施の形態も、第２の実施の形態に含まれる。
【００７１】
（第３の実施の形態）
図１４は、第３の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【００７２】
半導体装置５においては、ドリフト領域がドレイン層１０を介して複数に分離している。例えば、ドリフト領域は、ドレイン層１０を介して、第１のドリフト領域１１Ａと第２のドリフト領域１１Ｂとに分割されている。第１のドリフト領域１１Ａの表面から内部にかけて、ベース領域１２が選択的に設けられている。ドリフト領域１１Ａにドレイン層１０を介して隣接する第２のドリフト領域１１Ｂの表面には、キャリア抜き領域であるｐ形のコンタクト領域３２が選択的に設けられている。コンタクト領域３２は、ドレイン層１０の側からドリフト領域１１Ａに向かって延在している。ドリフト領域１１Ａの深さと、ドリフト領域１１Ｂの深さは、同じ深さであってもよく、段差があってもよい。ドレイン層１０の上には、絶縁層５０Ａ、５０Ｂが設けられている。
【００７３】
ドリフト領域１１Ａの表面から内部にかけては、ベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、ソース領域１３が選択的に設けられている。ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１Ａの一部の表面から内部にかけては、ゲート絶縁膜２０を介してゲート電極２１が選択的に設けられている。
【００７４】
半導体装置５においては、コンタクト領域３２がドリフト領域１１Ｂの表面に選択的に設けられている。コンタクト領域３２の不純物濃度は、ベース領域１２の不純物濃度よりも高い。
【００７５】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３２には、ビア電極４５を介して、ソース電極４１が接続されている。ソース電極４１と、ドリフト領域１１Ａ、１１Ｂ、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介在している。層間絶縁膜４６の下側のドレイン層１０の表面には、絶縁層５０Ａ、５０Ｂが設けられている。絶縁層５０Ａ、５０Ｂは、コンタクト領域３２に隣接している。コンタクト領域３２の下面と、絶縁層５０Ａ、５０Ｂの下面と、のあいだには、距離Ｌの段差が設けられている。
【００７６】
半導体装置５においては、ｐ＋形のコンタクト領域３２がｎ−形のドリフト領域１１Ｂを介してｎ＋形のドレイン層１０に接近している。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３２をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２７Ａ、２７Ｂが形成されている。ｐｎダイオード２７Ａは、絶縁層５０Ａの近傍に形成されている。ｐｎダイオード２７Ｂは、絶縁層５０Ｂの近傍に形成されている。
【００７７】
半導体装置５においては、半導体装置１と同様に、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１Ａとの接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２７Ａ、２７Ｂ付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１Ａとの接合界面から、ｐｎダイオード２７Ａ、２７Ｂ付近に移行させている。
【００７８】
換言すれば、距離Ｌを調整することにより、半導体装置５内で発生するアバランシェ電流を、ｐｎダイオード２７Ａ、２７Ｂ付近のアバランシェ電流によって決定付けている。ｐｎダイオード２７Ａ、２７Ｂ付近において発生した正孔は、ｐｎダイオード２７Ａ、２７Ｂ近傍に設けられたコンタクト領域３２を通じて、速やかにソース電極４１側に排出される。
【００７９】
これにより、半導体装置５においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置５においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置５の素子耐圧は、比較例に係る半導体装置１００の素子耐圧に比べて向上する。
【００８０】
半導体装置５においては、ｐｎダイオード２７Ａ、２７Ｂを半導体装置１〜４に比べ、さらにベース領域１２から遠ざけているために、ｐｎダイオード２７Ａ、２７Ｂ付近において発生した正孔がベース領域１２内に流入し難い構成になっている。従って、半導体装置５においては、バイポーラアクションがさらに抑制されて、半導体装置１〜４よりも素子耐圧がさらに向上する。
【００８１】
（第４の実施の形態）
図１５は、第４の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【００８２】
半導体装置６においては、ドレイン層１０の表面からドレイン層１０の内部にかけて、ドリフト領域１１が選択的に設けられている。ドリフト領域１１の表面から内部にかけては、ベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、ソース領域１３が選択的に設けられている。ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１の一部の表面から内部にかけては、ゲート絶縁膜２０を介してゲート電極２１が選択的に設けられている。
【００８３】
半導体装置６においては、キャリア抜き領域であるｐ形のコンタクト領域３３がドリフト領域１１の表面に選択的に設けられている。コンタクト領域３３は、ドレイン層１０の側からドリフト領域１１に向かって延在している。コンタクト領域３３の不純物濃度は、ベース領域１２の不純物濃度よりも高い。
【００８４】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３３には、ビア電極４５を介して、ソース電極４１が接続されている。ソース電極４１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介在している。
【００８５】
半導体装置６においては、ｐ＋形のコンタクト領域３３がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に、距離Ｌを隔てて接近している。コンタクト領域３３と、ドレイン層１０と、の間には、ドリフト領域１１が介設されている。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３３をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２８が形成されている。
【００８６】
半導体装置６においては、半導体装置１と同様に、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２８付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２８付近に移行させている。
【００８７】
換言すれば、距離Ｌを調整することにより、半導体装置６内で発生するアバランシェ電流を、ｐｎダイオード２８付近のアバランシェ電流によって決定付けている。ｐｎダイオード２８付近において発生した正孔は、ｐｎダイオード２８近傍に設けられたコンタクト領域３３を通じて、速やかにソース電極４１側に排出される。
【００８８】
これにより、半導体装置６においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置６においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置６の素子耐圧は、比較例に係る半導体装置１００の素子耐圧に比べて向上する。
【００８９】
（第５の実施の形態）
図１６は、第５の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【００９０】
半導体装置７においては、ドレイン層１０の表面からドレイン層１０の内部にかけて、ドリフト領域１１が選択的に設けられている。ドリフト領域１１の表面から内部にかけては、ベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、ソース領域１３が選択的に設けられている。ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１の一部の表面から内部にかけては、ゲート絶縁膜２０を介してゲート電極２１が選択的に設けられている。
【００９１】
半導体装置７においては、キャリア抜き領域であるｐ＋形のコンタクト領域３４がドリフト領域１１の表面に選択的に設けられている。コンタクト領域３４は、絶縁層５０と対向し、絶縁層５０に対し略平行に延在している。さらに、コンタクト領域３４は、絶縁層５０に隣接せず、絶縁層５０から離れて配置されている。コンタクト領域３４の不純物濃度は、ベース領域１２の不純物濃度よりも高い。
【００９２】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３３には、ビア電極４５を介して、ソース電極４１が接続されている。ソース電極４１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介在している。
【００９３】
ｐ＋形のコンタクト領域３４の底面の端部３４ｅと、絶縁層５０の底面の端部５０ｅとの距離Ｌを隔てて離れている。コンタクト領域３４と、ドレイン層１０と、の間には、ドリフト領域１１が介設されている。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３４をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２９が形成されている。
【００９４】
半導体装置７においては、半導体装置１と同様に、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２９付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２９付近に移行させている。
【００９５】
換言すれば、距離Ｌを調整することにより、半導体装置７内で発生するアバランシェ電流を、ｐｎダイオード２９付近のアバランシェ電流によって決定付けている。ｐｎダイオード２９付近において発生した正孔は、ｐｎダイオード２９近傍に設けられたコンタクト領域３４を通じて、速やかにソース電極４１側に排出される。
【００９６】
これにより、半導体装置７においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置７においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置７の素子耐圧は、比較例に係る半導体装置１００の素子耐圧に比べて向上する。
【００９７】
以上、具体例を参照しつつ本実施の形態について説明した。
第１〜第５の実施の形態に係る半導体装置１〜７は、ｎ形のドレイン層１０の表面から内部にかけて、ドレイン層１０に選択的に設けられたｎ形のドリフト領域１１、１１Ａ、１１Ｂと、ドリフト領域１１、１１Ａの表面から内部にかけて、ドリフト領域１１、１１Ａに選択的に設けられたｐ形のベース領域１２と、ベース領域１２の表面から内部にかけて、ベース領域１２に選択的に設けられた、ｎ形のソース領域１３と、を備える。そして、キャリア抜き領域であるコンタクト領域３０〜３４は、ドレイン層１０の側からドリフト領域１１、１１Ｂに向かって延在している。コンタクト領域３０〜３４は、ドレイン層１０と接触していない。
【００９８】
しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。それぞれの実施の形態ついては、それぞれが独立した実施の形態ではなく、それぞれの実施の形態を適宜複合することができる。本実施の形態では、ｎ形を第１導電形、ｐ形を第２導電形と、表示してもよい。また、ｎ形を第２導電形、ｐ形を第１導電形とする形態も本実施の形態に含まれる。
【符号の説明】
【００９９】
１、２、３、４、５、６、７、１００ 半導体装置
１０ ドレイン層
１０ｔ トレンチ
１１、１１Ａ、１１Ｂ ドリフト領域
１２ ベース領域
１３ ソース領域
２０ ゲート絶縁膜
２０ｔ トレンチ
２１ ゲート電極
２５、２６、２７Ａ、２７Ｂ、２８、２９ ｐｎダイオード
３０、３１、３２、３３、３４、３００ コンタクト領域
４０ ドレイン電極
４１ ソース電極
４５ ビア電極
４６ 層間絶縁膜
５０、５０Ａ、５０Ｂ 絶縁層
９０、９５ 領域
９１、９２、９３、９４ マスク
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワー半導体素子においては、高耐圧、オン抵抗の低減化が要求されている。これらの要求に応えるために、近年、プレーナ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)から、縦型のＭＯＳＦＥＴに移行している。縦型のＭＯＳＦＥＴでは、半導体基板の主面に対し、略垂直な方向にチャネル領域が形成されるので、チャネル密度が増加し、オン抵抗の低減化を図ることができる。
【０００３】
また、さらなる高耐圧、オン抵抗の低減化のために、チャネル領域を半導体基板の主面だけではなく半導体基板の垂直方向に形成する３次元型の半導体装置も考えられる。３次元型の半導体装置では、半導体基板の主面に対して、略垂直な方向に、ソース領域、ベース領域、ドレイン領域のそれぞれを延設し、さらに、トレンチ型のゲート電極を設ける。このような構造の半導体装置であれば、チャネル領域が半導体基板の主面と略平行な方向に形成されると共に、チャネル領域が半導体基板の主面に対し、略垂直な方向にも形成される。このため、チャネル密度が大幅に向上する。その結果、３次元型の半導体装置においては、高耐圧が維持され、オン抵抗が低減する。
【０００４】
しかし、３次元型の半導体装置においては、半導体装置のオン状態とオフ状態の切り替え時には、ソース電極と、ドレイン電極と、の間の電位差が急激に上昇し、一時的に過電圧の状態となる。このため、ベース領域、ゲート電極の下端部付近でアバランシェ降伏が発生する可能性がある。
【０００５】
アバランシェ降伏で発生したキャリアは、ベース領域を通りソース電極側に排出されるものの、３次元型の半導体装置では、ベース領域が深く形成されているため、キャリアがベース領域に滞留し易い。このため、ベース領域の電位が上昇し、寄生バイポーラトランジスタによるバイポーラアクションが生じる可能性がある。バイポーラアクションが連鎖すると、所謂ラッチアップによって素子破壊が起きる。このため、３次元型の半導体装置においては、さらなる耐圧の向上が望ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２７４３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、耐圧がより向上する半導体装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１導電形のドレイン層の表面から内部にかけて、前記ドレイン層に選択的に設けられた第１導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけて、前記ドリフト領域に選択的に設けられた第２導電形のベース領域と、を備える。また、実施形態の半導体装置は、前記ベース領域の表面から内部にかけて、前記ベース領域に選択的に設けられた、第１導電形のソース領域と、前記ドレイン層の主面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、を備える。また、実施形態の半導体装置は、前記ベース領域の不純物濃度よりも高い濃度の不純物が含まれ、前記ドリフト領域の表面に選択的に設けられた第２導電形のコンタクト領域と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域および前記コンタクト領域に接続されたソース電極と、を備える。実施形態の半導体装置の前記コンタクト領域は、前記ドレイン層側から前記ドリフト領域に向かって延在し、前記ドレイン層と接触していない。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置の要部斜視模式図である。
【図２】第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図３】第１の実施の形態に係る半導体装置の要部平面模式図である。
【図４】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板の表面にマスクを形成する工程の要部斜視模式図、（ｂ）は、半導体基板にエッチング処理をする工程の要部斜視模式図である。
【図５】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、エピタキシャル層を形成する工程の要部斜視模式図、（ｂ）は、マスクを形成する工程の要部斜視模式図である。
【図６】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の要部斜視模式図、（ｂ）は、ゲート電極を形成する工程の要部斜視模式図である。
【図７】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にイオン注入をする工程の要部斜視模式図、（ｂ）は、マスクを形成する工程の要部斜視模式図である。
【図８】第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の要部斜視模式図、（ｂ）は、絶縁層を形成する工程の要部斜視模式図である。
【図９】比較例に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図１０】コンタクト領域の下面と、絶縁層の下面との段差と、素子耐圧の関係を説明する図である。
【図１１】第２の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図１２】第２の実施の形態に係る半導体装置の要部平面模式図である。
【図１３】第２の実施の形態に係る半導体装置の変形例の要部平面模式図である。
【図１４】第３の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図１５】第４の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【図１６】第５の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本実施の形態について説明する。
図１は、第１の実施の形態に係る半導体装置の要部斜視模式図である。図１には、第１の実施の形態に係る半導体装置の全体像が示されている。
図２は、第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。図１および図２（ａ）には、図１（ｂ）に示されたドレイン電極４０、ソース電極４１が表示されていない。
図３は、第１の実施の形態に係る半導体装置の要部平面模式図である。図１の領域９０と、図３の領域９０とで、囲まれた部分が図２に表示されている。
【００１１】
半導体装置１は、３次元型のＭＯＳＦＥＴである。図１、図２に示すように、半導体装置１は、ｎ＋形のドレイン層１０を備え、ドレイン層１０の上に、絶縁層５０が設けられている。絶縁層５０の表面からドレイン層１０の内部にかけては、ドリフト領域１１が選択的に設けられている。ドレイン層１０中に含まれるｎ形不純物濃度は、ドリフト領域１１中に含まれるｎ形不純物濃度よりも高い。ドリフト領域１１の表面から内部にかけては、ｐ形のベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、ｎ形のソース領域１３が選択的に設けられている。
【００１２】
ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側に設けられたドリフト領域１１の一部の表面から内部にかけては、ゲート絶縁膜２０を介してゲート電極２１が選択的に設けられている。ゲート電極２１は、トレンチ状であり、ドレイン層１０の主面に対して略平行な方向に、ソース領域１３の一部から、ソース領域１３の前記一部に隣接するベース領域１２を貫通して、ドリフト領域１１の一部にまで到達している。ゲート絶縁膜２０の下端は、ベース領域１２の下端と、ソース領域１３の下端と、の間に位置している。ドリフト領域１１の表面には、ドレイン層１０の側から、ドリフト領域１１に向かって、ｐ＋形のコンタクト領域３０が選択的に設けられている。コンタクト領域３０は、ベース領域１２に隣接している。コンタクト領域３０の不純物濃度は、ベース領域１２の不純物濃度よりも高い。コンタクト領域３０は、例えば、半導体装置１内で発生するキャリア（例えば、正孔）をソース電極４１に排出することが可能なキャリア抜き領域である。
【００１３】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３０には、ビア電極４５を介して、ソース電極４１が接続されている。ソース電極４１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介在している。層間絶縁膜４６の下側のドレイン層１０の表面には、絶縁層５０が設けられている。絶縁層５０は、コンタクト領域３０に隣接している。コンタクト領域３０の下面と、絶縁層５０の下面と、のあいだには、距離Ｌの段差が設けられている。コンタクト領域３０と、ドレイン層１０と、の間には、ドリフト領域１１および絶縁層５０が介設されている。
【００１４】
半導体装置１においては、ｐ＋形のコンタクト領域３０がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近している。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３０をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２５が形成されている。ｐｎダイオード２５は、絶縁層５０の近傍に形成されている。
【００１５】
図３に示すように、半導体装置１の平面においては、コンタクト領域３０がドリフト領域１１に挟まれている。ドリフト領域１１およびコンタクト領域３０は、ベース領域１２に隣接している。ベース領域１２は、ドリフト領域１１およびコンタクト領域３０と反対側において、ソース領域１３に隣接している。ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２に隣接するドリフト領域１１の一部には、ゲート電極２１が設けられている。ゲート電極２１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、ゲート絶縁膜２０が設けられている。コンタクト領域３０は、ドリフト領域１１まで延在したゲート電極２１の間に位置している。ソース領域１３は、ベース領域１２によって挟まれ、ソース領域１３およびベース領域１２は、ドリフト領域１１によって挟まれている。
【００１６】
半導体装置１の平面における、ドリフト領域１１、ベース領域１２、およびゲート電極２１の配置は、ソース領域１３を中心として、線対称になっている。ドリフト領域１１およびコンタクト領域３０のベース領域１２とは反対側には、絶縁層５０が隣接している。半導体装置１においては、例えば、図３に示すユニットが、図１に示すごとく、ドレイン層１０の主面に対し平行な方向に周期的に配列している。
【００１７】
ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１３、およびコンタクト領域３０の主成分は、例えば、ケイ素（Ｓｉ）等の半導体である。ゲート電極２１の材質は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）である。ゲート絶縁膜２０、層間絶縁膜４６および絶縁層５０の材質は、例えば、酸化ケイ素（ＳｉＯ２）等である。ドレイン電極４０およびソース電極４１の材質は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等である。
【００１８】
半導体装置１の製造過程について説明する。
図４は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板の表面にマスクを形成する工程の要部斜視模式図、（ｂ）は、半導体基板にエッチング処理をする工程の要部斜視模式図である。
【００１９】
先ず、図４（ａ）に示すように、半導体基板（半導体ウェーハ）であるドレイン層１０を準備する。ドレイン層１０の不純物濃度は、例えば、１×１０１８ｃｍ−３以上である。
続いて、ドレイン層１０の表面に、選択的にマスク９１を形成する。マスク９１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００２０】
次に、図４（ｂ）に示すように、マスク９１から開口されたドレイン層１０に選択的なエッチング処理を施す。これにより、ドレイン層１０の表面から内部にかけてトレンチ１０ｔが形成される。
【００２１】
図５は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、エピタキシャル層を形成する工程の要部斜視模式図、（ｂ）は、マスクを形成する工程の要部斜視模式図である。
【００２２】
図５（ａ）に示すように、トレンチ１０ｔの内部に、エピタキシャル成長法によって、ｎ形のドリフト領域１１を形成する。ドリフト領域１１の不純物濃度は、例えば、１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３である。これにより、ドレイン層１０の表面から内部にかけてドリフト領域１１が形成される。
【００２３】
ドリフト領域１１の成長については途中で中断し、ドリフト領域１１内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｐ形のベース領域１２を形成する。これにより、ドリフト領域１１の表面から内部にかけてベース領域１２が形成される。
【００２４】
さらに、ベース領域１２の成長を途中で中断し、ベース領域１２内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｎ＋形のソース領域１３を形成する。これにより、ベース領域１２の表面から内部にかけてソース領域１３が選択的に形成される。
【００２５】
その後、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面について、ＣＭＰ（Chemical Mechanical Polishing）研磨を施す。これにより、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面が平坦になる。マスク９１については、ＣＭＰ研磨で除去する。
【００２６】
次に、図５（ｂ）に示すように、ドレイン層１０、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面に、選択的にマスク９２を形成する。マスク９２の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００２７】
図６は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の要部斜視模式図、（ｂ）は、ゲート電極を形成する工程の要部斜視模式図である。
【００２８】
次に、図６（ａ）に示すように、マスク９２から開口されたドリフト領域１１、ベース領域１２、およびソース領域１３のそれぞれの一部に選択的なエッチング処理を施す。これにより、ドリフト領域１１、ベース領域１２、およびソース領域１３のそれぞれの一部に、トレンチ２０ｔが形成される。続いて、トレンチ２０ｔ内を高温下で、酸化性雰囲気に晒す。
【００２９】
これにより、図６（ｂ）に示すように、トレンチ２０ｔの側面および底面にゲート絶縁膜２０が形成される。続いて、トレンチ２０ｔ内に、ゲート絶縁膜２０を介して、ＣＶＤ（Chemical Vapor Deposition）によってゲート電極２１を形成する。これにより、ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１の一部の表面から内部にかけて、トレンチ状のゲート電極２１が選択的に形成される。ゲート電極２１の材質は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）である。ゲート電極２１を形成した後、マスク９２を除去する。
【００３０】
図７は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にイオン注入をする工程の要部斜視模式図、（ｂ）は、マスクを形成する工程の要部斜視模式図である。
【００３１】
次に、図７（ａ）に示すように、ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１３およびゲート電極２１の表面に、選択的にマスク９３を形成する。マスク９３の材質は、酸化シリコン（ＳｉＯ２）である。続いて、マスク９３から開口された部分のドリフト領域１１に、ｐ形不純物（例えば、ボロン（Ｂ））をイオン注入する。これにより、ドリフト領域１１の表面において、ドレイン層１０の側から、ベース領域１２に向かって、ベース領域１２の不純物濃度よりも高いｐ＋形のコンタクト領域３０が選択的に設けられている。
【００３２】
次に、図７（ｂ）に示すように、ドリフト領域１１、ベース領域１２、ソース領域１３およびゲート電極２１の表面に、選択的にマスク９４を形成する。マスク９４の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００３３】
図８は、第１の実施の形態に係る半導体装置の製造過程を説明する要部斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の要部斜視模式図、（ｂ）は、絶縁層を形成する工程の要部斜視模式図である。
【００３４】
次に、図８（ａ）に示すように、マスク９４から開口された部分にエッチング処理を施し、ドレイン層１０の表面のエッチバックを行う。続いて、このエッチバックした部分に、ＣＶＤ等により、絶縁層５０を形成する。この状態を、図８（ｂ）に示す。
【００３５】
この後、図１、２に示すように、ドレイン層１０に、ドレイン電極４０を接続する。ソース領域１３、ベース領域１２およびコンタクト領域３０には、ビア電極４５を介して、ソース電極４１を接続する。ソース電極４１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６を介設する。このような製造過程により、半導体装置１が形成される。
【００３６】
次に、半導体装置１の作用効果について説明する。
半導体装置１の作用効果を説明する前に、比較例に係る半導体装置１００の作用を説明する。
図９は、比較例に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。図９（ａ）には、図２（ｂ）に示されたドレイン電極４０、ソース電極４１が表示されていない。
【００３７】
比較例に係る半導体装置１００の構成は、半導体装置１の構成と略同じである。但し、半導体装置１００では、半導体装置１のコンタクト領域３０に対応するｐ＋形のコンタクト領域３００がドリフト領域１１の表面に設けられていない。半導体装置１００では、コンタクト領域３００がベース領域１２の表面に設けられている。コンタクト領域３００は、ソース領域１３に隣接している。コンタクト領域３００は、ビア電極４５を介して、ソース電極４１に接続されている。
【００３８】
比較例に係る半導体装置１００のソース電極４１にグランド電位（または、負電位）を印加し、ドレイン電極４０に正電位を印加する。さらに、半導体装置１００のゲート電極２１を閾値電位以上にして、半導体装置１００をオン状態にする。
【００３９】
半導体装置１００がオン状態にあるとき、ソース電極４１と、ドレイン電極４０と、の間に電流が流れる。半導体装置１００においては、ドレイン層１０の主面に対して、略垂直な方向に、ソース領域１３、ベース領域１２、ドリフト領域１１がそれぞれ延設され、トレンチ型のゲート電極２１が設けられている。従って、チャネル領域がドレイン層１０の主面と略平行な方向に形成されると共に、チャネル領域がドレイン層１０の主面に対し、略垂直な方向にも形成される。このため、半導体装置１００においては、チャネル密度が大幅に向上する。オン状態では、ソース電極４１と、ドレイン電極４０と、の間が通電するので、ソース電極４１と、ドレイン電極４０と、の間の電位差がオフ状態に比べ小さくなる。
【００４０】
一方、半導体装置１００がオン状態からオフ状態に切り替わると、ソース電極４１と、ドレイン電極４０と、の間の電位差が急激に上昇し、一時的に、本来のオフ状態における電位差を超えて、ソース電極４１と、ドレイン電極４０と、の間が過電圧の状態となる。
【００４１】
このとき、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面においてアバランシェ降伏が発生し、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面において、電子−正孔対が発生する場合がある。そして、発生した正孔は、ベース領域１２に向かって移動する。ベース領域１２に流入した正孔は、ベース領域１２の表面に設けられたコンタクト領域３００を通じて、ソース電極４１側に排出される。
【００４２】
但し、ベース領域１２の不純物濃度は、トランジスタの閾値電圧（Ｖｔ）を決定するために、コンタクト領域３００よりも低く構成されている。従って、ベース領域１２の抵抗は、コンタクト領域３００の抵抗よりも高くなっている。さらに、３次元型のＭＯＳＦＥＴである半導体装置１００では、ベース領域１２は、ドリフト領域１１の表面から内部にかけて深く掘り下げられている。
【００４３】
従って、半導体装置１００においては、通常のパワーＭＯＳＦＥＴに比べ、ベース領域１２内に正孔が溜まり易い環境にある。このため、正孔がベース領域１２内に流入すると、ベース領域１２の電位上昇が生じ、ソース領域１３（ｎ＋型）／ベース領域１２（ｐ形）／ドリフト領域１１（ｎ−型）で構成される寄生バイポーラトランジスタが動作する場合がある。
【００４４】
半導体装置１００内の寄生バイポーラトランジスタが継続すると、ソース領域１３／ベース領域１２／ドリフト領域１１において局部的な温度上昇が起き、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面において、益々、正孔が発生し易くなる。このため、ソース領域１３／ベース領域１２／ドリフト領域１１において、電流集中が起き易くなる。その結果、半導体装置１００では、目的のアバランシェ電流より低い電流値で素子破壊が起きる場合がある。
【００４５】
これに対し、第１の実施の形態に係る半導体装置１では、ドリフト領域１１の表面において、絶縁層５０の側から、ベース領域１２に向かって、ｐ＋形のコンタクト領域３０が設けられている。コンタクト領域３０は、ドレイン層１０の表面に設けられた絶縁層５０に隣接している。
【００４６】
半導体装置１においては、ｐ＋形のコンタクト領域３０がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近しているので、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３０をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２５が形成されている。
【００４７】
半導体装置１においては、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２５付近において正孔を発生し易くしている。
【００４８】
例えば、半導体装置１におけるコンタクト領域３０の下面と絶縁層５０の下面との段差Ｌと、素子耐圧との関係を、図１０に示す。
図１０には、横軸に上述した距離Ｌが示され、縦軸に、半導体装置１の素子耐圧（Ｖ）が示されている。
【００４９】
ラインＡは、ソース領域１３／ベース領域１２／ドリフト領域１１における、距離Ｌと素子耐圧との関係である。ラインＡにおいては、距離Ｌによって素子耐圧が変化しない。すなわち、ソース領域１３／ベース領域１２／ドリフト領域１１における素子耐圧は、距離Ｌに依存しない。
【００５０】
ラインＢにおいては、距離Ｌが短くなるほど、素子耐圧が低下している。この理由は、距離Ｌが短くなるほど、ｐｎダイオード２５によるツェナー降伏が増すからである。その結果、半導体装置１においては、距離Ｌが短くなるほど、ｐｎダイオード２５付近において、正孔が発生し易くなる。半導体装置１においては、距離Ｌは、図１０の領域９５内に調整されている。
【００５１】
半導体装置１においては、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２５付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２５付近に移行させている。
【００５２】
換言すれば、距離Ｌを調整することにより、半導体装置１内で発生するアバランシェ電流を、ｐｎダイオード２５付近のアバランシェ電流によって決定付けている。ｐｎダイオード２５付近において発生した正孔は、ｐｎダイオード２５近傍に設けられたコンタクト領域３０を通じて、速やかにソース電極４１側に排出される。半導体装置１においては、ｐｎダイオード２５がベース領域１２外に設けられているために、ｐｎダイオード２５付近において発生した正孔がベース領域１２内に流入し難い構成になっている。
【００５３】
これにより、半導体装置１においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置１においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置１の素子耐圧は、半導体装置１００の素子耐圧に比べて向上する。
【００５４】
続いて、他の実施の形態について説明する。以下の説明では、半導体装置１と同一の部材には同一の符号を付し、詳細な説明については適宜省略する。
【００５５】
（第２の実施の形態）
図１１は、第２の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。図１１（ａ）には、図１１（ｂ）に示されたドレイン電極４０、ソース電極４１が表示されていない。
図１２は、第２の実施の形態に係る半導体装置の要部平面模式図である。図１２の領域９０で囲まれた部分が図１１に表示されている。
【００５６】
図１１に示すように、半導体装置２においては、ドリフト領域１１の表面において、ドレイン層１０の側からドリフト領域１１に向かって、ｐ＋形のコンタクト領域３１が選択的に設けられている。絶縁層５０の側から延在するコンタクト領域３１は、ドリフト領域１１の表面の途中で途切れている。コンタクト領域３１の不純物濃度は、ベース領域１２の不純物濃度よりも高い。コンタクト領域３１は、例えば、半導体装置２内で発生するキャリア（例えば、正孔）をソース電極４１に排出するキャリア抜き領域である。
【００５７】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３１には、ビア電極４５を介して、ソース電極４１が接続されている。層間絶縁膜４６の下側のドレイン層１０の表面には、絶縁層５０が設けられている。絶縁層５０は、コンタクト領域３１に隣接している。コンタクト領域３１の下面と、絶縁層５０の下面と、のあいだには、距離Ｌの段差が設けられている。コンタクト領域３１と、ドレイン層１０と、の間には、ドリフト領域１１および絶縁層５０が介設されている。
【００５８】
半導体装置２においては、ｐ＋形のコンタクト領域３１をｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近させている。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３１をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２６が形成されている。ｐｎダイオード２６は、絶縁層５０の近傍に形成されている。
【００５９】
図１２に示すように、半導体装置２の平面においては、コンタクト領域３１がドリフト領域１１に隣接している。ドリフト領域１１は、ベース領域１２に隣接している。ベース領域１２のドリフト領域１１と反対側には、ソース領域１３が隣接している。ソース領域１３から、ベース領域１２を介してドリフト領域１１までは、ゲート電極２１が設けられている。ゲート電極２１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、ゲート絶縁膜２０が設けられている。
【００６０】
半導体装置２の平面における、ドリフト領域１１、ベース領域１２、およびゲート電極２１の配置は、ソース領域１３を中心として、線対称になっている。ドリフト領域１１とは、反対側のコンタクト領域３１には、絶縁層５０が接している。半導体装置２においては、例えば、図１２に示すユニットがドレイン層１０の主面に対し平行な方向に周期的に配列している。
【００６１】
第２の実施の形態に係る半導体装置２では、ドリフト領域１１の表面において、絶縁層５０の側から、ベース領域１２に向かって、ｐ＋形のコンタクト領域３１が設けられている。コンタクト領域３１は、ドレイン層１０の表面に設けられた絶縁層５０に隣接している。半導体装置２においては、ｐ＋形のコンタクト領域３１がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近しているので、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３１をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２６が形成されている。
【００６２】
半導体装置２においては、半導体装置１と同様に、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２６付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２６付近に移行させている。
【００６３】
換言すれば、距離Ｌを調整することにより、半導体装置２内で発生するアバランシェ電流を、ｐｎダイオード２６付近のアバランシェ電流によって決定付けている。ｐｎダイオード２６付近において発生した正孔は、ｐｎダイオード２６近傍に設けられたコンタクト領域３１を通じて、速やかにソース電極４１側に排出される。
【００６４】
これにより、半導体装置２においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置２においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置２の素子耐圧は、比較例に係る半導体装置１００の素子耐圧に比べて向上する。
【００６５】
（第２の実施の形態の変形例）
第２の実施の形態の変形例は、半導体装置２の平面におけるゲート電極２１の配置を変えた実施形態である。
図１３は、第２の実施の形態に係る半導体装置の変形例の要部平面模式図である。
【００６６】
図１３（ａ）に示すように、半導体装置３の平面においては、コンタクト領域３１がドリフト領域１１に隣接している。ドリフト領域１１は、ベース領域１２に隣接している。ベース領域１２のドリフト領域１１と反対側には、ソース領域１３が隣接している。ソース領域１３は、ベース領域１２によって挟まれ、ソース領域１３およびベース領域１２は、ドリフト領域１１によって挟まれている。ソース領域１３の一部から、ベース領域１２を介してドリフト領域１１の一部には、ゲート電極２１が設けられている。ゲート電極２１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、ゲート絶縁膜２０が設けられている。
【００６７】
半導体装置３の平面においては、ベース領域１２が延在する方向におけるゲート電極２１の周期が近接するベース領域１２において互いに一致していない。例えば、近接するベース領域１２の中、一方のベース領域１２に設けられたゲート電極２１は、他方のベース領域１２に設けられたゲート電極２１間に位置している。
【００６８】
図１３（ｂ）に示すように、半導体装置４の平面においては、コンタクト領域３１がドリフト領域１１に隣接している。ドリフト領域１１は、ベース領域１２に隣接している。ベース領域１２のドリフト領域１１と反対側には、ソース領域１３が隣接している。ソース領域１３は、ベース領域１２によって挟まれ、ソース領域１３およびベース領域１２は、ドリフト領域１１によって挟まれている。ソース領域１３の一部から、ベース領域１２を介してドリフト領域１１の一部には、ゲート電極２１が設けられている。ゲート電極２１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、ゲート絶縁膜２０が設けられている。
【００６９】
半導体装置４の平面においては、ゲート電極２１がソース領域１３、ソース領域１３を跨って、ソース領域１３の両側に配置されたベース領域１２の一部、およびベース領域１２に隣接するドリフト領域１１の一部に配置されている。
【００７０】
半導体装置３、４においては、例えば、図１３（ａ）、（ｂ）に示すユニットがドレイン層１０の主面に対し平行な方向に周期的に配列している。このような実施の形態も、第２の実施の形態に含まれる。
【００７１】
（第３の実施の形態）
図１４は、第３の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【００７２】
半導体装置５においては、ドリフト領域がドレイン層１０を介して複数に分離している。例えば、ドリフト領域は、ドレイン層１０を介して、第１のドリフト領域１１Ａと第２のドリフト領域１１Ｂとに分割されている。第１のドリフト領域１１Ａの表面から内部にかけて、ベース領域１２が選択的に設けられている。ドリフト領域１１Ａにドレイン層１０を介して隣接する第２のドリフト領域１１Ｂの表面には、キャリア抜き領域であるｐ形のコンタクト領域３２が選択的に設けられている。コンタクト領域３２は、ドレイン層１０の側からドリフト領域１１Ａに向かって延在している。ドリフト領域１１Ａの深さと、ドリフト領域１１Ｂの深さは、同じ深さであってもよく、段差があってもよい。ドレイン層１０の上には、絶縁層５０Ａ、５０Ｂが設けられている。
【００７３】
ドリフト領域１１Ａの表面から内部にかけては、ベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、ソース領域１３が選択的に設けられている。ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１Ａの一部の表面から内部にかけては、ゲート絶縁膜２０を介してゲート電極２１が選択的に設けられている。
【００７４】
半導体装置５においては、コンタクト領域３２がドリフト領域１１Ｂの表面に選択的に設けられている。コンタクト領域３２の不純物濃度は、ベース領域１２の不純物濃度よりも高い。
【００７５】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３２には、ビア電極４５を介して、ソース電極４１が接続されている。ソース電極４１と、ドリフト領域１１Ａ、１１Ｂ、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介在している。層間絶縁膜４６の下側のドレイン層１０の表面には、絶縁層５０Ａ、５０Ｂが設けられている。絶縁層５０Ａ、５０Ｂは、コンタクト領域３２に隣接している。コンタクト領域３２の下面と、絶縁層５０Ａ、５０Ｂの下面と、のあいだには、距離Ｌの段差が設けられている。
【００７６】
半導体装置５においては、ｐ＋形のコンタクト領域３２がｎ−形のドリフト領域１１Ｂを介してｎ＋形のドレイン層１０に接近している。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３２をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２７Ａ、２７Ｂが形成されている。ｐｎダイオード２７Ａは、絶縁層５０Ａの近傍に形成されている。ｐｎダイオード２７Ｂは、絶縁層５０Ｂの近傍に形成されている。
【００７７】
半導体装置５においては、半導体装置１と同様に、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１Ａとの接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２７Ａ、２７Ｂ付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１Ａとの接合界面から、ｐｎダイオード２７Ａ、２７Ｂ付近に移行させている。
【００７８】
換言すれば、距離Ｌを調整することにより、半導体装置５内で発生するアバランシェ電流を、ｐｎダイオード２７Ａ、２７Ｂ付近のアバランシェ電流によって決定付けている。ｐｎダイオード２７Ａ、２７Ｂ付近において発生した正孔は、ｐｎダイオード２７Ａ、２７Ｂ近傍に設けられたコンタクト領域３２を通じて、速やかにソース電極４１側に排出される。
【００７９】
これにより、半導体装置５においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置５においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置５の素子耐圧は、比較例に係る半導体装置１００の素子耐圧に比べて向上する。
【００８０】
半導体装置５においては、ｐｎダイオード２７Ａ、２７Ｂを半導体装置１〜４に比べ、さらにベース領域１２から遠ざけているために、ｐｎダイオード２７Ａ、２７Ｂ付近において発生した正孔がベース領域１２内に流入し難い構成になっている。従って、半導体装置５においては、バイポーラアクションがさらに抑制されて、半導体装置１〜４よりも素子耐圧がさらに向上する。
【００８１】
（第４の実施の形態）
図１５は、第４の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【００８２】
半導体装置６においては、ドレイン層１０の表面からドレイン層１０の内部にかけて、ドリフト領域１１が選択的に設けられている。ドリフト領域１１の表面から内部にかけては、ベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、ソース領域１３が選択的に設けられている。ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１の一部の表面から内部にかけては、ゲート絶縁膜２０を介してゲート電極２１が選択的に設けられている。
【００８３】
半導体装置６においては、キャリア抜き領域であるｐ形のコンタクト領域３３がドリフト領域１１の表面に選択的に設けられている。コンタクト領域３３は、ドレイン層１０の側からドリフト領域１１に向かって延在している。コンタクト領域３３の不純物濃度は、ベース領域１２の不純物濃度よりも高い。
【００８４】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３３には、ビア電極４５を介して、ソース電極４１が接続されている。ソース電極４１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介在している。
【００８５】
半導体装置６においては、ｐ＋形のコンタクト領域３３がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に、距離Ｌを隔てて接近している。コンタクト領域３３と、ドレイン層１０と、の間には、ドリフト領域１１が介設されている。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３３をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２８が形成されている。
【００８６】
半導体装置６においては、半導体装置１と同様に、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２８付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２８付近に移行させている。
【００８７】
換言すれば、距離Ｌを調整することにより、半導体装置６内で発生するアバランシェ電流を、ｐｎダイオード２８付近のアバランシェ電流によって決定付けている。ｐｎダイオード２８付近において発生した正孔は、ｐｎダイオード２８近傍に設けられたコンタクト領域３３を通じて、速やかにソース電極４１側に排出される。
【００８８】
これにより、半導体装置６においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置６においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置６の素子耐圧は、比較例に係る半導体装置１００の素子耐圧に比べて向上する。
【００８９】
（第５の実施の形態）
図１６は、第５の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部斜視模式図であり、（ｂ）は、（ａ）のＸ−Ｙの位置における要部断面模式図である。
【００９０】
半導体装置７においては、ドレイン層１０の表面からドレイン層１０の内部にかけて、ドリフト領域１１が選択的に設けられている。ドリフト領域１１の表面から内部にかけては、ベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、ソース領域１３が選択的に設けられている。ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１の一部の表面から内部にかけては、ゲート絶縁膜２０を介してゲート電極２１が選択的に設けられている。
【００９１】
半導体装置７においては、キャリア抜き領域であるｐ＋形のコンタクト領域３４がドリフト領域１１の表面に選択的に設けられている。コンタクト領域３４は、絶縁層５０と対向し、絶縁層５０に対し略平行に延在している。さらに、コンタクト領域３４は、絶縁層５０に隣接せず、絶縁層５０から離れて配置されている。コンタクト領域３４の不純物濃度は、ベース領域１２の不純物濃度よりも高い。
【００９２】
ドレイン層１０には、ドレイン電極４０が接続されている。ソース領域１３、ベース領域１２およびコンタクト領域３３には、ビア電極４５を介して、ソース電極４１が接続されている。ソース電極４１と、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介在している。
【００９３】
ｐ＋形のコンタクト領域３４の底面の端部３４ｅと、絶縁層５０の底面の端部５０ｅとの距離Ｌを隔てて離れている。コンタクト領域３４と、ドレイン層１０と、の間には、ドリフト領域１１が介設されている。従って、ソース電極４１と、ドレイン電極４０と、の間に、コンタクト領域３４をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２９が形成されている。
【００９４】
半導体装置７においては、半導体装置１と同様に、距離Ｌを調整することにより、ゲート電極２１の下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２９付近においてアバランシェ降伏を発生し易くしている。すなわち、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２９付近に移行させている。
【００９５】
換言すれば、距離Ｌを調整することにより、半導体装置７内で発生するアバランシェ電流を、ｐｎダイオード２９付近のアバランシェ電流によって決定付けている。ｐｎダイオード２９付近において発生した正孔は、ｐｎダイオード２９近傍に設けられたコンタクト領域３４を通じて、速やかにソース電極４１側に排出される。
【００９６】
これにより、半導体装置７においては、半導体装置１００に比べて、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなる。従って、半導体装置７においては、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体装置７の素子耐圧は、比較例に係る半導体装置１００の素子耐圧に比べて向上する。
【００９７】
以上、具体例を参照しつつ本実施の形態について説明した。
第１〜第５の実施の形態に係る半導体装置１〜７は、ｎ形のドレイン層１０の表面から内部にかけて、ドレイン層１０に選択的に設けられたｎ形のドリフト領域１１、１１Ａ、１１Ｂと、ドリフト領域１１、１１Ａの表面から内部にかけて、ドリフト領域１１、１１Ａに選択的に設けられたｐ形のベース領域１２と、ベース領域１２の表面から内部にかけて、ベース領域１２に選択的に設けられた、ｎ形のソース領域１３と、を備える。そして、キャリア抜き領域であるコンタクト領域３０〜３４は、ドレイン層１０の側からドリフト領域１１、１１Ｂに向かって延在している。コンタクト領域３０〜３４は、ドレイン層１０と接触していない。
【００９８】
しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。それぞれの実施の形態ついては、それぞれが独立した実施の形態ではなく、それぞれの実施の形態を適宜複合することができる。本実施の形態では、ｎ形を第１導電形、ｐ形を第２導電形と、表示してもよい。また、ｎ形を第２導電形、ｐ形を第１導電形とする形態も本実施の形態に含まれる。
【符号の説明】
【００９９】
１、２、３、４、５、６、７、１００ 半導体装置
１０ ドレイン層
１０ｔ トレンチ
１１、１１Ａ、１１Ｂ ドリフト領域
１２ ベース領域
１３ ソース領域
２０ ゲート絶縁膜
２０ｔ トレンチ
２１ ゲート電極
２５、２６、２７Ａ、２７Ｂ、２８、２９ ｐｎダイオード
３０、３１、３２、３３、３４、３００ コンタクト領域
４０ ドレイン電極
４１ ソース電極
４５ ビア電極
４６ 層間絶縁膜
５０、５０Ａ、５０Ｂ 絶縁層
９０、９５ 領域
９１、９２、９３、９４ マスク
【特許請求の範囲】
【請求項１】
第１導電形のドレイン層の表面から内部にかけて、前記ドレイン層に選択的に設けられた第１導電形のドリフト領域と、
前記ドリフト領域の表面から内部にかけて、前記ドリフト領域に選択的に設けられた第２導電形のベース領域と、
前記ベース領域の表面から内部にかけて、前記ベース領域に選択的に設けられた、第１導電形のソース領域と、
前記ドレイン層の主面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、
前記ベース領域の不純物濃度よりも高い濃度の不純物が含まれ、前記ドリフト領域の表面に選択的に設けられた第２導電形のコンタクト領域と、
前記ドレイン層に接続されたドレイン電極と、
前記ソース領域および前記コンタクト領域に接続されたソース電極と、
を備え、
前記コンタクト領域は、前記ドレイン層側から前記ドリフト領域に向かって延在し、前記ドレイン層と接触していないことを特徴とする半導体装置。
【請求項２】
前記コンタクト領域と、前記ドレイン層と、の間に、前記ドリフト領域が介設されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドレイン層の上に、絶縁層がさらに設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記コンタクト領域の下面と、前記絶縁層の下面と、のあいだには、段差があることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ドリフト領域は、前記ドレイン層を介して第１のドリフト領域と第２のドリフト領域とに分割され、
前記第１のドリフト領域の表面から内部にかけて、前記ベース領域が選択的に設けられ、
前記第１のドリフト領域に前記ドレイン層を介して隣接する第２のドリフト領域の表面に、前記コンタクト領域が選択的に設けられていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項１】
第１導電形のドレイン層の表面から内部にかけて、前記ドレイン層に選択的に設けられた第１導電形のドリフト領域と、
前記ドリフト領域の表面から内部にかけて、前記ドリフト領域に選択的に設けられた第２導電形のベース領域と、
前記ベース領域の表面から内部にかけて、前記ベース領域に選択的に設けられた、第１導電形のソース領域と、
前記ドレイン層の主面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、
前記ベース領域の不純物濃度よりも高い濃度の不純物が含まれ、前記ドリフト領域の表面に選択的に設けられた第２導電形のコンタクト領域と、
前記ドレイン層に接続されたドレイン電極と、
前記ソース領域および前記コンタクト領域に接続されたソース電極と、
を備え、
前記コンタクト領域は、前記ドレイン層側から前記ドリフト領域に向かって延在し、前記ドレイン層と接触していないことを特徴とする半導体装置。
【請求項２】
前記コンタクト領域と、前記ドレイン層と、の間に、前記ドリフト領域が介設されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドレイン層の上に、絶縁層がさらに設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記コンタクト領域の下面と、前記絶縁層の下面と、のあいだには、段差があることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ドリフト領域は、前記ドレイン層を介して第１のドリフト領域と第２のドリフト領域とに分割され、
前記第１のドリフト領域の表面から内部にかけて、前記ベース領域が選択的に設けられ、
前記第１のドリフト領域に前記ドレイン層を介して隣接する第２のドリフト領域の表面に、前記コンタクト領域が選択的に設けられていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−５９９３１（Ｐ２０１２−５９９３１Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０１８７４（Ｐ２０１０−２０１８７４）
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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