半導体試験装置
【課題】半導体試験装置と被試験デバイスと接続関係を自由に設定しつつ、被試験デバイスに複数ピンが備えられている場合に全ての被試験デバイスにフェイルが生じているか否かを検出することを目的とする。
【解決手段】複数のＤＵＴ２から出力される出力信号に基づいてＤＵＴ２のパスフェイル情報を生成するＰＥ部３を備えた半導体試験装置であって、ＤＵＴ２に接続されるＰＥ部３の複数のＤＵＴピンとＤＵＴ２との対応関係を記憶した対応表に基づいて、ＤＵＴごとにパスフェイル情報をグループ化して出力する変換部１１と、ＤＵＴ２ごとにグループ化されたパスフェイル情報を入力して論理和の演算を行い、被試験デバイス情報として出力を行う複数の論理和演算部１２と、複数の論理和演算部１２から出力される全ての被試験デバイス情報に対して論理積の演算を行う論理積演算部１４と、を備えている。
【解決手段】複数のＤＵＴ２から出力される出力信号に基づいてＤＵＴ２のパスフェイル情報を生成するＰＥ部３を備えた半導体試験装置であって、ＤＵＴ２に接続されるＰＥ部３の複数のＤＵＴピンとＤＵＴ２との対応関係を記憶した対応表に基づいて、ＤＵＴごとにパスフェイル情報をグループ化して出力する変換部１１と、ＤＵＴ２ごとにグループ化されたパスフェイル情報を入力して論理和の演算を行い、被試験デバイス情報として出力を行う複数の論理和演算部１２と、複数の論理和演算部１２から出力される全ての被試験デバイス情報に対して論理積の演算を行う論理積演算部１４と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行う半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）の試験を行う半導体試験装置が従来から知られている。従来の半導体試験装置１０１は、図６に示すように、複数個（Ｎ個：Ｎは２以上の整数）のＤＵＴ１０２を接続している。ＤＵＴ１０２はＩＣやＬＳＩ、メモリ等の被試験デバイスである。半導体試験装置１０１から所定の試験信号がＤＵＴ１０２に出力され、半導体試験装置１０１はＤＵＴ１０２から出力される出力信号と期待値とを比較して、パスフェイル判定（良否判定）の結果としてパスフェイル情報を得る。
【０００３】
図６（ａ）および（ｂ）において、半導体試験装置１０１側にはＮ個のピン（テスタピンＰ（１）〜Ｐ（Ｎ）：総称してテスタピンＰとする）を備えている場合を示している。ＤＵＴ１０１にもピン（ＤＵＴピンとする）が備えられており、同図（ａ）は１つのＤＵＴ１０１に１つのＤＵＴピンが備えられ、同図（ｂ）は１つのＤＵＴ１０１に２つのＤＵＴピンが備えられている場合を示している。何れにせよ、ＤＵＴ１０１の１つのＤＵＴピンには１つのテスタピンＰが接続される。
【０００４】
テスタピンＰとＤＵＴ１０２との接続関係は基本的には固定である。つまり、テスタピンＰに対して何れのＤＵＴ１０２を接続するかは予め規定されており、接続関係を自由に変更することはできない。一方で、テスタピンＰとＤＵＴ１０２とにはそれぞれ物理的な位置関係があり、予め規定された接続関係の制約下では両者の物理的な位置関係が良好でない場合もある。特に、近年ではテスタピンＰが多ピン化の傾向にあることから、物理的な接続関係が著しく複雑になることが多くなっている。これにより、接続線を迂回させる等しなければならず、波形品位が劣化するといった問題が生じる。
【０００５】
そこで、ＤＵＴピンとテスタピンＰとの物理的な接続関係を論理的な接続関係に変換している技術が特許文献１に開示されている。この技術では、物理ピン（テスタピン）を特定するための論理ピン情報と物理ピンとの対応関係を、ＤＵＴピンと物理ピンとの接続関係に応じて任意に変換している。この変換には、テーブル形式の変換規則を用いており、これによりＤＵＴピンと物理ピンとを自由に接続したとしても、物理ピンを特定可能にしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４２０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、図６に示した半導体試験装置１０１では、ＤＵＴ１０２に対する試験信号の入力と並行して、ＤＵＴ１０２から出力された出力信号に基づく良否判定の処理が行われる。半導体試験装置１０１にはＮ個或いはＮ／２個といったように複数のＤＵＴ１０２が接続されている。このとき、全てのＤＵＴ１０２の良否判定の結果がフェイルであるときには、試験信号の入力が途中であったとしても、その時点で強制的に処理を終了する。
【０００８】
全てのＤＵＴ１０２の結果がフェイルになるということは、例えば半導体試験装置１０１と各ＤＵＴ１０２との間に接触不良が生じている場合やテスト条件の設定に誤りが生じている場合等があり、このように障害を生じている条件下では試験を続行してはならない。従って、この場合には即時に障害を復旧した後に、改めてＤＵＴ１０２の試験を再開するようにしている。
【０００９】
このため、全てのＤＵＴ１０２の結果にフェイル（以下、全ＤＵＴフェイルとする）が生じているか否かを検出し、全ＤＵＴフェイルを検出したときには即時に復旧処理を行うようにする。全ＤＵＴフェイルを検出するためには、全てのＤＵＴ１０２についてのパスフェイル情報に着目しなければならない。
【００１０】
この場合に、ＤＵＴ１０２とテスタピンＰとの接続関係が固定されているのであれば、パスフェイル情報が何れのＤＵＴ１０２のものであるかは明らかになる。つまり、ＤＵＴ１０２には一意にテスタピンＰが割り当てられるため、テスタピンＰにより必ずＤＵＴ１０２が特定される。これにより、テスタピンＰに対応するパスフェイル情報のみに着目すれば容易に全ＤＵＴフェイルを検出できる。ただし、接続関係が固定されていると、前述した波形品位の劣化といった問題を生じる。
【００１１】
一方で、ＤＵＴ１０２とテスタピンＰとの接続関係を自由に設定すると、各テスタピンＰに対応するパスフェイル情報が何れのＤＵＴ１０２のものかは不明になる。この場合に前述した技術で用いられているような変換規則を用いれば、ＤＵＴ１０２とテスタピンＰとの接続関係を特定することは可能である。ただし、この技術は１つのＤＵＴを接続した半導体試験装置を対象とするものであり、図６のように複数のＤＵＴ１０２を接続した半導体試験装置１０１を対象とするものではない。
【００１２】
図６（ｂ）のように、１つのＤＵＴ１０２が複数ピンを備えているような場合には、半導体試験装置１０１の複数のテスタピンＰの中からＤＵＴ１０２に対応する２つのテスタピンＰを特定しなければならない。全ＤＵＴフェイルはテスタピンＰを単位とするのではなく、ＤＵＴ１０２を単位として検出されるものであるから、単にテスタピンＰとＤＵＴ１０２との対応関係から全ＤＵＴフェイルを検出することはできない。
【００１３】
そこで、本発明では、半導体試験装置と被試験デバイスと接続関係を自由に設定しつつ、被試験デバイスに複数ピンが備えられている場合に全ての被試験デバイスにフェイルが生じているか否かを検出することを目的とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、複数の被試験デバイスから出力される出力信号に基づいて前記被試験デバイスのパスフェイル情報を生成する試験部を備えた半導体試験装置であって、前記被試験デバイスに接続される前記試験部の複数のピンと前記被試験デバイスとの対応関係を記憶した対応表に基づいて、被試験デバイスごとに前記パスフェイル情報をグループ化して出力する変換部と、前記被試験デバイスごとにグループ化されたパスフェイル情報を入力して論理和の演算を行い、被試験デバイス情報として出力を行う複数の論理和演算部と、これら複数の論理和演算部から出力される全ての被試験デバイス情報に対して論理積の演算を行う論理積演算部と、を備えたことを特徴とする。
【００１５】
この半導体試験装置によれば、変換部は被試験デバイスごとにパスフェイル情報をグループ化し、論理和演算部でグループごとにパスフェイル情報の論理和の演算を行うことにより被試験デバイス情報を生成し、全ての被試験デバイス情報の論理積の演算を行っている。これにより、半導体試験装置のピンと被試験デバイスとの接続関係を自由に設定しつつ、全ての被試験デバイスにフェイルが生じているか否かを検出できるようになる。
【発明の効果】
【００１６】
本発明は、被試験デバイスごとにパスフェイル情報をグループ化して論理和の演算を施して被試験デバイス情報を生成し、全ての被試験デバイス情報の論理積の演算を行っている。これにより、被試験デバイスと半導体試験装置のピンとの接続関係を任意に変更したとしても、パスフェイル情報はグループ化されて論理和の演算が行われるため、被試験デバイスを単位としたパスフェイル情報（被試験デバイス情報）が得られる。これにより、被試験デバイスと半導体試験装置のピンとの接続関係を自由に設定しつつ、全ての被試験デバイスにフェイルが生じているか否かを検出できるようになる。
【図面の簡単な説明】
【００１７】
【図１】半導体試験装置の概略構成を示すブロック図である。
【図２】対応表の一例を示す図である。
【図３】本発明の処理の流れを示すフローチャートである。
【図４】変形例１の半導体試験装置の概略構成を示すブロック図である。
【図５】変形例２の半導体試験装置の概略構成を示すブロック図である。
【図６】従来の半導体試験装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図面を参照して説明する。図１は半導体試験装置１とＤＵＴ２との関係を示した図になる。半導体試験装置１はＤＵＴ２の試験を行う試験装置であり、ＤＵＴ２はＩＣやＬＳＩ、メモリ等の被試験デバイスである。図１に示すように、半導体試験装置１にはＮ（Ｎは２以上の整数）個のピン（テスタピンＰ（１）〜Ｐ（Ｎ））を備えており、また半導体試験装置１にはＮ／２個のＤＵＴ２（ＤＵＴ（１）〜ＤＵＴ（Ｎ／２））が接続されている。
【００１９】
半導体試験装置１はＰＥ部３と演算回路４と対応表記憶部５と対応表設定部６とを備えている。ＰＥ部３は１または複数のピンエレクトロニクスカードを備えるピンエレクトロニクスカード部であり、前記のＮ個のテスタピンＰを備えている。ＰＥ部３はＤＵＴ２に対して試験を行うための試験信号を入力して、ＤＵＴ２から出力される出力信号に基づいて良否判定（パスフェイル判定）を行う。
【００２０】
図１に示すように、ＤＵＴ２は２つのピン（ＤＵＴピン）を備えており、ＤＵＴピンとテスタピンＰとは１対１の関係で接続される。半導体試験装置１に接続可能なＤＵＴ２の個数、つまり試験可能なＤＵＴ２の個数はテスタピンＰが上限となる。このため、テスタピンＰはＮ個を有していることから、ＤＵＴ２の個数はＮ／２になる。
【００２１】
ＰＥ部３は図示しないドライバとコンパレータとを有しており、ドライバにより試験信号がＤＵＴ２に出力される。コンパレータは期待値を有しており、ＤＵＴ２から出力された出力信号と期待値とを比較して、パスまたはフェイルの判定を行うことにより、１ビットのパスフェイル情報（パス＝「０」、フェイル＝「１」とする）を得る。ＰＥ部３のＮ個のテスタピンＰごとにパスフェイル情報が生成され、各パスフェイル情報は順番をそのままに演算回路４に出力される。
【００２２】
演算回路４は全てのＤＵＴ２にフェイルを生じているか否か（全ＤＵＴフェイル）を検出するための回路になっており、つまり全ＤＵＴフェイル検出部になる。図１に示すように、演算回路４は変換部１１と論理和演算部１２とＮ／２個のＤＵＴ情報出力部１３と論理積演算部１４と判定部１５とを備えて構成している。
【００２３】
変換部１１はＰＥ部３から出力される各パスフェイル情報をＤＵＴ２ごとにグループ分けして出力を行う。この変換部１１はＦＰＧＡ（Field Programmable Gate Array）等のように設定によりプログラム可能な論理回路であり、対応表に基づいて入力と出力とを任意に変換する。変換部１１には対応表記憶部５が接続されており、対応表設定部６が対応表記憶部５に接続されている。対応表は図２のようになっており、ＤＵＴ番号はＤＵＴ２の番号を示し、テスタピン番号はテスタピンＰの番号を示している。
【００２４】
この対応表に示されるように、ＤＵＴ番号１がテスタピン番号１および３に対応しており、ＤＵＴ番号２がテスタピン番号２および４に対応している。ＰＥ部３のＮ個のテスタピンＰは固定された状態なっているが、各テスタピンＰに対して任意のＤＵＴ２を自由に接続可能になっている。ユーザは任意に接続関係を設定することで、ＤＵＴ２と半導体試験装置１との物理的な位置関係を最適にすることができる。従って、ユーザは接続関係を設定する必要があり、この設定を対応表設定部６により行う。
【００２５】
対応表設定部６により設定された対応表は対応表記憶部５に記憶され、変換部１１に出力される。変換部１１は対応表に基づいて、パスフェイル情報の入力と出力との経路を変換する。例えば、対応表にはＤＵＴ番号１とテスタピン番号１および３が記憶されており、テスタピン番号１および３から入力したパスフェイル情報を１つのグループとして出力するようにしている。
【００２６】
図１に示すように、ＰＥ部３から出力されたときのパスフェイル情報は同じＤＵＴ２から出力されたもの同士がグループ化されていない状態になっている。このため、変換部１１は同じＤＵＴ２に対応するパスフェイル情報を隣接して出力することでグループ化を行うようにしている。これにより、同じＤＵＴ２に対応するパスフェイル情報が相互に隣接し、１つのグループを形成することができる。なお、パスフェイル情報同士は、隣接させなくても１つのグループを形成するものであれば任意の出力関係を採用してもよい。
【００２７】
論理和演算部１２は複数の論理和回路２１（２１（１）〜２１（Ｎ／２））を有している。論理和回路２１は変換部１１でグループ化された各グループのパスフェイル情報を入力している。図１の例では、各グループは２つのパスフェイル情報から構成され、これは１つのＤＵＴ２のＤＵＴピンの数と一致する。従って、論理和回路２１は２つの入力端を持つ。
【００２８】
例えば、論理和回路２１（１）はＤＵＴ２（１）に対応したグループのパスフェイル情報について論理和の演算を行うため、変換部１１により１つのグループにグループ化されたパスフェイル情報Ｐ（１）およびＰ（３）の２つのパスフェイル情報を入力している。同様に、論理和回路２１（２）はパスフェイル情報Ｐ（２）およびＰ（４）の２つのパスフェイル情報を入力している。なお、パスフェイル情報ＰとはテスタピンＰに対応するパスフェイル情報になる。
【００２９】
論理和回路２１は２つのパスフェイル情報の論理和の演算を行う。つまり、１つのＤＵＴ２に対応する２つのＤＵＴピンのパスフェイル情報の論理和をとっている。これら２つのパスフェイル情報の何れかがフェイルであるということは、対応するＤＵＴそのものがフェイルしていることを表している。従って、同じＤＵＴ２に対応する２つのパスフェイル情報の論理和をとることにより、ＤＵＴ２自身にフェイルが生じているか否かを検出できる。
【００３０】
図１の例では、ＤＵＴ２には２つのＤＵＴピンが備えられているため、論理和回路２１の個数はＮ／２になる。勿論、ＤＵＴ２のＤＵＴピンの個数は任意に設定でき、１つのＤＵＴ２のＤＵＴピンの数がＭ（Ｍは２以上の整数）であれば、論理和回路２１の個数はＮ／Ｍ（以下に説明するＤＵＴ情報も同様）になる。
【００３１】
各論理和回路２１の演算結果はＤＵＴ情報出力部１３に出力される。ＤＵＴ情報出力部１３はＤＵＴ情報を出力する。ここで、ＤＵＴ情報は対応するＤＵＴにフェイルを生じているか否かの情報（被試験デバイス情報）であり、つまり論理和回路２１の演算結果の情報になる。パスフェイル情報は１ビットの信号になり、２つのパスフェイル情報の論理和の演算を行った信号がＤＵＴ情報になるため、ＤＵＴ情報も１ビットの信号になる。
【００３２】
図１では、Ｎ／２個のＤＵＴ情報出力部１３の番号を示している。各ＤＵＴ情報出力部１３から出力されるＤＵＴ情報は論理積演算部１４に入力される。図１では、ＤＵＴ情報出力部１３を設けているが、論理和演算部１２から直接的に論理積演算部１４にＤＵＴ情報を入力させるようにしてもよい。
【００３３】
論理積演算部１４は各ＤＵＴ情報の論理積の演算を行うことにより、全ＤＵＴフェイル情報（全てのＤＵＴにフェイルが生じているか否かの情報）を生成する。ＤＵＴ情報は１ビットの信号であり、全てのＤＵＴ情報の論理積をとることにより、全ＤＵＴフェイル情報を検出できる。つまり、ＤＵＴ情報は１つのＤＵＴに関してパス「０」またはフェイル「１」の情報であり、全てのＤＵＴ情報の論理積の演算を行うことにより、全てのＤＵＴ情報が「１」であるときのみ論理積の演算結果は「１」になり、それ以外の場合は「０」になる。これが全ＤＵＴフェイル情報になる。
【００３４】
論理積演算部１４が生成した全ＤＵＴフェイル情報は判定部１５に出力される。判定部１５は全ＤＵＴフェイル情報に基づいて、「１」であれば全ＤＵＴフェイルが生じており、「０」であれば全ＤＵＴフェイルが生じていないことを検出する。
【００３５】
次に、以上の構成における動作について図３のフローチャートを用いて説明する。最初に、変換部１１に対応表の転送が行われる（ステップＳ１）。ユーザは予めテスタピンＰとＤＵＴ２との関係に基づいて対応表を対応表設定部６に設定する。対応表設定部６に設定された対応表は対応表記憶部５に記憶されており、半導体試験装置１の動作開始時には最初に対応表記憶部５に記憶された対応表が変換部１１に転送される。
【００３６】
次に、半導体試験装置１が試験を行う対象となるＤＵＴ２の種類や個数等の種々の目的に応じた試験内容に基づくテスト条件が設定される（ステップＳ２）。このテスト条件の設定が完了した後に、ＤＵＴ２の試験開始の準備が完了する。そして、ＤＵＴ２の試験が実行される（ステップＳ３）。
【００３７】
ＤＵＴ２の試験は、図示しないコンピュータ等により設定されたテストパターンに基づいてＰＥ部３からＤＵＴ２に対して試験信号を入力することにより行う。各ＤＵＴ２は試験信号に基づいて出力信号を出力し、この出力信号がＰＥ部３の各テスタピンＰに入力される。ＰＥ部３は期待値とテスタピンＰから入力した出力信号とを比較してパスフェイル情報を生成する。
【００３８】
ＰＥ部３が生成したＮ個のパスフェイル情報はテスタピンＰの配列どおりに変換部１１に出力される。ＤＵＴ２とテスタピンＰとの接続関係を自由に変更しているため、ＰＥ部３から変換部１１に出力されるパスフェイル情報は不規則な並びになっている。このため、変換部１１は対応表記憶部５に記憶されている対応表に基づいて、パスフェイル情報をグループごとに纏めるように経路変換する（ステップＳ４）。
【００３９】
図２に示したように、対応表にはテスタピン番号１および３はＤＵＴ番号１とした対応関係が明示されており、変換部１１はこの対応表に基づいて論理回路を変更する。これにより、不規則な並びのパスフェイル情報をＤＵＴ２ごとにグループ化することができるようになる。
【００４０】
変換部１１はＤＵＴ２ごとにパスフェイル情報をグループ化して出力する。論理和演算部１２は各グループのパスフェイル情報を入力して論理和の演算を行うことにより、ＤＵＴ情報を生成する（ステップＳ５）。論理和演算部１２の論理和回路２１は入力した２つのパスフェイル情報のうち何れか一方がフェイル「１」のときには、ＤＵＴ情報として「１」を出力する。これにより、ＤＵＴ２を単位としてフェイルを生じているか否かのＤＵＴ情報を生成している。
【００４１】
論理和演算部１２の演算結果はＤＵＴ情報出力部１３により論理積演算部１４に出力され、論理積演算部１４により全てのＤＵＴ情報に対して論理積の演算が施される（ステップＳ６）。これにより、全てのＤＵＴ２にフェイルが生じているか否かの全ＤＵＴフェイル情報が得られる。そして、判定部１５は全ＤＵＴフェイル情報を参照することにより、全てのＤＵＴ２がフェイルしているか否かを判定する（ステップＳ７）。
【００４２】
判定部１５により全てのＤＵＴ２がフェイルしていないと判定した場合（つまり、全ＤＵＴフェイル情報が「０」の場合）には、処理を続行する。この場合には、現在のテストパターンが終了しているか否かを判定し（ステップＳ８）、終了していなければ、現在のテストパターンによる試験を続行するためにステップＳ３に戻る。
【００４３】
一方、ステップＳ７において全てのＤＵＴ２がフェイルしていると判定した場合（つまり、全ＤＵＴフェイル情報が「１」の場合）には、試験処理を中断してエラー処理を行う（ステップＳ９）。全ＤＵＴフェイルになっている場合には、半導体試験装置１とＤＵＴ２との接続関係に不良を生じている場合やテスト条件の設定に誤りが生じている場合等が考えられる。つまり、障害を生じている状態になる。従って、全ての試験処理を一時的に中断して、発生している障害の復旧を行う。この試験処理の中断から障害の復旧の一連の処理がエラー処理になる。エラー処理を行うことにより、試験を再開することが可能になる。
【００４４】
ステップＳ８でテストパターンが終了した場合およびステップＳ９のエラー処理を行った場合には全てのテストが終了したか否かを判定する（ステップＳ１０）。１つのテストパターンが終了したときに、次のテストパターンがあれば当該テストパターンで試験を行うべく、再度テスト条件を設定する処理から開始するステップＳ２の処理を行う。また、テストパターンがなければ試験を終了する。一方、エラー処理を行った場合には、同じく次のテストパターンがあるか否かによって、ステップＳ２のテスト条件の設定処理または試験の終了の何れかを行う。
【００４５】
以上説明したように、半導体試験装置１における複数のテスタピンＰと複数のＤＵＴ２との接続関係を物理的な制約から自由に設定したとしても、変換部１１によりＤＵＴ２ごとにグループ化して、グループごとにパスフェイル情報に対して論理和の演算を行ってＤＵＴ情報を生成すると共に、全てのＤＵＴ情報に対して論理積の演算を行うことにより、全ＤＵＴフェイルを検出できるようになる。
【００４６】
ところで、図１はテスタピンＰとＤＵＴ２との位置関係を自由に変更した場合の例を示したが、図４にテスタピンＰとＤＵＴ２との位置関係を変更しない場合の例（変形例１）を示す。この場合には、ＤＵＴ（１）がテスタピンＰ（１）およびＰ（２）に接続されており、ＤＵＴ（２）がテスタピンＰ（３）およびＰ（４）に接続された状態になっている。
【００４７】
図４の場合には、対応表に基づく変換を行わなくてもパスフェイル情報は隣接しており、実質的にグループ化された状態になっている。この場合には、変換部１１を介さずに直接的に論理和演算部１２にパスフェイル情報を入力させるようにすることもできる。勿論、ＤＵＴ番号１とテスタピン番号１および２とを対応させ、ＤＵＴ番号２とテスタピン番号３および４とを対応させているような対応表を用いれば、変換部１１を介在させるようにしてもよい。
【００４８】
図５には、ＤＵＴ２のＤＵＴピンが１つの場合の例（変形例２）を示している。この場合には、ＤＵＴ２ごとにパスフェイル情報をグループ化する必要はない。このため、論理和演算部１２は不要になる。図５の場合には、ＤＵＴ２とテスタピンＰとが１対１の関係になる。ただし、物理的な位置関係の制約から、ＤＵＴ２とテスタピンＰとの接続関係は自由に変更可能になっている。
【００４９】
従って、対応表に基づいて変換部１１によりパスフェイル情報を変換することにより、対応するＤＵＴ情報をＤＵＴ情報出力部１３から出力させている。そして、論理積演算部１４により論理積をとることにより、全ＤＵＴフェイル情報を生成し、判定部１５が全ＤＵＴフェイルを生じているか否かを検出している。
【００５０】
図５の場合には、最終的に論理積演算部１４により全てのＤＵＴ情報に対して論理積の演算を行っているため、ＰＥ部３から出力されたパスフェイル情報が何れのＤＵＴ２に対応するかの関係性を明確にしなくてもよい。つまり、変換部１１によりパスフェイル情報の対応関係を変換しなくてもよいため、変換部１１は不要になる。
【００５１】
ただし、ＤＵＴ２ごとに個別的にパスフェイル情報が必要な場合であり、且つ全ＤＵＴフェイルの検出も必要な場合には、図５のような構成を採用することにより、ＤＵＴ２ごとにＤＵＴ情報を得ると同時に、全ＤＵＴフェイルの検出も可能になる。
【符号の説明】
【００５２】
１ 半導体試験装置 ２ ＤＵＴ
３ ＰＥ部 ４ 演算回路
５ 対応表記憶部 ６ 対応表設定部
１１ 変換部 １２ 論理和演算部
１３ ＤＵＴ情報出力部 １４ 論理積演算部
１５ 判定部 ２１ 論理和回路
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行う半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）の試験を行う半導体試験装置が従来から知られている。従来の半導体試験装置１０１は、図６に示すように、複数個（Ｎ個：Ｎは２以上の整数）のＤＵＴ１０２を接続している。ＤＵＴ１０２はＩＣやＬＳＩ、メモリ等の被試験デバイスである。半導体試験装置１０１から所定の試験信号がＤＵＴ１０２に出力され、半導体試験装置１０１はＤＵＴ１０２から出力される出力信号と期待値とを比較して、パスフェイル判定（良否判定）の結果としてパスフェイル情報を得る。
【０００３】
図６（ａ）および（ｂ）において、半導体試験装置１０１側にはＮ個のピン（テスタピンＰ（１）〜Ｐ（Ｎ）：総称してテスタピンＰとする）を備えている場合を示している。ＤＵＴ１０１にもピン（ＤＵＴピンとする）が備えられており、同図（ａ）は１つのＤＵＴ１０１に１つのＤＵＴピンが備えられ、同図（ｂ）は１つのＤＵＴ１０１に２つのＤＵＴピンが備えられている場合を示している。何れにせよ、ＤＵＴ１０１の１つのＤＵＴピンには１つのテスタピンＰが接続される。
【０００４】
テスタピンＰとＤＵＴ１０２との接続関係は基本的には固定である。つまり、テスタピンＰに対して何れのＤＵＴ１０２を接続するかは予め規定されており、接続関係を自由に変更することはできない。一方で、テスタピンＰとＤＵＴ１０２とにはそれぞれ物理的な位置関係があり、予め規定された接続関係の制約下では両者の物理的な位置関係が良好でない場合もある。特に、近年ではテスタピンＰが多ピン化の傾向にあることから、物理的な接続関係が著しく複雑になることが多くなっている。これにより、接続線を迂回させる等しなければならず、波形品位が劣化するといった問題が生じる。
【０００５】
そこで、ＤＵＴピンとテスタピンＰとの物理的な接続関係を論理的な接続関係に変換している技術が特許文献１に開示されている。この技術では、物理ピン（テスタピン）を特定するための論理ピン情報と物理ピンとの対応関係を、ＤＵＴピンと物理ピンとの接続関係に応じて任意に変換している。この変換には、テーブル形式の変換規則を用いており、これによりＤＵＴピンと物理ピンとを自由に接続したとしても、物理ピンを特定可能にしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４２０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、図６に示した半導体試験装置１０１では、ＤＵＴ１０２に対する試験信号の入力と並行して、ＤＵＴ１０２から出力された出力信号に基づく良否判定の処理が行われる。半導体試験装置１０１にはＮ個或いはＮ／２個といったように複数のＤＵＴ１０２が接続されている。このとき、全てのＤＵＴ１０２の良否判定の結果がフェイルであるときには、試験信号の入力が途中であったとしても、その時点で強制的に処理を終了する。
【０００８】
全てのＤＵＴ１０２の結果がフェイルになるということは、例えば半導体試験装置１０１と各ＤＵＴ１０２との間に接触不良が生じている場合やテスト条件の設定に誤りが生じている場合等があり、このように障害を生じている条件下では試験を続行してはならない。従って、この場合には即時に障害を復旧した後に、改めてＤＵＴ１０２の試験を再開するようにしている。
【０００９】
このため、全てのＤＵＴ１０２の結果にフェイル（以下、全ＤＵＴフェイルとする）が生じているか否かを検出し、全ＤＵＴフェイルを検出したときには即時に復旧処理を行うようにする。全ＤＵＴフェイルを検出するためには、全てのＤＵＴ１０２についてのパスフェイル情報に着目しなければならない。
【００１０】
この場合に、ＤＵＴ１０２とテスタピンＰとの接続関係が固定されているのであれば、パスフェイル情報が何れのＤＵＴ１０２のものであるかは明らかになる。つまり、ＤＵＴ１０２には一意にテスタピンＰが割り当てられるため、テスタピンＰにより必ずＤＵＴ１０２が特定される。これにより、テスタピンＰに対応するパスフェイル情報のみに着目すれば容易に全ＤＵＴフェイルを検出できる。ただし、接続関係が固定されていると、前述した波形品位の劣化といった問題を生じる。
【００１１】
一方で、ＤＵＴ１０２とテスタピンＰとの接続関係を自由に設定すると、各テスタピンＰに対応するパスフェイル情報が何れのＤＵＴ１０２のものかは不明になる。この場合に前述した技術で用いられているような変換規則を用いれば、ＤＵＴ１０２とテスタピンＰとの接続関係を特定することは可能である。ただし、この技術は１つのＤＵＴを接続した半導体試験装置を対象とするものであり、図６のように複数のＤＵＴ１０２を接続した半導体試験装置１０１を対象とするものではない。
【００１２】
図６（ｂ）のように、１つのＤＵＴ１０２が複数ピンを備えているような場合には、半導体試験装置１０１の複数のテスタピンＰの中からＤＵＴ１０２に対応する２つのテスタピンＰを特定しなければならない。全ＤＵＴフェイルはテスタピンＰを単位とするのではなく、ＤＵＴ１０２を単位として検出されるものであるから、単にテスタピンＰとＤＵＴ１０２との対応関係から全ＤＵＴフェイルを検出することはできない。
【００１３】
そこで、本発明では、半導体試験装置と被試験デバイスと接続関係を自由に設定しつつ、被試験デバイスに複数ピンが備えられている場合に全ての被試験デバイスにフェイルが生じているか否かを検出することを目的とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、複数の被試験デバイスから出力される出力信号に基づいて前記被試験デバイスのパスフェイル情報を生成する試験部を備えた半導体試験装置であって、前記被試験デバイスに接続される前記試験部の複数のピンと前記被試験デバイスとの対応関係を記憶した対応表に基づいて、被試験デバイスごとに前記パスフェイル情報をグループ化して出力する変換部と、前記被試験デバイスごとにグループ化されたパスフェイル情報を入力して論理和の演算を行い、被試験デバイス情報として出力を行う複数の論理和演算部と、これら複数の論理和演算部から出力される全ての被試験デバイス情報に対して論理積の演算を行う論理積演算部と、を備えたことを特徴とする。
【００１５】
この半導体試験装置によれば、変換部は被試験デバイスごとにパスフェイル情報をグループ化し、論理和演算部でグループごとにパスフェイル情報の論理和の演算を行うことにより被試験デバイス情報を生成し、全ての被試験デバイス情報の論理積の演算を行っている。これにより、半導体試験装置のピンと被試験デバイスとの接続関係を自由に設定しつつ、全ての被試験デバイスにフェイルが生じているか否かを検出できるようになる。
【発明の効果】
【００１６】
本発明は、被試験デバイスごとにパスフェイル情報をグループ化して論理和の演算を施して被試験デバイス情報を生成し、全ての被試験デバイス情報の論理積の演算を行っている。これにより、被試験デバイスと半導体試験装置のピンとの接続関係を任意に変更したとしても、パスフェイル情報はグループ化されて論理和の演算が行われるため、被試験デバイスを単位としたパスフェイル情報（被試験デバイス情報）が得られる。これにより、被試験デバイスと半導体試験装置のピンとの接続関係を自由に設定しつつ、全ての被試験デバイスにフェイルが生じているか否かを検出できるようになる。
【図面の簡単な説明】
【００１７】
【図１】半導体試験装置の概略構成を示すブロック図である。
【図２】対応表の一例を示す図である。
【図３】本発明の処理の流れを示すフローチャートである。
【図４】変形例１の半導体試験装置の概略構成を示すブロック図である。
【図５】変形例２の半導体試験装置の概略構成を示すブロック図である。
【図６】従来の半導体試験装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図面を参照して説明する。図１は半導体試験装置１とＤＵＴ２との関係を示した図になる。半導体試験装置１はＤＵＴ２の試験を行う試験装置であり、ＤＵＴ２はＩＣやＬＳＩ、メモリ等の被試験デバイスである。図１に示すように、半導体試験装置１にはＮ（Ｎは２以上の整数）個のピン（テスタピンＰ（１）〜Ｐ（Ｎ））を備えており、また半導体試験装置１にはＮ／２個のＤＵＴ２（ＤＵＴ（１）〜ＤＵＴ（Ｎ／２））が接続されている。
【００１９】
半導体試験装置１はＰＥ部３と演算回路４と対応表記憶部５と対応表設定部６とを備えている。ＰＥ部３は１または複数のピンエレクトロニクスカードを備えるピンエレクトロニクスカード部であり、前記のＮ個のテスタピンＰを備えている。ＰＥ部３はＤＵＴ２に対して試験を行うための試験信号を入力して、ＤＵＴ２から出力される出力信号に基づいて良否判定（パスフェイル判定）を行う。
【００２０】
図１に示すように、ＤＵＴ２は２つのピン（ＤＵＴピン）を備えており、ＤＵＴピンとテスタピンＰとは１対１の関係で接続される。半導体試験装置１に接続可能なＤＵＴ２の個数、つまり試験可能なＤＵＴ２の個数はテスタピンＰが上限となる。このため、テスタピンＰはＮ個を有していることから、ＤＵＴ２の個数はＮ／２になる。
【００２１】
ＰＥ部３は図示しないドライバとコンパレータとを有しており、ドライバにより試験信号がＤＵＴ２に出力される。コンパレータは期待値を有しており、ＤＵＴ２から出力された出力信号と期待値とを比較して、パスまたはフェイルの判定を行うことにより、１ビットのパスフェイル情報（パス＝「０」、フェイル＝「１」とする）を得る。ＰＥ部３のＮ個のテスタピンＰごとにパスフェイル情報が生成され、各パスフェイル情報は順番をそのままに演算回路４に出力される。
【００２２】
演算回路４は全てのＤＵＴ２にフェイルを生じているか否か（全ＤＵＴフェイル）を検出するための回路になっており、つまり全ＤＵＴフェイル検出部になる。図１に示すように、演算回路４は変換部１１と論理和演算部１２とＮ／２個のＤＵＴ情報出力部１３と論理積演算部１４と判定部１５とを備えて構成している。
【００２３】
変換部１１はＰＥ部３から出力される各パスフェイル情報をＤＵＴ２ごとにグループ分けして出力を行う。この変換部１１はＦＰＧＡ（Field Programmable Gate Array）等のように設定によりプログラム可能な論理回路であり、対応表に基づいて入力と出力とを任意に変換する。変換部１１には対応表記憶部５が接続されており、対応表設定部６が対応表記憶部５に接続されている。対応表は図２のようになっており、ＤＵＴ番号はＤＵＴ２の番号を示し、テスタピン番号はテスタピンＰの番号を示している。
【００２４】
この対応表に示されるように、ＤＵＴ番号１がテスタピン番号１および３に対応しており、ＤＵＴ番号２がテスタピン番号２および４に対応している。ＰＥ部３のＮ個のテスタピンＰは固定された状態なっているが、各テスタピンＰに対して任意のＤＵＴ２を自由に接続可能になっている。ユーザは任意に接続関係を設定することで、ＤＵＴ２と半導体試験装置１との物理的な位置関係を最適にすることができる。従って、ユーザは接続関係を設定する必要があり、この設定を対応表設定部６により行う。
【００２５】
対応表設定部６により設定された対応表は対応表記憶部５に記憶され、変換部１１に出力される。変換部１１は対応表に基づいて、パスフェイル情報の入力と出力との経路を変換する。例えば、対応表にはＤＵＴ番号１とテスタピン番号１および３が記憶されており、テスタピン番号１および３から入力したパスフェイル情報を１つのグループとして出力するようにしている。
【００２６】
図１に示すように、ＰＥ部３から出力されたときのパスフェイル情報は同じＤＵＴ２から出力されたもの同士がグループ化されていない状態になっている。このため、変換部１１は同じＤＵＴ２に対応するパスフェイル情報を隣接して出力することでグループ化を行うようにしている。これにより、同じＤＵＴ２に対応するパスフェイル情報が相互に隣接し、１つのグループを形成することができる。なお、パスフェイル情報同士は、隣接させなくても１つのグループを形成するものであれば任意の出力関係を採用してもよい。
【００２７】
論理和演算部１２は複数の論理和回路２１（２１（１）〜２１（Ｎ／２））を有している。論理和回路２１は変換部１１でグループ化された各グループのパスフェイル情報を入力している。図１の例では、各グループは２つのパスフェイル情報から構成され、これは１つのＤＵＴ２のＤＵＴピンの数と一致する。従って、論理和回路２１は２つの入力端を持つ。
【００２８】
例えば、論理和回路２１（１）はＤＵＴ２（１）に対応したグループのパスフェイル情報について論理和の演算を行うため、変換部１１により１つのグループにグループ化されたパスフェイル情報Ｐ（１）およびＰ（３）の２つのパスフェイル情報を入力している。同様に、論理和回路２１（２）はパスフェイル情報Ｐ（２）およびＰ（４）の２つのパスフェイル情報を入力している。なお、パスフェイル情報ＰとはテスタピンＰに対応するパスフェイル情報になる。
【００２９】
論理和回路２１は２つのパスフェイル情報の論理和の演算を行う。つまり、１つのＤＵＴ２に対応する２つのＤＵＴピンのパスフェイル情報の論理和をとっている。これら２つのパスフェイル情報の何れかがフェイルであるということは、対応するＤＵＴそのものがフェイルしていることを表している。従って、同じＤＵＴ２に対応する２つのパスフェイル情報の論理和をとることにより、ＤＵＴ２自身にフェイルが生じているか否かを検出できる。
【００３０】
図１の例では、ＤＵＴ２には２つのＤＵＴピンが備えられているため、論理和回路２１の個数はＮ／２になる。勿論、ＤＵＴ２のＤＵＴピンの個数は任意に設定でき、１つのＤＵＴ２のＤＵＴピンの数がＭ（Ｍは２以上の整数）であれば、論理和回路２１の個数はＮ／Ｍ（以下に説明するＤＵＴ情報も同様）になる。
【００３１】
各論理和回路２１の演算結果はＤＵＴ情報出力部１３に出力される。ＤＵＴ情報出力部１３はＤＵＴ情報を出力する。ここで、ＤＵＴ情報は対応するＤＵＴにフェイルを生じているか否かの情報（被試験デバイス情報）であり、つまり論理和回路２１の演算結果の情報になる。パスフェイル情報は１ビットの信号になり、２つのパスフェイル情報の論理和の演算を行った信号がＤＵＴ情報になるため、ＤＵＴ情報も１ビットの信号になる。
【００３２】
図１では、Ｎ／２個のＤＵＴ情報出力部１３の番号を示している。各ＤＵＴ情報出力部１３から出力されるＤＵＴ情報は論理積演算部１４に入力される。図１では、ＤＵＴ情報出力部１３を設けているが、論理和演算部１２から直接的に論理積演算部１４にＤＵＴ情報を入力させるようにしてもよい。
【００３３】
論理積演算部１４は各ＤＵＴ情報の論理積の演算を行うことにより、全ＤＵＴフェイル情報（全てのＤＵＴにフェイルが生じているか否かの情報）を生成する。ＤＵＴ情報は１ビットの信号であり、全てのＤＵＴ情報の論理積をとることにより、全ＤＵＴフェイル情報を検出できる。つまり、ＤＵＴ情報は１つのＤＵＴに関してパス「０」またはフェイル「１」の情報であり、全てのＤＵＴ情報の論理積の演算を行うことにより、全てのＤＵＴ情報が「１」であるときのみ論理積の演算結果は「１」になり、それ以外の場合は「０」になる。これが全ＤＵＴフェイル情報になる。
【００３４】
論理積演算部１４が生成した全ＤＵＴフェイル情報は判定部１５に出力される。判定部１５は全ＤＵＴフェイル情報に基づいて、「１」であれば全ＤＵＴフェイルが生じており、「０」であれば全ＤＵＴフェイルが生じていないことを検出する。
【００３５】
次に、以上の構成における動作について図３のフローチャートを用いて説明する。最初に、変換部１１に対応表の転送が行われる（ステップＳ１）。ユーザは予めテスタピンＰとＤＵＴ２との関係に基づいて対応表を対応表設定部６に設定する。対応表設定部６に設定された対応表は対応表記憶部５に記憶されており、半導体試験装置１の動作開始時には最初に対応表記憶部５に記憶された対応表が変換部１１に転送される。
【００３６】
次に、半導体試験装置１が試験を行う対象となるＤＵＴ２の種類や個数等の種々の目的に応じた試験内容に基づくテスト条件が設定される（ステップＳ２）。このテスト条件の設定が完了した後に、ＤＵＴ２の試験開始の準備が完了する。そして、ＤＵＴ２の試験が実行される（ステップＳ３）。
【００３７】
ＤＵＴ２の試験は、図示しないコンピュータ等により設定されたテストパターンに基づいてＰＥ部３からＤＵＴ２に対して試験信号を入力することにより行う。各ＤＵＴ２は試験信号に基づいて出力信号を出力し、この出力信号がＰＥ部３の各テスタピンＰに入力される。ＰＥ部３は期待値とテスタピンＰから入力した出力信号とを比較してパスフェイル情報を生成する。
【００３８】
ＰＥ部３が生成したＮ個のパスフェイル情報はテスタピンＰの配列どおりに変換部１１に出力される。ＤＵＴ２とテスタピンＰとの接続関係を自由に変更しているため、ＰＥ部３から変換部１１に出力されるパスフェイル情報は不規則な並びになっている。このため、変換部１１は対応表記憶部５に記憶されている対応表に基づいて、パスフェイル情報をグループごとに纏めるように経路変換する（ステップＳ４）。
【００３９】
図２に示したように、対応表にはテスタピン番号１および３はＤＵＴ番号１とした対応関係が明示されており、変換部１１はこの対応表に基づいて論理回路を変更する。これにより、不規則な並びのパスフェイル情報をＤＵＴ２ごとにグループ化することができるようになる。
【００４０】
変換部１１はＤＵＴ２ごとにパスフェイル情報をグループ化して出力する。論理和演算部１２は各グループのパスフェイル情報を入力して論理和の演算を行うことにより、ＤＵＴ情報を生成する（ステップＳ５）。論理和演算部１２の論理和回路２１は入力した２つのパスフェイル情報のうち何れか一方がフェイル「１」のときには、ＤＵＴ情報として「１」を出力する。これにより、ＤＵＴ２を単位としてフェイルを生じているか否かのＤＵＴ情報を生成している。
【００４１】
論理和演算部１２の演算結果はＤＵＴ情報出力部１３により論理積演算部１４に出力され、論理積演算部１４により全てのＤＵＴ情報に対して論理積の演算が施される（ステップＳ６）。これにより、全てのＤＵＴ２にフェイルが生じているか否かの全ＤＵＴフェイル情報が得られる。そして、判定部１５は全ＤＵＴフェイル情報を参照することにより、全てのＤＵＴ２がフェイルしているか否かを判定する（ステップＳ７）。
【００４２】
判定部１５により全てのＤＵＴ２がフェイルしていないと判定した場合（つまり、全ＤＵＴフェイル情報が「０」の場合）には、処理を続行する。この場合には、現在のテストパターンが終了しているか否かを判定し（ステップＳ８）、終了していなければ、現在のテストパターンによる試験を続行するためにステップＳ３に戻る。
【００４３】
一方、ステップＳ７において全てのＤＵＴ２がフェイルしていると判定した場合（つまり、全ＤＵＴフェイル情報が「１」の場合）には、試験処理を中断してエラー処理を行う（ステップＳ９）。全ＤＵＴフェイルになっている場合には、半導体試験装置１とＤＵＴ２との接続関係に不良を生じている場合やテスト条件の設定に誤りが生じている場合等が考えられる。つまり、障害を生じている状態になる。従って、全ての試験処理を一時的に中断して、発生している障害の復旧を行う。この試験処理の中断から障害の復旧の一連の処理がエラー処理になる。エラー処理を行うことにより、試験を再開することが可能になる。
【００４４】
ステップＳ８でテストパターンが終了した場合およびステップＳ９のエラー処理を行った場合には全てのテストが終了したか否かを判定する（ステップＳ１０）。１つのテストパターンが終了したときに、次のテストパターンがあれば当該テストパターンで試験を行うべく、再度テスト条件を設定する処理から開始するステップＳ２の処理を行う。また、テストパターンがなければ試験を終了する。一方、エラー処理を行った場合には、同じく次のテストパターンがあるか否かによって、ステップＳ２のテスト条件の設定処理または試験の終了の何れかを行う。
【００４５】
以上説明したように、半導体試験装置１における複数のテスタピンＰと複数のＤＵＴ２との接続関係を物理的な制約から自由に設定したとしても、変換部１１によりＤＵＴ２ごとにグループ化して、グループごとにパスフェイル情報に対して論理和の演算を行ってＤＵＴ情報を生成すると共に、全てのＤＵＴ情報に対して論理積の演算を行うことにより、全ＤＵＴフェイルを検出できるようになる。
【００４６】
ところで、図１はテスタピンＰとＤＵＴ２との位置関係を自由に変更した場合の例を示したが、図４にテスタピンＰとＤＵＴ２との位置関係を変更しない場合の例（変形例１）を示す。この場合には、ＤＵＴ（１）がテスタピンＰ（１）およびＰ（２）に接続されており、ＤＵＴ（２）がテスタピンＰ（３）およびＰ（４）に接続された状態になっている。
【００４７】
図４の場合には、対応表に基づく変換を行わなくてもパスフェイル情報は隣接しており、実質的にグループ化された状態になっている。この場合には、変換部１１を介さずに直接的に論理和演算部１２にパスフェイル情報を入力させるようにすることもできる。勿論、ＤＵＴ番号１とテスタピン番号１および２とを対応させ、ＤＵＴ番号２とテスタピン番号３および４とを対応させているような対応表を用いれば、変換部１１を介在させるようにしてもよい。
【００４８】
図５には、ＤＵＴ２のＤＵＴピンが１つの場合の例（変形例２）を示している。この場合には、ＤＵＴ２ごとにパスフェイル情報をグループ化する必要はない。このため、論理和演算部１２は不要になる。図５の場合には、ＤＵＴ２とテスタピンＰとが１対１の関係になる。ただし、物理的な位置関係の制約から、ＤＵＴ２とテスタピンＰとの接続関係は自由に変更可能になっている。
【００４９】
従って、対応表に基づいて変換部１１によりパスフェイル情報を変換することにより、対応するＤＵＴ情報をＤＵＴ情報出力部１３から出力させている。そして、論理積演算部１４により論理積をとることにより、全ＤＵＴフェイル情報を生成し、判定部１５が全ＤＵＴフェイルを生じているか否かを検出している。
【００５０】
図５の場合には、最終的に論理積演算部１４により全てのＤＵＴ情報に対して論理積の演算を行っているため、ＰＥ部３から出力されたパスフェイル情報が何れのＤＵＴ２に対応するかの関係性を明確にしなくてもよい。つまり、変換部１１によりパスフェイル情報の対応関係を変換しなくてもよいため、変換部１１は不要になる。
【００５１】
ただし、ＤＵＴ２ごとに個別的にパスフェイル情報が必要な場合であり、且つ全ＤＵＴフェイルの検出も必要な場合には、図５のような構成を採用することにより、ＤＵＴ２ごとにＤＵＴ情報を得ると同時に、全ＤＵＴフェイルの検出も可能になる。
【符号の説明】
【００５２】
１ 半導体試験装置 ２ ＤＵＴ
３ ＰＥ部 ４ 演算回路
５ 対応表記憶部 ６ 対応表設定部
１１ 変換部 １２ 論理和演算部
１３ ＤＵＴ情報出力部 １４ 論理積演算部
１５ 判定部 ２１ 論理和回路
【特許請求の範囲】
【請求項１】
複数の被試験デバイスから出力される出力信号に基づいて前記被試験デバイスのパスフェイル情報を生成する試験部を備えた半導体試験装置であって、
前記被試験デバイスに接続される前記試験部の複数のピンと前記被試験デバイスとの対応関係を記憶した対応表に基づいて、被試験デバイスごとに前記パスフェイル情報をグループ化して出力する変換部と、
前記被試験デバイスごとにグループ化されたパスフェイル情報を入力して論理和の演算を行い、被試験デバイス情報として出力を行う複数の論理和演算部と、
これら複数の論理和演算部から出力される全ての被試験デバイス情報に対して論理積の演算を行う論理積演算部と、
を備えたことを特徴とする半導体試験装置。
【請求項１】
複数の被試験デバイスから出力される出力信号に基づいて前記被試験デバイスのパスフェイル情報を生成する試験部を備えた半導体試験装置であって、
前記被試験デバイスに接続される前記試験部の複数のピンと前記被試験デバイスとの対応関係を記憶した対応表に基づいて、被試験デバイスごとに前記パスフェイル情報をグループ化して出力する変換部と、
前記被試験デバイスごとにグループ化されたパスフェイル情報を入力して論理和の演算を行い、被試験デバイス情報として出力を行う複数の論理和演算部と、
これら複数の論理和演算部から出力される全ての被試験デバイス情報に対して論理積の演算を行う論理積演算部と、
を備えたことを特徴とする半導体試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２７４６７（Ｐ２０１１−２７４６７Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７１２７８（Ｐ２００９−１７１２７８）
【出願日】平成２１年７月２２日（２００９．７．２２）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２２日（２００９．７．２２）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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