受信データ処理回路及び受信データ処理切り替え方法
【課題】複数系統のデインターリーブ処理の処理性能をなるべく高く維持しながらもメモリ容量をなるべく小さく抑えた受信データ処理回路を提供する。
【解決手段】復調処理及び軟判定後の第1の受信データに対してデインターリーブ処理を行なう第1のデインターリーブ部と、第1の受信データとは別の復調処理及び軟判定後の第2の受信データに対してデインターリーブ処理を行なう第2のデインターリーブ部と、第1及び第2のデインターリーブ部により共用され第1及び第2の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、第1の受信データの硬判定情報、第1の受信データの軟判定情報、第2の受信データの硬判定情報、及び第2の受信データの軟判定情報の各々についてメモリに格納するビット数を動的に変化させるメモリ制御部とを含むことを特徴とする受信データ処理回路が提供される。
【解決手段】復調処理及び軟判定後の第1の受信データに対してデインターリーブ処理を行なう第1のデインターリーブ部と、第1の受信データとは別の復調処理及び軟判定後の第2の受信データに対してデインターリーブ処理を行なう第2のデインターリーブ部と、第1及び第2のデインターリーブ部により共用され第1及び第2の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、第1の受信データの硬判定情報、第1の受信データの軟判定情報、第2の受信データの硬判定情報、及び第2の受信データの軟判定情報の各々についてメモリに格納するビット数を動的に変化させるメモリ制御部とを含むことを特徴とする受信データ処理回路が提供される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に受信回路に関し、詳しくはデインターリーブ処理を行なう受信データ処理回路に関する。
【背景技術】
【0002】
デジタル信号を伝送する方式の1つである直交周波数分割多重方式(OFDM:Orthogonal Frequency Division Multiplexing)では、互いに直交する複数のキャリアにデータを割り当てて伝送する。送信側でIFFT(Inverse Fast Fourier Transform)によりデータを変調し、受信側でFFT(Fast Fourier Transform)によりデータを復調する。OFDM方式は周波数利用効率が高いことから、日本の地上波デジタル放送の規格ISDB−T(Integrated Services Digital Broadcasting-Terrestrial)に採用されている。
【0003】
アンテナで受信された信号をFFTして得られた復調データは、誤り訂正部に供給される。誤り訂正部は、復調データをデマップ処理し、軟判定されたデータをビタビ復号化処理により最尤判定し、更にリードソロモン(RS:Reed-Solomon)復号化処理により誤りを訂正する。誤り訂正後のデータは、トランスポートストリーム(TS)として出力される。OFDM復調回路の後段に設けられたMPEGデコーダ等では、トランスポートストリームを受け取りデコード処理を実行する。
【0004】
上記の誤り訂正部では、各種デインターリーブ処理も実行される。デインターリーブ処理には、周波数軸方向の並べ替えを行う周波数デインターリーブ、時間軸方向の並べ替えを行う時間デインターリーブ、ビット単位の並べ替えを行うビットデインターリーブ処理、及びバイト単位に並べ替えを行うバイトデインターリーブがある。これらデインターリーブ処理では、データ並べ替えを行うために、データを一時的に格納しておくメモリを必要とする。このうち時間デインターリーブ処理に用いるメモリは、他のデインターリーブ処理に用いるメモリに比較して容量が大きく、全回路規模のほとんどを占める。
【0005】
日本の地上波デジタル放送の規格ISDB−Tでは、1チャネル分の6MHzの帯域を13個のセグメントに分割している。13個のセグメントのうちの中心の1セグメントについては、ビットレートが低いがノイズ耐性が強いQPSK(Quadrature Phase Shift Keying)等の変調方式を使用し、携帯電話等の移動体受信器向けの放送に用いられる。残り12個のセグメントついては、ノイズ耐性が弱いがビットレートが高い64QAM(64 Quadrature Amplitude Modulation)等の変調方式を使用し、固定端末向けの放送に用いられる。この12セグメント放送に関しては、従来の固定端末での受信のみではなく車載端末等での受信の使用頻度が高まっており、マルチパスやフェージングに耐えうる復調器が必要とされている。
【0006】
車載端末では、ハイビジョンかつ高速移動に耐えられる構成とするために、ダイバーシティ合成を用いて12セグメント放送を受信する方式が一般的に使用されている。例えば、4本のアンテナにより4ダイバーシティ受信をする受信機が主流となっている。このような受信機では、4本のアンテナと4つの復調部が設けられているので、2つのチャネルを同時に受信して両方を視聴したり、一方を視聴し他方を録画したりする等の多様な使用形態が考えられる。そこで、そのような使用形態を可能にするために、2つのTS出力を有する構成が主流となっている。しかしながら2TSを出力するためには2系統の誤り訂正を設けることになり、デインターリーブ処理に伴うメモリ容量が2倍となり、チップ面積が倍増してしまう。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2007−68038号公報
【特許文献2】特開2001−274696号公報
【特許文献3】特開2005−318374号公報
【特許文献4】特開2001−320345号公報
【特許文献5】特開2003−101505号公報
【特許文献6】特開2007−318330号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
以上を鑑みると、デインターリーブ処理を実行する回路が複数系統設けられた構成において、各系統の処理性能をなるべく高く維持しながらもメモリ容量をなるべく小さく抑えた受信データ処理回路が望まれる。
【課題を解決するための手段】
【0009】
本発明の一観点によれば、復調処理及び軟判定後の第1の受信データに対してデインターリーブ処理を行なう第1のデインターリーブ部と、前記第1の受信データとは別の復調処理及び軟判定後の第2の受信データに対してデインターリーブ処理を行なう第2のデインターリーブ部と、前記第1及び第2のデインターリーブ部により共用され前記第1及び第2の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、前記第1の受信データの前記硬判定情報、前記第1の受信データの前記軟判定情報、前記第2の受信データの前記硬判定情報、及び前記第2の受信データの前記軟判定情報の各々について前記メモリに格納するビット数を動的に変化させるメモリ制御部とを含むことを特徴とする受信データ処理回路が提供される。
【0010】
本発明の更なる一観点によれば、復調処理及び軟判定後の第1の受信データ及び第2の受信データをそれぞれ処理する第1及び第2のデインターリーブ部と、前記第1及び第2のデインターリーブ部により共用されるメモリと、前記第1及び第2のデインターリーブ部の出力をそれぞれ処理する第1及び第2のビタビ復号部とを含む受信データ処理回路において、前記第1の受信データの硬判定情報及び軟判定情報並びに前記第2の受信データの硬判定情報及び軟判定情報の各々を必要ビット数分、硬判定情報と軟判定情報とを分離させた形で前記メモリ内の所定の位置に格納し、前記第1及び第2のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記必要ビット数で実行し、前記デインターリーブ処理を実行しながら前記第1及び第2のビタビ復号部の一方で使用する軟判定ビット数を減少させ、前記軟判定ビット数を減少させた後に前記必要ビット数を変更し、前記第1及び第2のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記変更後の必要ビット数で続行し、前記続行しているデインターリーブ処理の途中で前記第1及び第2のビタビ復号部の他方で使用する軟判定ビット数を増大させる各段階を含むことを特徴とする受信データ処理切り替え方法が提供される。
【発明の効果】
【0011】
開示の受信データ処理回路及び受信データ処理切り替え方法によれば、デインターリーブ処理を実行する回路が複数系統設けられた構成において、メモリを共有して各系統のメモリ格納ビット数を可変とする。これにより、各系統の処理性能をなるべく高く維持しながらもメモリ容量をなるべく小さく抑えることが可能となる。また硬判定情報と軟判定情報とを分離させた形でメモリ内の所定の位置に格納することで、デインターリーブ処理を実行させながらのシームレスな切り替えが可能となる。
【図面の簡単な説明】
【0012】
【図1】ダイバーシティ合成を行なう受信機の構成の一例を示す図である。
【図2】ダイバーシティ合成部による異なるダイバーシティ合成の仕方を示す図である。
【図3】誤り訂正部の構成の一例を示す図である。
【図4】TMCC情報の割り当てを示す図である。
【図5】変調方式が64QAMの場合の硬判定の一例を示す。
【図6】変調方式毎に異なる軟判定ビット数を用いた場合に必要となるビット数を示す図である。
【図7】メモリ制御部の構成の一例を示す図である。
【図8】各系統で使用するビット位置の一例を示す図である。
【図9】時間デインターリーブ部とメモリとの接続の一例を示す図である。
【図10】2TS出力構成と1TS出力構成との間の切り替え処理の一例を示すフローチャートである。
【図11】64AQMの場合の2TS出力構成と1TS出力構成との間の切り替え処理の一例を示す模式図である。
【図12】16QAMの場合の2TS出力構成と1TS出力構成との間の切り替え処理の別の一例を示す模式図である。
【図13】2TS出力構成でメモリ比重を切り替える処理の流れを示すフローチャートである。
【図14】OFDM復調回路を用いた受信システムの構成の一例を示す図である。
【発明を実施するための形態】
【0013】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0014】
図1は、ダイバーシティ合成を行なう受信機の構成の一例を示す図である。図1の受信機は、アンテナ10−1乃至10−4、チューナ11−1乃至11−4、A/D変換部12−1乃至12−4、直交復調部13−1乃至13−4、FFT部14−1乃至14−4、及び伝送路等化部15−1乃至15−4を含む。またこの受信機は更に、ダイバーシティ合成部16及び誤り訂正部17−1及び17−2を含む。図1に示す構成例では、4ダイバーシティ受信及び2TS出力となっているが、ダイバーシティ合成数及び出力TS数はこの例に限られるものではない。後の説明から明らかとなるように、複数の誤り訂正部が設けられていればよく、ダイバーシティ合成が行なわれない構成であってもよい。
【0015】
アンテナ10−1乃至10−4により受信された信号はチューナ11−1乃至11−4に入力される。チューナ11−1乃至11−4は、指定された受信チャネルに対応する周波数帯域の信号を受信信号から抽出し、中間周波数(IF:Intermediate Frequency)に変換して出力する。A/D変換部12−1乃至12−4は、チューナ11−1乃至11−4の出力信号をアナログ信号からデジタル信号へと変換する。直交復調部13−1乃至13−4は、A/D変換部12−1乃至12−4の出力デジタル信号を複素ベースバンド信号へと変換する。FFT部14−1乃至14−4は、複素ベースバンド信号に対してFFT(Fast Fourier Transform)を実行し、時間領域信号から周波数領域の信号へと変換する。これにより、直交周波数分割多重された信号が復調されて、複数のキャリアについての各信号が得られる。
【0016】
FFT部14−1乃至14−4の出力は、データ信号以外に、同期検波に用いられる分散パイロット(SP::Scattered Pilot)を含む。また更に、付加情報伝送用の付加情報伝送キャリア(AC:Auxiliary Channel)及び伝送パラメータ情報等を伝送する制御情報伝送キャリア(TMCC:Transmission and Multiplexing Configuration Control)が含まれる。SP信号はBSPK変調されており、データ信号はQPSK、16QAM、及び64QAMの何れかで変調されている。またACキャリアのAC信号及びTMCCキャリアのTMCC信号は、双方ともにDBPSK(Differential BPSK)変調されている。伝送路等化部15−1乃至15−4は、FFT部14−1乃至14−4から出力されるSP信号に基づいて、FFT部14−1乃至14−4から出力されるデータ信号に対して伝送路特性を等化する等化処理を実行する。等化処理後のデータ信号はダイバーシティ合成部16に供給される。ダイバーシティ合成部16は、上記説明した4系統の復調回路から受け取った等化処理後のデータ信号に対してダイバーシティ合成を行なう。例えば、複数系統の受信データのうちで、受信強度が最大のものを選択してよい。また或いは、複数系統の受信データを、位相を合わせて重ね合わせることにより合成してよい。ダイバーシティ合成部16は、ダイバーシティ合成後の受信データを誤り訂正部17−1及び17−2に供給する。
【0017】
図2は、ダイバーシティ合成部16による異なるダイバーシティ合成の仕方を示す図である。図2(a)に示すように、例えば2系統を合成して得られた受信データを誤り訂正部17−1に供給し、残りの2系統を合成して得られた受信データを誤り訂正部17−2に供給してよい。或いは図2(b)に示すように、3系統を合成して得られた受信データを誤り訂正部17−1に供給し、残りの1系統から得られた受信データを誤り訂正部17−2に供給してよい。勿論逆に、3系統を合成して得られた受信データを誤り訂正部17−2に供給し、残りの1系統から得られた受信データを誤り訂正部17−1に供給してもよい。また或いは図2(c)に示すように、4系統を合成して得られた受信データを誤り訂正部17−1に供給し、誤り訂正部17−2にはデータ供給無しとしてよい。この場合も逆に、4系統を合成して得られた受信データを誤り訂正部17−2に供給し、誤り訂正部17−1にはデータ供給無しとしてもよい。
【0018】
図3は、誤り訂正部17−1及び17−2の構成の一例を示す図である。図3において、図2のダイバーシティ合成部16に対応する部分をダイバーシティ合成部16−1及び16−2として示してある。誤り訂正部17−1は、周波数デインターリーブ部20−1、デマップ部21−1、時間デインターリーブ部22−1、ビットデインターリーブ部23−1、ビタビ復号部24−1、バイトデインターリーブ部25−1、及びRS復号部26−1を含んでよい。誤り訂正部17−1は更に、TMCC誤り訂正部27−1を含んでよい。メモリ28−1、29−1、及び30−1は、それぞれ周波数デインターリーブ部20−1、ビットデインターリーブ部23−1、及びバイトデインターリーブ部25−1によりデインターリーブ処理に使用されるメモリである。この誤り訂正部17−1による誤り訂正経路を第1系統とする。
【0019】
誤り訂正部17−2は、周波数デインターリーブ部20−2、デマップ部21−2、時間デインターリーブ部22−2、ビットデインターリーブ部23−2、ビタビ復号部24−2、バイトデインターリーブ部25−2、及びRS復号部26−2を含んでよい。誤り訂正部17−2は更に、TMCC誤り訂正部27−2を含んでよい。メモリ28−2、29−2、及び30−2は、それぞれ周波数デインターリーブ部20−2、ビットデインターリーブ部23−2、及びバイトデインターリーブ部25−2によりデインターリーブ処理に使用されるメモリである。この誤り訂正部17−2による誤り訂正経路を第2系統とする。
【0020】
CPU35の制御下で、ダイバーシティ合成指示部34がダイバーシティ合成のタイプを指示する。即ち例えば図2に示す各種のダイバーシティ合成のうちで何れの合成方式を用いるかを指示する。ダイバーシティ合成の指示内容は、ダイバーシティ合成指示部34からダイバーシティ合成部16−1及び16−2に供給される。ダイバーシティ合成部16−1及び16−2は、ダイバーシティ合成指示に応じたダイバーシティ合成を実行する。ダイバーシティ合成指示部34からのダイバーシティ合成指示は更に、メモリ制御部32にも供給される。メモリ制御部32は、ダイバーシティ合成指示に応じて、メモリ31の制御を行なう。
【0021】
更に、CPU35の制御下で、TS切り替え指示部33がTS出力構成の切り替えを指示する。即ち、誤り訂正部17−1及び17−2の両方からTSを出力して合計で2つのTSを出力する2TS出力構成と、誤り訂正部17−1及び17−2の一方のみから1つのTSを出力する1TS出力構成との間の切り替えを指示する。なお図1及び図3に示す実施例では、2つの誤り訂正部により最大2つのTSを出力する構成となっているが、この数は2に限られるものではない。3以上の複数の誤り訂正部により最大3以上の複数のTSを出力する構成であってもよい。TS切り替え指示部33は、切り替え後の出力TS数及び何れのTSが出力されるかを示すTS切り替え情報をメモリ制御部32に供給する。メモリ制御部32は、供給されたTS切り替え情報に応じて、メモリ31の制御を行なう。TS切り替え指示部33はまた、TS切り替えに応じて、ビタビ復号部24−1及び24−2において使用される軟判定ビット数を制御する。
【0022】
TMCC誤り訂正部27−1は、第1系統の受信信号から抽出した制御情報伝送キャリアTMCCに対して誤り訂正を行い、その結果から伝送パラメータ情報等のTMCC情報を読み取る。TMCC誤り訂正部27−2は、第2系統の受信信号から抽出した制御情報伝送キャリアTMCCに対して誤り訂正を行い、その結果からTMCC情報を読み取る。図4は、TMCC情報の割り当てを示す図である。図4(a)に示すのは、シンボル番号0〜203の204個の各シンボルにおいて、所定の位置に含まれるTMCCキャリアが意味する内容である。例えばシンボル番号28〜30の3つのシンボルのTMCC信号値で構成される3ビットデータは、現在の変調方式を示す。図4(b)に示すのは、図4(a)に示す各データの具体的な値に割り当てられた意味である。例えば、現在の変調方式を示す3ビットデータが"010"の場合、現在16QAM変調方式が使用されていることを示す。TMCC誤り訂正部27−1及び27−2は、このようにして抽出されたデータ変調方式及び時間インターリーブ長に関する情報を、メモリ制御部32に供給する。メモリ制御部32は、供給されたデータ変調方式及び時間インターリーブ長に関する情報に応じて、メモリ31の制御を行なう。
【0023】
メモリ31は、時間デインターリーブ部22−1及び22−2により共用される。時間デインターリーブ部22−1は、復調処理及び軟判定後の第1の受信データに対してデインターリーブ処理を行なう。デインターリーブ部22−2は、復調処理及び軟判定後の第2の受信データに対してデインターリーブ処理を行なう。メモリ31は、これら第1及び第2の受信データの各々について硬判定情報と軟判定情報とを分離して格納する。メモリ制御部32は、第1のデータの硬判定情報、第1のデータの軟判定情報、第2のデータの硬判定情報、及び第2のデータの軟判定情報の各々についてメモリ31に格納するビット数を動的に変化させる。この際、メモリ制御部32は、第1の受信データ及び第2の受信データの各々についてのTS出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも1つに応じ、メモリ31に格納する上記ビット数を動的に変化させる。第1の受信データ及び第2の受信データの各々についてのTS出力の有効又は無効に関する情報、即ちTS出力するか否かの情報は、TS切り替え指示部33から供給される。データ変調方式及び時間インターリーブ長に関する情報は、TMCC誤り訂正部27−1及び27−2から供給される。ダイバーシティ合成数に関する情報は、ダイバーシティ合成指示部34から供給される。なお図3に示す構成例では、各種デインターリーブ処理の中で時間デインターリーブ処理についてのみメモリを共用してビット数制御しているが、この例に限定されるものではない。周波数デインターリーブ処理等の他のデインターリーブ処理についてもメモリを共用し、同様にビット数制御を行なってよい。
【0024】
以下にメモリ制御部32によるメモリ31に格納する軟判定情報及び硬判定情報のビット数の制御について説明する。図3に示すデマップ部21−1及び21−2はデマップ処理を行なう。このデマップ処理では、送信側で実際に送信したデータ送信点を判定する硬判定を実行する。
【0025】
図5は、変調方式が64QAMの場合の硬判定の一例を示す。図1の伝送路等化部15−1乃至15−4により伝送路等化された受信信号値に対して、図5に示す複素平面上での64QAMの64個の信号点のうちで最も距離的に近い信号点を特定し、この特定した信号点が送信点であると推定する。64QAMの場合、I軸方向の8つの位置を示す3ビット及びQ軸方向の8つの位置を示す3ビットで、合計6ビットの硬判定情報が得られる。この硬判定情報が、図4でb0,b1,b2,b3,b4,b5として示される。変調方式が16QAMの場合、I軸及びQ軸合わせて4ビットの硬判定情報が得られる。また変調方式がQPSKの場合、I軸及びQ軸合わせて2ビットの硬判定情報が得られる。この硬判定情報に基づいて、ビタビ復号処理により誤り訂正しながら送信データを求めることができるが、受信環境が悪い場合には復号誤りが生じてしまう。そこで、0又は1の硬判定情報のみでなく、隣接する硬判定位置の間を細かく分割し、判定結果の確からしさの情報を0から1の間の値として反映した軟判定情報を求める。ビタビ復号処理においてこの軟判定情報を用いることで、復号誤りの可能性を低減することができる。
【0026】
図5において、アスタリスク"*"で示した位置が軟判定の箇所の候補となる。I軸上で位置が異なる2つの隣接する信号点間では、I軸上の位置を示す3ビットb1,b3,b5のうち1つのビットのみ値が異なる。またQ軸上で位置が異なる2つの隣接する信号点間では、Q軸上の位置を示す3ビットb0,b2,b4のうち1つのビットのみ値が異なる。ある信号点の確からしさを例えば4ビットの軟判定情報で示すためには、0から1の間を"0000"から"1111"の16値で細かく判定することで、0と1との何れにどれだけ近いのかの確度を表わす。この際、最上位ビットは硬判定結果に一致するので、実際に必要な軟判定情報のビット数は、I軸及びQ軸に対してそれぞれ3ビットの合計6ビットである。また更に、I軸上の位置を示す3ビットの何れのビットに対する軟判定であるのかを示す2ビットの位置情報、及びQ軸上の位置を示す3ビットの何れのビットに対する軟判定であるのかを示す2ビットの位置情報で、合計4ビットの位置情報が必要になる。従って、64QAMで4ビット軟判定する場合、硬判定情報の6ビット、軟判定情報の確度情報6ビット、及び軟判定情報の位置情報4ビットで、合計16ビットの情報が必要になる。
【0027】
図6は、変調方式毎に異なる軟判定ビット数を用いた場合に必要となるビット数を示す図である。上記のように64QAMで4ビット軟判定する場合、図6の表に示すように16ビット必要になる。また例えば16QAMで3ビット軟判定する場合、10ビット必要であることが分かる。時間デインターリーブ処理では、規格で規定されている時間分、図6に示すビット数のデータを蓄積する必要がある。日本の地上波デジタル放送の規格によれば、受信モード3及び時間インターリーブ長I=4が最も大きい蓄積量となり、フルセグ受信(13セグメント受信)の場合に72960×13(セグメント)=948480信号点分を蓄積することになる。4ビット軟判定で変調方式64QAMの場合、948480×16=15175680ビットのメモリ容量が必要となる。2系統の誤り訂正経路がある場合、単純な構成では、2系統の時間インターリーブ処理のために、上記計算したメモリ容量の2倍の容量(2×15175680ビット)が必要になってしまう。図3に示す構成において、メモリ31は、この2×15175680ビットよりも小さい容量のメモリとして実現される。例えば、最大蓄積量である受信モード3及び時間インターリーブ長I=4を仮定し、更に64QAMの4ビット軟判定を採用した場合の1系統分のメモリ容量、即ち15175680ビット分のメモリ容量を有するようなメモリ31としてよい。
【0028】
図7は、メモリ制御部の構成の一例を示す図である。図7に示す図3のメモリ制御部32は、使用軟判ビット数算出部41と使用ビット位置指示部42とを含む。使用軟判ビット数算出部41は、第1系統(図中の系統1)のTMCC情報をTMCC誤り訂正部27−1から受け取り、第2系統(図中の系統2)のTMCC情報をTMCC誤り訂正部27−2から受け取る。これらTMCC情報は、例えばデータ変調方式及び時間インターリーブ長に関する情報である。使用軟判ビット数算出部41は更に、合成ブランチ数を示す情報をダイバーシティ合成指示部34から受け取る。この合成ブランチ数を示す情報は、第1系統のダイバーシティ合成数及び第2系統のダイバーシティ合成数を示す情報である。例えば図2に示すように、第1系統及び第2系統が両方ともに2系統合成である場合、第1系統及び第2系統がそれぞれ3系統の合成と1系統の合成(又はその逆)である場合、又は第1系統及び第2系統の一方が4系統の合成である場合がある。使用軟判ビット数算出部41は更に、TS切り替え指示部33から出力TS数及び出力系統を示す情報をTS切り替え指示部33から受け取る。この情報は、第1系統と第2系統との各々について、TSを出力するか否かを示す情報であってよい。
【0029】
使用軟判ビット数算出部41は、上記の受け取った情報を元にして、誤り訂正処理に使用する軟判定ビット数を決定する。例えば、第1系統のデータ変調方式が第2系統のデータ変調方式よりも耐雑音性の高いものである場合には、第1系統で使用する軟判定ビット数を第2系統で使用する軟判定ビット数よりも少なくしてよい。また例えば、第1系統のダイバーシティ合成数が第2系統のダイバーシティ合成数よりも多い場合即ちノイズが少ない場合には、第1系統で使用する軟判定ビット数を第2系統で使用する軟判定ビット数よりも少なくしてよい。このように使用軟判ビット数算出部41は、第1系統及び第2系統の各々についてのTS出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数等に応じて、動的に軟判定ビット数を決定する。また使用軟判ビット数算出部41は更に、上記の受け取った情報を元にして、第1系統と第2系統とのメモリ占有比重を計算する。図6に示されるように、例えば、64QAMで硬判定のみの場合(即ち軟判定ビット数が1の場合)の1信号点のビット数は6ビットであり、16QAMで3ビット軟判定の場合の1信号点のビット数は10ビットである。第1系統については64QAMで硬判定のみとして6ビット使用し、第2系統については16QAMで3ビット軟判定として10ビット使用する場合、メモリ占有比重は6:10となる。
【0030】
使用ビット位置指示部42は、第1系統の軟判定ビット数、第2系統の軟判定ビット数、及び第1系統と第2系統とのメモリ占有比重を受け取る。使用ビット位置指示部42は、これらの受け取った情報に基づいて、第1系統で使用するビット位置を指示する信号及び第2系統で使用するビット位置を指示する信号を出力する。
【0031】
図8は、各系統で使用するビット位置の一例を示す図である。図8は、図3のメモリ31のメモリ空間を示し、縦方向がメモリ格納位置を示すアドレスであり、インターリーブ長に対応する。横方向が1ワード中のビット位置に対応し、1ワードが16ビットの構成となっている。この例では、メモリ31中の各ワードのビット1乃至ビット6の6ビットに第1系統の硬判定情報を格納し、ビット7乃至ビット10の4ビットに第1系統の軟判定情報を格納し、ビット11乃至ビット16の6ビットに第2系統の硬判定情報を格納している。使用ビット位置指示部42が出力する第1系統で使用するビット位置を指示する信号及び第2系統で使用するビット位置を指示する信号に応じて、メモリ31へのデータ書込み時にビットマスク操作することにより、図8に示すようなビット構成を実現できる。なお1ワードを16ビットとしておけば、1ワートにより、64QAMで4ビット軟判定の場合の一信号点の全データ(硬判定情報及び軟判定情報)を格納することができる。
【0032】
図9は、時間デインターリーブ部とメモリとの接続の一例を示す図である。図9に示すように、図3の時間デインターリーブ部22−1及び22−2は、メモリ31に対してアドレス信号とリード/ライト指示信号とを供給する。時間デインターリーブ部22−1及び22−2が、アドレスを指定して且つライト指示をアサートし、1ワードとして例えば16ビットのライトデータを書き込む。従って、書込み先のワードが1つの系統のデータで占有する設定となっている場合、64QAMで4ビット軟判定の場合の一信号点の全データ分のビット数を書き込むことができる。1ワードを2つの系統のデータで共有する場合には、16ビットより少ないビット数しか書き込むことができない。即ち、メモリ31は図7に示すメモリ制御部32により制御されており、時間デインターリーブ部22−1からの書込みデータについては、第1系統の格納ビット位置にしかデータが書き込まれないようにビットマスクされている。即ち例えば図8に示すように、ビット1乃至ビット10の10ビットにしか時間デインターリーブ部22−1からの書込みデータが書き込まれない。同様に、時間デインターリーブ部22−2からの書込みデータについては、第2系統の格納ビット位置にしかデータが書き込まれないようにビットマスクされている。即ち例えば図8に示すように、ビット11乃至ビット16の6ビットにしか時間デインターリーブ部22−2からの書込みデータが書き込まれない。
【0033】
時間デインターリーブ部22−1及び22−2が、アドレスを指定して且つリード指示をアサートすると、1ワードとして例えば16ビットのリードデータが読み出される。従って、1ワードが1つの系統のデータで占有する設定となっている場合、64QAMで4ビット軟判定の場合の一信号点の全データ分のビット数を読み出すことができる。1ワードを2つの系統のデータで共有する場合には、読み出した16ビットのうち所定のビットにしか有効なデータが格納されていない。時間デインターリーブ部22−1への読出しデータについては、第1系統の格納ビット位置にのみ有効な読出しデータが存在し、それ以外のビット位置には0が挿入されるようにビットマスクされている。また時間デインターリーブ部22−2への読出しデータについては、第2系統の格納ビット位置にのみ有効な読出しデータが存在し、それ以外のビット位置には0が挿入されるようにビットマスクされている。これらの0が挿入されたデータについては、後段のビタビ復号処理において使用されないビット位置となる。なおメモリ31は1ポートメモリでよく、時間デインターリーブ部22−1及び22−2が互いに異なるタイミングでメモリ31にアクセスすればよい。
【0034】
図10は、2TS出力構成と1TS出力構成との間の切り替え処理の一例を示すフローチャートである。図11は、64AQMの場合の2TS出力構成と1TS出力構成との間の切り替え処理の一例を示す模式図である。図10のステップS1で、第1系統(図中の系統1)の1TS出力構成で動作している。この際、例えば図11のビット構成50に示すように、1ワードの16ビットのうち、6ビットを第1系統の硬判定情報に割り当て、残りの10ビットを第1系統の軟判定情報に割り当てている。即ち第1系統の時間デインターリーブ部22−1による時間インターリーブ処理時のメモリ31への書込みは、図11のビット構成50に示すワードを用いた書込み処理となる。例えば、図6に示すように64QAMで4ビット軟判定の場合、全ビット数は16ビットであり、このデータを書き込むことができる。この場合、図3において時間デインターリーブ部22−1に後続するビタビ復号部24−1によるビタビ復号処理においては、4ビットの軟判定情報を用いて復号処理を行なうことになる。
【0035】
ステップS2で、2TS受信への切り替えが指示されたか否かを判定する。切り替えが指示されると、ステップS3で、第1系統のビタビ復号処理への入力を硬判定情報のみに変更する。即ち、ビタビ復号部24−1のビタビ復号処理において使用する情報を、硬判定情報のみとする。なお切り替え後に第1系統において硬判定情報だけでなく軟判定情報も使用する場合には、その部分もビタビ復号処理において使用する情報として設定してよい。次にステップS4で、第2系統(図中の系統2)の動作を開始するとともに、メモリ31の第1系統が使用する部分の一部(第2系統が占有することになる部分)を第2系統に明け渡す。例えば図11のビット構成51に示すように、1ワードの16ビットのうち、先頭の6ビットを第1系統の硬判定情報に割り当て、末尾の6ビットを第2系統の硬判定情報に割り当て、残りの4ビットを第1系統の軟判定情報に割り当てる。例えば、図6に示すように64QAMで3ビット軟判定の場合、総ビット数は14となるが、I軸及びQ軸の一方軸のみ3ビット軟判定をする設定とすれば、10(=6+(14−6)/2)ビットでの処理が可能である。従って、第1系統については64QAMで一方軸のみ3ビット軟判定とし合計10ビット使用し、第2系統については64QAMで硬判定のみとし合計6ビット使用する構成とすればよい。
【0036】
ステップS5で、2TS出力構成で動作する。この際、第1系統の時間デインターリーブ部22−1による時間インターリーブ処理時のメモリ31への書込みは、図11のビット構成51に示すワードを用いた10ビットの書込み処理となる。また時間デインターリーブ部22−1に後続するビタビ復号部24−1によるビタビ復号処理においては、I軸及びQ軸の一方軸のみ3ビット軟判定情報を用い、他方の軸は硬判定情報のみを用いる。第2系統の時間デインターリーブ部22−2による時間インターリーブ処理時のメモリ31への書込みは、図11のビット構成51に示すワードを用いた6ビットの書込み処理となる。また時間デインターリーブ部22−2に後続するビタビ復号部24−2によるビタビ復号処理においては硬判定情報のみを用いる。
【0037】
上記の切り替え処理では、図11のビット構成50に示す第1系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置の一部53とを、切り替え後のビット構成51に示す第1系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置としている。このように切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置(固定のメモリ位置)に格納されているので、切り替え前後での第1系統の処理をシームレスに継続することができる。具体的には、切り替え前にビタビ復号処理で用いるビット数を切り替え後の処理で使用するビット数に予め減少させおき、その後メモリアの切り替えを実行することで、シームレスな処理が可能となる。
【0038】
ステップS5で、2TS受信への切り替えが指示されたか否かを判定する。切り替えが指示されると、ステップS7で、第1系統に切り替えるか否かを判定する。第1系統に切り替える場合には、ステップS8で、第2系統の動作を停止するとともに、メモリ31の第2系統が占有する部分を第1系統に明け渡す。例えば図11のビット構成50に示すように、1ワードの16ビットのうち、6ビットを第1系統の硬判定情報に割り当て、残りの10ビットを第1系統の軟判定情報に割り当てる。ステップS9で、第1系統のデータがメモリ31に蓄積されたか否かを判定する。即ち、図11のビット構成50の軟判定情報54の部分のデータが蓄積されたか否かを判断する。それ以外の部分については、切り替え前から所望の情報が既に蓄積されている。ステップS9で第1系統のデータがメモリ31に蓄積されたと判定されると、ステップS10で、第1系統のビタビ復号処理への入力を、全軟判定情報を使用するように変更する。即ち、ビタビ復号部24−1のビタビ復号処理において、全軟判定情報を用いて最尤判定する。
【0039】
なお上記の切り替え処理において、ビット構成51に示す第1系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置とを、切り替え後のビット構成50に示す第1系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置の一部53としている。このように切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置(固定のメモリ位置)に格納されているので、切り替え前後での第1系統の処理をシームレスに継続することができる。またメモリ切り替え後にデータ54が蓄積されてから、ビタビ復号処理で用いるビット数を切り替え後の処理で使用するビット数に変更することで、その後のビタビ復号処理を切り替え後の構成に合わせることができる。
【0040】
またステップS7で第1系統に切り替えない(即ち第2系統に切り替える)と判定した場合には、ステップS11で、第1系統の動作を停止するとともに、メモリ31の第1系統が占有する部分を第2系統に明け渡す。例えば図11のビット構成52に示すように、1ワードの16ビットのうち、6ビットを第2系統の硬判定情報に割り当て、残りの10ビットを第2系統の軟判定情報に割り当てる。ステップS12で、第2系統のデータがメモリ31に蓄積されたか否かを判定する。第2系統のデータがメモリ31に蓄積されたと判定されると、ステップS13で、第2系統のビタビ復号処理への入力を、全軟判定情報を使用するように変更する。即ち、ビタビ復号部24−2のビタビ復号処理において、全軟判定情報を用いて最尤判定する。この場合の切り替え動作も、前述の場合と同様にシームレスに第2系統の処理を継続することができる。
【0041】
その後ステップS14で、第2系統の1TS出力構成で動作する。その後のステップS16及びS17の動作は、ステップS3及びS4の場合と同様である。
【0042】
図12は、16QAMの場合の2TS出力構成と1TS出力構成との間の切り替え処理の別の一例を示す模式図である。1TS出力構成では、例えば図12のビット構成60に示すように、1ワードの16ビットのうち、4ビットを第1系統の硬判定情報に割り当て、残りの10ビットのうち8ビットを第1系統の軟判定情報に割り当てる。例えば、図6に示すように16QAMで4ビット軟判定の場合、全ビット数は12ビットであり、このデータをメモリに書き込むことができる。2TS出力構成に切り替えると、ビット構成61に示すように、1ワードの16ビットのうち、先頭の4ビットを第1系統の硬判定情報に割り当て、末尾の4ビットを第2系統の硬判定情報に割り当てる。残りの8ビットのうち、半分の4ビットを第1系統の軟判定情報に割り当て、残りの半分の4ビットを第2系統の軟判定情報に割り当てる。例えば、図6に示すように16QAMで2ビット軟判定の場合の総ビット数は8(硬判定4ビット及び軟判定4ビット)となる。従って、第1系統及び第2系統の両方について、16QAMで2ビット軟判定とし、8ビットずつ合計16ビット使用する構成とすればよい。次に、2TS出力構成から、例えばビット構成62に示すような第2系統を使用する1TS出力構成に切り替える。ビット構成62では、1ワードの16ビットのうち、4ビットを第2系統の硬判定情報に割り当て、残りの10ビットのうち8ビットを第2系統の軟判定情報に割り当てる。例えば、全ビット数が12ビットである16QAMの4ビット軟判定の構成を用いればよい。図12に示す切り替えの場合も、切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置(固定のメモリ位置)に格納されているので、切り替え前後での処理をシームレスに継続することができる。
【0043】
図13は、2TS出力構成でメモリ比重を切り替える処理の流れを示すフローチャートである。ステップS1で、現在のメモリ比重で受信処理を行なっている。ステップS2でメモリ比重を切り替えるか否かを判定する。例えば、変調方式が切り替わった場合や、ダイバーシティ合成数が切り替わった場合、更には時間インターリーブ長が切り替わった場合等に、メモリ比重を切り替えると判断してよい。メモリ比重を切り替える場合、ステップS3で、メモリ比重が減る方の系統のビタビ復号処理の入力を切り替え後のメモリ比重に一致するビットのみにする。例えば、現在の第1系統のメモリ格納のビット構成が16QAMの軟判定ビット数4ビットに対応する構成であったとして、切り替え後には16QAMの軟判定ビット数2ビットに対応する構成に変化するとする。この場合、第1系統のビタビ復号処理で用いる軟判定ビット数を4ビットから2ビットに減少させる。
【0044】
ステップS4で、メモリ比重を切り替える。即ち、第1系統と第2系統とでメモリ31に格納するビット構成を変更する。例えば、第1系統のデータを12ビット格納し第2系統のデータを4ビット格納していた構成から、第1系統のデータを12ビット格納し第2系統のデータを4ビット格納する構成に切り替える。ステップS5で、メモリ比重が増える方の系統のデータがメモリに蓄積されたか否かを判断する。即ち、切り替えにより増えた分のデータがメモリに蓄積されたか否かを判定する。メモリに蓄積されたと判定された場合、ステップS6で、メモリ比重が増える方の系統のビタビ復号処理の入力を切り替え後のメモリ比重に一致するビットに設定する。例えば、切り替え前の第2系統のメモリ格納のビット構成が16QAMの軟判定ビット数1ビットに対応する構成であったとして、切り替え後には16QAMの軟判定ビット数2ビットに対応する構成に変化するとする。この場合、第2系統のビタビ復号処理で用いる軟判定ビット数を1ビットから2ビットに増加させる。
【0045】
上記の処理において、第1系統のデインターリーブ処理と第2系統のデインターリーブ処理とは、切り替え前後でシームレスに実行される。即ち、第1系統のデインターリーブ処理と第2系統のデインターリーブ処理とを実行したままの状態で、ビタビ復号処理の入力ビット数を変化させたり、メモリのビット構成を切り替えたりする。
【0046】
なお現在実施されている地上波デジタル放送において、時間インターリーブ長Iとしては、12セグメント部分ではI=2が使用されている。受信モード3において最大長である時間インターリーブ長I=4に比較して、I=2の場合には蓄積するデータ量が半分で済む。従って、前述のようにI=4で64QAMの4ビット軟判定の場合の1系統分のメモリ容量(15175680ビット)を有するメモリ31を用いた場合、I=2の場合には特に工夫をせずとも2TS分の容量をおさめることが可能である。
【0047】
時間インターリーブ長及びデータ変調方式に関する情報は、TMCC情報として与えられる。これらのTMCC情報が切り替わる際には、同じくTMCC情報である伝送パラメータ切り替え指標が、"1111"から順に1ずつカウントダウンしていき"0000"となり、更に"1111"に戻ったタイミングで切り替わるよう規定されている。この伝送パラメータ切り替え指標の伝送位置及び意味は、図4(a)及び(b)に示されている。図4(a)に更に示されているように、変調方式や時間インターリーブ長等については、カレント情報とネクスト情報とを指定するように規定されている。上記の伝送パラメータ切り替え指標がカウントダウンしている際には、ネクスト情報に次に使用するパラメータが指定されている。従って、このネクスト情報を参照して、例えばビタビ復号処理の入力ビット数を減少させる等の切り替え準備を行なうことができる。
【0048】
図14は、OFDM復調回路を用いた受信システムの構成の一例を示す図である。図14において、図1と同一の構成要素は同一の番号で参照し、その説明は省略する。図12に示す受信システムは、アンテナ10−1乃至10−4、チューナ11−1乃至11−4、OFDM復調回路112、デコーダ113−1及び113−2、CPU114、ディスプレイ115−1及び115−2、及びスピーカ116−1及び116−2を含む。チューナ11−1乃至11−4は、アンテナ10−1乃至10−4で受信した受信信号を受け取りIF信号を出力する。OFDM復調回路112は、図1に示す構成において、アンテナ10−1乃至10−4とチューナ11−1乃至11−4とを除いた残りの部分に相当する。OFDM復調回路112は、チューナ11−1乃至11−4からのIF信号を受け取り、OFDM復調後のデジタル信号をトランスポートストリームTSとして出力する。デコーダ113−1及び113−2は、OFDM復調回路112からのトランスポートストリームTSを受け取り、デコード処理を実行することにより映像信号及び音声信号を含む出力信号を生成する。CPU114は、OFDM復調回路112とデコーダ113−1及び113−2との動作を制御する。ディスプレイ115−1及び115−2は映像信号に基づいて映像を出力する。スピーカ116−1及び116−2は、音声信号に基づいて音声を出力する。2TS出力構成に対応して、デコーダ113−1及び113−2、ディスプレイ115−1及び115−2、及びスピーカ116−1及び116−2が2セット設けられている。
【0049】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。例えば上記の実施例の構成については、日本の地上波デジタル放送のISDB−T規格に基づいた説明をしたが、これに限定されるものではない。複数系統の受信信号処理系が設けられた構成において複数のインターリーブ処理がメモリを共有する構成であれば、上記説明した動的なメモリ格納ビット数の可変制御を適用することができる。
【0050】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【0051】
10−1〜10−4 アンテナ
11−1〜11−4 チューナ
12−1〜12−4 A/D変換部
13−1〜13−4 直交復調部
14−1〜14−4 FFT部
15−1〜15−4 伝送路等化部
16 ダイバーシティ合成部
17−1、17−2 誤り訂正部
【技術分野】
【0001】
本発明は、一般に受信回路に関し、詳しくはデインターリーブ処理を行なう受信データ処理回路に関する。
【背景技術】
【0002】
デジタル信号を伝送する方式の1つである直交周波数分割多重方式(OFDM:Orthogonal Frequency Division Multiplexing)では、互いに直交する複数のキャリアにデータを割り当てて伝送する。送信側でIFFT(Inverse Fast Fourier Transform)によりデータを変調し、受信側でFFT(Fast Fourier Transform)によりデータを復調する。OFDM方式は周波数利用効率が高いことから、日本の地上波デジタル放送の規格ISDB−T(Integrated Services Digital Broadcasting-Terrestrial)に採用されている。
【0003】
アンテナで受信された信号をFFTして得られた復調データは、誤り訂正部に供給される。誤り訂正部は、復調データをデマップ処理し、軟判定されたデータをビタビ復号化処理により最尤判定し、更にリードソロモン(RS:Reed-Solomon)復号化処理により誤りを訂正する。誤り訂正後のデータは、トランスポートストリーム(TS)として出力される。OFDM復調回路の後段に設けられたMPEGデコーダ等では、トランスポートストリームを受け取りデコード処理を実行する。
【0004】
上記の誤り訂正部では、各種デインターリーブ処理も実行される。デインターリーブ処理には、周波数軸方向の並べ替えを行う周波数デインターリーブ、時間軸方向の並べ替えを行う時間デインターリーブ、ビット単位の並べ替えを行うビットデインターリーブ処理、及びバイト単位に並べ替えを行うバイトデインターリーブがある。これらデインターリーブ処理では、データ並べ替えを行うために、データを一時的に格納しておくメモリを必要とする。このうち時間デインターリーブ処理に用いるメモリは、他のデインターリーブ処理に用いるメモリに比較して容量が大きく、全回路規模のほとんどを占める。
【0005】
日本の地上波デジタル放送の規格ISDB−Tでは、1チャネル分の6MHzの帯域を13個のセグメントに分割している。13個のセグメントのうちの中心の1セグメントについては、ビットレートが低いがノイズ耐性が強いQPSK(Quadrature Phase Shift Keying)等の変調方式を使用し、携帯電話等の移動体受信器向けの放送に用いられる。残り12個のセグメントついては、ノイズ耐性が弱いがビットレートが高い64QAM(64 Quadrature Amplitude Modulation)等の変調方式を使用し、固定端末向けの放送に用いられる。この12セグメント放送に関しては、従来の固定端末での受信のみではなく車載端末等での受信の使用頻度が高まっており、マルチパスやフェージングに耐えうる復調器が必要とされている。
【0006】
車載端末では、ハイビジョンかつ高速移動に耐えられる構成とするために、ダイバーシティ合成を用いて12セグメント放送を受信する方式が一般的に使用されている。例えば、4本のアンテナにより4ダイバーシティ受信をする受信機が主流となっている。このような受信機では、4本のアンテナと4つの復調部が設けられているので、2つのチャネルを同時に受信して両方を視聴したり、一方を視聴し他方を録画したりする等の多様な使用形態が考えられる。そこで、そのような使用形態を可能にするために、2つのTS出力を有する構成が主流となっている。しかしながら2TSを出力するためには2系統の誤り訂正を設けることになり、デインターリーブ処理に伴うメモリ容量が2倍となり、チップ面積が倍増してしまう。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2007−68038号公報
【特許文献2】特開2001−274696号公報
【特許文献3】特開2005−318374号公報
【特許文献4】特開2001−320345号公報
【特許文献5】特開2003−101505号公報
【特許文献6】特開2007−318330号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
以上を鑑みると、デインターリーブ処理を実行する回路が複数系統設けられた構成において、各系統の処理性能をなるべく高く維持しながらもメモリ容量をなるべく小さく抑えた受信データ処理回路が望まれる。
【課題を解決するための手段】
【0009】
本発明の一観点によれば、復調処理及び軟判定後の第1の受信データに対してデインターリーブ処理を行なう第1のデインターリーブ部と、前記第1の受信データとは別の復調処理及び軟判定後の第2の受信データに対してデインターリーブ処理を行なう第2のデインターリーブ部と、前記第1及び第2のデインターリーブ部により共用され前記第1及び第2の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、前記第1の受信データの前記硬判定情報、前記第1の受信データの前記軟判定情報、前記第2の受信データの前記硬判定情報、及び前記第2の受信データの前記軟判定情報の各々について前記メモリに格納するビット数を動的に変化させるメモリ制御部とを含むことを特徴とする受信データ処理回路が提供される。
【0010】
本発明の更なる一観点によれば、復調処理及び軟判定後の第1の受信データ及び第2の受信データをそれぞれ処理する第1及び第2のデインターリーブ部と、前記第1及び第2のデインターリーブ部により共用されるメモリと、前記第1及び第2のデインターリーブ部の出力をそれぞれ処理する第1及び第2のビタビ復号部とを含む受信データ処理回路において、前記第1の受信データの硬判定情報及び軟判定情報並びに前記第2の受信データの硬判定情報及び軟判定情報の各々を必要ビット数分、硬判定情報と軟判定情報とを分離させた形で前記メモリ内の所定の位置に格納し、前記第1及び第2のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記必要ビット数で実行し、前記デインターリーブ処理を実行しながら前記第1及び第2のビタビ復号部の一方で使用する軟判定ビット数を減少させ、前記軟判定ビット数を減少させた後に前記必要ビット数を変更し、前記第1及び第2のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記変更後の必要ビット数で続行し、前記続行しているデインターリーブ処理の途中で前記第1及び第2のビタビ復号部の他方で使用する軟判定ビット数を増大させる各段階を含むことを特徴とする受信データ処理切り替え方法が提供される。
【発明の効果】
【0011】
開示の受信データ処理回路及び受信データ処理切り替え方法によれば、デインターリーブ処理を実行する回路が複数系統設けられた構成において、メモリを共有して各系統のメモリ格納ビット数を可変とする。これにより、各系統の処理性能をなるべく高く維持しながらもメモリ容量をなるべく小さく抑えることが可能となる。また硬判定情報と軟判定情報とを分離させた形でメモリ内の所定の位置に格納することで、デインターリーブ処理を実行させながらのシームレスな切り替えが可能となる。
【図面の簡単な説明】
【0012】
【図1】ダイバーシティ合成を行なう受信機の構成の一例を示す図である。
【図2】ダイバーシティ合成部による異なるダイバーシティ合成の仕方を示す図である。
【図3】誤り訂正部の構成の一例を示す図である。
【図4】TMCC情報の割り当てを示す図である。
【図5】変調方式が64QAMの場合の硬判定の一例を示す。
【図6】変調方式毎に異なる軟判定ビット数を用いた場合に必要となるビット数を示す図である。
【図7】メモリ制御部の構成の一例を示す図である。
【図8】各系統で使用するビット位置の一例を示す図である。
【図9】時間デインターリーブ部とメモリとの接続の一例を示す図である。
【図10】2TS出力構成と1TS出力構成との間の切り替え処理の一例を示すフローチャートである。
【図11】64AQMの場合の2TS出力構成と1TS出力構成との間の切り替え処理の一例を示す模式図である。
【図12】16QAMの場合の2TS出力構成と1TS出力構成との間の切り替え処理の別の一例を示す模式図である。
【図13】2TS出力構成でメモリ比重を切り替える処理の流れを示すフローチャートである。
【図14】OFDM復調回路を用いた受信システムの構成の一例を示す図である。
【発明を実施するための形態】
【0013】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0014】
図1は、ダイバーシティ合成を行なう受信機の構成の一例を示す図である。図1の受信機は、アンテナ10−1乃至10−4、チューナ11−1乃至11−4、A/D変換部12−1乃至12−4、直交復調部13−1乃至13−4、FFT部14−1乃至14−4、及び伝送路等化部15−1乃至15−4を含む。またこの受信機は更に、ダイバーシティ合成部16及び誤り訂正部17−1及び17−2を含む。図1に示す構成例では、4ダイバーシティ受信及び2TS出力となっているが、ダイバーシティ合成数及び出力TS数はこの例に限られるものではない。後の説明から明らかとなるように、複数の誤り訂正部が設けられていればよく、ダイバーシティ合成が行なわれない構成であってもよい。
【0015】
アンテナ10−1乃至10−4により受信された信号はチューナ11−1乃至11−4に入力される。チューナ11−1乃至11−4は、指定された受信チャネルに対応する周波数帯域の信号を受信信号から抽出し、中間周波数(IF:Intermediate Frequency)に変換して出力する。A/D変換部12−1乃至12−4は、チューナ11−1乃至11−4の出力信号をアナログ信号からデジタル信号へと変換する。直交復調部13−1乃至13−4は、A/D変換部12−1乃至12−4の出力デジタル信号を複素ベースバンド信号へと変換する。FFT部14−1乃至14−4は、複素ベースバンド信号に対してFFT(Fast Fourier Transform)を実行し、時間領域信号から周波数領域の信号へと変換する。これにより、直交周波数分割多重された信号が復調されて、複数のキャリアについての各信号が得られる。
【0016】
FFT部14−1乃至14−4の出力は、データ信号以外に、同期検波に用いられる分散パイロット(SP::Scattered Pilot)を含む。また更に、付加情報伝送用の付加情報伝送キャリア(AC:Auxiliary Channel)及び伝送パラメータ情報等を伝送する制御情報伝送キャリア(TMCC:Transmission and Multiplexing Configuration Control)が含まれる。SP信号はBSPK変調されており、データ信号はQPSK、16QAM、及び64QAMの何れかで変調されている。またACキャリアのAC信号及びTMCCキャリアのTMCC信号は、双方ともにDBPSK(Differential BPSK)変調されている。伝送路等化部15−1乃至15−4は、FFT部14−1乃至14−4から出力されるSP信号に基づいて、FFT部14−1乃至14−4から出力されるデータ信号に対して伝送路特性を等化する等化処理を実行する。等化処理後のデータ信号はダイバーシティ合成部16に供給される。ダイバーシティ合成部16は、上記説明した4系統の復調回路から受け取った等化処理後のデータ信号に対してダイバーシティ合成を行なう。例えば、複数系統の受信データのうちで、受信強度が最大のものを選択してよい。また或いは、複数系統の受信データを、位相を合わせて重ね合わせることにより合成してよい。ダイバーシティ合成部16は、ダイバーシティ合成後の受信データを誤り訂正部17−1及び17−2に供給する。
【0017】
図2は、ダイバーシティ合成部16による異なるダイバーシティ合成の仕方を示す図である。図2(a)に示すように、例えば2系統を合成して得られた受信データを誤り訂正部17−1に供給し、残りの2系統を合成して得られた受信データを誤り訂正部17−2に供給してよい。或いは図2(b)に示すように、3系統を合成して得られた受信データを誤り訂正部17−1に供給し、残りの1系統から得られた受信データを誤り訂正部17−2に供給してよい。勿論逆に、3系統を合成して得られた受信データを誤り訂正部17−2に供給し、残りの1系統から得られた受信データを誤り訂正部17−1に供給してもよい。また或いは図2(c)に示すように、4系統を合成して得られた受信データを誤り訂正部17−1に供給し、誤り訂正部17−2にはデータ供給無しとしてよい。この場合も逆に、4系統を合成して得られた受信データを誤り訂正部17−2に供給し、誤り訂正部17−1にはデータ供給無しとしてもよい。
【0018】
図3は、誤り訂正部17−1及び17−2の構成の一例を示す図である。図3において、図2のダイバーシティ合成部16に対応する部分をダイバーシティ合成部16−1及び16−2として示してある。誤り訂正部17−1は、周波数デインターリーブ部20−1、デマップ部21−1、時間デインターリーブ部22−1、ビットデインターリーブ部23−1、ビタビ復号部24−1、バイトデインターリーブ部25−1、及びRS復号部26−1を含んでよい。誤り訂正部17−1は更に、TMCC誤り訂正部27−1を含んでよい。メモリ28−1、29−1、及び30−1は、それぞれ周波数デインターリーブ部20−1、ビットデインターリーブ部23−1、及びバイトデインターリーブ部25−1によりデインターリーブ処理に使用されるメモリである。この誤り訂正部17−1による誤り訂正経路を第1系統とする。
【0019】
誤り訂正部17−2は、周波数デインターリーブ部20−2、デマップ部21−2、時間デインターリーブ部22−2、ビットデインターリーブ部23−2、ビタビ復号部24−2、バイトデインターリーブ部25−2、及びRS復号部26−2を含んでよい。誤り訂正部17−2は更に、TMCC誤り訂正部27−2を含んでよい。メモリ28−2、29−2、及び30−2は、それぞれ周波数デインターリーブ部20−2、ビットデインターリーブ部23−2、及びバイトデインターリーブ部25−2によりデインターリーブ処理に使用されるメモリである。この誤り訂正部17−2による誤り訂正経路を第2系統とする。
【0020】
CPU35の制御下で、ダイバーシティ合成指示部34がダイバーシティ合成のタイプを指示する。即ち例えば図2に示す各種のダイバーシティ合成のうちで何れの合成方式を用いるかを指示する。ダイバーシティ合成の指示内容は、ダイバーシティ合成指示部34からダイバーシティ合成部16−1及び16−2に供給される。ダイバーシティ合成部16−1及び16−2は、ダイバーシティ合成指示に応じたダイバーシティ合成を実行する。ダイバーシティ合成指示部34からのダイバーシティ合成指示は更に、メモリ制御部32にも供給される。メモリ制御部32は、ダイバーシティ合成指示に応じて、メモリ31の制御を行なう。
【0021】
更に、CPU35の制御下で、TS切り替え指示部33がTS出力構成の切り替えを指示する。即ち、誤り訂正部17−1及び17−2の両方からTSを出力して合計で2つのTSを出力する2TS出力構成と、誤り訂正部17−1及び17−2の一方のみから1つのTSを出力する1TS出力構成との間の切り替えを指示する。なお図1及び図3に示す実施例では、2つの誤り訂正部により最大2つのTSを出力する構成となっているが、この数は2に限られるものではない。3以上の複数の誤り訂正部により最大3以上の複数のTSを出力する構成であってもよい。TS切り替え指示部33は、切り替え後の出力TS数及び何れのTSが出力されるかを示すTS切り替え情報をメモリ制御部32に供給する。メモリ制御部32は、供給されたTS切り替え情報に応じて、メモリ31の制御を行なう。TS切り替え指示部33はまた、TS切り替えに応じて、ビタビ復号部24−1及び24−2において使用される軟判定ビット数を制御する。
【0022】
TMCC誤り訂正部27−1は、第1系統の受信信号から抽出した制御情報伝送キャリアTMCCに対して誤り訂正を行い、その結果から伝送パラメータ情報等のTMCC情報を読み取る。TMCC誤り訂正部27−2は、第2系統の受信信号から抽出した制御情報伝送キャリアTMCCに対して誤り訂正を行い、その結果からTMCC情報を読み取る。図4は、TMCC情報の割り当てを示す図である。図4(a)に示すのは、シンボル番号0〜203の204個の各シンボルにおいて、所定の位置に含まれるTMCCキャリアが意味する内容である。例えばシンボル番号28〜30の3つのシンボルのTMCC信号値で構成される3ビットデータは、現在の変調方式を示す。図4(b)に示すのは、図4(a)に示す各データの具体的な値に割り当てられた意味である。例えば、現在の変調方式を示す3ビットデータが"010"の場合、現在16QAM変調方式が使用されていることを示す。TMCC誤り訂正部27−1及び27−2は、このようにして抽出されたデータ変調方式及び時間インターリーブ長に関する情報を、メモリ制御部32に供給する。メモリ制御部32は、供給されたデータ変調方式及び時間インターリーブ長に関する情報に応じて、メモリ31の制御を行なう。
【0023】
メモリ31は、時間デインターリーブ部22−1及び22−2により共用される。時間デインターリーブ部22−1は、復調処理及び軟判定後の第1の受信データに対してデインターリーブ処理を行なう。デインターリーブ部22−2は、復調処理及び軟判定後の第2の受信データに対してデインターリーブ処理を行なう。メモリ31は、これら第1及び第2の受信データの各々について硬判定情報と軟判定情報とを分離して格納する。メモリ制御部32は、第1のデータの硬判定情報、第1のデータの軟判定情報、第2のデータの硬判定情報、及び第2のデータの軟判定情報の各々についてメモリ31に格納するビット数を動的に変化させる。この際、メモリ制御部32は、第1の受信データ及び第2の受信データの各々についてのTS出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも1つに応じ、メモリ31に格納する上記ビット数を動的に変化させる。第1の受信データ及び第2の受信データの各々についてのTS出力の有効又は無効に関する情報、即ちTS出力するか否かの情報は、TS切り替え指示部33から供給される。データ変調方式及び時間インターリーブ長に関する情報は、TMCC誤り訂正部27−1及び27−2から供給される。ダイバーシティ合成数に関する情報は、ダイバーシティ合成指示部34から供給される。なお図3に示す構成例では、各種デインターリーブ処理の中で時間デインターリーブ処理についてのみメモリを共用してビット数制御しているが、この例に限定されるものではない。周波数デインターリーブ処理等の他のデインターリーブ処理についてもメモリを共用し、同様にビット数制御を行なってよい。
【0024】
以下にメモリ制御部32によるメモリ31に格納する軟判定情報及び硬判定情報のビット数の制御について説明する。図3に示すデマップ部21−1及び21−2はデマップ処理を行なう。このデマップ処理では、送信側で実際に送信したデータ送信点を判定する硬判定を実行する。
【0025】
図5は、変調方式が64QAMの場合の硬判定の一例を示す。図1の伝送路等化部15−1乃至15−4により伝送路等化された受信信号値に対して、図5に示す複素平面上での64QAMの64個の信号点のうちで最も距離的に近い信号点を特定し、この特定した信号点が送信点であると推定する。64QAMの場合、I軸方向の8つの位置を示す3ビット及びQ軸方向の8つの位置を示す3ビットで、合計6ビットの硬判定情報が得られる。この硬判定情報が、図4でb0,b1,b2,b3,b4,b5として示される。変調方式が16QAMの場合、I軸及びQ軸合わせて4ビットの硬判定情報が得られる。また変調方式がQPSKの場合、I軸及びQ軸合わせて2ビットの硬判定情報が得られる。この硬判定情報に基づいて、ビタビ復号処理により誤り訂正しながら送信データを求めることができるが、受信環境が悪い場合には復号誤りが生じてしまう。そこで、0又は1の硬判定情報のみでなく、隣接する硬判定位置の間を細かく分割し、判定結果の確からしさの情報を0から1の間の値として反映した軟判定情報を求める。ビタビ復号処理においてこの軟判定情報を用いることで、復号誤りの可能性を低減することができる。
【0026】
図5において、アスタリスク"*"で示した位置が軟判定の箇所の候補となる。I軸上で位置が異なる2つの隣接する信号点間では、I軸上の位置を示す3ビットb1,b3,b5のうち1つのビットのみ値が異なる。またQ軸上で位置が異なる2つの隣接する信号点間では、Q軸上の位置を示す3ビットb0,b2,b4のうち1つのビットのみ値が異なる。ある信号点の確からしさを例えば4ビットの軟判定情報で示すためには、0から1の間を"0000"から"1111"の16値で細かく判定することで、0と1との何れにどれだけ近いのかの確度を表わす。この際、最上位ビットは硬判定結果に一致するので、実際に必要な軟判定情報のビット数は、I軸及びQ軸に対してそれぞれ3ビットの合計6ビットである。また更に、I軸上の位置を示す3ビットの何れのビットに対する軟判定であるのかを示す2ビットの位置情報、及びQ軸上の位置を示す3ビットの何れのビットに対する軟判定であるのかを示す2ビットの位置情報で、合計4ビットの位置情報が必要になる。従って、64QAMで4ビット軟判定する場合、硬判定情報の6ビット、軟判定情報の確度情報6ビット、及び軟判定情報の位置情報4ビットで、合計16ビットの情報が必要になる。
【0027】
図6は、変調方式毎に異なる軟判定ビット数を用いた場合に必要となるビット数を示す図である。上記のように64QAMで4ビット軟判定する場合、図6の表に示すように16ビット必要になる。また例えば16QAMで3ビット軟判定する場合、10ビット必要であることが分かる。時間デインターリーブ処理では、規格で規定されている時間分、図6に示すビット数のデータを蓄積する必要がある。日本の地上波デジタル放送の規格によれば、受信モード3及び時間インターリーブ長I=4が最も大きい蓄積量となり、フルセグ受信(13セグメント受信)の場合に72960×13(セグメント)=948480信号点分を蓄積することになる。4ビット軟判定で変調方式64QAMの場合、948480×16=15175680ビットのメモリ容量が必要となる。2系統の誤り訂正経路がある場合、単純な構成では、2系統の時間インターリーブ処理のために、上記計算したメモリ容量の2倍の容量(2×15175680ビット)が必要になってしまう。図3に示す構成において、メモリ31は、この2×15175680ビットよりも小さい容量のメモリとして実現される。例えば、最大蓄積量である受信モード3及び時間インターリーブ長I=4を仮定し、更に64QAMの4ビット軟判定を採用した場合の1系統分のメモリ容量、即ち15175680ビット分のメモリ容量を有するようなメモリ31としてよい。
【0028】
図7は、メモリ制御部の構成の一例を示す図である。図7に示す図3のメモリ制御部32は、使用軟判ビット数算出部41と使用ビット位置指示部42とを含む。使用軟判ビット数算出部41は、第1系統(図中の系統1)のTMCC情報をTMCC誤り訂正部27−1から受け取り、第2系統(図中の系統2)のTMCC情報をTMCC誤り訂正部27−2から受け取る。これらTMCC情報は、例えばデータ変調方式及び時間インターリーブ長に関する情報である。使用軟判ビット数算出部41は更に、合成ブランチ数を示す情報をダイバーシティ合成指示部34から受け取る。この合成ブランチ数を示す情報は、第1系統のダイバーシティ合成数及び第2系統のダイバーシティ合成数を示す情報である。例えば図2に示すように、第1系統及び第2系統が両方ともに2系統合成である場合、第1系統及び第2系統がそれぞれ3系統の合成と1系統の合成(又はその逆)である場合、又は第1系統及び第2系統の一方が4系統の合成である場合がある。使用軟判ビット数算出部41は更に、TS切り替え指示部33から出力TS数及び出力系統を示す情報をTS切り替え指示部33から受け取る。この情報は、第1系統と第2系統との各々について、TSを出力するか否かを示す情報であってよい。
【0029】
使用軟判ビット数算出部41は、上記の受け取った情報を元にして、誤り訂正処理に使用する軟判定ビット数を決定する。例えば、第1系統のデータ変調方式が第2系統のデータ変調方式よりも耐雑音性の高いものである場合には、第1系統で使用する軟判定ビット数を第2系統で使用する軟判定ビット数よりも少なくしてよい。また例えば、第1系統のダイバーシティ合成数が第2系統のダイバーシティ合成数よりも多い場合即ちノイズが少ない場合には、第1系統で使用する軟判定ビット数を第2系統で使用する軟判定ビット数よりも少なくしてよい。このように使用軟判ビット数算出部41は、第1系統及び第2系統の各々についてのTS出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数等に応じて、動的に軟判定ビット数を決定する。また使用軟判ビット数算出部41は更に、上記の受け取った情報を元にして、第1系統と第2系統とのメモリ占有比重を計算する。図6に示されるように、例えば、64QAMで硬判定のみの場合(即ち軟判定ビット数が1の場合)の1信号点のビット数は6ビットであり、16QAMで3ビット軟判定の場合の1信号点のビット数は10ビットである。第1系統については64QAMで硬判定のみとして6ビット使用し、第2系統については16QAMで3ビット軟判定として10ビット使用する場合、メモリ占有比重は6:10となる。
【0030】
使用ビット位置指示部42は、第1系統の軟判定ビット数、第2系統の軟判定ビット数、及び第1系統と第2系統とのメモリ占有比重を受け取る。使用ビット位置指示部42は、これらの受け取った情報に基づいて、第1系統で使用するビット位置を指示する信号及び第2系統で使用するビット位置を指示する信号を出力する。
【0031】
図8は、各系統で使用するビット位置の一例を示す図である。図8は、図3のメモリ31のメモリ空間を示し、縦方向がメモリ格納位置を示すアドレスであり、インターリーブ長に対応する。横方向が1ワード中のビット位置に対応し、1ワードが16ビットの構成となっている。この例では、メモリ31中の各ワードのビット1乃至ビット6の6ビットに第1系統の硬判定情報を格納し、ビット7乃至ビット10の4ビットに第1系統の軟判定情報を格納し、ビット11乃至ビット16の6ビットに第2系統の硬判定情報を格納している。使用ビット位置指示部42が出力する第1系統で使用するビット位置を指示する信号及び第2系統で使用するビット位置を指示する信号に応じて、メモリ31へのデータ書込み時にビットマスク操作することにより、図8に示すようなビット構成を実現できる。なお1ワードを16ビットとしておけば、1ワートにより、64QAMで4ビット軟判定の場合の一信号点の全データ(硬判定情報及び軟判定情報)を格納することができる。
【0032】
図9は、時間デインターリーブ部とメモリとの接続の一例を示す図である。図9に示すように、図3の時間デインターリーブ部22−1及び22−2は、メモリ31に対してアドレス信号とリード/ライト指示信号とを供給する。時間デインターリーブ部22−1及び22−2が、アドレスを指定して且つライト指示をアサートし、1ワードとして例えば16ビットのライトデータを書き込む。従って、書込み先のワードが1つの系統のデータで占有する設定となっている場合、64QAMで4ビット軟判定の場合の一信号点の全データ分のビット数を書き込むことができる。1ワードを2つの系統のデータで共有する場合には、16ビットより少ないビット数しか書き込むことができない。即ち、メモリ31は図7に示すメモリ制御部32により制御されており、時間デインターリーブ部22−1からの書込みデータについては、第1系統の格納ビット位置にしかデータが書き込まれないようにビットマスクされている。即ち例えば図8に示すように、ビット1乃至ビット10の10ビットにしか時間デインターリーブ部22−1からの書込みデータが書き込まれない。同様に、時間デインターリーブ部22−2からの書込みデータについては、第2系統の格納ビット位置にしかデータが書き込まれないようにビットマスクされている。即ち例えば図8に示すように、ビット11乃至ビット16の6ビットにしか時間デインターリーブ部22−2からの書込みデータが書き込まれない。
【0033】
時間デインターリーブ部22−1及び22−2が、アドレスを指定して且つリード指示をアサートすると、1ワードとして例えば16ビットのリードデータが読み出される。従って、1ワードが1つの系統のデータで占有する設定となっている場合、64QAMで4ビット軟判定の場合の一信号点の全データ分のビット数を読み出すことができる。1ワードを2つの系統のデータで共有する場合には、読み出した16ビットのうち所定のビットにしか有効なデータが格納されていない。時間デインターリーブ部22−1への読出しデータについては、第1系統の格納ビット位置にのみ有効な読出しデータが存在し、それ以外のビット位置には0が挿入されるようにビットマスクされている。また時間デインターリーブ部22−2への読出しデータについては、第2系統の格納ビット位置にのみ有効な読出しデータが存在し、それ以外のビット位置には0が挿入されるようにビットマスクされている。これらの0が挿入されたデータについては、後段のビタビ復号処理において使用されないビット位置となる。なおメモリ31は1ポートメモリでよく、時間デインターリーブ部22−1及び22−2が互いに異なるタイミングでメモリ31にアクセスすればよい。
【0034】
図10は、2TS出力構成と1TS出力構成との間の切り替え処理の一例を示すフローチャートである。図11は、64AQMの場合の2TS出力構成と1TS出力構成との間の切り替え処理の一例を示す模式図である。図10のステップS1で、第1系統(図中の系統1)の1TS出力構成で動作している。この際、例えば図11のビット構成50に示すように、1ワードの16ビットのうち、6ビットを第1系統の硬判定情報に割り当て、残りの10ビットを第1系統の軟判定情報に割り当てている。即ち第1系統の時間デインターリーブ部22−1による時間インターリーブ処理時のメモリ31への書込みは、図11のビット構成50に示すワードを用いた書込み処理となる。例えば、図6に示すように64QAMで4ビット軟判定の場合、全ビット数は16ビットであり、このデータを書き込むことができる。この場合、図3において時間デインターリーブ部22−1に後続するビタビ復号部24−1によるビタビ復号処理においては、4ビットの軟判定情報を用いて復号処理を行なうことになる。
【0035】
ステップS2で、2TS受信への切り替えが指示されたか否かを判定する。切り替えが指示されると、ステップS3で、第1系統のビタビ復号処理への入力を硬判定情報のみに変更する。即ち、ビタビ復号部24−1のビタビ復号処理において使用する情報を、硬判定情報のみとする。なお切り替え後に第1系統において硬判定情報だけでなく軟判定情報も使用する場合には、その部分もビタビ復号処理において使用する情報として設定してよい。次にステップS4で、第2系統(図中の系統2)の動作を開始するとともに、メモリ31の第1系統が使用する部分の一部(第2系統が占有することになる部分)を第2系統に明け渡す。例えば図11のビット構成51に示すように、1ワードの16ビットのうち、先頭の6ビットを第1系統の硬判定情報に割り当て、末尾の6ビットを第2系統の硬判定情報に割り当て、残りの4ビットを第1系統の軟判定情報に割り当てる。例えば、図6に示すように64QAMで3ビット軟判定の場合、総ビット数は14となるが、I軸及びQ軸の一方軸のみ3ビット軟判定をする設定とすれば、10(=6+(14−6)/2)ビットでの処理が可能である。従って、第1系統については64QAMで一方軸のみ3ビット軟判定とし合計10ビット使用し、第2系統については64QAMで硬判定のみとし合計6ビット使用する構成とすればよい。
【0036】
ステップS5で、2TS出力構成で動作する。この際、第1系統の時間デインターリーブ部22−1による時間インターリーブ処理時のメモリ31への書込みは、図11のビット構成51に示すワードを用いた10ビットの書込み処理となる。また時間デインターリーブ部22−1に後続するビタビ復号部24−1によるビタビ復号処理においては、I軸及びQ軸の一方軸のみ3ビット軟判定情報を用い、他方の軸は硬判定情報のみを用いる。第2系統の時間デインターリーブ部22−2による時間インターリーブ処理時のメモリ31への書込みは、図11のビット構成51に示すワードを用いた6ビットの書込み処理となる。また時間デインターリーブ部22−2に後続するビタビ復号部24−2によるビタビ復号処理においては硬判定情報のみを用いる。
【0037】
上記の切り替え処理では、図11のビット構成50に示す第1系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置の一部53とを、切り替え後のビット構成51に示す第1系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置としている。このように切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置(固定のメモリ位置)に格納されているので、切り替え前後での第1系統の処理をシームレスに継続することができる。具体的には、切り替え前にビタビ復号処理で用いるビット数を切り替え後の処理で使用するビット数に予め減少させおき、その後メモリアの切り替えを実行することで、シームレスな処理が可能となる。
【0038】
ステップS5で、2TS受信への切り替えが指示されたか否かを判定する。切り替えが指示されると、ステップS7で、第1系統に切り替えるか否かを判定する。第1系統に切り替える場合には、ステップS8で、第2系統の動作を停止するとともに、メモリ31の第2系統が占有する部分を第1系統に明け渡す。例えば図11のビット構成50に示すように、1ワードの16ビットのうち、6ビットを第1系統の硬判定情報に割り当て、残りの10ビットを第1系統の軟判定情報に割り当てる。ステップS9で、第1系統のデータがメモリ31に蓄積されたか否かを判定する。即ち、図11のビット構成50の軟判定情報54の部分のデータが蓄積されたか否かを判断する。それ以外の部分については、切り替え前から所望の情報が既に蓄積されている。ステップS9で第1系統のデータがメモリ31に蓄積されたと判定されると、ステップS10で、第1系統のビタビ復号処理への入力を、全軟判定情報を使用するように変更する。即ち、ビタビ復号部24−1のビタビ復号処理において、全軟判定情報を用いて最尤判定する。
【0039】
なお上記の切り替え処理において、ビット構成51に示す第1系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置とを、切り替え後のビット構成50に示す第1系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置の一部53としている。このように切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置(固定のメモリ位置)に格納されているので、切り替え前後での第1系統の処理をシームレスに継続することができる。またメモリ切り替え後にデータ54が蓄積されてから、ビタビ復号処理で用いるビット数を切り替え後の処理で使用するビット数に変更することで、その後のビタビ復号処理を切り替え後の構成に合わせることができる。
【0040】
またステップS7で第1系統に切り替えない(即ち第2系統に切り替える)と判定した場合には、ステップS11で、第1系統の動作を停止するとともに、メモリ31の第1系統が占有する部分を第2系統に明け渡す。例えば図11のビット構成52に示すように、1ワードの16ビットのうち、6ビットを第2系統の硬判定情報に割り当て、残りの10ビットを第2系統の軟判定情報に割り当てる。ステップS12で、第2系統のデータがメモリ31に蓄積されたか否かを判定する。第2系統のデータがメモリ31に蓄積されたと判定されると、ステップS13で、第2系統のビタビ復号処理への入力を、全軟判定情報を使用するように変更する。即ち、ビタビ復号部24−2のビタビ復号処理において、全軟判定情報を用いて最尤判定する。この場合の切り替え動作も、前述の場合と同様にシームレスに第2系統の処理を継続することができる。
【0041】
その後ステップS14で、第2系統の1TS出力構成で動作する。その後のステップS16及びS17の動作は、ステップS3及びS4の場合と同様である。
【0042】
図12は、16QAMの場合の2TS出力構成と1TS出力構成との間の切り替え処理の別の一例を示す模式図である。1TS出力構成では、例えば図12のビット構成60に示すように、1ワードの16ビットのうち、4ビットを第1系統の硬判定情報に割り当て、残りの10ビットのうち8ビットを第1系統の軟判定情報に割り当てる。例えば、図6に示すように16QAMで4ビット軟判定の場合、全ビット数は12ビットであり、このデータをメモリに書き込むことができる。2TS出力構成に切り替えると、ビット構成61に示すように、1ワードの16ビットのうち、先頭の4ビットを第1系統の硬判定情報に割り当て、末尾の4ビットを第2系統の硬判定情報に割り当てる。残りの8ビットのうち、半分の4ビットを第1系統の軟判定情報に割り当て、残りの半分の4ビットを第2系統の軟判定情報に割り当てる。例えば、図6に示すように16QAMで2ビット軟判定の場合の総ビット数は8(硬判定4ビット及び軟判定4ビット)となる。従って、第1系統及び第2系統の両方について、16QAMで2ビット軟判定とし、8ビットずつ合計16ビット使用する構成とすればよい。次に、2TS出力構成から、例えばビット構成62に示すような第2系統を使用する1TS出力構成に切り替える。ビット構成62では、1ワードの16ビットのうち、4ビットを第2系統の硬判定情報に割り当て、残りの10ビットのうち8ビットを第2系統の軟判定情報に割り当てる。例えば、全ビット数が12ビットである16QAMの4ビット軟判定の構成を用いればよい。図12に示す切り替えの場合も、切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置(固定のメモリ位置)に格納されているので、切り替え前後での処理をシームレスに継続することができる。
【0043】
図13は、2TS出力構成でメモリ比重を切り替える処理の流れを示すフローチャートである。ステップS1で、現在のメモリ比重で受信処理を行なっている。ステップS2でメモリ比重を切り替えるか否かを判定する。例えば、変調方式が切り替わった場合や、ダイバーシティ合成数が切り替わった場合、更には時間インターリーブ長が切り替わった場合等に、メモリ比重を切り替えると判断してよい。メモリ比重を切り替える場合、ステップS3で、メモリ比重が減る方の系統のビタビ復号処理の入力を切り替え後のメモリ比重に一致するビットのみにする。例えば、現在の第1系統のメモリ格納のビット構成が16QAMの軟判定ビット数4ビットに対応する構成であったとして、切り替え後には16QAMの軟判定ビット数2ビットに対応する構成に変化するとする。この場合、第1系統のビタビ復号処理で用いる軟判定ビット数を4ビットから2ビットに減少させる。
【0044】
ステップS4で、メモリ比重を切り替える。即ち、第1系統と第2系統とでメモリ31に格納するビット構成を変更する。例えば、第1系統のデータを12ビット格納し第2系統のデータを4ビット格納していた構成から、第1系統のデータを12ビット格納し第2系統のデータを4ビット格納する構成に切り替える。ステップS5で、メモリ比重が増える方の系統のデータがメモリに蓄積されたか否かを判断する。即ち、切り替えにより増えた分のデータがメモリに蓄積されたか否かを判定する。メモリに蓄積されたと判定された場合、ステップS6で、メモリ比重が増える方の系統のビタビ復号処理の入力を切り替え後のメモリ比重に一致するビットに設定する。例えば、切り替え前の第2系統のメモリ格納のビット構成が16QAMの軟判定ビット数1ビットに対応する構成であったとして、切り替え後には16QAMの軟判定ビット数2ビットに対応する構成に変化するとする。この場合、第2系統のビタビ復号処理で用いる軟判定ビット数を1ビットから2ビットに増加させる。
【0045】
上記の処理において、第1系統のデインターリーブ処理と第2系統のデインターリーブ処理とは、切り替え前後でシームレスに実行される。即ち、第1系統のデインターリーブ処理と第2系統のデインターリーブ処理とを実行したままの状態で、ビタビ復号処理の入力ビット数を変化させたり、メモリのビット構成を切り替えたりする。
【0046】
なお現在実施されている地上波デジタル放送において、時間インターリーブ長Iとしては、12セグメント部分ではI=2が使用されている。受信モード3において最大長である時間インターリーブ長I=4に比較して、I=2の場合には蓄積するデータ量が半分で済む。従って、前述のようにI=4で64QAMの4ビット軟判定の場合の1系統分のメモリ容量(15175680ビット)を有するメモリ31を用いた場合、I=2の場合には特に工夫をせずとも2TS分の容量をおさめることが可能である。
【0047】
時間インターリーブ長及びデータ変調方式に関する情報は、TMCC情報として与えられる。これらのTMCC情報が切り替わる際には、同じくTMCC情報である伝送パラメータ切り替え指標が、"1111"から順に1ずつカウントダウンしていき"0000"となり、更に"1111"に戻ったタイミングで切り替わるよう規定されている。この伝送パラメータ切り替え指標の伝送位置及び意味は、図4(a)及び(b)に示されている。図4(a)に更に示されているように、変調方式や時間インターリーブ長等については、カレント情報とネクスト情報とを指定するように規定されている。上記の伝送パラメータ切り替え指標がカウントダウンしている際には、ネクスト情報に次に使用するパラメータが指定されている。従って、このネクスト情報を参照して、例えばビタビ復号処理の入力ビット数を減少させる等の切り替え準備を行なうことができる。
【0048】
図14は、OFDM復調回路を用いた受信システムの構成の一例を示す図である。図14において、図1と同一の構成要素は同一の番号で参照し、その説明は省略する。図12に示す受信システムは、アンテナ10−1乃至10−4、チューナ11−1乃至11−4、OFDM復調回路112、デコーダ113−1及び113−2、CPU114、ディスプレイ115−1及び115−2、及びスピーカ116−1及び116−2を含む。チューナ11−1乃至11−4は、アンテナ10−1乃至10−4で受信した受信信号を受け取りIF信号を出力する。OFDM復調回路112は、図1に示す構成において、アンテナ10−1乃至10−4とチューナ11−1乃至11−4とを除いた残りの部分に相当する。OFDM復調回路112は、チューナ11−1乃至11−4からのIF信号を受け取り、OFDM復調後のデジタル信号をトランスポートストリームTSとして出力する。デコーダ113−1及び113−2は、OFDM復調回路112からのトランスポートストリームTSを受け取り、デコード処理を実行することにより映像信号及び音声信号を含む出力信号を生成する。CPU114は、OFDM復調回路112とデコーダ113−1及び113−2との動作を制御する。ディスプレイ115−1及び115−2は映像信号に基づいて映像を出力する。スピーカ116−1及び116−2は、音声信号に基づいて音声を出力する。2TS出力構成に対応して、デコーダ113−1及び113−2、ディスプレイ115−1及び115−2、及びスピーカ116−1及び116−2が2セット設けられている。
【0049】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。例えば上記の実施例の構成については、日本の地上波デジタル放送のISDB−T規格に基づいた説明をしたが、これに限定されるものではない。複数系統の受信信号処理系が設けられた構成において複数のインターリーブ処理がメモリを共有する構成であれば、上記説明した動的なメモリ格納ビット数の可変制御を適用することができる。
【0050】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【0051】
10−1〜10−4 アンテナ
11−1〜11−4 チューナ
12−1〜12−4 A/D変換部
13−1〜13−4 直交復調部
14−1〜14−4 FFT部
15−1〜15−4 伝送路等化部
16 ダイバーシティ合成部
17−1、17−2 誤り訂正部
【特許請求の範囲】
【請求項1】
復調処理及び軟判定後の第1の受信データに対してデインターリーブ処理を行なう第1のデインターリーブ部と、
前記第1の受信データとは別の復調処理及び軟判定後の第2の受信データに対してデインターリーブ処理を行なう第2のデインターリーブ部と、
前記第1及び第2のデインターリーブ部により共用され前記第1及び第2の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、
前記第1の受信データの前記硬判定情報、前記第1の受信データの前記軟判定情報、前記第2の受信データの前記硬判定情報、及び前記第2の受信データの前記軟判定情報の各々について前記メモリに格納するビット数を動的に変化させるメモリ制御部と
を含むことを特徴とする受信データ処理回路。
【請求項2】
前記メモリ制御部は、前記第1の受信データ及び第2の受信データの各々についてのTS出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも1つに応じて前記ビット数を動的に変化させることを特徴とする請求項1記載の受信データ処理回路。
【請求項3】
前記第1の受信データの前記硬判定情報及び前記第2の受信データの前記硬判定情報については、前記メモリに格納する場合の格納位置が固定であることを特徴とする請求項1又は2に記載の受信データ処理回路。
【請求項4】
前記メモリ制御部は、前記第1の受信データの前記硬判定情報、前記第1の受信データの前記軟判定情報、前記第2の受信データの前記硬判定情報、及び前記第2の受信データの前記軟判定情報を全て格納するに必要な容量よりも前記メモリの容量が小さい場合に、前記軟判定情報の前記ビット数を削減することを特徴とする請求項1乃至3の何れか一項記載の受信データ処理回路。
【請求項5】
前記第1のデインターリーブ部の出力に対してビタビ復号処理を実行する第1のビタビ復号部と、
前記第2のデインターリーブ部の出力に対してビタビ復号処理を実行する第2のビタビ復号部と
を更に含み、前記ビット数の変化に応じて前記第1及び第2のビタビ復号部で使用する軟判定ビット数を制御することを特徴とする請求項1記載の乃至4の何れか一項記載の受信データ処理回路。
【請求項6】
復調処理及び軟判定後の第1の受信データ及び第2の受信データをそれぞれ処理する第1及び第2のデインターリーブ部と、前記第1及び第2のデインターリーブ部により共用されるメモリと、前記第1及び第2のデインターリーブ部の出力をそれぞれ処理する第1及び第2のビタビ復号部とを含む受信データ処理回路において、
前記第1の受信データの硬判定情報及び軟判定情報並びに前記第2の受信データの硬判定情報及び軟判定情報の各々を必要ビット数分、硬判定情報と軟判定情報とを分離させた形で前記メモリ内の所定の位置に格納し、
前記第1及び第2のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記必要ビット数で実行し、
前記デインターリーブ処理を実行しながら前記第1及び第2のビタビ復号部の一方で使用する軟判定ビット数を減少させ、
前記軟判定ビット数を減少させた後に前記必要ビット数を変更し、
前記第1及び第2のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記変更後の必要ビット数で続行し、
前記続行しているデインターリーブ処理の途中で前記第1及び第2のビタビ復号部の他方で使用する軟判定ビット数を増大させる
各段階を含むことを特徴とする受信データ処理切り替え方法。
【請求項7】
前記必要ビット数を変更する段階は、前記第1及び第2の受信データの各々についてのTS出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも1つに応じて前記必要ビット数を動的に変化させることを特徴とする請求項6記載の受信データ処理切り替え方法。
【請求項8】
前記第1の受信データの前記硬判定情報及び前記第2の受信データの前記硬判定情報については、前記メモリに格納する場合の格納位置が固定であることを特徴とする請求項6又は7記載の受信データ処理切り替え方法。
【請求項1】
復調処理及び軟判定後の第1の受信データに対してデインターリーブ処理を行なう第1のデインターリーブ部と、
前記第1の受信データとは別の復調処理及び軟判定後の第2の受信データに対してデインターリーブ処理を行なう第2のデインターリーブ部と、
前記第1及び第2のデインターリーブ部により共用され前記第1及び第2の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、
前記第1の受信データの前記硬判定情報、前記第1の受信データの前記軟判定情報、前記第2の受信データの前記硬判定情報、及び前記第2の受信データの前記軟判定情報の各々について前記メモリに格納するビット数を動的に変化させるメモリ制御部と
を含むことを特徴とする受信データ処理回路。
【請求項2】
前記メモリ制御部は、前記第1の受信データ及び第2の受信データの各々についてのTS出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも1つに応じて前記ビット数を動的に変化させることを特徴とする請求項1記載の受信データ処理回路。
【請求項3】
前記第1の受信データの前記硬判定情報及び前記第2の受信データの前記硬判定情報については、前記メモリに格納する場合の格納位置が固定であることを特徴とする請求項1又は2に記載の受信データ処理回路。
【請求項4】
前記メモリ制御部は、前記第1の受信データの前記硬判定情報、前記第1の受信データの前記軟判定情報、前記第2の受信データの前記硬判定情報、及び前記第2の受信データの前記軟判定情報を全て格納するに必要な容量よりも前記メモリの容量が小さい場合に、前記軟判定情報の前記ビット数を削減することを特徴とする請求項1乃至3の何れか一項記載の受信データ処理回路。
【請求項5】
前記第1のデインターリーブ部の出力に対してビタビ復号処理を実行する第1のビタビ復号部と、
前記第2のデインターリーブ部の出力に対してビタビ復号処理を実行する第2のビタビ復号部と
を更に含み、前記ビット数の変化に応じて前記第1及び第2のビタビ復号部で使用する軟判定ビット数を制御することを特徴とする請求項1記載の乃至4の何れか一項記載の受信データ処理回路。
【請求項6】
復調処理及び軟判定後の第1の受信データ及び第2の受信データをそれぞれ処理する第1及び第2のデインターリーブ部と、前記第1及び第2のデインターリーブ部により共用されるメモリと、前記第1及び第2のデインターリーブ部の出力をそれぞれ処理する第1及び第2のビタビ復号部とを含む受信データ処理回路において、
前記第1の受信データの硬判定情報及び軟判定情報並びに前記第2の受信データの硬判定情報及び軟判定情報の各々を必要ビット数分、硬判定情報と軟判定情報とを分離させた形で前記メモリ内の所定の位置に格納し、
前記第1及び第2のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記必要ビット数で実行し、
前記デインターリーブ処理を実行しながら前記第1及び第2のビタビ復号部の一方で使用する軟判定ビット数を減少させ、
前記軟判定ビット数を減少させた後に前記必要ビット数を変更し、
前記第1及び第2のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記変更後の必要ビット数で続行し、
前記続行しているデインターリーブ処理の途中で前記第1及び第2のビタビ復号部の他方で使用する軟判定ビット数を増大させる
各段階を含むことを特徴とする受信データ処理切り替え方法。
【請求項7】
前記必要ビット数を変更する段階は、前記第1及び第2の受信データの各々についてのTS出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも1つに応じて前記必要ビット数を動的に変化させることを特徴とする請求項6記載の受信データ処理切り替え方法。
【請求項8】
前記第1の受信データの前記硬判定情報及び前記第2の受信データの前記硬判定情報については、前記メモリに格納する場合の格納位置が固定であることを特徴とする請求項6又は7記載の受信データ処理切り替え方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−15290(P2011−15290A)
【公開日】平成23年1月20日(2011.1.20)
【国際特許分類】
【出願番号】特願2009−159008(P2009−159008)
【出願日】平成21年7月3日(2009.7.3)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成23年1月20日(2011.1.20)
【国際特許分類】
【出願日】平成21年7月3日(2009.7.3)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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