受信装置、送信装置および通信方法
【課題】合成信号からクロック信号とデータ信号とを適正に分離可能とする。
【解決手段】受信部２ａは、クロック信号にデータ信号が重畳された信号を受信する。クロック識別部２ｂは、受信信号の電圧レベルが第１の閾値以上の場合に、クロック信号のハイレベルを検出し、第１の閾値よりも低い場合にクロック信号のロウレベルを検出することで、上記クロック信号を分離する。データ識別部２ｃは、受信信号の電圧レベルが、第１の閾値より高い第２の閾値以上の場合に上記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、第２の閾値よりも低い場合に中間信号のロウレベルを検出することで、上記中間信号を分離する。再同期部２ｄは、分離されたクロック信号に分離された中間信号を同期させて上記データ信号を復元し、復元したデータ信号を出力する。
【解決手段】受信部２ａは、クロック信号にデータ信号が重畳された信号を受信する。クロック識別部２ｂは、受信信号の電圧レベルが第１の閾値以上の場合に、クロック信号のハイレベルを検出し、第１の閾値よりも低い場合にクロック信号のロウレベルを検出することで、上記クロック信号を分離する。データ識別部２ｃは、受信信号の電圧レベルが、第１の閾値より高い第２の閾値以上の場合に上記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、第２の閾値よりも低い場合に中間信号のロウレベルを検出することで、上記中間信号を分離する。再同期部２ｄは、分離されたクロック信号に分離された中間信号を同期させて上記データ信号を復元し、復元したデータ信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信装置、送信装置および通信方法に関し、特に、デジタルデータの送受信を行う受信装置、送信装置および通信方法に関する。
【背景技術】
【０００２】
従来、送信装置と受信装置との間で、信号の送受信タイミングを同期してデータ通信を行う同期伝送が行われている。同期伝送では、例えば、通信網上に設置された基準局が、一定の周期を報知するクロック信号を送信し、送信装置と受信装置とが受信したクロック信号に同期してデータ信号の送受信を行う。また、例えば、送信装置が生成するクロック信号をデータ信号と共に送信し、受信装置が受信したクロック信号に同期してデータ信号を取得する方法もある。このため、同期伝送では、クロック信号を送信するクロックラインとデータ信号を送信するデータラインとが独立した伝送路として必要となる。
【０００３】
ところで、近年、電子デバイスの小型・軽量化が促進されている。これに伴って、電子デバイスでデータ通信に用いる送信装置および受信装置に関しても更なる小型・軽量化が求められている。
【０００４】
この要求に対し、送信装置および受信装置の規模を縮小するため、クロック信号とデータ信号とを合成して送受信することで、クロックラインとデータラインとを一本化する方法が用いられている。このような方法として、送信装置がクロック信号とデータ信号とを合成した合成信号を送信し、受信装置が合成信号の電圧レベル変化に基づき自装置の動作クロックを同期させ、同期後の動作クロックに合成信号を同期させてデータ信号を検出する方法が知られている（例えば、特許文献１参照）。
【特許文献１】特表２００３−５０１９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１に記載の方法では、受信装置側で合成信号に自装置の動作クロックを同期させる必要があり、受信信号からのデータ信号の分離を行う回路を設置するために装置内に設置する他の回路の設計も考慮しなければならない。すなわち、他の回路に既成の回路を用いたいという場合には、汎用性が低く適していない。既成の回路との親和性の観点からは、例えば、合成信号からクロック信号とデータ信号とを分離して既成の回路に入力可能であることが望ましい。
【０００６】
本件はこのような点に鑑みてなされたものであり、合成信号からクロック信号とデータ信号とを適正に分離可能な受信装置、送信装置および通信方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、クロック信号にデータ信号が重畳された信号を受信する受信装置が提供される。この受信装置は、クロック識別部、データ識別部および再同期部を有する。クロック識別部は、受信信号の電圧レベルが、第１の閾値以上の場合にクロック信号のハイレベルを検出し、第１の閾値よりも低い場合にクロック信号のロウレベルを検出して、クロック信号を分離する。データ識別部は、受信信号の電圧レベルが、第１の閾値より高い第２の閾値以上の場合にデータ信号の信号レベルに対応する中間信号のハイレベルを検出し、第２の閾値よりも低い場合に中間信号のロウレベルを検出して、上記中間信号を分離する。再同期部は、クロック識別部が分離したクロック信号にデータ識別部が分離した中間信号を同期させて、データ信号を出力する。
【０００８】
このような受信装置によれば、クロック識別部により、受信信号の電圧レベルが、第１の閾値以上の場合にクロック信号のハイレベルが検出され、第１の閾値よりも低い場合にクロック信号のロウレベルが検出されて、クロック信号が分離される。また、データ識別部により、第１の閾値より高い第２の閾値以上の場合にデータ信号の信号レベルに対応する中間信号のハイレベルが検出され、第２の閾値よりも低い場合に中間信号のロウレベルが検出されて、中間信号が分離される。更に、再同期部により、クロック識別部が分離したクロック信号にデータ識別部が分離した中間信号が同期されて、データ信号が出力される。
【０００９】
また、上記課題を解決するためにデジタルデータの送信を行う送信装置が提供される。この送信装置は、信号入力部および重畳部を有する。信号入力部は、クロック信号とデータ信号との入力を受ける。重畳部は、クロック信号がロウレベルの場合に第１の電圧レベルの信号を出力し、クロック信号がハイレベル、かつ、データ信号がロウレベルの場合に第１の電圧レベルよりも高い第２の電圧レベルの信号を出力し、クロック信号がハイレベル、かつ、データ信号がハイレベルの場合に第２の電圧レベルよりも高い第３の電圧レベルの信号を出力する。
【００１０】
このような送信装置によれば、信号入力部により、クロック信号とデータ信号との入力が受け付けられる。そして、重畳部により、クロック信号がロウレベルの場合に第１の電圧レベルの信号が出力され、クロック信号がハイレベル、かつ、データ信号がロウレベルの場合に第１の電圧レベルよりも高い第２の電圧レベルの信号が出力され、クロック信号がハイレベル、かつ、データ信号がハイレベルの場合に第２の電圧レベルよりも高い第３の電圧レベルの信号が出力される。
【００１１】
また、上記課題を解決するために、上記受信装置および送信装置と同様の処理を行う通信方法が提供される。
【発明の効果】
【００１２】
上記受信装置、送信装置および通信方法によれば、合成信号からクロック信号とデータ信号とを適正に分離可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本実施の形態を図面を参照して詳細に説明する。まず、本実施の形態の概要について説明し、その後、本実施の形態の具体的な内容を説明する。
図１は、本実施の形態の概要を示す図である。図１に示す通信システムは、クロック信号とデータ信号とを重畳して送受信することで、クロックラインとデータラインとを一本化する通信システムである。以下の説明では、信号のハイレベルをＨｉｇｈレベル、信号のロウレベルをＬｏｗレベルと表記する。
【００１４】
この通信システムは、送信装置１および受信装置２を有する。
送信装置１は、クロック信号とデータ信号とを重畳して受信装置２に送信する。送信装置１は、重畳部１ａおよび送信部１ｂを有する。
【００１５】
重畳部１ａは、受信装置２に送信するクロック信号とデータ信号との重畳を以下のように行う。重畳部１ａは、クロック信号がＬｏｗレベルの場合に第１の電圧レベルの信号を送信部１ｂに出力する。また、重畳部１ａは、クロック信号がＨｉｇｈレベル、かつ、データ信号がＬｏｗレベルの場合に第１の電圧レベルよりも高い第２の電圧レベルの信号を送信部１ｂに出力する。また、重畳部１ａは、クロック信号がＨｉｇｈレベル、かつ、データ信号がＨｉｇｈレベルの場合に第２の電圧レベルよりも高い第３の電圧レベルの信号を送信部１ｂに出力する。
【００１６】
送信部１ｂは、重畳部１ａが出力した信号を受信装置２に送信する。
受信装置２は、送信装置１から受信した信号をクロック信号とデータ信号に対応する中間信号とに分離して再同期し、データ信号を復元する。受信装置２は、受信部２ａ、クロック識別部２ｂ、データ識別部２ｃおよび再同期部２ｄを有する。
【００１７】
受信部２ａは、送信装置１からの信号を受信する。
クロック識別部２ｂは、受信した信号の電圧レベルが、第１の電圧レベルよりも高く第２の電圧レベル以下の第１の閾値以上の場合にクロック信号のＨｉｇｈレベルを検出し、第１の閾値よりも低い場合にクロック信号のＬｏｗレベルを検出する。そして、クロック識別部２ｂは、検出したクロック信号を再同期部２ｄに出力する。
【００１８】
データ識別部２ｃは、受信した信号の電圧レベルが、第２の電圧レベルよりも高く第３の電圧レベル以下の第２の閾値以上の場合にデータ信号に対応する中間信号のＨｉｇｈレベルを検出し、第２の閾値よりも低い場合に上記中間信号のＬｏｗレベルを検出する。そして、データ識別部２ｃは、検出した中間信号を再同期部２ｄに出力する。
【００１９】
再同期部２ｄは、クロック識別部２ｂが出力したクロック信号にデータ識別部２ｃが出力した中間信号を同期させて、データ信号を出力する。
このような通信システムによれば、送信装置１により、クロック信号とデータ信号とが重畳された信号が生成され、この信号が受信装置２に送信される。そして、受信装置２により、上記信号が受信され、信号レベルに対する所定の閾値に基づいてクロック信号と中間信号とに分離される。更に、受信装置２により、分離されたクロック信号に中間信号が同期されてデータ信号が出力される。
【００２０】
これにより、クロック信号にデータ信号を重畳した信号から、クロック信号とデータ信号とを適正に分離することができるため、既存の回路に対して容易に分離後の信号を流用することができる。すなわち、他回路への影響を抑止した汎用性の高い通信装置を提供することができる。
【００２１】
［第１の実施の形態］
以下、第１の実施の形態を図面を参照して詳細に説明する。
図２は、第１の実施の形態の通信装置の構成を示す図である。図２に示す通信装置１００は、他の通信装置２００との間でデジタルデータを送受信する。通信装置１００は、制御回路１１０、３進化回路１２０、送信回路１３０、受信回路１４０および２進化回路１５０を有する。
【００２２】
制御回路１１０は、通信装置１００の内部または外部から、送信すべきデジタルデータに対応するデータ信号と、これに同期するクロック信号の入力を受け付ける。なお、送信用のデジタルデータは、通信装置１００の内部または外部の装置や回路で発生され、制御回路１１０に入力されるものである。また、制御回路１１０自体が制御用のデータを出力する場合もある。そして、制御回路１１０は、データ信号をクロック信号に同期させ、クロック信号とデータ信号とを３進化回路１２０に出力する。
【００２３】
また、制御回路１１０は、２進化回路１５０から、通信装置２００から送信されたクロック信号とデータ信号とを受け付ける。そして、制御回路１１０は、外部の装置や回路に対して、受け付けたクロック信号とデータ信号とを出力する。
【００２４】
３進化回路１２０は、制御回路１１０から取得したクロック信号とデータ信号とを重畳して、３通りの電圧レベルを有する合成信号を生成する。３進化回路１２０による、クロック信号とデータ信号との重畳に関しては、図３で詳細に説明する。３進化回路１２０は、生成した信号を送信回路１３０に出力する。
【００２５】
送信回路１３０は、３進化回路１２０から出力された合成信号を通信装置２００に送信する。
受信回路１４０は、通信装置２００から３通りの電圧レベルを有する合成信号を受信する。この合成信号は、通信装置２００において、上記の３進化回路１２０と同様の機能によって生成された信号である。受信回路１４０は、受信した合成信号を２進化回路１５０に出力する。
【００２６】
２進化回路１５０は、受信回路１４０から取得した合成信号をクロック信号とデータ信号とに分離する。このとき、２進化回路１５０は、分離したクロック信号に対して適切な遅延を与えた遅延クロック信号を生成する。遅延クロック信号は、データ信号に対するタイミングが最適となるように生成される。そして、２進化回路１５０は、遅延クロック信号を用いてデータ信号を復元し、制御回路１１０に出力する。
【００２７】
なお、通信装置２００に関しても通信装置１００と同様の構成である。
図３は、第１の実施の形態の送信装置の３進化回路の入出力を示す図である。３進化回路１２０には、制御回路１１０からデジタルデータに対応付けられたデータ信号ＤＡＴＡ＿ＩＮおよびクロック信号ＣＬＫ＿ＩＮが入力される。そして、データ信号ＤＡＴＡ＿ＩＮとクロック信号ＣＬＫ＿ＩＮとが重畳されて合成信号ＯＵＴが出力される。
【００２８】
図４は、３進化回路によって生成される合成信号を示す図である。３進化回路１２０は、以下のように合成信号ＯＵＴを生成する。（１）クロック信号ＣＬＫ＿ＩＮがＬｏｗレベルの場合、電圧レベルＶSSの合成信号ＯＵＴを出力する。（２）クロック信号ＣＬＫ＿ＩＮがＨｉｇｈレベル、かつ、データ信号ＤＡＴＡ＿ＩＮがＬｏｗレベルの場合、電圧レベルＶDD1の合成信号ＯＵＴを出力する。（３）クロック信号ＣＬＫ＿ＩＮがＨｉｇｈレベル、かつ、データ信号ＤＡＴＡ＿ＩＮがＨｉｇｈレベルの場合、電圧レベルＶDD2の合成信号ＯＵＴを出力する。
【００２９】
図５は、３進化回路の構成の具体例を示す図である。３進化回路１２０は、比較器１２１，１２２を有する。比較器１２１は、制御回路１１０からデータ信号ＤＡＴＡ＿ＩＮを受信する。比較器１２１には、ＶDD1およびＶDD2（ＶDD1＜ＶDD2）の２つの電圧レベルが印加される。比較器１２１は、データ信号ＤＡＴＡ＿ＩＮがＨｉｇｈレベルである場合、電圧レベルＶDD2の信号を出力する。また、比較器１２１は、データ信号ＤＡＴＡ＿ＩＮがＬｏｗレベルである場合、電圧レベルＶDD1の信号を出力する。
【００３０】
比較器１２２は、制御回路１１０からクロック信号ＣＬＫ＿ＩＮを受信する。比較器１２２には、ＶSS（ＶSS＜ＶDD1）および比較器１２１で選択された電圧レベル（ＶDD1またはＶDD2）の２つの電圧レベルが印加される。比較器１２２は、クロック信号ＣＬＫ＿ＩＮがＨｉｇｈレベルである場合、比較器１２１で選択された電圧レベル（ＶDD1またはＶDD2）の合成信号ＯＵＴを出力する。比較器１２２は、クロック信号ＣＬＫ＿ＩＮがＬｏｗレベルである場合、電圧レベルＶSSの合成信号ＯＵＴを出力する。
【００３１】
上記の３進化回路１２０により生成された合成信号は、送信回路１３０を介して通信装置２００に送信される。また、通信装置２００から同様にして送信された合成信号を受信回路１４０が受信する。受信回路１４０は、受信した合成信号を２進化回路１５０に出力する。
【００３２】
次に、上記の合成信号をクロック信号とデータ信号に分離する２進化回路１５０の構成について説明する。
図６は、第１の実施の形態における２進化回路の構成を示すブロック図である。２進化回路１５０は、ディスクリミネータ１５１，１５２、遅延回路１５３＿１，１５３＿２，・・・，１５３＿ｋ、フリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋ、選択信号生成回路１５５、セレクタ１５６および再同期用フリップフロップ回路１５７を有する。なお、遅延回路１５３＿１，１５３＿２，・・・，１５３＿ｋは、ｋ個の遅延回路が多段に接続される。また、フリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋは、（ｋ＋１）個のフリップフロップ回路が遅延回路の下位に接続される。ただし、フリップフロップ回路１５４＿０は、ディスクリミネータ１５１，１５２から、直接、信号が入力される。
【００３３】
ディスクリミネータ１５１は、受信回路１４０から入力された合成信号ＩＮに対して、クロック信号のＨｉｇｈレベルおよびＬｏｗレベルを識別してクロック信号ＣＬＫを分離し、遅延回路１５３＿１、フリップフロップ回路１５４＿０およびセレクタ１５６に出力する。ディスクリミネータ１５１には、図４における電圧レベルＶSSよりも大きく、電圧レベルＶDD1以下である閾値Ｖth1が印加される。ディスクリミネータ１５１は、この閾値Ｖth1に基づいて合成信号ＩＮを波高弁別することで、クロック信号ＣＬＫを分離する。
【００３４】
ディスクリミネータ１５２は、受信回路１４０から取得した合成信号ＩＮに対して、データ信号に対応する中間信号のＨｉｇｈレベルおよびＬｏｗレベルを識別して中間信号ＤＡＴＡを分離し、フリップフロップ回路１５４＿０および再同期用フリップフロップ回路１５７に出力する。ここで、中間信号とは、入力された合成信号ＩＮから図４におけるデータ信号ＤＡＴＡ＿ＩＮを復元する前段階の信号である。ディスクリミネータ１５２には、図４における電圧レベルＶDD1よりも大きく、電圧レベルＶDD2以下である閾値Ｖth2が印加される。ディスクリミネータ１５２は、この閾値Ｖth2に基づいて合成信号を波高弁別することで、中間信号ＤＡＴＡを分離する。
【００３５】
遅延回路１５３＿１〜１５３＿ｋは、直列に接続されており、それぞれ入力信号を所定の遅延量だけ遅延させる。各遅延回路は、入力信号を、ディスクリミネータ１５１により分離されるクロック信号ＣＬＫの周期より短い遅延時間だけ遅延させる。また、各遅延回路における遅延量は同一であってもよい。
【００３６】
遅延回路１５３＿１は、ディスクリミネータ１５１から取得したクロック信号に遅延を与えて第１の遅延クロック信号を生成し、フリップフロップ回路１５４＿１、後段の遅延回路１５３＿２およびセレクタ１５６に出力する。
【００３７】
遅延回路１５３＿ｓ（１＜ｓ＜ｋ）は、１段前の遅延回路１５３＿（ｓ−１）から取得したクロック信号に遅延を与え、第ｓ番目の遅延クロック信号を生成する。遅延回路１５３＿ｓは、フリップフロップ回路１５４＿ｓ、後段の遅延回路１５３＿（ｓ＋１）およびセレクタ１５６に生成した遅延クロック信号を出力する。なお、遅延回路１５３＿ｋは、１段前の遅延回路１５３＿（ｋ−１）から入力された遅延クロック信号に更に遅延を与え、フリップフロップ回路１５４＿ｋおよびセレクタ１５６へ遅延クロック信号を出力する。
【００３８】
フリップフロップ回路１５４＿０は、ディスクリミネータ１５１からのクロック信号ＣＬＫに同期して、ディスクリミネータ１５２からの中間信号ＤＡＴＡの値を検出する。フリップフロップ回路１５４＿０は、クロック信号ＣＬＫの立上り時点の中間信号の値を保持し、選択信号生成回路１５５に出力する。
【００３９】
フリップフロップ回路１５４＿ｓは、遅延回路１５３＿ｓからの第ｓの遅延クロック信号に同期して、ディスクリミネータ１５２からの中間信号ＤＡＴＡの値を検出する。フリップフロップ回路１５４＿ｓは、遅延クロック信号の立上り時点の中間信号ＤＡＴＡの値を保持し、選択信号生成回路１５５に出力する。また、フリップフロップ回路１５４＿ｋは、遅延回路１５３＿ｋからの第ｋの遅延クロック信号に同期して、ディスクリミネータ１５２からの中間信号ＤＡＴＡの値を検出する。フリップフロップ回路１５４＿ｋは、遅延クロック信号の立上り時点の中間信号ＤＡＴＡの値を保持し、選択信号生成回路１５５に出力する。
【００４０】
選択信号生成回路１５５は、フリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋからの出力信号の入力を受けて、これらの入力に基づいて、中間信号ＤＡＴＡに対して適切な遅延時間を与えられた遅延クロック信号を選択する。選択信号生成回路１５５は、フリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋの出力に対応付けられた０，１，・・・，ｋ番目の入力のうち、最初にＨｉｇｈレベルとなったｍ番目の入力を特定する。そして、選択信号生成回路１５５は、ｍ番目以降の入力で最初に中間信号ＤＡＴＡのＬｏｗレベルを検出したｎ番目の入力を特定する。更に、選択信号生成回路１５５は、ｍ番目から（ｎ−１）番目の入力のうちの何れか１つを選択し、選択した番号に対応付けられた選択信号をセレクタ１５６に出力する。
【００４１】
セレクタ１５６は、選択信号生成回路１５５から選択信号を受け付けると、選択信号に対応する番号の遅延回路からの遅延クロック信号を再同期用フリップフロップ回路１５７および制御回路１１０に出力する。なお、ディスクリミネータ１５１がセレクタ１５６に出力するクロック信号を便宜上“第０の遅延クロック信号”とする。
【００４２】
再同期用フリップフロップ回路１５７は、セレクタ１５６からの遅延クロック信号に同期して、ディスクリミネータ１５２からの中間信号ＤＡＴＡからデータ信号ＤＡＴＡ＿ＯＵＴを復元して制御回路１１０に出力する。
【００４３】
次に、ディスクリミネータ１５１，１５２で生じるクロック信号ＣＬＫおよび中間信号ＤＡＴＡに生じるタイミングずれについて説明する。
図７は、クロック信号および中間信号のタイミングずれを示す模式図である。合成信号ＩＮの信号レベルが、ディスクリミネータ１５１により、閾値Ｖth1以上と判定されると、クロック信号ＣＬＫのＨｉｇｈレベルと識別される。また、合成信号ＩＮの信号レベルが、ディスクリミネータ１５１により、閾値Ｖth1よりも低いと判定されると、クロック信号ＣＬＫのＬｏｗレベルと識別される。このような判定により、クロック信号ＣＬＫが分離される。
【００４４】
また、合成信号ＩＮの信号レベルが、ディスクリミネータ１５２により、閾値Ｖth2以上と判定されると、中間信号ＤＡＴＡのＨｉｇｈレベルと識別される。また、合成信号ＩＮの信号レベルが、ディスクリミネータ１５２により、閾値Ｖth2よりも低いと判定されると、中間信号ＤＡＴＡのＬｏｗレベルと識別される。このような判定により、中間信号ＤＡＴＡが分離される。
【００４５】
ここで、一般に、信号には伝送路の負荷容量のために、なまりが生じる。ディスクリミネータ１５１，１５２に入力される合成信号ＩＮに関しても、パルスの立上りや立下りが遅れることで、分離後のクロック信号ＣＬＫと中間信号ＤＡＴＡとの間にタイミングずれが生じる可能性がある。
【００４６】
すなわち、図７に示すように、合成信号ＩＮの立上りが傾斜している場合には、クロック信号ＣＬＫのＨｉｇｈレベルが検出されるタイミングＴ１より、中間信号ＤＡＴＡのＨｉｇｈレベルが検出されるタイミングＴ２は遅延する。同様に、合成信号ＩＮの立下りが傾斜している場合には中間信号ＤＡＴＡのＬｏｗレベルが検出されるタイミングＴ３より、クロック信号ＣＬＫのＬｏｗレベルが検出されるタイミングＴ４は遅延する。
【００４７】
このような場合、分離後のクロック信号ＣＬＫに中間信号ＤＡＴＡを同期させても、正しくデータ信号を復元することができない可能性がある。
これに対して、本実施の形態の２進化回路１５０は、上記に示した遅延クロック生成用の回路を有している。遅延クロック生成用の回路で生成した遅延クロック信号に、閾値判定により得られた中間信号を同期させることで、このような信号のなまりによるデータの不正検出を防止することができる。以下では、更に詳細に遅延クロック信号の特定方法を説明する。
【００４８】
図８は、合成信号をクロック信号と中間信号に分離したときの波形の例を示すタイミングチャートである。図中のタイミングＴ１１における合成信号ＩＮに、Ｈｉｇｈレベルのデータ信号が重畳されているものとする。このとき、中間信号ＤＡＴＡは、信号なまりの影響により、分離されたクロック信号ＣＬＫのパルス幅に比べて狭いパルス幅で分離される。
【００４９】
図９は、第１の遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路１５４＿１には、遅延回路１５３＿１からの第１の遅延クロック信号ＣＬＫ１およびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。ここで、各遅延回路における遅延量をｄとすると、遅延クロック信号ＣＬＫ１は、クロック信号ＣＬＫに対して時間ｄだけ遅延される。フリップフロップ回路１５４＿１は、遅延クロック信号ＣＬＫ１の立上り時に中間信号がＬｏｗレベルであるため、その出力（ＦＦ１＿ＯＵＴ）は、Ｌｏｗレベルとなる。
【００５０】
図１０は、第ｍの遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路１５４＿ｍには、遅延回路１５３＿ｍからの第ｍの遅延クロック信号ＣＬＫｍおよびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。遅延クロック信号ＣＬＫｍは、ＣＬＫに対して時間（ｍ×ｄ）だけ遅延される。フリップフロップ回路１５４＿ｍは、第ｍの遅延クロック信号の立上り時に中間信号ＤＡＴＡがＨｉｇｈレベルであるため、その出力（ＦＦｍ＿ＯＵＴ）は、Ｈｉｇｈレベルとなる。ここで、フリップフロップ回路１５４＿１〜１５４＿（ｍ−１）の出力は全てＬｏｗレベルであり、フリップフロップ回路１５４＿ｍの出力が初めてＨｉｇｈレベルになったものとする。
【００５１】
図１１は、第ｎの遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路１５４＿ｎは、遅延回路１５３＿ｎからの第ｎの遅延クロック信号ＣＬＫｎおよびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。フリップフロップ回路１５４＿ｎは、遅延クロック信号ＣＬＫｎの立上り時に中間信号ＤＡＴＡがＬｏｗレベルであるため、その出力（ＦＦｎ＿ＯＵＴ）は、Ｌｏｗレベルとなる。ここで、フリップフロップ回路１５４＿ｍ〜１５４＿（ｎ−１）の出力は全てＨｉｇｈレベルであり、１５４ｎの出力が初めてＬｏｗレベルになったものとする。
【００５２】
このような場合、選択信号生成回路１５５は、フリップフロップ回路１５４＿ｍ，１５４＿（ｍ＋１），・・・，１５４＿（ｎ−１）の何れかに供給された遅延クロック信号ＣＬＫｍ，ＣＬＫ（ｍ＋１），・・・，ＣＬＫ（ｎ−１）を選択するように、セレクタ１５６に要求する。選択信号生成回路１５５は、例えば、ＣＬＫ（ｍ＋ｎ−１）／２の遅延クロック信号を選択するようセレクタ１５６に選択信号を出力する。ただし、上記の演算結果に少数が含まれる場合には、少数点以下を切り捨て、または、切り上げるものとする。
【００５３】
セレクタ１５６は、選択信号に対応する遅延クロック信号を出力する。なお、この出力が、最終的な出力クロック信号ＣＬＫ＿ＯＵＴとなる。再同期用フリップフロップ回路１５７は、この遅延クロック信号に中間信号を再同期してデータ信号を復元し、復元したデータ信号ＤＡＴＡ＿ＯＵＴを制御回路１１０に出力する。
【００５４】
図１２は、２進化回路の出力信号を示す図である。図１２では、選択信号生成回路１５５が、第（ｍ＋ｎ−１）／２の遅延クロック信号を選択する場合を示している。この場合、入力された中間信号ＤＡＴＡのパルス幅のほぼ中央のタイミングにクロック信号ＣＬＫ＿ＯＵＴの立上りタイミングがくるようにすることができ、中間信号ＤＡＴＡを確実に同期させてデータ信号ＤＡＴＡ＿ＯＵＴを得ることができる。
【００５５】
このように、２進化回路１５０では、クロック信号を適切に遅延した遅延クロック信号に中間信号を同期させるようにすることで、信号なまりの影響を解消し、正しくデータ信号の復元を行うことができる。２進化回路１５０は、例えば、通信の開始時に遅延クロック信号生成用のＨｉｇｈレベルをもつデータ信号を含む合成信号を通信装置２００から受信し、クロック信号に与える適切な遅延時間を予め取得しておくようにする。そして、本番通信では、クロック信号を予め取得した遅延時間分だけ遅延させた遅延クロック信号を用いて、データ信号を復元するようにする。
【００５６】
これにより、複数電圧レベルに重畳されたクロック信号とデータ信号とが合成された合成信号を信号なまりの影響を解消して、データ信号を確実に分離・復元することができる。そして、通信装置１００と接続される他の装置・回路に対するクロック信号およびデータ信号の流用が容易となり、通信装置１００の実装の際の負荷を軽減することができる。
【００５７】
なお、上記に説明した例では、遅延回路１５３＿１，１５３＿２，・・・，１５３＿ｋは直列に接続されたものとしたが、このような構成に限らない。例えば、まず、遅延時間の異なる複数の遅延回路を並列に接続して、それぞれによってディスクリミネータ１５１からのクロック信号を遅延させて上記の遅延クロック信号を生成する。そして、上記のフリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋおよび選択信号生成回路１５５の機能によってこの中から最適な遅延時間をもつ遅延回路を選択する。そして、その遅延回路が出力する遅延クロック信号を再同期用に用いるようにしてもよい。
【００５８】
［第２の実施の形態］
次に、第２の実施の形態を図面を参照して詳細に説明する。前述の第１の実施の形態との相違点を中心に説明し、同様の事項については説明を省略する。
【００５９】
第２の実施の形態に係る通信システムは、図２に示した第１の実施の形態に係る通信システムと同様のシステム構成によって実現できる。また、第２の実施の形態に係る通信装置は、図２に示した通信装置１００と同様のモジュール構成によって実現できる。また、デジタルデータの送信におけるクロック信号とデータ信号との重畳方法に関しても図３〜５に示した方法と同様の方法によって実現できる。ただし、第２の実施の形態では、クロック信号とデータ信号とを重畳した信号を分離する際に、複数データパルスの検出数に基づいて遅延クロック信号を決定する点が異なる。このため、第１の実施の形態における図６の２進化回路１５０の構成が異なる。以下、第１の実施の形態で用いた符号と同様の符号を用いて第２の実施の形態を説明する。
【００６０】
図１３は、第２の実施の形態の２進化回路の構成を示すブロック図である。２進化回路１５０ａは、ディスクリミネータ１５１，１５２、デジタル遅延回路１５３ａ、Ｈレベル数判定回路１５６ａ、Ｈレベル数選択レジスタ１５６ｂ、フリップフロップ回路１５８，１５８ａおよび高速クロック供給部１５９を有する。
【００６１】
ここで、ディスクリミネータ１５１，１５２に関しては、図６において同一の符号を付して説明した回路と同一であるため、説明を省略する。
デジタル遅延回路１５３ａは、入力信号に与える遅延量を入力クロックの周期を単位として可変にできる可変遅延回路である。デジタル遅延回路１５３ａは、高速クロック供給部１５９から供給される高速クロックの周期単位で、合成信号から分離したクロック信号に遅延を与えて遅延クロック信号を生成する。デジタル遅延回路１５３ａは、生成した遅延クロック信号をＨレベル数判定回路１５６ａに出力する。また、デジタル遅延回路１５３ａは、Ｈレベル数判定回路１５６ａからの制御信号に応じて遅延クロック信号に対する遅延量を順次加算し、加算のたびに遅延量を所定の期間だけ固定する。ここで、高速クロックは、クロック信号の周波数よりも高い周波数をもつクロック信号である。
【００６２】
Ｈレベル数判定回路１５６ａは、デジタル遅延回路１５３ａからの遅延クロック信号と合成信号から分離した中間信号を受け付ける。Ｈレベル数判定回路１５６ａは、遅延クロック信号に中間信号を同期させて、中間信号に含まれるＨｉｇｈレベルパルスの数（遅延クロック信号の周期単位の数）を判定する。例えば、Ｈレベル数判定回路１５６ａは、遅延クロック信号に同期させた中間信号の出力を、遅延クロック信号の入力のたびに検出して、Ｈｉｇｈレベルの時にカウントアップする。そして、デジタル遅延回路１５３ａの遅延量が固定された期間におけるカウント値がＨレベル数選択レジスタ１５６ｂに設定された値に達したとき、データ信号が正確に同期されたと判定する。
【００６３】
このとき、Ｈレベル数判定回路１５６ａは、上記のカウント値がＨレベル数選択レジスタ１５６ｂに設定された値に達しない場合、デジタル遅延回路１５３ａに制御信号を出力し、遅延クロック信号への遅延量を加算させる。そして、Ｈレベル数判定回路１５６ａは、カウント値を０にリセットして、再度Ｈｉｇｈレベルのカウントを開始する。
【００６４】
そして、Ｈレベル数判定回路１５６ａは、判定したＨｉｇｈレベルパルスの数が、Ｈレベル数選択レジスタ１５６ｂに設定された数と等しくなる遅延クロック信号を検出する。更に、Ｈレベル数判定回路１５６ａは、デジタル遅延回路１５３ａが検出した遅延クロック信号を出力し続けるようデジタル遅延回路１５３ａに制御信号を出力する。
【００６５】
Ｈレベル数選択レジスタ１５６ｂは、適正な遅延量を判定するためのＨｉｇｈレベルパルスの数が予め設定され、その値を記憶する。
フリップフロップ回路１５８は、ディスクリミネータ１５１から出力されるクロック信号を高速クロック供給部１５９から供給される高速クロック信号に同期させる。そして、フリップフロップ回路１５８は、同期後のクロック信号をデジタル遅延回路１５３ａに出力する。
【００６６】
フリップフロップ回路１５８ａは、ディスクリミネータ１５２から出力されるクロック信号を高速クロック供給部１５９から供給される高速クロック信号に同期させる。そして、フリップフロップ回路１５８ａは、同期後のデータ信号をＨレベル数判定回路１５６ａに出力する。
【００６７】
高速クロック供給部１５９は、デジタル遅延回路１５３ａ、フリップフロップ回路１５８，１５８ａに高速クロック信号を供給する。高速クロック信号は、例えば、合成信号に含まれるクロック信号の数十倍の周波数とする。
【００６８】
このような構成により、クロック信号とデータ信号とを適正に分離可能な回路を提供することができる。このとき、２進化回路１５０ａは、図７におけるタイミングずれの影響を解消する。以下では、更に詳細にタイミングずれの解消方法に関して説明する。
【００６９】
図１４は、合成信号をクロック信号と中間信号に分離した波形を示す模式図である。合成信号ＩＮは、遅延クロック信号を生成するためにデータ信号に複数のＨｉｇｈレベルパルスが設けられている。図中のタイミングＴ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５における合成信号ＩＮに、Ｈｉｇｈレベルのデータ信号が重畳されているものとする。Ｈレベル数選択レジスタ１５６ｂには、適正な遅延量を決定するために必要なＨｉｇｈレベルパルスの検出数として、例えば“５”が設定されているものとする。また、分離後の中間信号ＤＡＴＡは、信号なまりの影響によりクロック信号ＣＬＫのパルス幅に比べて狭いパルス幅で分離される。
【００７０】
以下の適正遅延量判定処理は、例えば、この図１４に示したような信号パターンが繰り返される合成信号を受信している間に実行される。このような合成信号は、例えば、本番通信を行う前に送信側からテスト用の信号として送信されればよい。
【００７１】
なお、テスト用の信号パターンはこのようなものに限らず、例えば、Ｈｉｇｈレベルのデータ信号が適度に分散された信号パターンであればよい。また、ある一定の信号パターンを繰り返すのではなく、ランダムにデータ信号をＨｉｇｈレベルとしたものであってもよい。ただし、データ信号がＬｏｗレベルとなる期間が長いほど、適正遅延量の判定に長い時間を要する。このため、信号パターンは常にデータ信号をＨｉｇｈレベルとしたものであってもよい。
【００７２】
図１５は、遅延クロック信号に中間信号を同期させた場合を示す第１の模式図である。Ｈレベル数判定回路１５６ａには、デジタル遅延回路１５３ａからの１段階の遅延クロック信号ＣＬＫ＿ＯＵＴ１およびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。ここで、デジタル遅延回路１５３ａにおける遅延量をｄ２とすると、クロック信号ＣＬＫ＿ＯＵＴ１は、ＣＬＫに対して時間ｄ２だけ遅延される。なお、遅延量ｄ２は、デジタル遅延回路１５３ａに供給される高速クロックの１周期分の期間に相当する。Ｈレベル数判定回路１５６ａは、クロック信号ＣＬＫ＿ＯＵＴ１の立上り時に全ての中間信号ＤＡＴＡがＬｏｗレベルであるため、データ信号ＤＡＴＡ＿ＯＵＴは、Ｌｏｗレベル信号のみとなる。この場合、Ｈレベル数判定回路１５６ａは、デジタル遅延回路１５３ａにクロック信号ＣＬＫ＿ＯＵＴ１への遅延量を更に加算するよう制御信号を出力する。そして、デジタル遅延回路１５３ａは、クロック信号ＣＬＫ＿ＯＵＴ１を更に遅延する。
【００７３】
図１６は、遅延クロック信号に中間信号を同期させた場合を示す第２の模式図である。図１５に示した遅延クロック信号よりも更に遅延されたクロック信号ＣＬＫ＿ＯＵＴｍは、ＣＬＫに対して時間（ｍ×ｄ２）だけ遅延される。Ｈレベル数判定回路１５６ａには、デジタル遅延回路１５３ａからのクロック信号ＣＬＫ＿ＯＵＴｍおよびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。Ｈレベル数判定回路１５６ａは、クロック信号ＣＬＫ＿ＯＵＴｍの立上り時に中間信号ＤＡＴＡがＨｉｇｈレベルであるタイミングが３つ存在するため、データ信号ＤＡＴＡ＿ＯＵＴは、３つのＨｉｇｈレベルパルスを含むものとなる。しかし、Ｈレベル数選択レジスタ１５６ｂに設定された値５には満たない。このため、Ｈレベル数判定回路１５６ａは、デジタル遅延回路１５３ａにクロック信号ＣＬＫ＿ＯＵＴｍへの遅延量を更に加算するよう制御信号を出力する。そして、デジタル遅延回路１５３ａは、クロック信号ＣＬＫ＿ＯＵＴｍを更に遅延する。
【００７４】
図１７は、遅延クロック信号に中間信号を同期させた場合を示す第３の模式図である。Ｈレベル数判定回路１５６ａには、デジタル遅延回路１５３ａから図１６に示した遅延クロック信号よりも更に遅延されたクロック信号ＣＬＫ＿ＯＵＴおよびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。Ｈレベル数判定回路１５６ａは、クロック信号ＣＬＫ＿ＯＵＴの立上り時に中間信号ＤＡＴＡがＨｉｇｈレベルであるタイミングが５つ存在するため、データ信号ＤＡＴＡ＿ＯＵＴは、５つのＨｉｇｈレベルパルスを正しく検出したものとなる。
【００７５】
そして、Ｈレベル数判定回路１５６ａは、Ｈレベル数選択レジスタ１５６ｂに設定された値５と等しいことを判定し、この時の遅延量でのクロック信号ＣＬＫ＿ＯＵＴを供給し続けるようデジタル遅延回路１５３ａに制御信号を出力する。
【００７６】
そして、デジタル遅延回路１５３ａは、選択された遅延クロック信号をＨレベル数判定回路１５６ａに供給し続ける。更に、Ｈレベル数判定回路１５６ａは、供給された遅延クロック信号に中間信号を同期させてデータ信号を復元し、復元したデータ信号を制御回路１１０に出力する。また、デジタル遅延回路１５３ａは、Ｈレベル数判定回路１５６ａからの制御信号によって指定された遅延クロック信号を制御回路１１０に出力する。
【００７７】
このように、２進化回路１５０ａでは、クロック信号を適切に遅延した遅延クロック信号に中間信号を同期させるようにすることで、信号なまりの影響を解消し、正しくデータ信号の復元を行うことができる。２進化回路１５０ａでは、例えば、通信の開始時に遅延クロック信号生成用のＨｉｇｈレベルパルスを所定の数だけ与えて受信し、クロック信号に与える適切な遅延時間を予め取得しておくようにする。そして、本番通信では、クロック信号を予め取得した遅延時間分だけ遅延させた遅延クロック信号を用いて、データ信号を復元するようにする。
【００７８】
これにより、複数電圧レベルに重畳されたクロック信号とデータ信号とが合成された合成信号を信号なまりの影響を解消して、分離・復元することができる。そして、通信装置１００と接続される他の装置・回路に対するクロック信号およびデータ信号の流用が容易となり、通信装置１００の実装の際の負荷を軽減することができる。
【００７９】
なお、上記に説明した例では、デジタル遅延回路１５３ａとＨレベル数判定回路１５６ａとを１対１に設けて高速クロック信号により徐々に遅延を与えるものとしたが、このような構成に限らない。例えば、デジタル遅延回路１５３ａやＨレベル数判定回路１５６ａを並列に設けて、遅延時間の異なる遅延クロック信号を用いて、各遅延クロック信号にデータ信号を同期させた際のＨｉｇｈレベルパルス数を同時に判定することもできる。このようにすると、遅延クロック信号の決定に要する時間を短縮することができる。
【００８０】
ここで、以下に通信装置間で通信を行う際に行う遅延クロック信号の生成処理の具体例に関して説明する。以下の説明は、第１の実施の形態および第２の実施の形態に共通である。
【００８１】
図１８は、遅延クロック信号を生成する処理の流れを示すフローチャートである。以下、図１８に示す処理をステップ番号に沿って説明する。以下の処理は、通信装置１００が、通信装置２００からデータを受信する際に通信装置２００からのテストデータ信号によって遅延クロック信号を生成する処理である。
【００８２】
［ステップＳ１１］通信装置２００は、クロック信号とテストデータ信号とを合成した合成信号を通信装置１００に送信する。
［ステップＳ１２］受信回路１４０は、通信装置２００からの合成信号を受信する。受信回路１４０は、受信した合成信号を２進化回路１５０に出力する。
【００８３】
［ステップＳ１３］２進化回路１５０は、合成信号からクロック信号とテストデータ信号とを所定の閾値を用いて分離する。
［ステップＳ１４］２進化回路１５０は、分離したクロック信号にテストデータ信号を正しく検出することができる適正な遅延量を与えて、遅延クロック信号を生成する。なお、適正な遅延量は、前述の第１，第２の実施の形態の方法を用いて求めることができる。
【００８４】
［ステップＳ１５］２進化回路１５０は、適正な遅延量が決定すると、制御回路１１０に遅延量が決定した旨を通知する。
［ステップＳ１６］制御回路１１０は、２進化回路１５０から適正な遅延量が決定されたことの通知を受け付けると、通信装置２００に本番データの送信を要求する。
【００８５】
なお、制御回路１１０は、２進化回路１５０で適正な遅延量を決定するために必要な時間が設定されており、その時間の経過後に通信装置２００に本番データの送信を要求するようにしてもよい。また、制御回路１１０に、データ送信時や受信時におけるエラー検出機能を備えて、制御回路１１０の判断で通信可否を判断するようにしてもよい。
【００８６】
このように、本番通信前に適切な遅延クロック信号の生成を行っておくことで、本番通信の際のデータ検出の信頼性を向上することができる。
以上、本件の受信装置、送信装置および通信方法を図示の実施の形態に基づいて説明したが、これらに限定されるものではなく、各部の構成は同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。また、本発明は前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【００８７】
以上、説明した実施の形態の主な技術的特徴は、以下の付記の通りである。
（付記１） クロック信号にデータ信号が重畳された信号を受信する受信装置であって、
受信信号の電圧レベルが、第１の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第１の閾値よりも低い場合に前記クロック信号のロウレベルを検出して、前記クロック信号を分離するクロック識別部と、
前記受信信号の電圧レベルが、前記第１の閾値より高い第２の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第２の閾値よりも低い場合に前記中間信号のロウレベルを検出して、前記中間信号を分離するデータ識別部と、
前記クロック識別部が分離した前記クロック信号に前記データ識別部が分離した前記中間信号を同期させて、前記データ信号を出力する再同期部と、
を有することを特徴とする受信装置。
【００８８】
（付記２） 前記クロック識別部が分離した前記クロック信号を当該クロック信号の周期より短い単位で遅延した遅延クロック信号を出力する遅延クロック生成部を有し、
前記再同期部は、前記遅延クロック生成部が出力した前記遅延クロック信号に前記データ識別部が出力した前記中間信号を同期させる、
ことを特徴とする付記１記載の受信装置。
【００８９】
（付記３） 前記遅延クロック生成部は、分離された前記クロック信号を異なる複数の遅延量で遅延させてテストクロック信号を生成し、分離された前記中間信号を前記テストクロックに同期させて、当該中間信号のハイレベルが正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とすることを特徴とする付記２記載の受信装置。
【００９０】
（付記４） 前記遅延クロック生成部は、遅延量を順に大きくしながら前記クロック信号を遅延させて複数のテストクロック信号を生成し、前記複数のテストクロック信号に前記中間信号を同期させて前記中間信号の値をそれぞれ検出して、前記複数のテストクロック信号のうち、前記遅延量が最小の信号からｍ番目の前記テストクロック信号に同期して最初に前記中間信号のハイレベルを検出し、ｎ（ただし、ｎ＞ｍ）番目の前記テストクロック信号に同期して、ｍ番目以降で最初に前記中間信号のロウレベルを検出すると、当該ｍ番目から（ｎ−１）番目までのテストクロック信号のうち、何れか１つのテストクロック信号を前記遅延クロック信号として前記再同期部に出力することを特徴とする付記３記載の受信装置。
【００９１】
（付記５） 前記遅延クロック生成部は、前記複数のテストクロック信号のうち（ｍ＋ｎ−１）／２（小数点以下は、切り捨てまたは切り上げ）番目のテストクロック信号を前記遅延クロック信号とすることを特徴とする付記４記載の受信装置。
【００９２】
（付記６） 前記遅延クロック生成部は、前記クロック信号を異なる複数の遅延量で遅延させて複数のテストクロック信号を生成し、前記テストクロック信号に前記中間信号を同期させて得られた出力信号に、ハイレベルの期間が当該テストクロックの周期単位で所定の回数だけ検出されるときの前記テストクロック信号を前記遅延クロック信号として出力することを特徴とする付記３記載の受信装置。
【００９３】
（付記７） 前記遅延クロック生成部からの要求に応じて、前記受信信号の送信元の送信装置に対して信号を送信する信号送信部を有し、
前記遅延クロック生成部は、前記送信装置から、前記データ信号の代わりにテスト用のテストデータ信号が重畳された信号が送信されたとき、前記遅延クロック生成部は、前記データ識別部から前記テストデータ信号に基づく前記中間信号を受け付け、当該中間信号を前記テストクロックに同期させて、当該中間信号が正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とし、当該遅延量の決定後に、前記信号送信部を通じて前記送信装置に対して前記データ信号を重畳した信号の送信を要求する、
ことを特徴とする付記１記載の受信装置。
【００９４】
（付記８） デジタルデータの送信を行う送信装置であって、
クロック信号とデータ信号との入力を受ける信号入力部と、
前記クロック信号がロウレベルの場合に第１の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第１の電圧レベルよりも高い第２の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第２の電圧レベルよりも高い第３の電圧レベルの信号を出力する重畳部と、
を有することを特徴とする送信装置。
【００９５】
（付記９） デジタルデータの送受信を行う送信装置と受信装置との通信方法であって、
前記送信装置が、クロック信号とデータ信号との入力を受け、前記クロック信号がロウレベルの場合に第１の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第１の電圧レベルよりも高い第２の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第２の電圧レベルよりも高い第３の電圧レベルの信号を送信し、
前記受信装置が、前記送信装置から送信された信号を受信し、当該受信信号の電圧レベルが、前記第１の電圧レベルよりも高く前記第２の電圧レベル以下の第１の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第１の閾値よりも低い場合に前記クロック信号のロウレベルを検出して前記クロック信号を分離し、前記第２の電圧レベルよりも高く前記第３の電圧レベル以下の第２の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第２の閾値よりも低い場合に前記中間信号のロウレベルを検出して前記中間信号を分離し、分離した前記クロック信号に前記中間信号を同期させて前記データ信号を出力する、
ことを特徴とする通信方法。
【図面の簡単な説明】
【００９６】
【図１】本実施の形態の概要を示す図である。
【図２】第１の実施の形態の通信装置の構成を示す図である。
【図３】第１の実施の形態の送信装置の３進化回路の入出力を示す図である。
【図４】３進化回路によって生成される合成信号を示す図である。
【図５】３進化回路の構成の具体例を示す図である。
【図６】第１の実施の形態における２進化回路の構成を示すブロック図である。
【図７】クロック信号および中間信号のタイミングずれを示す模式図である。
【図８】合成信号をクロック信号と中間信号に分離したときの波形の例を示すタイミングチャートである。
【図９】第１の遅延クロック信号に中間信号を同期させた場合を示す模式図である。
【図１０】第ｍの遅延クロック信号に中間信号を同期させた場合を示す模式図である。
【図１１】第ｎの遅延クロック信号に中間信号を同期させた場合を示す模式図である。
【図１２】２進化回路の出力信号を示す図である。
【図１３】第２の実施の形態の２進化回路の構成を示すブロック図である。
【図１４】合成信号をクロック信号と中間信号に分離した波形を示す模式図である。
【図１５】遅延クロック信号に中間信号を同期させた場合を示す第１の模式図である。
【図１６】遅延クロック信号に中間信号を同期させた場合を示す第２の模式図である。
【図１７】遅延クロック信号に中間信号を同期させた場合を示す第３の模式図である。
【図１８】遅延クロック信号を生成する処理の流れを示すフローチャートである。
【符号の説明】
【００９７】
１ 送信装置
１ａ 重畳部
１ｂ 送信部
２ 受信装置
２ａ 受信部
２ｂ クロック識別部
２ｃ データ識別部
２ｄ 再同期部
【技術分野】
【０００１】
本発明は、受信装置、送信装置および通信方法に関し、特に、デジタルデータの送受信を行う受信装置、送信装置および通信方法に関する。
【背景技術】
【０００２】
従来、送信装置と受信装置との間で、信号の送受信タイミングを同期してデータ通信を行う同期伝送が行われている。同期伝送では、例えば、通信網上に設置された基準局が、一定の周期を報知するクロック信号を送信し、送信装置と受信装置とが受信したクロック信号に同期してデータ信号の送受信を行う。また、例えば、送信装置が生成するクロック信号をデータ信号と共に送信し、受信装置が受信したクロック信号に同期してデータ信号を取得する方法もある。このため、同期伝送では、クロック信号を送信するクロックラインとデータ信号を送信するデータラインとが独立した伝送路として必要となる。
【０００３】
ところで、近年、電子デバイスの小型・軽量化が促進されている。これに伴って、電子デバイスでデータ通信に用いる送信装置および受信装置に関しても更なる小型・軽量化が求められている。
【０００４】
この要求に対し、送信装置および受信装置の規模を縮小するため、クロック信号とデータ信号とを合成して送受信することで、クロックラインとデータラインとを一本化する方法が用いられている。このような方法として、送信装置がクロック信号とデータ信号とを合成した合成信号を送信し、受信装置が合成信号の電圧レベル変化に基づき自装置の動作クロックを同期させ、同期後の動作クロックに合成信号を同期させてデータ信号を検出する方法が知られている（例えば、特許文献１参照）。
【特許文献１】特表２００３−５０１９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１に記載の方法では、受信装置側で合成信号に自装置の動作クロックを同期させる必要があり、受信信号からのデータ信号の分離を行う回路を設置するために装置内に設置する他の回路の設計も考慮しなければならない。すなわち、他の回路に既成の回路を用いたいという場合には、汎用性が低く適していない。既成の回路との親和性の観点からは、例えば、合成信号からクロック信号とデータ信号とを分離して既成の回路に入力可能であることが望ましい。
【０００６】
本件はこのような点に鑑みてなされたものであり、合成信号からクロック信号とデータ信号とを適正に分離可能な受信装置、送信装置および通信方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、クロック信号にデータ信号が重畳された信号を受信する受信装置が提供される。この受信装置は、クロック識別部、データ識別部および再同期部を有する。クロック識別部は、受信信号の電圧レベルが、第１の閾値以上の場合にクロック信号のハイレベルを検出し、第１の閾値よりも低い場合にクロック信号のロウレベルを検出して、クロック信号を分離する。データ識別部は、受信信号の電圧レベルが、第１の閾値より高い第２の閾値以上の場合にデータ信号の信号レベルに対応する中間信号のハイレベルを検出し、第２の閾値よりも低い場合に中間信号のロウレベルを検出して、上記中間信号を分離する。再同期部は、クロック識別部が分離したクロック信号にデータ識別部が分離した中間信号を同期させて、データ信号を出力する。
【０００８】
このような受信装置によれば、クロック識別部により、受信信号の電圧レベルが、第１の閾値以上の場合にクロック信号のハイレベルが検出され、第１の閾値よりも低い場合にクロック信号のロウレベルが検出されて、クロック信号が分離される。また、データ識別部により、第１の閾値より高い第２の閾値以上の場合にデータ信号の信号レベルに対応する中間信号のハイレベルが検出され、第２の閾値よりも低い場合に中間信号のロウレベルが検出されて、中間信号が分離される。更に、再同期部により、クロック識別部が分離したクロック信号にデータ識別部が分離した中間信号が同期されて、データ信号が出力される。
【０００９】
また、上記課題を解決するためにデジタルデータの送信を行う送信装置が提供される。この送信装置は、信号入力部および重畳部を有する。信号入力部は、クロック信号とデータ信号との入力を受ける。重畳部は、クロック信号がロウレベルの場合に第１の電圧レベルの信号を出力し、クロック信号がハイレベル、かつ、データ信号がロウレベルの場合に第１の電圧レベルよりも高い第２の電圧レベルの信号を出力し、クロック信号がハイレベル、かつ、データ信号がハイレベルの場合に第２の電圧レベルよりも高い第３の電圧レベルの信号を出力する。
【００１０】
このような送信装置によれば、信号入力部により、クロック信号とデータ信号との入力が受け付けられる。そして、重畳部により、クロック信号がロウレベルの場合に第１の電圧レベルの信号が出力され、クロック信号がハイレベル、かつ、データ信号がロウレベルの場合に第１の電圧レベルよりも高い第２の電圧レベルの信号が出力され、クロック信号がハイレベル、かつ、データ信号がハイレベルの場合に第２の電圧レベルよりも高い第３の電圧レベルの信号が出力される。
【００１１】
また、上記課題を解決するために、上記受信装置および送信装置と同様の処理を行う通信方法が提供される。
【発明の効果】
【００１２】
上記受信装置、送信装置および通信方法によれば、合成信号からクロック信号とデータ信号とを適正に分離可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本実施の形態を図面を参照して詳細に説明する。まず、本実施の形態の概要について説明し、その後、本実施の形態の具体的な内容を説明する。
図１は、本実施の形態の概要を示す図である。図１に示す通信システムは、クロック信号とデータ信号とを重畳して送受信することで、クロックラインとデータラインとを一本化する通信システムである。以下の説明では、信号のハイレベルをＨｉｇｈレベル、信号のロウレベルをＬｏｗレベルと表記する。
【００１４】
この通信システムは、送信装置１および受信装置２を有する。
送信装置１は、クロック信号とデータ信号とを重畳して受信装置２に送信する。送信装置１は、重畳部１ａおよび送信部１ｂを有する。
【００１５】
重畳部１ａは、受信装置２に送信するクロック信号とデータ信号との重畳を以下のように行う。重畳部１ａは、クロック信号がＬｏｗレベルの場合に第１の電圧レベルの信号を送信部１ｂに出力する。また、重畳部１ａは、クロック信号がＨｉｇｈレベル、かつ、データ信号がＬｏｗレベルの場合に第１の電圧レベルよりも高い第２の電圧レベルの信号を送信部１ｂに出力する。また、重畳部１ａは、クロック信号がＨｉｇｈレベル、かつ、データ信号がＨｉｇｈレベルの場合に第２の電圧レベルよりも高い第３の電圧レベルの信号を送信部１ｂに出力する。
【００１６】
送信部１ｂは、重畳部１ａが出力した信号を受信装置２に送信する。
受信装置２は、送信装置１から受信した信号をクロック信号とデータ信号に対応する中間信号とに分離して再同期し、データ信号を復元する。受信装置２は、受信部２ａ、クロック識別部２ｂ、データ識別部２ｃおよび再同期部２ｄを有する。
【００１７】
受信部２ａは、送信装置１からの信号を受信する。
クロック識別部２ｂは、受信した信号の電圧レベルが、第１の電圧レベルよりも高く第２の電圧レベル以下の第１の閾値以上の場合にクロック信号のＨｉｇｈレベルを検出し、第１の閾値よりも低い場合にクロック信号のＬｏｗレベルを検出する。そして、クロック識別部２ｂは、検出したクロック信号を再同期部２ｄに出力する。
【００１８】
データ識別部２ｃは、受信した信号の電圧レベルが、第２の電圧レベルよりも高く第３の電圧レベル以下の第２の閾値以上の場合にデータ信号に対応する中間信号のＨｉｇｈレベルを検出し、第２の閾値よりも低い場合に上記中間信号のＬｏｗレベルを検出する。そして、データ識別部２ｃは、検出した中間信号を再同期部２ｄに出力する。
【００１９】
再同期部２ｄは、クロック識別部２ｂが出力したクロック信号にデータ識別部２ｃが出力した中間信号を同期させて、データ信号を出力する。
このような通信システムによれば、送信装置１により、クロック信号とデータ信号とが重畳された信号が生成され、この信号が受信装置２に送信される。そして、受信装置２により、上記信号が受信され、信号レベルに対する所定の閾値に基づいてクロック信号と中間信号とに分離される。更に、受信装置２により、分離されたクロック信号に中間信号が同期されてデータ信号が出力される。
【００２０】
これにより、クロック信号にデータ信号を重畳した信号から、クロック信号とデータ信号とを適正に分離することができるため、既存の回路に対して容易に分離後の信号を流用することができる。すなわち、他回路への影響を抑止した汎用性の高い通信装置を提供することができる。
【００２１】
［第１の実施の形態］
以下、第１の実施の形態を図面を参照して詳細に説明する。
図２は、第１の実施の形態の通信装置の構成を示す図である。図２に示す通信装置１００は、他の通信装置２００との間でデジタルデータを送受信する。通信装置１００は、制御回路１１０、３進化回路１２０、送信回路１３０、受信回路１４０および２進化回路１５０を有する。
【００２２】
制御回路１１０は、通信装置１００の内部または外部から、送信すべきデジタルデータに対応するデータ信号と、これに同期するクロック信号の入力を受け付ける。なお、送信用のデジタルデータは、通信装置１００の内部または外部の装置や回路で発生され、制御回路１１０に入力されるものである。また、制御回路１１０自体が制御用のデータを出力する場合もある。そして、制御回路１１０は、データ信号をクロック信号に同期させ、クロック信号とデータ信号とを３進化回路１２０に出力する。
【００２３】
また、制御回路１１０は、２進化回路１５０から、通信装置２００から送信されたクロック信号とデータ信号とを受け付ける。そして、制御回路１１０は、外部の装置や回路に対して、受け付けたクロック信号とデータ信号とを出力する。
【００２４】
３進化回路１２０は、制御回路１１０から取得したクロック信号とデータ信号とを重畳して、３通りの電圧レベルを有する合成信号を生成する。３進化回路１２０による、クロック信号とデータ信号との重畳に関しては、図３で詳細に説明する。３進化回路１２０は、生成した信号を送信回路１３０に出力する。
【００２５】
送信回路１３０は、３進化回路１２０から出力された合成信号を通信装置２００に送信する。
受信回路１４０は、通信装置２００から３通りの電圧レベルを有する合成信号を受信する。この合成信号は、通信装置２００において、上記の３進化回路１２０と同様の機能によって生成された信号である。受信回路１４０は、受信した合成信号を２進化回路１５０に出力する。
【００２６】
２進化回路１５０は、受信回路１４０から取得した合成信号をクロック信号とデータ信号とに分離する。このとき、２進化回路１５０は、分離したクロック信号に対して適切な遅延を与えた遅延クロック信号を生成する。遅延クロック信号は、データ信号に対するタイミングが最適となるように生成される。そして、２進化回路１５０は、遅延クロック信号を用いてデータ信号を復元し、制御回路１１０に出力する。
【００２７】
なお、通信装置２００に関しても通信装置１００と同様の構成である。
図３は、第１の実施の形態の送信装置の３進化回路の入出力を示す図である。３進化回路１２０には、制御回路１１０からデジタルデータに対応付けられたデータ信号ＤＡＴＡ＿ＩＮおよびクロック信号ＣＬＫ＿ＩＮが入力される。そして、データ信号ＤＡＴＡ＿ＩＮとクロック信号ＣＬＫ＿ＩＮとが重畳されて合成信号ＯＵＴが出力される。
【００２８】
図４は、３進化回路によって生成される合成信号を示す図である。３進化回路１２０は、以下のように合成信号ＯＵＴを生成する。（１）クロック信号ＣＬＫ＿ＩＮがＬｏｗレベルの場合、電圧レベルＶSSの合成信号ＯＵＴを出力する。（２）クロック信号ＣＬＫ＿ＩＮがＨｉｇｈレベル、かつ、データ信号ＤＡＴＡ＿ＩＮがＬｏｗレベルの場合、電圧レベルＶDD1の合成信号ＯＵＴを出力する。（３）クロック信号ＣＬＫ＿ＩＮがＨｉｇｈレベル、かつ、データ信号ＤＡＴＡ＿ＩＮがＨｉｇｈレベルの場合、電圧レベルＶDD2の合成信号ＯＵＴを出力する。
【００２９】
図５は、３進化回路の構成の具体例を示す図である。３進化回路１２０は、比較器１２１，１２２を有する。比較器１２１は、制御回路１１０からデータ信号ＤＡＴＡ＿ＩＮを受信する。比較器１２１には、ＶDD1およびＶDD2（ＶDD1＜ＶDD2）の２つの電圧レベルが印加される。比較器１２１は、データ信号ＤＡＴＡ＿ＩＮがＨｉｇｈレベルである場合、電圧レベルＶDD2の信号を出力する。また、比較器１２１は、データ信号ＤＡＴＡ＿ＩＮがＬｏｗレベルである場合、電圧レベルＶDD1の信号を出力する。
【００３０】
比較器１２２は、制御回路１１０からクロック信号ＣＬＫ＿ＩＮを受信する。比較器１２２には、ＶSS（ＶSS＜ＶDD1）および比較器１２１で選択された電圧レベル（ＶDD1またはＶDD2）の２つの電圧レベルが印加される。比較器１２２は、クロック信号ＣＬＫ＿ＩＮがＨｉｇｈレベルである場合、比較器１２１で選択された電圧レベル（ＶDD1またはＶDD2）の合成信号ＯＵＴを出力する。比較器１２２は、クロック信号ＣＬＫ＿ＩＮがＬｏｗレベルである場合、電圧レベルＶSSの合成信号ＯＵＴを出力する。
【００３１】
上記の３進化回路１２０により生成された合成信号は、送信回路１３０を介して通信装置２００に送信される。また、通信装置２００から同様にして送信された合成信号を受信回路１４０が受信する。受信回路１４０は、受信した合成信号を２進化回路１５０に出力する。
【００３２】
次に、上記の合成信号をクロック信号とデータ信号に分離する２進化回路１５０の構成について説明する。
図６は、第１の実施の形態における２進化回路の構成を示すブロック図である。２進化回路１５０は、ディスクリミネータ１５１，１５２、遅延回路１５３＿１，１５３＿２，・・・，１５３＿ｋ、フリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋ、選択信号生成回路１５５、セレクタ１５６および再同期用フリップフロップ回路１５７を有する。なお、遅延回路１５３＿１，１５３＿２，・・・，１５３＿ｋは、ｋ個の遅延回路が多段に接続される。また、フリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋは、（ｋ＋１）個のフリップフロップ回路が遅延回路の下位に接続される。ただし、フリップフロップ回路１５４＿０は、ディスクリミネータ１５１，１５２から、直接、信号が入力される。
【００３３】
ディスクリミネータ１５１は、受信回路１４０から入力された合成信号ＩＮに対して、クロック信号のＨｉｇｈレベルおよびＬｏｗレベルを識別してクロック信号ＣＬＫを分離し、遅延回路１５３＿１、フリップフロップ回路１５４＿０およびセレクタ１５６に出力する。ディスクリミネータ１５１には、図４における電圧レベルＶSSよりも大きく、電圧レベルＶDD1以下である閾値Ｖth1が印加される。ディスクリミネータ１５１は、この閾値Ｖth1に基づいて合成信号ＩＮを波高弁別することで、クロック信号ＣＬＫを分離する。
【００３４】
ディスクリミネータ１５２は、受信回路１４０から取得した合成信号ＩＮに対して、データ信号に対応する中間信号のＨｉｇｈレベルおよびＬｏｗレベルを識別して中間信号ＤＡＴＡを分離し、フリップフロップ回路１５４＿０および再同期用フリップフロップ回路１５７に出力する。ここで、中間信号とは、入力された合成信号ＩＮから図４におけるデータ信号ＤＡＴＡ＿ＩＮを復元する前段階の信号である。ディスクリミネータ１５２には、図４における電圧レベルＶDD1よりも大きく、電圧レベルＶDD2以下である閾値Ｖth2が印加される。ディスクリミネータ１５２は、この閾値Ｖth2に基づいて合成信号を波高弁別することで、中間信号ＤＡＴＡを分離する。
【００３５】
遅延回路１５３＿１〜１５３＿ｋは、直列に接続されており、それぞれ入力信号を所定の遅延量だけ遅延させる。各遅延回路は、入力信号を、ディスクリミネータ１５１により分離されるクロック信号ＣＬＫの周期より短い遅延時間だけ遅延させる。また、各遅延回路における遅延量は同一であってもよい。
【００３６】
遅延回路１５３＿１は、ディスクリミネータ１５１から取得したクロック信号に遅延を与えて第１の遅延クロック信号を生成し、フリップフロップ回路１５４＿１、後段の遅延回路１５３＿２およびセレクタ１５６に出力する。
【００３７】
遅延回路１５３＿ｓ（１＜ｓ＜ｋ）は、１段前の遅延回路１５３＿（ｓ−１）から取得したクロック信号に遅延を与え、第ｓ番目の遅延クロック信号を生成する。遅延回路１５３＿ｓは、フリップフロップ回路１５４＿ｓ、後段の遅延回路１５３＿（ｓ＋１）およびセレクタ１５６に生成した遅延クロック信号を出力する。なお、遅延回路１５３＿ｋは、１段前の遅延回路１５３＿（ｋ−１）から入力された遅延クロック信号に更に遅延を与え、フリップフロップ回路１５４＿ｋおよびセレクタ１５６へ遅延クロック信号を出力する。
【００３８】
フリップフロップ回路１５４＿０は、ディスクリミネータ１５１からのクロック信号ＣＬＫに同期して、ディスクリミネータ１５２からの中間信号ＤＡＴＡの値を検出する。フリップフロップ回路１５４＿０は、クロック信号ＣＬＫの立上り時点の中間信号の値を保持し、選択信号生成回路１５５に出力する。
【００３９】
フリップフロップ回路１５４＿ｓは、遅延回路１５３＿ｓからの第ｓの遅延クロック信号に同期して、ディスクリミネータ１５２からの中間信号ＤＡＴＡの値を検出する。フリップフロップ回路１５４＿ｓは、遅延クロック信号の立上り時点の中間信号ＤＡＴＡの値を保持し、選択信号生成回路１５５に出力する。また、フリップフロップ回路１５４＿ｋは、遅延回路１５３＿ｋからの第ｋの遅延クロック信号に同期して、ディスクリミネータ１５２からの中間信号ＤＡＴＡの値を検出する。フリップフロップ回路１５４＿ｋは、遅延クロック信号の立上り時点の中間信号ＤＡＴＡの値を保持し、選択信号生成回路１５５に出力する。
【００４０】
選択信号生成回路１５５は、フリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋからの出力信号の入力を受けて、これらの入力に基づいて、中間信号ＤＡＴＡに対して適切な遅延時間を与えられた遅延クロック信号を選択する。選択信号生成回路１５５は、フリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋの出力に対応付けられた０，１，・・・，ｋ番目の入力のうち、最初にＨｉｇｈレベルとなったｍ番目の入力を特定する。そして、選択信号生成回路１５５は、ｍ番目以降の入力で最初に中間信号ＤＡＴＡのＬｏｗレベルを検出したｎ番目の入力を特定する。更に、選択信号生成回路１５５は、ｍ番目から（ｎ−１）番目の入力のうちの何れか１つを選択し、選択した番号に対応付けられた選択信号をセレクタ１５６に出力する。
【００４１】
セレクタ１５６は、選択信号生成回路１５５から選択信号を受け付けると、選択信号に対応する番号の遅延回路からの遅延クロック信号を再同期用フリップフロップ回路１５７および制御回路１１０に出力する。なお、ディスクリミネータ１５１がセレクタ１５６に出力するクロック信号を便宜上“第０の遅延クロック信号”とする。
【００４２】
再同期用フリップフロップ回路１５７は、セレクタ１５６からの遅延クロック信号に同期して、ディスクリミネータ１５２からの中間信号ＤＡＴＡからデータ信号ＤＡＴＡ＿ＯＵＴを復元して制御回路１１０に出力する。
【００４３】
次に、ディスクリミネータ１５１，１５２で生じるクロック信号ＣＬＫおよび中間信号ＤＡＴＡに生じるタイミングずれについて説明する。
図７は、クロック信号および中間信号のタイミングずれを示す模式図である。合成信号ＩＮの信号レベルが、ディスクリミネータ１５１により、閾値Ｖth1以上と判定されると、クロック信号ＣＬＫのＨｉｇｈレベルと識別される。また、合成信号ＩＮの信号レベルが、ディスクリミネータ１５１により、閾値Ｖth1よりも低いと判定されると、クロック信号ＣＬＫのＬｏｗレベルと識別される。このような判定により、クロック信号ＣＬＫが分離される。
【００４４】
また、合成信号ＩＮの信号レベルが、ディスクリミネータ１５２により、閾値Ｖth2以上と判定されると、中間信号ＤＡＴＡのＨｉｇｈレベルと識別される。また、合成信号ＩＮの信号レベルが、ディスクリミネータ１５２により、閾値Ｖth2よりも低いと判定されると、中間信号ＤＡＴＡのＬｏｗレベルと識別される。このような判定により、中間信号ＤＡＴＡが分離される。
【００４５】
ここで、一般に、信号には伝送路の負荷容量のために、なまりが生じる。ディスクリミネータ１５１，１５２に入力される合成信号ＩＮに関しても、パルスの立上りや立下りが遅れることで、分離後のクロック信号ＣＬＫと中間信号ＤＡＴＡとの間にタイミングずれが生じる可能性がある。
【００４６】
すなわち、図７に示すように、合成信号ＩＮの立上りが傾斜している場合には、クロック信号ＣＬＫのＨｉｇｈレベルが検出されるタイミングＴ１より、中間信号ＤＡＴＡのＨｉｇｈレベルが検出されるタイミングＴ２は遅延する。同様に、合成信号ＩＮの立下りが傾斜している場合には中間信号ＤＡＴＡのＬｏｗレベルが検出されるタイミングＴ３より、クロック信号ＣＬＫのＬｏｗレベルが検出されるタイミングＴ４は遅延する。
【００４７】
このような場合、分離後のクロック信号ＣＬＫに中間信号ＤＡＴＡを同期させても、正しくデータ信号を復元することができない可能性がある。
これに対して、本実施の形態の２進化回路１５０は、上記に示した遅延クロック生成用の回路を有している。遅延クロック生成用の回路で生成した遅延クロック信号に、閾値判定により得られた中間信号を同期させることで、このような信号のなまりによるデータの不正検出を防止することができる。以下では、更に詳細に遅延クロック信号の特定方法を説明する。
【００４８】
図８は、合成信号をクロック信号と中間信号に分離したときの波形の例を示すタイミングチャートである。図中のタイミングＴ１１における合成信号ＩＮに、Ｈｉｇｈレベルのデータ信号が重畳されているものとする。このとき、中間信号ＤＡＴＡは、信号なまりの影響により、分離されたクロック信号ＣＬＫのパルス幅に比べて狭いパルス幅で分離される。
【００４９】
図９は、第１の遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路１５４＿１には、遅延回路１５３＿１からの第１の遅延クロック信号ＣＬＫ１およびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。ここで、各遅延回路における遅延量をｄとすると、遅延クロック信号ＣＬＫ１は、クロック信号ＣＬＫに対して時間ｄだけ遅延される。フリップフロップ回路１５４＿１は、遅延クロック信号ＣＬＫ１の立上り時に中間信号がＬｏｗレベルであるため、その出力（ＦＦ１＿ＯＵＴ）は、Ｌｏｗレベルとなる。
【００５０】
図１０は、第ｍの遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路１５４＿ｍには、遅延回路１５３＿ｍからの第ｍの遅延クロック信号ＣＬＫｍおよびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。遅延クロック信号ＣＬＫｍは、ＣＬＫに対して時間（ｍ×ｄ）だけ遅延される。フリップフロップ回路１５４＿ｍは、第ｍの遅延クロック信号の立上り時に中間信号ＤＡＴＡがＨｉｇｈレベルであるため、その出力（ＦＦｍ＿ＯＵＴ）は、Ｈｉｇｈレベルとなる。ここで、フリップフロップ回路１５４＿１〜１５４＿（ｍ−１）の出力は全てＬｏｗレベルであり、フリップフロップ回路１５４＿ｍの出力が初めてＨｉｇｈレベルになったものとする。
【００５１】
図１１は、第ｎの遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路１５４＿ｎは、遅延回路１５３＿ｎからの第ｎの遅延クロック信号ＣＬＫｎおよびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。フリップフロップ回路１５４＿ｎは、遅延クロック信号ＣＬＫｎの立上り時に中間信号ＤＡＴＡがＬｏｗレベルであるため、その出力（ＦＦｎ＿ＯＵＴ）は、Ｌｏｗレベルとなる。ここで、フリップフロップ回路１５４＿ｍ〜１５４＿（ｎ−１）の出力は全てＨｉｇｈレベルであり、１５４ｎの出力が初めてＬｏｗレベルになったものとする。
【００５２】
このような場合、選択信号生成回路１５５は、フリップフロップ回路１５４＿ｍ，１５４＿（ｍ＋１），・・・，１５４＿（ｎ−１）の何れかに供給された遅延クロック信号ＣＬＫｍ，ＣＬＫ（ｍ＋１），・・・，ＣＬＫ（ｎ−１）を選択するように、セレクタ１５６に要求する。選択信号生成回路１５５は、例えば、ＣＬＫ（ｍ＋ｎ−１）／２の遅延クロック信号を選択するようセレクタ１５６に選択信号を出力する。ただし、上記の演算結果に少数が含まれる場合には、少数点以下を切り捨て、または、切り上げるものとする。
【００５３】
セレクタ１５６は、選択信号に対応する遅延クロック信号を出力する。なお、この出力が、最終的な出力クロック信号ＣＬＫ＿ＯＵＴとなる。再同期用フリップフロップ回路１５７は、この遅延クロック信号に中間信号を再同期してデータ信号を復元し、復元したデータ信号ＤＡＴＡ＿ＯＵＴを制御回路１１０に出力する。
【００５４】
図１２は、２進化回路の出力信号を示す図である。図１２では、選択信号生成回路１５５が、第（ｍ＋ｎ−１）／２の遅延クロック信号を選択する場合を示している。この場合、入力された中間信号ＤＡＴＡのパルス幅のほぼ中央のタイミングにクロック信号ＣＬＫ＿ＯＵＴの立上りタイミングがくるようにすることができ、中間信号ＤＡＴＡを確実に同期させてデータ信号ＤＡＴＡ＿ＯＵＴを得ることができる。
【００５５】
このように、２進化回路１５０では、クロック信号を適切に遅延した遅延クロック信号に中間信号を同期させるようにすることで、信号なまりの影響を解消し、正しくデータ信号の復元を行うことができる。２進化回路１５０は、例えば、通信の開始時に遅延クロック信号生成用のＨｉｇｈレベルをもつデータ信号を含む合成信号を通信装置２００から受信し、クロック信号に与える適切な遅延時間を予め取得しておくようにする。そして、本番通信では、クロック信号を予め取得した遅延時間分だけ遅延させた遅延クロック信号を用いて、データ信号を復元するようにする。
【００５６】
これにより、複数電圧レベルに重畳されたクロック信号とデータ信号とが合成された合成信号を信号なまりの影響を解消して、データ信号を確実に分離・復元することができる。そして、通信装置１００と接続される他の装置・回路に対するクロック信号およびデータ信号の流用が容易となり、通信装置１００の実装の際の負荷を軽減することができる。
【００５７】
なお、上記に説明した例では、遅延回路１５３＿１，１５３＿２，・・・，１５３＿ｋは直列に接続されたものとしたが、このような構成に限らない。例えば、まず、遅延時間の異なる複数の遅延回路を並列に接続して、それぞれによってディスクリミネータ１５１からのクロック信号を遅延させて上記の遅延クロック信号を生成する。そして、上記のフリップフロップ回路１５４＿０，１５４＿１，・・・，１５４＿ｋおよび選択信号生成回路１５５の機能によってこの中から最適な遅延時間をもつ遅延回路を選択する。そして、その遅延回路が出力する遅延クロック信号を再同期用に用いるようにしてもよい。
【００５８】
［第２の実施の形態］
次に、第２の実施の形態を図面を参照して詳細に説明する。前述の第１の実施の形態との相違点を中心に説明し、同様の事項については説明を省略する。
【００５９】
第２の実施の形態に係る通信システムは、図２に示した第１の実施の形態に係る通信システムと同様のシステム構成によって実現できる。また、第２の実施の形態に係る通信装置は、図２に示した通信装置１００と同様のモジュール構成によって実現できる。また、デジタルデータの送信におけるクロック信号とデータ信号との重畳方法に関しても図３〜５に示した方法と同様の方法によって実現できる。ただし、第２の実施の形態では、クロック信号とデータ信号とを重畳した信号を分離する際に、複数データパルスの検出数に基づいて遅延クロック信号を決定する点が異なる。このため、第１の実施の形態における図６の２進化回路１５０の構成が異なる。以下、第１の実施の形態で用いた符号と同様の符号を用いて第２の実施の形態を説明する。
【００６０】
図１３は、第２の実施の形態の２進化回路の構成を示すブロック図である。２進化回路１５０ａは、ディスクリミネータ１５１，１５２、デジタル遅延回路１５３ａ、Ｈレベル数判定回路１５６ａ、Ｈレベル数選択レジスタ１５６ｂ、フリップフロップ回路１５８，１５８ａおよび高速クロック供給部１５９を有する。
【００６１】
ここで、ディスクリミネータ１５１，１５２に関しては、図６において同一の符号を付して説明した回路と同一であるため、説明を省略する。
デジタル遅延回路１５３ａは、入力信号に与える遅延量を入力クロックの周期を単位として可変にできる可変遅延回路である。デジタル遅延回路１５３ａは、高速クロック供給部１５９から供給される高速クロックの周期単位で、合成信号から分離したクロック信号に遅延を与えて遅延クロック信号を生成する。デジタル遅延回路１５３ａは、生成した遅延クロック信号をＨレベル数判定回路１５６ａに出力する。また、デジタル遅延回路１５３ａは、Ｈレベル数判定回路１５６ａからの制御信号に応じて遅延クロック信号に対する遅延量を順次加算し、加算のたびに遅延量を所定の期間だけ固定する。ここで、高速クロックは、クロック信号の周波数よりも高い周波数をもつクロック信号である。
【００６２】
Ｈレベル数判定回路１５６ａは、デジタル遅延回路１５３ａからの遅延クロック信号と合成信号から分離した中間信号を受け付ける。Ｈレベル数判定回路１５６ａは、遅延クロック信号に中間信号を同期させて、中間信号に含まれるＨｉｇｈレベルパルスの数（遅延クロック信号の周期単位の数）を判定する。例えば、Ｈレベル数判定回路１５６ａは、遅延クロック信号に同期させた中間信号の出力を、遅延クロック信号の入力のたびに検出して、Ｈｉｇｈレベルの時にカウントアップする。そして、デジタル遅延回路１５３ａの遅延量が固定された期間におけるカウント値がＨレベル数選択レジスタ１５６ｂに設定された値に達したとき、データ信号が正確に同期されたと判定する。
【００６３】
このとき、Ｈレベル数判定回路１５６ａは、上記のカウント値がＨレベル数選択レジスタ１５６ｂに設定された値に達しない場合、デジタル遅延回路１５３ａに制御信号を出力し、遅延クロック信号への遅延量を加算させる。そして、Ｈレベル数判定回路１５６ａは、カウント値を０にリセットして、再度Ｈｉｇｈレベルのカウントを開始する。
【００６４】
そして、Ｈレベル数判定回路１５６ａは、判定したＨｉｇｈレベルパルスの数が、Ｈレベル数選択レジスタ１５６ｂに設定された数と等しくなる遅延クロック信号を検出する。更に、Ｈレベル数判定回路１５６ａは、デジタル遅延回路１５３ａが検出した遅延クロック信号を出力し続けるようデジタル遅延回路１５３ａに制御信号を出力する。
【００６５】
Ｈレベル数選択レジスタ１５６ｂは、適正な遅延量を判定するためのＨｉｇｈレベルパルスの数が予め設定され、その値を記憶する。
フリップフロップ回路１５８は、ディスクリミネータ１５１から出力されるクロック信号を高速クロック供給部１５９から供給される高速クロック信号に同期させる。そして、フリップフロップ回路１５８は、同期後のクロック信号をデジタル遅延回路１５３ａに出力する。
【００６６】
フリップフロップ回路１５８ａは、ディスクリミネータ１５２から出力されるクロック信号を高速クロック供給部１５９から供給される高速クロック信号に同期させる。そして、フリップフロップ回路１５８ａは、同期後のデータ信号をＨレベル数判定回路１５６ａに出力する。
【００６７】
高速クロック供給部１５９は、デジタル遅延回路１５３ａ、フリップフロップ回路１５８，１５８ａに高速クロック信号を供給する。高速クロック信号は、例えば、合成信号に含まれるクロック信号の数十倍の周波数とする。
【００６８】
このような構成により、クロック信号とデータ信号とを適正に分離可能な回路を提供することができる。このとき、２進化回路１５０ａは、図７におけるタイミングずれの影響を解消する。以下では、更に詳細にタイミングずれの解消方法に関して説明する。
【００６９】
図１４は、合成信号をクロック信号と中間信号に分離した波形を示す模式図である。合成信号ＩＮは、遅延クロック信号を生成するためにデータ信号に複数のＨｉｇｈレベルパルスが設けられている。図中のタイミングＴ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５における合成信号ＩＮに、Ｈｉｇｈレベルのデータ信号が重畳されているものとする。Ｈレベル数選択レジスタ１５６ｂには、適正な遅延量を決定するために必要なＨｉｇｈレベルパルスの検出数として、例えば“５”が設定されているものとする。また、分離後の中間信号ＤＡＴＡは、信号なまりの影響によりクロック信号ＣＬＫのパルス幅に比べて狭いパルス幅で分離される。
【００７０】
以下の適正遅延量判定処理は、例えば、この図１４に示したような信号パターンが繰り返される合成信号を受信している間に実行される。このような合成信号は、例えば、本番通信を行う前に送信側からテスト用の信号として送信されればよい。
【００７１】
なお、テスト用の信号パターンはこのようなものに限らず、例えば、Ｈｉｇｈレベルのデータ信号が適度に分散された信号パターンであればよい。また、ある一定の信号パターンを繰り返すのではなく、ランダムにデータ信号をＨｉｇｈレベルとしたものであってもよい。ただし、データ信号がＬｏｗレベルとなる期間が長いほど、適正遅延量の判定に長い時間を要する。このため、信号パターンは常にデータ信号をＨｉｇｈレベルとしたものであってもよい。
【００７２】
図１５は、遅延クロック信号に中間信号を同期させた場合を示す第１の模式図である。Ｈレベル数判定回路１５６ａには、デジタル遅延回路１５３ａからの１段階の遅延クロック信号ＣＬＫ＿ＯＵＴ１およびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。ここで、デジタル遅延回路１５３ａにおける遅延量をｄ２とすると、クロック信号ＣＬＫ＿ＯＵＴ１は、ＣＬＫに対して時間ｄ２だけ遅延される。なお、遅延量ｄ２は、デジタル遅延回路１５３ａに供給される高速クロックの１周期分の期間に相当する。Ｈレベル数判定回路１５６ａは、クロック信号ＣＬＫ＿ＯＵＴ１の立上り時に全ての中間信号ＤＡＴＡがＬｏｗレベルであるため、データ信号ＤＡＴＡ＿ＯＵＴは、Ｌｏｗレベル信号のみとなる。この場合、Ｈレベル数判定回路１５６ａは、デジタル遅延回路１５３ａにクロック信号ＣＬＫ＿ＯＵＴ１への遅延量を更に加算するよう制御信号を出力する。そして、デジタル遅延回路１５３ａは、クロック信号ＣＬＫ＿ＯＵＴ１を更に遅延する。
【００７３】
図１６は、遅延クロック信号に中間信号を同期させた場合を示す第２の模式図である。図１５に示した遅延クロック信号よりも更に遅延されたクロック信号ＣＬＫ＿ＯＵＴｍは、ＣＬＫに対して時間（ｍ×ｄ２）だけ遅延される。Ｈレベル数判定回路１５６ａには、デジタル遅延回路１５３ａからのクロック信号ＣＬＫ＿ＯＵＴｍおよびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。Ｈレベル数判定回路１５６ａは、クロック信号ＣＬＫ＿ＯＵＴｍの立上り時に中間信号ＤＡＴＡがＨｉｇｈレベルであるタイミングが３つ存在するため、データ信号ＤＡＴＡ＿ＯＵＴは、３つのＨｉｇｈレベルパルスを含むものとなる。しかし、Ｈレベル数選択レジスタ１５６ｂに設定された値５には満たない。このため、Ｈレベル数判定回路１５６ａは、デジタル遅延回路１５３ａにクロック信号ＣＬＫ＿ＯＵＴｍへの遅延量を更に加算するよう制御信号を出力する。そして、デジタル遅延回路１５３ａは、クロック信号ＣＬＫ＿ＯＵＴｍを更に遅延する。
【００７４】
図１７は、遅延クロック信号に中間信号を同期させた場合を示す第３の模式図である。Ｈレベル数判定回路１５６ａには、デジタル遅延回路１５３ａから図１６に示した遅延クロック信号よりも更に遅延されたクロック信号ＣＬＫ＿ＯＵＴおよびディスクリミネータ１５２からの中間信号ＤＡＴＡが入力される。Ｈレベル数判定回路１５６ａは、クロック信号ＣＬＫ＿ＯＵＴの立上り時に中間信号ＤＡＴＡがＨｉｇｈレベルであるタイミングが５つ存在するため、データ信号ＤＡＴＡ＿ＯＵＴは、５つのＨｉｇｈレベルパルスを正しく検出したものとなる。
【００７５】
そして、Ｈレベル数判定回路１５６ａは、Ｈレベル数選択レジスタ１５６ｂに設定された値５と等しいことを判定し、この時の遅延量でのクロック信号ＣＬＫ＿ＯＵＴを供給し続けるようデジタル遅延回路１５３ａに制御信号を出力する。
【００７６】
そして、デジタル遅延回路１５３ａは、選択された遅延クロック信号をＨレベル数判定回路１５６ａに供給し続ける。更に、Ｈレベル数判定回路１５６ａは、供給された遅延クロック信号に中間信号を同期させてデータ信号を復元し、復元したデータ信号を制御回路１１０に出力する。また、デジタル遅延回路１５３ａは、Ｈレベル数判定回路１５６ａからの制御信号によって指定された遅延クロック信号を制御回路１１０に出力する。
【００７７】
このように、２進化回路１５０ａでは、クロック信号を適切に遅延した遅延クロック信号に中間信号を同期させるようにすることで、信号なまりの影響を解消し、正しくデータ信号の復元を行うことができる。２進化回路１５０ａでは、例えば、通信の開始時に遅延クロック信号生成用のＨｉｇｈレベルパルスを所定の数だけ与えて受信し、クロック信号に与える適切な遅延時間を予め取得しておくようにする。そして、本番通信では、クロック信号を予め取得した遅延時間分だけ遅延させた遅延クロック信号を用いて、データ信号を復元するようにする。
【００７８】
これにより、複数電圧レベルに重畳されたクロック信号とデータ信号とが合成された合成信号を信号なまりの影響を解消して、分離・復元することができる。そして、通信装置１００と接続される他の装置・回路に対するクロック信号およびデータ信号の流用が容易となり、通信装置１００の実装の際の負荷を軽減することができる。
【００７９】
なお、上記に説明した例では、デジタル遅延回路１５３ａとＨレベル数判定回路１５６ａとを１対１に設けて高速クロック信号により徐々に遅延を与えるものとしたが、このような構成に限らない。例えば、デジタル遅延回路１５３ａやＨレベル数判定回路１５６ａを並列に設けて、遅延時間の異なる遅延クロック信号を用いて、各遅延クロック信号にデータ信号を同期させた際のＨｉｇｈレベルパルス数を同時に判定することもできる。このようにすると、遅延クロック信号の決定に要する時間を短縮することができる。
【００８０】
ここで、以下に通信装置間で通信を行う際に行う遅延クロック信号の生成処理の具体例に関して説明する。以下の説明は、第１の実施の形態および第２の実施の形態に共通である。
【００８１】
図１８は、遅延クロック信号を生成する処理の流れを示すフローチャートである。以下、図１８に示す処理をステップ番号に沿って説明する。以下の処理は、通信装置１００が、通信装置２００からデータを受信する際に通信装置２００からのテストデータ信号によって遅延クロック信号を生成する処理である。
【００８２】
［ステップＳ１１］通信装置２００は、クロック信号とテストデータ信号とを合成した合成信号を通信装置１００に送信する。
［ステップＳ１２］受信回路１４０は、通信装置２００からの合成信号を受信する。受信回路１４０は、受信した合成信号を２進化回路１５０に出力する。
【００８３】
［ステップＳ１３］２進化回路１５０は、合成信号からクロック信号とテストデータ信号とを所定の閾値を用いて分離する。
［ステップＳ１４］２進化回路１５０は、分離したクロック信号にテストデータ信号を正しく検出することができる適正な遅延量を与えて、遅延クロック信号を生成する。なお、適正な遅延量は、前述の第１，第２の実施の形態の方法を用いて求めることができる。
【００８４】
［ステップＳ１５］２進化回路１５０は、適正な遅延量が決定すると、制御回路１１０に遅延量が決定した旨を通知する。
［ステップＳ１６］制御回路１１０は、２進化回路１５０から適正な遅延量が決定されたことの通知を受け付けると、通信装置２００に本番データの送信を要求する。
【００８５】
なお、制御回路１１０は、２進化回路１５０で適正な遅延量を決定するために必要な時間が設定されており、その時間の経過後に通信装置２００に本番データの送信を要求するようにしてもよい。また、制御回路１１０に、データ送信時や受信時におけるエラー検出機能を備えて、制御回路１１０の判断で通信可否を判断するようにしてもよい。
【００８６】
このように、本番通信前に適切な遅延クロック信号の生成を行っておくことで、本番通信の際のデータ検出の信頼性を向上することができる。
以上、本件の受信装置、送信装置および通信方法を図示の実施の形態に基づいて説明したが、これらに限定されるものではなく、各部の構成は同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。また、本発明は前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【００８７】
以上、説明した実施の形態の主な技術的特徴は、以下の付記の通りである。
（付記１） クロック信号にデータ信号が重畳された信号を受信する受信装置であって、
受信信号の電圧レベルが、第１の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第１の閾値よりも低い場合に前記クロック信号のロウレベルを検出して、前記クロック信号を分離するクロック識別部と、
前記受信信号の電圧レベルが、前記第１の閾値より高い第２の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第２の閾値よりも低い場合に前記中間信号のロウレベルを検出して、前記中間信号を分離するデータ識別部と、
前記クロック識別部が分離した前記クロック信号に前記データ識別部が分離した前記中間信号を同期させて、前記データ信号を出力する再同期部と、
を有することを特徴とする受信装置。
【００８８】
（付記２） 前記クロック識別部が分離した前記クロック信号を当該クロック信号の周期より短い単位で遅延した遅延クロック信号を出力する遅延クロック生成部を有し、
前記再同期部は、前記遅延クロック生成部が出力した前記遅延クロック信号に前記データ識別部が出力した前記中間信号を同期させる、
ことを特徴とする付記１記載の受信装置。
【００８９】
（付記３） 前記遅延クロック生成部は、分離された前記クロック信号を異なる複数の遅延量で遅延させてテストクロック信号を生成し、分離された前記中間信号を前記テストクロックに同期させて、当該中間信号のハイレベルが正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とすることを特徴とする付記２記載の受信装置。
【００９０】
（付記４） 前記遅延クロック生成部は、遅延量を順に大きくしながら前記クロック信号を遅延させて複数のテストクロック信号を生成し、前記複数のテストクロック信号に前記中間信号を同期させて前記中間信号の値をそれぞれ検出して、前記複数のテストクロック信号のうち、前記遅延量が最小の信号からｍ番目の前記テストクロック信号に同期して最初に前記中間信号のハイレベルを検出し、ｎ（ただし、ｎ＞ｍ）番目の前記テストクロック信号に同期して、ｍ番目以降で最初に前記中間信号のロウレベルを検出すると、当該ｍ番目から（ｎ−１）番目までのテストクロック信号のうち、何れか１つのテストクロック信号を前記遅延クロック信号として前記再同期部に出力することを特徴とする付記３記載の受信装置。
【００９１】
（付記５） 前記遅延クロック生成部は、前記複数のテストクロック信号のうち（ｍ＋ｎ−１）／２（小数点以下は、切り捨てまたは切り上げ）番目のテストクロック信号を前記遅延クロック信号とすることを特徴とする付記４記載の受信装置。
【００９２】
（付記６） 前記遅延クロック生成部は、前記クロック信号を異なる複数の遅延量で遅延させて複数のテストクロック信号を生成し、前記テストクロック信号に前記中間信号を同期させて得られた出力信号に、ハイレベルの期間が当該テストクロックの周期単位で所定の回数だけ検出されるときの前記テストクロック信号を前記遅延クロック信号として出力することを特徴とする付記３記載の受信装置。
【００９３】
（付記７） 前記遅延クロック生成部からの要求に応じて、前記受信信号の送信元の送信装置に対して信号を送信する信号送信部を有し、
前記遅延クロック生成部は、前記送信装置から、前記データ信号の代わりにテスト用のテストデータ信号が重畳された信号が送信されたとき、前記遅延クロック生成部は、前記データ識別部から前記テストデータ信号に基づく前記中間信号を受け付け、当該中間信号を前記テストクロックに同期させて、当該中間信号が正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とし、当該遅延量の決定後に、前記信号送信部を通じて前記送信装置に対して前記データ信号を重畳した信号の送信を要求する、
ことを特徴とする付記１記載の受信装置。
【００９４】
（付記８） デジタルデータの送信を行う送信装置であって、
クロック信号とデータ信号との入力を受ける信号入力部と、
前記クロック信号がロウレベルの場合に第１の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第１の電圧レベルよりも高い第２の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第２の電圧レベルよりも高い第３の電圧レベルの信号を出力する重畳部と、
を有することを特徴とする送信装置。
【００９５】
（付記９） デジタルデータの送受信を行う送信装置と受信装置との通信方法であって、
前記送信装置が、クロック信号とデータ信号との入力を受け、前記クロック信号がロウレベルの場合に第１の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第１の電圧レベルよりも高い第２の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第２の電圧レベルよりも高い第３の電圧レベルの信号を送信し、
前記受信装置が、前記送信装置から送信された信号を受信し、当該受信信号の電圧レベルが、前記第１の電圧レベルよりも高く前記第２の電圧レベル以下の第１の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第１の閾値よりも低い場合に前記クロック信号のロウレベルを検出して前記クロック信号を分離し、前記第２の電圧レベルよりも高く前記第３の電圧レベル以下の第２の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第２の閾値よりも低い場合に前記中間信号のロウレベルを検出して前記中間信号を分離し、分離した前記クロック信号に前記中間信号を同期させて前記データ信号を出力する、
ことを特徴とする通信方法。
【図面の簡単な説明】
【００９６】
【図１】本実施の形態の概要を示す図である。
【図２】第１の実施の形態の通信装置の構成を示す図である。
【図３】第１の実施の形態の送信装置の３進化回路の入出力を示す図である。
【図４】３進化回路によって生成される合成信号を示す図である。
【図５】３進化回路の構成の具体例を示す図である。
【図６】第１の実施の形態における２進化回路の構成を示すブロック図である。
【図７】クロック信号および中間信号のタイミングずれを示す模式図である。
【図８】合成信号をクロック信号と中間信号に分離したときの波形の例を示すタイミングチャートである。
【図９】第１の遅延クロック信号に中間信号を同期させた場合を示す模式図である。
【図１０】第ｍの遅延クロック信号に中間信号を同期させた場合を示す模式図である。
【図１１】第ｎの遅延クロック信号に中間信号を同期させた場合を示す模式図である。
【図１２】２進化回路の出力信号を示す図である。
【図１３】第２の実施の形態の２進化回路の構成を示すブロック図である。
【図１４】合成信号をクロック信号と中間信号に分離した波形を示す模式図である。
【図１５】遅延クロック信号に中間信号を同期させた場合を示す第１の模式図である。
【図１６】遅延クロック信号に中間信号を同期させた場合を示す第２の模式図である。
【図１７】遅延クロック信号に中間信号を同期させた場合を示す第３の模式図である。
【図１８】遅延クロック信号を生成する処理の流れを示すフローチャートである。
【符号の説明】
【００９７】
１ 送信装置
１ａ 重畳部
１ｂ 送信部
２ 受信装置
２ａ 受信部
２ｂ クロック識別部
２ｃ データ識別部
２ｄ 再同期部
【特許請求の範囲】
【請求項１】
クロック信号にデータ信号が重畳された信号を受信する受信装置であって、
受信信号の電圧レベルが、第１の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第１の閾値よりも低い場合に前記クロック信号のロウレベルを検出して、前記クロック信号を分離するクロック識別部と、
前記受信信号の電圧レベルが、前記第１の閾値より高い第２の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第２の閾値よりも低い場合に前記中間信号のロウレベルを検出して、前記中間信号を分離するデータ識別部と、
前記クロック識別部が分離した前記クロック信号に前記データ識別部が分離した前記中間信号を同期させて、前記データ信号を出力する再同期部と、
を有することを特徴とする受信装置。
【請求項２】
前記クロック識別部が分離した前記クロック信号を当該クロック信号の周期より短い単位で遅延した遅延クロック信号を出力する遅延クロック生成部を有し、
前記再同期部は、前記遅延クロック生成部が出力した前記遅延クロック信号に前記データ識別部が出力した前記中間信号を同期させる、
ことを特徴とする請求項１記載の受信装置。
【請求項３】
前記遅延クロック生成部は、分離された前記クロック信号を異なる複数の遅延量で遅延させてテストクロック信号を生成し、分離された前記中間信号を前記テストクロックに同期させて、当該中間信号のハイレベルが正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とすることを特徴とする請求項２記載の受信装置。
【請求項４】
前記遅延クロック生成部は、遅延量を順に大きくしながら前記クロック信号を遅延させて複数のテストクロック信号を生成し、前記複数のテストクロック信号に前記中間信号を同期させて前記中間信号の値をそれぞれ検出して、前記複数のテストクロック信号のうち、前記遅延量が最小の信号からｍ番目の前記テストクロック信号に同期して最初に前記中間信号のハイレベルを検出し、ｎ（ただし、ｎ＞ｍ）番目の前記テストクロック信号に同期して、ｍ番目以降で最初に前記中間信号のロウレベルを検出すると、当該ｍ番目から（ｎ−１）番目までのテストクロック信号のうち、何れか１つのテストクロック信号を前記遅延クロック信号として前記再同期部に出力することを特徴とする請求項３記載の受信装置。
【請求項５】
前記遅延クロック生成部は、前記クロック信号を異なる複数の遅延量で遅延させて複数のテストクロック信号を生成し、前記テストクロック信号に前記中間信号を同期させて得られた出力信号に、ハイレベルの期間が当該テストクロックの周期単位で所定の回数だけ検出されるときの前記テストクロック信号を前記遅延クロック信号として出力することを特徴とする請求項３記載の受信装置。
【請求項６】
デジタルデータの送信を行う送信装置であって、
クロック信号とデータ信号との入力を受ける信号入力部と、
前記クロック信号がロウレベルの場合に第１の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第１の電圧レベルよりも高い第２の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第２の電圧レベルよりも高い第３の電圧レベルの信号を出力する重畳部と、
を有することを特徴とする送信装置。
【請求項７】
デジタルデータの送受信を行う送信装置と受信装置との通信方法であって、
前記送信装置が、クロック信号とデータ信号との入力を受け、前記クロック信号がロウレベルの場合に第１の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第１の電圧レベルよりも高い第２の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第２の電圧レベルよりも高い第３の電圧レベルの信号を送信し、
前記受信装置が、前記送信装置から送信された信号を受信し、当該受信信号の電圧レベルが、前記第１の電圧レベルよりも高く前記第２の電圧レベル以下の第１の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第１の閾値よりも低い場合に前記クロック信号のロウレベルを検出して前記クロック信号を分離し、前記第２の電圧レベルよりも高く前記第３の電圧レベル以下の第２の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第２の閾値よりも低い場合に前記中間信号のロウレベルを検出して前記中間信号を分離し、分離した前記クロック信号に前記中間信号を同期させて前記データ信号を出力する、
ことを特徴とする通信方法。
【請求項１】
クロック信号にデータ信号が重畳された信号を受信する受信装置であって、
受信信号の電圧レベルが、第１の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第１の閾値よりも低い場合に前記クロック信号のロウレベルを検出して、前記クロック信号を分離するクロック識別部と、
前記受信信号の電圧レベルが、前記第１の閾値より高い第２の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第２の閾値よりも低い場合に前記中間信号のロウレベルを検出して、前記中間信号を分離するデータ識別部と、
前記クロック識別部が分離した前記クロック信号に前記データ識別部が分離した前記中間信号を同期させて、前記データ信号を出力する再同期部と、
を有することを特徴とする受信装置。
【請求項２】
前記クロック識別部が分離した前記クロック信号を当該クロック信号の周期より短い単位で遅延した遅延クロック信号を出力する遅延クロック生成部を有し、
前記再同期部は、前記遅延クロック生成部が出力した前記遅延クロック信号に前記データ識別部が出力した前記中間信号を同期させる、
ことを特徴とする請求項１記載の受信装置。
【請求項３】
前記遅延クロック生成部は、分離された前記クロック信号を異なる複数の遅延量で遅延させてテストクロック信号を生成し、分離された前記中間信号を前記テストクロックに同期させて、当該中間信号のハイレベルが正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とすることを特徴とする請求項２記載の受信装置。
【請求項４】
前記遅延クロック生成部は、遅延量を順に大きくしながら前記クロック信号を遅延させて複数のテストクロック信号を生成し、前記複数のテストクロック信号に前記中間信号を同期させて前記中間信号の値をそれぞれ検出して、前記複数のテストクロック信号のうち、前記遅延量が最小の信号からｍ番目の前記テストクロック信号に同期して最初に前記中間信号のハイレベルを検出し、ｎ（ただし、ｎ＞ｍ）番目の前記テストクロック信号に同期して、ｍ番目以降で最初に前記中間信号のロウレベルを検出すると、当該ｍ番目から（ｎ−１）番目までのテストクロック信号のうち、何れか１つのテストクロック信号を前記遅延クロック信号として前記再同期部に出力することを特徴とする請求項３記載の受信装置。
【請求項５】
前記遅延クロック生成部は、前記クロック信号を異なる複数の遅延量で遅延させて複数のテストクロック信号を生成し、前記テストクロック信号に前記中間信号を同期させて得られた出力信号に、ハイレベルの期間が当該テストクロックの周期単位で所定の回数だけ検出されるときの前記テストクロック信号を前記遅延クロック信号として出力することを特徴とする請求項３記載の受信装置。
【請求項６】
デジタルデータの送信を行う送信装置であって、
クロック信号とデータ信号との入力を受ける信号入力部と、
前記クロック信号がロウレベルの場合に第１の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第１の電圧レベルよりも高い第２の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第２の電圧レベルよりも高い第３の電圧レベルの信号を出力する重畳部と、
を有することを特徴とする送信装置。
【請求項７】
デジタルデータの送受信を行う送信装置と受信装置との通信方法であって、
前記送信装置が、クロック信号とデータ信号との入力を受け、前記クロック信号がロウレベルの場合に第１の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第１の電圧レベルよりも高い第２の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第２の電圧レベルよりも高い第３の電圧レベルの信号を送信し、
前記受信装置が、前記送信装置から送信された信号を受信し、当該受信信号の電圧レベルが、前記第１の電圧レベルよりも高く前記第２の電圧レベル以下の第１の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第１の閾値よりも低い場合に前記クロック信号のロウレベルを検出して前記クロック信号を分離し、前記第２の電圧レベルよりも高く前記第３の電圧レベル以下の第２の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第２の閾値よりも低い場合に前記中間信号のロウレベルを検出して前記中間信号を分離し、分離した前記クロック信号に前記中間信号を同期させて前記データ信号を出力する、
ことを特徴とする通信方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００９−２７８４０５（Ｐ２００９−２７８４０５Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００８−１２８１４９（Ｐ２００８−１２８１４９）
【出願日】平成２０年５月１５日（２００８．５．１５）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２０年５月１５日（２００８．５．１５）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]