固体撮像素子および固体撮像素子を用いた信号処理方法
【課題】信号の転送時間を短縮する。
【解決手段】ピクセルアレイ２は、複数の受光ピクセル素子２ａ、２ａ、・・・と、複数の遮光ピクセル素子２ｂ、２ｂ、・・・とを有している。読み出し部３は、遮光ピクセル素子２ｂの出力信号を読み出す。ＡＤ変換処理部４は、隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行い遮光ピクセル素子２ｂ、２ｂ、・・・それぞれの信号転送をより短い時間で転送処理する回路を備えている。
【解決手段】ピクセルアレイ２は、複数の受光ピクセル素子２ａ、２ａ、・・・と、複数の遮光ピクセル素子２ｂ、２ｂ、・・・とを有している。読み出し部３は、遮光ピクセル素子２ｂの出力信号を読み出す。ＡＤ変換処理部４は、隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行い遮光ピクセル素子２ｂ、２ｂ、・・・それぞれの信号転送をより短い時間で転送処理する回路を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子および固体撮像素子を用いた信号処理方法に関し、特に、行毎または列毎に信号を処理する固体撮像素子および固体撮像素子を用いた信号処理方法に関する。
【背景技術】
【０００２】
近年、ＣＣＤ（Charge Coupled Device：電荷結合素子）イメージセンサやＣＭＯＳイメージセンサ等の固体撮像素子が注目されている。
一般的な固体撮像素子は、ピクセルアレイの１行を同時に読み出し、読み出し結果をピクセル毎にＡＤ変換してシグナルプロセッサまたは外部に順番に転送する（例えば、特許文献１、２参照）。
【特許文献１】特開２００６−２０１７１号公報
【特許文献２】特開２００６−２１７３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
イメージセンサのフレームレートは、ピクセル数に反比例する。また、１行のピクセル行には光に反応しない遮光ピクセルを数十個設けて、受光ピクセルとともに読み出し、平均化することで、ノイズ低減や暗電流削減に用いている。
【０００４】
近年、ピクセルの縮小に伴うＳ／Ｎ比の低下により、１行内に必要な遮光ピクセルの数が増えており、その分転送時間が増えて、クロック周波数あたりのフレームレートを下げる問題が生じている。つまり、転送時間がボトルネックとなっている。ここで、クロック周波数を上げて転送時間を短縮することも考えられるが、この場合クロックノイズが増加してしまう。
【０００５】
本発明はこのような点に鑑みてなされたものであり、信号の転送時間を短縮することができる固体撮像素子および固体撮像素子を用いた信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では上記問題を解決するために、図１に示すような固体撮像素子１が提供される。
本発明に係る固体撮像素子１は、行毎または列毎に信号を処理する素子である。
【０００７】
ピクセルアレイ２は、複数の受光ピクセル素子２ａ、２ａ、・・・と、複数の遮光ピクセル素子２ｂ、２ｂ、・・・とを有している。
読み出し部３は、遮光ピクセル素子２ｂの出力信号を読み出す。
【０００８】
ＡＤ変換処理部４は、隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行い遮光ピクセル素子２ｂ、２ｂ、・・・それぞれの信号転送をより短い時間で転送処理する。
【０００９】
このような固体撮像素子１によれば、読み出し部３により、ピクセルアレイ２によって読み出された遮光ピクセル素子２ｂの出力信号が読み出される。ＡＤ変換処理部４において隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行うことにより、転送時間をより短い時間で転送できる信号が作成される。
【発明の効果】
【００１０】
本発明では、隣接する複数の遮光ピクセル素子の出力信号の和を行い転送信号を作成するようにしたので、信号の転送時間を短縮することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。
【００１２】
固体撮像素子１は、ピクセルアレイ２と、読み出し部３と、ＡＤ変換処理部４とを有している。
ピクセルアレイ２は、複数の受光ピクセル素子２ａ、２ａ、・・・と、複数の遮光ピクセル素子２ｂ、２ｂ、・・・とを有している。
【００１３】
読み出し部３は、遮光ピクセル素子２ｂの出力信号を読み出す。
ＡＤ変換処理部４は、隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行い遮光ピクセル素子２ｂ、２ｂ、・・・それぞれの信号転送をより短い時間で転送処理する。
【００１４】
このような固体撮像素子１によれば、読み出し部３により、ピクセルアレイ２によって読み出された遮光ピクセル素子２ｂの出力信号が読み出される。ＡＤ変換処理部４において隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行うことにより、転送時間をより短い時間で転送できる信号が作成される。
【００１５】
以下、本発明の実施の形態を説明する。
図２は、実施の形態の固体撮像素子を示すブロック図である。
固体撮像素子１０は、複数のピクセルが行列状に二次元的に配列されたピクセルアレイ２０と、タイミングジェネレータ３０と、読み出し回路４０と、カラムＡＤＣ回路５０と、シフトレジスタ回路６０とを備えている。
【００１６】
ピクセルアレイ２０は、受光ピクセル２１と、光に反応しない遮光ピクセル２２、２３を有している。
受光ピクセル２１は、例えば光電変換素子としてのフォトダイオードと、このフォトダイオードの初期化や出力信号の増幅、タイミング制御を行うためのトランジスタ等で構成されている。個々のピクセルは、光の三原色のいずれかの色のカラーフィルタで覆われ、各色の光の光電変換を行う。
【００１７】
タイミングジェネレータ３０は、読み出し回路４０、カラムＡＤＣ回路５０およびシフトレジスタ回路６０の同期をとるタイミング信号を各回路に出力する。
読み出し回路４０、カラムＡＤＣ回路５０およびシフトレジスタ回路６０は、受光ピクセル２１および遮光ピクセル２２、２３の個々の列単位に、設けられている。
【００１８】
読み出し回路４０は、受光ピクセル２１と遮光ピクセル２２、２３のピクセル出力２４を、列単位に個別に選択して読み出す。
また、読み出し回路４０は、相関二重サンプリング技術にて、ピクセル出力２４における光電変換素子のリセット時等に発生するノイズを光電変換信号から除去する処理等を行う。
【００１９】
カラムＡＤＣ回路５０は、共通のクロックで動作する比較回路５１とｎビットカウント回路５２（ｎ＝１、２、・・・）とを有している。
比較回路５１は、読み出し回路４０が読み出したピクセル出力２４を基準電圧と比較し、ピクセル出力電圧が基準電圧を超えたときに、ｎビットカウント回路５２へ信号を伝え、カウントを停止させる。
【００２０】
ｎビットカウント回路５２は、比較回路５１から得られる信号を用いて、後述のように、光電変換信号のデジタル化処理を行う。この際、受光ピクセル２１のピクセル出力２４に対応する信号は、受光カウント回路５２１に入力され、遮光ピクセル２２、２３のピクセル出力２４に対応する信号は、それぞれ遮光カウント回路５２２、５２３に入力される。
【００２１】
シフトレジスタ回路６０は、後述するラッチ回路の値を順次読み出すために設けられている。
このような固体撮像素子１０によれば、タイミングジェネレータ３０によって与えられるタイミング信号に従って、読み出し回路４０により、受光ピクセル２１のピクセルおよび遮光ピクセル２２、２３の各ピクセル出力２４が読み出される。そして、読み出された各ピクセルが比較回路５１に入力され、基準電圧と比較を行う。そして、比較された信号がｎビットカウント回路５２に入力される。ｎビットカウント回路５２により、デジタル化処理が施され、得られたデジタル信号が順次出力される。
【００２２】
次に、受光カウント回路５２１に入力された信号の処理について説明する。以下、一例としてｎ＝３であり、ピクセル出力２４の最大電圧が１Ｖの場合について説明する。
図３は、受光カウント回路の信号処理を説明するブロック図である。
【００２３】
比較回路５１は、受光ピクセル２１のピクセル数に対応して設けられたＡＤＣ判定回路５１ａ、５１ｂ、・・・を有している。以下、ＡＤＣ判定回路５１ａに入力されるピクセル信号を信号Ａと言い、ＡＤＣ判定回路５１ｂに入力されるピクセル信号を信号Ｂと言う。
【００２４】
ＡＤＣ判定回路５１ａ、５１ｂは、それぞれ、ピクセル出力２４と基準電圧に応じて判定し、カウント回路５２１において（２3(=n)：０（０Ｖ）〜８（１Ｖ））のカウントを行う。ピクセル出力２４の電圧値が基準電圧値を超えるまでは“１”を出力し、ピクセル出力２４の電圧値が基準電圧値を超えると“０”を出力し、カウント回路５２１のカウントを停止させる。
【００２５】
受光カウント回路５２１は、ＡＤＣ判定回路５１ａとＡＤＣクロックＣＫ０との論理積を取るＡＮＤ回路５２１ａと、ＡＮＤ回路５２１ａの出力信号をカウントする１ｂｉｔカウンタ５２１ｂと、１ｂｉｔカウンタ５２１ｂの出力信号をラッチするラッチ回路５２１ｃと、１ｂｉｔカウンタ５２１ｂの出力信号をカウントする１ｂｉｔカウンタ５２１ｄと、１ｂｉｔカウンタ５２１ｄの出力信号をラッチするラッチ回路５２１ｅと、１ｂｉｔカウンタ５２１ｄの出力信号をカウントする１ｂｉｔカウンタ５２１ｆと、１ｂｉｔカウンタ５２１ｆの出力信号をラッチするラッチ回路５２１ｇとを有している。１ｂｉｔカウンタ５２１ｂ、５２１ｄ、５２１ｆは、それぞれ例えばＤ−フリップフロップで構成されている。
【００２６】
また、受光カウント回路５２１は、信号Ａと同様にして信号Ｂを処理するＡＮＤ回路５２１ｈと、１ｂｉｔカウンタ５２１ｉ、５２１ｋ、５２１ｎと、ラッチ回路５２１ｊ、５２１ｍ、５２１ｐとを有している。
【００２７】
シフトレジスタ回路６０は、ラッチ回路５２１ｃ、５２１ｅ、５２１ｇにラッチされている値を選択して後段の色信号処理回路（図示せず）に順次読み出すシフトレジスタ６１と、ラッチ回路５２１ｊ、５２１ｍ、５２１ｐにラッチされている値を選択して後段の色信号処理回路に順次読み出すシフトレジスタ６２とを有している。
【００２８】
ラッチ回路５２１ｃ、５２１ｊの値はＢｕｓ０から読み出され、ラッチ回路５２１ｅ、５２１ｍの値はＢｕｓ１から読み出され、ラッチ回路５２１ｇ、５２１ｐの値はＢｕｓ２から読み出される。
【００２９】
図４は、図３に示す回路により得られるデジタル値を示す図である。
図４中、ｂｉｔ０は、１ビットカウンタ５２１ｂの出力値（ラッチ回路５２１ｃに格納される値）であり、ｂｉｔ１は、１ビットカウンタ５２１ｄの出力値（ラッチ回路５２１ｅに格納される値）であり、ｂｉｔ２は、１ビットカウンタ５２１ｆの出力値（ラッチ回路５２１ｇに格納される値）である。
【００３０】
図４（ａ）に示すように、ＡＤＣ判定回路５１ａから“１”が出力されている間、１ｂｉｔカウンタ５２１ｂ、５２１ｄ、５２１ｆがＡＤＣクロックＣＫ０に応じて変化する。
図４（ｂ）は、ＡＤＣ判定回路５１ａの出力値が変化したときを示している。
【００３１】
シフトレジスタ６１は、タイミングジェネレータ３０から出力されるタイミング信号に応じて動作を開始し、ラッチ回路５２１ｃ、５２１ｅ、５２１ｇに格納された値を読み出す。
【００３２】
なお、読み出された値の重みに応じて、信号処理を施すことにより、デジタル値が得られる。具体的には、ｂｉｔ０が１の区間を１（２0）とし、ｂｉｔ１が１の区間を２（２1）とし、ｂｉｔ２の区間を４（２2）として、ｂｉｔ０とｂｉｔ１とｂｉｔ２との総和を取ることにより、デジタル値が得られる。図４（ｂ）では、０＋０＋４＝“４”が得られる。
【００３３】
次に、遮光カウント回路５２２、５２３に入力された信号の処理について説明する。
図５は、遮光カウント回路の信号処理を説明するブロック図である。なお、遮光カウント回路５２２、５２３の構成は、同様であるため、代表して遮光カウント回路５２２の構成を示す。
【００３４】
比較回路５１は、遮光ピクセル２２のピクセル数に対応して設けられたＡＤＣ判定回路５１ｃ、５１ｄ、・・・を有している。ＡＤＣ判定回路５１ｃ、５１ｄ、・・・は、ＡＤＣ判定回路５１ａ、５１ｂ、・・・と同様の機能を有している。
【００３５】
遮光カウント回路５２２は、ＡＤＣ判定回路５１ｃとＡＤＣクロックＣＫ１との論理積を取るＡＮＤ回路５２２ａと、ＡＮＤ回路５２２ａの出力信号をカウントする１ｂｉｔカウンタ５２２ｂと、ＡＤＣ判定回路５１ｄとＡＤＣクロックＣＫ２との論理積を取るＡＮＤ回路５２２ｃと、ＡＮＤ回路５２２ｃの出力信号をカウントする１ｂｉｔカウンタ５２２ｄと、１ｂｉｔカウンタ５２２ｂの値と１ｂｉｔカウンタ５２２ｄの値との排他的論理和（ＥＸＯＲ）を取るＥＸＯＲ回路５２２ｅと、ＥＸＯＲ回路５２２ｅの出力信号をラッチするラッチ回路５２２ｆと、ＥＸＯＲ回路５２２ｅの出力信号をカウントする１ｂｉｔカウンタ５２２ｇと、１ｂｉｔカウンタ５２２ｇの出力信号をラッチするラッチ回路５２２ｈと、１ｂｉｔカウンタ５２２ｇの出力信号をカウントする１ｂｉｔカウンタ５２２ｉと、１ｂｉｔカウンタ５２２ｉの出力信号をラッチするラッチ回路５２２ｊと、オーバーフロー検出用カウンタ（オーバーフロー検出部）５２２ｋとを有している。１ｂｉｔカウンタ５２２ｂ、５２２ｇ、５２２ｉは、それぞれ例えばＤ−フリップフロップで構成されている。また、ＡＮＤ回路５２２ａ、５２２ｃ、１ｂｉｔカウンタ５２２ｂ、５２２ｄ、ＥＸＯＲ回路５２２ｅが共通信号作成部を構成している。
【００３６】
シフトレジスタ回路６０は、ラッチ回路５２２ｆ、５２２ｈ、５２２ｊにラッチされている値を順次読み出すシフトレジスタ（選択回路）６３を有している。
図６は、図５に示す回路により得られるデジタル値を示す図である。
【００３７】
以下、図５および図６を用いて動作を説明する。
図６中、ｂｉｔＡは、１ｂｉｔカウンタ５２２ｂの値であり、ｂｉｔＢは、１ｂｉｔカウンタ５２２ｄの値であり、ｂｉｔ０（ＥＸＯＲ）は、ＥＸＯＲ回路５２２ｅの出力値であり、ｂｉｔ１は、１ｂｉｔカウンタ５２２ｇの出力値であり、ｂｉｔ２は、１ｂｉｔカウンタ５２２ｉの出力値であり、ｂｉｔ３は、オーバーフロー検出用カウンタ５２２ｋの出力値であり、ラッチ０は、ラッチ回路５２２ｆに格納される値であり、ラッチ１は、ラッチ回路５２２ｈに格納される値であり、ラッチ２は、ラッチ回路５２２ｊに格納される値である。
【００３８】
図６に示すように、ＡＤＣクロックＣＫ１とＡＤＣクロックＣＫ２とは、互いに半周期ずれている。そのため、１ｂｉｔカウンタ５２２ｂ、５２２ｄによって、それぞれカウントされた信号も互いに半周期ずれている。ＥＸＯＲ回路５２２ｅによって、これらの信号の排他的論理和を取ることにより、１ｂｉｔカウンタ５２２ｂ、５２２ｄの出力信号に対し周期が半分の信号（ＡＤ変換用信号）が出力される。この値がラッチ回路５２２ｆに格納される。また、１ｂｉｔカウンタ５２２ｇによって、この信号を２分周した信号が出力される。この値がラッチ回路５２２ｈに格納される。同様に、１ｂｉｔカウンタ５２２ｉの出力信号がラッチ回路５２２ｊに格納される。
【００３９】
そして、オーバーフロー検出用カウンタ５２２ｋに“１”の信号が入力され、１ｂｉｔカウンタ５２２ｋの出力信号が“１”になると、ラッチ回路５２２ｆ、５２２ｈ、５２２ｊの値が強制ラッチされる。
【００４０】
シフトレジスタ６３は、タイミングジェネレータ３０から出力されるタイミング信号に応じて動作を開始し、ラッチ回路５２２ｆ、５２２ｈ、５２２ｊに格納された値を読み出す。読み出し方は、図４と同様であるため説明を省略する。
【００４１】
このような回路構成により、図６では、ＡＤＣ判定回路５１ｃとＡＤＣ判定回路５１ｄの出力値の和を行い、ＡＤＣ判定回路５１ｃとＡＤＣ判定回路５１ｄの出力値を１回の読み出し時間で読み出すことができるため、読み出し時間を短縮することができる。
【００４２】
以上述べたように、本実施の形態の固体撮像素子１０によれば、遮光カウント回路５２２、５２３を設けて隣接する遮光ピクセルの出力信号の和を行うことにより、遮光ピクセルの転送時間を短縮することができ、クロック周波数あたりのフレームレートを上げることができる。よって、同じフレームレートでデータの転送時間を短くすることができる。また、クロック周波数を上げなくてもよいため、クロック周波数を上げて転送時間を短くする場合に比べてクロックノイズを低減することができる。
【００４３】
また、隣接するＡＤＣ判定回路のカウント回路を共通化することができるので、回路面積を縮小することもできる。
ところで、出力信号の和を行うことで、１ビットカウンタ５２２ｇ、５２２ｉは、それぞれ１ビットカウンタ５２１ｄ、５２１ｆの倍の速さでカウントすることになる。例えば図６では受光カウント回路５２１が０から７までカウントする間に、遮光カウント回路５２２、５２３は、０から１４までカウントする。従って、受光カウント回路５２１がまだカウントを続けている間に、遮光カウント回路５２２、５２３の各１ビットカウンタは、オーバーフローすることになるが、オーバーフロー検出用カウンタ５２２ｋを設けることにより、オーバーフローを防止することができる。
【００４４】
また、遮光ピクセルは、ブラックレベルであるため、オーバーフロー検出用カウンタ５２２ｋによりラッチ回路５２２ｆ、５２２ｈ、５２２ｊの値が強制ラッチされる前に、ＡＤＣ判定回路５１ｃ、５１ｄの値が“１”から“０”に変化する。従って、他に余分な回路を設ける必要もない。また、遮光ピクセルの出力信号は、従来から後段の色信号処理回路（図示せず）において、平均化処理を行っているため、後段の色信号処理回路に特別な回路を設ける必要もない。
【００４５】
なお、本実施の形態では、遮光カウント回路５２２、５２３は、２つのピクセルの排他的論理和を取って処理する構成としたが、本発明はこれに限らず、４つ、８つ等の偶数個のピクセルの排他的論理和を取って処理する構成とするようにしてもよい。
【００４６】
また、本実施の形態では、オーバーフロー検出用カウンタ５２２ｋは、オーバーフロー検出時にラッチ回路５２２ｆ、５２２ｈ、５２２ｊの値を強制ラッチするようにしたが、ラッチ回路５２２ｆ、５２２ｈ、５２２ｊの値をそれぞれ“１”に書き替えるようにしてもよい。
【００４７】
以上、本発明の固体撮像素子および固体撮像素子を用いた信号処理方法を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【００４８】
また、本発明は、前述した実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
（付記１） 行毎または列毎に信号を処理する固体撮像素子において、
複数の受光ピクセル素子と、複数の遮光ピクセル素子とを有するピクセルアレイと、
前記受光ピクセル素子と、前記遮光ピクセル素子の出力信号を読み出す読み出し部と、前記読み出し部からの出力信号をＡＤ変換処理を行うＡＤ変換部を備え、
隣接する複数の前記遮光ピクセル素子の出力信号の和を転送処理するＡＤ変換処理部と、
を有することを特徴とする固体撮像素子。
【００４９】
（付記２） 前記ＡＤ変換処理部は、ＡＤ変換用信号をＡＤ変換する際に用いる複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す走査回路とを有するカウント回路を有することを特徴とする付記１記載の固体撮像素子。
【００５０】
（付記３） 前記カウント回路は、前記各ラッチ回路にラッチされている前記各ビットカウンタの値がいずれも１であることを検出すると、前記各ラッチ回路の値を１に固定するオーバーフロー検出部を有することを特徴とする付記２記載の固体撮像素子。
【００５１】
（付記４） 前記カウント回路は、互いに半周期ずれたクロックに応じて前記各出力信号を分周した分周信号を作成する複数の分周信号作成回路と、前記各分周信号の排他的論理和をとるＥＸＯＲ回路とを有し、
前記ＡＤ変換処理部は、前記ＡＤ変換用信号をＡＤ変換する際に前記ＥＸＯＲ回路の出力信号をそれぞれ分周して各ビットの値を決定する複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す走査回路とを有するカウント回路を有することを特徴とする付記３記載の固体撮像素子。
【００５２】
（付記５） 行毎または列毎に信号を処理する固体撮像素子を用いた信号処理方法において、
読み出し部が、複数の受光ピクセル素子と、複数の遮光ピクセル素子とを有するピクセルアレイの前記遮光ピクセル素子の出力信号を読み出し、
ＡＤ変換処理部が、隣接する複数の前記遮光ピクセル素子の出力信号の和を行う、
ことを特徴とする固体撮像素子を用いた信号処理方法。
【００５３】
（付記６） 前記ＡＤ変換処理部は、前記遮光ピクセル素子の出力信号の和を行った信号をＡＤ変換する際に用いる複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す選択回路とを有することを特徴とする付記１記載の固体撮像素子。
【００５４】
（付記７） 前記ラッチ回路および選択回路は、１列分の前記遮光ピクセル素子の出力信号をまとめて処理することを特徴とする付記６記載の固体撮像素子。
（付記８） 前記ＡＤ変換処理部は、前記各ラッチ回路にラッチされている前記各ビットカウンタの値がいずれも１であることを検出すると、前記各ラッチ回路の値を１に固定するオーバーフロー検出部を有することを特徴とする付記６記載の固体撮像素子。
【００５５】
（付記９） 前記ＡＤ変換処理部は、１列の前記遮光ピクセル素子に対応してそれぞれ設けられ、前記各遮光ピクセル素子の各出力信号が基準電圧を超えるまで信号を出力する複数の判定回路と、前記各判定回路に対応してそれぞれ設けられ、前記各判定回路の出力信号をカウントする複数の信号作成回路と、前記各信号作成回路がそれぞれカウントした信号の排他的論理和をとるＥＸＯＲ回路とを有し、
前記ＡＤ変換処理部は、ＡＤ変換する際に前記ＥＸＯＲ回路の出力信号をそれぞれカウントする複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す選択回路とを有することを特徴とする付記１記載の固体撮像素子。
【００５６】
（付記１０） 前記信号作成回路は、互いに半周期ずれたクロックに応じて前記判定回路の出力信号をカウントすることを特徴とする付記９記載の固体撮像素子。
【図面の簡単な説明】
【００５７】
【図１】本発明の概要を示す図である。
【図２】実施の形態の固体撮像素子を示すブロック図である。
【図３】受光カウント回路の信号処理を説明するブロック図である。
【図４】図３に示す回路により得られるデジタル値を示す図である。
【図５】遮光カウント回路の信号処理を説明するブロック図である。
【図６】図５に示す回路により得られるデジタル値を示す図である。
【符号の説明】
【００５８】
１、１０ 固体撮像素子
２、２０ ピクセルアレイ
２ａ 受光ピクセル素子
２ｂ 遮光ピクセル素子
３ 読み出し部
４ ＡＤ変換処理部
２１ 受光ピクセル
２２、２３ 遮光ピクセル
２４ ピクセル出力
３０ タイミングジェネレータ
４０ 読み出し回路
５０ カラムＡＤＣ回路
５１ 比較回路
５１ａ、５１ｂ、５１ｃ、５１ｄ ＡＤＣ判定回路
５２ ｎビットカウント回路
６０ シフトレジスタ回路
６１、６２、６３ シフトレジスタ
５２１ 受光カウント回路
５２２、５２３ 遮光カウント回路
５２１ａ、５２１ｈ、５２２ａ、５２２ｃ ＡＮＤ回路
５２１ｂ、５２１ｄ、５２１ｆ、５２１ｉ、５２１ｋ、５２１ｎ、５２２ｂ、５２２ｄ、５２２ｇ、５２２ｉ １ｂｉｔカウンタ
５２１ｃ、５２１ｅ、５２１ｇ、５２１ｊ、５２１ｍ、５２１ｐ、５２２ｆ、５２２ｈ、５２２ｊ ラッチ回路
５２２ｋ オーバーフロー検出用カウンタ
ＣＫ０、ＣＫ１、ＣＫ２ ＡＤＣクロック
【技術分野】
【０００１】
本発明は固体撮像素子および固体撮像素子を用いた信号処理方法に関し、特に、行毎または列毎に信号を処理する固体撮像素子および固体撮像素子を用いた信号処理方法に関する。
【背景技術】
【０００２】
近年、ＣＣＤ（Charge Coupled Device：電荷結合素子）イメージセンサやＣＭＯＳイメージセンサ等の固体撮像素子が注目されている。
一般的な固体撮像素子は、ピクセルアレイの１行を同時に読み出し、読み出し結果をピクセル毎にＡＤ変換してシグナルプロセッサまたは外部に順番に転送する（例えば、特許文献１、２参照）。
【特許文献１】特開２００６−２０１７１号公報
【特許文献２】特開２００６−２１７３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
イメージセンサのフレームレートは、ピクセル数に反比例する。また、１行のピクセル行には光に反応しない遮光ピクセルを数十個設けて、受光ピクセルとともに読み出し、平均化することで、ノイズ低減や暗電流削減に用いている。
【０００４】
近年、ピクセルの縮小に伴うＳ／Ｎ比の低下により、１行内に必要な遮光ピクセルの数が増えており、その分転送時間が増えて、クロック周波数あたりのフレームレートを下げる問題が生じている。つまり、転送時間がボトルネックとなっている。ここで、クロック周波数を上げて転送時間を短縮することも考えられるが、この場合クロックノイズが増加してしまう。
【０００５】
本発明はこのような点に鑑みてなされたものであり、信号の転送時間を短縮することができる固体撮像素子および固体撮像素子を用いた信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では上記問題を解決するために、図１に示すような固体撮像素子１が提供される。
本発明に係る固体撮像素子１は、行毎または列毎に信号を処理する素子である。
【０００７】
ピクセルアレイ２は、複数の受光ピクセル素子２ａ、２ａ、・・・と、複数の遮光ピクセル素子２ｂ、２ｂ、・・・とを有している。
読み出し部３は、遮光ピクセル素子２ｂの出力信号を読み出す。
【０００８】
ＡＤ変換処理部４は、隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行い遮光ピクセル素子２ｂ、２ｂ、・・・それぞれの信号転送をより短い時間で転送処理する。
【０００９】
このような固体撮像素子１によれば、読み出し部３により、ピクセルアレイ２によって読み出された遮光ピクセル素子２ｂの出力信号が読み出される。ＡＤ変換処理部４において隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行うことにより、転送時間をより短い時間で転送できる信号が作成される。
【発明の効果】
【００１０】
本発明では、隣接する複数の遮光ピクセル素子の出力信号の和を行い転送信号を作成するようにしたので、信号の転送時間を短縮することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。
【００１２】
固体撮像素子１は、ピクセルアレイ２と、読み出し部３と、ＡＤ変換処理部４とを有している。
ピクセルアレイ２は、複数の受光ピクセル素子２ａ、２ａ、・・・と、複数の遮光ピクセル素子２ｂ、２ｂ、・・・とを有している。
【００１３】
読み出し部３は、遮光ピクセル素子２ｂの出力信号を読み出す。
ＡＤ変換処理部４は、隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行い遮光ピクセル素子２ｂ、２ｂ、・・・それぞれの信号転送をより短い時間で転送処理する。
【００１４】
このような固体撮像素子１によれば、読み出し部３により、ピクセルアレイ２によって読み出された遮光ピクセル素子２ｂの出力信号が読み出される。ＡＤ変換処理部４において隣接する遮光ピクセル素子２ｂ、２ｂ、・・・の出力信号の和を行うことにより、転送時間をより短い時間で転送できる信号が作成される。
【００１５】
以下、本発明の実施の形態を説明する。
図２は、実施の形態の固体撮像素子を示すブロック図である。
固体撮像素子１０は、複数のピクセルが行列状に二次元的に配列されたピクセルアレイ２０と、タイミングジェネレータ３０と、読み出し回路４０と、カラムＡＤＣ回路５０と、シフトレジスタ回路６０とを備えている。
【００１６】
ピクセルアレイ２０は、受光ピクセル２１と、光に反応しない遮光ピクセル２２、２３を有している。
受光ピクセル２１は、例えば光電変換素子としてのフォトダイオードと、このフォトダイオードの初期化や出力信号の増幅、タイミング制御を行うためのトランジスタ等で構成されている。個々のピクセルは、光の三原色のいずれかの色のカラーフィルタで覆われ、各色の光の光電変換を行う。
【００１７】
タイミングジェネレータ３０は、読み出し回路４０、カラムＡＤＣ回路５０およびシフトレジスタ回路６０の同期をとるタイミング信号を各回路に出力する。
読み出し回路４０、カラムＡＤＣ回路５０およびシフトレジスタ回路６０は、受光ピクセル２１および遮光ピクセル２２、２３の個々の列単位に、設けられている。
【００１８】
読み出し回路４０は、受光ピクセル２１と遮光ピクセル２２、２３のピクセル出力２４を、列単位に個別に選択して読み出す。
また、読み出し回路４０は、相関二重サンプリング技術にて、ピクセル出力２４における光電変換素子のリセット時等に発生するノイズを光電変換信号から除去する処理等を行う。
【００１９】
カラムＡＤＣ回路５０は、共通のクロックで動作する比較回路５１とｎビットカウント回路５２（ｎ＝１、２、・・・）とを有している。
比較回路５１は、読み出し回路４０が読み出したピクセル出力２４を基準電圧と比較し、ピクセル出力電圧が基準電圧を超えたときに、ｎビットカウント回路５２へ信号を伝え、カウントを停止させる。
【００２０】
ｎビットカウント回路５２は、比較回路５１から得られる信号を用いて、後述のように、光電変換信号のデジタル化処理を行う。この際、受光ピクセル２１のピクセル出力２４に対応する信号は、受光カウント回路５２１に入力され、遮光ピクセル２２、２３のピクセル出力２４に対応する信号は、それぞれ遮光カウント回路５２２、５２３に入力される。
【００２１】
シフトレジスタ回路６０は、後述するラッチ回路の値を順次読み出すために設けられている。
このような固体撮像素子１０によれば、タイミングジェネレータ３０によって与えられるタイミング信号に従って、読み出し回路４０により、受光ピクセル２１のピクセルおよび遮光ピクセル２２、２３の各ピクセル出力２４が読み出される。そして、読み出された各ピクセルが比較回路５１に入力され、基準電圧と比較を行う。そして、比較された信号がｎビットカウント回路５２に入力される。ｎビットカウント回路５２により、デジタル化処理が施され、得られたデジタル信号が順次出力される。
【００２２】
次に、受光カウント回路５２１に入力された信号の処理について説明する。以下、一例としてｎ＝３であり、ピクセル出力２４の最大電圧が１Ｖの場合について説明する。
図３は、受光カウント回路の信号処理を説明するブロック図である。
【００２３】
比較回路５１は、受光ピクセル２１のピクセル数に対応して設けられたＡＤＣ判定回路５１ａ、５１ｂ、・・・を有している。以下、ＡＤＣ判定回路５１ａに入力されるピクセル信号を信号Ａと言い、ＡＤＣ判定回路５１ｂに入力されるピクセル信号を信号Ｂと言う。
【００２４】
ＡＤＣ判定回路５１ａ、５１ｂは、それぞれ、ピクセル出力２４と基準電圧に応じて判定し、カウント回路５２１において（２3(=n)：０（０Ｖ）〜８（１Ｖ））のカウントを行う。ピクセル出力２４の電圧値が基準電圧値を超えるまでは“１”を出力し、ピクセル出力２４の電圧値が基準電圧値を超えると“０”を出力し、カウント回路５２１のカウントを停止させる。
【００２５】
受光カウント回路５２１は、ＡＤＣ判定回路５１ａとＡＤＣクロックＣＫ０との論理積を取るＡＮＤ回路５２１ａと、ＡＮＤ回路５２１ａの出力信号をカウントする１ｂｉｔカウンタ５２１ｂと、１ｂｉｔカウンタ５２１ｂの出力信号をラッチするラッチ回路５２１ｃと、１ｂｉｔカウンタ５２１ｂの出力信号をカウントする１ｂｉｔカウンタ５２１ｄと、１ｂｉｔカウンタ５２１ｄの出力信号をラッチするラッチ回路５２１ｅと、１ｂｉｔカウンタ５２１ｄの出力信号をカウントする１ｂｉｔカウンタ５２１ｆと、１ｂｉｔカウンタ５２１ｆの出力信号をラッチするラッチ回路５２１ｇとを有している。１ｂｉｔカウンタ５２１ｂ、５２１ｄ、５２１ｆは、それぞれ例えばＤ−フリップフロップで構成されている。
【００２６】
また、受光カウント回路５２１は、信号Ａと同様にして信号Ｂを処理するＡＮＤ回路５２１ｈと、１ｂｉｔカウンタ５２１ｉ、５２１ｋ、５２１ｎと、ラッチ回路５２１ｊ、５２１ｍ、５２１ｐとを有している。
【００２７】
シフトレジスタ回路６０は、ラッチ回路５２１ｃ、５２１ｅ、５２１ｇにラッチされている値を選択して後段の色信号処理回路（図示せず）に順次読み出すシフトレジスタ６１と、ラッチ回路５２１ｊ、５２１ｍ、５２１ｐにラッチされている値を選択して後段の色信号処理回路に順次読み出すシフトレジスタ６２とを有している。
【００２８】
ラッチ回路５２１ｃ、５２１ｊの値はＢｕｓ０から読み出され、ラッチ回路５２１ｅ、５２１ｍの値はＢｕｓ１から読み出され、ラッチ回路５２１ｇ、５２１ｐの値はＢｕｓ２から読み出される。
【００２９】
図４は、図３に示す回路により得られるデジタル値を示す図である。
図４中、ｂｉｔ０は、１ビットカウンタ５２１ｂの出力値（ラッチ回路５２１ｃに格納される値）であり、ｂｉｔ１は、１ビットカウンタ５２１ｄの出力値（ラッチ回路５２１ｅに格納される値）であり、ｂｉｔ２は、１ビットカウンタ５２１ｆの出力値（ラッチ回路５２１ｇに格納される値）である。
【００３０】
図４（ａ）に示すように、ＡＤＣ判定回路５１ａから“１”が出力されている間、１ｂｉｔカウンタ５２１ｂ、５２１ｄ、５２１ｆがＡＤＣクロックＣＫ０に応じて変化する。
図４（ｂ）は、ＡＤＣ判定回路５１ａの出力値が変化したときを示している。
【００３１】
シフトレジスタ６１は、タイミングジェネレータ３０から出力されるタイミング信号に応じて動作を開始し、ラッチ回路５２１ｃ、５２１ｅ、５２１ｇに格納された値を読み出す。
【００３２】
なお、読み出された値の重みに応じて、信号処理を施すことにより、デジタル値が得られる。具体的には、ｂｉｔ０が１の区間を１（２0）とし、ｂｉｔ１が１の区間を２（２1）とし、ｂｉｔ２の区間を４（２2）として、ｂｉｔ０とｂｉｔ１とｂｉｔ２との総和を取ることにより、デジタル値が得られる。図４（ｂ）では、０＋０＋４＝“４”が得られる。
【００３３】
次に、遮光カウント回路５２２、５２３に入力された信号の処理について説明する。
図５は、遮光カウント回路の信号処理を説明するブロック図である。なお、遮光カウント回路５２２、５２３の構成は、同様であるため、代表して遮光カウント回路５２２の構成を示す。
【００３４】
比較回路５１は、遮光ピクセル２２のピクセル数に対応して設けられたＡＤＣ判定回路５１ｃ、５１ｄ、・・・を有している。ＡＤＣ判定回路５１ｃ、５１ｄ、・・・は、ＡＤＣ判定回路５１ａ、５１ｂ、・・・と同様の機能を有している。
【００３５】
遮光カウント回路５２２は、ＡＤＣ判定回路５１ｃとＡＤＣクロックＣＫ１との論理積を取るＡＮＤ回路５２２ａと、ＡＮＤ回路５２２ａの出力信号をカウントする１ｂｉｔカウンタ５２２ｂと、ＡＤＣ判定回路５１ｄとＡＤＣクロックＣＫ２との論理積を取るＡＮＤ回路５２２ｃと、ＡＮＤ回路５２２ｃの出力信号をカウントする１ｂｉｔカウンタ５２２ｄと、１ｂｉｔカウンタ５２２ｂの値と１ｂｉｔカウンタ５２２ｄの値との排他的論理和（ＥＸＯＲ）を取るＥＸＯＲ回路５２２ｅと、ＥＸＯＲ回路５２２ｅの出力信号をラッチするラッチ回路５２２ｆと、ＥＸＯＲ回路５２２ｅの出力信号をカウントする１ｂｉｔカウンタ５２２ｇと、１ｂｉｔカウンタ５２２ｇの出力信号をラッチするラッチ回路５２２ｈと、１ｂｉｔカウンタ５２２ｇの出力信号をカウントする１ｂｉｔカウンタ５２２ｉと、１ｂｉｔカウンタ５２２ｉの出力信号をラッチするラッチ回路５２２ｊと、オーバーフロー検出用カウンタ（オーバーフロー検出部）５２２ｋとを有している。１ｂｉｔカウンタ５２２ｂ、５２２ｇ、５２２ｉは、それぞれ例えばＤ−フリップフロップで構成されている。また、ＡＮＤ回路５２２ａ、５２２ｃ、１ｂｉｔカウンタ５２２ｂ、５２２ｄ、ＥＸＯＲ回路５２２ｅが共通信号作成部を構成している。
【００３６】
シフトレジスタ回路６０は、ラッチ回路５２２ｆ、５２２ｈ、５２２ｊにラッチされている値を順次読み出すシフトレジスタ（選択回路）６３を有している。
図６は、図５に示す回路により得られるデジタル値を示す図である。
【００３７】
以下、図５および図６を用いて動作を説明する。
図６中、ｂｉｔＡは、１ｂｉｔカウンタ５２２ｂの値であり、ｂｉｔＢは、１ｂｉｔカウンタ５２２ｄの値であり、ｂｉｔ０（ＥＸＯＲ）は、ＥＸＯＲ回路５２２ｅの出力値であり、ｂｉｔ１は、１ｂｉｔカウンタ５２２ｇの出力値であり、ｂｉｔ２は、１ｂｉｔカウンタ５２２ｉの出力値であり、ｂｉｔ３は、オーバーフロー検出用カウンタ５２２ｋの出力値であり、ラッチ０は、ラッチ回路５２２ｆに格納される値であり、ラッチ１は、ラッチ回路５２２ｈに格納される値であり、ラッチ２は、ラッチ回路５２２ｊに格納される値である。
【００３８】
図６に示すように、ＡＤＣクロックＣＫ１とＡＤＣクロックＣＫ２とは、互いに半周期ずれている。そのため、１ｂｉｔカウンタ５２２ｂ、５２２ｄによって、それぞれカウントされた信号も互いに半周期ずれている。ＥＸＯＲ回路５２２ｅによって、これらの信号の排他的論理和を取ることにより、１ｂｉｔカウンタ５２２ｂ、５２２ｄの出力信号に対し周期が半分の信号（ＡＤ変換用信号）が出力される。この値がラッチ回路５２２ｆに格納される。また、１ｂｉｔカウンタ５２２ｇによって、この信号を２分周した信号が出力される。この値がラッチ回路５２２ｈに格納される。同様に、１ｂｉｔカウンタ５２２ｉの出力信号がラッチ回路５２２ｊに格納される。
【００３９】
そして、オーバーフロー検出用カウンタ５２２ｋに“１”の信号が入力され、１ｂｉｔカウンタ５２２ｋの出力信号が“１”になると、ラッチ回路５２２ｆ、５２２ｈ、５２２ｊの値が強制ラッチされる。
【００４０】
シフトレジスタ６３は、タイミングジェネレータ３０から出力されるタイミング信号に応じて動作を開始し、ラッチ回路５２２ｆ、５２２ｈ、５２２ｊに格納された値を読み出す。読み出し方は、図４と同様であるため説明を省略する。
【００４１】
このような回路構成により、図６では、ＡＤＣ判定回路５１ｃとＡＤＣ判定回路５１ｄの出力値の和を行い、ＡＤＣ判定回路５１ｃとＡＤＣ判定回路５１ｄの出力値を１回の読み出し時間で読み出すことができるため、読み出し時間を短縮することができる。
【００４２】
以上述べたように、本実施の形態の固体撮像素子１０によれば、遮光カウント回路５２２、５２３を設けて隣接する遮光ピクセルの出力信号の和を行うことにより、遮光ピクセルの転送時間を短縮することができ、クロック周波数あたりのフレームレートを上げることができる。よって、同じフレームレートでデータの転送時間を短くすることができる。また、クロック周波数を上げなくてもよいため、クロック周波数を上げて転送時間を短くする場合に比べてクロックノイズを低減することができる。
【００４３】
また、隣接するＡＤＣ判定回路のカウント回路を共通化することができるので、回路面積を縮小することもできる。
ところで、出力信号の和を行うことで、１ビットカウンタ５２２ｇ、５２２ｉは、それぞれ１ビットカウンタ５２１ｄ、５２１ｆの倍の速さでカウントすることになる。例えば図６では受光カウント回路５２１が０から７までカウントする間に、遮光カウント回路５２２、５２３は、０から１４までカウントする。従って、受光カウント回路５２１がまだカウントを続けている間に、遮光カウント回路５２２、５２３の各１ビットカウンタは、オーバーフローすることになるが、オーバーフロー検出用カウンタ５２２ｋを設けることにより、オーバーフローを防止することができる。
【００４４】
また、遮光ピクセルは、ブラックレベルであるため、オーバーフロー検出用カウンタ５２２ｋによりラッチ回路５２２ｆ、５２２ｈ、５２２ｊの値が強制ラッチされる前に、ＡＤＣ判定回路５１ｃ、５１ｄの値が“１”から“０”に変化する。従って、他に余分な回路を設ける必要もない。また、遮光ピクセルの出力信号は、従来から後段の色信号処理回路（図示せず）において、平均化処理を行っているため、後段の色信号処理回路に特別な回路を設ける必要もない。
【００４５】
なお、本実施の形態では、遮光カウント回路５２２、５２３は、２つのピクセルの排他的論理和を取って処理する構成としたが、本発明はこれに限らず、４つ、８つ等の偶数個のピクセルの排他的論理和を取って処理する構成とするようにしてもよい。
【００４６】
また、本実施の形態では、オーバーフロー検出用カウンタ５２２ｋは、オーバーフロー検出時にラッチ回路５２２ｆ、５２２ｈ、５２２ｊの値を強制ラッチするようにしたが、ラッチ回路５２２ｆ、５２２ｈ、５２２ｊの値をそれぞれ“１”に書き替えるようにしてもよい。
【００４７】
以上、本発明の固体撮像素子および固体撮像素子を用いた信号処理方法を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【００４８】
また、本発明は、前述した実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
（付記１） 行毎または列毎に信号を処理する固体撮像素子において、
複数の受光ピクセル素子と、複数の遮光ピクセル素子とを有するピクセルアレイと、
前記受光ピクセル素子と、前記遮光ピクセル素子の出力信号を読み出す読み出し部と、前記読み出し部からの出力信号をＡＤ変換処理を行うＡＤ変換部を備え、
隣接する複数の前記遮光ピクセル素子の出力信号の和を転送処理するＡＤ変換処理部と、
を有することを特徴とする固体撮像素子。
【００４９】
（付記２） 前記ＡＤ変換処理部は、ＡＤ変換用信号をＡＤ変換する際に用いる複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す走査回路とを有するカウント回路を有することを特徴とする付記１記載の固体撮像素子。
【００５０】
（付記３） 前記カウント回路は、前記各ラッチ回路にラッチされている前記各ビットカウンタの値がいずれも１であることを検出すると、前記各ラッチ回路の値を１に固定するオーバーフロー検出部を有することを特徴とする付記２記載の固体撮像素子。
【００５１】
（付記４） 前記カウント回路は、互いに半周期ずれたクロックに応じて前記各出力信号を分周した分周信号を作成する複数の分周信号作成回路と、前記各分周信号の排他的論理和をとるＥＸＯＲ回路とを有し、
前記ＡＤ変換処理部は、前記ＡＤ変換用信号をＡＤ変換する際に前記ＥＸＯＲ回路の出力信号をそれぞれ分周して各ビットの値を決定する複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す走査回路とを有するカウント回路を有することを特徴とする付記３記載の固体撮像素子。
【００５２】
（付記５） 行毎または列毎に信号を処理する固体撮像素子を用いた信号処理方法において、
読み出し部が、複数の受光ピクセル素子と、複数の遮光ピクセル素子とを有するピクセルアレイの前記遮光ピクセル素子の出力信号を読み出し、
ＡＤ変換処理部が、隣接する複数の前記遮光ピクセル素子の出力信号の和を行う、
ことを特徴とする固体撮像素子を用いた信号処理方法。
【００５３】
（付記６） 前記ＡＤ変換処理部は、前記遮光ピクセル素子の出力信号の和を行った信号をＡＤ変換する際に用いる複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す選択回路とを有することを特徴とする付記１記載の固体撮像素子。
【００５４】
（付記７） 前記ラッチ回路および選択回路は、１列分の前記遮光ピクセル素子の出力信号をまとめて処理することを特徴とする付記６記載の固体撮像素子。
（付記８） 前記ＡＤ変換処理部は、前記各ラッチ回路にラッチされている前記各ビットカウンタの値がいずれも１であることを検出すると、前記各ラッチ回路の値を１に固定するオーバーフロー検出部を有することを特徴とする付記６記載の固体撮像素子。
【００５５】
（付記９） 前記ＡＤ変換処理部は、１列の前記遮光ピクセル素子に対応してそれぞれ設けられ、前記各遮光ピクセル素子の各出力信号が基準電圧を超えるまで信号を出力する複数の判定回路と、前記各判定回路に対応してそれぞれ設けられ、前記各判定回路の出力信号をカウントする複数の信号作成回路と、前記各信号作成回路がそれぞれカウントした信号の排他的論理和をとるＥＸＯＲ回路とを有し、
前記ＡＤ変換処理部は、ＡＤ変換する際に前記ＥＸＯＲ回路の出力信号をそれぞれカウントする複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す選択回路とを有することを特徴とする付記１記載の固体撮像素子。
【００５６】
（付記１０） 前記信号作成回路は、互いに半周期ずれたクロックに応じて前記判定回路の出力信号をカウントすることを特徴とする付記９記載の固体撮像素子。
【図面の簡単な説明】
【００５７】
【図１】本発明の概要を示す図である。
【図２】実施の形態の固体撮像素子を示すブロック図である。
【図３】受光カウント回路の信号処理を説明するブロック図である。
【図４】図３に示す回路により得られるデジタル値を示す図である。
【図５】遮光カウント回路の信号処理を説明するブロック図である。
【図６】図５に示す回路により得られるデジタル値を示す図である。
【符号の説明】
【００５８】
１、１０ 固体撮像素子
２、２０ ピクセルアレイ
２ａ 受光ピクセル素子
２ｂ 遮光ピクセル素子
３ 読み出し部
４ ＡＤ変換処理部
２１ 受光ピクセル
２２、２３ 遮光ピクセル
２４ ピクセル出力
３０ タイミングジェネレータ
４０ 読み出し回路
５０ カラムＡＤＣ回路
５１ 比較回路
５１ａ、５１ｂ、５１ｃ、５１ｄ ＡＤＣ判定回路
５２ ｎビットカウント回路
６０ シフトレジスタ回路
６１、６２、６３ シフトレジスタ
５２１ 受光カウント回路
５２２、５２３ 遮光カウント回路
５２１ａ、５２１ｈ、５２２ａ、５２２ｃ ＡＮＤ回路
５２１ｂ、５２１ｄ、５２１ｆ、５２１ｉ、５２１ｋ、５２１ｎ、５２２ｂ、５２２ｄ、５２２ｇ、５２２ｉ １ｂｉｔカウンタ
５２１ｃ、５２１ｅ、５２１ｇ、５２１ｊ、５２１ｍ、５２１ｐ、５２２ｆ、５２２ｈ、５２２ｊ ラッチ回路
５２２ｋ オーバーフロー検出用カウンタ
ＣＫ０、ＣＫ１、ＣＫ２ ＡＤＣクロック
【特許請求の範囲】
【請求項１】
行毎または列毎に信号を処理する固体撮像素子において、
複数の受光ピクセル素子と、複数の遮光ピクセル素子とを有するピクセルアレイと、
前記受光ピクセル素子と、前記遮光ピクセル素子の出力信号を読み出す読み出し部と、前記読み出し部からの出力信号をＡＤ変換処理を行うＡＤ変換部を備え、
隣接する複数の前記遮光ピクセル素子の出力信号の和を転送処理するＡＤ変換処理部と、
を有することを特徴とする固体撮像素子。
【請求項２】
前記ＡＤ変換処理部は、ＡＤ変換用信号をＡＤ変換する際に用いる複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す走査回路とを有するカウント回路を有することを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記カウント回路は、前記各ラッチ回路にラッチされている前記各ビットカウンタの値がいずれも１であることを検出すると、前記各ラッチ回路の値を１に固定するオーバーフロー検出部を有することを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記カウント回路は、互いに半周期ずれたクロックに応じて前記各出力信号を分周した分周信号を作成する複数の分周信号作成回路と、前記各分周信号の排他的論理和をとるＥＸＯＲ回路とを有し、
前記ＡＤ変換処理部は、前記ＡＤ変換用信号をＡＤ変換する際に前記ＥＸＯＲ回路の出力信号をそれぞれ分周して各ビットの値を決定する複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す走査回路とを有するカウント回路を有することを特徴とする請求項３記載の固体撮像素子。
【請求項５】
行毎または列毎に信号を処理する固体撮像素子を用いた信号処理方法において、
読み出し部が、複数の受光ピクセル素子と、複数の遮光ピクセル素子とを有するピクセルアレイの前記遮光ピクセル素子の出力信号を読み出し、
ＡＤ変換処理部が、隣接する複数の前記遮光ピクセル素子の出力信号の和を行う、
ことを特徴とする固体撮像素子を用いた信号処理方法。
【請求項１】
行毎または列毎に信号を処理する固体撮像素子において、
複数の受光ピクセル素子と、複数の遮光ピクセル素子とを有するピクセルアレイと、
前記受光ピクセル素子と、前記遮光ピクセル素子の出力信号を読み出す読み出し部と、前記読み出し部からの出力信号をＡＤ変換処理を行うＡＤ変換部を備え、
隣接する複数の前記遮光ピクセル素子の出力信号の和を転送処理するＡＤ変換処理部と、
を有することを特徴とする固体撮像素子。
【請求項２】
前記ＡＤ変換処理部は、ＡＤ変換用信号をＡＤ変換する際に用いる複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す走査回路とを有するカウント回路を有することを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記カウント回路は、前記各ラッチ回路にラッチされている前記各ビットカウンタの値がいずれも１であることを検出すると、前記各ラッチ回路の値を１に固定するオーバーフロー検出部を有することを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記カウント回路は、互いに半周期ずれたクロックに応じて前記各出力信号を分周した分周信号を作成する複数の分周信号作成回路と、前記各分周信号の排他的論理和をとるＥＸＯＲ回路とを有し、
前記ＡＤ変換処理部は、前記ＡＤ変換用信号をＡＤ変換する際に前記ＥＸＯＲ回路の出力信号をそれぞれ分周して各ビットの値を決定する複数のビットカウンタと、前記各ビットカウンタの値をそれぞれラッチする複数のラッチ回路と、前記各ラッチ回路にラッチされた値を選択して読み出す走査回路とを有するカウント回路を有することを特徴とする請求項３記載の固体撮像素子。
【請求項５】
行毎または列毎に信号を処理する固体撮像素子を用いた信号処理方法において、
読み出し部が、複数の受光ピクセル素子と、複数の遮光ピクセル素子とを有するピクセルアレイの前記遮光ピクセル素子の出力信号を読み出し、
ＡＤ変換処理部が、隣接する複数の前記遮光ピクセル素子の出力信号の和を行う、
ことを特徴とする固体撮像素子を用いた信号処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−３０１２２１（Ｐ２００８−３０１２２１Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００７−１４５５０５（Ｐ２００７−１４５５０５）
【出願日】平成１９年５月３１日（２００７．５．３１）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成１９年５月３１日（２００７．５．３１）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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