増幅器
【課題】特定の周波数における入力リターンロスの悪化を抑圧し、安定性の高い増幅器を提供する。
【解決手段】カスコード接続された第１及び第２の電界効果トランジスタ８，９を用いてなる増幅回路部１０２において、第１の電界効果トランジスタ８のゲートと高周波信号入力端子１との間の入力ラインとグランドとの間に、整合用キャパシタ２５と第２のボンディングワイヤ２７が直列接続されて設けられ、整合用キャパシタ２５と第２のボンディングワイヤ２７の接続点は、安定性改善用抵抗器３４を介して、直列接続されて設けられたスパイラルソースインダクタ１０と第３のボンディングワイヤ２８の相互接続点に接続され、特定の周波数における入力リターンロスの悪化を抑圧可能としている。
【解決手段】カスコード接続された第１及び第２の電界効果トランジスタ８，９を用いてなる増幅回路部１０２において、第１の電界効果トランジスタ８のゲートと高周波信号入力端子１との間の入力ラインとグランドとの間に、整合用キャパシタ２５と第２のボンディングワイヤ２７が直列接続されて設けられ、整合用キャパシタ２５と第２のボンディングワイヤ２７の接続点は、安定性改善用抵抗器３４を介して、直列接続されて設けられたスパイラルソースインダクタ１０と第３のボンディングワイヤ２８の相互接続点に接続され、特定の周波数における入力リターンロスの悪化を抑圧可能としている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に係り、特に、高周波信号を扱う無線通信機等に用いられ、半導体集積回路化に適した増幅器の動作の安定性の向上等を図ったものに関する。
【背景技術】
【０００２】
この種の従来回路としては、例えば、図９に示されたように、エンハンスメント型電界効果トランジスタ（以下「ＦＥＴ」と称する）８Ａ，９Ａを主たる構成要素としてなる増幅経路１０１Ａと、ＦＥＴ１８Ａを主たる構成要素としてなるバイパス経路１０２Ａとを有すると共に、ＦＥＴ８Ａ，９Ａが非導通状態の際に、その段間を低インピーダンスとするためのＦＥＴ２３Ａが設けられた構成の増幅器が広く知られている（例えば、特許文献１等参照）。
かかる増幅器においては、その入力側に入力インピーダンス整合回路２Ａが、増幅器の入力側をインピーダンス整合するために設けられているが、増幅器のインピーダンスによっては、さらに並列キャパシタを設けることがある。また、半導体チップをＩＣパッケージに搭載する際には、ボンディングワイヤを用いる場合もある。
これら並列キャパシタやボンディングワイヤを用いても増幅器としての本来の作用を大きく損なうものではない。
【０００３】
図１０には、入力側に並列キャパシタやボンディングワイヤを設けた場合の回路構成例が示されており、以下、同図を参照しつつ、この従来回路について説明する。なお、図９に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図１０に示された従来回路においては、適宜な箇所にボンディングワイヤ２６Ａ〜３３Ａが用いられたものとなっている。
【０００４】
特に、ＦＥＴ８Ａのゲートと入力インピーダンス整合回路２Ａの出力端とを接続するＤＣカットキャパシタ３Ａと入力インピーダンス整合回路２Ａの出力端との間の接続には、ボンディングワイヤ２６Ａが用いられ、さらに、この接続点とグランドとの間には、並列キャパシタ２５Ａとボンディングワイヤ２７Ａとが直列接続されて設けられている。
【０００５】
かかる構成においては、第１及び第２のゲート電圧供給端子５Ａ，６Ａには、同相のゲート電圧を、第１及び第２の制御電圧供給端子２２Ａ，２４Ａには、第１及び第２のゲート電圧供給端子５Ａ，６Ａに印加される電圧に対し逆相の制御電圧を、それぞれ適宜印加することで、次述するような動作となる。
まず、高周波入力信号の電力レベルが低い場合、増幅経路１０１ＡがＯＮ状態、すなわち、ＦＥＴ８Ａ，９Ａが高周波信号を増幅できる状態とされる一方、バイパス経路１０２ＡがＯＦＦ状態、すなわち、ＦＥＴ１８Ａのドレイン・ソース間が非導通状態とされることで、ＦＥＴ８Ａに入力された高周波信号は、ＦＥＴ８Ａ，９Ａによるカスコードアンプにより増幅され、高周波信号出力端子１５Ａに出力される。この場合、ＦＥＴ２３Ａは、非導通状態となり、高周波信号の増幅に影響を与えることはない。
【０００６】
一方、高周波入力信号の電力レベルが高い場合、増幅経路１０１ＡがＯＦＦ状態、すなわち、ＦＥＴ８Ａ，９Ａのドレイン電流を遮断し、高周波信号が増幅できない状態とされる一方、バイパス経路１０２ＡがＯＮ状態、すなわち、ＦＥＴ１８Ａのドレイン・ソース間が導通状態とされることで、高周波信号を所望の減衰量をもって高周波信号入力端子１Ａから高周波信号出力端子１５Ａへ通過せしめると同時に、動作電流はほぼ流れなくなり、回路全体としての低消費電力状態となる。
この際、ＦＥＴ２３Ａは導通状態となり、ＦＥＴ９Ａのソースは、ゼロバイアスに固定される。これにより、高い電力レベルの高周波信号がＦＥＴ８Ａのゲート・ドレイン間の寄生容量を介して漏れてきても、ＦＥＴ９Ａのゲート・ソース間の電位を０Ｖに保つことができ、増幅経路１０１Ａを確実にＯＦＦ状態に維持できるようになっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−５００７４号公報（第４−６頁、図１−図２）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の従来回路にあっては、並列キャパシタ２５Ａとボンディングワイヤ２７Ａのインダクタンス成分との直列共振により、特定の周波数において入力リターンロスが悪化し、バイアス条件や環境条件が変化することで、特定の周波数において、負性抵抗を有する不要発振を生ずる場合がある。
【０００９】
本発明は、上記実状に鑑みてなされたもので、特定の周波数における入力リターンロスの悪化を抑圧し、安定性の高い増幅器を提供するものである。
【課題を解決するための手段】
【００１０】
上記本発明の目的を達成するため、本発明に係る増幅器は、
半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、
前記整合用容量素子を、第１ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第１ボンディングワイヤとの接続点を、前記整合用容量素子と前記第１ボンディングワイヤによる直列回路のＱ低減のための安定性改善用抵抗器、及び、第２ボンディングワイヤを介してグランドに接続してなるものである。
かかる構成において、前記増幅器は、カスコード接続された２つの第１及び第２の電界効果トランジスタからなり、前記第１の電界効果トランジスタはソース接地アンプとして、前記第２の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第１の電界効果トランジスタのゲートは、第１のＤＣカットキャパシタの一端に接続され、前記第１のＤＣカットキャパシタの他端は、第３ボンディングワイヤの一端に接続され、前記第３ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第１のＤＣカットキャパシタと前記第３ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第４ボンディングワイヤを介してグランドに接続され、前記第１の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第５ボンディングワイヤを介してグランドに接続され、前記ソースインダクタと第５ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと第４ボンディングワイヤの接続点に接続され、前記第２の電界効果トランジスタのドレインは第６ボンディングワイヤの一端に接続され、前記第６ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続されてなるものが好適である。
また、前記増幅器は、カスコード接続された２つの第１及び第２の電界効果トランジスタからなり、前記第１の電界効果トランジスタはソース接地アンプとして、前記第２の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第１の電界効果トランジスタのゲートは、第１のＤＣカットキャパシタの一端に接続され、前記第１のＤＣカットキャパシタの他端は、第７ボンディングワイヤの一端に接続され、前記第７ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第１の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第８ボンディングワイヤを介してグランドに接続され、前記第２の電界効果トランジスタのドレインは第９ボンディングワイヤの一端に接続され、前記第９ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続され、前記第２の電界効果トランジスタのドレインと前記第９ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第１０ボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと第１０ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと第８ボンディングワイヤの接続点に接続されてなるものも好適である。
【発明の効果】
【００１１】
本発明によれば、従来と異なり、特定の周波数における入力リターンロスの悪化を招くことなく、安定性の高い増幅器を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態における増幅器の第１の基本回路構成例を示す構成図である。
【図２】本発明の実施の形態における増幅器の第２の基本回路構成例を示す構成図である。
【図３】図１に示された基本回路構成例の第１の具体回路例を示す回路図である。
【図４】図１に示された基本回路構成例の第２の具体回路例を示す回路図である。
【図５】図２に示された基本回路構成例の第１の具体回路例を示す回路図である。
【図６】図２に示された基本回路構成例の第２の具体回路例を示す回路図である。
【図７】図１に示された基本回路構成例の増幅器におけるＳ１１の周波数特性例を示す特性線図である。
【図８】図１に示された基本回路構成例の増幅器におけるｋファクターの周波数特性例を示す特性線図である。
【図９】従来の増幅器の第１の回路構成例を示す回路図である。
【図１０】従来の増幅器の第２の回路構成例を示す回路図である。
【図１１】図１０に示された従来の増幅器におけるＳ１１の周波数特性例を示す特性線図である。
【図１２】図１０に示された従来の増幅器におけるｋファクターの周波数特性例を示す特性線図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における増幅器の第１の基本回路構成例について、図１を参照しつつ説明する。
この第１の基本回路例における増幅器は、高周波信号入力端子１０１と高周波信号出力端子１０３の間に増幅回路部１０２が設けられると共に、増幅回路部１０２の入力段と高周波信号入力端子１０１間の入力ラインとグランドとの間に、容量素子１０４と第１のボンディングワイヤ１０５が、増幅回路部１０２の入力段側から順に直列接続されて設けられている。
【００１４】
さらに、第１のボンディングワイヤ１０５と整合用容量素子１０４の接続点と、グランドとの間には、抵抗１０６と第２のボンディングワイヤ１０７が、先の接続点側から順に直列接続されて設けられたものとなっている。
かかる構成における回路動作については、図３及び図４に示された具体回路例において説明することとする。
【００１５】
図２には、本発明の実施の形態における増幅器の第２の基本回路例が示されており、以下、同図を参照しつつ、この第２の基本回路例について説明する。
なお、図１に示された基本回路例と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本回路例における増幅器においては、増幅回路部１０２の出力段と高周波信号出力端子１０３間の出力ラインとグランドとの間に、整合用容量素子１０４と第１のボンディングワイヤ１０５が、増幅回路部１０２の出力段側から順に直列接続されて設けられている。
【００１６】
さらに、第１のボンディングワイヤ１０５と整合用容量素子１０４の接続点と、グランドとの間には、抵抗１０６と第２のボンディングワイヤ１０７が、先の接続点側から順に直列接続されて設けられたものとなっている。
なお、かかる構成における回路動作については、図５及び図６に示された具体回路例において説明することとする。
【００１７】
図３には、図１に示された第１の基本回路例の具体的な回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
この増幅器は、第１、第２及び第４の電界効果トランジスタ（以下、「ＦＥＴ」という）８，９，２３を主たる構成要素としてなる増幅回路部１０２と、第３のＦＥＴ１８を主たる構成要素としてなるバイパス経路１０８とを有して、例えば、半導体チップ上に形成されてなるものである。なお、本発明の実施の形態において、第１乃至第４のＦＥＴ８，９，１８，２３は、エンハンスメント型シングルゲート電界効果トランジスタが用いられたものとなっている。
【００１８】
まず、増幅回路部１０２において、第１のＦＥＴ８のゲートＧ１は、電力供給用抵抗器４を介して第１のゲート電圧供給端子５に接続されると共に、第１のＤＣカットキャパシタ３、第１のボンディングワイヤ２６、及び、入力インピーダンス整合回路２を介して高周波信号入力端子１に接続されるようになっている。また、第１のＤＣカットキャパシタ３と第１のボンディングワイヤ２６の接続点とグランドとの間には、その接続点側から順に、整合用キャパシタ２５及び第２のボンディングワイヤ２７が直列接続されて設けられている。
【００１９】
一方、第１のＦＥＴ８のソースＳ１は、スパイラルソースインダクタンス１０及び第３のボンディングワイヤ２８を介してグランドに接続されており、スパイラルソースインダクタンス１０と第３のボンディングワイヤ２８の接続点は、安定性改善用抵抗器３４を介して、先の整合用キャパシタ２５と第２のボンディングワイヤ２７の接続点と接続されている。
【００２０】
さらに、第１のＦＥＴ８のドレインＤ１は、第２のＦＥＴ９のソースＳ２に接続されて、第１及び第２のＦＥＴ１，２によりカスコードアンプが形成されるようになっており、第２のＦＥＴ９のドレインＤ２は、第６のボンディングワイヤ３１、出力インピーダンス整合回路１１及び第２のＤＣカットキャパシタ１４を介して高周波信号出力端子１５に接続されている。
そして、出力インピーダンス整合回路１１と第２のＤＣカットキャパシタ１４との間には、チョークインダクタンス１２を介して電源供給端子１３が接続されて、外部からの電源電圧の供給が行われるようになっている。
【００２１】
また、第２のＦＥＴ９のゲートＧ２には、第２のゲート電圧供給端子６を介して外部からゲート電圧が供給されるようになっていると共に、ゲートＧ２はバイパスキャパシタ７及び第５のボンディングワイヤ３０を介してグランドに接続されたものとなっている。
また、先の第１のＦＥＴ８のドレインＤ１と第２のＦＥＴ９のソースＳ２の接続点には、第４のＦＥＴ２３のドレインＤ４が接続されている。そして、第４のＦＥＴ２３のソースＳ４は第４のボンディングワイヤ２９を介してグランドに接続される一方、ゲートＧ４には第２の制御電圧供給端子２４を介してこの第４のＦＥＴ２３の動作、非動作を制御するための制御電圧が外部から印加されるようになっている。
【００２２】
次に、バイパス経路１０８の構成について説明すれば、まず、バイパス経路１０８の主たる構成要素である第３のＦＥＴ１８のソースＳ３は、第３のＤＣカットキャパシタ１６を介して、第１のボンディングワイヤ２６と第１のＤＣカットキャパシタ３の接続点に接続されると共に、第１の接地用抵抗器１７及び第７のボンディングワイヤ３２を介してグランドに接地されたものとなっている。
一方、第３のＦＥＴ１８のドレインＤ３は、第４のＤＣカットキャパシタ２０を介して、第２のＦＥＴ９のドレインＤ２と第６のボンディングワイヤ３１との接続点に接続されると共に、第２の接地用抵抗器１９及び第８のボンディングワイヤ３３を介してグランドに接地されたものとなっている。
また、第３のＦＥＴ１８のゲートＧ３は、ゲートバイアス供給用抵抗器２１を介して第一の制御電圧供給端子２２に接続されて、外部から第３のＦＥＴ１８の動作状態を制御するための制御電圧が印加されるようになっている。
【００２３】
次に、上記構成における動作について説明する。
増幅回路部１０２とバイパス経路１０８の基本的な動作は、従来回路（例えば、図１０参照）と基本的に同一であるので、以下、異なる点を中心に説明することとする。
まず、上述の構成において、第１及び第２のゲート電圧供給端子５，６には、同相のゲート電圧を、第１及び第２の制御電圧供給端子２２，２４には、第１及び第２のゲート電圧供給端子５，６に印加される電圧に対し逆相の制御電圧を、それぞれ適宜印加することで、増幅動作と非増幅動作（バイパス動作）を選択的になし得るものとなっている。
【００２４】
特に、本発明の実施の形態においては、整合用キャパシタ２５と第２のボンディングワイヤ２７のインダクタンス成分により直列共振が生じ、その共振周波数においてＳ１１が悪化する要因となる。この際、安定性改善用抵抗器３４は、整合用キャパシタ２５と第２のボンディングワイヤ２７の直列共振回路のＱを下げるため、直列共振回路の共振周波数でのＳ１１の悪化が抑制され、増幅動作の安定性が向上されるものとなっている。
【００２５】
図７には、図３に示された回路構成におけるＳ１１のシミュレーション結果を示す特性線図が示されており、従来回路（図１０参照）の同様のシミュレーション結果である図１１の特性線図と比較しつつ説明する。
図７は、高周波信号入力端子１より観測したＳ１１の周波数特性のシミュレーション結果を示しており、図１１も同様である。
シミュレーションの条件としては、整合用キャパシタ２５と第２のボンディングワイヤ２７は、従来回路の対応するそれぞれの素子と同じ値とした。また、安定性改善用抵抗器３４は４０Ωとした。
【００２６】
従来回路の場合、４．７ＧＨｚにおいてＳ１１の悪化が確認できるが（図１１参照）、これは、整合用キャパシタ２５Ａとボンディングワイヤ２７Ａのインダクタンス成分により生じる共振周波数と同一の値である。
図３に示された本発明の実施の形態における回路においても、整合用キャパシタ２５と第２のボンディングワイヤ２７のインダクタンス成分は、従来回路と等価であるが、４．７ＧＨｚにおけるＳ１１の悪化は生じていないことが確認できる（図７参照）。
【００２７】
次に、図８には、図３に示された回路構成におけるｋファクタ（安定係数）のシミュレーション結果を示す特性線図が示されており、従来回路（図１０参照）の同様のシミュレーション結果である図１２の特性線図と比較しつつ説明する。
従来回路の場合、４．７ＧＨｚにおいてｋファクターは急激に低下している（図１２参照）のに対して、本発明の実施の形態における回路にあっては、そのようなｋファクターの急激な低下が生じないものとなっていることが確認できる（図８参照）。
【００２８】
次に、図４には、先に図１に示された第２の基本回路についての第２の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、互いに逆方向(Back-to-Back)に接続されて一組をなしＥＳＤ保護ダイオードとして機能する第１及び第２のダイオード２５ａ，２５ｂを、図３における整合用キャパシタ２５に代えて用いる構成としたものである。
【００２９】
すなわち、第１のダイオード２５ａと第２のダイオード２５ｂは、カソードが相互に接続され、第１のダイオード２５ａのアノードは、第１のＤＣカットキャパシタ３と第１のボンディングワイヤ２６の接続点に接続される一方、第２のダイオード２５ｂのアノードは、第２のボンディングワイヤ２７を介してグランドに接続されるようになっている。
かかる構成においては、第１及び第２のダイオード２５ａ，２５ｂが有する容量成分が、図３における整合用キャパシタ２５と等価な作用を果たすものとなっている。
したがって、回路動作は、図３で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
【００３０】
次に、図５には、先に図２に示された第２の基本回路についての第１の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
【００３１】
この具体回路例においては、第２のＦＥＴ９のドレインＤ２と第６のボンディングワイヤ３１の接続点とグランドとの間に、整合用キャパシタ２５及び第２のボンディングワイヤ２７が順に直列接続されて設けられたものとなっている。
そして、整合用キャパシタ２５と第２のボンディングワイヤ２７の相互の接続点は、安定性改善用抵抗器３４を介して、スパイラルソースインダクタンス１０と第３のボンディングワイヤ２８の接続点に接続されたものとなっている。
かかる構成においては、整合用キャパシタ２５と第２のボンディングワイヤ２７の直列回路が、高周波信号出力端子１５側に設けられている点が、図３、図４に示された具体回路例と異なるものであるが、その回路動作は、図３で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
【００３２】
次に、図６には、先に図２に示された第２の基本回路についての第２の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、図５における整合用キャパシタ２５に代えて、互いに逆方向(Back-to-Back)に接続されて一組をなしＥＳＤ保護ダイオードとして機能する第１及び第２のダイオード２５ａ，２５ｂを用いた構成となっているものである。
【００３３】
すなわち、第１のダイオード２５ａと第２のダイオード２５ｂは、カソードが相互に接続され、第１のダイオード２５ａのアノードは、第２のＦＥＴ９のドレインと第６のボンディングワイヤ３１の接続点に接続される一方、第２のダイオード２５ｂのアノードは、第２のボンディングワイヤ２７を介してグランドに接続されるようになっている。
かかる構成における回路動作は、図３で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
【産業上の利用可能性】
【００３４】
入力リターンロスの悪化を抑え、高い安定性が所望される増幅器に適用できる。
【符号の説明】
【００３５】
２５…整合用キャパシタ
２７…第２のボンディングワイヤ
２８…第３のボンディングワイヤ
３４…安定性改善用抵抗器
１０２…増幅回路部
１０８…バイパス経路
【技術分野】
【０００１】
本発明は、増幅器に係り、特に、高周波信号を扱う無線通信機等に用いられ、半導体集積回路化に適した増幅器の動作の安定性の向上等を図ったものに関する。
【背景技術】
【０００２】
この種の従来回路としては、例えば、図９に示されたように、エンハンスメント型電界効果トランジスタ（以下「ＦＥＴ」と称する）８Ａ，９Ａを主たる構成要素としてなる増幅経路１０１Ａと、ＦＥＴ１８Ａを主たる構成要素としてなるバイパス経路１０２Ａとを有すると共に、ＦＥＴ８Ａ，９Ａが非導通状態の際に、その段間を低インピーダンスとするためのＦＥＴ２３Ａが設けられた構成の増幅器が広く知られている（例えば、特許文献１等参照）。
かかる増幅器においては、その入力側に入力インピーダンス整合回路２Ａが、増幅器の入力側をインピーダンス整合するために設けられているが、増幅器のインピーダンスによっては、さらに並列キャパシタを設けることがある。また、半導体チップをＩＣパッケージに搭載する際には、ボンディングワイヤを用いる場合もある。
これら並列キャパシタやボンディングワイヤを用いても増幅器としての本来の作用を大きく損なうものではない。
【０００３】
図１０には、入力側に並列キャパシタやボンディングワイヤを設けた場合の回路構成例が示されており、以下、同図を参照しつつ、この従来回路について説明する。なお、図９に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図１０に示された従来回路においては、適宜な箇所にボンディングワイヤ２６Ａ〜３３Ａが用いられたものとなっている。
【０００４】
特に、ＦＥＴ８Ａのゲートと入力インピーダンス整合回路２Ａの出力端とを接続するＤＣカットキャパシタ３Ａと入力インピーダンス整合回路２Ａの出力端との間の接続には、ボンディングワイヤ２６Ａが用いられ、さらに、この接続点とグランドとの間には、並列キャパシタ２５Ａとボンディングワイヤ２７Ａとが直列接続されて設けられている。
【０００５】
かかる構成においては、第１及び第２のゲート電圧供給端子５Ａ，６Ａには、同相のゲート電圧を、第１及び第２の制御電圧供給端子２２Ａ，２４Ａには、第１及び第２のゲート電圧供給端子５Ａ，６Ａに印加される電圧に対し逆相の制御電圧を、それぞれ適宜印加することで、次述するような動作となる。
まず、高周波入力信号の電力レベルが低い場合、増幅経路１０１ＡがＯＮ状態、すなわち、ＦＥＴ８Ａ，９Ａが高周波信号を増幅できる状態とされる一方、バイパス経路１０２ＡがＯＦＦ状態、すなわち、ＦＥＴ１８Ａのドレイン・ソース間が非導通状態とされることで、ＦＥＴ８Ａに入力された高周波信号は、ＦＥＴ８Ａ，９Ａによるカスコードアンプにより増幅され、高周波信号出力端子１５Ａに出力される。この場合、ＦＥＴ２３Ａは、非導通状態となり、高周波信号の増幅に影響を与えることはない。
【０００６】
一方、高周波入力信号の電力レベルが高い場合、増幅経路１０１ＡがＯＦＦ状態、すなわち、ＦＥＴ８Ａ，９Ａのドレイン電流を遮断し、高周波信号が増幅できない状態とされる一方、バイパス経路１０２ＡがＯＮ状態、すなわち、ＦＥＴ１８Ａのドレイン・ソース間が導通状態とされることで、高周波信号を所望の減衰量をもって高周波信号入力端子１Ａから高周波信号出力端子１５Ａへ通過せしめると同時に、動作電流はほぼ流れなくなり、回路全体としての低消費電力状態となる。
この際、ＦＥＴ２３Ａは導通状態となり、ＦＥＴ９Ａのソースは、ゼロバイアスに固定される。これにより、高い電力レベルの高周波信号がＦＥＴ８Ａのゲート・ドレイン間の寄生容量を介して漏れてきても、ＦＥＴ９Ａのゲート・ソース間の電位を０Ｖに保つことができ、増幅経路１０１Ａを確実にＯＦＦ状態に維持できるようになっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−５００７４号公報（第４−６頁、図１−図２）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の従来回路にあっては、並列キャパシタ２５Ａとボンディングワイヤ２７Ａのインダクタンス成分との直列共振により、特定の周波数において入力リターンロスが悪化し、バイアス条件や環境条件が変化することで、特定の周波数において、負性抵抗を有する不要発振を生ずる場合がある。
【０００９】
本発明は、上記実状に鑑みてなされたもので、特定の周波数における入力リターンロスの悪化を抑圧し、安定性の高い増幅器を提供するものである。
【課題を解決するための手段】
【００１０】
上記本発明の目的を達成するため、本発明に係る増幅器は、
半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、
前記整合用容量素子を、第１ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第１ボンディングワイヤとの接続点を、前記整合用容量素子と前記第１ボンディングワイヤによる直列回路のＱ低減のための安定性改善用抵抗器、及び、第２ボンディングワイヤを介してグランドに接続してなるものである。
かかる構成において、前記増幅器は、カスコード接続された２つの第１及び第２の電界効果トランジスタからなり、前記第１の電界効果トランジスタはソース接地アンプとして、前記第２の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第１の電界効果トランジスタのゲートは、第１のＤＣカットキャパシタの一端に接続され、前記第１のＤＣカットキャパシタの他端は、第３ボンディングワイヤの一端に接続され、前記第３ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第１のＤＣカットキャパシタと前記第３ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第４ボンディングワイヤを介してグランドに接続され、前記第１の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第５ボンディングワイヤを介してグランドに接続され、前記ソースインダクタと第５ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと第４ボンディングワイヤの接続点に接続され、前記第２の電界効果トランジスタのドレインは第６ボンディングワイヤの一端に接続され、前記第６ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続されてなるものが好適である。
また、前記増幅器は、カスコード接続された２つの第１及び第２の電界効果トランジスタからなり、前記第１の電界効果トランジスタはソース接地アンプとして、前記第２の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第１の電界効果トランジスタのゲートは、第１のＤＣカットキャパシタの一端に接続され、前記第１のＤＣカットキャパシタの他端は、第７ボンディングワイヤの一端に接続され、前記第７ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第１の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第８ボンディングワイヤを介してグランドに接続され、前記第２の電界効果トランジスタのドレインは第９ボンディングワイヤの一端に接続され、前記第９ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続され、前記第２の電界効果トランジスタのドレインと前記第９ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第１０ボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと第１０ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと第８ボンディングワイヤの接続点に接続されてなるものも好適である。
【発明の効果】
【００１１】
本発明によれば、従来と異なり、特定の周波数における入力リターンロスの悪化を招くことなく、安定性の高い増幅器を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態における増幅器の第１の基本回路構成例を示す構成図である。
【図２】本発明の実施の形態における増幅器の第２の基本回路構成例を示す構成図である。
【図３】図１に示された基本回路構成例の第１の具体回路例を示す回路図である。
【図４】図１に示された基本回路構成例の第２の具体回路例を示す回路図である。
【図５】図２に示された基本回路構成例の第１の具体回路例を示す回路図である。
【図６】図２に示された基本回路構成例の第２の具体回路例を示す回路図である。
【図７】図１に示された基本回路構成例の増幅器におけるＳ１１の周波数特性例を示す特性線図である。
【図８】図１に示された基本回路構成例の増幅器におけるｋファクターの周波数特性例を示す特性線図である。
【図９】従来の増幅器の第１の回路構成例を示す回路図である。
【図１０】従来の増幅器の第２の回路構成例を示す回路図である。
【図１１】図１０に示された従来の増幅器におけるＳ１１の周波数特性例を示す特性線図である。
【図１２】図１０に示された従来の増幅器におけるｋファクターの周波数特性例を示す特性線図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における増幅器の第１の基本回路構成例について、図１を参照しつつ説明する。
この第１の基本回路例における増幅器は、高周波信号入力端子１０１と高周波信号出力端子１０３の間に増幅回路部１０２が設けられると共に、増幅回路部１０２の入力段と高周波信号入力端子１０１間の入力ラインとグランドとの間に、容量素子１０４と第１のボンディングワイヤ１０５が、増幅回路部１０２の入力段側から順に直列接続されて設けられている。
【００１４】
さらに、第１のボンディングワイヤ１０５と整合用容量素子１０４の接続点と、グランドとの間には、抵抗１０６と第２のボンディングワイヤ１０７が、先の接続点側から順に直列接続されて設けられたものとなっている。
かかる構成における回路動作については、図３及び図４に示された具体回路例において説明することとする。
【００１５】
図２には、本発明の実施の形態における増幅器の第２の基本回路例が示されており、以下、同図を参照しつつ、この第２の基本回路例について説明する。
なお、図１に示された基本回路例と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本回路例における増幅器においては、増幅回路部１０２の出力段と高周波信号出力端子１０３間の出力ラインとグランドとの間に、整合用容量素子１０４と第１のボンディングワイヤ１０５が、増幅回路部１０２の出力段側から順に直列接続されて設けられている。
【００１６】
さらに、第１のボンディングワイヤ１０５と整合用容量素子１０４の接続点と、グランドとの間には、抵抗１０６と第２のボンディングワイヤ１０７が、先の接続点側から順に直列接続されて設けられたものとなっている。
なお、かかる構成における回路動作については、図５及び図６に示された具体回路例において説明することとする。
【００１７】
図３には、図１に示された第１の基本回路例の具体的な回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
この増幅器は、第１、第２及び第４の電界効果トランジスタ（以下、「ＦＥＴ」という）８，９，２３を主たる構成要素としてなる増幅回路部１０２と、第３のＦＥＴ１８を主たる構成要素としてなるバイパス経路１０８とを有して、例えば、半導体チップ上に形成されてなるものである。なお、本発明の実施の形態において、第１乃至第４のＦＥＴ８，９，１８，２３は、エンハンスメント型シングルゲート電界効果トランジスタが用いられたものとなっている。
【００１８】
まず、増幅回路部１０２において、第１のＦＥＴ８のゲートＧ１は、電力供給用抵抗器４を介して第１のゲート電圧供給端子５に接続されると共に、第１のＤＣカットキャパシタ３、第１のボンディングワイヤ２６、及び、入力インピーダンス整合回路２を介して高周波信号入力端子１に接続されるようになっている。また、第１のＤＣカットキャパシタ３と第１のボンディングワイヤ２６の接続点とグランドとの間には、その接続点側から順に、整合用キャパシタ２５及び第２のボンディングワイヤ２７が直列接続されて設けられている。
【００１９】
一方、第１のＦＥＴ８のソースＳ１は、スパイラルソースインダクタンス１０及び第３のボンディングワイヤ２８を介してグランドに接続されており、スパイラルソースインダクタンス１０と第３のボンディングワイヤ２８の接続点は、安定性改善用抵抗器３４を介して、先の整合用キャパシタ２５と第２のボンディングワイヤ２７の接続点と接続されている。
【００２０】
さらに、第１のＦＥＴ８のドレインＤ１は、第２のＦＥＴ９のソースＳ２に接続されて、第１及び第２のＦＥＴ１，２によりカスコードアンプが形成されるようになっており、第２のＦＥＴ９のドレインＤ２は、第６のボンディングワイヤ３１、出力インピーダンス整合回路１１及び第２のＤＣカットキャパシタ１４を介して高周波信号出力端子１５に接続されている。
そして、出力インピーダンス整合回路１１と第２のＤＣカットキャパシタ１４との間には、チョークインダクタンス１２を介して電源供給端子１３が接続されて、外部からの電源電圧の供給が行われるようになっている。
【００２１】
また、第２のＦＥＴ９のゲートＧ２には、第２のゲート電圧供給端子６を介して外部からゲート電圧が供給されるようになっていると共に、ゲートＧ２はバイパスキャパシタ７及び第５のボンディングワイヤ３０を介してグランドに接続されたものとなっている。
また、先の第１のＦＥＴ８のドレインＤ１と第２のＦＥＴ９のソースＳ２の接続点には、第４のＦＥＴ２３のドレインＤ４が接続されている。そして、第４のＦＥＴ２３のソースＳ４は第４のボンディングワイヤ２９を介してグランドに接続される一方、ゲートＧ４には第２の制御電圧供給端子２４を介してこの第４のＦＥＴ２３の動作、非動作を制御するための制御電圧が外部から印加されるようになっている。
【００２２】
次に、バイパス経路１０８の構成について説明すれば、まず、バイパス経路１０８の主たる構成要素である第３のＦＥＴ１８のソースＳ３は、第３のＤＣカットキャパシタ１６を介して、第１のボンディングワイヤ２６と第１のＤＣカットキャパシタ３の接続点に接続されると共に、第１の接地用抵抗器１７及び第７のボンディングワイヤ３２を介してグランドに接地されたものとなっている。
一方、第３のＦＥＴ１８のドレインＤ３は、第４のＤＣカットキャパシタ２０を介して、第２のＦＥＴ９のドレインＤ２と第６のボンディングワイヤ３１との接続点に接続されると共に、第２の接地用抵抗器１９及び第８のボンディングワイヤ３３を介してグランドに接地されたものとなっている。
また、第３のＦＥＴ１８のゲートＧ３は、ゲートバイアス供給用抵抗器２１を介して第一の制御電圧供給端子２２に接続されて、外部から第３のＦＥＴ１８の動作状態を制御するための制御電圧が印加されるようになっている。
【００２３】
次に、上記構成における動作について説明する。
増幅回路部１０２とバイパス経路１０８の基本的な動作は、従来回路（例えば、図１０参照）と基本的に同一であるので、以下、異なる点を中心に説明することとする。
まず、上述の構成において、第１及び第２のゲート電圧供給端子５，６には、同相のゲート電圧を、第１及び第２の制御電圧供給端子２２，２４には、第１及び第２のゲート電圧供給端子５，６に印加される電圧に対し逆相の制御電圧を、それぞれ適宜印加することで、増幅動作と非増幅動作（バイパス動作）を選択的になし得るものとなっている。
【００２４】
特に、本発明の実施の形態においては、整合用キャパシタ２５と第２のボンディングワイヤ２７のインダクタンス成分により直列共振が生じ、その共振周波数においてＳ１１が悪化する要因となる。この際、安定性改善用抵抗器３４は、整合用キャパシタ２５と第２のボンディングワイヤ２７の直列共振回路のＱを下げるため、直列共振回路の共振周波数でのＳ１１の悪化が抑制され、増幅動作の安定性が向上されるものとなっている。
【００２５】
図７には、図３に示された回路構成におけるＳ１１のシミュレーション結果を示す特性線図が示されており、従来回路（図１０参照）の同様のシミュレーション結果である図１１の特性線図と比較しつつ説明する。
図７は、高周波信号入力端子１より観測したＳ１１の周波数特性のシミュレーション結果を示しており、図１１も同様である。
シミュレーションの条件としては、整合用キャパシタ２５と第２のボンディングワイヤ２７は、従来回路の対応するそれぞれの素子と同じ値とした。また、安定性改善用抵抗器３４は４０Ωとした。
【００２６】
従来回路の場合、４．７ＧＨｚにおいてＳ１１の悪化が確認できるが（図１１参照）、これは、整合用キャパシタ２５Ａとボンディングワイヤ２７Ａのインダクタンス成分により生じる共振周波数と同一の値である。
図３に示された本発明の実施の形態における回路においても、整合用キャパシタ２５と第２のボンディングワイヤ２７のインダクタンス成分は、従来回路と等価であるが、４．７ＧＨｚにおけるＳ１１の悪化は生じていないことが確認できる（図７参照）。
【００２７】
次に、図８には、図３に示された回路構成におけるｋファクタ（安定係数）のシミュレーション結果を示す特性線図が示されており、従来回路（図１０参照）の同様のシミュレーション結果である図１２の特性線図と比較しつつ説明する。
従来回路の場合、４．７ＧＨｚにおいてｋファクターは急激に低下している（図１２参照）のに対して、本発明の実施の形態における回路にあっては、そのようなｋファクターの急激な低下が生じないものとなっていることが確認できる（図８参照）。
【００２８】
次に、図４には、先に図１に示された第２の基本回路についての第２の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、互いに逆方向(Back-to-Back)に接続されて一組をなしＥＳＤ保護ダイオードとして機能する第１及び第２のダイオード２５ａ，２５ｂを、図３における整合用キャパシタ２５に代えて用いる構成としたものである。
【００２９】
すなわち、第１のダイオード２５ａと第２のダイオード２５ｂは、カソードが相互に接続され、第１のダイオード２５ａのアノードは、第１のＤＣカットキャパシタ３と第１のボンディングワイヤ２６の接続点に接続される一方、第２のダイオード２５ｂのアノードは、第２のボンディングワイヤ２７を介してグランドに接続されるようになっている。
かかる構成においては、第１及び第２のダイオード２５ａ，２５ｂが有する容量成分が、図３における整合用キャパシタ２５と等価な作用を果たすものとなっている。
したがって、回路動作は、図３で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
【００３０】
次に、図５には、先に図２に示された第２の基本回路についての第１の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
【００３１】
この具体回路例においては、第２のＦＥＴ９のドレインＤ２と第６のボンディングワイヤ３１の接続点とグランドとの間に、整合用キャパシタ２５及び第２のボンディングワイヤ２７が順に直列接続されて設けられたものとなっている。
そして、整合用キャパシタ２５と第２のボンディングワイヤ２７の相互の接続点は、安定性改善用抵抗器３４を介して、スパイラルソースインダクタンス１０と第３のボンディングワイヤ２８の接続点に接続されたものとなっている。
かかる構成においては、整合用キャパシタ２５と第２のボンディングワイヤ２７の直列回路が、高周波信号出力端子１５側に設けられている点が、図３、図４に示された具体回路例と異なるものであるが、その回路動作は、図３で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
【００３２】
次に、図６には、先に図２に示された第２の基本回路についての第２の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、図５における整合用キャパシタ２５に代えて、互いに逆方向(Back-to-Back)に接続されて一組をなしＥＳＤ保護ダイオードとして機能する第１及び第２のダイオード２５ａ，２５ｂを用いた構成となっているものである。
【００３３】
すなわち、第１のダイオード２５ａと第２のダイオード２５ｂは、カソードが相互に接続され、第１のダイオード２５ａのアノードは、第２のＦＥＴ９のドレインと第６のボンディングワイヤ３１の接続点に接続される一方、第２のダイオード２５ｂのアノードは、第２のボンディングワイヤ２７を介してグランドに接続されるようになっている。
かかる構成における回路動作は、図３で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
【産業上の利用可能性】
【００３４】
入力リターンロスの悪化を抑え、高い安定性が所望される増幅器に適用できる。
【符号の説明】
【００３５】
２５…整合用キャパシタ
２７…第２のボンディングワイヤ
２８…第３のボンディングワイヤ
３４…安定性改善用抵抗器
１０２…増幅回路部
１０８…バイパス経路
【特許請求の範囲】
【請求項１】
半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、
前記整合用容量素子を、第１ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第１ボンディングワイヤとの接続点を、前記整合用容量素子と前記第１ボンディングワイヤによる直列回路のＱ低減のための安定性改善用抵抗器、及び、第２ボンディングワイヤを介してグランドに接続してなることを特徴とする増幅器。
【請求項２】
前記増幅器は、カスコード接続された２つの第１及び第２の電界効果トランジスタからなり、前記第１の電界効果トランジスタはソース接地アンプとして、前記第２の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第１の電界効果トランジスタのゲートは、第１のＤＣカットキャパシタの一端に接続され、前記第１のＤＣカットキャパシタの他端は、第３ボンディングワイヤの一端に接続され、前記第３ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第１のＤＣカットキャパシタと前記第３ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第４ボンディングワイヤを介してグランドに接続され、前記第１の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第５ボンディングワイヤを介してグランドに接続され、前記ソースインダクタと第５ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと第４ボンディングワイヤの接続点に接続され、前記第２の電界効果トランジスタのドレインは第６ボンディングワイヤの一端に接続され、前記第６ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続されてなることを特徴とする請求項１記載の増幅器。
【請求項３】
前記増幅器は、カスコード接続された２つの第１及び第２の電界効果トランジスタからなり、前記第１の電界効果トランジスタはソース接地アンプとして、前記第２の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第１の電界効果トランジスタのゲートは、第１のＤＣカットキャパシタの一端に接続され、前記第１のＤＣカットキャパシタの他端は、第７ボンディングワイヤの一端に接続され、前記第７ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第１の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第８ボンディングワイヤを介してグランドに接続され、前記第２の電界効果トランジスタのドレインは第９ボンディングワイヤの一端に接続され、前記第９ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続され、前記第２の電界効果トランジスタのドレインと前記第９ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第１０ボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと第１０ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと第８ボンディングワイヤの接続点に接続されてなることを特徴とする請求項１記載の増幅器。
【請求項４】
前記整合用キャパシタに代えて、ＥＳＤ保護ダイオードを用いてなることを特徴とする請求項２、又は、請求項３いずれか記載の増幅器。
【請求項１】
半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、
前記整合用容量素子を、第１ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第１ボンディングワイヤとの接続点を、前記整合用容量素子と前記第１ボンディングワイヤによる直列回路のＱ低減のための安定性改善用抵抗器、及び、第２ボンディングワイヤを介してグランドに接続してなることを特徴とする増幅器。
【請求項２】
前記増幅器は、カスコード接続された２つの第１及び第２の電界効果トランジスタからなり、前記第１の電界効果トランジスタはソース接地アンプとして、前記第２の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第１の電界効果トランジスタのゲートは、第１のＤＣカットキャパシタの一端に接続され、前記第１のＤＣカットキャパシタの他端は、第３ボンディングワイヤの一端に接続され、前記第３ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第１のＤＣカットキャパシタと前記第３ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第４ボンディングワイヤを介してグランドに接続され、前記第１の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第５ボンディングワイヤを介してグランドに接続され、前記ソースインダクタと第５ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと第４ボンディングワイヤの接続点に接続され、前記第２の電界効果トランジスタのドレインは第６ボンディングワイヤの一端に接続され、前記第６ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続されてなることを特徴とする請求項１記載の増幅器。
【請求項３】
前記増幅器は、カスコード接続された２つの第１及び第２の電界効果トランジスタからなり、前記第１の電界効果トランジスタはソース接地アンプとして、前記第２の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第１の電界効果トランジスタのゲートは、第１のＤＣカットキャパシタの一端に接続され、前記第１のＤＣカットキャパシタの他端は、第７ボンディングワイヤの一端に接続され、前記第７ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第１の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第８ボンディングワイヤを介してグランドに接続され、前記第２の電界効果トランジスタのドレインは第９ボンディングワイヤの一端に接続され、前記第９ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続され、前記第２の電界効果トランジスタのドレインと前記第９ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第１０ボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと第１０ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと第８ボンディングワイヤの接続点に接続されてなることを特徴とする請求項１記載の増幅器。
【請求項４】
前記整合用キャパシタに代えて、ＥＳＤ保護ダイオードを用いてなることを特徴とする請求項２、又は、請求項３いずれか記載の増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−３４０９０（Ｐ２０１３−３４０９０Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１１−１６８９８９（Ｐ２０１１−１６８９８９）
【出願日】平成２３年８月２日（２０１１．８．２）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２３年８月２日（２０１１．８．２）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
[ Back to top ]