増幅回路、AGC回路、およびRF受信装置
【課題】ゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を備えたAGC回路、およびそのAGC回路を備えたRF受信装置を提供する。
【解決手段】抵抗値を連続的に変更可能なMOSトランジスタによる可変抵抗素子(410、411、412)と、抵抗値が固定の抵抗素子(413、414)とを組み合わせて可変抵抗(41)を作成する。オペアンプ(23)による反転増幅回路の入力部の抵抗、負帰還部の抵抗、または入力部と負帰還部の両方の抵抗としてこの可変抵抗(41)を用いる。また、この反転増幅回路(40)を用いてAGC回路とRF受信装置を構成する。
【解決手段】抵抗値を連続的に変更可能なMOSトランジスタによる可変抵抗素子(410、411、412)と、抵抗値が固定の抵抗素子(413、414)とを組み合わせて可変抵抗(41)を作成する。オペアンプ(23)による反転増幅回路の入力部の抵抗、負帰還部の抵抗、または入力部と負帰還部の両方の抵抗としてこの可変抵抗(41)を用いる。また、この反転増幅回路(40)を用いてAGC回路とRF受信装置を構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、増幅回路、AGC(Automatic Gain Control)回路、およびRF受信装置に関する。詳しくは、例えば、アンテナで受信した信号のレベルを調整するAGC回路で用いられる増幅回路、その増幅回路を備えたAGC回路、およびそのAGC回路を備えたRF受信装置に関する。
【背景技術】
【0002】
RF受信装置では、アンテナで受信する電波に強弱があると、受信した信号のレベルが変動する。このとき、この信号をそのまま再生すると音声や画像にノイズが生じる。これを回避するために、受信した信号を所定のレベルに調節するAGC回路が用いられる。
【0003】
AGC回路は、オペレーショナル・アンプリファイア(以下、オペアンプという。)を用いた反転増幅回路によって実現することができる。例えば、オペアンプの出力電圧を反転入力端子に負帰還する部分に可変抵抗を用い、この可変抵抗の抵抗値を制御することによって出力電圧のゲインを制御する。このAGC回路では、受信した信号の電圧レベルに応じて可変抵抗の抵抗値を変更することによってゲインが制御され、後段の処理回路に適した電圧レベルの信号が出力される。
【0004】
可変抵抗は、例えばNMOSトランジスタまたはPMOSトランジスタを線形領域で動作させることにより実現することができる。ゲートに制御電圧を印加し、受信した信号の電圧レベルに応じて制御電圧を制御することにより、ソースとドレイン間の抵抗が制御される。
【0005】
しかし、受信した信号の電圧レベルが変動すると、NMOSトランジスタまたはPMOSトランジスタのソースとドレインの間を流れる電流が変動する。これに伴い、ソースとドレインの間の抵抗が変動する。このため、反転増幅回路の負帰還部分にNMOSトランジスタまたはPMOSトランジスタを用いると、広いダイナミックレンジとゲインコントロールが必要なAGC回路では出力歪みが生じる。
【0006】
また、信号を入力する部分や負帰還部分の抵抗として抵抗バンクを用いた反転増幅回路が知られている(例えば、特許文献1の段落[0049]〜[0051]、図5参照)。この反転増幅回路では、抵抗値が異なる複数の抵抗を用いて抵抗バンクが構成され、ゲインに応じた抵抗がスイッチにより選択される。スイッチとして例えばNMOSトランジスタやPMOSトランジスタが用いられる。
【0007】
しかし、抵抗バンクを用いると、ゲインを連続的に変更することはできない。このため、広いダイナミックレンジとゲインコントロールを可能とするためには、抵抗バンクを構成する抵抗の数を増やす必要がある。このとき、オペアンプの反転入力端子に多数のNMOSトランジスタやPMOSトランジスタのソースまたはドレインが接続される。従って、オペアンプの反転入力端子に大きな容量のキャパシタが接続されることとなり、入力電圧に対してローパスフィルタをかけることと等価となる。このため、抵抗バンクを用いる反転増幅回路は高周波信号用のAGC回路として適切ではない。
【特許文献1】特開平10−336547号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
上述したとおり、反転増幅回路の負帰還部分にNMOSトランジスタまたはPMOSトランジスタによる可変抵抗を用いると、広いダイナミックレンジとゲインコントロールが必要なAGC回路では出力歪みが生じる。
【0009】
また、負帰還部分の抵抗として抵抗バンクを用いる反転増幅回路は、入力電圧に対してローパスフィルタをかけることと等価となる。このため、入力信号の高周波数成分が減衰する。
【0010】
以上から、ゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を備えたAGC回路、およびそのAGC回路を備えたRF受信装置が要望されている。
【課題を解決するための手段】
【0011】
上記目的を達成するために、本発明の増幅回路は、第1の入力端子が基準電位に接続され、出力端子が外部出力端子に接続される増幅器と、外部入力端子に接続される第1の抵抗素子と、上記外部出力端子に接続される第2の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部とを有し、上記可変抵抗部が、上記第1の抵抗素子および上記第2の抵抗素子と接続される。
【0012】
好ましくは、本発明の増幅回路は、上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される。
【0013】
また、本発明の増幅回路は、第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ第1の外部出力端子と第2の外部出力端子に接続される全差動型増幅器と、第1の外部入力端子に接続される第1の抵抗素子と、上記第1の外部出力端子に接続される第2の抵抗素子と、上記第1の抵抗素子と同一の大きさであって、第2の外部入力端子に接続される第3の抵抗素子と、上記第2の抵抗素子と同一の大きさであって、上記第2の外部出力端子に接続される第4の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部とを有し、上記可変抵抗部の1つが、上記第1の抵抗素子および上記第2の抵抗素子と接続され、上記可変抵抗部の1つが、上記第3の抵抗素子および上記第4の抵抗素子と接続される。
【0014】
好ましくは、本発明の増幅回路は、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される。
【0015】
好ましくは、本発明の増幅回路は、上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される。
【0016】
好ましくは、本発明の増幅回路は、上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される。
【0017】
また、本発明のAGC回路は、外部入力端子に入力される信号を所定のレベルに調節し、外部出力端子から出力するAGC回路であって、第1の入力端子が基準電位に接続され、出力端子が上記外部出力端子に接続される増幅器と、上記外部入力端子に接続される第1の抵抗素子と、上記外部出力端子に接続される第2の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と、上記制御信号を生成する制御部とを有し、上記可変抵抗部が、上記第1の抵抗素子および上記第2の抵抗素子と接続される。
【0018】
好ましくは、本発明のAGC回路は、上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される。
【0019】
また、本発明のAGC回路は、第1の外部入力端子と第2の外部入力端子に入力される差動信号を所定のレベルに調節し、第1の外部出力端子と第2の外部出力端子から差動信号を出力するAGC回路であって、第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ上記第1の外部出力端子と上記第2の外部出力端子に接続される全差動型増幅器と、上記第1の外部入力端子に接続される第1の抵抗素子と、上記第1の外部出力端子に接続される第2の抵抗素子と、上記第1の抵抗素子と同一の大きさであって、上記第2の外部入力端子に接続される第3の抵抗素子と、上記第2の抵抗素子と同一の大きさであって、上記第2の外部出力端子に接続される第4の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と、上記制御信号を生成する制御部とを有し、上記可変抵抗部の1つが、上記第1の抵抗素子および上記第2の抵抗素子と接続され、上記可変抵抗部の1つが、上記第3の抵抗素子および上記第4の抵抗素子と接続される。
【0020】
好ましくは、本発明のAGC回路は、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される。
【0021】
好ましくは、本発明のAGC回路は、上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される。
【0022】
好ましくは、本発明のAGC回路は、上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される。
【0023】
また、本発明のRF受信装置は、無線信号を受信するために用いられるRF受信装置であって、第1の入力端子が基準電位に接続され、出力端子が外部出力端子に接続される増幅器と、外部入力端子に接続される第1の抵抗素子と、当該外部出力端子に接続される第2の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と、当該制御信号を生成する制御部とを含み、当該可変抵抗部が、当該第1の抵抗素子および当該第2の抵抗素子と接続されるAGC回路を有し、上記AGC回路が、上記外部入力端子に入力される信号を所定のレベルに調節し、上記外部出力端子から出力する。
【0024】
好ましくは、本発明のRF受信装置は、上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される。
【0025】
また、本発明のRF受信装置は、無線信号を受信するために用いられるRF受信装置であって、第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ第1の外部出力端子と第2の外部出力端子に接続される全差動型増幅器と、第1の外部入力端子に接続される第1の抵抗素子と、当該第1の外部出力端子に接続される第2の抵抗素子と、当該第1の抵抗素子と同一の大きさであって、第2の外部入力端子に接続される第3の抵抗素子と、当該第2の抵抗素子と同一の大きさであって、当該第2の外部出力端子に接続される第4の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と、当該制御信号を生成する制御部とを含み、当該可変抵抗部の1つが、当該第1の抵抗素子および当該第2の抵抗素子と接続され、当該可変抵抗部の1つが、当該第3の抵抗素子および当該第4の抵抗素子と接続されるAGC回路を有し、上記AGC回路が、上記第1の外部入力端子と上記第2の外部入力端子に入力される差動信号を所定のレベルに調節し、上記第1の外部出力端子と上記第2の外部出力端子から差動信号を出力する。
【0026】
好ましくは、本発明のRF受信装置は、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される。
【0027】
好ましくは、本発明のRF受信装置は、上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される。
【0028】
好ましくは、本発明のRF受信装置は、上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される。
【発明の効果】
【0029】
以上のように、本発明によれば、ゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を備えたAGC回路、およびそのAGC回路を備えたRF受信装置を実現することができる。
【発明を実施するための最良の形態】
【0030】
図1は、RF受信装置の一例を示すブロック図である。RF受信装置10は、アンテナ100と、LNA(低雑音増幅器)101と、RF BPF(RFバンドパスフィルタ)102と、RF AGC103と、ミキサ104と、分周回路105と、VCO(電圧制御発信器)106と、IF BPF(IFバンドパスフィルタ)107と、IF AGC108と、A−Dコンバータ109とを有している。
【0031】
RF受信装置10は、中間周波数(Intermediate Frequency、以下、IFという。)を受信周波数に比べてかなり低くした、いわゆるローIFコンバージョン方式を用いたRF受信装置の一例である。ローIFコンバージョン方式では、イメージ信号による妨害が悪化するので、通常I軸およびQ軸のIF信号を形成し、ハートレー方式等のイメージ除去方式を用いてイメージ信号が除去される。
【0032】
具体的には、RF信号はアンテナ100で受信され、LNA101で信号の振幅が上げられる。RF信号の周波数は、例えば、401〜887MHzである。RF BPF102で所定の帯域幅(バンド)が選択された後、RF AGC103により信号の振幅が上げられる。
【0033】
VCO106は所定の周波数の発振信号を出力し、この発振信号が分周回路105に供給されて1/2の周波数で、かつ、位相が互いに直交する分周信号に分周され、局部発振信号としてミキサ104に供給される。この局部発振信号に基づいてミキサ104は、90°の位相差を持つI軸およびQ軸のIF信号を形成する。IF信号の周波数は、例えば、1MHz〜7MHzである。
【0034】
IF信号は、IF BPF107で所定の帯域幅(チャネル)が選択され、IF AGC108でゲインコントロールが行われた後、A−Dコンバータ109によりディジタル信号に変換される。
【0035】
なお、RF受信装置10は本発明のRF受信装置の一例である。
【0036】
以下では、IF AGC108に適したAGC回路の構成の例について説明する。
【0037】
図2は、本発明の第1の実施形態に係る増幅回路の構成の一例を示す回路図である。増幅回路20は、可変抵抗部21と、抵抗22と、オペアンプ23と、抵抗24とを有する。
【0038】
可変抵抗部21は、NMOSトランジスタ210と、NMOSトランジスタ211と、抵抗212と、抵抗213とで構成される。NMOSトランジスタ210と抵抗212は直列に接続され、この直列回路はノードN1とノードN2の間に接続される。また、NMOSトランジスタ211と抵抗213は直列に接続され、この直列回路も同様にノードN1とノードN2の間に接続される。NMOSトランジスタ210とNMOSトランジスタ211のゲートにはそれぞれ制御電圧Vc1と制御電圧Vc2が入力される。抵抗212と抵抗213の抵抗値は、それぞれR3とR4である。
【0039】
抵抗22は、外部入力端子T1とノードN1の間に接続される。外部入力端子T1から入力電圧Vinが入力される。抵抗22の抵抗値はR1である。
【0040】
オペアンプ23は、出力端子233がノードN2に接続されている。ノードN2には、また外部出力端子T2が接続されており、オペアンプ23の出力端子233の電圧が外部出力端子T2から出力電圧Voutとして出力される。また、オペアンプ23は、反転入力端子230がノードN1に接続されており、非反転入力端子231には接地電位Gndが接続されている。
【0041】
抵抗24は、ノードN1とノードN2の間に接続される。従って、抵抗24と可変抵抗部21はノードN1とノードN2の間に並列に接続される。抵抗24の抵抗値はR2である。
【0042】
増幅回路20は、可変抵抗部21と抵抗24を介してオペアンプ23の出力端子233の電圧をオペアンプ23の反転入力端子230に負帰還する反転増幅回路である。
【0043】
図3は、本発明の第1の実施形態に係るAGC回路の構成の一例を示すブロック図である。AGC回路30は、増幅回路20と、制御部31とを有する。図2と図3における同一の符号は同一の構成要素を示す。制御部31が制御電圧Vc1と制御電圧Vc2を生成し、増幅回路20のゲインを制御する。
【0044】
図4Aと図4Bは、増幅回路の負帰還部の合成抵抗値の変化を示す図である。図4A(a)は、制御電圧Vc1と制御電圧Vc2が両方ともローレベル(例えば、接地電位Gnd)のときを示す。このとき、NMOSトランジスタ210とNMOSトランジスタ211は両方とも完全にオフであって、これらの抵抗値は無限大とみなせる。このため、負帰還部の合成抵抗値Rは抵抗24の抵抗値R2と等しい。
【0045】
図4A(b)は、制御電圧Vc1がローレベルよりわずかに高い電圧であり、制御電圧Vc2がローレベルであるときを示す。このとき、NMOSトランジスタ210はオフではないが、その抵抗値r3は極めて大きく、NMOSトランジスタ210の抵抗値r3と抵抗212の抵抗値R3の合成された抵抗の値も極めて大きい。一方、NMOSトランジスタ211は完全にオフであって、その抵抗値は無限大とみなせる。このため、負帰還部の合成抵抗値Rは抵抗24の抵抗値R2とほぼ等しい。
【0046】
図4A(c)は、制御電圧Vc1がローレベルとハイレベルの中間の電圧であり、制御電圧Vc2がローレベルであるときを示す。このとき、NMOSトランジスタ210はオンとオフの中間の状態であり、その抵抗値r3は抵抗212の抵抗値R3とほぼ等しい。一方、NMOSトランジスタ211は完全にオフであって、その抵抗値は無限大とみなせる。このため、増幅回路20の負帰還部は、抵抗24と、NMOSトランジスタ210と抵抗212の直列回路とが並列に接続されているとみなせる。
【0047】
図4A(d)は、制御電圧Vc1がハイレベル(例えば、電源電位Vdd)であり、制御電圧Vc2がローレベルであるときを示す。このとき、NMOSトランジスタ210は完全にオンであって、その抵抗値r3は0とみなせる。一方、NMOSトランジスタ211は完全にオフであって、その抵抗値は無限大とみなせる。このため、増幅回路20の負帰還部は、抵抗24と、抵抗212とが並列に接続された回路とみなせる。
【0048】
図4B(e)は、制御電圧Vc1がハイレベルであり、制御電圧Vc2がローレベルよりわずかに高い電圧であるときを示す。このとき、NMOSトランジスタ210は完全にオンであって、その抵抗値r3は0とみなせる。一方、NMOSトランジスタ211はオフではないが、その抵抗値r4は極めて大きく、NMOSトランジスタ211の抵抗値r4と抵抗213の抵抗値R4の合成された抵抗の値も極めて大きい。このため、増幅回路20の負帰還部は、抵抗24と抵抗212とが並列に接続されているとみなせる。
【0049】
図4B(f)は、制御電圧Vc1がハイレベルであり、制御電圧Vc2がローレベルとハイレベルの中間の電圧であるときを示す。このとき、NMOSトランジスタ210は完全にオンであって、その抵抗値r3は0とみなせる。一方、NMOSトランジスタ211はオンとオフの中間の状態であり、その抵抗値r4は抵抗213の抵抗値R4とほぼ等しい。このため、増幅回路20の負帰還部は、抵抗24と、抵抗212と、NMOSトランジスタ211と抵抗213の直列回路とが並列に接続されているとみなせる。
【0050】
図4B(g)は、制御電圧Vc1と制御電圧Vc2の両方ともハイレベルであるときを示す。このとき、NMOSトランジスタ210とNMOSトランジスタ211は完全にオンであって、それらの抵抗値r3と抵抗値r4は0とみなせる。このため、増幅回路20の負帰還部は、抵抗24と、抵抗212と、抵抗213とが並列に接続されているとみなせる。
【0051】
上記の通り、従来の抵抗バンクを用いた可変抵抗と異なり、増幅回路20の負帰還部の合成抵抗値は連続的に変更することができる。
【0052】
また、図4A(b)に示したように、制御電圧Vc1がローレベルよりわずかに高い電圧であるとき、NMOSトランジスタ210の抵抗値r3は増幅回路20の負帰還部の合成抵抗値に影響を及ぼさない。制御電圧Vc2がローレベルよりわずかに高い電圧であるときも同様にNMOSトランジスタ211の抵抗値r4は増幅回路20の負帰還部の合成抵抗値に影響を及ぼさない。従って、制御電圧Vc1と制御電圧Vc2が小さく、NMOSトランジスタ210とNMOSトランジスタ211のソースとドレイン間の抵抗値が極めて高いとき、NMOSトランジスタ210とNMOSトランジスタ211はAGC回路30の出力歪みに影響を及ぼさない。
【0053】
更に、図4A(c)に示したように、制御電圧Vc1がローレベルとハイレベルの中間の電圧であるとき、NMOSトランジスタ210と抵抗212が直列に接続された回路の合成抵抗値はr3+R3である。入力電圧Vinの変動に伴い、NMOSトランジスタ210の抵抗値r3が変動するが、抵抗212の抵抗値R3が加算される分だけ、NMOSトランジスタ210の抵抗値r3の変動がAGC回路30の出力歪みに与える影響は小さくなる。同様に、制御電圧Vc2がローレベルとハイレベルの中間の電圧であるとき、NMOSトランジスタ211の抵抗値r4の変動がAGC回路30の出力歪みに与える影響も小さくなる。
【0054】
従って、AGC回路30は、従来の単独のNMOSトランジスタまたはPMOSトランジスタによる可変抵抗を用いたAGC回路よりも、出力歪みの問題が軽減される。
【0055】
なお、上記では、可変抵抗部21におけるNMOSトランジスタと抵抗の組の数は2組としたが、NMOSトランジスタと抵抗の組の数はこれに限られず、任意の数とすることができる。また、NMOSトランジスタの代わりに、PMOSトランジスタを用いることもできる。
【0056】
図3に示したAGC回路30内の制御部31には、制御電圧Vc1と制御電圧Vc2と増幅回路20のゲインの関係を記憶したゲインテーブルが設けられる。図示しない回路によって、外部入力端子T1に入力される入力電圧Vinのレベルに応じて増幅回路20のゲインが決定されると、制御部31はこのゲインテーブルを参照して制御電圧Vc1と制御電圧Vc2の電圧値を決定し、増幅回路20に制御電圧Vc1と制御電圧Vc2を供給する。これにより、増幅回路20のゲインが制御され、後段の処理回路に適したレベルの出力電圧Voutが外部出力端子T2から出力される。
【0057】
なお、オペアンプ23は本発明の増幅器の一例であり、オペアンプ23の非反転入力端子231は本発明の第1の入力端子の一例であり、オペアンプ23の出力端子233は本発明の出力端子の一例であり、外部入力端子T1は本発明の外部入力端子の一例であり、接地電位Gndは本発明の基準電位の一例であり、外部出力端子T2は本発明の外部出力端子の一例であり、抵抗22は本発明の第1の抵抗素子の一例であり、抵抗24は本発明の第2の抵抗素子の一例であり、可変抵抗部21は本発明の可変抵抗部の一例であり、NMOSトランジスタ210とNMOSトランジスタ211は本発明の可変抵抗素子および電界効果トランジスタの一例であり、抵抗212と抵抗213は本発明の固定抵抗素子の一例であり、制御電圧Vc1と制御電圧Vc2は本発明の制御信号の一例であり、制御部31は本発明の制御部の一例であり、増幅回路20は本発明の増幅回路の一例であり、AGC回路30は本発明のAGC回路の一例である。
【0058】
図5は、本発明の第2の実施形態に係る増幅回路の構成の一例を示す回路図である。増幅回路40は、抵抗22と、可変抵抗部41と、抵抗24と、オペアンプ23とを有する。図2と図5における同一の符号は同一の構成要素を示す。本実施形態は、第1の実施形態の可変抵抗部21を可変抵抗部41に置き換え、第1の実施形態では可変抵抗部21が抵抗24と並列に接続されていたのに対し、本実施形態では可変抵抗部41は抵抗22と抵抗24の間に直列に接続される点が異なる。抵抗22と抵抗24とオペアンプ23の構成は本実施形態の増幅回路40と第1の実施形態の増幅回路20で共通である。
【0059】
可変抵抗部41は、NMOSトランジスタ410と、NMOSトランジスタ411と、NMOSトランジスタ412と、抵抗413と、抵抗414とで構成される。抵抗413と抵抗414は直列に接続され、抵抗413と抵抗414で構成される直列回路はノードN1とノードN4の間に接続される。ノードN1と、オペアンプ23の反転入力端子230が接続されるノードN5との間にはNMOSトランジスタ410が接続される。また、抵抗413と抵抗414の間の接続ノードN3とノードN5の間にはNMOSトランジスタ411が接続され、ノードN4とノードN5の間にはNMOSトランジスタ412が接続される。NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412のゲートにはそれぞれ制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が入力される。抵抗413と抵抗414の抵抗値は、それぞれR5とR6である。
【0060】
なお、第1の実施形態の増幅回路20では、オペアンプ23の反転入力端子230はノードN1に接続され、ノードN1には更に可変抵抗部21の一端と抵抗22の一端と抵抗24の一端が接続されていたが、本実施形態の増幅回路40では、オペアンプ23の反転入力端子230はノードN5に接続され、ノードN1には可変抵抗部41の一端と抵抗22の一端のみが接続される。
【0061】
図6は、本発明の第2の実施形態に係るAGC回路の構成の一例を示すブロック図である。AGC回路50は、増幅回路40と、制御部51とを有する。図5と図6における同一の符号は同一の構成要素を示す。制御部51が制御電圧Vc3と制御電圧Vc4と制御電圧Vc5を生成し、増幅回路40のゲインを制御する。
【0062】
図7は、増幅回路の負帰還部の合成抵抗値の変化を説明するための図である。図7(a)は、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が全てハイレベルのときを示す。このとき、NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412は全て完全にオンであって、これらの抵抗値は0とみなせる。このため、ノードN1とノードN3とノードN4の電位はノードN5の電位と等しいとみなせる。一方、ノードN5はオペアンプ23の反転入力端子230に接続されており、オペアンプ23の非反転入力端子231は接地電位Gndに接続されている。すなわち、ノードN1とノードN3とノードN4は全てオペアンプ23の反転入力端子230に接続されているとみなせ、ノードN1とノードN3とノードN4の電位は同電位であって、接地電位Gndに等しいとみなせる。従って、矢印で示すようにNMOSトランジスタ410とNMOSトランジスタ412を通る電流が流れ、抵抗413と抵抗414とMOSトランジスタ411には電流が流れない。このため、増幅回路40の負帰還部の抵抗値Rは抵抗24の抵抗値R2と等しい。
【0063】
図7(b)は、制御電圧Vc3と制御電圧Vc4がハイレベルであり、制御電圧Vc5がローレベルとハイレベルの中間の電圧であるときを示す。このとき、NMOSトランジスタ410とNMOSトランジスタ411は完全にオンであって、それらの抵抗値は0とみなせる。このため、ノードN1とノードN3はオペアンプ23の反転入力端子230に接続されているとみなせる。一方、NMOSトランジスタ412はオンとオフの中間の状態であり、抵抗414の抵抗値R6とNMOSトランジスタ412の抵抗値r6はほぼ等しい。このとき、NMOSトランジスタ412のソースとドレイン間を電流が流れるため、ノードN4に電位が生じ、ノードN3とノードN4の電位は異なるものとなる。このため、矢印で示すように抵抗414にも電流が流れる。従って、増幅回路40の負帰還部は、抵抗414とNMOSトランジスタ412が並列に接続され、更に抵抗24が直列に接続されているとみなせる。
【0064】
図7(c)は、制御電圧Vc3と制御電圧Vc4がハイレベルであり、制御電圧Vc5がローレベルであるときを示す。このとき、NMOSトランジスタ410とNMOSトランジスタ411は完全にオンであって、ノードN1とノードN3はオペアンプ23の反転入力端子230に接続されているとみなせる。一方、NMOSトランジスタ412は完全にオフであって、NMOSトランジスタ412の抵抗値r6は無限大とみなせる。このとき、矢印で示すように、NMOSトランジスタ410とNMOSトランジスタ411と抵抗414を通る電流が流れ、抵抗413とNMOSトランジスタ412には電流が流れない。このため、増幅回路40の負帰還部は、抵抗414と抵抗24が直列に接続されているとみなせる。
【0065】
図7(d)は、制御電圧Vc3がハイレベルであり、制御電圧Vc4と制御電圧Vc5がローレベルであるときを示す。このとき、NMOSトランジスタ410は完全にオンであって、ノードN1はオペアンプ23の反転入力端子230に接続されているとみなせる。一方、NMOSトランジスタ411とNMOSトランジスタ412は完全にオフであって、NMOSトランジスタ411とNMOSトランジスタ412の抵抗値は無限大とみなせる。このとき、矢印で示すように抵抗413と抵抗414を通る電流が流れ、NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412には電流が流れない。このため、増幅回路40の負帰還部は、抵抗413と抵抗414と抵抗24が直列に接続されているとみなせる。
【0066】
図8は、増幅回路のゲインの変化の一例を示す図である。上述したように、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が全てハイレベルのとき(図7(a))、増幅回路40の負帰還部の合成抵抗値はR2である。このとき、増幅回路40のゲインはR2/R1となる。
【0067】
制御電圧Vc5を徐々に低下させると、ゲインは徐々に上昇する。制御電圧Vc3と制御電圧Vc4がハイレベルであり、制御電圧Vc5がローレベルであるとき(図7(c))、増幅回路40の負帰還部の合成抵抗値はR6+R2である。このとき、増幅回路40のゲインは(R6+R2)/R1となる。
【0068】
制御電圧Vc4を徐々に低下させると、ゲインは更に上昇する。制御電圧Vc3がハイレベルであり、制御電圧Vc4と制御電圧Vc5がローレベルであるとき(図7(d))、増幅回路40の負帰還部の合成抵抗値はR5+R6+R2である。このとき、増幅回路40のゲインは(R5+R6+R2)/R1となる。
【0069】
図9は、増幅回路の入力部の合成抵抗値の変化を説明するための図である。図9(a)は、図7(a)と同様に、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が全てハイレベルのときを示す。このとき、増幅回路40の入力部の抵抗値R’は抵抗22の抵抗値R1と等しい。
【0070】
図9(b)は、制御電圧Vc3がローレベルであり、制御電圧Vc4と制御電圧Vc5がハイレベルであるときを示す。このとき、NMOSトランジスタ410は完全にオフであって、NMOSトランジスタ410の抵抗値は無限大とみなせる。一方、NMOSトランジスタ411とNMOSトランジスタ412は完全にオンであって、ノードN3とノードN4はオペアンプ23の反転入力端子230に接続されているとみなせる。このとき、抵抗413とNMOSトランジスタ411とNMOSトランジスタ412を通る電流が流れ、抵抗414とNMOSトランジスタ410には電流が流れない。このため、増幅回路40の入力部は、抵抗22と抵抗413が直列に接続されているとみなせる。
【0071】
図9(c)は、制御電圧Vc3と制御電圧Vc4がローレベルであり、制御電圧Vc5がハイレベルであるときを示す。このとき、NMOSトランジスタ410とNMOSトランジスタ411は完全にオフであって、NMOSトランジスタ410とNMOSトランジスタ411の抵抗値は無限大とみなせる。一方、NMOSトランジスタ412は完全にオンであって、ノードN4はオペアンプ23の反転入力端子230に接続されているとみなせる。このとき、矢印で示すように抵抗413と抵抗414を通る電流が流れ、NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412には電流が流れない。このため、増幅回路40の入力部は、抵抗22と抵抗413と抵抗414が直列に接続されているとみなせる。
【0072】
図10は、増幅回路のゲインの変化の異なる例を示す図である。上述したように、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が全てハイレベルのとき(図9(a))、増幅回路40の入力部の合成抵抗値はR1である。このとき、増幅回路40のゲインはR2/R1となる。
【0073】
制御電圧Vc3を徐々に低下させると、ゲインは徐々に減少する。制御電圧Vc3がローレベルであり、制御電圧Vc4と制御電圧Vc5がハイレベルであるとき(図9(b))、増幅回路40の入力部の合成抵抗値はR1+R5である。このとき、増幅回路40のゲインはR2/(R1+R5)となる。
【0074】
制御電圧Vc4を徐々に低下させると、ゲインは更に減少する。制御電圧Vc3と制御電圧Vc4がローレベルであり、制御電圧Vc5がハイレベルであるとき(図9(c))、増幅回路40の入力部の合成抵抗値はR1+R5+R6である。このとき、増幅回路40のゲインはR2/(R1+R5+R6)となる。
【0075】
図11は、増幅回路のゲインの変化の更に別の例を示す図である。制御電圧Vc3と制御電圧Vc4がローレベルであり、制御電圧Vc5がハイレベルであるとき、図9(c)に示すように、増幅回路40の入力部の合成抵抗値はR1+R5+R6である。一方、負帰還部の抵抗値はR2である。このとき、増幅回路40のゲインはR2/(R1+R5+R6)となる。
【0076】
制御電圧Vc3をローレベルに保ちつつ、制御電圧Vc4を徐々に上昇させ、制御電圧Vc5を徐々に低下させると、増幅回路40のゲインは徐々に上昇する。制御電圧Vc3と制御電圧Vc5がローレベルであり、制御電圧Vc4がハイレベルであるとき、増幅回路40の入力部の合成抵抗値はR1+R5であり、負帰還部の合成抵抗値はR6+R2である。このとき、増幅回路40のゲインは(R6+R2)/(R1+R5)となる。
【0077】
制御電圧Vc5をローレベルに保ちつつ、制御電圧Vc3を徐々に上昇させ、制御電圧Vc4を徐々に低下させると、増幅回路40のゲインは更に上昇する。制御電圧Vc3がハイレベルであり、制御電圧Vc4と制御電圧Vc5がローレベルであるとき、図7(d)に示すように、増幅回路40の負帰還部の合成抵抗値はR5+R6+R2である。一方、入力部の抵抗値はR1である。このとき、増幅回路40のゲインは(R5+R6+R2)/R1となる。
【0078】
制御電圧Vc3と制御電圧Vc4と制御電圧Vc5と増幅回路40のゲインの関係を下記の表1に示す。
【0079】
【表1】
【0080】
ここで、HとLはそれぞれハイレベルとローレベルを意味する。
【0081】
以上説明したように、本実施形態では、第1の実施形態と同様に、可変抵抗部41によって増幅回路40の負帰還部の合成抵抗値を連続的に変更することができる。更に、本実施形態では、第1の実施形態と異なり、可変抵抗部41によって増幅回路40の入力部の合成抵抗値を連続的に変更することもできる。
【0082】
また、第1の実施形態と同様に、制御電圧Vc3、制御電圧Vc4、または制御電圧Vc5がローレベルとハイレベルの中間の電圧であるとき、NMOSトランジスタ410、NMOSトランジスタ411、またはNMOSトランジスタ412の抵抗値の変動がAGC回路50の出力歪みに与える影響も小さくなる。このため、AGC回路50は、従来の単独のNMOSトランジスタまたはPMOSトランジスタによる可変抵抗を用いたAGC回路よりも、出力歪みの問題が軽減される。
【0083】
なお、上記では、可変抵抗部41は、NMOSトランジスタ3個と抵抗2個で構成されるとしたが、NMOSトランジスタと抵抗の数はこれに限られず、NMOSトランジスタが抵抗の数より1個多いという条件の下で、任意の数とすることができる。また、NMOSトランジスタの代わりに、PMOSトランジスタを用いることもできる。
【0084】
AGC回路50内の制御部51には、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5と増幅回路40のゲインの関係を記憶したゲインテーブルが設けられる。図示しない回路によって、外部入力端子T1に入力される入力電圧Vinのレベルに応じて増幅回路40のゲインが決定されると、制御部51はこのゲインテーブルを参照して制御電圧Vc3と制御電圧Vc4と制御電圧Vc5の電圧値を決定し、増幅回路40に制御電圧Vc3と制御電圧Vc4と制御電圧Vc5を供給する。これにより、増幅回路40のゲインが制御され、後段の処理回路に適したレベルの出力電圧Voutが外部出力端子T2から出力される。
【0085】
なお、ノードN1は本発明の入力ノードの一例であり、ノードN3は本発明の固定抵抗素子間の接続ノードの一例であり、ノードN4は本発明の出力ノードの一例であり、ノードN5は本発明の基準電位ノードの一例であり、オペアンプ23の反転入力端子230が本発明の増幅器の第2の入力端子の一例であり、NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412は本発明の可変抵抗素子および電界効果トランジスタの一例であり、抵抗413と抵抗414は本発明の固定抵抗素子の一例であり、可変抵抗部41は本発明の可変抵抗部の一例であり、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5は本発明の制御信号の一例であり、制御部51は本発明の制御部の一例であり、増幅回路40は本発明の増幅回路の一例であり、AGC回路50は本発明のAGC回路の一例である。
【0086】
図12は、本発明の第3の実施形態に係る増幅回路の構成の一例を示す回路図である。差動型増幅回路40Dは、増幅回路40Aと、増幅回路40Bと、全差動型オペアンプ23Dとを有している。図5と図12における同一の符号は同一の構成要素を示す。全差動型オペアンプ23Dは入力端子231Dに接続される接地電位Gndを共通の基準電位として動作し、入力端子230Aと入力端子230Bから差動信号が入力され、出力端子233Aと出力端子233Bから差動信号が出力される。増幅回路40Aと増幅回路40Bは、図5の増幅回路40と同一の動作を行う。すなわち、増幅回路40Aと増幅回路40Bは、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5の状態に応じて外部入力端子T1Aと外部入力端子T1Bから入力される差動信号VinAとVinBを増幅し、外部出力端子T2Aと外部出力端子T2Bから差動信号VoutAとVoutBとして出力する。
【0087】
図13は、本発明の第3の実施形態に係るAGC回路の構成の一例を示すブロック図である。AGC回路50Dは、増幅回路40Dと、制御部51とを有する。図6と図13における同一の符号は同一の構成要素を示す。AGC回路50Dは、図6の増幅回路40を図12の増幅回路40Dに置き換えることにより、外部入力端子T1Aと外部入力端子T1Bから差動信号VinAとVinBを入力し、外部出力端子T2Aと外部出力端子T2Bから差動信号VoutAとVoutBを出力する構成としたものである。
【0088】
本実施形態は、第2の実施形態を作動型の回路構成としたものであり、シングルエンド型の回路構成である第2の実施形態に比べて、ノイズ耐性が高い。
【0089】
また、第1の実施形態も同様に作動型の構成とすることができる。
【0090】
なお、全差動型オペアンプ23Dは本発明の全差動型増幅器の一例であり、全差動型オペアンプ23Dの入力端子231Dと230Aと230Bはそれぞれ本発明の第1の入力端子と第2の入力端子と第3の入力端子の一例であり、全差動型オペアンプ23Dの出力端子233Aと出力端子233Bはそれぞれ本発明の第1の出力端子と本発明の第2の出力端子の一例であり、増幅回路40Aの外部入力端子T1Aは本発明の第1の外部入力端子の一例であり、増幅回路40Bの外部入力端子T1Bは本発明の第2の外部入力端子の一例であり、増幅回路40Aの外部出力端子T2Aは本発明の第1の外部出力端子の一例であり、増幅回路40Bの外部出力端子T2Bは本発明の第2の外部出力端子の一例であり、増幅回路40Aの抵抗22は本発明の第1の抵抗素子の一例であり、増幅回路40Aの抵抗24は本発明の第2の抵抗素子の一例であり、増幅回路40Bの抵抗22は本発明の第3の抵抗素子の一例であり、増幅回路40Bの抵抗24は本発明の第4の抵抗素子の一例であり、増幅回路40Aと増幅回路40Bの可変抵抗部41は本発明の可変抵抗部の一例であり、増幅回路40Dは本発明の増幅回路の一例であり、AGC回路50Dは本発明のAGC回路の一例である。
【0091】
以上説明したように、本発明の第1の実施形態と第2の実施形態と第3の実施形態によれば増幅回路の負帰還部の合成抵抗値を連続的に変更することができる。このため、従来の抵抗バンクを用いたAGC回路と異なり、抵抗の数が少なくても広いダイナミックレンジとゲインコントロールを実現することができる。従って、オペアンプの反転入力端子に接続されるNMOSトランジスタやPMOSトランジスタの数を削減することができ、オペアンプの反転入力端子に接続されるキャパシタの容量を削減することができる。
【0092】
更に、本発明の第2の実施形態と第3の実施形態によれば増幅回路の入力部の合成抵抗値も連続的に変更することができる。
【0093】
また、本発明の第1の実施形態と第2の実施形態と第3の実施形態のAGC回路は、従来の単独のNMOSトランジスタまたはPMOSトランジスタによる可変抵抗を用いたAGC回路よりも、出力歪みの問題が軽減される。
【0094】
このように、本発明の第1の実施形態と第2の実施形態と第3の実施形態によってゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を用いたAGC回路、およびそのAGC回路を用いたRF受信装置を実現することができる。
【図面の簡単な説明】
【0095】
【図1】RF受信装置の一例を示すブロック図である。
【図2】本発明の第1の実施形態に係る増幅回路の構成の一例を示す回路図である。
【図3】本発明の第1の実施形態に係るAGC回路の構成の一例を示すブロック図である。
【図4A】増幅回路の負帰還部の合成抵抗値の変化を示す図である。
【図4B】増幅回路の負帰還部の合成抵抗値の変化を示す図である。
【図5】本発明の第2の実施形態に係る増幅回路の構成の一例を示す回路図である。
【図6】本発明の第2の実施形態に係るAGC回路の構成の一例を示すブロック図である。
【図7】増幅回路の負帰還部の合成抵抗値の変化を説明するための図である。
【図8】増幅回路のゲインの変化の一例を示す図である。
【図9】増幅回路の入力部の合成抵抗値の変化を説明するための図である。
【図10】増幅回路のゲインの変化の異なる例を示す図である。
【図11】増幅回路のゲインの変化の更に別の例を示す図である。
【図12】本発明の第3の実施形態に係る増幅回路の構成の一例を示す回路図である。
【図13】本発明の第3の実施形態に係るAGC回路の構成の一例を示すブロック図である。
【符号の説明】
【0096】
10…RF受信装置、20、40、40A、40B、40D…増幅回路、21、41…可変抵抗部、22、24、212、213、413、414、…抵抗、210、211、410、411、412…NMOSトランジスタ、23…オペアンプ、23D…全差動型オペアンプ、30、50、50D…AGC回路、31、51…制御部、108…IF AGC
【技術分野】
【0001】
本発明は、増幅回路、AGC(Automatic Gain Control)回路、およびRF受信装置に関する。詳しくは、例えば、アンテナで受信した信号のレベルを調整するAGC回路で用いられる増幅回路、その増幅回路を備えたAGC回路、およびそのAGC回路を備えたRF受信装置に関する。
【背景技術】
【0002】
RF受信装置では、アンテナで受信する電波に強弱があると、受信した信号のレベルが変動する。このとき、この信号をそのまま再生すると音声や画像にノイズが生じる。これを回避するために、受信した信号を所定のレベルに調節するAGC回路が用いられる。
【0003】
AGC回路は、オペレーショナル・アンプリファイア(以下、オペアンプという。)を用いた反転増幅回路によって実現することができる。例えば、オペアンプの出力電圧を反転入力端子に負帰還する部分に可変抵抗を用い、この可変抵抗の抵抗値を制御することによって出力電圧のゲインを制御する。このAGC回路では、受信した信号の電圧レベルに応じて可変抵抗の抵抗値を変更することによってゲインが制御され、後段の処理回路に適した電圧レベルの信号が出力される。
【0004】
可変抵抗は、例えばNMOSトランジスタまたはPMOSトランジスタを線形領域で動作させることにより実現することができる。ゲートに制御電圧を印加し、受信した信号の電圧レベルに応じて制御電圧を制御することにより、ソースとドレイン間の抵抗が制御される。
【0005】
しかし、受信した信号の電圧レベルが変動すると、NMOSトランジスタまたはPMOSトランジスタのソースとドレインの間を流れる電流が変動する。これに伴い、ソースとドレインの間の抵抗が変動する。このため、反転増幅回路の負帰還部分にNMOSトランジスタまたはPMOSトランジスタを用いると、広いダイナミックレンジとゲインコントロールが必要なAGC回路では出力歪みが生じる。
【0006】
また、信号を入力する部分や負帰還部分の抵抗として抵抗バンクを用いた反転増幅回路が知られている(例えば、特許文献1の段落[0049]〜[0051]、図5参照)。この反転増幅回路では、抵抗値が異なる複数の抵抗を用いて抵抗バンクが構成され、ゲインに応じた抵抗がスイッチにより選択される。スイッチとして例えばNMOSトランジスタやPMOSトランジスタが用いられる。
【0007】
しかし、抵抗バンクを用いると、ゲインを連続的に変更することはできない。このため、広いダイナミックレンジとゲインコントロールを可能とするためには、抵抗バンクを構成する抵抗の数を増やす必要がある。このとき、オペアンプの反転入力端子に多数のNMOSトランジスタやPMOSトランジスタのソースまたはドレインが接続される。従って、オペアンプの反転入力端子に大きな容量のキャパシタが接続されることとなり、入力電圧に対してローパスフィルタをかけることと等価となる。このため、抵抗バンクを用いる反転増幅回路は高周波信号用のAGC回路として適切ではない。
【特許文献1】特開平10−336547号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
上述したとおり、反転増幅回路の負帰還部分にNMOSトランジスタまたはPMOSトランジスタによる可変抵抗を用いると、広いダイナミックレンジとゲインコントロールが必要なAGC回路では出力歪みが生じる。
【0009】
また、負帰還部分の抵抗として抵抗バンクを用いる反転増幅回路は、入力電圧に対してローパスフィルタをかけることと等価となる。このため、入力信号の高周波数成分が減衰する。
【0010】
以上から、ゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を備えたAGC回路、およびそのAGC回路を備えたRF受信装置が要望されている。
【課題を解決するための手段】
【0011】
上記目的を達成するために、本発明の増幅回路は、第1の入力端子が基準電位に接続され、出力端子が外部出力端子に接続される増幅器と、外部入力端子に接続される第1の抵抗素子と、上記外部出力端子に接続される第2の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部とを有し、上記可変抵抗部が、上記第1の抵抗素子および上記第2の抵抗素子と接続される。
【0012】
好ましくは、本発明の増幅回路は、上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される。
【0013】
また、本発明の増幅回路は、第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ第1の外部出力端子と第2の外部出力端子に接続される全差動型増幅器と、第1の外部入力端子に接続される第1の抵抗素子と、上記第1の外部出力端子に接続される第2の抵抗素子と、上記第1の抵抗素子と同一の大きさであって、第2の外部入力端子に接続される第3の抵抗素子と、上記第2の抵抗素子と同一の大きさであって、上記第2の外部出力端子に接続される第4の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部とを有し、上記可変抵抗部の1つが、上記第1の抵抗素子および上記第2の抵抗素子と接続され、上記可変抵抗部の1つが、上記第3の抵抗素子および上記第4の抵抗素子と接続される。
【0014】
好ましくは、本発明の増幅回路は、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される。
【0015】
好ましくは、本発明の増幅回路は、上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される。
【0016】
好ましくは、本発明の増幅回路は、上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される。
【0017】
また、本発明のAGC回路は、外部入力端子に入力される信号を所定のレベルに調節し、外部出力端子から出力するAGC回路であって、第1の入力端子が基準電位に接続され、出力端子が上記外部出力端子に接続される増幅器と、上記外部入力端子に接続される第1の抵抗素子と、上記外部出力端子に接続される第2の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と、上記制御信号を生成する制御部とを有し、上記可変抵抗部が、上記第1の抵抗素子および上記第2の抵抗素子と接続される。
【0018】
好ましくは、本発明のAGC回路は、上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される。
【0019】
また、本発明のAGC回路は、第1の外部入力端子と第2の外部入力端子に入力される差動信号を所定のレベルに調節し、第1の外部出力端子と第2の外部出力端子から差動信号を出力するAGC回路であって、第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ上記第1の外部出力端子と上記第2の外部出力端子に接続される全差動型増幅器と、上記第1の外部入力端子に接続される第1の抵抗素子と、上記第1の外部出力端子に接続される第2の抵抗素子と、上記第1の抵抗素子と同一の大きさであって、上記第2の外部入力端子に接続される第3の抵抗素子と、上記第2の抵抗素子と同一の大きさであって、上記第2の外部出力端子に接続される第4の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と、上記制御信号を生成する制御部とを有し、上記可変抵抗部の1つが、上記第1の抵抗素子および上記第2の抵抗素子と接続され、上記可変抵抗部の1つが、上記第3の抵抗素子および上記第4の抵抗素子と接続される。
【0020】
好ましくは、本発明のAGC回路は、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される。
【0021】
好ましくは、本発明のAGC回路は、上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される。
【0022】
好ましくは、本発明のAGC回路は、上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される。
【0023】
また、本発明のRF受信装置は、無線信号を受信するために用いられるRF受信装置であって、第1の入力端子が基準電位に接続され、出力端子が外部出力端子に接続される増幅器と、外部入力端子に接続される第1の抵抗素子と、当該外部出力端子に接続される第2の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と、当該制御信号を生成する制御部とを含み、当該可変抵抗部が、当該第1の抵抗素子および当該第2の抵抗素子と接続されるAGC回路を有し、上記AGC回路が、上記外部入力端子に入力される信号を所定のレベルに調節し、上記外部出力端子から出力する。
【0024】
好ましくは、本発明のRF受信装置は、上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される。
【0025】
また、本発明のRF受信装置は、無線信号を受信するために用いられるRF受信装置であって、第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ第1の外部出力端子と第2の外部出力端子に接続される全差動型増幅器と、第1の外部入力端子に接続される第1の抵抗素子と、当該第1の外部出力端子に接続される第2の抵抗素子と、当該第1の抵抗素子と同一の大きさであって、第2の外部入力端子に接続される第3の抵抗素子と、当該第2の抵抗素子と同一の大きさであって、当該第2の外部出力端子に接続される第4の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と、当該制御信号を生成する制御部とを含み、当該可変抵抗部の1つが、当該第1の抵抗素子および当該第2の抵抗素子と接続され、当該可変抵抗部の1つが、当該第3の抵抗素子および当該第4の抵抗素子と接続されるAGC回路を有し、上記AGC回路が、上記第1の外部入力端子と上記第2の外部入力端子に入力される差動信号を所定のレベルに調節し、上記第1の外部出力端子と上記第2の外部出力端子から差動信号を出力する。
【0026】
好ましくは、本発明のRF受信装置は、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される。
【0027】
好ましくは、本発明のRF受信装置は、上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される。
【0028】
好ましくは、本発明のRF受信装置は、上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される。
【発明の効果】
【0029】
以上のように、本発明によれば、ゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を備えたAGC回路、およびそのAGC回路を備えたRF受信装置を実現することができる。
【発明を実施するための最良の形態】
【0030】
図1は、RF受信装置の一例を示すブロック図である。RF受信装置10は、アンテナ100と、LNA(低雑音増幅器)101と、RF BPF(RFバンドパスフィルタ)102と、RF AGC103と、ミキサ104と、分周回路105と、VCO(電圧制御発信器)106と、IF BPF(IFバンドパスフィルタ)107と、IF AGC108と、A−Dコンバータ109とを有している。
【0031】
RF受信装置10は、中間周波数(Intermediate Frequency、以下、IFという。)を受信周波数に比べてかなり低くした、いわゆるローIFコンバージョン方式を用いたRF受信装置の一例である。ローIFコンバージョン方式では、イメージ信号による妨害が悪化するので、通常I軸およびQ軸のIF信号を形成し、ハートレー方式等のイメージ除去方式を用いてイメージ信号が除去される。
【0032】
具体的には、RF信号はアンテナ100で受信され、LNA101で信号の振幅が上げられる。RF信号の周波数は、例えば、401〜887MHzである。RF BPF102で所定の帯域幅(バンド)が選択された後、RF AGC103により信号の振幅が上げられる。
【0033】
VCO106は所定の周波数の発振信号を出力し、この発振信号が分周回路105に供給されて1/2の周波数で、かつ、位相が互いに直交する分周信号に分周され、局部発振信号としてミキサ104に供給される。この局部発振信号に基づいてミキサ104は、90°の位相差を持つI軸およびQ軸のIF信号を形成する。IF信号の周波数は、例えば、1MHz〜7MHzである。
【0034】
IF信号は、IF BPF107で所定の帯域幅(チャネル)が選択され、IF AGC108でゲインコントロールが行われた後、A−Dコンバータ109によりディジタル信号に変換される。
【0035】
なお、RF受信装置10は本発明のRF受信装置の一例である。
【0036】
以下では、IF AGC108に適したAGC回路の構成の例について説明する。
【0037】
図2は、本発明の第1の実施形態に係る増幅回路の構成の一例を示す回路図である。増幅回路20は、可変抵抗部21と、抵抗22と、オペアンプ23と、抵抗24とを有する。
【0038】
可変抵抗部21は、NMOSトランジスタ210と、NMOSトランジスタ211と、抵抗212と、抵抗213とで構成される。NMOSトランジスタ210と抵抗212は直列に接続され、この直列回路はノードN1とノードN2の間に接続される。また、NMOSトランジスタ211と抵抗213は直列に接続され、この直列回路も同様にノードN1とノードN2の間に接続される。NMOSトランジスタ210とNMOSトランジスタ211のゲートにはそれぞれ制御電圧Vc1と制御電圧Vc2が入力される。抵抗212と抵抗213の抵抗値は、それぞれR3とR4である。
【0039】
抵抗22は、外部入力端子T1とノードN1の間に接続される。外部入力端子T1から入力電圧Vinが入力される。抵抗22の抵抗値はR1である。
【0040】
オペアンプ23は、出力端子233がノードN2に接続されている。ノードN2には、また外部出力端子T2が接続されており、オペアンプ23の出力端子233の電圧が外部出力端子T2から出力電圧Voutとして出力される。また、オペアンプ23は、反転入力端子230がノードN1に接続されており、非反転入力端子231には接地電位Gndが接続されている。
【0041】
抵抗24は、ノードN1とノードN2の間に接続される。従って、抵抗24と可変抵抗部21はノードN1とノードN2の間に並列に接続される。抵抗24の抵抗値はR2である。
【0042】
増幅回路20は、可変抵抗部21と抵抗24を介してオペアンプ23の出力端子233の電圧をオペアンプ23の反転入力端子230に負帰還する反転増幅回路である。
【0043】
図3は、本発明の第1の実施形態に係るAGC回路の構成の一例を示すブロック図である。AGC回路30は、増幅回路20と、制御部31とを有する。図2と図3における同一の符号は同一の構成要素を示す。制御部31が制御電圧Vc1と制御電圧Vc2を生成し、増幅回路20のゲインを制御する。
【0044】
図4Aと図4Bは、増幅回路の負帰還部の合成抵抗値の変化を示す図である。図4A(a)は、制御電圧Vc1と制御電圧Vc2が両方ともローレベル(例えば、接地電位Gnd)のときを示す。このとき、NMOSトランジスタ210とNMOSトランジスタ211は両方とも完全にオフであって、これらの抵抗値は無限大とみなせる。このため、負帰還部の合成抵抗値Rは抵抗24の抵抗値R2と等しい。
【0045】
図4A(b)は、制御電圧Vc1がローレベルよりわずかに高い電圧であり、制御電圧Vc2がローレベルであるときを示す。このとき、NMOSトランジスタ210はオフではないが、その抵抗値r3は極めて大きく、NMOSトランジスタ210の抵抗値r3と抵抗212の抵抗値R3の合成された抵抗の値も極めて大きい。一方、NMOSトランジスタ211は完全にオフであって、その抵抗値は無限大とみなせる。このため、負帰還部の合成抵抗値Rは抵抗24の抵抗値R2とほぼ等しい。
【0046】
図4A(c)は、制御電圧Vc1がローレベルとハイレベルの中間の電圧であり、制御電圧Vc2がローレベルであるときを示す。このとき、NMOSトランジスタ210はオンとオフの中間の状態であり、その抵抗値r3は抵抗212の抵抗値R3とほぼ等しい。一方、NMOSトランジスタ211は完全にオフであって、その抵抗値は無限大とみなせる。このため、増幅回路20の負帰還部は、抵抗24と、NMOSトランジスタ210と抵抗212の直列回路とが並列に接続されているとみなせる。
【0047】
図4A(d)は、制御電圧Vc1がハイレベル(例えば、電源電位Vdd)であり、制御電圧Vc2がローレベルであるときを示す。このとき、NMOSトランジスタ210は完全にオンであって、その抵抗値r3は0とみなせる。一方、NMOSトランジスタ211は完全にオフであって、その抵抗値は無限大とみなせる。このため、増幅回路20の負帰還部は、抵抗24と、抵抗212とが並列に接続された回路とみなせる。
【0048】
図4B(e)は、制御電圧Vc1がハイレベルであり、制御電圧Vc2がローレベルよりわずかに高い電圧であるときを示す。このとき、NMOSトランジスタ210は完全にオンであって、その抵抗値r3は0とみなせる。一方、NMOSトランジスタ211はオフではないが、その抵抗値r4は極めて大きく、NMOSトランジスタ211の抵抗値r4と抵抗213の抵抗値R4の合成された抵抗の値も極めて大きい。このため、増幅回路20の負帰還部は、抵抗24と抵抗212とが並列に接続されているとみなせる。
【0049】
図4B(f)は、制御電圧Vc1がハイレベルであり、制御電圧Vc2がローレベルとハイレベルの中間の電圧であるときを示す。このとき、NMOSトランジスタ210は完全にオンであって、その抵抗値r3は0とみなせる。一方、NMOSトランジスタ211はオンとオフの中間の状態であり、その抵抗値r4は抵抗213の抵抗値R4とほぼ等しい。このため、増幅回路20の負帰還部は、抵抗24と、抵抗212と、NMOSトランジスタ211と抵抗213の直列回路とが並列に接続されているとみなせる。
【0050】
図4B(g)は、制御電圧Vc1と制御電圧Vc2の両方ともハイレベルであるときを示す。このとき、NMOSトランジスタ210とNMOSトランジスタ211は完全にオンであって、それらの抵抗値r3と抵抗値r4は0とみなせる。このため、増幅回路20の負帰還部は、抵抗24と、抵抗212と、抵抗213とが並列に接続されているとみなせる。
【0051】
上記の通り、従来の抵抗バンクを用いた可変抵抗と異なり、増幅回路20の負帰還部の合成抵抗値は連続的に変更することができる。
【0052】
また、図4A(b)に示したように、制御電圧Vc1がローレベルよりわずかに高い電圧であるとき、NMOSトランジスタ210の抵抗値r3は増幅回路20の負帰還部の合成抵抗値に影響を及ぼさない。制御電圧Vc2がローレベルよりわずかに高い電圧であるときも同様にNMOSトランジスタ211の抵抗値r4は増幅回路20の負帰還部の合成抵抗値に影響を及ぼさない。従って、制御電圧Vc1と制御電圧Vc2が小さく、NMOSトランジスタ210とNMOSトランジスタ211のソースとドレイン間の抵抗値が極めて高いとき、NMOSトランジスタ210とNMOSトランジスタ211はAGC回路30の出力歪みに影響を及ぼさない。
【0053】
更に、図4A(c)に示したように、制御電圧Vc1がローレベルとハイレベルの中間の電圧であるとき、NMOSトランジスタ210と抵抗212が直列に接続された回路の合成抵抗値はr3+R3である。入力電圧Vinの変動に伴い、NMOSトランジスタ210の抵抗値r3が変動するが、抵抗212の抵抗値R3が加算される分だけ、NMOSトランジスタ210の抵抗値r3の変動がAGC回路30の出力歪みに与える影響は小さくなる。同様に、制御電圧Vc2がローレベルとハイレベルの中間の電圧であるとき、NMOSトランジスタ211の抵抗値r4の変動がAGC回路30の出力歪みに与える影響も小さくなる。
【0054】
従って、AGC回路30は、従来の単独のNMOSトランジスタまたはPMOSトランジスタによる可変抵抗を用いたAGC回路よりも、出力歪みの問題が軽減される。
【0055】
なお、上記では、可変抵抗部21におけるNMOSトランジスタと抵抗の組の数は2組としたが、NMOSトランジスタと抵抗の組の数はこれに限られず、任意の数とすることができる。また、NMOSトランジスタの代わりに、PMOSトランジスタを用いることもできる。
【0056】
図3に示したAGC回路30内の制御部31には、制御電圧Vc1と制御電圧Vc2と増幅回路20のゲインの関係を記憶したゲインテーブルが設けられる。図示しない回路によって、外部入力端子T1に入力される入力電圧Vinのレベルに応じて増幅回路20のゲインが決定されると、制御部31はこのゲインテーブルを参照して制御電圧Vc1と制御電圧Vc2の電圧値を決定し、増幅回路20に制御電圧Vc1と制御電圧Vc2を供給する。これにより、増幅回路20のゲインが制御され、後段の処理回路に適したレベルの出力電圧Voutが外部出力端子T2から出力される。
【0057】
なお、オペアンプ23は本発明の増幅器の一例であり、オペアンプ23の非反転入力端子231は本発明の第1の入力端子の一例であり、オペアンプ23の出力端子233は本発明の出力端子の一例であり、外部入力端子T1は本発明の外部入力端子の一例であり、接地電位Gndは本発明の基準電位の一例であり、外部出力端子T2は本発明の外部出力端子の一例であり、抵抗22は本発明の第1の抵抗素子の一例であり、抵抗24は本発明の第2の抵抗素子の一例であり、可変抵抗部21は本発明の可変抵抗部の一例であり、NMOSトランジスタ210とNMOSトランジスタ211は本発明の可変抵抗素子および電界効果トランジスタの一例であり、抵抗212と抵抗213は本発明の固定抵抗素子の一例であり、制御電圧Vc1と制御電圧Vc2は本発明の制御信号の一例であり、制御部31は本発明の制御部の一例であり、増幅回路20は本発明の増幅回路の一例であり、AGC回路30は本発明のAGC回路の一例である。
【0058】
図5は、本発明の第2の実施形態に係る増幅回路の構成の一例を示す回路図である。増幅回路40は、抵抗22と、可変抵抗部41と、抵抗24と、オペアンプ23とを有する。図2と図5における同一の符号は同一の構成要素を示す。本実施形態は、第1の実施形態の可変抵抗部21を可変抵抗部41に置き換え、第1の実施形態では可変抵抗部21が抵抗24と並列に接続されていたのに対し、本実施形態では可変抵抗部41は抵抗22と抵抗24の間に直列に接続される点が異なる。抵抗22と抵抗24とオペアンプ23の構成は本実施形態の増幅回路40と第1の実施形態の増幅回路20で共通である。
【0059】
可変抵抗部41は、NMOSトランジスタ410と、NMOSトランジスタ411と、NMOSトランジスタ412と、抵抗413と、抵抗414とで構成される。抵抗413と抵抗414は直列に接続され、抵抗413と抵抗414で構成される直列回路はノードN1とノードN4の間に接続される。ノードN1と、オペアンプ23の反転入力端子230が接続されるノードN5との間にはNMOSトランジスタ410が接続される。また、抵抗413と抵抗414の間の接続ノードN3とノードN5の間にはNMOSトランジスタ411が接続され、ノードN4とノードN5の間にはNMOSトランジスタ412が接続される。NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412のゲートにはそれぞれ制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が入力される。抵抗413と抵抗414の抵抗値は、それぞれR5とR6である。
【0060】
なお、第1の実施形態の増幅回路20では、オペアンプ23の反転入力端子230はノードN1に接続され、ノードN1には更に可変抵抗部21の一端と抵抗22の一端と抵抗24の一端が接続されていたが、本実施形態の増幅回路40では、オペアンプ23の反転入力端子230はノードN5に接続され、ノードN1には可変抵抗部41の一端と抵抗22の一端のみが接続される。
【0061】
図6は、本発明の第2の実施形態に係るAGC回路の構成の一例を示すブロック図である。AGC回路50は、増幅回路40と、制御部51とを有する。図5と図6における同一の符号は同一の構成要素を示す。制御部51が制御電圧Vc3と制御電圧Vc4と制御電圧Vc5を生成し、増幅回路40のゲインを制御する。
【0062】
図7は、増幅回路の負帰還部の合成抵抗値の変化を説明するための図である。図7(a)は、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が全てハイレベルのときを示す。このとき、NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412は全て完全にオンであって、これらの抵抗値は0とみなせる。このため、ノードN1とノードN3とノードN4の電位はノードN5の電位と等しいとみなせる。一方、ノードN5はオペアンプ23の反転入力端子230に接続されており、オペアンプ23の非反転入力端子231は接地電位Gndに接続されている。すなわち、ノードN1とノードN3とノードN4は全てオペアンプ23の反転入力端子230に接続されているとみなせ、ノードN1とノードN3とノードN4の電位は同電位であって、接地電位Gndに等しいとみなせる。従って、矢印で示すようにNMOSトランジスタ410とNMOSトランジスタ412を通る電流が流れ、抵抗413と抵抗414とMOSトランジスタ411には電流が流れない。このため、増幅回路40の負帰還部の抵抗値Rは抵抗24の抵抗値R2と等しい。
【0063】
図7(b)は、制御電圧Vc3と制御電圧Vc4がハイレベルであり、制御電圧Vc5がローレベルとハイレベルの中間の電圧であるときを示す。このとき、NMOSトランジスタ410とNMOSトランジスタ411は完全にオンであって、それらの抵抗値は0とみなせる。このため、ノードN1とノードN3はオペアンプ23の反転入力端子230に接続されているとみなせる。一方、NMOSトランジスタ412はオンとオフの中間の状態であり、抵抗414の抵抗値R6とNMOSトランジスタ412の抵抗値r6はほぼ等しい。このとき、NMOSトランジスタ412のソースとドレイン間を電流が流れるため、ノードN4に電位が生じ、ノードN3とノードN4の電位は異なるものとなる。このため、矢印で示すように抵抗414にも電流が流れる。従って、増幅回路40の負帰還部は、抵抗414とNMOSトランジスタ412が並列に接続され、更に抵抗24が直列に接続されているとみなせる。
【0064】
図7(c)は、制御電圧Vc3と制御電圧Vc4がハイレベルであり、制御電圧Vc5がローレベルであるときを示す。このとき、NMOSトランジスタ410とNMOSトランジスタ411は完全にオンであって、ノードN1とノードN3はオペアンプ23の反転入力端子230に接続されているとみなせる。一方、NMOSトランジスタ412は完全にオフであって、NMOSトランジスタ412の抵抗値r6は無限大とみなせる。このとき、矢印で示すように、NMOSトランジスタ410とNMOSトランジスタ411と抵抗414を通る電流が流れ、抵抗413とNMOSトランジスタ412には電流が流れない。このため、増幅回路40の負帰還部は、抵抗414と抵抗24が直列に接続されているとみなせる。
【0065】
図7(d)は、制御電圧Vc3がハイレベルであり、制御電圧Vc4と制御電圧Vc5がローレベルであるときを示す。このとき、NMOSトランジスタ410は完全にオンであって、ノードN1はオペアンプ23の反転入力端子230に接続されているとみなせる。一方、NMOSトランジスタ411とNMOSトランジスタ412は完全にオフであって、NMOSトランジスタ411とNMOSトランジスタ412の抵抗値は無限大とみなせる。このとき、矢印で示すように抵抗413と抵抗414を通る電流が流れ、NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412には電流が流れない。このため、増幅回路40の負帰還部は、抵抗413と抵抗414と抵抗24が直列に接続されているとみなせる。
【0066】
図8は、増幅回路のゲインの変化の一例を示す図である。上述したように、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が全てハイレベルのとき(図7(a))、増幅回路40の負帰還部の合成抵抗値はR2である。このとき、増幅回路40のゲインはR2/R1となる。
【0067】
制御電圧Vc5を徐々に低下させると、ゲインは徐々に上昇する。制御電圧Vc3と制御電圧Vc4がハイレベルであり、制御電圧Vc5がローレベルであるとき(図7(c))、増幅回路40の負帰還部の合成抵抗値はR6+R2である。このとき、増幅回路40のゲインは(R6+R2)/R1となる。
【0068】
制御電圧Vc4を徐々に低下させると、ゲインは更に上昇する。制御電圧Vc3がハイレベルであり、制御電圧Vc4と制御電圧Vc5がローレベルであるとき(図7(d))、増幅回路40の負帰還部の合成抵抗値はR5+R6+R2である。このとき、増幅回路40のゲインは(R5+R6+R2)/R1となる。
【0069】
図9は、増幅回路の入力部の合成抵抗値の変化を説明するための図である。図9(a)は、図7(a)と同様に、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が全てハイレベルのときを示す。このとき、増幅回路40の入力部の抵抗値R’は抵抗22の抵抗値R1と等しい。
【0070】
図9(b)は、制御電圧Vc3がローレベルであり、制御電圧Vc4と制御電圧Vc5がハイレベルであるときを示す。このとき、NMOSトランジスタ410は完全にオフであって、NMOSトランジスタ410の抵抗値は無限大とみなせる。一方、NMOSトランジスタ411とNMOSトランジスタ412は完全にオンであって、ノードN3とノードN4はオペアンプ23の反転入力端子230に接続されているとみなせる。このとき、抵抗413とNMOSトランジスタ411とNMOSトランジスタ412を通る電流が流れ、抵抗414とNMOSトランジスタ410には電流が流れない。このため、増幅回路40の入力部は、抵抗22と抵抗413が直列に接続されているとみなせる。
【0071】
図9(c)は、制御電圧Vc3と制御電圧Vc4がローレベルであり、制御電圧Vc5がハイレベルであるときを示す。このとき、NMOSトランジスタ410とNMOSトランジスタ411は完全にオフであって、NMOSトランジスタ410とNMOSトランジスタ411の抵抗値は無限大とみなせる。一方、NMOSトランジスタ412は完全にオンであって、ノードN4はオペアンプ23の反転入力端子230に接続されているとみなせる。このとき、矢印で示すように抵抗413と抵抗414を通る電流が流れ、NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412には電流が流れない。このため、増幅回路40の入力部は、抵抗22と抵抗413と抵抗414が直列に接続されているとみなせる。
【0072】
図10は、増幅回路のゲインの変化の異なる例を示す図である。上述したように、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5が全てハイレベルのとき(図9(a))、増幅回路40の入力部の合成抵抗値はR1である。このとき、増幅回路40のゲインはR2/R1となる。
【0073】
制御電圧Vc3を徐々に低下させると、ゲインは徐々に減少する。制御電圧Vc3がローレベルであり、制御電圧Vc4と制御電圧Vc5がハイレベルであるとき(図9(b))、増幅回路40の入力部の合成抵抗値はR1+R5である。このとき、増幅回路40のゲインはR2/(R1+R5)となる。
【0074】
制御電圧Vc4を徐々に低下させると、ゲインは更に減少する。制御電圧Vc3と制御電圧Vc4がローレベルであり、制御電圧Vc5がハイレベルであるとき(図9(c))、増幅回路40の入力部の合成抵抗値はR1+R5+R6である。このとき、増幅回路40のゲインはR2/(R1+R5+R6)となる。
【0075】
図11は、増幅回路のゲインの変化の更に別の例を示す図である。制御電圧Vc3と制御電圧Vc4がローレベルであり、制御電圧Vc5がハイレベルであるとき、図9(c)に示すように、増幅回路40の入力部の合成抵抗値はR1+R5+R6である。一方、負帰還部の抵抗値はR2である。このとき、増幅回路40のゲインはR2/(R1+R5+R6)となる。
【0076】
制御電圧Vc3をローレベルに保ちつつ、制御電圧Vc4を徐々に上昇させ、制御電圧Vc5を徐々に低下させると、増幅回路40のゲインは徐々に上昇する。制御電圧Vc3と制御電圧Vc5がローレベルであり、制御電圧Vc4がハイレベルであるとき、増幅回路40の入力部の合成抵抗値はR1+R5であり、負帰還部の合成抵抗値はR6+R2である。このとき、増幅回路40のゲインは(R6+R2)/(R1+R5)となる。
【0077】
制御電圧Vc5をローレベルに保ちつつ、制御電圧Vc3を徐々に上昇させ、制御電圧Vc4を徐々に低下させると、増幅回路40のゲインは更に上昇する。制御電圧Vc3がハイレベルであり、制御電圧Vc4と制御電圧Vc5がローレベルであるとき、図7(d)に示すように、増幅回路40の負帰還部の合成抵抗値はR5+R6+R2である。一方、入力部の抵抗値はR1である。このとき、増幅回路40のゲインは(R5+R6+R2)/R1となる。
【0078】
制御電圧Vc3と制御電圧Vc4と制御電圧Vc5と増幅回路40のゲインの関係を下記の表1に示す。
【0079】
【表1】
【0080】
ここで、HとLはそれぞれハイレベルとローレベルを意味する。
【0081】
以上説明したように、本実施形態では、第1の実施形態と同様に、可変抵抗部41によって増幅回路40の負帰還部の合成抵抗値を連続的に変更することができる。更に、本実施形態では、第1の実施形態と異なり、可変抵抗部41によって増幅回路40の入力部の合成抵抗値を連続的に変更することもできる。
【0082】
また、第1の実施形態と同様に、制御電圧Vc3、制御電圧Vc4、または制御電圧Vc5がローレベルとハイレベルの中間の電圧であるとき、NMOSトランジスタ410、NMOSトランジスタ411、またはNMOSトランジスタ412の抵抗値の変動がAGC回路50の出力歪みに与える影響も小さくなる。このため、AGC回路50は、従来の単独のNMOSトランジスタまたはPMOSトランジスタによる可変抵抗を用いたAGC回路よりも、出力歪みの問題が軽減される。
【0083】
なお、上記では、可変抵抗部41は、NMOSトランジスタ3個と抵抗2個で構成されるとしたが、NMOSトランジスタと抵抗の数はこれに限られず、NMOSトランジスタが抵抗の数より1個多いという条件の下で、任意の数とすることができる。また、NMOSトランジスタの代わりに、PMOSトランジスタを用いることもできる。
【0084】
AGC回路50内の制御部51には、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5と増幅回路40のゲインの関係を記憶したゲインテーブルが設けられる。図示しない回路によって、外部入力端子T1に入力される入力電圧Vinのレベルに応じて増幅回路40のゲインが決定されると、制御部51はこのゲインテーブルを参照して制御電圧Vc3と制御電圧Vc4と制御電圧Vc5の電圧値を決定し、増幅回路40に制御電圧Vc3と制御電圧Vc4と制御電圧Vc5を供給する。これにより、増幅回路40のゲインが制御され、後段の処理回路に適したレベルの出力電圧Voutが外部出力端子T2から出力される。
【0085】
なお、ノードN1は本発明の入力ノードの一例であり、ノードN3は本発明の固定抵抗素子間の接続ノードの一例であり、ノードN4は本発明の出力ノードの一例であり、ノードN5は本発明の基準電位ノードの一例であり、オペアンプ23の反転入力端子230が本発明の増幅器の第2の入力端子の一例であり、NMOSトランジスタ410とNMOSトランジスタ411とNMOSトランジスタ412は本発明の可変抵抗素子および電界効果トランジスタの一例であり、抵抗413と抵抗414は本発明の固定抵抗素子の一例であり、可変抵抗部41は本発明の可変抵抗部の一例であり、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5は本発明の制御信号の一例であり、制御部51は本発明の制御部の一例であり、増幅回路40は本発明の増幅回路の一例であり、AGC回路50は本発明のAGC回路の一例である。
【0086】
図12は、本発明の第3の実施形態に係る増幅回路の構成の一例を示す回路図である。差動型増幅回路40Dは、増幅回路40Aと、増幅回路40Bと、全差動型オペアンプ23Dとを有している。図5と図12における同一の符号は同一の構成要素を示す。全差動型オペアンプ23Dは入力端子231Dに接続される接地電位Gndを共通の基準電位として動作し、入力端子230Aと入力端子230Bから差動信号が入力され、出力端子233Aと出力端子233Bから差動信号が出力される。増幅回路40Aと増幅回路40Bは、図5の増幅回路40と同一の動作を行う。すなわち、増幅回路40Aと増幅回路40Bは、制御電圧Vc3と制御電圧Vc4と制御電圧Vc5の状態に応じて外部入力端子T1Aと外部入力端子T1Bから入力される差動信号VinAとVinBを増幅し、外部出力端子T2Aと外部出力端子T2Bから差動信号VoutAとVoutBとして出力する。
【0087】
図13は、本発明の第3の実施形態に係るAGC回路の構成の一例を示すブロック図である。AGC回路50Dは、増幅回路40Dと、制御部51とを有する。図6と図13における同一の符号は同一の構成要素を示す。AGC回路50Dは、図6の増幅回路40を図12の増幅回路40Dに置き換えることにより、外部入力端子T1Aと外部入力端子T1Bから差動信号VinAとVinBを入力し、外部出力端子T2Aと外部出力端子T2Bから差動信号VoutAとVoutBを出力する構成としたものである。
【0088】
本実施形態は、第2の実施形態を作動型の回路構成としたものであり、シングルエンド型の回路構成である第2の実施形態に比べて、ノイズ耐性が高い。
【0089】
また、第1の実施形態も同様に作動型の構成とすることができる。
【0090】
なお、全差動型オペアンプ23Dは本発明の全差動型増幅器の一例であり、全差動型オペアンプ23Dの入力端子231Dと230Aと230Bはそれぞれ本発明の第1の入力端子と第2の入力端子と第3の入力端子の一例であり、全差動型オペアンプ23Dの出力端子233Aと出力端子233Bはそれぞれ本発明の第1の出力端子と本発明の第2の出力端子の一例であり、増幅回路40Aの外部入力端子T1Aは本発明の第1の外部入力端子の一例であり、増幅回路40Bの外部入力端子T1Bは本発明の第2の外部入力端子の一例であり、増幅回路40Aの外部出力端子T2Aは本発明の第1の外部出力端子の一例であり、増幅回路40Bの外部出力端子T2Bは本発明の第2の外部出力端子の一例であり、増幅回路40Aの抵抗22は本発明の第1の抵抗素子の一例であり、増幅回路40Aの抵抗24は本発明の第2の抵抗素子の一例であり、増幅回路40Bの抵抗22は本発明の第3の抵抗素子の一例であり、増幅回路40Bの抵抗24は本発明の第4の抵抗素子の一例であり、増幅回路40Aと増幅回路40Bの可変抵抗部41は本発明の可変抵抗部の一例であり、増幅回路40Dは本発明の増幅回路の一例であり、AGC回路50Dは本発明のAGC回路の一例である。
【0091】
以上説明したように、本発明の第1の実施形態と第2の実施形態と第3の実施形態によれば増幅回路の負帰還部の合成抵抗値を連続的に変更することができる。このため、従来の抵抗バンクを用いたAGC回路と異なり、抵抗の数が少なくても広いダイナミックレンジとゲインコントロールを実現することができる。従って、オペアンプの反転入力端子に接続されるNMOSトランジスタやPMOSトランジスタの数を削減することができ、オペアンプの反転入力端子に接続されるキャパシタの容量を削減することができる。
【0092】
更に、本発明の第2の実施形態と第3の実施形態によれば増幅回路の入力部の合成抵抗値も連続的に変更することができる。
【0093】
また、本発明の第1の実施形態と第2の実施形態と第3の実施形態のAGC回路は、従来の単独のNMOSトランジスタまたはPMOSトランジスタによる可変抵抗を用いたAGC回路よりも、出力歪みの問題が軽減される。
【0094】
このように、本発明の第1の実施形態と第2の実施形態と第3の実施形態によってゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を用いたAGC回路、およびそのAGC回路を用いたRF受信装置を実現することができる。
【図面の簡単な説明】
【0095】
【図1】RF受信装置の一例を示すブロック図である。
【図2】本発明の第1の実施形態に係る増幅回路の構成の一例を示す回路図である。
【図3】本発明の第1の実施形態に係るAGC回路の構成の一例を示すブロック図である。
【図4A】増幅回路の負帰還部の合成抵抗値の変化を示す図である。
【図4B】増幅回路の負帰還部の合成抵抗値の変化を示す図である。
【図5】本発明の第2の実施形態に係る増幅回路の構成の一例を示す回路図である。
【図6】本発明の第2の実施形態に係るAGC回路の構成の一例を示すブロック図である。
【図7】増幅回路の負帰還部の合成抵抗値の変化を説明するための図である。
【図8】増幅回路のゲインの変化の一例を示す図である。
【図9】増幅回路の入力部の合成抵抗値の変化を説明するための図である。
【図10】増幅回路のゲインの変化の異なる例を示す図である。
【図11】増幅回路のゲインの変化の更に別の例を示す図である。
【図12】本発明の第3の実施形態に係る増幅回路の構成の一例を示す回路図である。
【図13】本発明の第3の実施形態に係るAGC回路の構成の一例を示すブロック図である。
【符号の説明】
【0096】
10…RF受信装置、20、40、40A、40B、40D…増幅回路、21、41…可変抵抗部、22、24、212、213、413、414、…抵抗、210、211、410、411、412…NMOSトランジスタ、23…オペアンプ、23D…全差動型オペアンプ、30、50、50D…AGC回路、31、51…制御部、108…IF AGC
【特許請求の範囲】
【請求項1】
第1の入力端子が基準電位に接続され、出力端子が外部出力端子に接続される増幅器と、
外部入力端子に接続される第1の抵抗素子と、
上記外部出力端子に接続される第2の抵抗素子と、
制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と
を有し、
上記可変抵抗部が、上記第1の抵抗素子および上記第2の抵抗素子と接続される
増幅回路。
【請求項2】
上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される
請求項1に記載の増幅回路。
【請求項3】
第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ第1の外部出力端子と第2の外部出力端子に接続される全差動型増幅器と、
第1の外部入力端子に接続される第1の抵抗素子と、
上記第1の外部出力端子に接続される第2の抵抗素子と、
上記第1の抵抗素子と同一の大きさであって、第2の外部入力端子に接続される第3の抵抗素子と、
上記第2の抵抗素子と同一の大きさであって、上記第2の外部出力端子に接続される第4の抵抗素子と、
制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と
を有し、
上記可変抵抗部の1つが、上記第1の抵抗素子および上記第2の抵抗素子と接続され、
上記可変抵抗部の1つが、上記第3の抵抗素子および上記第4の抵抗素子と接続される 増幅回路。
【請求項4】
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される
請求項3に記載の増幅回路。
【請求項5】
上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される
請求項2または請求項4に記載の増幅回路。
【請求項6】
上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される
請求項5に記載の増幅回路。
【請求項7】
外部入力端子に入力される信号を所定のレベルに調節し、外部出力端子から出力するAGC回路であって、
第1の入力端子が基準電位に接続され、出力端子が上記外部出力端子に接続される増幅器と、
上記外部入力端子に接続される第1の抵抗素子と、
上記外部出力端子に接続される第2の抵抗素子と、
制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と、
上記制御信号を生成する制御部と
を有し、
上記可変抵抗部が、上記第1の抵抗素子および上記第2の抵抗素子と接続される
AGC回路。
【請求項8】
上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される
請求項7に記載のAGC回路。
【請求項9】
第1の外部入力端子と第2の外部入力端子に入力される差動信号を所定のレベルに調節し、第1の外部出力端子と第2の外部出力端子から差動信号を出力するAGC回路であって、
第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ上記第1の外部出力端子と上記第2の外部出力端子に接続される全差動型増幅器と、
上記第1の外部入力端子に接続される第1の抵抗素子と、
上記第1の外部出力端子に接続される第2の抵抗素子と、
上記第1の抵抗素子と同一の大きさであって、上記第2の外部入力端子に接続される第3の抵抗素子と、
上記第2の抵抗素子と同一の大きさであって、上記第2の外部出力端子に接続される第4の抵抗素子と、
制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と、
上記制御信号を生成する制御部と
を有し、
上記可変抵抗部の1つが、上記第1の抵抗素子および上記第2の抵抗素子と接続され、
上記可変抵抗部の1つが、上記第3の抵抗素子および上記第4の抵抗素子と接続される
AGC回路。
【請求項10】
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される
請求項9に記載のAGC回路。
【請求項11】
上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される
請求項8または請求項10に記載のAGC回路。
【請求項12】
上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される
請求項11に記載のAGC回路。
【請求項13】
無線信号を受信するために用いられるRF受信装置であって、
第1の入力端子が基準電位に接続され、出力端子が外部出力端子に接続される増幅器と、外部入力端子に接続される第1の抵抗素子と、当該外部出力端子に接続される第2の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と、当該制御信号を生成する制御部とを含み、当該可変抵抗部が、当該第1の抵抗素子および当該第2の抵抗素子と接続されるAGC回路を有し、
上記AGC回路が、上記外部入力端子に入力される信号を所定のレベルに調節し、上記外部出力端子から出力する
RF受信装置。
【請求項14】
上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される
請求項13に記載のRF受信装置。
【請求項15】
無線信号を受信するために用いられるRF受信装置であって、
第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ第1の外部出力端子と第2の外部出力端子に接続される全差動型増幅器と、第1の外部入力端子に接続される第1の抵抗素子と、当該第1の外部出力端子に接続される第2の抵抗素子と、当該第1の抵抗素子と同一の大きさであって、第2の外部入力端子に接続される第3の抵抗素子と、当該第2の抵抗素子と同一の大きさであって、当該第2の外部出力端子に接続される第4の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と、当該制御信号を生成する制御部とを含み、当該可変抵抗部の1つが、当該第1の抵抗素子および当該第2の抵抗素子と接続され、当該可変抵抗部の1つが、当該第3の抵抗素子および当該第4の抵抗素子と接続されるAGC回路
を有し、
上記AGC回路が、上記第1の外部入力端子と上記第2の外部入力端子に入力される差動信号を所定のレベルに調節し、上記第1の外部出力端子と上記第2の外部出力端子から差動信号を出力する
RF受信装置。
【請求項16】
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される
請求項15に記載のRF受信装置。
【請求項17】
上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される
請求項14または請求項16に記載のRF受信装置。
【請求項18】
上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される
請求項17に記載のRF受信装置。
【請求項1】
第1の入力端子が基準電位に接続され、出力端子が外部出力端子に接続される増幅器と、
外部入力端子に接続される第1の抵抗素子と、
上記外部出力端子に接続される第2の抵抗素子と、
制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と
を有し、
上記可変抵抗部が、上記第1の抵抗素子および上記第2の抵抗素子と接続される
増幅回路。
【請求項2】
上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される
請求項1に記載の増幅回路。
【請求項3】
第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ第1の外部出力端子と第2の外部出力端子に接続される全差動型増幅器と、
第1の外部入力端子に接続される第1の抵抗素子と、
上記第1の外部出力端子に接続される第2の抵抗素子と、
上記第1の抵抗素子と同一の大きさであって、第2の外部入力端子に接続される第3の抵抗素子と、
上記第2の抵抗素子と同一の大きさであって、上記第2の外部出力端子に接続される第4の抵抗素子と、
制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と
を有し、
上記可変抵抗部の1つが、上記第1の抵抗素子および上記第2の抵抗素子と接続され、
上記可変抵抗部の1つが、上記第3の抵抗素子および上記第4の抵抗素子と接続される 増幅回路。
【請求項4】
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される
請求項3に記載の増幅回路。
【請求項5】
上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される
請求項2または請求項4に記載の増幅回路。
【請求項6】
上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される
請求項5に記載の増幅回路。
【請求項7】
外部入力端子に入力される信号を所定のレベルに調節し、外部出力端子から出力するAGC回路であって、
第1の入力端子が基準電位に接続され、出力端子が上記外部出力端子に接続される増幅器と、
上記外部入力端子に接続される第1の抵抗素子と、
上記外部出力端子に接続される第2の抵抗素子と、
制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と、
上記制御信号を生成する制御部と
を有し、
上記可変抵抗部が、上記第1の抵抗素子および上記第2の抵抗素子と接続される
AGC回路。
【請求項8】
上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される
請求項7に記載のAGC回路。
【請求項9】
第1の外部入力端子と第2の外部入力端子に入力される差動信号を所定のレベルに調節し、第1の外部出力端子と第2の外部出力端子から差動信号を出力するAGC回路であって、
第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ上記第1の外部出力端子と上記第2の外部出力端子に接続される全差動型増幅器と、
上記第1の外部入力端子に接続される第1の抵抗素子と、
上記第1の外部出力端子に接続される第2の抵抗素子と、
上記第1の抵抗素子と同一の大きさであって、上記第2の外部入力端子に接続される第3の抵抗素子と、
上記第2の抵抗素子と同一の大きさであって、上記第2の外部出力端子に接続される第4の抵抗素子と、
制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と、
上記制御信号を生成する制御部と
を有し、
上記可変抵抗部の1つが、上記第1の抵抗素子および上記第2の抵抗素子と接続され、
上記可変抵抗部の1つが、上記第3の抵抗素子および上記第4の抵抗素子と接続される
AGC回路。
【請求項10】
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される
請求項9に記載のAGC回路。
【請求項11】
上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される
請求項8または請求項10に記載のAGC回路。
【請求項12】
上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される
請求項11に記載のAGC回路。
【請求項13】
無線信号を受信するために用いられるRF受信装置であって、
第1の入力端子が基準電位に接続され、出力端子が外部出力端子に接続される増幅器と、外部入力端子に接続される第1の抵抗素子と、当該外部出力端子に接続される第2の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含む可変抵抗部と、当該制御信号を生成する制御部とを含み、当該可変抵抗部が、当該第1の抵抗素子および当該第2の抵抗素子と接続されるAGC回路を有し、
上記AGC回路が、上記外部入力端子に入力される信号を所定のレベルに調節し、上記外部出力端子から出力する
RF受信装置。
【請求項14】
上記可変抵抗部は、入力ノードが上記第1の抵抗素子と接続され、出力ノードが上記第2の抵抗素子と接続され、基準電位ノードが上記増幅器の第2の入力端子と接続される
請求項13に記載のRF受信装置。
【請求項15】
無線信号を受信するために用いられるRF受信装置であって、
第1の入力端子が基準電位に接続され、第1の出力端子と第2の出力端子がそれぞれ第1の外部出力端子と第2の外部出力端子に接続される全差動型増幅器と、第1の外部入力端子に接続される第1の抵抗素子と、当該第1の外部出力端子に接続される第2の抵抗素子と、当該第1の抵抗素子と同一の大きさであって、第2の外部入力端子に接続される第3の抵抗素子と、当該第2の抵抗素子と同一の大きさであって、当該第2の外部出力端子に接続される第4の抵抗素子と、制御信号によって抵抗の大きさが制御される可変抵抗素子と、抵抗の大きさが固定された固定抵抗素子とを含み、同一の構成である2つの可変抵抗部と、当該制御信号を生成する制御部とを含み、当該可変抵抗部の1つが、当該第1の抵抗素子および当該第2の抵抗素子と接続され、当該可変抵抗部の1つが、当該第3の抵抗素子および当該第4の抵抗素子と接続されるAGC回路
を有し、
上記AGC回路が、上記第1の外部入力端子と上記第2の外部入力端子に入力される差動信号を所定のレベルに調節し、上記第1の外部出力端子と上記第2の外部出力端子から差動信号を出力する
RF受信装置。
【請求項16】
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第1の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第2の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第2の入力端子と接続され、
上記可変抵抗部の1つは、当該可変抵抗部の入力ノードが上記第3の抵抗素子と接続され、当該可変抵抗部の出力ノードが上記第4の抵抗素子と接続され、当該可変抵抗部の基準電位ノードが上記増幅器の第3の入力端子と接続される
請求項15に記載のRF受信装置。
【請求項17】
上記可変抵抗部は、上記入力ノードと上記出力ノードの間に上記固定抵抗素子が接続され、上記入力ノードと上記基準電位ノードの間、上記出力ノードと上記基準電位ノードの間、および上記固定抵抗素子が2つ以上含まれるときは当該固定抵抗素子間の接続ノードと上記基準電位ノードの間に、上記可変抵抗素子が接続される
請求項14または請求項16に記載のRF受信装置。
【請求項18】
上記可変抵抗素子が電界効果トランジスタであって、当該電界効果トランジスタのゲートに上記制御信号が入力され、上記制御信号の電圧に応じて当該電界効果トランジスタのソースとドレイン間の抵抗の大きさが制御される
請求項17に記載のRF受信装置。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2008−193191(P2008−193191A)
【公開日】平成20年8月21日(2008.8.21)
【国際特許分類】
【出願番号】特願2007−22651(P2007−22651)
【出願日】平成19年2月1日(2007.2.1)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成20年8月21日(2008.8.21)
【国際特許分類】
【出願日】平成19年2月1日(2007.2.1)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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